CN104732940B - Cmos栅极驱动电路 - Google Patents

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Abstract

本发明提供一种CMOS栅极驱动电路,包括级联的多个移位寄存单元,第n级移位寄存单元包括:正反向扫描模块、与正反向扫描模块电性连接的锁存模块(200)、及与锁存模块电性连接的输出模块(400);所述正反向扫描模块包括:第一模块(100)及第二模块(300),第一模块(100)在正向扫描时为下传模块,反向扫描时为下拉模块;第二模块(200)在正向扫描时为下拉模块,反向扫描时为下传模块;第一模块(100)及第二模块(300)均包括与非门,能够实现正反向扫描,保证GOA功能的稳定性和扫描电压信号的顺利输出,提高级传效率,有效降低级传的时序延迟;同时,能够实现电路模块的多功能化,减小屏幕边框的宽度,降低功耗。

Description

CMOS栅极驱动电路
技术领域
[0001] 本发明涉及液晶显示器技术领域,尤其涉及一种CMOS栅极驱动电路。
背景技术
[0002] 液晶显示器(Liquid Crystal Display,LCD)具有机身薄、省电、无福射等众多优点,得到了广泛的应用。如:液晶电视、移动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记本电脑屏幕等,在平板显示领域中占主导地位。
[0003] 现有市场上的液晶显示器大部分为背光型液晶显示器,其包括液晶显示面板及背光模组(backlight module)。液晶显示面板的工作原理是在薄膜晶体管阵列基板(ThinFilm Transistor Array Substrate,TFT Array Substrate)与彩色滤光片基板(ColorFilter,CF)之间灌入液晶分子,并在两片基板上施加驱动电压来控制液晶分子的旋转方向,以将背光模组的光线折射出来产生画面。
[0004] 主动式液晶显示器中,每个像素电性连接一个薄膜晶体管(TFT),薄膜晶体管的栅极(Gate)连接至水平扫描线,漏极(Drain)连接至垂直方向的数据线,源极(Source)则连接至像素电极。在水平扫描线上施加足够的电压,会使得电性连接至该条水平扫描线上的所有TFT打开,从而数据线上的信号电压能够写入像素,控制不同液晶的透光度进而达到控制色彩与亮度的效果。目前主动式液晶显示面板水平扫描线的驱动主要由外接的集成电路板(Integrated Circuit,IC)来完成,外接的IC可以控制各级水平扫描线的逐级充电和放电。而GOA技术(Gate Driver on Array)即阵列基板行驱动技术,可以运用液晶显示面板的原有阵列制程将水平扫描线的驱动电路制作在显示区周围的基板上,使之能替代外接IC来完成水平扫描线的驱动。GOA技术能减少外接IC的焊接(bonding)工序,有机会提升产能并降低产品成本,而且可以使液晶显示面板更适合制作窄边框或无边框的显示产品。
[0005] 现有的采用GOA技术的CMOS栅极驱动电路的主要架构有正反向扫描模块、输出模块、信号传递模块和锁存模块。GOA电路的宽度是影响屏幕边框(border)宽度的主要因素,而现有的采用GOA技术的CMOS栅极驱动电路通常采用传输门电路实现正反向扫描,级传效率较低,级传的时序延迟较长,功耗也较高,且各个模块的功能单一,不利于减小屏幕边框的宽度。
发明内容
[0006] 本发明的目的在于提供一种CMOS栅极驱动电路,能够实现正反向扫描,保证GOA功能的稳定性和扫描电压信号的顺利输出,提高级传效率,有效降低级传的时序延迟;同时,能够实现电路模块的多功能化,减小屏幕边框的宽度,降低功耗,尤其适用于窄边框或无边框的液晶显示器。
[0007] 为实现上述目的,本发明提供一种CMOS栅极驱动电路,包括级联的多个移位寄存单元,设η为正整数,除第一级与最后一级移位寄存单元以外,第η级移位寄存单元包括:正反向扫描模块、与所述正反向扫描模块电性连接的锁存模块、及与所述锁存模块电性连接的输出模块;
[0008] 所述正反向扫描模块包括:第一模块及第二模块,所述第一模块在正向扫描时为下传模块,反向扫描时为下拉模块;所述第二模块在正向扫描是为下拉模块,反向扫描时为下传模块;
[0009] 所述第一模块包括:第一与非门,所述第一与非门的两输入端分别电性连接于正向扫描电平信号和上一级移位寄存单元输出的级传信号,输出端电性连接于第三节点;第一 N型薄膜晶体管,所述第一 N型薄膜晶体管的栅极电性连接于上一级移位寄存单元输出的扫描电压信号,源极电性连接于第三节点,漏极电性连接于第一节点;
[0010] 所述第二模块包括:第二与非门,所述第二与非门的两输入端分别电性连接于反向扫描电平信号和下一级移位寄存单元输出的级传信号,输出端电性连接于第四节点;第二 N型薄膜晶体管,所述第二 N型薄膜晶体管的栅极电性连接于下一级移位寄存单元输出的扫描电压信号,源极电性连接于第四节点,漏极电性连接于第一节点。
[0011] 正向扫描时,所述正向扫描电平信号为高电位,所述反向扫描电平信号为低电位;
[0012] 反向扫描时,所述正向扫描电平信号为低电位,所述反向扫描电平信号为高电位。
[0013] 所述锁存模块包括:第五P型薄膜晶体管,所述第五P型薄膜晶体管的栅极电性连接于复位信号,源极电性连接于恒压高电位,漏极电性连接于第一节点;第一反相器,所述第一反相器的输入端电性连接于第一节点,输出端电性连接于级传信号及第三与非门的一输入端;第三与非门,所述第三与非门的两输入端分别电性连接于时序信号及第一反相器的输出端,输出端电性连接于第二节点;电容,所述电容的一端电性连接于第一节点,另一端电性连接于恒定高电压;
[0014] 所述输出模块包括:第四与非门,所述第四与非门的两输入端分别电性连接于第二节点及复位信号,输出端电性连接于第二反相器的输入端;第二反相器,所述第二反相器的输入端电性连接于第四与非门的输出端,输出端电性连接于第三反相器的输入端;第三反相器,所述第三反相器的输入端电性连接于第二反相器的输出端,输出端电性连接于扫描电压信号。
[0015] 所述CMOS栅极驱动电路的第一级连接关系中,所述第一N型薄膜晶体管的栅极电性连接于启动信号,第一与非门的两输入端分别电性连接于启动信号与正向扫描电平信号;所述CMOS栅极驱动电路的最后一级连接关系中,所述第二N型薄膜晶体管的栅极电性连接于启动信号,第二与非门的两输入端分别电性连接于启动信号与反向扫描电平信号。
[0016] 所述第一模块还包括:第三N型薄膜晶体管,所述第三N型薄膜晶体管的栅极电性连接于上一级移位寄存单元输出的扫描电压信号,源极电性连接于第一N型薄膜晶体管的漏极,漏极电性连接于第一节点;
[0017] 所述第二模块还包括:第四N型薄膜晶体管,所述第四N型薄膜晶体管的栅极电性连接于下一级移位寄存单元输出的扫描电压信号,源极电性连接于第二N型薄膜晶体管的漏极,漏极电性连接于第一节点。
[0018] 所述CMOS栅极驱动电路的第一级连接关系中,所述第一、三N型薄膜晶体管的栅极电性连接于启动信号,第一与非门的两输入端分别电性连接于启动信号与正向扫描电平信号;所述CMOS栅极驱动电路的最后一级连接关系中,所述第二、四N型薄膜晶体管的栅极电性连接于启动信号,第二与非门的两输入端分别电性连接于启动信号与反向扫描电平信号。
[0019] 所述锁存模块包括:第五P型薄膜晶体管,所述第五P型薄膜晶体管的栅极电性连接于复位信号,源极电性连接于恒压高电位,漏极电性连接于第一节点;第一反相器,所述第一反相器的输入端电性连接于第一节点,输出端电性连接于级传信号及第三与非门的一输入端;第三与非门,所述第三与非门的两输入端分别电性连接于时序信号及第一反相器的输出端,输出端电性连接于第二节点;电容,所述电容的一端电性连接于第一节点,另一端电性连接于恒定高电压;
[0020] 所述输出模块包括:第四与非门,所述第四与非门的两输入端分别电性连接于第二节点及复位信号,输出端电性连接于第二反相器的输入端;第二反相器,所述第二反相器的输入端电性连接于第四与非门的输出端,输出端电性连接于第三反相器的输入端;第三反相器,所述第三反相器的输入端电性连接于第二反相器的输出端,输出端电性连接于扫描电压信号。
[0021] 所述锁存模块包括:第五P型薄膜晶体管,所述第五P型薄膜晶体管的栅极电性连接于复位信号,源极电性连接于恒压高电位,漏极电性连接于第一节点;第一反相器,所述第一反相器的输入端电性连接于第一节点,输出端电性连接于级传信号及传输门的N型薄膜晶体管的栅极;传输门,包括一N型薄膜晶体管及一P型薄膜晶体管,所述N型薄膜晶管的栅极电性连接于第一反相器的输出端及第四反相器的输入端,源极电性连接于所述P型薄膜晶体管的源极及时序信号,漏极电性连接于P型薄膜晶体管的漏极及第二反相器的输入端,所述P型薄膜晶体管的栅极电性连接于第四反相器的输出端第六P型薄膜晶体管的栅极,源极电性连接于N型薄膜晶体管的源极及时序信号,漏极电性连接于N型薄膜晶体管的漏极及第二反相器的输入端;电容,所述电容的一端电性连接于第一节点,另一端电性连接于恒定高电压;
[0022] 所述输出模块包括:第六P型薄膜晶体管,所述第六P型薄膜晶体管的栅极电性连接于第四反相器的输出端及传输门的P型薄膜晶体管的栅极,源极电性连接恒压低电位,漏极电性连接于第七N型薄膜晶体管的源极;第七N型薄膜晶体管,所述第七N型薄膜晶体管的栅极电性连接于复位信号及第八P型薄膜晶体管的栅极,源极电性连接于第六P型薄膜晶体管的漏极,漏极电性连接于第八P型薄膜晶体管的源极及第二反相器的输入端;第八P型薄膜晶体管,所述第八P型薄膜晶体管的栅极电性连接于复位信号及第七N型薄膜晶体管的栅极,源极电性连接于第七N型薄膜晶体管的漏极及第二反相器的输入端,漏极电性连接于恒压高电位;第二反相器,所述第二反相器的输入端电性连接于第七N型薄膜晶体管的漏极及传输门的P型薄膜晶体管的漏极,输出端电性连接于第三反相器的输入端;第三反相器,所述第三反相器的输入端电性连接于第二反相器的输出端,输出端电性连接于扫描电压信号。
[0023] 所述锁存模块包括:第五P型薄膜晶体管,所述第五P型薄膜晶体管的栅极电性连接于复位信号,源极电性连接于恒压高电位,漏极电性连接于第一节点;第一反相器,所述第一反相器的输入端电性连接于第一节点,输出端电性连接于级传信号及传输门的N型薄膜晶体管的栅极;传输门,包括一N型薄膜晶体管及一P型薄膜晶体管,所述N型薄膜晶管的栅极电性连接于第一反相器的输出端及第四反相器的输入端,源极电性连接于所述P型薄膜晶体管的源极及时序信号,漏极电性连接于P型薄膜晶体管的漏极及第五反相器的输入端,所述P型薄膜晶体管的栅极电性连接于第四反相器的输出端,源极电性连接于N型薄膜晶体管的源极及时序信号,漏极电性连接于N型薄膜晶体管的漏极及第五反相器的输入端;电容,所述电容的一端电性连接于第一节点,另一端电性连接于恒定高电压;
[0024] 所述输出模块包括:第五反相器,所述第五反相器的输入端电性连接于传输门的N型薄膜晶体管的漏极,输出端电性连接于第四与非门的一输入端;第四与非门,所述第四与非门的两输入端分别电性连接于第五反相器的输出端及复位信号,输出端电性连接于第二反相器的输入端;第二反相器,所述第二反相器的输入端电性连接于第四与非门的输出端,输出端电性连接于第三反相器的输入端;第三反相器,所述第三反相器的输入端电性连接于第二反相器的输出端,输出端电性连接于扫描电压信号。
[0025] 所述时序信号包含两组时序信号:第一时序信号、及第二时序信号。
[0026] 所述锁存模块使第一节点在输出期间保持低电位,锁存期间保持高电位。
[0027] 本发明的有益效果:本发明提供的一种CMOS栅极驱动电路,通过与非门实现正反向扫描,保证GOA功能的稳定性和扫描电压信号的顺利输出,提高级传效率,有效降低级传的时序延迟;同时,正反向扫描模块中的第一模块在正向扫描时为下传模块,反向扫描时为下拉模块,第二模块在正向扫描时为下拉模块,反向扫描时为下传模块,实现了电路模块的多功能化,能够减小屏幕边框的宽度,降低功耗,尤其适用于窄边框或无边框的液晶显示器。
[0028] 为了能更进一步了解本发明的特征以及技术内容,请参阅以下有关本发明的详细说明与附图,然而附图仅提供参考与说明用,并非用来对本发明加以限制。
附图说明
[0029]下面结合附图,通过对本发明的具体实施方式详细描述,将使本发明的技术方案及其它有益效果显而易见。
[0030] 附图中,
[0031]图1为本发明的CMOS栅极驱动电路的第一实施例的电路图;
[0032]图2为本发明第一实施例的第一级CMOS栅极驱动电路的电路图;
[0033]图3为本发明第一实施例的最后一级CMOS栅极驱动电路的电路图;
[0034]图4为本发明的CMOS栅极驱动电路的第一实施例的时序图;
[0035]图5为本发明的CMOS栅极驱动电路的第二实施例的电路图;
[0036]图6为本发明的CMOS栅极驱动电路的第三实施例的电路图;
[0037]图7为本发明的CMOS栅极驱动电路的第四实施例的电路图。
具体实施方式
[0038] 为更进一步阐述本发明所采取的技术手段及其效果,以下结合本发明的优选实施例及其附图进行详细描述。
[0039] 请参阅图1,图1为本发明的CMOS栅极驱动电路的第一实施例的电路图,该CMOS栅极驱动电路,包括级联的多个移位寄存单元,设η为正整数,除第一级与最后一级移位寄存单元以外,所述第η级移位寄存单元包括:正反向扫描模块、与所述正反向扫描模块电性连接的锁存模块200、及与所述锁存模块电性连接的输出模块400。
[0040] 所述正反向扫描模块包括:第一模块100及第二模块300,所述第一模块100在正向扫描时为下传模块,反向扫描时为下拉模块;所述第二模块300在正向扫描时为下拉模块,反向扫描时为下传模块。
[0041] 所述第一模块100包括:第一与非门I,所述第一与非门I的两输入端分别电性连接于正向扫描电平信号Vf和上一级移位寄存单元输出的级传信号Q (η-1),输出端电性连接于第三节点C (η);第一N型薄膜晶体管Tl所述第一N型薄膜晶体管Tl的栅极电性连接于上一级移位寄存单元输出的扫描电压信号G (η-1),源极电性连接于第三节点C (η),漏极电性连接于第一节点A (η)。
[0042] 所述第二模块300包括:第二与非门Υ2,所述第二与非门Υ2的两输入端分别电性连接于反向扫描电平信号Vr和下一级移位寄存单元输出的级传信号Q (η+1),输出端电性连接于第四节点D (η);第二N型薄膜晶体管Τ2,所述第二N型薄膜晶体管Τ2的栅极电性连接于下一级移位寄存单元输出的扫描电压信号G (η+1),源极电性连接于第四节点D (η),漏极电性连接于第一节点A (η)。
[0043] 所述锁存模块200包括:第五P型薄膜晶体管Τ5,所述第五P型薄膜晶体管Τ5的栅极电性连接于复位信号RESET,源极电性连接于恒压高电位H,漏极电性连接于第一节点A (η);第一反相器Fl,所述第一反相器Fl的输入端电性连接于第一节点A (η),输出端电性连接于级传信号Q (η)及第三与非门Υ3的一输入端;第三与非门Υ3,所述第三与非门Υ3的两输入端分别电性连接于时序信号CK(m)及第一反相器Fl的输出端,输出端电性连接于第二节点B(η);电容C,所述电容C的一端电性连接于第一节点A (η),另一端电性连接于恒定高电压VGH0
[0044] 所述输出模块400包括:第四与非门Υ4,所述第四与非门Υ4的两输入端分别电性连接于第二节点B (η)及复位信号RESET,输出端电性连接于第二反相器F2的输入端;第二反相器F2,所述第二反相器F2的输入端电性连接于第四与非门Y4的输出端,输出端电性连接于第三反相器F3的输入端;第三反相器F3,所述第三反相器F3的输入端电性连接于第二反相器F2的输出端,输出端电性连接于扫描电压信号G (η)。
[0045] 特别的,如图2所示,所述CMOS栅极驱动电路的第一级连接关系中,所述第一N型薄膜晶体管Tl的栅极电性连接于启动信号STV,第一与非门Yl的两输入端分别电性连接于启动信号STV与正向扫描电平信号Vf。如图3所示,所述CMOS栅极驱动电路的最后一级连接关系中,所述第二N型薄膜晶体管T2的栅极电性连接于启动信号STV,第二与非门Y2的两输入端分别电性连接于启动信号STV与反向扫描电平信号Vr。
[0046] 请参阅图4,图4为本发明的第一实施例的时序图。如图4所示,该CMOS栅极驱动电路正向扫描时,所述正向扫描电平信号Vf为高电位,所述反向扫描电平信号Vr为低电位。该CMOS栅极驱动电路反向扫描时,所述正向扫描电平信号Vf为低电位,所述反向扫描电平信号Vr为高电位。所述时序信号CK (m)包含两组时序信号:第一时序信号CKl、及第二时序信号CK2,所述第一、第二时序信号CKl、CK2按照级传顺序交替控制移位寄存单元的输出。
[0047]结合图1与图4,以正向扫描为例,该CMOS驱动电路的工作过程分为五个阶段,具体如下:
[0048] 一、预充电阶段
[0049] 第一模块100:正向扫描电平信号Vf和上一级移位寄存单元输出的级传信号Q (η-I)为高电位,经过第一与非门Yl后得到第三节点C (η)为低电位,上一级移位寄存单元输出的扫描电压信号G (η-1)为低电位,第一N型薄膜晶体管Tl关闭,第一节点A (η)保持为高电位。
[0050] 第二模块300:反向扫描电平信号Vr为低电位,经过第二与非门Υ2后得到第四节点D (η)为高电位,下一级移位寄存单元输出的扫描电压信号G (η+1)为低电位,第二N型薄膜晶体管Τ2关闭,阻断第四节点D (η)与第一节点A (η)的通道。
[0051] 锁存模块200及输出模块400:第一节点A (η)为高电位,经过第一反向器Fl后得到级传信号Q (η)为低电位,经过第三与非门Υ3后得到第二节点B (η)为高电位,复位信号RESET为高电位,经过第四与非门Y4及第二、第三反相器F2、F3后得到扫描电压信号G (η)为低电位。
[0052] 二、电位储存阶段
[0053] 第一模块100:正向扫描电平信号Vf和上一级移位寄存单元输出的级传信号Q (η-
1)为高电位,经过第一与非门Yl后得到第三节点C (η)为低电位,上一级移位寄存单元输出的扫描电压信号G (η-1)为高电位,第一N型薄膜晶体管Tl打开,第一节点A (η)被第三节点C(η)下拉到低电位。
[0054] 第二模块300:反向扫描电平信号Vr为低电位,经过第二与非门Υ2后得到第四节点D (η)为高电位,下一级移位寄存单元输出的扫描电压信号G (η+1)为低电位,第二N型薄膜晶体管Τ2关闭,阻断第四节点D (η)与第一节点A (η)的通道。
[0055] 锁存模块200及输出模块400:第一节点A (η)为低电位,经过第一反向器Fl后得到级传信号Q (η)为高电位,时序信号CK (m)为低电位,经过第三与非门Υ3后得到第二节点B (η)为高电位,复位信号RESET为高电位,经过第四与非门Υ4及第二、第三反相器F2、F3后得到扫描电压信号G (η)为低电位。
[0056]三、输出阶段
[0057] 第一模块100:正向扫描电平信号Vf为高电位,上一级移位寄存单元输出的级传信号Q (η-1)为低电位,经过第一与非门Yl后得到第三节点C (η)为高电位,上一级移位寄存单元输出的扫描电压信号G (η-1)为低电位,第一N型薄膜晶体管Tl关闭,第一节点A (η)保持低电位。
[0058] 第二模块300:反向扫描电平信号Vr为低电位,经过第二与非门Υ2后得到第四节点D (η)为高电位,下一级移位寄存单元输出的扫描电压信号G (η+1)为低电位,第二N型薄膜晶体管Τ2关闭,阻断第四节点D (η)与第一节点A (η)的通道。
[0059] 锁存模块200及输出模块400:第一节点A (η)为低电位,经过第一反向器Fl后得到级传信号Q (η)为高电位,时序信号CK (m)为高电位,经过第三与非门Υ3后得到第二节点B (η)为低电位,复位信号RESET为高电位,经过第四与非门Υ4及第二、第三反相器F2、F3后得到扫描电压信号G (η)为高电位。
[0060]四、下拉阶段
[0061] 第一模块100:正向扫描电平信号Vf为高电位,上一级移位寄存单元输出的级传信号Q (η-1)为低电位,经过第一与非门Yl后得到第三节点C (η)为高电位,上一级移位寄存单元输出的扫描电压信号G (η-1)为低电位,第一N型薄膜晶体管Tl关闭。
[0062] 第二模块300:反向扫描电平信号Vr为低电位,经过第二与非门Υ2后得到第四节点D (η)为高电位,下一级移位寄存单元输出的扫描电压信号G (η+1)为高电位,第二N型薄膜晶体管Τ2打开,第四节点D (η)与第一节点A (η)导通,第一节点A (η)为高电位。
[0063] 锁存模块200及输出模块400:第一节点A (η)为高电位,经过第一反向器Fl后得到级传信号Q (η)为低电位,经过第三与非门Υ3后得到第二节点B (η)为高电位,复位信号RESET为高电位,经过第四与非门Y4及第二、第三反相器F2、F3后得到扫描电压信号G (η)为低电位。
[0064] 五、下拉维持阶段
[0065] 第三、第四、及第一节点C (n)、D(n)、及A (η)都为高电位,级传信号Q (η)为低电位,无论时序信号CK (m)为何种电位,经过第三与非门Y3后均能得到第二节点B (η)为高电位,再经过第四与非门Υ4及第二、第三反相器F2、F3后得到扫描电压信号G (η)为低电位。
[0066]由上述工作过程可知,所述锁存模块200使第一节点A (η)在输出期间保持低电位,锁存期间保持高电位。所述输出模块400采用两反相器串联,能够提高输出质量。
[0067] 请参阅图5,图5为本发明的第二实施例的电路图,该第二实施例与第一实施例的区别在于:所述第一模块100还包括第三N型薄膜晶体管Τ3,所述第三N型薄膜晶体管Τ3的栅极电性连接于上一级移位寄存单元输出的扫描电压信号G (n-Ι),源极电性连接于第一N型薄膜晶体管Tl的漏极,漏极电性连接于第一节点A (η);第二模块200还包括第四N型薄膜晶体管Τ4,所述第四N型薄膜晶体管Τ4的栅极电性连接于下一级移位寄存单元输出的扫描电压信号G (η+1),源极电性连接于第二N型薄膜晶体管Τ2的漏极,漏极电性连接于第一节点A(η)。通过增加第三N型薄膜晶体管Τ3、第四N型薄膜晶体管Τ4分别与第一N型薄膜晶体管Tl、第二N型薄膜晶体管Τ2串联,可以有效防止漏电。特别的,该第二实施例的第一级连接关系中,所述第一、三N型薄膜晶体管T1、Τ3的栅极电性连接于启动信号STV,第一与非门YI的两输入端分别电性连接于启动信号STV与正向扫描电平信号Vf;该第二实施例的最后一级连接关系中,所述第二、四N型薄膜晶体管Τ2、Τ4的栅极电性连接于启动信号STV,第二与非门Υ2的两输入端分别电性连接于启动信号STV与反向扫描电平信号Vr。除去上述区别,其余均与第一实施例相同,此处不再赘述。
[0068] 请参阅图6,图6为本发明的第三实施例的电路图,该第三实施例与第二实施例的区别在于,采用传输门实现电路输出。
[0069] 具体地,在该第三实施例中,所述锁存模块200包括:第五P型薄膜晶体管T5,所述第五P型薄膜晶体管T5的栅极电性连接于复位信号RESET,源极电性连接于恒压高电位H,漏极电性连接于第一节点A (η);第一反相器Fl,所述第一反相器Fl的输入端电性连接于第一节点A (η),输出端电性连接于级传信号Q (η)及传输门TG的N型薄膜晶体管的栅极;传输门TG,包括一 N型薄膜晶体管及一 P型薄膜晶体管,所述N型薄膜晶管的栅极电性连接于第一反相器Fl的输出端及第四反相器F4的输入端,源极电性连接于所述P型薄膜晶体管的源极及时序信号CK (m),漏极电性连接于P型薄膜晶体管的漏极及第二反相器F2的输入端,所述P型薄膜晶体管的栅极电性连接于第四反相器F4的输出端及第六P型薄膜晶体管T6的栅极,源极电性连接于N型薄膜晶体管的源极及时序信号CK (m),漏极电性连接于N型薄膜晶体管的漏极及第二反相器F2的输入端;电容C,所述电容C的一端电性连接于第一节点A (η),另一端电性连接于恒定高电压VGH。
[0070] 所述输出模块400包括:第六P型薄膜晶体管Τ6,所述第六P型薄膜晶体管Τ6的栅极电性连接于第四反相器F4的输出端及传输门TG的P型薄膜晶体管的栅极,源极电性连接恒压低电位L,漏极电性连接于第七N型薄膜晶体管T7的源极;第七N型薄膜晶体管T7,所述第七N型薄膜晶体管的栅极电性连接于复位信号RESET及第八P型薄膜晶体管T8的栅极,源极电性连接于第六P型薄膜晶体管T6的漏极,漏极电性连接于第八P型薄膜晶体管T8的源极及第二反相器F2的输入端;第八P型薄膜晶体管T8,所述第八P型薄膜晶体管T8的栅极电性连接于复位RESET及第七N型薄膜晶体管T7的栅极,源极电性连接于第七N型薄膜晶体管T7的漏极及第二反相器F2的输入端,漏极电性连接于恒压高电位H;第二反相器F2,所述第二反相器F2的输入端电性连接于第七N型薄膜晶体管T7的漏极及传输门TG的P型薄膜晶体管的漏极,输出端电性连接于第三反相器F3的输入端;第三反相器F3,所述第三反相器F3的输入端电性连接于第二反相器F2的输出端,输出端电性连接于扫描电压信号G (η)。
[0071]除去上述区别,其余均与第二实施例相同,此处不再赘述。
[0072] 请参阅图7,图7为本发明的第四实施例的电路图,该第四实施例与第三实施例的区别在于,采用与非门实现复位设置。
[0073]具体地,在该第四实施例中,所述锁存模块200包括:第五P型薄膜晶体管Τ5,所述第五P型薄膜晶体管Τ5的栅极电性连接于复位信号RESET,源极电性连接于恒压高电位H,漏极电性连接于第一节点A (η);第一反相器Fl,所述第一反相器Fl的输入端电性连接于第一节点A (η),输出端电性连接于级传信号Q (η)及传输门TG的N型薄膜晶体管的栅极;传输门TG,包括一 N型薄膜晶体管及一 P型薄膜晶体管,所述N型薄膜晶管的栅极电性连接于第一反相器Fl的输出端及第四反相器F4的输入端,源极电性连接于所述P型薄膜晶体管的源极及时序信号CK (m),漏极电性连接于P型薄膜晶体管的漏极及第反相器F5的输入端,所述P型薄膜晶体管的栅极电性连接于第四反相器F4的输出端,源极电性连接于N型薄膜晶体管的源极及时序信号CK(m),漏极电性连接于N型薄膜晶体管的漏极及第五反相器F5的输入端;电容C,所述电容C的一端电性连接于第一节点A (η),另一端电性连接于恒定高电压VGH。
[0074] 所述输出模块400包括:第五反相器F5,所述第五反相器F5的输入端电性连接于传输门TG的N型薄膜晶体管的漏极,输出端电性连接于第四与非门Y4的输入端;第四与非门Y4,所述第四与非门Y4的两输入端分别电性连接于第五反相器F5的输出端及复位信号RESET,输出端电性连接于第二反相器F2的输入端;第二反相器F2,所述第二反相器F2的输入端电性连接于第四与非门Y4的输出端,输出端电性连接于第三反相器F3的输入端;第三反相器F3,所述第三反相器F3的输入端电性连接于第二反相器F2的输出端,输出端电性连接于扫描电压信号G (η)。
[0075]除去上述区别,其余均与第三实施例相同,此处不再赘述。
[0076] 综上所述,本发明的CMOS栅极驱动电路,通过与非门实现正反向扫描,保证GOA功能的稳定性和扫描电压信号的顺利输出,提高级传效率,有效降低级传的时序延迟;同时,正反向扫描模块中的第一模块在正向扫描时为下传模块,反向扫描时为下拉模块,第二模块在正向扫描时为下拉模块,反向扫描时为下传模块,实现了电路模块的多功能化,能够减小屏幕边框的宽度,降低功耗,尤其适用于窄边框或无边框的液晶显示器。
[0077]以上所述,对于本领域的普通技术人员来说,可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形,而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims (10)

1.一种CMOS栅极驱动电路,其特征在于,包括级联的多个移位寄存单元,每一级移位寄存单元均包括:正反向扫描模块、与所述正反向扫描模块电性连接的锁存模块(200)、及与所述锁存模块电性连接的输出模块(400); 所述正反向扫描模块包括:第一模块(100)及第二模块(300),所述第一模块(100)在正向扫描时为下传模块,反向扫描时为下拉模块;所述第二模块(300)在正向扫描时为下拉模块,反向扫描时为下传模块; 设η为正整数,除第一级与最后一级移位寄存单元以外,在第η级移位寄存单元中: 所述第一模块(100)包括:第一与非门(Yl),所述第一与非门(Yl)的两输入端分别电性连接于正向扫描电平信号(Vf)和上一级移位寄存单元输出的级传信号(Q(n-l)),输出端电性连接于第三节点(C(n));第一N型薄膜晶体管(Tl),所述第一N型薄膜晶体管(Tl)的栅极电性连接于上一级移位寄存单元输出的扫描电压信号(G(n-l)),源极电性连接于第三节点(C(n)),漏极电性连接于第一节点(A(n)); 所述第二模块(300)包括:第二与非门(Y2),所述第二与非门(Y2)的两输入端分别电性连接于反向扫描电平信号(Vr)和下一级移位寄存单元输出的级传信号(Q(n+1)),输出端电性连接于第四节点(D (η));第二N型薄膜晶体管(Τ2),所述第二N型薄膜晶体管(Τ2)的栅极电性连接于下一级移位寄存单元输出的扫描电压信号(G(n+1)),源极电性连接于第四节点(D(n)),漏极电性连接于第一节点(A(n)); 正向扫描时,所述正向扫描电平信号(Vf)为高电位,所述反向扫描电平信号(Vr)为低电位; 反向扫描时,所述正向扫描电平信号(Vf)为低电位,所述反向扫描电平信号(Vr)为高电位。
2.如权利要求1所述的CMOS栅极驱动电路,其特征在于,所述锁存模块(200)包括:第五P型薄膜晶体管(T5),所述第五P型薄膜晶体管(T5)的栅极电性连接于复位信号(RESET),源极电性连接于恒压高电位(H),漏极电性连接于第一节点(A(n));第一反相器(Fl),所述第一反相器(Fl)的输入端电性连接于第一节点(A (η)),输出端电性连接于级传信号(Q (η))及第三与非门(Υ3)的一输入端;第三与非门(Υ3),所述第三与非门(Υ3)的两输入端分别电性连接于时序信号(CK (m))及第一反相器(Fl)的输出端,输出端电性连接于第二节点(B (η));电容(C),所述电容(C)的一端电性连接于第一节点(Α(η)),另一端电性连接于恒定高电压(VGH); 所述输出模块(400)包括:第四与非门(Υ4),所述第四与非门(Υ4)的两输入端分别电性连接于第二节点(B (η))及复位信号(RESET),输出端电性连接于第二反相器(F2)的输入端;第二反相器(F2),所述第二反相器(F2)的输入端电性连接于第四与非门(Y4)的输出端,输出端电性连接于第三反相器(F3)的输入端;第三反相器(F3),所述第三反相器(F3)的输入端电性连接于第二反相器(F2)的输出端,输出端电性连接于扫描电压信号(G (η))。
3.如权利要求1所述的CMOS栅极驱动电路,其特征在于,所述CMOS栅极驱动电路的第一级移位寄存单元的连接关系中,所述第一N型薄膜晶体管(Tl)的栅极电性连接于启动信号(STV),第一与非门(Yl)的两输入端分别电性连接于启动信号(STV)与正向扫描电平信号(Vf);所述CMOS栅极驱动电路的最后一级移位寄存单元的连接关系中,所述第二N型薄膜晶体管(T2)的栅极电性连接于启动信号(STV),第二与非门(Y2)的两输入端分别电性连接于启动信号(STV)与反向扫描电平信号(Vr)。
4.如权利要求1所述的CMOS栅极驱动电路,其特征在于,所述第一模块(100)还包括:第三N型薄膜晶体管(T3),所述第三N型薄膜晶体管(T3)的栅极电性连接于上一级移位寄存单元输出的扫描电压信号(G (η-1)),源极电性连接于第一N型薄膜晶体管(Tl)的漏极,漏极电性连接于第一节点(A (η)); 所述第二模块(200)还包括:第四N型薄膜晶体管(Τ4),所述第四N型薄膜晶体管(Τ4)的栅极电性连接于下一级移位寄存单元输出的扫描电压信号(G(n+1)),源极电性连接于第二N型薄膜晶体管(T2)的漏极,漏极电性连接于第一节点(A(n))。
5.如权利要求4所述的CMOS栅极驱动电路,其特征在于,所述CMOS栅极驱动电路的第一级移位寄存单元的连接关系中,所述第一、三N型薄膜晶体管(T1、T3)的栅极电性连接于启动信号(STV),第一与非门(Yl)的两输入端分别电性连接于启动信号(STV)与正向扫描电平信号(Vf);所述CMOS栅极驱动电路的最后一级移位寄存单元的连接关系中,所述第二、四N型薄膜晶体管(T2、T4)的栅极电性连接于启动信号(STV),第二与非门(Υ2)的两输入端分别电性连接于启动信号(STV)与反向扫描电平信号(Vr)。
6.如权利要求4所述的CMOS栅极驱动电路,其特征在于,所述锁存模块(200)包括:第五P型薄膜晶体管(T5),所述第五P型薄膜晶体管(T5)的栅极电性连接于复位信号(RESET),源极电性连接于恒压高电位(H),漏极电性连接于第一节点(A(n));第一反相器(Fl),所述第一反相器(Fl)的输入端电性连接于第一节点(A (η)),输出端电性连接于级传信号(Q (η))及第三与非门(Υ3)的一输入端;第三与非门(Υ3),所述第三与非门(Υ3)的两输入端分别电性连接于时序信号(CK (m))及第一反相器(Fl)的输出端,输出端电性连接于第二节点(B (η));电容(C),所述电容(C)的一端电性连接于第一节点(Α(η)),另一端电性连接于恒定高电压(VGH); 所述输出模块(400)包括:第四与非门(Υ4),所述第四与非门(Υ4)的两输入端分别电性连接于第二节点(B (η))及复位信号(RESET),输出端电性连接于第二反相器(F2)的输入端;第二反相器(F2),所述第二反相器(F2)的输入端电性连接于第四与非门(Y4)的输出端,输出端电性连接于第三反相器(F3)的输入端;第三反相器(F3),所述第三反相器(F3)的输入端电性连接于第二反相器(F2)的输出端,输出端电性连接于扫描电压信号(G (η))。
7.如权利要求4所述的CMOS栅极驱动电路,其特征在于,所述锁存模块(200)包括:第五P型薄膜晶体管(T5),所述第五P型薄膜晶体管(T5)的栅极电性连接于复位信号(RESET),源极电性连接于恒压高电位(H),漏极电性连接于第一节点(A(n));第一反相器(Fl),所述第一反相器(Fl)的输入端电性连接于第一节点(A (η)),输出端电性连接于级传信号(Q (η))及传输门(TG)的N型薄膜晶体管的栅极;传输门(TG),包括一第九N型薄膜晶体管及一第十P型薄膜晶体管,所述第九N型薄膜晶体管的栅极电性连接于第一反相器(Fl)的输出端及第四反相器(F4)的输入端,源极电性连接于所述第十P型薄膜晶体管的源极及时序信号(CK(m)),漏极电性连接于第十P型薄膜晶体管的漏极及第二反相器(F2)的输入端,所述第十P型薄膜晶体管的栅极电性连接于第四反相器(F4)的输出端及第六P型薄膜晶体管(T6)的栅极,源极电性连接于第九N型薄膜晶体管的源极及时序信号(CK (m)),漏极电性连接于第九N型薄膜晶体管的漏极及第二反相器(F2)的输入端;电容(C),所述电容(C)的一端电性连接于第一节点(A (η)),另一端电性连接于恒定高电压(VGH); 所述输出模块(400)包括:第六P型薄膜晶体管(T6),所述第六P型薄膜晶体管(T6)的栅极电性连接于第四反相器(F4)的输出端及传输门(TG)的第十P型薄膜晶体管的栅极,源极电性连接恒压低电位(L),漏极电性连接于第七N型薄膜晶体管(T7)的源极;第七N型薄膜晶体管(T7),所述第七N型薄膜晶体管的栅极电性连接于复位信号(RESET)及第八P型薄膜晶体管(T8)的栅极,源极电性连接于第六P型薄膜晶体管(T6)的漏极,漏极电性连接于第八P型薄膜晶体管(T8)的源极及第二反相器(F2)的输入端;第八P型薄膜晶体管(T8),所述第八P型薄膜晶体管(T8)的栅极电性连接于复位(RESET)及第七N型薄膜晶体管(T7)的栅极,源极电性连接于第七N型薄膜晶体管(T7)的漏极及第二反相器(F2)的输入端,漏极电性连接于恒压高电位(H);第二反相器(F2),所述第二反相器(F2)的输入端电性连接于第七N型薄膜晶体管(T7)的漏极及传输门(TG)的第十P型薄膜晶体管的漏极,输出端电性连接于第三反相器(F3)的输入端;第三反相器(F3),所述第三反相器(F3)的输入端电性连接于第二反相器(F2)的输出端,输出端电性连接于扫描电压信号® (η))。
8.如权利要求4所述的CMOS栅极驱动电路,其特征在于,所述锁存模块(200)包括:第五P型薄膜晶体管(T5),所述第五P型薄膜晶体管(T5)的栅极电性连接于复位信号(RESET),源极电性连接于恒压高电位(H),漏极电性连接于第一节点(A(n));第一反相器(Fl),所述第一反相器(Fl)的输入端电性连接于第一节点(A (η)),输出端电性连接于级传信号(Q (η))及传输门(TG)的N型薄膜晶体管的栅极;传输门(TG),包括一第九N型薄膜晶体管及一第十P型薄膜晶体管,所述第九N型薄膜晶体管的栅极电性连接于第一反相器(Fl)的输出端及第四反相器(F4)的输入端,源极电性连接于所述第十P型薄膜晶体管的源极及时序信号(CK(m)),漏极电性连接于第十P型薄膜晶体管的漏极及第五反相器(F5)的输入端,所述第十P型薄膜晶体管的栅极电性连接于第四反相器(F4)的输出端,源极电性连接于第九N型薄膜晶体管的源极及时序信号(CK (m)),漏极电性连接于第九N型薄膜晶体管的漏极及第五反相器(F5)的输入端;电容(C),所述电容(C)的一端电性连接于第一节点(A (η)),另一端电性连接于恒定高电压(VGH); 所述输出模块(400)包括:第五反相器(F5),所述第五反相器(F5)的输入端电性连接于传输门(TG)的第九N型薄膜晶体管的漏极,输出端电性连接于第四与非门(Υ4)的一输入端;第四与非门(Υ4),所述第四与非门(Υ4)的两输入端分别电性连接于第五反相器(F5)的输出端及复位信号(RESET),输出端电性连接于第二反相器(F2)的输入端;第二反相器(F2),所述第二反相器(F2)的输入端电性连接于第四与非门(Y4)的输出端,输出端电性连接于第三反相器(F3)的输入端;第三反相器(F3),所述第三反相器(F3)的输入端电性连接于第二反相器(F2)的输出端,输出端电性连接于扫描电压信号® (η))。
9.如权利要求2所述的CMOS栅极驱动电路,其特征在于,所述时序信号(CK (m))包含两组时序信号:第一时序信号(CKl)、及第二时序信号(CK2)。
10.如权利要求1所述的CMOS栅极驱动电路,其特征在于,所述锁存模块(200)使第一节点(A (η))在输出期间保持低电位,锁存期间保持高电位。
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