CN110972504B - 移位寄存器单元及驱动方法、栅极驱动电路、显示装置 - Google Patents

移位寄存器单元及驱动方法、栅极驱动电路、显示装置 Download PDF

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Abstract

一种移位寄存器单元及驱动方法、栅极驱动电路和显示装置。该移位寄存器单元，包括输入端、第一移位寄存器子单元和第二移位寄存器子单元。第一移位寄存器子单元包括第一输出端，且与输入端连接以接收输入信号，并配置为根据输入信号在第一输出端输出第一输出信号；第二移位寄存器子单元包括第二输出端，且与输入端连接以接收输入信号，并配置为根据输入信号在第二输出端输出第二输出信号；其中，第一输出信号的脉冲部分和第二输出信号的脉冲部分在时间上至少部分重叠。该移位寄存器单元可以输出扫描信号以及发光控制信号等多种行驱动信号，有助于减少晶体管的数量，提高移位寄存器单元组成的栅极驱动电路的稳定性，实现显示面板的窄边框设计。

Description

移位寄存器单元及驱动方法、栅极驱动电路、显示装置
技术领域
本公开的实施例涉及一种移位寄存器单元及驱动方法、栅极驱动电路和显示装置。
背景技术
在显示技术领域，例如液晶显示面板或有机发光二极管(Organic LightEmitting Diode,OLED)显示面板的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过绑定的集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gate driver On Array)来对栅线进行驱动。例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号(扫描信号)，从而例如控制多行栅线依序打开，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。目前的显示面板越来越多地采用GOA技术来对栅线进行驱动。GOA技术有助于实现显示面板的窄边框设计，并且可以降低显示面板的生产成本。
发明内容
本公开至少一个实施例提供一种移位寄存器单元，包括输入端、第一移位寄存器子单元和第二移位寄存器子单元。所述第一移位寄存器子单元包括第一输出端，且与所述输入端连接以接收输入信号，所述第一移位寄存器子单元配置为根据所述输入信号在所述第一输出端输出第一输出信号；所述第二移位寄存器子单元包括第二输出端，且与所述输入端连接以接收所述输入信号，所述第二移位寄存器子单元配置为根据所述输入信号在所述第二输出端输出第二输出信号；其中，所述第一输出信号的脉冲部分和所述第二输出信号的脉冲部分在时间上至少部分重叠。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一移位寄存器子单元包括第一输入电路和第一输出电路。所述第一输入电路与所述输入端和第一节点连接，且配置为响应于第一时钟信号将所述输入信号输入至所述第一节点；所述第一输出电路与所述第一节点和所述第一输出端连接，且配置为在所述第一节点的电平的控制下，将所述第一输出信号输出至所述第一输出端。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一输入电路包括第一输入晶体管，其中，所述第一输入晶体管的栅极与第一时钟信号端连接以接收所述第一时钟信号，所述第一输入晶体管的第一极与所述输入端连接以接收所述输入信号，所述第一输入晶体管的第二极与所述第一节点连接；所述第一输出电路包括第一输出晶体管和第一存储电容，其中，所述第一输出晶体管的栅极与第三节点连接，所述第一输出晶体管的第一极与所述第一输出端连接，所述第一输出晶体管的第二极与第二时钟信号端连接以接收第二时钟信号；所述第一存储电容的第一端与所述第一输出晶体管的栅极耦接，所述第一存储电容的第二端与所述第一输出晶体管的第一极耦接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一移位寄存器子单元还包括第一控制电路和输出降噪电路。所述第一控制电路与第二节点连接，且配置为响应于所述第一节点的电平和第一时钟信号控制所述第二节点的电平；所述输出降噪电路与所述第一输出端连接，且配置为在所述第二节点的电平的控制下，对所述第一输出端降噪。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一控制电路包括第一晶体管和第二晶体管。所述第一晶体管的栅极与所述第一节点连接，所述第一晶体管的第一极与第一时钟信号端连接以接收所述第一时钟信号，所述第一晶体管的第二极与所述第二节点连接；所述第二晶体管的栅极与所述第一时钟信号端连接以接收所述第一时钟信号，所述第二晶体管的第一极与第一电压端连接以接收第一电压，所述第二晶体管的第二极与所述第二节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出降噪电路包括第三晶体管和第一电容。所述第三晶体管的栅极与所述第二节点连接，所述第三晶体管的第一极与第二电压端连接以接收第二电压，所述第三晶体管的第二极与所述第一输出端连接；所述第一电容的第一端与所述第二节点耦接，所述第一电容的第二端与所述第三晶体管的第一极耦接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一移位寄存器子单元还包括第一节点降噪电路。所述第一节点降噪电路与所述第一节点和所述第二节点连接，且配置为在所述第二节点的电平和第二时钟信号的控制下，对所述第一节点降噪。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一节点降噪电路包括第四晶体管和第五晶体管。所述第四晶体管的栅极与所述第二节点连接，所述第四晶体管的第一极与第二电压端连接以接收第二电压，所述第四晶体管的第二极与所述第五晶体管的第一极连接；所述第五晶体管的栅极与第二时钟信号端连接以接收所述第二时钟信号，所述第五晶体管的第二极与所述第一节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一移位寄存器子单元还包括稳压电路。所述稳压电路与所述第一节点和第三节点连接，且配置为稳定所述第三节点的电平；所述第一输出电路与所述第三节点连接，且配置为在所述第三节点的电平的控制下，将所述第一输出信号输出至所述第一输出端。
例如，在本公开一实施例提供的移位寄存器单元中，所述稳压电路包括第六晶体管。所述第六晶体管的栅极与第一电压端连接以接收第一电压，所述第六晶体管的第一极与所述第一节点连接，所述第六晶体管的第二极与所述第三节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二移位寄存器子单元包括第二输入电路、第二输出电路、第二控制电路和输出复位电路。所述第二输入电路与所述输入端和第四节点连接，且配置为响应于第一时钟信号将所述输入信号输入至所述第四节点；所述第二输出电路与所述第四节点和所述第二输出端连接，且配置为在所述第四节点的电平的控制下，将所述第二输出信号输出至所述第二输出端；所述第二控制电路与所述第四节点和第五节点连接，且配置为响应于所述第四节点的电平和第三时钟信号控制所述第五节点的电平；所述输出复位电路与所述第五节点连接，且配置为在所述第五节点的电平的控制下，对所述第二输出端进行复位。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二输入电路包括第二输入晶体管，其中，所述第二输入晶体管的栅极与所述第一时钟信号端连接以接收所述第一时钟信号，所述第二输入晶体管的第一极与所述输入端连接以接收所述输入信号，所述第二输入晶体管的第二极与第四节点连接；所述第二输出电路包括第二输出晶体管和第二存储电容，其中，第二输出晶体管的栅极与所述第四节点连接，所述第二输出晶体管的第一极与所述第二电压端连接以接收所述第二电压，所述第二输出晶体管的第二极与所述第二输出端连接；所述第二存储电容的第一端与所述第二输出晶体管的栅极耦接，所述第二存储电容的第二端与所述第二输出晶体管的第一极耦接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二控制电路包括第七晶体管和第八晶体管。所述第七晶体管的栅极与所述第四节点连接，所述第七晶体管的第一极与第二电压端连接以接收第二电压，所述第七晶体管的第二极与所述第五节点连接；所述第八晶体管的栅极与第三时钟信号端连接以接收所述第三时钟信号，所述第八晶体管的第一极与第一电压端连接以接收第一电压，所述第八晶体管的第二极与所述第五节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出复位电路包括第九晶体管和第二电容。所述第九晶体管的栅极与所述第五节点连接，所述第九晶体管的第一极与所述第二输出端连接，所述第九晶体管的第二极与第一电压端连接以接收第一电压；所述第二电容的第一端与所述第五节点耦接，所述第二电容的第二端与所述第九晶体管的第一极耦接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二移位寄存器子单元还包括第三控制电路；所述第三控制电路与所述第四节点和所述第五节点连接，且配置为在所述第五节点的电平的控制下，对所述第四节点的电平进行控制。
例如，在本公开一实施例提供的移位寄存器单元中，所述第三控制电路包括第十晶体管。所述第十晶体管的栅极与所述第五节点连接，所述第十晶体管的第一极与第二电压端连接以接收第二电压，所述第十晶体管的第二极与所述第四节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一移位寄存器子单元包括第一输入电路、第一输出电路、第一控制电路、输出降噪电路、第一节点降噪电路和稳压电路，所述第二移位寄存器子单元包括第二输入电路、第二输出电路、第二控制电路、输出复位电路和第三控制电路；所述第一输入电路包括第一输入晶体管，其中，所述第一输入晶体管的栅极与第一时钟信号端连接以接收所述第一时钟信号，所述第一输入晶体管的第一极与所述输入端连接以接收所述输入信号，所述第一输入晶体管的第二极与所述第一节点连接；所述第一输出电路包括第一输出晶体管和第一存储电容，其中，所述第一输出晶体管的栅极与第三节点连接，所述第一输出晶体管的第一极与所述第一输出端连接，所述第一输出晶体管的第二极与第二时钟信号端连接以接收第二时钟信号；所述第一存储电容的第一端与所述第一输出晶体管的栅极耦接，所述第一存储电容的第二端与所述第一输出晶体管的第一极耦接；所述第一控制电路包括第一晶体管和第二晶体管，其中，所述第一晶体管的栅极与所述第一节点连接，所述第一晶体管的第一极与所述第一时钟信号端连接以接收所述第一时钟信号，所述第一晶体管的第二极与第二节点连接；所述第二晶体管的栅极与所述第一时钟信号端连接以接收所述第一时钟信号，所述第二晶体管的第一极与第一电压端连接以接收第一电压，所述第二晶体管的第二极与所述第二节点连接；所述输出降噪电路包括第三晶体管和第一电容，其中，所述第三晶体管的栅极与所述第二节点连接，所述第三晶体管的第一极与第二电压端连接以接收第二电压，所述第三晶体管的第二极与所述第一输出端连接；所述第一电容的第一端与所述第二节点耦接，所述第一电容的第二端与所述第三晶体管的第一极耦接；所述第一节点降噪电路包括第四晶体管和第五晶体管，其中，所述第四晶体管的栅极与所述第二节点连接，所述第四晶体管的第一极与所述第二电压端连接以接收所述第二电压，所述第四晶体管的第二极与所述第五晶体管的第一极连接；所述第五晶体管的栅极与所述第二时钟信号端连接以接收所述第二时钟信号，所述第五晶体管的第二极与所述第一节点连接；所述稳压电路包括第六晶体管，其中，所述第六晶体管的栅极与所述第一电压端连接以接收所述第一电压，所述第六晶体管的第一极与所述第一节点连接，所述第六晶体管的第二极与所述第三节点连接；所述第二输入电路包括第二输入晶体管，其中，所述第二输入晶体管的栅极与所述第一时钟信号端连接以接收所述第一时钟信号，所述第二输入晶体管的第一极与所述输入端连接以接收所述输入信号，所述第二输入晶体管的第二极与第四节点连接；所述第二输出电路包括第二输出晶体管和第二存储电容，其中，第二输出晶体管的栅极与所述第四节点连接，所述第二输出晶体管的第一极与所述第二电压端连接以接收所述第二电压，所述第二输出晶体管的第二极与所述第二输出端连接；所述第二存储电容的第一端与所述第二输出晶体管的栅极耦接，所述第二存储电容的第二端与所述第二输出晶体管的第一极耦接；所述第二控制电路包括第七晶体管和第八晶体管，其中，所述第七晶体管的栅极与所述第四节点连接，所述第七晶体管的第一极与所述第二电压端连接以接收所述第二电压，所述第七晶体管的第二极与第五节点连接；所述第八晶体管的栅极与第三时钟信号端连接以接收第三时钟信号，所述第八晶体管的第一极与所述第一电压端连接以接收所述第一电压，所述第八晶体管的第二极与所述第五节点连接；所述输出复位电路包括第九晶体管和第二电容，其中，所述第九晶体管的栅极与所述第五节点连接，所述第九晶体管的第一极与所述第二输出端连接，所述第九晶体管的第二极与所述第一电压端连接以接收所述第一电压；所述第二电容的第一端与所述第五节点耦接，所述第二电容的第二端与所述第九晶体管的第一极耦接；所述第三控制电路包括第十晶体管，其中，所述第十晶体管的栅极与所述第五节点连接，所述第十晶体管的第一极与所述第二电压端连接以接收所述第二电压，所述第十晶体管的第二极与所述第四节点连接。
本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的本公开任一实施例提供的移位寄存器单元。除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端和上级移位寄存器单元的第一输出端连接。
例如，本公开一实施例提供的栅极驱动电路，还包括第一时钟信号线、第二时钟信号线和第三时钟信号线，所述移位寄存器单元还包括第一时钟信号端、第二时钟信号端和第三时钟信号端。第3N+1级移位寄存器单元的第一时钟信号端和所述第一时钟信号线连接，第二时钟信号端和所述第二时钟信号线连接，第三时钟信号端和所述第三时钟信号线连接；第3N+2级移位寄存器单元的第一时钟信号端和所述第二时钟信号线连接，第二时钟信号端和所述第三时钟信号线连接，第三时钟信号端和所述第一时钟信号线连接；第3N+3级移位寄存器单元的第一时钟信号端和所述第三时钟信号线连接，第二时钟信号端和所述第一时钟信号线连接，第三时钟信号端和所述第二时钟信号线连接；N为大于等于0的整数。
本公开至少一实施例还提供一种显示装置，包括本公开任一实施例提供的栅极驱动电路。
例如，本公开一实施例提供的显示装置，还包括阵列排布的多个像素单元，所述像素单元每个包括像素电路，所述像素电路包括驱动子电路、数据写入子电路以及发光控制子电路。所述像素电路对应的移位寄存器单元的第一输出端与所述数据写入子电路的控制端连接，所述像素电路对应的移位寄存器单元的第二输出端与所述发光控制子电路的控制端连接。
本公开至少一实施例还提供一种移位寄存器单元的驱动方法，包括：响应于所述输入信号，所述第一移位寄存器子单元在所述第一输出端输出所述第一输出信号；以及响应于所述输入信号，所述第二移位寄存器子单元在所述第二输出端输出所述第二输出信号。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为一种像素电路的电路结构示意图；
图2为对应于图1所示的像素电路的控制信号时序图；
图3为本公开一些实施例提供的一种移位寄存器单元的示意框图；
图4为图3中所示的移位寄存器单元的一个示例的示意框图；
图5为图3中所示的移位寄存器单元的另一个示例的示意框图；
图6为图4中所示的移位寄存器单元的一种具体实现示例的电路结构示意图；
图7为图5中所示的移位寄存器单元的一种具体实现示例的电路结构示意图；
图8为本公开一些实施例提供的一种移位寄存器单元工作时的信号时序图；
图9为本公开一些实施例提供的一种栅极驱动电路的示意图；以及
图10为本公开一些实施例提供的一种显示装置的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
图1为一种像素电路的结构示意图。如图1所示，该像素电路10包括数据写入子电路11、驱动子电路12、发光控制子电路13、开关子电路14、初始化子电路16、发光元件EL11和补偿子电路15。
例如，数据写入子电路11配置为响应于第一扫描信号SN[n](n为大于1的整数)向驱动子电路12写入数据信号VDATAm；驱动子电路12配置为控制驱动发光元件EL11发光的驱动电流；发光控制子电路13配置为响应于发光控制信号EMI[n]将驱动子电路12提供的驱动电流传输至发光元件EL11；发光元件EL11配置为响应于驱动电流发出相应强度的光；补偿子电路15配置为存储数据写入子电路11写入的数据信号并响应于第一扫描信号SN[n]对驱动子电路12进行补偿；开关子电路14配置为响应于发光控制信号EMI[n]向驱动子电路12提供第一电源电压VDD；初始化子电路16配置为响应于第二扫描信号SN[n-1]初始化驱动子电路12和补偿子电路15。例如，提供第一扫描信号SN[n]的栅线可以与第n行像素电路的数据写入子电路11和补偿子电路15连接；提供第二扫描信号SN[n-1]的栅线可以与第n-1行像素电路的数据写入子电路11和补偿子电路15连接，还可以与第n行像素电路的初始化子电路16连接。
如图1所示，数据写入子电路11可以实现为数据写入晶体管M11；驱动子电路12可以实现为驱动晶体管M12；发光控制子电路13可以实现为发光控制晶体管M13；补偿子电路15可以实现为补偿晶体管M15和存储电容C11；开关子电路14可以实现为开关晶体管M14；初始化子电路16可以实现为初始化晶体管M16。需要注意的是，在下面的说明中以各晶体管为P型晶体管为例进行说明。
下面结合图2所示的控制信号时序图，对图1中所示的像素电路10的工作原理进行说明。例如，该像素电路10的工作原理包括：
在初始化阶段1，第二扫描信号SN[n-1]为低电平，第一扫描信号SN[n]和发光控制信号EMI[n]为高电平。例如，数据写入晶体管M11和补偿晶体管M15被第一扫描信号SN[n]的高电平截止，发光控制晶体管M13和开关晶体管M14被发光控制信号EMI[n]的高电平截止，初始化晶体管M16被第二扫描信号SN[n-1]的低电平导通，使得第一节点N1与初始电压端Vinit连接以接收初始电压，因此，在此阶段，可以初始化存储在存储电容C11中的数据信号以及驱动晶体管M12的栅极电压。
在编程阶段2，第二扫描信号SN[n-1]为高电平，第一扫描信号SN[n]为低电平，发光控制信号EMI[n]为高电平。例如，初始化晶体管M16被第二扫描信号SN[n-1]的高电平截止，发光控制晶体管M13和开关晶体管M14被发光控制信号EMI[n]的高电平截止，数据写入晶体管M11和补偿晶体管M15被第一扫描信号SN[n]的低电平导通，使得数据信号通过数据写入晶体管M11、补偿晶体管M15对驱动晶体管M12的栅极进行充电。根据补偿晶体管M15自身的特性，当驱动晶体管M12的栅极的电压被充电至VDATAm-VTH(M12)时，驱动晶体管M12截止，充电过程结束。
在发光阶段3，第二扫描信号SN[n-1]和第一扫描信号SN[n]为高电平，发光控制信号EMI[n]为低电平。初始化晶体管M16被第一扫描信号SN[n-1]的高电平截止，数据写入晶体管M11和补偿晶体管M15被第一扫描信号SN[n]的高电平截止，发光控制晶体管M13和开关晶体管M14被发光控制信号EMI[n]的低电平导通。此时，通过驱动晶体管M12向发光元件EL11提供响应于施加到驱动晶体管M12的栅极的电压信号VDATAm-VTH(M12)而生成的驱动电流，使发光元件EL11发光。
例如，在通常的OLED显示面板中，在驱动例如上述像素电路中的发光元件发光时所用到的第一扫描信号SN[n]、第二扫描信号SN[n-1]和发光控制信号EMI[n]等行驱动信号一般采用分开驱动的方式，例如，第一扫描信号SN[n]和第二扫描信号SN[n-1]可以由栅极驱动电路提供，发光控制信号EMI[n]可以由发光控制电路提供。然而，这种驱动方法会导致显示面板的布线复杂，晶体管数量繁多，不利于实现窄边框的显示面板。
本公开至少一个实施例提供一种移位寄存器单元，包括输入端、第一移位寄存器子单元和第二移位寄存器子单元。第一移位寄存器子单元包括第一输出端，且与输入端连接以接收输入信号，第一移位寄存器子单元配置为根据输入信号在第一输出端输出第一输出信号；第二移位寄存器子单元包括第二输出端，且与输入端连接以接收输入信号，第二移位寄存器子单元配置为根据输入信号在第二输出端输出第二输出信号；其中，第一输出信号的脉冲部分和第二输出信号的脉冲部分在时间上至少部分重叠。
本公开的一些实施例还提供对应于上述移位寄存器单元的栅极驱动电路、显示装置及驱动方法。
本公开一些实施例提供的移位寄存器单元，可以实现扫描信号以及发光控制信号等多种行驱动信号的共同输出，有助于减少薄膜晶体管数量，提高移位寄存器单元组成的栅极驱动电路的稳定性，实现显示面板的窄边框设计。
下面结合附图对本公开的几个实施例进行详细说明。需要说明的是，为了保持本公开实施例的说明的清楚和简要，可省略已知功能和已知部(元)件的详细说明。当本公开实施例的任一部(元)件在一个以上的附图中出现时，该部(元)件在每个附图中由相同或类似的参考标号表示。
图3为本公开一些实施例提供的一种移位寄存器单元的示意框图。如图3所示，该移位寄存器单元100包括输入端IN、第一移位寄存器子单元110和第二移位寄存器子单元120，可以根据输入端IN提供的输入信号分别在第一输出端OUT1输出第一输出信号以及在第二输出端OUT2输出第二输出信号。
例如，通过级联多个该移位寄存器单元100可以得到栅极驱动电路，该栅极驱动电路可以用于驱动例如液晶显示面板、有机发光二极管显示面板等，例如在驱动包括上述像素电路10的有机发光二极管显示面板进行显示时，可以为显示面板的多条栅线和多条发光控制线分别提供扫描信号和发光控制信号，从而可以在显示面板显示一帧画面的期间，通过共用该一个栅极驱动电路输出扫描信号以及发光控制信号等多种行驱动信号，实现显示面板的窄边框设计。
如图3所示，第一移位寄存器子单元110包括第一输出端OUT1，且与输入端IN连接以接收输入信号。例如，该第一移位寄存器子单元110可以配置为根据输入信号在第一输出端OUT1输出第一输出信号。例如，该第一输出信号可以是栅极扫描信号，例如，如图2中所示的第一扫描信号SN[n]或第二扫描信号SN[n-1]。
例如，第二移位寄存器子单元120包括第二输出端OUT2，且与输入端IN连接以接收输入信号。例如，该第二移位寄存器子单元120可以配置为根据输入信号在第二输出端OUT2输出第二输出信号。例如，该第二输出信号可以是发光控制信号，例如，如图2中所示的发光控制信号EMI[n]。
例如，第一输出信号的脉冲部分和第二输出信号的脉冲部分在时间上至少部分重叠。例如，在某些示例中，如图2所示，根据实际需要，第一输出信号为第一扫描信号SN[n]，包括第一电平，该第一电平对应于第一输出信号的脉冲部分，例如，第一电平对于像素电路中被控制的开关元件为有效电平，例如低电平；第二输出信号为发光控制信号EMI[n]，包括第二电平，该第二电平对应于第二输出信号的脉冲部分，例如，第二电平对于像素电路中被控制的开关元件为无效电平，例如高电平。
例如，如图2所示，在一帧扫描过程中，第一输出信号和第二输出信号为脉冲信号，第一输出信号的脉冲部分对应于编程阶段2(其余部分为平坦部分)，第二输出信号的脉冲部分对应于初始化阶段1和编程阶段2(其余部分为平坦部分)。第一输出信号在编程阶段2的整个时间段保持为第一电平，而在初始化阶段1和发光阶段3为无效电平；第二输出信号在编程阶段2的整个时间段保持为第二电平，在初始化阶段1也为无效电平，而在发光阶段3为有效电平。第一输出信号的第一电平和第二输出信号的第二电平不同，而且二者在时间上具有重叠部分，例如至少在编程阶段2可以完全重叠。例如，在另一些示例中，第一输出信号可以在编程阶段2的部分时间段保持为第一电平，第二输出信号可以在编程阶段2的整个时间段保持为第二电平，即二者在时间上于编程阶段2部分重叠，且仍然能正常驱动如图1所示的像素电路。需要注意的是，第一输出信号和第二输出信号不限于上述栅极扫描信号和发光控制信号，还可以是其他用于驱动显示面板发光的驱动信号，本公开的实施例对此不作限制。
本公开上述实施例提供的移位寄存器单元，可以实现扫描信号以及发光控制信号等多种行驱动信号的共同输出，有助于减少薄膜晶体管数量，提高移位寄存器单元组成的栅极驱动电路的稳定性，实现显示面板的窄边框设计。
图4为本公开一实施例提供的一种对应于图3中所示的移位寄存器单元的电路示意框图。例如，如图4所示，在一个示例中，第一移位寄存器子单元110包括第一输入电路111和第一输出电路112；第二移位寄存器子单元120包括第二输入电路121、第二输出电路122、第二控制电路123和输出复位电路124。
例如，第一输入电路111与输入端IN和第一节点P1连接，且配置为响应于第一时钟信号将输入信号输入至第一节点P1。例如，在某些示例中，第一输入电路111与输入端IN、第一节点P1以及第一时钟信号端CK1连接，配置为在第一时钟信号端CK1提供的第一时钟信号的控制下导通，从而使输入端IN提供的输入信号被传输到第一节点P1。
例如，第一输出电路112与第一节点P1和第一输出端OUT1连接，且配置为在第一节点P1的电平的控制下，将第一输出信号输出至第一输出端OUT1。例如，在某些示例中，第一输出电路112与第二时钟信号端CK2、第一节点P1以及第一输出端OUT1连接，且配置为在第一节点P1的电平的控制下导通，将第二时钟信号端CK2提供的第二时钟信号传输到第一输出端OUT1，并作为第一输出信号在第一输出端OUT1输出。
例如，在另一个示例中，如图4所示，第一移位寄存器子单元110还可以包括第一控制电路113和输出降噪电路114。
例如，第一控制电路113与第二节点P2连接，且配置为响应于第一节点P1的电平和第一时钟信号控制第二节点P2的电平。例如，在某些示例中，第一控制电路113与第一节点P1、第二节点P2、第一时钟信号端CK1以及第一电压端VGL(例如，低电压端)或另行提供的电压端(例如，低电压端)连接，且配置为在第一节点P1的电平的控制下导通，使得第二节点P2和第一时钟信号端CK1连接，以将第一时钟信号端CK1提供的第一时钟信号传输到第二节点P2；还可以配置为在第一时钟信号端CK1提供的第一时钟信号的控制下导通，使得第二节点P2与第一电压端VGL或另行提供的电压端连接，以将第一电压端VGL提供的第一电压或另行提供的电压端提供的低电平传输到第二节点P2，以对第二节点P2的电平进行控制。
例如，输出降噪电路114与第一输出端OUT1连接，且配置为在第二节点P2的电平的控制下，对第一输出端OUT1降噪。例如，在某些示例中，输出降噪电路114与第二电压端VGH(例如，提供高电平)或另行提供的电压端(例如，高电压端)、第二节点P2以及第一输出端OUT1连接，且配置为在第二节点P2的电平的控制下导通，使得第一输出端OUT1和第二电压端VGH或另行提供的电压端连接，以保持第一输出端OUT1在非输出阶段持续输出例如高电平，从而实现对第一输出端OUT1的降噪。
例如，在另一个示例中，如图4所示，第一移位寄存器子单元110还可以包括第一节点降噪电路115。
例如，第一节点降噪电路115与第一节点P1和第二节点P2连接，且配置为在第二节点P2的电平和第二时钟信号的控制下，对第一节点P1降噪。例如，在某些实施例中，第一节点降噪电路115与第一节点P1、第二节点P2、第二时钟信号端CK2以及第二电压端VGH或另行提供的电压端(例如，高电压端)连接，且配置为在第二节点P2的电平和第二时钟信号端CK2提供的第二时钟信号的共同控制下导通，使得第一节点P1和第二电压端VGH或另行提供的电压端连接，以在非输出阶段保持第一节点P1的电平为高电平，从而实现对第一节点P1进行降噪。
如图4所示，第二移位寄存器子单元120包括第二输入电路121、第二输出电路122、第二控制电路123和输出复位电路124。
例如，第二输入电路121与输入端IN和第四节点P4连接，且配置为响应于第一时钟信号将输入信号输入至第四节点P4。例如，在某些示例中，第二输入电路121与输入端IN、第四节点P4以及第一时钟信号端CK1连接，配置为在第一时钟信号端CK1提供的第一时钟信号的控制下导通，从而将输入端IN提供的输入信号传输到第四节点P4。
第二输出电路122与第四节点P4和第二输出端OUT2连接，且配置为在第四节点P4的电平的控制下，将第二输出信号输出至第二输出端OUT2。例如，在某些示例中，第二输出电路122与第二电压端VGH或另行提供的电压端(例如，高电压端)、第四节点P4以及第二输出端OUT2连接，且配置为在第四节点P4的电平的控制下导通，将第二电压端VGH提供的第二电压或另行提供的电压端提供的高电平传输到第二输出端OUT2，并作为第二输出信号在第二输出端OUT2输出。
第二控制电路123与第四节点P4和第五节点P5连接，且配置为响应于第四节点P4的电平和第三时钟信号控制第五节点P5的电平。例如，在某些示例中，第二控制电路123与第四节点P4、第五节点P5、第三时钟信号端CK3、第一电压端VGL以及第二电压端VGH连接，且配置为在第四节点P4的电平的控制下导通，将第二电压端VGH提供的第二电压传输到第五节点P5；还可以配置为在第三时钟信号端CK3提供的第三时钟信号的控制下导通，将第一电压端VGL提供的第一电压传输到第五节点P5，从而实现对第五节点P5的电平的控制。
输出复位电路124与第五节点P5连接，且配置为在第五节点P5的电平的控制下，对第二输出端OUT2进行复位。例如，在某些示例中，输出复位电路124与第一电压端VGL或另行提供的电压端(例如，低电压端)、第五节点P5以及第二输出端OUT2连接，且配置为在第五节点P5的电平的控制下导通，使得第一电压端VGL或另行提供的电压端与第二输出端OUT2连接，以对第二输出端OUT2进行复位。
例如，在另一个示例中，如图4所示，第二移位寄存器子单元120还可以包括第三控制电路125。
第三控制电路125与第四节点P4和第五节点P5连接，且配置为在第五节点P5的电平的控制下，对第四节点P4的电平进行控制。例如，在某些示例中，第三控制电路125与第四节点P4、第五节点P5以及第二电压端VGH或另行提供的高电压端连接，且配置为在第五节点P5的电平的控制下，使得第二电压端VGH或另行提供的高电压端与第四节点P4连接，以对第四节点P4的电平进行下拉。
例如，在本公开实施例中，第一电压端VGL配置为提供直流低电平信号(例如低于或等于时钟信号的低电平部分)，例如接地，将该直流低电平信号称为第一电压；例如，第二电压端VGH配置为提供直流高电平信号，将该直流高电平信号称为第二电压，例如，该第二电压大于第一电压，以下各实施例与此相同，不再赘述。
图5为本公开一实施例提供的另一种对应于图3中所示的移位寄存器单元的电路示意框图。如图5所示，在图4示的移位寄存器单元的基础上，该第一移位寄存器子单元110中还包括稳压电路116。需要说明的是，图5所示的移位寄存器单元100的其他电路结构与图4中所示的移位寄存器单元100基本上相同，在此重复之处不再赘述。
如图5所示，稳压电路116与第一节点P1和第三节点P3连接，且配置为稳定第三节点P3的电压。例如，在该示例中，第一输出电路112与第三节点P3连接，且配置为在第三节点P3的电平的控制下，将第一输出信号输出至第一输出端OUT1，即第一输出电路112通过稳压电路116与第一节点P1连接。例如，在某些示例中，稳压电路116与第一节点P1、第三节点P3以及第一电压端VGL或另行提供的电压端(例如，低电压端)连接，且配置为在第一电压端VGL或另行提供的电压端提供的低电压的控制下一直导通，从而将第一节点P1和第三节点P3电连接，以保持第三节点P3的电平。
需要注意是，第一移位寄存器子单元110和第二移位寄存器子单元120不限于上述电路结构，还可以是本领域内的其他常规的电路结构，只要能够满足在第一输出端OUT1和第二输出端OUT2输出相应的输出信号即可，本公开的实施例对此不作限制。
需要说明的是，本公开实施例中提供的移位寄存器单元的“有效电平”指的是能够使得其包括的被操作晶体管被导通的电平，相应地“无效电平”指的是不能使得其包括的被操作晶体管被导通(即，该晶体管被截止)的电平。根据移位寄存器单元的电路结构中的晶体管的类型(N型或P型)等因素，有效电平可以比无效电平高或者低。例如，在本公开实施例中，当各个晶体管均为P型晶体管时，有效电平为低电平，无效电平为高电平。
图6为图4中所示的移位寄存器单元的一种具体实现示例的电路结构示意图。如图6所示，该移位寄存器单元100包括第一输入晶体管M1、第一输出晶体管M2、第二输入晶体管M3、第二输出晶体管M4、第一晶体管至第十晶体管T1-T10，以及还包括第一存储电容C01、第二存储电容C02、第一电容C1、第二电容C2。需要说明的是，在下面的说明中以各晶体管为P型晶体管为例进行说明，但这并不构成对本公开实施例的限制。
如图6所示，第一输入电路111可以实现为第一输入晶体管M1。第一输入晶体管M1的栅极与第一时钟信号端CK1连接以接收第一时钟信号，第一输入晶体管M1的第一极与输入端IN连接以接收输入信号，第一输入晶体管M1的第二极与第一节点P1连接。当第一时钟信号端CK1提供的第一时钟信号处于有效电平(例如，低电平)时，第一输入晶体管M1导通，将第一节点P1和输入端IN连接，使得第一节点P1的电平与输入端IN提供的输入信号的电平一致(同为高电平或同为低电平)。
如图6所示，第一输出电路112可以实现为第一输出晶体管M2和第一存储电容C01。第一输出晶体管M2的栅极与第一节点P1连接，第一输出晶体管M2的第一极与第一输出端OUT1连接，第一输出晶体管M2的第二极与第二时钟信号端CK2连接以接收第二时钟信号；第一存储电容C01的第一端与第一输出晶体管M2的栅极耦接，第一存储电容C01的第二端与第一输出晶体管M2的第一极耦接。当第一节点P1处于有效电平(例如，低电平)时，第一输出晶体管M2导通，将第一输出端OUT1与第二时钟信号端CK2连接，从而将第二时钟信号端CK2提供的第二时钟信号作为第一输出信号在第一输出端OUT1输出。第一存储电容C01用于存储第一节点P1的电平(低电平或高电平)，用于在后续阶段控制第一输出晶体管M2保持导通或截止。
如图6所示，第一控制电路113可以实现为第一晶体管T1和第二晶体管T2。第一晶体管T1的栅极与第一节点P1连接，第一晶体管T1的第一极与第一时钟信号端CK1连接以接收第一时钟信号，第一晶体管T1的第二极与第二节点P2连接；第二晶体管T2的栅极与第一时钟信号端CK1连接以接收第一时钟信号，第二晶体管T2的第一极与第一电压端VGL连接以接收第一电压，第二晶体管T2的第二极与第二节点P2连接。当第一节点P1处于有效电平(例如，低电平)时，第一晶体管T1导通，将第二节点P2与第一时钟信号端CK1连接，使得第二节点P2的电平与第一时钟信号端CK1提供的第一时钟信号一致(同为高电平或同为低电平)；当第一时钟信号端CK1提供的第一时钟信号处于有效电平(低电平)时，第二晶体管T2导通，将第二节点P2与第一电压端VGL连接，从而对第二节点P2进行充电(例如，下拉)。
如图6所示，输出降噪电路114可以实现为第三晶体管T3和第一电容C1。第三晶体管T3的栅极与第二节点P2连接，第三晶体管T3的第一极与第二电压端VGH连接以接收第二电压，第三晶体管T3的第二极与第一输出端OUT1连接；第一电容C1的第一端与第二节点P2耦接，第一电容C1的第二端与第三晶体管T3的第一极耦接。当第二节点P2处于有效电平(例如，低电平)时，第三晶体管T3导通，将第一输出端OUT1与第二电压端VGH连接，以将第二电压端VGH提供的第二电压在第一输出端OUT1输出，从而对第一输出端OUT1进行降噪。第一电容C1用于存储第二节点P2的电平(低电平或高电平)，用于在后续阶段控制第三晶体管T3保持导通或截止。
如图6所示，第一节点降噪电路115可以实现为第四晶体管T4和第五晶体管T5。第四晶体管T4的栅极与第二节点P2连接，第四晶体管T4的第一极与第二电压端VGH连接以接收第二电压，第四晶体管T4的第二极与第五晶体管T5的第一极连接；第五晶体管T5的栅极与第二时钟信号端CK2连接以接收第二时钟信号，第五晶体管T5的第二极与第一节点P1连接。当第二节点P2和第二时信号端CK2提供的第二时钟信号均处于有效电平(例如，低电平)时，第四晶体管T4和第五晶体管T5同时导通，将第一节点P1与第二电压端VGH连接，以将第二电压端VGH提供的第二电压(高电压)传输到第一节点P1，从而对第一节点P1进行降噪。
如图6所示，第二输入电路121可以实现为第二输入晶体管M3。第二输入晶体管M3的栅极与第一时钟信号端CK1连接以接收第一时钟信号，第二输入晶体管M3的第一极与输入端IN连接以接收输入信号，第二输入晶体管M3的第二极与第四节点P4连接。当第一时钟信号端CK1提供的第一时钟信号处于有效电平(例如，低电平)时，第二输入晶体管M3导通，将第四节点P4和输入端IN连接，使得第四节点P4的电平与输入端IN提供的输入信号的电平一致(同为高电平或同为低电平)。
如图6所示，第二输出电路122可以实现为第二输出晶体管M4和第二存储电容C02。第二输出晶体管M4的栅极与第四节点P4连接，第二输出晶体管M4的第一极与第二电压端VGH连接以接收第二电压，第二输出晶体管M4的第二极与第二输出端OUT2连接；第二存储电容C02的第一端与第二输出晶体管M4的栅极耦接，第二存储电容C02的第二端与第二输出晶体管M4的第一极耦接。当第四节点P4处于有效电平(例如，低电平)时，第二输出晶体管M4导通，将第二输出端OUT1与第二电压端VGH连接，从而将第二电压端VGH提供的第二电压作为第二输出信号输出到第二输出端OUT2。第二存储电容C02用于存储第四节点P4的电平(低电平或高电平)，用于在后续阶段控制第二输出晶体管M4保持导通或截止。
如图6所示，第二控制电路123可以实现为第七晶体管T7和第八晶体管T8。第七晶体管T7的栅极与第四节点P4连接，第七晶体管T7的第一极与第二电压端VGH连接以接收第二电压，第七晶体管T7的第二极与第五节点P5连接；第八晶体管T8的栅极与第三时钟信号端CK3连接以接收第三时钟信号，第八晶体管T8的第一极与第一电压端VGL连接以接收第一电压，第八晶体管T8的第二极与第五节点P5连接。当第四节点P4处于有效电平(例如，低电平)时，第七晶体管T7导通，将第五节点P5与第二电压端VGH连接，使第五节点P5的电平与第二电压端VGH提供的第二电压一致，以对第五节点P5进行充电(例如，下拉)以拉高第五节点P5的电平；当第三时钟信号端CK3提供的第三时钟信号处于有效电平(例如，低电平)时，使得第五节点P5与第一电压端VGL连接，从而对第五节点P5进行放电(例如，上拉)以拉低其电平。例如，在工作过程中，第七晶体管T7和第八晶体管T8不同时导通，以免导致第五节点P5的电平不能为有效电平。
如图6所示，输出复位电路124可以实现为第九晶体管T9和第二电容C2。第九晶体管T9的栅极与第五节点P5连接，第九晶体管T9的第一极与第二输出端OUT2连接，第九晶体管T9的第二极与第一电压端VGL连接以接收第一电压；第二电容C2的第一端与第五节点P5耦接，第二电容C2的第二端与第九晶体管T9的第一极耦接。当第五节点P5处于有效电平(例如，低电平)时，第九晶体管T9导通，使得第二输出端OUT2与第一电压端VGL连接，将第一电压端VGL提供的第一电压在第二输出端OUT2输出，从而对第二输出端OUT2进行复位。第二电容C2用于存储第五节点P5的电平(低电平或高电平)，用于在后续阶段控制第九晶体管T9的导通或截止。
例如，如图6所示，第三控制电路125可以实现为第十晶体管T10。第十晶体管T10的栅极与第五节点P5连接，第十晶体管T10的第一极与第二电压端VGH连接以接收第二电压，第十晶体管T10的第二极与第四节点P4连接。当第五节点P5处于有效电平(例如，低电平)时，第十晶体管T10导通，将第四节点P4和第二电压端VGH连接，使第四节点P4的电平与第二电压端VGH提供的第二电压一致，从而拉高第四节点P4的电平。
图7为图5中所示的移位寄存器单元的一种具体实现示例的电路结构示意图。如图7所示，在图6所示的移位寄存器单元的基础上，该移位寄存器单元100还包括实现稳压电路116的第六晶体管T6。需要说明的是，图7所示的移位寄存器单元100的其他电路结构与图6中所示的移位寄存器单元100基本相同，在此重复之处不再赘述。
如图7所示，第六晶体管T6的栅极与第一电压端VGL连接以接收第一电压，第六晶体管T6的第一极与第一节点P1连接，第六晶体管T6的第二极与第三节点P3以及第一输出晶体管M2的栅极连接。例如，第六晶体管T6在第一电压端VGL提供的第一电压的控制下一直处于导通状态，使得第三节点P3通过该第六晶体管T6与第一节点P1连接，当第三节点P3的电平被二次下拉时，第一节点P1的电平不会被二次下拉，从而防止第三节点P3的电平通过与第一节点P1连接的第一输入晶体管M1、第一晶体管T1以及第五晶体管T5漏电，同时还可以减小第三节点P3的电平对第一晶体管T1的应力，从而可以有助于保持第三节点P3的电平，使得第一输出晶体管M2在输出阶段可以充分打开。
例如，通过上述移位寄存器单元电路结构可以实现扫描信号以及发光控制信号等多种行驱动信号的共同输出，有助于减少薄膜晶体管数量，提高移位寄存器单元组成的栅极驱动电路的稳定性，而且在上述电路中可以共用各个端口以降低布线的复杂度，有助于实现显示面板的窄边框设计。
需要说明的是，在本公开的实施例中，电容(例如，第一存储电容C01、第二存储电容C02、第一电容C1和第二电容C2)可以是通过工艺制程制作的电容器件，例如通过制作专门的电容电极来实现电容器件，电容的各个电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现，并且，电容也可以是各个器件之间的寄生电容，可以通过晶体管本身与其他器件、线路来实现。电容的连接方式不局限于上面描述的方式，也可以为其他适用的连接方式，只要能存储相应节点的电平即可。
在本公开的实施例中，例如，当各个电路实现为N型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如截止)。
又例如，当各个电路实现为P型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如截止)。
需要注意的是，在本公开的各个实施例的说明中，第一节点P1、第二节点P2、第三节点P3、第四节点P4和第五节点P5并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
另外，在本公开的实施例中的晶体管均以P型晶体管为例进行说明，此时，晶体管的第一极是源极，第二极是漏极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元100中的一个或多个晶体管也可以采用N型晶体管，此时，晶体管第一极是漏极，第二极是源极，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。当采用N型晶体管时，可以采用氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)作为薄膜晶体管的有源层，相对于采用低温多晶硅(Low Temperature Poly Silicon，LTPS)或非晶硅(例如氢化非晶硅)作为薄膜晶体管的有源层，可以有效减小晶体管的尺寸以及防止漏电流。
图8为本公开一些实施例提供的一种移位寄存器单元工作时的信号时序图。下面结合图8所示的信号时序图，对本公开实施例提供的移位寄存器单元100的工作原理进行说明。需要说明的是，图8中所示的信号时序图的电位的高低仅是示意性的，不代表真实电位值或相对比例，对应于本公开的实施例，低电平信号对应于P型晶体管的开启信号，而高电平信号对应于P型晶体管的截止信号。
例如，下面以采用图7中所示的移位寄存器单元的电路结构为例进行说明，该移位寄存器单元100的工作原理如下所述：
在第一阶段t1，输入端IN提供低电平，第一时钟信号端CK1提供低电平，第二时钟信号端CK2提供高电平，第三时钟信号端CK3提供高电平。第一输入晶体管M1在第一时钟信号端CK1提供的低电平的控制下导通，将输入端IN提供的低电平输出到第一节点P1和第三节点P3，从而第一节点P1和第三节点P3被充电至第一低电平，且第三节点P3的第一电平被第一存储电容C01存储；第一输出晶体管M2在第三节点P3的第一低电平的控制下导通，将第二时钟信号端CK2提供的高电平输出到第一输出端OUT1，即在第一输出端OUT1输出高电平。
在此阶段，第二输入晶体管M3在第一时钟信号端CK1提供的低电平的控制下导通，将输入端IN提供的低电平输出到第四节点P4，从而第四节点P4被充电至第一低电平，并被第二存储电容C02存储；第二输出晶体管M4在第四节点P4的第一低电平的控制下导通，将第二电压端VGH提供的高电压输出到第二输出端OUT2，例如，该第二输出端OUT2输出的高电平为图2中所示的发光控制信号EMI[n]。
另外，在此阶段，第一晶体管T1在第一节点P1的电平的控制下导通，第二晶体管T2在第一时钟信号端CK1提供的低电平的控制下导通，使得第二节点P2与第一电压端VGL和第一时钟信号端CK1连接，从而将其下拉至低电平，并被存储在第一电容C1中；在第二节点P2的低电平的控制下，第三晶体管T3导通，将第二电压端VGH提供的高电平也输出到第一输出端OUT1，以对第一输出端OUT1进行降噪。
同时，在此阶段，第七晶体管T7在第四节点P4的第一低电平的控制下导通，使得第五节点P5与第二电压端VGH连接，将第五节点P5上拉至高电平，使得第九晶体管T9在第五节点P5的高电平的控制下截止，从而保证在第二输出端OUT2正常输出高电平以作为例如驱动图1中所示的像素电路10的发光控制信号。
在第二阶段t2，输入端IN提供高电平，第一时钟信号端CK1提供高电平，第二时钟信号端CK2提供低电平，第三时钟信号端CK3提供高电平。第一输入晶体管M1在第一时钟信号端CK1提供的高电平的控制下截止，第三节点P3由于电容的自举效应而被进一步拉低至第二低电平，第一输出晶体管M2在第三节点P3的第二低电平的控制下导通，将第二时钟信号端CK2提供的低电平输出到第一输出端OUT1，例如，该第一输出端OUT1输出的低电平可以作为图2中所示的第一扫描信号SN[n]。
在此阶段，第二输入晶体管M3在第一时钟信号端CK1提供的高电平的控制下截止，第四节点P4由于电容的自举效应而被进一步拉低至第二低电平，第二输出晶体管M4在第四节点P4的第二低电平的控制下导通，将第二电压端VGH提供的高电压输出到第二输出端OUT2，例如，该第二输出端OUT2输出的高电平为图2中所示的发光控制信号EMI[n]。
另外，在此阶段，第一晶体管T1在第一节点P1的电平的控制下导通，使得第二节点P2与第一时钟信号端CK1连接，第一时钟信号端CK1提供的高电平将第二节点P2充电至高电平，从而第三晶体管T3截止，保证第一输出电路112的正常输出。
在第三阶段t3，输入端IN提供高电平，第一时钟信号端CK1提供高电平，第二时钟信号端CK2提供高电平，第三时钟信号端CK3提供低电平。第一输入晶体管M1在第一时钟信号端CK1提供的高电平的控制下截止，第三节点P3在第一存储电容C01的存储作用下维持第二低电平，第一输出晶体管M2在第三节点P3的第二低电平的控制下导通，将第二时钟信号端CK2提供的高电平输出到第一输出端OUT1；第八晶体管T8在第三时钟信号端CK3提供的低电平的控制下导通，将第一输出端VGL提供的低电压输出到第五节点P5，从而拉低第五节点P5的电平，并将第五节点P5的低电平存储在第二电容C2中；第九晶体管T9在第五节点P5的低电平的控制下导通，将第一电压端VGL提供的低电压输出到第二输出端OUT2，从而对第二输出端OUT2进行复位；第十晶体管T10在第五节点P5的低电平的控制下导通，将第二电压端VGH提供的高电压输出到第四节点P4，从而将第四节点P4的电平充电至高电平，并存储在第二存储电容C02中，第二输出晶体管M4在第四节点P4的高电平的控制下截止，以避免第二输出电路122在非输出阶段进行输出。
在第四阶段t4，输入端IN提供高电平，第一时钟信号端CK1提供低电平，第二时钟信号端CK2提供高电平，第三时钟信号端CK3提供高电平。第一输入晶体管M1在第一时钟信号端CK1提供的低电平的控制下导通，将输入端IN提供的高电平输出到第一节点P1和第三节点P3，从而将第一节点P1和第三节点P3充电至高电平，且第一存储电容C01存储第三节点P3的高电平；第一输出晶体管M2在第三节点P3的高电平的控制下截止，从而避免误输出；第二晶体管T2在第一时钟信号端CK1提供的低电平的控制下导通，将第一电压端VGL提供的低电压输出到第二节点P2，将第二节点P2拉低为低电平；第三晶体管T3在第二节点P2的低电平的控制下导通，将第二电压端VGH提供的高电压输出到第一输出端OUT1，从而对第一输出端OUT1进行降噪，以避免第一输出端OUT1的误输出。
在此阶段，第五节点P5在第二电容C2的存储作用下维持低电平，第九晶体管T9在第五节点P5的低电平的控制下，将第一电压端VGL提供的低电压输出到第二输出端OUT2，即维持第二输出端OUT2输出低电平，以实现对第二输出端OUT2的复位。
另外，在此阶段，第二输入晶体管M3在第一时钟信号端CK1提供的低电平的控制下导通，将输入端IN提供的高电平输出到第四节点P4，第十晶体管T10在第五节点P5的电平的控制下导通，从而将第二电压端VGH与第四节点P4连接，以进一步拉高第四节点P4的电平，从而保证在非输出阶段使得第二输出电路122截止，以避免误输出。
在第五阶段t5，输入端IN提供高电平，第一时钟信号端CK1提供高电平，第二时钟信号端CK2提供低电平，第三时钟信号端CK3提供高电平。第二节点P2在第一电容C1的存储作用下维持低电平，第三晶体管T3在第二节点P2的低电平的控制下导通，将第二电压端VGH提供的高电压输出到第一输出端OUT1，即维持第一输出端OUT1输出的高电平；第五节点P5在第二电容C2的存储在用下维持低电平，第九晶体管T9在第五节点P5的低电平的控制下，将第一电压端VGL提供的低电压输出到第二输出端OUT2，即维持第二输出端OUT2输出低电平。
另外，在此阶段，第四晶体管T4在第二节点P2的控制下导通，第五晶体管T5在第二时钟信号端CK2提供的低电平的控制下导通，使得第一节点P1与第三节点P3和第二电压端VGH连接，以将其充电至高电平，使得第一输出电路112截止，从而避免了第一输出端OUT1在非输出阶段的误输出。
在第六阶段t6，输入端IN提供高电平，第一时钟信号端CK1提供高电平，第二时钟信号端CK2提供高电平，第三时钟信号端CK3提供低电平。第二节点P2在第一电容C1的存储作用下维持低电平，第三晶体管T3在第二节点P2的低电平的控制下导通，将第二电压端VGH提供的高电压输出到第一输出端OUT1，以维持第一输出端OUT1输出的高电平，从而实现对第一输出端OUT1的降噪。
在此阶段，第八晶体管T8在第三时钟信号端CK3提供的低电平的控制下导通，将第一电压端VGL提供的低电平输出到第五节点P5，以维持第五节点P5的低电平；第九晶体管T9在第五节点P5的低电平的控制下，将第一电压端VGL提供的低电压输出到第二输出端OUT2，以维持第二输出端OUT2输出低电平。
需要说明的是，在第六阶段t6之后，将重复第四阶段t4-第六阶段t6，直到输入端IN再次提供低电平为止，在此不再赘述。
需要说明的是，由于稳压电路116一直导通，第六晶体管T6(稳压电路116)在第一电压端VGL提供的低电压的控制下一直处于导通状态，在第一阶段t1时，第一节点P1的第一低电平；在第二阶段t2时，由于第一存储电容C01的自举效应，与第一存储电容C01的第一端耦接的第三节点P3被进一步拉低至第二低电平，而第一节点P1依然保持第一低电平，从而通过第六晶体管T6可以防止第三节点P3的电平通过第一输入晶体管M1、第一晶体管T1和第五晶体管T5漏电，同时，还可以减小第三节点P3的第二低电平对第一晶体管T1产生的应力，延长第一晶体管T1的使用寿命。
需要说明的是，图8所示的第一时钟信号端CK1、第二时钟信号端CK2以及第三时钟信号端CK3提供的时钟信号的有效电平(低电平)的占空比均为1/3仅仅是示例性的，还可以选择其他合适的占空比，例如小于1/3，本公开的实施例对此不作限制。该三个时钟信号端提供的时钟信号的有效电平的占空比可以相同，也可以不同，只要使得移位寄存器单元能够实现扫描信号以及发光控制信号等多种行驱动信号的共同输出即可，本公开对此不作限制。
本公开的实施例提供的移位寄存器单元的驱动方法的技术效果可以参考上述实施例中关于移位寄存器单元100的相应描述，这里不再赘述。
本公开至少一个实施例还提供一种栅极驱动电路。图9为本公开一些实施例提供的一种栅极驱动电路的示意图。如图9所示，该栅极驱动电路20包括多个级联的移位寄存器单元100，其中任意一个或多个移位寄存器单元100可以采用本公开任一实施例提供的移位寄存器单元100的结构或其变型，例如，可以采用图7中所示的移位寄存器单元100。
例如，该栅极驱动电路20可以采用与薄膜晶体管同样半导体制程的工艺直接集成在显示装置的阵列基板上，以实现逐行或隔行扫描驱动功能。在该栅极驱动电路20中，除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端IN和上一级移位寄存器单元的第一输出端OUT1连接。例如，第一级移位寄存器单元的输入端IN可以被配置为接收触发信号STV(图中未示出)。
在本公开实施例提供的移位寄存器单元中，由于其内部分别可以通过输出降噪电路114和输出复位电路124等实现对第一输出端OUT1和第二输出端OUT2的复位，从而无需设置单独的复位电路对当前级的各个节点以及输出端进行复位。因此，该栅极驱动电路20中，各级移位寄存器单元(除最后1级移位寄存器单元外)也无需和其下级移位寄存器单元的第一输出端OUT1连接以用于对当前级移位寄存器单元的各个节点和第一输出端OUT1以及第二输出端OUT2进行复位，从而本公开实施例提供的栅极驱动电路可以降低布线的复杂度，提高栅极驱动电路的稳定性。
例如，如图9所示，栅极驱动电路20还包括第一时钟信号线CLK1、第二时钟信号线CLK2和第三时钟信号线CLK3，用于级联的每个移位寄存器单元100还包括第一时钟信号端CK1、第二时钟信号端CK2和第三时钟信号端CK3。例如，第3N+1(N为大于等于0的整数)级移位寄存器单元的第一时钟信号端CK1和第一时钟信号线CLK1连接，第二时钟信号端CK2和第二时钟信号线CLK2连接，第三时钟信号端CK3和第三时钟信号线CLK3连接；第3N+2级移位寄存器单元的第一时钟信号端CK1和第二时钟信号线CLK2连接，第二时钟信号端CK2和第三时钟信号线CLK3连接，第三时钟信号端CK3和第一时钟信号线CLK1连接；第3N+3级移位寄存器单元的第一时钟信号端CK1和第三时钟信号线CLK3连接，第二时钟信号端CK2和第一时钟信号线CLK1连接，第三时钟信号端CK3和第二时钟信号线CLK2连接。
需要说明的是，多个移位寄存器单元的序号是根据其电学角度上级联的排列序号，与该多个移位寄存器单元在物理空间上的排列序号可以相同，也可以不同，本公开的实施例对此不作限制。
例如，如图9所示，栅极驱动电路20还可以包括时序控制器200。例如，该时序控制器200可以配置为和第一时钟信号线CLK1、第二时钟信号线CLK2以及第三时钟信号线CLK3连接，以向各移位寄存器单元提供时钟信号。例如，第一时钟信号线CLK1、第二时钟信号线CLK2和第三时钟信号线提供的时钟信号时序可以采用图8中所示的信号时序，以实现栅极驱动电路20逐行输出扫描信号和发光控制信号的功能。例如，时序控制器200还可以被配置为提供触发信号STV。
例如，栅极驱动电路20中的每一级移位寄存器单元的工作原理可以参考本公开的实施例提供的移位寄存器单元的工作原理的相应描述，这里不再赘述。
需要说明的是，对于每一级移位寄存器单元而言，其第一时钟信号端CK1接收到的时钟信号作为本级移位寄存器单元的第一时钟信号，而该第一时钟信号可以来自于第一时钟信号线CLK1、第二时钟信号线CLK2以及第三时钟信号线CLK3提供的时钟信号之一。例如，第3N+1级移位寄存器单元的第一时钟信号端CK1接收到的第一时钟信号来自于第一时钟信号线CLK1，第3N+2级移位寄存器单元的第一时钟信号端CK1接收到的第一时钟信号来自于第二时钟信号线CLK2，第3N+3级移位寄存器单元的第一时钟信号端CK1接收到的第一时钟信号来自于第三时钟信号线CLK3。同样地，对于每一级移位寄存器单元而言，其第二时钟信号端CK2接收到的时钟信号作为本级移位寄存器单元的第二时钟信号，其第三时钟信号端CK3接收到的时钟信号作为本级移位寄存器单元的第三时钟信号。
需要说明的是，当采用本公开的实施例提供的栅极驱动电路20驱动一显示面板时，可以将该栅极驱动电路20设置于显示面板的一侧。例如，该显示面板包括多行栅线，栅极驱动电路20中的各移位寄存器单元的第一输出端可以配置为依序和该多行栅线连接，以用于输出扫描信号。例如，该显示面板还包括多行第二控制线(例如，用于传输上述发光控制信号)，栅极驱动电路20中的各移位寄存器单元的第二输出端可以配置为依序和该多行第二控制线连接，以用于输出第二控制信号(例如，上述发光控制信号)。需要说明的是，还可以分别在显示面板的两侧设置该栅极驱动电路20，以实现双边驱动，本公开的实施例对栅极驱动电路20的设置方式不作限定。
本公开至少一个实施例还提供一种显示装置1，如图10所示，该显示装置1包括本公开上述实施例提供的栅极驱动电路20。该显示装置1还包括显示面板40，显示面板40包括阵列排布的多个像素单元，该多个像素单元中每个包括像素电路10，例如，图1所示的像素电路10。如图1所示，在一个示例中，该像素电路10可以包括驱动子电路12、数据写入子电路11以及发光控制子电路13。例如，栅极驱动电路20中的移位寄存器单元100的第一输出端OUT1通过对应的栅线GL与像素电路10的数据写入子电路11的控制端连接，用于提供例如图2中所示的第一扫描信号SN[n](n为大于1的整数)；栅极驱动电路20中的移位寄存器单元100的第二输出端OUT2通过对应的第二控制线SL与像素电路10的发光控制子电路13的控制端连接，用于提供例如发光控制信号EMI[n]。例如，提供第一扫描信号SN[n]的栅线可以与第n行像素电路的数据写入子电路11连接；提供发光控制信号EMI[n]的栅线可以与第n行像素电路的发光控制子电路13连接。
例如，该显示装置1还可以包括数据驱动电路30。数据驱动电路30通过数据线DL与像素电路10的数据写入子电路连接，用于提供数据信号给像素阵列。
需要说明的是，本实施例中的显示装置1可以为：显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置1还可以包括显示面板等其他常规部件，本公开的实施例对此不作限定。
本公开的实施例提供的显示装置1的技术效果可以参考上述实施例中关于栅极驱动电路20的相应描述，这里不再赘述。
需要说明的是，为表示清楚、简洁，并没有给出该显示装置1的全部结构。为实现显示装置的必要功能，本领域技术人员可以根据具体应用场景进行设置其他未示出的结构，本公开的实施例对此不做限制。
本公开至少一个实施例还提供一种移位寄存器单元的驱动方法，可以用于驱动本公开的实施例提供的移位寄存器单元100。例如，该驱动方法包括：响应于输入信号，移位寄存器单元100的第一移位寄存器子单元110在第一输出端OUT1输出第一输出信号；以及响应于输入信号，移位寄存器单元100的第二移位寄存器子单元120在第二输出端OUT2输出第二输出信号。例如，第一输出信号的脉冲部分和第二输出信号的脉冲部分在时间上至少部分重叠。例如，在一个示例中，第一输出信号可以是如图2所示的栅极扫描信号，第二输出信号可以是如图2所示的发光控制信号。
本公开的实施例提供的移位寄存器单元的驱动方法的技术效果可以参考上述实施例中关于移位寄存器单元100的相应描述，这里不再赘述。
对于本公开，还有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大或缩小，即这些附图并非按照实际的比例绘制。
(3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (21)

1.一种移位寄存器单元，包括输入端、第一移位寄存器子单元和第二移位寄存器子单元；其中，
所述第一移位寄存器子单元包括第一输出端，且与所述输入端连接以接收输入信号，所述第一移位寄存器子单元配置为根据所述输入信号在所述第一输出端输出第一输出信号；
所述第二移位寄存器子单元包括第二输出端，且与所述输入端连接以接收所述输入信号，所述第二移位寄存器子单元配置为根据所述输入信号在所述第二输出端输出第二输出信号；
所述第一移位寄存器子单元包括第一输入电路和第一输出电路；其中，所述第一输入电路与所述输入端和第一节点连接，且配置为响应于第一时钟信号将所述输入信号输入至所述第一节点；所述第一输出电路与所述第一节点和所述第一输出端连接，且配置为在所述第一节点的电平的控制下，将所述第一输出信号输出至所述第一输出端；
所述第二移位寄存器子单元包括第二输入电路和第二输出电路；其中，所述第二输入电路与所述输入端和第四节点连接，且配置为响应于第一时钟信号将所述输入信号输入至所述第四节点；所述第二输出电路与所述第四节点和所述第二输出端连接，且配置为在所述第四节点的电平的控制下，将所述第二输出信号输出至所述第二输出端；其中，所述第一输出信号的脉冲部分和所述第二输出信号的脉冲部分在时间上至少部分重叠。
2.根据权利要求1所述的移位寄存器单元，其中，
所述第一输入电路包括第一输入晶体管，其中，所述第一输入晶体管的栅极与第一时钟信号端连接以接收所述第一时钟信号，所述第一输入晶体管的第一极与所述输入端连接以接收所述输入信号，所述第一输入晶体管的第二极与所述第一节点连接；
所述第一输出电路包括第一输出晶体管和第一存储电容，其中，所述第一输出晶体管的栅极与第三节点连接，所述第一输出晶体管的第一极与所述第一输出端连接，所述第一输出晶体管的第二极与第二时钟信号端连接以接收第二时钟信号；所述第一存储电容的第一端与所述第一输出晶体管的栅极耦接，所述第一存储电容的第二端与所述第一输出晶体管的第一极耦接。
3.根据权利要求1或2所述的移位寄存器单元，其中，所述第一移位寄存器子单元还包括第一控制电路和输出降噪电路；
所述第一控制电路与第二节点连接，且配置为响应于所述第一节点的电平和第一时钟信号控制所述第二节点的电平；
所述输出降噪电路与所述第一输出端连接，且配置为在所述第二节点的电平的控制下，对所述第一输出端降噪。
4.根据权利要求3所述的移位寄存器单元，其中，所述第一控制电路包括第一晶体管和第二晶体管；其中，
所述第一晶体管的栅极与所述第一节点连接，所述第一晶体管的第一极与第一时钟信号端连接以接收所述第一时钟信号，所述第一晶体管的第二极与所述第二节点连接；
所述第二晶体管的栅极与所述第一时钟信号端连接以接收所述第一时钟信号，所述第二晶体管的第一极与第一电压端连接以接收第一电压，所述第二晶体管的第二极与所述第二节点连接。
5.根据权利要求3所述的移位寄存器单元，其中，所述输出降噪电路包括第三晶体管和第一电容；其中，
所述第三晶体管的栅极与所述第二节点连接，所述第三晶体管的第一极与第二电压端连接以接收第二电压，所述第三晶体管的第二极与所述第一输出端连接；
所述第一电容的第一端与所述第二节点耦接，所述第一电容的第二端与所述第三晶体管的第一极耦接。
6.根据权利要求3所述的移位寄存器单元，其中，所述第一移位寄存器子单元还包括第一节点降噪电路；其中，
所述第一节点降噪电路与所述第一节点和所述第二节点连接，且配置为在所述第二节点的电平和第二时钟信号的控制下，对所述第一节点降噪。
7.根据权利要求6所述的移位寄存器单元，其中，所述第一节点降噪电路包括第四晶体管和第五晶体管；其中，
所述第四晶体管的栅极与所述第二节点连接，所述第四晶体管的第一极与第二电压端连接以接收第二电压，所述第四晶体管的第二极与所述第五晶体管的第一极连接；
所述第五晶体管的栅极与第二时钟信号端连接以接收所述第二时钟信号，所述第五晶体管的第二极与所述第一节点连接。
8.根据权利要求1或2所述的移位寄存器单元，其中，所述第一移位寄存器子单元还包括稳压电路；其中，
所述稳压电路与所述第一节点和第三节点连接，且配置为稳定所述第三节点的电平；
所述第一输出电路与所述第三节点连接，且配置为在所述第三节点的电平的控制下，将所述第一输出信号输出至所述第一输出端。
9.根据权利要求8所述的移位寄存器单元，其中，所述稳压电路包括第六晶体管；
其中，所述第六晶体管的栅极与第一电压端连接以接收第一电压，所述第六晶体管的第一极与所述第一节点连接，所述第六晶体管的第二极与所述第三节点连接。
10.根据权利要求1-2任一所述的移位寄存器单元，其中，所述第二移位寄存器子单元还包括第二控制电路和输出复位电路；其中，
所述第二控制电路与所述第四节点和第五节点连接，且配置为响应于所述第四节点的电平和第三时钟信号控制所述第五节点的电平；
所述输出复位电路与所述第五节点连接，且配置为在所述第五节点的电平的控制下，对所述第二输出端进行复位。
11.根据权利要求1所述的移位寄存器单元，其中，所述第二输入电路包括第二输入晶体管，其中，所述第二输入晶体管的栅极与所述第一时钟信号端连接以接收所述第一时钟信号，所述第二输入晶体管的第一极与所述输入端连接以接收所述输入信号，所述第二输入晶体管的第二极与第四节点连接；
所述第二输出电路包括第二输出晶体管和第二存储电容，其中，第二输出晶体管的栅极与所述第四节点连接，所述第二输出晶体管的第一极与- 第二电压端连接以接收所述第二电压，所述第二输出晶体管的第二极与所述第二输出端连接；所述第二存储电容的第一端与所述第二输出晶体管的栅极耦接，所述第二存储电容的第二端与所述第二输出晶体管的第一极耦接。
12.根据权利要求10所述的移位寄存器单元，其中，所述第二控制电路包括第七晶体管和第八晶体管；其中，
所述第七晶体管的栅极与所述第四节点连接，所述第七晶体管的第一极与第二电压端连接以接收第二电压，所述第七晶体管的第二极与所述第五节点连接；
所述第八晶体管的栅极与第三时钟信号端连接以接收所述第三时钟信号，所述第八晶体管的第一极与第一电压端连接以接收第一电压，所述第八晶体管的第二极与所述第五节点连接。
13.根据权利要求10所述的移位寄存器单元，其中，所述输出复位电路包括第九晶体管和第二电容；其中，
所述第九晶体管的栅极与所述第五节点连接，所述第九晶体管的第一极与所述第二输出端连接，所述第九晶体管的第二极与第一电压端连接以接收第一电压；
所述第二电容的第一端与所述第五节点耦接，所述第二电容的第二端与所述第九晶体管的第一极耦接。
14.根据权利要求10所述的移位寄存器单元，其中，所述第二移位寄存器子单元还包括第三控制电路；其中，
所述第三控制电路与所述第四节点和所述第五节点连接，且配置为在所述第五节点的电平的控制下，对所述第四节点的电平进行控制。
15.根据权利要求14所述的移位寄存器单元，其中，所述第三控制电路包括第十晶体管；其中，
所述第十晶体管的栅极与所述第五节点连接，所述第十晶体管的第一极与第二电压端连接以接收第二电压，所述第十晶体管的第二极与所述第四节点连接。
16.根据权利要求1所述的移位寄存器单元，其中，所述第一移位寄存器子单元包括第一输入电路、第一输出电路、第一控制电路、输出降噪电路、第一节点降噪电路和稳压电路，所述第二移位寄存器子单元包括第二输入电路、第二输出电路、第二控制电路、输出复位电路和第三控制电路；
所述第一输入电路包括第一输入晶体管，其中，所述第一输入晶体管的栅极与第一时钟信号端连接以接收所述第一时钟信号，所述第一输入晶体管的第一极与所述输入端连接以接收所述输入信号，所述第一输入晶体管的第二极与所述第一节点连接；
所述第一输出电路包括第一输出晶体管和第一存储电容，其中，所述第一输出晶体管的栅极与第三节点连接，所述第一输出晶体管的第一极与所述第一输出端连接，所述第一输出晶体管的第二极与第二时钟信号端连接以接收第二时钟信号；所述第一存储电容的第一端与所述第一输出晶体管的栅极耦接，所述第一存储电容的第二端与所述第一输出晶体管的第一极耦接；
所述第一控制电路包括第一晶体管和第二晶体管，其中，所述第一晶体管的栅极与所述第一节点连接，所述第一晶体管的第一极与所述第一时钟信号端连接以接收所述第一时钟信号，所述第一晶体管的第二极与第二节点连接；所述第二晶体管的栅极与所述第一时钟信号端连接以接收所述第一时钟信号，所述第二晶体管的第一极与第一电压端连接以接收第一电压，所述第二晶体管的第二极与所述第二节点连接；
所述输出降噪电路包括第三晶体管和第一电容，其中，所述第三晶体管的栅极与所述第二节点连接，所述第三晶体管的第一极与第二电压端连接以接收第二电压，所述第三晶体管的第二极与所述第一输出端连接；所述第一电容的第一端与所述第二节点耦接，所述第一电容的第二端与所述第三晶体管的第一极耦接；
所述第一节点降噪电路包括第四晶体管和第五晶体管，其中，所述第四晶体管的栅极与所述第二节点连接，所述第四晶体管的第一极与所述第二电压端连接以接收所述第二电压，所述第四晶体管的第二极与所述第五晶体管的第一极连接；所述第五晶体管的栅极与所述第二时钟信号端连接以接收所述第二时钟信号，所述第五晶体管的第二极与所述第一节点连接；
所述稳压电路包括第六晶体管，其中，所述第六晶体管的栅极与所述第一电压端连接以接收所述第一电压，所述第六晶体管的第一极与所述第一节点连接，所述第六晶体管的第二极与所述第三节点连接；
所述第二输入电路包括第二输入晶体管，其中，所述第二输入晶体管的栅极与所述第一时钟信号端连接以接收所述第一时钟信号，所述第二输入晶体管的第一极与所述输入端连接以接收所述输入信号，所述第二输入晶体管的第二极与第四节点连接；
所述第二输出电路包括第二输出晶体管和第二存储电容，其中，第二输出晶体管的栅极与所述第四节点连接，所述第二输出晶体管的第一极与所述第二电压端连接以接收所述第二电压，所述第二输出晶体管的第二极与所述第二输出端连接；所述第二存储电容的第一端与所述第二输出晶体管的栅极耦接，所述第二存储电容的第二端与所述第二输出晶体管的第一极耦接；
所述第二控制电路包括第七晶体管和第八晶体管，其中，所述第七晶体管的栅极与所述第四节点连接，所述第七晶体管的第一极与所述第二电压端连接以接收所述第二电压，所述第七晶体管的第二极与第五节点连接；所述第八晶体管的栅极与第三时钟信号端连接以接收第三时钟信号，所述第八晶体管的第一极与所述第一电压端连接以接收所述第一电压，所述第八晶体管的第二极与所述第五节点连接；
所述输出复位电路包括第九晶体管和第二电容，其中，所述第九晶体管的栅极与所述第五节点连接，所述第九晶体管的第一极与所述第二输出端连接，所述第九晶体管的第二极与所述第一电压端连接以接收所述第一电压；所述第二电容的第一端与所述第五节点耦接，所述第二电容的第二端与所述第九晶体管的第一极耦接；
所述第三控制电路包括第十晶体管，其中，所述第十晶体管的栅极与所述第五节点连接，所述第十晶体管的第一极与所述第二电压端连接以接收所述第二电压，所述第十晶体管的第二极与所述第四节点连接。
17.一种栅极驱动电路，包括多个级联的根据权利要求1-16任一所述的移位寄存器单元，
其中，除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端和上级移位寄存器单元的第一输出端连接。
18.根据权利要求17所述的栅极驱动电路，还包括第一时钟信号线、第二时钟信号线和第三时钟信号线，所述移位寄存器单元还包括第一时钟信号端、第二时钟信号端和第三时钟信号端；其中，
第3N+1级移位寄存器单元的第一时钟信号端和所述第一时钟信号线连接，第二时钟信号端和所述第二时钟信号线连接，第三时钟信号端和所述第三时钟信号线连接；
第3N+2级移位寄存器单元的第一时钟信号端和所述第二时钟信号线连接，第二时钟信号端和所述第三时钟信号线连接，第三时钟信号端和所述第一时钟信号线连接；
第3N+3级移位寄存器单元的第一时钟信号端和所述第三时钟信号线连接，第二时钟信号端和所述第一时钟信号线连接，第三时钟信号端和所述第二时钟信号线连接；
N为大于等于0的整数。
19.一种显示装置，包括根据权利要求17或18所述的栅极驱动电路。
20.根据权利要求19所述的显示装置，还包括阵列排布的多个像素单元，所述像素单元每个包括像素电路，所述像素电路包括数据写入子电路、驱动子电路以及发光控制子电路；其中，
所述像素电路对应的移位寄存器单元的第一输出端与所述数据写入子电路的控制端连接，所述像素电路对应的移位寄存器单元的第二输出端与所述发光控制子电路的控制端连接。
21.一种根据权利要求1-16任一所述的移位寄存器单元的驱动方法，包括：
响应于所述输入信号，所述第一移位寄存器子单元在所述第一输出端输出所述第一输出信号；以及
响应于所述输入信号，所述第二移位寄存器子单元在所述第二输出端输出所述第二输出信号。
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