CN117037664A - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

提供了一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，属于显示技术领域。其中，输入电路能够响应于第一时钟信号，控制第一节点和第二节点的电位；输出控制电路能够在第一节点的电位控制下，控制第一时钟端与第二节点的通断，控制第三电源端与第一节点的通断；输出电路能够在第二节点的电位控制下，控制第二电源端与级联的第一输出端的通断，控制第一电源端与驱动像素的第二输出端的通断；能够在第一节点的电位控制下，控制第二时钟端与第一输出端的通断，控制第三时钟端与第二输出端的通断。如此，可以通过灵活设置各端提供的信号，在使输出电路分别向两个输出端可靠输出所需电位的信号，还使得第一节点的电位确保输出电路可靠输出。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置

技术领域

本公开涉及显示技术领域，特别涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。

背景技术

栅极驱动电路，也称阵列基板行驱动(gate drive on array，GOA)电路通常包括级联的多个GOA单元(也称移位寄存器单元)。多个GOA单元与显示装置中的多行像素耦接，以对多行像素进行扫描驱动，使得显示装置显示图像。

相关技术中，GOA单元一般包括：输入电路和输出电路，输入电路又包括多级子电路。输入电路中的多级子电路分别与多个输入信号端和输出节点耦接，并用于基于多个输入信号端提供的信号，控制该输出节点的电位。输出电路分别与该输出节点和输出端耦接，并用于基于该输出节点的电位，向输出端传输输出信号。其中，输出信号包括时钟信号和恒定电位的电源信号。

但是，受各部分电路中晶体管的充放电延时影响，输入电路控制输出节点电位的稳定性较差，造成输出电路无法基于输出节点的电位向输出端可靠传输输出信号。相关技术中GOA单元的输出稳定性较差。

发明内容

提供了一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，可以解决相关技术中GOA单元的输出稳定性较差的问题。所述技术方案如下：

一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：

输入电路，分别与第一时钟端、第一电源端、起始信号端、第一节点和第二节点耦接，用于响应于所述第一时钟端提供的第一时钟信号，控制所述起始信号端与所述第一节点的通断，且控制所述第一电源端与所述第二节点的通断；

输出控制电路，分别与所述第一节点、所述第二节点、所述第一时钟端、第二时钟端、第二电源端和第三电源端耦接，用于响应于所述第一节点的电位，控制所述第一时钟端与所述第二节点的通断，且控制所述第三电源端与所述第一节点的通断，以及用于响应于所述第二节点的电位和所述第二时钟端提供的第二时钟信号，控制所述第二电源端与所述第一节点的通断；

输出电路，分别与所述第一节点、所述第二节点、所述第二时钟端、所述第一电源端、所述第二电源端、第三时钟端、第一输出端和第二输出端耦接，用于响应于所述第一节点的电位，控制所述第二时钟端与所述第一输出端的通断，且控制所述第三时钟端与所述第二输出端的通断，以及用于响应于所述第二节点的电位，控制所述第二电源端与所述第一输出端的通断，且控制所述第一电源端与所述第二输出端的通断；所述第一输出端用于与所述移位寄存器单元级联的下一级移位寄存器单元耦接，所述第二输出端用于与像素耦接。

可选的，所述输出电路包括：

第一输出子电路，分别与所述第一节点、所述第二节点、所述第二时钟端、所述第二电源端和所述第一输出端耦接，用于响应于所述第一节点的电位，控制所述第二时钟端与所述第一输出端的通断，以及用于响应于所述第二节点的电位，控制所述第二电源端与所述第一输出端的通断；

第二输出子电路，分别与所述第一节点、所述第二节点、所述第三时钟端、所述第一电源端和所述第二输出端耦接，用于响应于所述第一节点的电位，控制所述第三时钟端与所述第二输出端的通断，以及用于响应于所述第二节点的电位，控制所述第一电源端与所述第二输出端的通断。

可选的，所述输出控制电路包括：

第一控制子电路，分别与所述第一节点和所述第三电源端耦接，用于响应于所述第一节点的电位，控制所述第三电源端与所述第一节点的通断；

第二控制子电路，分别与所述第一节点、所述第一时钟端和所述第二节点耦接，用于响应于所述第一节点的电位，控制所述第一时钟端与所述第二节点的通断；

第三控制子电路，分别与所述第二节点、所述第二时钟端、所述第二电源端和所述第一节点耦接，用于响应于所述第二节点的电位和所述第二时钟信号，控制所述第二电源端与所述第一节点的通断。

可选的，所述输入电路包括：

第一输入子电路，分别与所述第一时钟端、所述起始信号端和所述第一节点耦接，用于响应于所述第一时钟信号，控制所述起始信号端与所述第一节点的通断；

第二输入子电路，分别与所述第一时钟端、所述第一电源端和所述第二节点耦接，用于响应于所述第一时钟信号，控制所述第一电源端与所述第二节点的通断。

可选的，所述输出电路包括：第一输出子电路和第二输出子电路；所述输出控制电路包括：第一控制子电路、第二控制子电路和第三控制子电路；所述第一节点包括：第一子节点和第二子节点；所述移位寄存器单元还包括：

稳压电路，分别与所述第一电源端、所述第一子节点和所述第二子节点耦接，用于响应于所述第一电源端提供的第一电源信号，控制所述第一子节点与所述第二子节点导通；

并且，所述第一输出子电路与所述第一节点中的第二子节点耦接，用于响应于所述第二子节点的电位，控制所述第二时钟端与所述第一输出端的通断；所述第二输出子电路与所述第一节点中的第一子节点耦接，用于响应于所述第一子节点的电位，控制所述第三时钟端与所述第二输出端的通断；

所述第一控制子电路分别与所述第一节点中的第一子节点和第二子节点耦接，并用于响应于所述第二子节点的电位，控制所述第三电源端与所述第一子节点的通断；所述第二控制子电路和第三控制子电路均与所述第一节点中的第一子节点耦接，所述第二控制子电路用于响应于所述第一子节点的电位，控制所述第一时钟端与所述第二节点的通断，所述第三控制子电路用于响应于所述第二节点的电位和所述第二时钟信号，控制所述第二电源端与所述第一子节点的通断；

所述第一输入子电路与所述第一节点中的第一子节点耦接，并用于响应于所述第一时钟信号，控制所述起始信号端与所述第一子节点的通断。

可选的，所述第一节点还包括：第三子节点；所述稳压电路还与所述第三子节点耦接，还用于响应于所述第一电源信号，控制所述第一子节点与所述第三子节点导通；

所述第二输出子电路与所述第一节点中的第三子节点耦接，用于响应于所述第三子节点的电位，控制所述第三时钟端与所述第二输出端的通断。

可选的，所述稳压电路包括：

第一稳压子电路，分别与所述第一电源端、所述第一子节点和所述第二子节点耦接，用于响应于所述第一电源信号，控制所述第一子节点与所述第二子节点导通；

第二稳压子电路，分别与所述第一电源端、所述第一子节点和所述第三子节点耦接，用于响应于所述第一电源信号，控制所述第一子节点与所述第三子节点导通。

可选的，所述第一稳压子电路包括：第一晶体管；所述第二稳压子电路包括：第二晶体管；

其中，所述第一晶体管的栅极和所述第二晶体管的栅极均与所述第一电源端耦接，所述第一晶体管的第一极和所述第二晶体管的第一极均与所述第一子节点耦接，所述第一晶体管的第二极与所述第二子节点耦接，所述第二晶体管的第二极与所述第三子节点耦接。

可选的，所述第一输出子电路包括：第三晶体管、第四晶体管和第一电容；所述第二输出子电路包括：第五晶体管、第六晶体管和第二电容；

所述第三晶体管的栅极与所述第二子节点耦接，所述第三晶体管的第一极与所述第二时钟端耦接，所述第三晶体管的第二极与所述第一输出端耦接；

所述第四晶体管的栅极与所述第二节点耦接，所述第四晶体管的第一极与所述第二电源端耦接，所述第四晶体管的第二极与所述第一输出端耦接；

所述第一电容的一端与所述第二子节点耦接，所述第一电容的另一端与所述第一输出端耦接；

所述第五晶体管的栅极与所述第三子节点耦接，所述第五晶体管的第一极与所述第三时钟端耦接，所述第五晶体管的第二极与所述第二输出端耦接；

所述第六晶体管的栅极与所述第二节点耦接，所述第六晶体管的第一极与所述第一电源端耦接，所述第六晶体管的第二极与所述第二输出端耦接；

所述第二电容的一端与所述第二节点耦接，所述第二电容的另一端与所述第一电源端耦接。

可选的，所述第一控制子电路包括：第七晶体管；所述第二控制子电路包括：第八晶体管；所述第三控制子电路包括：第九晶体管和第十晶体管；

所述第七晶体管的栅极与所述第二子节点耦接，所述第七晶体管的第一极与所述第三电源端耦接，所述第七晶体管的第二极与所述第一子节点耦接；

所述第八晶体管的栅极与所述第一子节点耦接，所述第八晶体管的第一极与所述第一时钟端耦接，所述第八晶体管的第二极与所述第二节点耦接；

所述第九晶体管的栅极与所述第二节点耦接，所述第九晶体管的第一极与所述第二电源端耦接，所述第九晶体管的第二极与所述第十晶体管的第一极耦接；所述第十晶体管的栅极与所述第二时钟端耦接，所述第十晶体管的第二极与所述第一子节点耦接。

可选的，所述第一输入子电路包括：第十一晶体管；所述第二输入子电路包括：第十二晶体管；

所述第十一晶体管的栅极与所述第一时钟端耦接，所述第十一晶体管的第一极与所述起始信号端耦接，所述第十一晶体管的第二极与所述第一子节点耦接；

所述第十二晶体管的栅极与所述第一时钟端耦接，所述第十二晶体管的第一极与所述第一电源端耦接，所述第十二晶体管的第二极与所述第二节点耦接。

可选的，所述移位寄存器单元中晶体管的材料包括：低温多晶硅材料；所述移位寄存器单元用于耦接的像素中晶体管的材料包括：氧化物材料。

另一方面，提供了一种移位寄存器单元的驱动方法，用于驱动如上述一方面所述的移位寄存器单元；所述方法包括：

第一阶段，起始信号端提供的起始信号的电位为第一电位，第一时钟端提供的第一时钟信号的电位依次为第一电位和第二电位，第二时钟端提供的第二时钟信号的电位依次为第二电位和第一电位，输入电路响应于所述第一时钟信号，控制所述起始信号端与第一节点先导通后断开耦接，且控制第一电源端与第二节点先导通后断开耦接；输出控制电路响应于所述第一节点的电位，控制所述第一时钟端与所述第二节点导通，响应于所述第二节点的电位和所述第二时钟信号，控制第二电源端与所述第一节点断开耦接；输出电路响应于所述第一节点的电位，控制所述第二时钟端与第一输出端导通，且控制第三时钟端与第二输出端导通，响应于所述第二节点的电位，控制所述第二电源端与所述第一输出端断开耦接，且控制所述第一电源端与所述第二输出端断开耦接；

第二阶段，所述起始信号的电位为第二电位，所述第一时钟信号的电位依次为第一电位和第二电位，所述第二时钟信号的电位依次为第二电位和第一电位，所述输入电路响应于所述第一时钟信号，控制所述起始信号端与所述第一节点先导通后断开耦接，且控制所述第一电源端与所述第二节点先导通后断开耦接；所述输出控制电路响应于所述第一节点的电位，控制所述第一时钟端与所述第二节点断开耦接，响应于所述第二节点的电位和所述第二时钟信号，控制所述第二电源端与所述第一节点导通；所述输出电路响应于所述第一节点的电位，控制所述第二时钟端与所述第一输出端断开耦接，且控制所述第三时钟端与所述第二输出端断开耦接，响应于所述第二节点的电位，控制所述第二电源端与所述第一输出端导通，且控制所述第一电源端与所述第二输出端导通；

其中，在同一时段，所述第三时钟端提供的第三时钟信号的电位与所述第二时钟信号的电位相反。

又一方面，提供了一种栅极驱动电路，所述栅极驱动电路包括：至少两个级联的如上述一方面所述的移位寄存器单元。

再一方面，提供了一种显示装置，所述显示装置包括：显示面板，以及如上述又一方面所述的栅极驱动电路；

其中，所述显示面板包括多个像素，所述栅极驱动电路与所述多个像素耦接，并用于向所述多个像素传输栅极驱动信号，以驱动所述多个像素发光。

综上所述，本公开实施例提供的技术方案带来的有益效果至少可以包括：

提供了一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。该移位寄存器单元包括输入电路、输出控制电路和输出电路。其中，输入电路能够响应于第一时钟信号，控制第一节点和第二节点的电位；输出控制电路能够在第一节点的电位控制下，控制第一时钟端与第二节点的通断，且控制第三电源端与第一节点的通断；输出电路能够在第二节点的电位控制下，控制第二电源端与级联的第一输出端的通断，且控制第一电源端与驱动像素的第二输出端的通断；以及能够在第一节点的电位控制下，控制第二时钟端与第一输出端的通断，且控制第三时钟端与第二输出端的通断。如此，可以通过灵活设置各端提供的信号，在使得输出电路分别向第一输出端和第二输出端可靠输出所需电位的信号，确保电路正常工作的前提下，还使得第一节点的电位能够确保输出电路可靠输出，即确保输出稳定性可以较好。

附图说明

为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本公开实施例提供的一种移位寄存器单元的结构示意图；

图2是本公开实施例提供的另一种移位寄存器单元的结构示意图；

图3是本公开实施例提供的又一种移位寄存器单元的结构示意图；

图4是本公开实施例提供的再一种移位寄存器单元的结构示意图；

图5是本公开实施例提供的再一种移位寄存器单元的结构示意图；

图6是本公开实施例提供的一种移位寄存器单元的电路结构图；

图7是本公开实施例提供的另一种移位寄存器单元的电路结构图；

图8是本公开实施例提供的一种移位寄存器单元的驱动方法的流程图；

图9是在图6基础上示出的一种移位寄存器单元的工作时序图；

图10是在图7基础上示出的一种移位寄存器单元的工作时序图；

图11是在图9和图10基础上示出的一种时序对比示意图；

图12是在图11基础上示出的一种时序中第一子节点的对比示意图；

图13是在图11基础上示出的一种时序中第二输出端的对比示意图；

图14是本公开实施例提供的一种栅极驱动电路的结构示意图；

图15是本公开实施例提供的一种显示装置的结构示意图。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。

需要说明的是，本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本公开的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极和漏极是对称的，所以其源极、漏极是可以互换的。在本公开实施例中，将源极称为第一极，漏极称为第二极。按附图中的形态规定晶体管的中间端为控制极，也可以称为栅极、信号输入端为源极、信号输出端为漏极。此外，本公开实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管中的任一种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本公开各个实施例中的多个信号都对应有第一电位和第二电位。第一电位和第二电位仅代表该信号的电位有2个状态量，不代表全文中第一电位或第二电位具有特定的数值。

相关技术中，为解决大尺寸、折叠形态(portrait)显示产品充电不足的问题，需开发设计具有扫描时间短且可补偿时间长等特点的分离型电路，使得针对高分辨率的portrait，或可实现较好补偿，使得显示画质效果可以较好。在此基础上，为兼容窄边框需求，还多设置显示产品的显示区采用氧化物(oxide)材料制备像素电路，即设置像素电路中的晶体管为N型晶体管，且同时设置非显示区采用低温多晶硅(low temperature poly-silicon，LTPS)材料制备GOA电路，即设置GOA电路中的晶体管为P型晶体管，该材料搭配基础上的显示产品也可以称为低温多晶硅氧化物(low temperature poly-silicon oxide，LTPO)产品。基于此可知，LTPS的GOA电路需要向oxide的像素电路传输高电位的栅极驱动信号，以控制数据(data)信号的写入，而目前常规的GOA电路是难以实现的。

本公开实施例提供了一种针对LTPO框架驱动，且输出稳定性较好的GOA电路。图1是本公开实施例提供的一种移位寄存器单元的结构示意图。如图1所示，该移位寄存器单元包括：输入电路01、输出控制电路02和输出电路03。

其中，输入电路01分别与第一时钟端CK1、第一电源端VGL1、起始信号端STV、第一节点N1和第二节点N2耦接。输入电路01用于响应于第一时钟端CK1提供的第一时钟信号，控制起始信号端STV与第一节点N1的通断，且控制第一电源端VGL1与第二节点N2的通断。

例如，输入电路01可以在第一时钟端CK1提供的第一时钟信号的电位为第一电位时，控制起始信号端STV与第一节点N1导通，且控制第一电源端VGL1与第二节点N2导通，使得起始信号端STV提供的起始信号可以传输至第一节点N1，且使得第一电源端VGL1提供的第一电源信号可以传输至第二节点N2。以及，输入电路01可以在第一时钟端CK1提供的第一时钟信号的电位为第二电位时，控制起始信号端STV与第一节点N1断开耦接，且控制第一电源端VGL1与第二节点N2断开耦接。

输出控制电路02分别与第一节点N1、第二节点N2、第一时钟端CK1、第二时钟端CK2、第二电源端VGH和第三电源端VGL2耦接。输出控制电路02用于响应于第一节点N1的电位，控制第一时钟端CK1与第二节点N2的通断，且控制第三电源端VGL2与第一节点N1的通断，以及用于响应于第二节点N2的电位和第二时钟端CK2提供的第二时钟信号，控制第二电源端VGH与第一节点N1的通断。

例如，输出控制电路02可以在第一节点N1的电位为第一电位时，控制第一时钟端CK1与第二节点N2导通，且控制第三电源端VGL2与第一节点N1导通，使得第一时钟端CK1提供的第一时钟信号可以传输至第二节点N2，且使得第三电源端VGL2提供的第三电源信号可以传输至第一节点N1。以及，输出控制电路02可以在第一节点N1的电位为第二电位时，控制第一时钟端CK1与第二节点N2断开耦接，且控制第三电源端VGL2与第一节点N1断开耦接。

同理，输出控制电路02可以在第二节点N2的电位为第一电位，且第二时钟端CB提供的第二时钟信号的电位为第一电位时，控制第二电源端VGH与第一节点N1导通，使得第二电源端VGH提供的第二电源信号可以传输至第一节点N1。以及，输出控制电路02可以在第二节点N2的电位为第二电位，和/或第二时钟端CB提供的第二时钟信号的电位为第二电位时，控制第二电源端VGH与第一节点N1断开耦接。

输出电路03分别与第一节点N1、第二节点N2、第二时钟端CK2、第一电源端VGL1、第二电源端VGH、第三时钟端CK3、第一输出端Pout和第二输出端Nout耦接。输出电路03用于响应于第一节点N1的电位，控制第二时钟端CK2与第一输出端Pout的通断，且控制第三时钟端CK3与第二输出端Nout的通断，以及用于响应于第二节点N2的电位，控制第二电源端VGH与第一输出端Pout的通断，且控制第一电源端VGL1与第二输出端Nout的通断。

例如，输出电路03可以在第一节点N1的电位为第一电位时，控制第二时钟端CK2与第一输出端Pout导通，且控制第三时钟端CK3与第二输出端Nout导通，使得第二时钟端CK2提供的第二时钟信号可以传输至第一输出端Pout，且使得第三时钟端CK3提供的第三时钟信号可以传输至第二输出端Nout。以及，输出电路03可以在第一节点N1的电位为第二电位时，控制第二时钟端CK2与第一输出端Pout断开耦接，且控制第三时钟端CK3与第二输出端Nout断开耦接。

同理，输出电路03可以在第二节点N2的电位为第一电位时，控制第二电源端VGH与第一输出端Pout导通，且控制第一电源端VGL1与第二输出端Nout导通，使得第二电源端VGH提供的第二电源信号可以传输至第一输出端Pout，且使得第一电源端VGL1提供的第一电源信号可以传输至第二输出端Nout。以及，输出电路03可以在第二节点N2的电位为第二电位时，控制第二电源端VGH与第一输出端Pout断开耦接，且控制第一电源端VGL1与第二输出端Nout断开耦接。

其中，第一输出端Pout用于与移位寄存器单元级联的下一级移位寄存器单元耦接。这里第一输出端Pout可以用于与级联的下一级移位寄存器单元的起始信号端STV耦接，以为下一级移位寄存器单元传输起始信号。相应的，第一输出端Pout也可以称为级联输出端。第二输出端Nout用于与像素耦接。这里第二输出端Gout可以用于与像素中像素电路包括的多个晶体管中，耦接提供数据信号的数据线的晶体管的栅极耦接，以为该晶体管传输栅极驱动信号，使得该晶体管可以基于接收到的栅极驱动信号，控制数据信号的可靠写入。

可选的，在本公开实施例中，第一电位可以为有效电位，第二电位可以为无效电位，且第一电位相对于第二电位可以为低电位，对应的移位寄存器单元采用的材料可以为LTPS材料。当然，在一些其他实施例中，第一电位相对于第二电位也可以为高电位。第一电源端VGL1提供的第一电源信号的电位和第三电源端VGL2提供的第三电源信号的电位可以均为恒定的低电位，且第三电源信号的电位可以小于等于第一电源信号的电位。第二电源端VGH提供的第二电源信号的电位可以为恒定的高电位。此外，在本公开实施例中，在同一时段，第一时钟端CK1提供的第一时钟信号的电位与第二时钟端CK2提供的第二时钟信号可以相反，且第三时钟端CK3提供的第三时钟信号的电位与第二时钟端CK2提供的第二时钟信号可以相反。电位相反可以是指：一个信号的电位为低电位，另一个信号的电位为高电位。

基于上述实施例记载可知，针对本公开实施例提供的移位寄存器单元而言，可以通过灵活设置所耦接的各信号电位，使得在同一时段，输出电路03能够分别向第一输出端Pout和第二输出端Nout输出电位相反的输出信号，如，在输出时段，向第一输出端Pout输出低电位的第二时钟信号，并同时向第二输出端Nout输出高电位的第三时钟信号。其中，低电位的第二时钟信号可以传输至下一级移位寄存器单元的起始信号端STV，确保下一级移位寄存器单元能够可靠工作；高电位的第三时钟信号可以传输至如oxide材料制备的像素电路，确保数据信号的可靠写入。除此之外的其他时段，输出电路03能够向第一输出端Pout输出高电位的第二电源信号，并同时向第二输出端Nout输出低电位的第一电源信号。如此，在采用LTPS材料制备移位寄存器单元的场景下，即实现了向oxide的像素电路可靠传输高电位的栅极驱动信号的目的，可以确保LTPO产品正常工作。

此外，本公开实施例保护的移位寄存器单元中，不仅设置了输入电路01响应于第一时钟端CK1提供的第一时钟信号控制第一节点N1的电位，而且还设置了输出控制电路02控制第三电源端VGL2与第一节点N1的通断。如此，可以在第一节点N1的电位为低电位，通过第三电源端VGL2提供的低电位的第三电源信号进一步的拉低第一节点N1的电位，从而确保输出电路03中的晶体管充分开启，进而响应于第一节点N1的更低电位控制第二时钟端CK2与第一输出端Pout可靠导通，且控制第三时钟端CK3与第二输出端Nout可靠导通，以向第一输出端Pout可靠输出第二时钟信号，且向第二输出端Nout可靠输出第三时钟信号，即确保输出稳定性可以较好。

综上所述，本公开实施例提供了一种移位寄存器单元。该移位寄存器单元包括输入电路、输出控制电路和输出电路。其中，输入电路能够响应于第一时钟信号，控制第一节点和第二节点的电位；输出控制电路能够在第一节点的电位控制下，控制第一时钟端与第二节点的通断，且控制第三电源端与第一节点的通断；输出电路能够在第二节点的电位控制下，控制第二电源端与级联的第一输出端的通断，且控制第一电源端与驱动像素的第二输出端的通断；以及能够在第一节点的电位控制下，控制第二时钟端与第一输出端的通断，且控制第三时钟端与第二输出端的通断。如此，可以通过灵活设置各端提供的信号，在使得输出电路分别向第一输出端和第二输出端可靠输出所需电位的信号，确保电路正常工作的前提下，还使得第一节点的电位能够确保输出电路可靠输出，即确保输出稳定性可以较好。

可选的，图2是本公开实施例提供的另一种移位寄存器单元的结构示意图。如图2所示，输入电路01可以包括：第一输入子电路011和第二输入子电路012。

其中，第一输入子电路011可以分别与第一时钟端CK1、起始信号端STV和第一节点N1耦接。第一输入子电路011可以用于响应于第一时钟信号，控制起始信号端STV与第一节点N1的通断。

例如，第一输入子电路011可以在第一时钟信号的电位为第一电位时，控制起始信号端STV与第一节点N1导通，以及可以在第一时钟信号的电位为第二电位时，控制起始信号端STV与第一节点N1断开耦接。

第二输入子电路012可以分别与第一时钟端CK1、第一电源端VGL1和第二节点N2耦接。第二输入子电路012可以用于响应于第一时钟信号，控制第一电源端VGL1与第二节点N2的通断。

例如，第二输入子电路012可以在第一时钟信号的电位为第一电位时，控制第一电源端VGL1与所第二节点N2导通，以及可以在第一时钟信号的电位为第二电位时，控制第一电源端VGL1与第二节点N2断开耦接。

可选的，继续参考图2可以看出，输出控制电路02可以包括：第一控制子电路021、第二控制子电路022和第三控制子电路023。

其中，第一控制子电路021可以分别与第一节点N1和第三电源端VGL2耦接。第一控制子电路021可以用于响应于第一节点N1的电位，控制第三电源端VGL2与第一节点N1的通断。

例如，第一控制子电路021可以在第一节点N1的电位为第一电位时，控制第三电源端VGL2与第一节点N1导通，以及可以在第一节点N1的电位为第二电位时，控制第三电源端VGL2与第一节点N1断开耦接。

第二控制子电路022可以分别与第一节点N1、第一时钟端CK1和第二节点N2耦接。第二控制子电路022可以用于响应于第一节点N1的电位，控制第一时钟端CK1与第二节点N2的通断。

例如，第二控制子电路022可以在第一节点N1的电位为第一电位时，控制第一时钟端CK1与第二节点N2导通，以及可以在第一节点N1的电位为第二电位时，控制第一时钟端CK1与第二节点N2断开耦接。

第三控制子电路023可以分别与第二节点N2、第二时钟端CK2、第二电源端VGH和第一节点N1耦接。第三控制子电路023可以用于响应于第二节点N2的电位和第二时钟信号，控制第二电源端VGH与第一节点N1的通断。

例如，第三控制子电路023可以在第二节点N2的电位为第一电位且第二时钟信号的电位为第一电位时，控制第二电源端VGH与第一节点N1导通，以及，可以在第二节点N2的电位为第二电位和/或第二时钟信号的电位为第二电位时，控制第二电源端VGH与第一节点N1断开耦接。

可选的，继续参考图2可以看出，输出电路03可以包括：第一输出子电路031和第二输出子电路032。

其中，第一输出子电路031可以分别与第一节点N1、第二节点N2、第二时钟端CK2、第二电源端VGH和第一输出端Pout耦接。第一输出子电路031可以用于响应于第一节点N1的电位，控制第二时钟端CK2与第一输出端Pout的通断，以及用于响应于第二节点N2的电位，控制第二电源端VGH与第一输出端Pout的通断。

例如，第一输出子电路031可以在第一节点N1的电位为第一电位时，控制第二时钟端CK2与第一输出端Pout导通，以及可以在第一节点N1的电位为第二电位时，控制第二时钟端CK2与第一输出端Pout断开耦接。同理，第一输出子电路031可以在第二节点N2的电位为第一电位时，控制第二电源端VGH与第一输出端Pout导通，以及可以在第二节点N2的电位为第二电位时，控制第二电源端VGH与第一输出端Pout断开耦接。

第二输出子电路032可以分别与第一节点N1、第二节点N2、第三时钟端CK3、第一电源端VGL1和第二输出端Nout耦接。第二输出子电路032可以用于响应于第一节点N1的电位，控制第三时钟端CK3与第二输出端Nout的通断，以及用于响应于第二节点N2的电位，控制第一电源端VGL1与第二输出端Nout的通断。

例如，第二输出子电路032可以在第一节点N1的电位为第一电位时，控制第三时钟端CK3与第二输出端Nout导通，以及可以在第一节点N1的电位为第二电位时，控制第三时钟端CK3与第二输出端Nout断开耦接。同理，第二输出子电路032可以在第二节点N2的电位为第一电位时，控制第一电源端VGL1与第二输出端Nout导通，以及可以在第二节点N2的电位为第二电位时，控制第一电源端VGL1与第二输出端Nout断开耦接。

可选的，图3是本公开实施例提供的又一种移位寄存器单元的结构示意图。如图3所示，第一节点N1可以包括：第一子节点N11和第二子节点N12。以及，移位寄存器单元还可以包括：稳压电路04。

稳压电路04可以分别与第一电源端VGL1、第一子节点N11和第二子节点N12耦接。稳压电路04可以用于响应于第一电源端VGL1提供的第一电源信号，控制第一子节点N11与第二子节点N12导通。即，稳压电路04可以在恒定低电位的第一电源信号的控制下，控制第一子节点N11与第二子节点N12常导通。

在上述节点划分基础上，继续参考图3可以看出：

第一输出子电路031可以与第一节点N1中的第二子节点N12耦接，第一输出子电路031可以用于响应于第二子节点N12的电位，控制第二时钟端CK2与第一输出端Pout的通断。第二输出子电路032可以与第一节点N1中的第一子节点N11耦接，第二输出子电路032可以用于响应于第一子节点N11的电位，控制第三时钟端CK3与第二输出端Nout的通断。

也即是，示例的，第一输出子电路031可以在第二子节点N12的电位为第一电位时，控制第二时钟端CK2与第一输出端Pout导通，以及可以在第二子节点N12的电位为第二电位时，控制第二时钟端CK2与第一输出端Pout断开耦接。第二输出子电路032可以在第一子节点N11的电位为第一电位时，控制第三时钟端CK3与第二输出端Nout导通，以及可以在第一子节点N11的电位为第二电位时，控制第三时钟端CK3与第二输出端Nout断开耦接。

第一控制子电路021可以分别与第一节点N1中的第一子节点N11和第二子节点N12耦接，第一控制子电路021可以用于响应于第二子节点N12的电位，控制第三电源端VGL2与第一子节点N11的通断。第二控制子电路022和第三控制子电路023可以均与第一节点N1中的第一子节点N11耦接，第二控制子电路022可以用于响应于第一子节点N11的电位，控制第一时钟端CK1与第二节点N2的通断，第三控制子电路023可以用于响应于第二节点N2的电位和第二时钟信号，控制第二电源端VGH与第一子节点N11的通断。

也即是，示例的，第一控制子电路021可以在第二子节点N12的电位为第一电位时，控制第三电源端VGL2与第一子节点N11导通，以及可以在第二子节点N12的电位为第二电位时，控制第三电源端VGL2与第一子节点N11断开耦接。第二控制子电路022可以在第一子节点N11的电位为第一电位时，控制第一时钟端CK1与第二节点N2导通，以及可以在第一子节点N11的电位为第二电位时，控制第一时钟端CK1与第二节点N2断开耦接。第三控制子电路023可以在第二节点N2的电位和第二时钟信号的电位均为第一电位时，控制第二电源端VGH与第一子节点N11导通，以及可以在第二节点N2的电位和/或第二时钟信号的电位为第二电位时，控制第二电源端VGH与第一子节点N11断开耦接。

第一输入子电路011可以与第一节点N1中的第一子节点N11耦接。第一输入子电路011可以用于响应于第一时钟信号，控制起始信号端STV与第一子节点N11的通断。

也即是，示例的，第一输入子电路011可以在第一时钟信号的电位为第一电位时，控制起始信号端STV与第一子节点N11导通，以及可以在第一时钟信号的电位为第二电位时，控制起始信号端STV与第一子节点N11断开耦接。

可选的，在图3基础上，进一步参考图4示出的再一种移位寄存器单元可以看出，第一节点N1还可以包括：第三子节点N13。稳压电路04还可以与第三子节点N13耦接，稳压电路04还可以用于响应于第一电源信号，控制第一子节点N11与第三子节点N13导通。即，稳压电路04还可以在恒定低电位的第一电源信号的控制下，控制第一子节点N11与第三子节点N13常导通。

在此基础上，继续参考图4可以看出，第二输出子电路032可以与第一节点N1中的第三子节点N13耦接，第二输出子电路032可以用于响应于第三子节点N13的电位，控制第三时钟端CK3与第二输出端Nout的通断。

也即是，示例的，第二输出子电路032可以在第三子节点N13的电位为第一电位时，控制第三时钟端CK3与第二输出端Nout导通，以及可以在第三子节点N13的电位为第二电位时，控制第三时钟端CK3与第二输出端Nout断开耦接。

可选的，在图4基础上，图5示出了本公开实施例提供的再一种移位寄存器单元的结构示意图。如图5所示，稳压电路04可以包括：第一稳压子电路041和第二稳压子电路042。

其中，第一稳压子电路041可以分别与第一电源端VGL1、第一子节点N11和第二子节点N12耦接。第一稳压子电路041可以用于响应于第一电源信号，控制第一子节点N11与第二子节点N12导通。

第二稳压子电路042可以分别与第一电源端VGL1、第一子节点N11和第三子节点N13耦接。第二稳压子电路042可以用于响应于第一电源信号，控制第一子节点N11与第三子节点N13导通。

可选的，在图3基础上，图6示出了一种移位寄存器单元的电路结构图。在图5基础上，图7示出了一种移位寄存器单元的电路结构图。参考图6和图7可以看出，第一稳压子电路041可以包括：第一晶体管T1。参考图7可以看出，第二稳压子电路042可以包括：第二晶体管T2。

其中，第一晶体管T1的栅极和第二晶体管T2的栅极可以均与第一电源端VGL1耦接，第一晶体管T1的第一极和第二晶体管T2的第一极可以均与第一子节点N11耦接，第一晶体管T1的第二极可以与第二子节点N12耦接，第二晶体管T2的第二极可以与第三子节点N13耦接。

可选的，继续参考图6和图7可以看出，第一输出子电路031可以包括：第三晶体管T3、第四晶体管T4和第一电容C1。第二输出子电路032可以包括：第五晶体管T5、第六晶体管T6和第二电容C2。

其中，第三晶体管T3的栅极可以与第二子节点N12耦接，第三晶体管T3的第一极可以与第二时钟端CK2耦接，第三晶体管T3的第二极可以与第一输出端Pout耦接。

第四晶体管T4的栅极可以与第二节点N2耦接，第四晶体管T4的第一极可以与第二电源端VGH耦接，第四晶体管T4的第二极可以与第一输出端Pout耦接。

第一电容C1的一端可以与第二子节点N12耦接，第一电容C1的另一端可以与第一输出端Pout耦接。

第五晶体管T5的栅极可以与第三子节点N13耦接，第五晶体管T5的第一极可以与第三时钟端CK3耦接，第五晶体管T5的第二极可以与第二输出端Nout耦接。

第六晶体管T6的栅极可以与第二节点N2耦接，第六晶体管T6的第一极可以与第一电源端VGL1耦接，第六晶体管T6的第二极可以与第二输出端Nout耦接。

第二电容C2的一端可以与第二节点N2耦接，第二电容C2的另一端可以与第一电源端VGL1耦接。

需要说明的是，对于图2所示结构而言，第三晶体管T3的栅极和第五晶体管T5的栅极可以均与第一节点N1直接耦接。

可选的，在另外一些实施例中，同第一电容C1，还可以在第三子节点N13与第二输出端Nout之间设置电容。同第二电容C2，还可以在第二节点N2与第二电源端VGH2之间设置电容。电容的设置可以用于存储节点的电位，确保节点的电位稳定性可以较好。

可选的，继续参考图7可以看出，第一控制子电路021可以包括：第七晶体管T7。继续参考图6和图7可以看出，第二控制子电路022可以包括：第八晶体管T8。第三控制子电路023可以包括：第九晶体管T9和第十晶体管T10。

其中，第七晶体管T7的栅极可以与第二子节点N12耦接，第七晶体管T7的第一极可以与第三电源端VGL2耦接，第七晶体管T7的第二极可以与第一子节点N11耦接。

第八晶体管T8的栅极可以与第一子节点N11耦接，第八晶体管T8的第一极可以与第一时钟端CK1耦接，第八晶体管T8的第二极可以与第二节点N2耦接。

第九晶体管T9的栅极可以与第二节点N2耦接，第九晶体管T9的第一极可以与第二电源端VGH耦接，第九晶体管T9的第二极可以与第十晶体管T10的第一极耦接。第十晶体管T10的栅极可以与第二时钟端CK2耦接，第十晶体管T10的第二极可以与第一子节点N11耦接。图6和图7中将第九晶体管T9的第二极与第十晶体管T10的第一极耦接的节点标识为第三节点N3。

需要说明的是，对于图2所示结构而言，第七晶体管T7的栅极和第一极，第八晶体管T8的栅极，以及第十晶体管T10的第二极均可以与第一节点N1直接耦接。

可选的，继续参考图6和图7可以看出，第一输入子电路011可以包括：第十一晶体管T11。第二输入子电路012可以包括：第十二晶体管T12。

其中，第十一晶体管T11的栅极可以与第一时钟端CK1耦接，第十一晶体管T11的第一极可以与起始信号端STV耦接，第十一晶体管T11的第二极可以与第一子节点N11耦接。

第十二晶体管T12的栅极可以与第一时钟端CK1耦接，第十二晶体管T12的第一极可以与第一电源端VGL1耦接，第十二晶体管T12的第二极可以与第二节点N2耦接。

需要说明的是，对于图2所示结构而言，第十一晶体管T11的第二极可以与第一节点N1直接耦接。

需要说明的是，图6所示移位寄存器单元的结构可以为10T2C结构(即，包括10个晶体管和2个电容)。图7所示移位寄存器单元的结构可以为12T2C结构(即，包括12个晶体管和2个电容)。当然，在一些其他实施例中，移位寄存器单元也可以为其他结构。本公开实施例对此不做限定。

对比图6和图7所示结构，设置第一控制子电路021(即，第七晶体管T7)相对于未设置第一控制子电路021的结构而言，可以使得第一节点N1的电位被进一步拉低为低电位的第三电源信号，进而可以使得输出电路03中的第五晶体管T5充分开启，以向驱动像素的第二输出端Nout稳定且可靠输出信号。

此外，一方面，对于图6所示设置第一稳压子电路041(即，第一晶体管T1)的移位寄存器单元结构而言：因该第一稳压子电路041可以将第一子节点N11与第二子节点N12间隔，控制第一子节点N11与第二子节点N12常导通，且第一输出子电路031中的第三晶体管T3是与第二子节点N12耦接，并响应于第二子节点N12的电位控制第二时钟端CK2与第一输出端Pout的通断，故可以避免第二时钟端CK2提供的第二时钟信号跳变直接影响第一子节点N11的电位，即可以确保第一子节点N11的电位稳定性更好，从而起到保护与第一子节点N11直接耦接的其他晶体管(如，第八晶体管T8、第十晶体管T10和第十一晶体管T11)的作用，防止被击穿。

另一方面，对于图7所示还设置第二稳压子电路042(即，第二晶体管T2)的移位寄存器单元结构而言：同理，因该第二稳压子电路042可以将第一子节点N11与第三子节点N13间隔，控制第一子节点N11与第三子节点N13常导通，且第二输出子电路032中的第五晶体管T5是与第三子节点N13耦接，并响应于第三子节点N13的电位控制第三时钟端CK3与第二输出端Nout的通断，故可以避免第三时钟端CK3提供的第三时钟信号跳变直接影响第一子节点N11的电位，即也可以确保第一子节点N11的电位稳定性更好，从而进一步起到保护与第一子节点N11直接耦接的其他晶体管的作用，防止被击穿。

可选的，如上述实施例记载，本公开实施例保护的移位寄存器单元中晶体管的材料可以包括：低温多晶硅LTPS材料。移位寄存器单元用于耦接的像素中晶体管的材料可以包括：氧化物oxide材料。即，可以适用于LTPO产品。其中，晶体管的材料是指晶体管包括的有源层的材料。对于LTPS材料的晶体管而言，其可以是P型晶体管。相应的，如上述实施例记载，第一电位(也即，有效电位)可以为低电位，第二电位(也即，无效电位)可以为高电位。

基于上述实施例记载可知，本公开实施例针对LTPO架构的产品，一方面，增加了第七晶体管T7，以向第一子节点N11传输低电位的第三电源信号，来拉低第一子节点N11的电位，确保第五晶体管T5能够充分开启，进而令第二输出端Nout可以正常稳定输出。另一方面，还增加常开的第二晶体管T2，以将第一子节点N11与第三子节点N13间隔，起到保护第八晶体管T8、第十晶体管T10和第十一晶体管T11的作用，使得第八晶体管T8、第十晶体管T10和第十一晶体管T11的压差减小，防止第八晶体管T8、第十晶体管T10和第十一晶体管T11被击穿。整个结构功耗较低，且制造成本较低，但驱动稳定性更好。

综上所述，本公开实施例提供了一种移位寄存器单元。该移位寄存器单元包括输入电路、输出控制电路和输出电路。其中，输入电路能够响应于第一时钟信号，控制第一节点和第二节点的电位；输出控制电路能够在第一节点的电位控制下，控制第一时钟端与第二节点的通断，且控制第三电源端与第一节点的通断；输出电路能够在第二节点的电位控制下，控制第二电源端与级联的第一输出端的通断，且控制第一电源端与驱动像素的第二输出端的通断；以及能够在第一节点的电位控制下，控制第二时钟端与第一输出端的通断，且控制第三时钟端与第二输出端的通断。如此，可以通过灵活设置各端提供的信号，在使得输出电路分别向第一输出端和第二输出端可靠输出所需电位的信号，确保电路正常工作的前提下，还使得第一节点的电位能够确保输出电路可靠输出，即确保输出稳定性可以较好。

图8是本公开实施例提供的一种移位寄存器单元的驱动方法的流程图，用于驱动如图1至图7任一所示的移位寄存器单元。如图8所示，该方法包括：

步骤801、第一阶段，起始信号端提供的起始信号的电位为第一电位，第一时钟端提供的第一时钟信号的电位依次为第一电位和第二电位，第二时钟端提供的第二时钟信号的电位依次为第二电位和第一电位，输入电路响应于第一时钟信号，控制起始信号端与第一节点先导通后断开耦接，且控制第一电源端与第二节点先导通后断开耦接；输出控制电路响应于第一节点的电位，控制第一时钟端与第二节点导通，响应于第二节点的电位和第二时钟信号，控制第二电源端与第一节点断开耦接；输出电路响应于第一节点的电位，控制第二时钟端与第一输出端导通，且控制第三时钟端与第二输出端导通，响应于第二节点的电位，控制第二电源端与第一输出端断开耦接，且控制第一电源端与第二输出端断开耦接。

步骤802、第二阶段，起始信号的电位为第二电位，第一时钟信号的电位依次为第一电位和第二电位，第二时钟信号的电位依次为第二电位和第一电位，输入电路响应于第一时钟信号，控制起始信号端与第一节点先导通后断开耦接，且控制第一电源端与第二节点先导通后断开耦接；输出控制电路响应于第一节点的电位，控制第一时钟端与第二节点断开耦接，响应于第二节点的电位和第二时钟信号，控制第二电源端与第一节点导通；输出电路响应于第一节点的电位，控制第二时钟端与第一输出端断开耦接，且控制第三时钟端与第二输出端断开耦接，响应于第二节点的电位，控制第二电源端与第一输出端导通，且控制第一电源端与第二输出端导通。

其中，在同一时段，第三时钟端提供的第三时钟信号的电位与第二时钟信号的电位相反。

可选的，以图6和图7所示结构，晶体管均为P型晶体管，有效电位为低电位，无效电位为高电位为例，图9和图10分别一一对应示出了一种移位寄存器单元的工作时序图。结合图9和图10，对本公开实施例记载的移位寄存器单元的工作原理说明如下：

首先，在t01阶段和t02阶段，起始信号端STV提供的起始信号的电位为低电位，第一时钟端CK1提供的第一时钟信号的电位先为低电位而后跳变为高电位，第二时钟端CK2提供的第二时钟信号的电位先为高电位而后跳变为低电位，第三时钟端CK3提供的第三时钟信号的电位先为低电位而后跳变为高电位。相应的，第十一晶体管T11和第十二晶体管T12均先开启再关断，第十晶体管T10先关断后开启。

在第一时钟信号的电位为低电位，使得第十一晶体管T11和第十二晶体管T12开启时，起始信号端STV提供的低电位的起始信号可以经开启的第十一晶体管T11传输至第一子节点N11，且第一电源端VGL1提供的低电位的第一电源信号可以经开启的第十二晶体管T12传输至第二节点N2，即使得第一子节点N11和第二节点N2均被写入低电位。此时，因第二节点N2的电位为低电位，故使得第九晶体管T9开启，高电位的第二电源信号可以经开启的第九晶体管T9传输至第三节点N3。但由于此时第二时钟信号的电位为高电位，故第十晶体管T10关断，从而避免了第三节点N3的高电位进一步传输至第一子节点N11。此外，因第一晶体管T1在低电位的第一电源信号的控制下常开启，控制第一子节点N11与第二子节点N12常导通，故传输至第一子节点N11的低电位的起始信号可以进一步经第一晶体管T1传输至第二子节点N12。在第一电容C1的存储作用下，第一子节点N11和第二子节点N12的电位可以保持为低电位。

在第一时钟信号的电位为高电位，使得第十一晶体管T11和第十二晶体管T12关断后，因第一子节点N11和第二子节点N12的电位均保持为低电位，故可以使得第八晶体管T8保持开启，进而高电位的第一时钟信号可以经开启的第八晶体管T8传输至第二节点N2，即使得第二节点N2被写入高电位。此时，虽然第二时钟信号的电位为低电位，使得第十晶体管T10开启，但因第二节点N2的电位为高电位，故第九晶体管T9关断，高电位的第二电源信号不会传输至第三节点N3，进而不会影响第一子节点N11的电位。

也即是，在t01阶段，第一子节点N11的电位和第二子节点N12的电位可以均为低电位，第二节点N2的电位可以由低电位跳变为高电位，第三节点N3的电位可以为高电位。此外，对于图7所示结构而言，因第二子节点N12的电位为低电位，故可以使得第七晶体管T7开启，进而第三电源端VGL2提供的低电位的第三电源信号可以经开启的第七晶体管T7传输至第一子节点N11，以进一步拉低第一子节点N11的电位。以及，第二晶体管T2在低电位的第一电源信号的控制下常开启，控制第一子节点N11与第三子节点N13常导通，故传输至第一子节点N11的低电位的起始信号可以进一步经第二晶体管T2传输至第三子节点N13。即，参考图11所示图9和图10整体波形对比图，以及图12所示图9和图10中第一子节点N11的对比图可知，图7区别于图6而言，第一子节点N11的电位稳定性更好，且第一节点N1还包括第三子节点N13，第三子节点N13的电位也为低电位。进而，可以使得第三晶体管T3和第五晶体管T5均开启，而第四晶体管T4和第六晶体管T6均关断。相应的，第二时钟端CK2与第一输出端Pout可以导通，且第三时钟端CK3与第二输出端Nout可以导通，而第二电源端VGH与第一输出端Pout断开耦接，且第一电源端VGL1与第二输出端Nout断开耦接。进而，第二时钟端CK2提供的第二时钟信号可以传输至第一输出端Pout，第三时钟端CK3提供的第三时钟信号可以传输至第二输出端Nout。因在t01阶段，第二时钟信号的电位和第三时钟信号的电位分别为高电位和低电位，故在t01阶段，可以向第一输出端Pout传输高电位的时钟信号，且向第二输出端Nout传输低电位的时钟信号。因在t02阶段，第二时钟信号的电位和第三时钟信号的电位分别为低电位和高电位，故在t02阶段，可以向第一输出端Pout传输低电位的时钟信号，且向第二输出端Nout传输高电位的时钟信号。

此外，因图7相对于图6所示结构而言，第一子节点N11的稳定性更好，故参考图11整体波形对比图，以及图13所示图9和图10中第二输出端Nout的对比图可知，图7区别于图6而言，第五晶体管T5开启更为充分，更能可靠向第二输出端Nout输出第三时钟端CK3提供的第三时钟信号。

其次，在t03阶段和t04阶段，起始信号端STV提供的起始信号的电位为高电位，第一时钟端CK1提供的第一时钟信号的电位先为低电位而后跳变为高电位，第二时钟端CK2提供的第二时钟信号的电位先为高电位而后跳变为低电位，第三时钟端CK3提供的第三时钟信号的电位先为低电位而后跳变为高电位。相应的，第十一晶体管T11和第十二晶体管T12均先开启再关断，第十晶体管T10先关断后开启。

在第一时钟信号的电位为低电位，使得第十一晶体管T11和第十二晶体管T12开启时，起始信号端STV提供的高电位的起始信号可以经开启的第十一晶体管T11传输至第一子节点N11，且第一电源端VGL1提供的低电位的第一电源信号可以经开启的第十二晶体管T12传输至第二节点N2，即使得第一子节点N11被写入高电位，而第二节点N2被写入低电位。此时，因第二节点N2的电位为低电位，故使得第九晶体管T9开启，高电位的第二电源信号可以经开启的第九晶体管T9传输至第三节点N3。但由于此时第二时钟信号的电位为高电位，故第十晶体管T10关断，从而避免了第三节点N3的高电位进一步传输至第一子节点N11。此外，因第一晶体管T1在低电位的第一电源信号的控制下常开启，控制第一子节点N11与第二子节点N12常导通，故传输至第一子节点N11的高电位的起始信号可以进一步经第一晶体管T1传输至第二子节点N12。在第一电容C1的存储作用下，第一子节点N11和第二子节点N12的电位可以保持为高电位。

在第一时钟信号的电位为高电位，使得第十一晶体管T11和第十二晶体管T12关断后，因第一子节点N11和第二子节点N12的电位均保持为高电位，故可以使得第八晶体管T8保持关断。并且，在第二电容C2的存储作用下，第二节点N2的电位可以保持为低电位。此时，因第二时钟信号的电位为低电位，使得第十晶体管T10开启，且因第二节点N2的电位保持为低电位，故第九晶体管T9开启，进而高电位的第二电源信号可以经开启的第九晶体管T9先传输至第三节点N3，再经开启的第十晶体管T10传输至第一子节点N11，确保第一子节点N11的电位保持为高电位，在第一晶体管T1控制第一子节点N11与第二子节点N12常导通的基础上，也确保了第二子节点N12的电位保持为高电位。

也即是，在t01阶段，第一子节点N11的电位和第二子节点N12的电位可以均为高电位，第二节点N2的电位可以保持为低电位，第三节点N3的电位可以为高电位。此外，对于图7所示结构而言，因第二子节点N12的电位为高电位，故可以使得第七晶体管T7关断。以及，第二晶体管T2在低电位的第一电源信号的控制下常开启，控制第一子节点N11与第三子节点N13常导通，故传输至第一子节点N11的高电位的起始信号可以进一步经第二晶体管T2传输至第三子节点N13。进而，可以使得第三晶体管T3和第五晶体管T5均关断，而第四晶体管T4和第六晶体管T6均开启。相应的，第二电源端VGH与第一输出端Pout可以导通，且第一电源端VGL1与第二输出端Nout可以导通，而第二时钟端CK2与第一输出端Pout断开耦接，且第三时钟端CK3与第二输出端Nout断开耦接。进而，第二电源端VGH提供的高电位的第二电源信号可以传输至第一输出端Pout，第一电源端VGL1提供的低电位的第一电源信号可以传输至第二输出端Nout。即，在阶段t03和阶段t04，可以向第一输出端Pout持续传输高电位的第二电源信号，且向第二输出端Nout持续传输低电位的第一电源信号。

需要说明的是，上述步骤801对应的第一阶段可以是指图9和图10所示的阶段t01和t02，第二阶段可以是指图9和图10所示的阶段t03和t04。

综上所述，本公开实施例提供了一种移位寄存器单元的驱动方法。该方法中，输入电路能够响应于第一时钟信号，控制第一节点和第二节点的电位；输出控制电路能够在第一节点的电位控制下，控制第一时钟端与第二节点的通断，且控制第三电源端与第一节点的通断；输出电路能够在第二节点的电位控制下，控制第二电源端与级联的第一输出端的通断，且控制第一电源端与驱动像素的第二输出端的通断；以及能够在第一节点的电位控制下，控制第二时钟端与第一输出端的通断，且控制第三时钟端与第二输出端的通断。如此，可以通过灵活设置各端提供的信号，在使得输出电路分别向第一输出端和第二输出端可靠输出所需电位的信号，确保电路正常工作的前提下，还使得第一节点的电位能够确保输出电路可靠输出，即确保输出稳定性可以较好。

图14是本公开实施例提供的一种栅极驱动电路的结构示意图。如图14所示，栅极驱动电路包括：至少两个级联的如图1至图7任一所示的移位寄存器单元00。例如，图14示出级联的4个移位寄存器单元00_1、00_2、00_3和00_4。

并且，基于上述实施例记载，参考图14可以看出，每个移位寄存器单元00与第一输出端Pout和第二输出端Nout两个输出端耦接，且级联的两个移位寄存器单元00中，前一级移位寄存器单元00通过第一输出端Pout与后一级移位寄存器单元00耦接，每级移位寄存器单元00通过第二输出端Nout与像素耦接。

因栅极驱动电路可以与前面实施例描述的移位寄存器单元具有基本相同的技术效果，故出于简洁的目的，此处不再重复描述栅极驱动电路的技术效果。

图15是本公开实施例提供的一种显示装置的结构示意图。如图15所示，显示装置包括：显示面板100，以及如图14所示的栅极驱动电路000。

其中，显示面板100包括多个像素(图15未示出)，栅极驱动电路000与多个像素耦接，并用于向多个像素传输栅极驱动信号，以驱动多个像素发光。

可选的，本公开实施例记载的显示装置可以为：有源矩阵有机发光二极管(active-matrix organic light-emitting diode，AMOLED)显示装置、有机发光二极管(organic light-emitting diode，OLED)显示装置和液晶显示装置等任何具有显示功能的产品或部件。

其中，AMOLED显示装置的功耗小、工作温度范围宽、成本低、对比度高、视角广、色域广且显示面板较薄，可以实现柔性显示，以逐渐成为下一代的显示皇冠。OLED显示装置可以满足大多数当今信息时代对显示设备高性能和大容量的要求，可用于室内和户外照明，可作为壁纸装饰品，可制成折叠的电子报纸，且还可以应用于手机、平板电脑和可穿戴电子设备等便携式电子产品。

因显示装置可以与前面实施例描述的栅极驱动电路具有基本相同的技术效果，故出于简洁的目的，此处不再重复描述栅极驱动电路的技术效果。

需要说明的是，本公开实施例部分使用的术语仅用于对实施例进行解释，而非旨在限定本公开。除非另作定义，本公开的实施方式使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。

如，本公开专利申请说明书以及权利要求书中使用的“第一”、“第二”或者“第三”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。

同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。

“包括”或者“包含”等类似的词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。

“上”、“下”、“左”或者“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则所述相对位置关系也可能相应地改变。“连接”或者“耦接”是指电连接。

“和/或”，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。

以上所述仅为本公开的可选实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (15)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：

输入电路，分别与第一时钟端、第一电源端、起始信号端、第一节点和第二节点耦接，用于响应于所述第一时钟端提供的第一时钟信号，控制所述起始信号端与所述第一节点的通断，且控制所述第一电源端与所述第二节点的通断；

输出控制电路，分别与所述第一节点、所述第二节点、所述第一时钟端、第二时钟端、第二电源端和第三电源端耦接，用于响应于所述第一节点的电位，控制所述第一时钟端与所述第二节点的通断，且控制所述第三电源端与所述第一节点的通断，以及用于响应于所述第二节点的电位和所述第二时钟端提供的第二时钟信号，控制所述第二电源端与所述第一节点的通断；

输出电路，分别与所述第一节点、所述第二节点、所述第二时钟端、所述第一电源端、所述第二电源端、第三时钟端、第一输出端和第二输出端耦接，用于响应于所述第一节点的电位，控制所述第二时钟端与所述第一输出端的通断，且控制所述第三时钟端与所述第二输出端的通断，以及用于响应于所述第二节点的电位，控制所述第二电源端与所述第一输出端的通断，且控制所述第一电源端与所述第二输出端的通断；所述第一输出端用于与所述移位寄存器单元级联的下一级移位寄存器单元耦接，所述第二输出端用于与像素耦接。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出电路包括：

第一输出子电路，分别与所述第一节点、所述第二节点、所述第二时钟端、所述第二电源端和所述第一输出端耦接，用于响应于所述第一节点的电位，控制所述第二时钟端与所述第一输出端的通断，以及用于响应于所述第二节点的电位，控制所述第二电源端与所述第一输出端的通断；

第二输出子电路，分别与所述第一节点、所述第二节点、所述第三时钟端、所述第一电源端和所述第二输出端耦接，用于响应于所述第一节点的电位，控制所述第三时钟端与所述第二输出端的通断，以及用于响应于所述第二节点的电位，控制所述第一电源端与所述第二输出端的通断。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出控制电路包括：

第一控制子电路，分别与所述第一节点和所述第三电源端耦接，用于响应于所述第一节点的电位，控制所述第三电源端与所述第一节点的通断；

第二控制子电路，分别与所述第一节点、所述第一时钟端和所述第二节点耦接，用于响应于所述第一节点的电位，控制所述第一时钟端与所述第二节点的通断；

第三控制子电路，分别与所述第二节点、所述第二时钟端、所述第二电源端和所述第一节点耦接，用于响应于所述第二节点的电位和所述第二时钟信号，控制所述第二电源端与所述第一节点的通断。

4.根据权利要求1至3任一所述的移位寄存器单元，其特征在于，所述输入电路包括：

第一输入子电路，分别与所述第一时钟端、所述起始信号端和所述第一节点耦接，用于响应于所述第一时钟信号，控制所述起始信号端与所述第一节点的通断；

第二输入子电路，分别与所述第一时钟端、所述第一电源端和所述第二节点耦接，用于响应于所述第一时钟信号，控制所述第一电源端与所述第二节点的通断。

5.根据权利要求4所述的移位寄存器单元，其特征在于，所述输出电路包括：第一输出子电路和第二输出子电路；所述输出控制电路包括：第一控制子电路、第二控制子电路和第三控制子电路；所述第一节点包括：第一子节点和第二子节点；所述移位寄存器单元还包括：

稳压电路，分别与所述第一电源端、所述第一子节点和所述第二子节点耦接，用于响应于所述第一电源端提供的第一电源信号，控制所述第一子节点与所述第二子节点导通；

并且，所述第一输出子电路与所述第一节点中的第二子节点耦接，用于响应于所述第二子节点的电位，控制所述第二时钟端与所述第一输出端的通断；所述第二输出子电路与所述第一节点中的第一子节点耦接，用于响应于所述第一子节点的电位，控制所述第三时钟端与所述第二输出端的通断；

所述第一控制子电路分别与所述第一节点中的第一子节点和第二子节点耦接，并用于响应于所述第二子节点的电位，控制所述第三电源端与所述第一子节点的通断；所述第二控制子电路和第三控制子电路均与所述第一节点中的第一子节点耦接，所述第二控制子电路用于响应于所述第一子节点的电位，控制所述第一时钟端与所述第二节点的通断，所述第三控制子电路用于响应于所述第二节点的电位和所述第二时钟信号，控制所述第二电源端与所述第一子节点的通断；

所述第一输入子电路与所述第一节点中的第一子节点耦接，并用于响应于所述第一时钟信号，控制所述起始信号端与所述第一子节点的通断。

6.根据权利要求5所述的移位寄存器单元，其特征在于，所述第一节点还包括：第三子节点；所述稳压电路还与所述第三子节点耦接，还用于响应于所述第一电源信号，控制所述第一子节点与所述第三子节点导通；

所述第二输出子电路与所述第一节点中的第三子节点耦接，用于响应于所述第三子节点的电位，控制所述第三时钟端与所述第二输出端的通断。

7.根据权利要求6所述的移位寄存器单元，其特征在于，所述稳压电路包括：

第一稳压子电路，分别与所述第一电源端、所述第一子节点和所述第二子节点耦接，用于响应于所述第一电源信号，控制所述第一子节点与所述第二子节点导通；

第二稳压子电路，分别与所述第一电源端、所述第一子节点和所述第三子节点耦接，用于响应于所述第一电源信号，控制所述第一子节点与所述第三子节点导通。

8.根据权利要求7所述的移位寄存器单元，其特征在于，所述第一稳压子电路包括：第一晶体管；所述第二稳压子电路包括：第二晶体管；

其中，所述第一晶体管的栅极和所述第二晶体管的栅极均与所述第一电源端耦接，所述第一晶体管的第一极和所述第二晶体管的第一极均与所述第一子节点耦接，所述第一晶体管的第二极与所述第二子节点耦接，所述第二晶体管的第二极与所述第三子节点耦接。

9.根据权利要求6至8任一所述的移位寄存器单元，其特征在于，所述第一输出子电路包括：第三晶体管、第四晶体管和第一电容；所述第二输出子电路包括：第五晶体管、第六晶体管和第二电容；

所述第三晶体管的栅极与所述第二子节点耦接，所述第三晶体管的第一极与所述第二时钟端耦接，所述第三晶体管的第二极与所述第一输出端耦接；

所述第四晶体管的栅极与所述第二节点耦接，所述第四晶体管的第一极与所述第二电源端耦接，所述第四晶体管的第二极与所述第一输出端耦接；

所述第一电容的一端与所述第二子节点耦接，所述第一电容的另一端与所述第一输出端耦接；

所述第五晶体管的栅极与所述第三子节点耦接，所述第五晶体管的第一极与所述第三时钟端耦接，所述第五晶体管的第二极与所述第二输出端耦接；

所述第六晶体管的栅极与所述第二节点耦接，所述第六晶体管的第一极与所述第一电源端耦接，所述第六晶体管的第二极与所述第二输出端耦接；

所述第二电容的一端与所述第二节点耦接，所述第二电容的另一端与所述第一电源端耦接。

10.根据权利要求5至8任一所述的移位寄存器单元，其特征在于，所述第一控制子电路包括：第七晶体管；所述第二控制子电路包括：第八晶体管；所述第三控制子电路包括：第九晶体管和第十晶体管；

所述第七晶体管的栅极与所述第二子节点耦接，所述第七晶体管的第一极与所述第三电源端耦接，所述第七晶体管的第二极与所述第一子节点耦接；

所述第八晶体管的栅极与所述第一子节点耦接，所述第八晶体管的第一极与所述第一时钟端耦接，所述第八晶体管的第二极与所述第二节点耦接；

所述第九晶体管的栅极与所述第二节点耦接，所述第九晶体管的第一极与所述第二电源端耦接，所述第九晶体管的第二极与所述第十晶体管的第一极耦接；所述第十晶体管的栅极与所述第二时钟端耦接，所述第十晶体管的第二极与所述第一子节点耦接。

11.根据权利要求5至8任一所述的移位寄存器单元，其特征在于，所述第一输入子电路包括：第十一晶体管；所述第二输入子电路包括：第十二晶体管；

所述第十一晶体管的栅极与所述第一时钟端耦接，所述第十一晶体管的第一极与所述起始信号端耦接，所述第十一晶体管的第二极与所述第一子节点耦接；

所述第十二晶体管的栅极与所述第一时钟端耦接，所述第十二晶体管的第一极与所述第一电源端耦接，所述第十二晶体管的第二极与所述第二节点耦接。

12.根据权利要求1至3，以及5至8任一所述的移位寄存器单元，其特征在于，所述移位寄存器单元中晶体管的材料包括：低温多晶硅材料；所述移位寄存器单元用于耦接的像素中晶体管的材料包括：氧化物材料。

13.一种移位寄存器单元的驱动方法，其特征在于，用于驱动如权利要求1至12任一所述的移位寄存器单元；所述方法包括：

第一阶段，起始信号端提供的起始信号的电位为第一电位，第一时钟端提供的第一时钟信号的电位依次为第一电位和第二电位，第二时钟端提供的第二时钟信号的电位依次为第二电位和第一电位，输入电路响应于所述第一时钟信号，控制所述起始信号端与第一节点先导通后断开耦接，且控制第一电源端与第二节点先导通后断开耦接；输出控制电路响应于所述第一节点的电位，控制所述第一时钟端与所述第二节点导通，响应于所述第二节点的电位和所述第二时钟信号，控制第二电源端与所述第一节点断开耦接；输出电路响应于所述第一节点的电位，控制所述第二时钟端与第一输出端导通，且控制第三时钟端与第二输出端导通，响应于所述第二节点的电位，控制所述第二电源端与所述第一输出端断开耦接，且控制所述第一电源端与所述第二输出端断开耦接；

第二阶段，所述起始信号的电位为第二电位，所述第一时钟信号的电位依次为第一电位和第二电位，所述第二时钟信号的电位依次为第二电位和第一电位，所述输入电路响应于所述第一时钟信号，控制所述起始信号端与所述第一节点先导通后断开耦接，且控制所述第一电源端与所述第二节点先导通后断开耦接；所述输出控制电路响应于所述第一节点的电位，控制所述第一时钟端与所述第二节点断开耦接，响应于所述第二节点的电位和所述第二时钟信号，控制所述第二电源端与所述第一节点导通；所述输出电路响应于所述第一节点的电位，控制所述第二时钟端与所述第一输出端断开耦接，且控制所述第三时钟端与所述第二输出端断开耦接，响应于所述第二节点的电位，控制所述第二电源端与所述第一输出端导通，且控制所述第一电源端与所述第二输出端导通；

其中，在同一时段，所述第三时钟端提供的第三时钟信号的电位与所述第二时钟信号的电位相反。

14.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：至少两个级联的如权利要求1至12任一所述的移位寄存器单元。

15.一种显示装置，其特征在于，所述显示装置包括：显示面板，以及如权利要求14所述的栅极驱动电路；

其中，所述显示面板包括多个像素，所述栅极驱动电路与所述多个像素耦接，并用于向所述多个像素传输栅极驱动信号，以驱动所述多个像素发光。