CN111415624B - 移位寄存器电路及其驱动方法、栅极驱动电路、显示装置 - Google Patents

移位寄存器电路及其驱动方法、栅极驱动电路、显示装置 Download PDF

Info

Publication number
CN111415624B
CN111415624B CN202010356184.0A CN202010356184A CN111415624B CN 111415624 B CN111415624 B CN 111415624B CN 202010356184 A CN202010356184 A CN 202010356184A CN 111415624 B CN111415624 B CN 111415624B
Authority
CN
China
Prior art keywords
coupled
control
terminal
voltage
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010356184.0A
Other languages
English (en)
Other versions
CN111415624A (zh
Inventor
商广良
卢江楠
张洁
刘利宾
史世明
王大巍
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN202010356184.0A priority Critical patent/CN111415624B/zh
Publication of CN111415624A publication Critical patent/CN111415624A/zh
Priority to US17/779,845 priority patent/US20230005415A1/en
Priority to JP2022540526A priority patent/JP2023522803A/ja
Priority to PCT/CN2021/089081 priority patent/WO2021218779A1/zh
Priority to EP21796531.8A priority patent/EP4068263A4/en
Priority to KR1020227017500A priority patent/KR20230002265A/ko
Application granted granted Critical
Publication of CN111415624B publication Critical patent/CN111415624B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G3/2096—Details of the interface to the display terminal specific for a flat panel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/06—Adjustment of display parameters
    • G09G2320/0626—Adjustment of display parameters for control of overall brightness
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements

Abstract

本公开的实施例公开了一种移位寄存器电路及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，能够在一行栅线的驱动过程中的保持阶段控制去噪子电路保持开启，以对扫描信号输出端去噪，提高显示的稳定性。该移位寄存器电路包括去噪控制子电路和去噪子电路。其中，去噪控制子电路用于在第一时钟信号端的信号的控制下，将第一电压端的电荷整流至第一去噪控制节点，使第一去噪控制节点的电压保持为令去噪子电路开启的电压；去噪子电路用于在第一去噪控制节点的电压的控制下持续开启，以对扫描信号输出端去噪。上述移位寄存器电路应用于显示装置的栅极驱动电路中，以驱动显示装置进行显示。

Description

移位寄存器电路及其驱动方法、栅极驱动电路、显示装置
技术领域
本公开涉及显示技术领域，尤其涉及一种移位寄存器电路及其驱动方法、栅极驱动电路、显示装置。
背景技术
随着显示技术的进步，作为显示装置核心的半导体元件技术也随之得到了很大的进步。有机发光二极管(Organic Light Emitting Diode，OLED)作为一种电流型发光器件，因其所具有的自发光、快速响应、宽视角和可制作在柔性衬底上等特点，而越来越多地被应用于高性能显示装置当中。
目前，在OLED显示装置中应用的栅极驱动电路通常采用移位寄存器电路来实现，该移位寄存器电路将时钟信号转换成开启电压/关闭电压，分别输出到OLED显示装置的显示面板的各条栅线上。显示面板上的一条栅线与一个移位寄存器电路相耦接，通过在一个帧周期内使得各个移位寄存器电路依序轮流输出开启电压(也称为扫描信号)，实现对显示面板中各条栅线的逐行扫描，以使与栅线耦接的各行子像素充电。
在一些相关技术中，在一个帧周期内的一行栅线的驱动过程中，在移位寄存器电路输出扫描信号之后，移位寄存器电路应当向其所耦接的栅线输出非工作电压，以保证该栅线所耦接的子像素关闭，此阶段称为保持阶段。然而，在保持阶段，移位寄存器电路中与栅线耦接的扫描信号输出端的噪声较大，导致显示装置所显示的画面不稳定。
发明内容
本公开一些实施例的目的在于提供一种移位寄存器电路及其驱动方法、栅极驱动电路、显示装置，能够在一行栅线的驱动过程中的保持阶段，控制移位寄存器电路中的去噪子电路保持开启，持续输出稳定的非工作电压，以对移位寄存器电路的扫描信号输出端去噪，从而提高显示的稳定性。
为达到上述目的，本公开一些实施例提供了如下技术方案：
第一方面，提供了一种移位寄存器电路。所述移位寄存器电路包括去噪控制子电路和去噪子电路。其中，去噪控制子电路与第一电压端、第一时钟信号端、第二时钟信号端和第一去噪控制节点耦接。去噪控制子电路被配置为在第一时钟信号端的信号的控制下，将第一电压端的电荷整流至第一去噪控制节点，使第一去噪控制节点的电压保持为令去噪子电路开启的电压。去噪子电路与第一去噪控制节点、第一电压端和扫描信号输出端耦接。去噪子电路被配置为在第一去噪控制节点的电压的控制下持续开启，以对扫描信号输出端去噪。
本公开实施例所提供的移位寄存器电路中，通过设置去噪控制子电路对去噪子电路进行控制。其中，去噪控制子电路能够在第一时钟信号端和第二时钟信号端的信号的控制下，将第一电压端的电荷整流至第一去噪控制节点，即将第一电压端的电压进行稳压调节，使得第一去噪控制节点的电压保持稳定。该去噪控制子电路将调节后的稳定电压输出至去噪子电路，并控制去噪子电路保持持续开启的状态，使去噪子电路持续输出稳定的非工作电压，实现了对与去噪子电路耦接的扫描信号输出端持续去噪，从而提高了显示的稳定性。
在一些实施例中，去噪子电路包括开启控制单元和关闭控制单元。其中，开启控制单元与第一电压端、第一时钟信号端、第二时钟信号端、稳压信号端、第一去噪控制节点和第二去噪控制节点耦接。开启控制单元被配置为在第一时钟信号端的信号的控制下，将第一电压端的电荷整流至第一去噪控制节点，使第一去噪控制节点的电压保持为令去噪子电路开启的电压。关闭控制单元与级联信号输出端、控制信号端、第一去噪控制节点和第二去噪控制节点耦接。关闭控制单元被配置为在级联信号输出端的电压的控制下，将控制信号端的信号传输至第一去噪控制节点，以控制去噪子电路关闭。
在一些实施例中，开启控制单元包括第一晶体管、第一电容、第二晶体管和第二电容。第一晶体管的控制极与第一时钟信号端耦接，第一晶体管的第一极与第一电压端耦接，第一晶体管的第二极与第二去噪控制节点耦接。第一电容的第一端与第二时钟信号端耦接，第一电容的第二端与第二去噪控制节点耦接。第二晶体管的控制极与第二去噪控制节点耦接，第二晶体管的第一极与第一去噪控制节点耦接，第二晶体管的第二极与第二去噪控制节点耦接。第二电容的第一端与稳压信号端耦接，第二电容的第二端与第一去噪控制节点耦接。
关闭控制单元包括第三晶体管和第四晶体管。第三晶体管的控制极与级联信号输出端耦接，第三晶体管的第一极与控制信号端耦接，第三晶体管的第二极与第二去噪控制节点耦接。第四晶体管的控制极与级联信号输出端耦接，第四晶体管的第一极与控制信号端耦接，第四晶体管的第二极与第一去噪控制节点耦接。
在一些实施例中，开启控制单元还包括第五晶体管。第一电容的第一端通过第五晶体管与第二时钟信号端耦接。第五晶体管的控制极与扫描信号输出端耦接，第五晶体管的第一极与第二时钟信号端耦接，第五晶体管的第二极与第一电容的第一端耦接。
在一些实施例中，稳压信号端为第一电压端或者第一时钟信号端。
在一些实施例中，去噪子电路包括第六晶体管。第六晶体管的控制极与第一去噪控制节点耦接，第六晶体管的第一极与第一电压端耦接，第六晶体管的第二极与扫描信号输出端耦接。
在一些实施例中，移位寄存器电路还包括输入子电路和输出子电路。其中，输入子电路与输入信号端、第三时钟信号端、第四时钟信号端、第一电压端、第二电压端、级联信号输出端和输出子电路耦接。输入子电路被配置为在第三时钟信号端的信号的控制下，写入输入信号端的信号；及在第一电压端的电压的控制下，根据所写入的信号，向输出子电路传输开启信号。输出子电路还与所述第二电压端或第五时钟信号端耦接，所述输出子电路还与所述扫描信号输出端耦接。输出子电路被配置为在输入子电路所传输的开启信号的控制下，将所述第二电压端或第五时钟信号端的信号传输至扫描信号输出端，以对与扫描信号输出端耦接的栅线进行扫描。
在一些实施例中，输入子电路包括第七晶体管、第八晶体管、第九晶体管、第十晶体管、第三电容、第十一晶体管、第四电容、第十二晶体管、第十三晶体管和第十四晶体管。第七晶体管的控制极与第三时钟信号端耦接，第七晶体管的第一极与输入信号端耦接，第七晶体管的第二极与第一节点耦接。
第八晶体管的控制极与第一节点耦接，第八晶体管的第一极与第三时钟信号端耦接，第八晶体管的第二极与第二节点耦接。
第九晶体管的控制极与第三时钟信号端耦接，第九晶体管的第一极与第一电压端耦接，第九晶体管的第二极与第二节点耦接。
第十晶体管的控制极与第二节点耦接，第十晶体管的第一极与第二电压端耦接，第十晶体管的第二极与级联信号输出端耦接。
第三电容的第一端与第二节点耦接，第三电容的第二端与第十晶体管的第一极和第二电压端耦接。
第十一晶体管的控制极与第三节点耦接，第十一晶体管的第一极与第四时钟信号端耦接，第十一晶体管的第二极与级联信号输出端耦接。
第四电容的第一端与第三节点耦接，第四电容的第二端与第十一晶体管的第二极和级联信号输出端耦接。
第十二晶体管的控制极与第一电压端耦接，第十二晶体管的第一极与第三节点耦接，第十二晶体管的第二极与第一节点耦接。
第十三晶体管的控制极与第四时钟信号端耦接，第十三晶体管的第一极与第一节点耦接，第十三晶体管的第二极与第四节点耦接。
第十四晶体管的控制极与第二节点耦接，第十四晶体管的第一极与第二电压端耦接，第十四晶体管的第二极与第四节点耦接。
输出子电路包括第十五晶体管。第十五晶体管的控制极与级联信号输出端或第三节点耦接，第十五晶体管的第一极与第二电压端或第五时钟信号端耦接，第十五晶体管的第二极与扫描信号输出端耦接。
在一些实施例中，控制信号端为第二电压端或者与第二节点耦接。
在一些实施例中，所述第三时钟信号端与所述第一时钟信号端为相同的信号端，所述第四时钟信号端与所述第二时钟信号端为相同的信号端。
第二方面，提供了一种栅极驱动电路。所述栅极驱动电路包括多个级联的移位寄存器电路。所述移位寄存器电路为如上述任一实施例中所述的移位寄存器电路。
本公开实施例所提供的栅极驱动电路所能实现的有益效果，与上述任一实施例中所述的移位寄存器电路所能达到的有益效果相同，在此不做赘述。
第三方面，提供了一种显示装置。所述显示装置包括多条栅线，和如上述第二方面所述的栅极驱动电路。所述栅极驱动电路中的每个移位寄存器电路与至少一条栅线耦接。
本公开实施例所提供的显示装置所能实现的有益效果，与上述实施例所述的栅极驱动电路所能达到的有益效果相同，在此不做赘述。
第四方面，提供了一种如上述任一实施例中所述的移位寄存器电路的驱动方法。所述驱动方法包括：一行栅线的驱动过程包括输入阶段、输出阶段和保持阶段。在保持阶段，移位寄存器电路的去噪控制子电路在第一时钟信号端的信号的控制下，将第一电压端的电荷整流至第一去噪控制节点，使第一去噪控制节点的电压保持为令移位寄存器电路的去噪子电路开启的电压。去噪子电路在第一去噪控制节点的电压的控制下持续开启，对扫描信号输出端去噪。
在一些实施例中，所述驱动方法还包括：在移位寄存器电路还包括输入子电路和输出子电路的情况下，在输入阶段，输入子电路在第三时钟信号端的信号的控制下，写入输入信号端的信号。在输出阶段，输入子电路在第一电压端的电压的控制下，根据所写入的信号，向输出子电路传输开启信号。输出子电路在开启信号的控制下，将第三时钟信号端的信号传输至扫描信号输出端，以对与扫描信号输出端耦接的栅线进行扫描。
本公开实施例所提供的移位寄存器电路的驱动方法所能实现的有益效果，与上述任一实施例中所述的移位寄存器电路所能达到的有益效果相同，在此不做赘述。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
在附图中：
图1为本公开实施例提供的一种显示面板的结构图；
图2为本公开实施例提供的一种显示面板的栅极驱动架构图；
图3为相关技术中的一种移位寄存器电路的部分结构图；
图4为相关技术中的一种移位寄存器电路的部分驱动时序图；
图5为相关技术中的一种移位寄存器电路的输出噪声图；
图6为本公开实施例提供的一种移位寄存器电路的结构图；
图7为本公开实施例提供的又一种移位寄存器电路的结构图；
图8为本公开实施例提供的另一种移位寄存器电路的结构图；
图9为本公开实施例提供的另一种移位寄存器电路的结构图；
图10为本公开实施例提供的另一种移位寄存器电路的结构图；
图11为本公开实施例提供的另一种移位寄存器电路的结构图；
图12为本公开实施例提供的一种移位寄存器电路的驱动时序图；
图13为本公开实施例提供的另一种移位寄存器电路的结构图；
图14为本公开实施例提供的另一种移位寄存器电路的结构图；
图15为本公开实施例提供的一种移位寄存器电路的驱动时序图。
具体实施方式
为便于理解，下面结合说明书附图，对本公开一些实施例提供的技术方案进行详细的描述。显然，所描述的实施例仅仅是所提出的技术方案的一部分实施例，而不是全部的实施例。基于本公开的一些实施例，本领域技术人员所能获得的所有其他实施例，均属于本公开保护的范围。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
本公开的一些实施例提供一种显示装置，该显示装置可以为电视、手机、电脑、笔记本电脑、平板电脑、个人数字助理(personal digital assistant，PDA)、车载电脑等。该显示装置包括框架、设置于框架内的显示面板、电路板、显示驱动集成电路(integratedcircuit，简称IC)以及其他电子配件等。
上述显示面板可以为：液晶显示面板(Liquid Crystal Display，简称LCD)有机发光二极管(Organic Light Emitting Diode，简称OLED)显示面板、量子点发光二极管(Quantum Dot Light Emitting Diodes，简称QLED)显示面板等，本公开对此不做具体限定。
本公开以下实施例以上述显示面板为OLED显示面板为例进行说明。
如图1所示，上述显示面板100包括：显示区AA(Active Area，有效显示区)和位于显示区AA的至少一侧的周边区BB。图1中以周边区BB围绕显示区AA一圈进行示意。
上述显示面板100包括设置在显示区AA中的多种颜色的亚像素(sub pixel)P，该多种颜色的亚像素至少包括第一颜色亚像素、第二颜色亚像素和第三颜色亚像素，第一颜色、第二颜色和第三颜色可以为三基色(例如红色、绿色和蓝色)。
为了方便说明，本公开中上述多个亚像素P是以矩阵形式排列为例进行的说明。在此情况下，沿水平方向X排列成一排的亚像素P称为同一行亚像素；沿竖直方向Y排列成一排的亚像素P称为同一列亚像素。
如图2所示，每一亚像素P中均设置有像素电路S，该像素电路S包括多个晶体管T(图2中以包括两个晶体管T进行示意)。该像素电路S与发光器件L耦接，用于驱动发光器件L发光。其中，位于同一行的像素电路S与同一条栅线GL(Gate Line)连接，位于同一列的像素电路S与同一条数据线DL(Data Line)连接。
像素电路S中所包括的晶体管可以均为N型晶体管，也可以均为P型晶体管，还可以包括N型和P型两种晶体管，可视实际需要设计。另外，像素电路S中所包括的晶体管可以均为低温多晶硅(Low Temperature Poly-silicon，简称LTPS)晶体管，也可以均为氧化物(Oxide)晶体管，还可以包括LTPS和氧化物两种晶体管。
在一些实施例中，由于控制亚像素亮度的电压会由于像素电路S中晶体管漏电而随时间变化，因此为了使保持像素亮度波动在合理的范围内，在显示静态画面时仍然需要刷新数据。为了降低显示静态画面时的功耗，降低刷新频率是比较有效的方法，同时还需要保持显示质量，就需要减少像素电路S中晶体管的漏电速度。由于氧化物半导体具有超低漏电的特性，因此可将像素电路S中的晶体管设置为氧化物晶体管；同时，为了保证亚像素充电速度和较小的寄生电容，因此可结合LTPS和Oxide的优势，采用低温多晶氧化物(LowTemperature Polycrystalline Oxide，简称LTPO)工艺，像素电路S中包括LTPS和氧化物两种晶体管。示例性地，像素电路S中包括P型的LTPS晶体管和N型的氧化物晶体管。
参考图1所示，显示面板100的周边区BB设置有栅极驱动电路01和数据驱动电路02。在一些实施例中，栅极驱动电路01可以设置在沿栅线GL的延伸方向上的侧边，数据驱动电路02可以设置在沿数据线DL的延伸方向上的侧边，以驱动显示面板中的像素电路，进而驱动发光器件L发光，使相应亚像素P进行显示。
在一些实施例中，上述栅极驱动电路01可以为栅极驱动IC，该栅极驱动IC与显示面板100的阵列基板绑定。在另一些实施例中，上述栅极驱动电路01可以为GOA(GateDriver on Array，栅极驱动集成在阵列基板上)电路，在此情况下，上述栅极驱动电路01直接集成在显示面板100的阵列基板中。其中，将栅极驱动电路01设置在阵列基板中相比于以栅极驱动IC的形式与阵列基板绑定，一方面，可以降低显示面板100的制作成本；另一方面，还可以窄化显示装置的边框宽度。以下实施例均是以栅极驱动电路01为GOA电路为例进行说明。
需要说明的是的，图1和图2仅是示意的，以在显示面板100的周边区BB的单侧设置栅极驱动电路01，从单侧逐行依次驱动各栅线GL，即以单侧驱动为例进行说明的。在另一些实施例中，可以在显示面板100的周边区BB中沿栅线GL的延伸方向上的两个侧边分别设置栅极驱动电路，通过两个栅极驱动电路同时从两侧逐行依次驱动各栅线GL，即双侧驱动。在另一些实施例中，可以在显示面板100的周边区BB中沿栅线GL的延伸方向上的两个侧边，分别设置栅极驱动电路，通过两个栅极驱动电路交替从两侧，逐行依次驱动各栅线GL，即交叉驱动。本公开以下实施例均是以单侧驱动为例进行说明的。
本公开的一些实施例中，如图2所示，栅极驱动电路01中包括N级级联的移位寄存器电路(RS1、RS2……RS(N))，在此情况下，显示面板100中包括N级级联的移位寄存器电路(RS1、RS2……RS(N))分别一一对应连接的N条栅线(G1、G2……G(N))，其中，N为正整数。
对于上述移位寄存器电路RS而言，在一些实施例中，如图2所示，栅极驱动电路01的移位寄存器电路(RS1、RS2……RS(N))包括扫描信号输出端Output(下文以及附图均将Output简写为Oput)，从而通过扫描信号输出端Oput向与其连接的栅线GL输出栅极扫描信号。
另外，在一些实施例中，如图2所示，本公开实施例中，栅极驱动电路01的移位寄存器电路(RS1、RS2……RS(N))中还设置有信号输入端Input(附图以及下文均简写为Iput)并且栅极驱动电路01中各级移位寄存器电路的电路结构相同。
在一些实施例中，上述移位寄存器电路RS还包括级联信号输出端GP，该级联信号输出端GP可连接下级的移位寄存器电路RS，以向下级的移位寄存器电路RS传输级联信号，作为下级的移位寄存器电路RS的输入信号。在像素电路S中包括P型的LTPS晶体管和N型的氧化物晶体管的情况下，级联信号输出端GP还可以通过栅线连接像素电路S中的P型晶体管，以向P型晶体管传输控制信号，控制P型晶体管打开或关闭。
在此基础上，栅极驱动电路01中各级移位寄存器电路RS的级联结构可为：
第一级移位寄存器电路RS1的信号输入端Iput与起始信号端STV连接；除与第一级移位寄存器电路RS1以外，其他任一级移位寄存器电路的信号输入端Iput与位于其前一级的移位寄存器电路的级联信号输出端GP连接。
正如背景技术所述，在一行栅线的驱动过程中的保持阶段，移位寄存器电路中与栅线耦接的扫描信号输出端的噪声较大，导致显示装置所显示的画面不稳定。
本公开的发明人经研究发现造成上述问题的原因之一在于：
如图3和图4所示，图3示出了一些相关技术中移位寄存器电路RS＇的部分电路结构，图4示出了该移位寄存器电路RS＇的部分驱动时序。在图3中，30＇为去噪子电路，该去噪子电路30＇包括晶体管T03。
在一行栅线的驱动过程中，在输出阶段P2＇，级联信号输出端GP的电位为低电位，晶体管T04打开，扫描信号输出端Oput输出高电平，即输出扫描信号。晶体管T02打开，节点PD-ox＇的电位为高电位，从而去噪子电路30＇中的晶体管T03关闭。
在保持阶段P3＇的P31＇时段，时钟信号端CK1的电位为低电位，晶体管T01打开，节点PD-ox＇的电位为低电位VSS+|Vth|，从而去噪子电路30＇中的晶体管T03打开，扫描信号输出端Oput的电位变为低电位VSS+|Vth|，实现了对扫描信号输出端Oput的复位。
在保持阶段P3＇的P32＇时段，时钟信号端CK1的电位为高电位，晶体管T01关闭，并且由于级联信号输出端GP的电位为高电位，晶体管T02也关闭，因此节点PD-ox＇的电位处于浮空状态(floating)，时钟信号端CB1的电位变为低电位，由于电容C01的耦合作用，节点PD_ox＇的电位会被进一步拉低，从而去噪子电路30＇中的晶体管T03进一步开启，扫描信号输出端Oput的电位变为低电位，实现了对扫描信号输出端Oput的进一步复位。
在保持阶段P3＇的P33＇时段，虽然时钟信号端CK1的电位为低电位，而PD_ox’也为低电位，而PMOS晶体管一般阈值电压Vth为负值，因此对于晶体管T01而言，其栅源电压差Vgs＞Vth，而因为PMOS晶体管是在Vgs﹤Vth的情况下会导通，所以此时晶体管T01关闭。并且由于级联信号输出端GP的电位为高电位，晶体管T02、T04也关闭，因此节点PD-ox＇和输出端Oput的电位处于浮空状态(floating)；时钟信号端CB1的电位为高电位，由于电容C01的耦合作用，节点PD_ox＇的电位会被稍微拉高，从而去噪子电路30＇中的晶体管T03关闭，不能对扫描信号输出端Oput去噪。
由上述可知，由于时钟信号CK1和CB1交替为高电平和低电平，因此此后P32＇时段和P33＇时段会交替出现，从而在保持阶段，去噪子电路30＇将近一半的时间(即保持阶段P3＇的P33＇时段)不能对扫描信号输出端Oput去噪，这导致受到外界干扰的情况下，移位寄存器电路RS＇在保持阶段P3＇不能及时去噪，扫描信号输出端Oput可能会产生较大噪声。如图5所示，经过模拟测试，在保持阶段P3＇扫描信号输出端Oput的噪声可达2V。
基于上述研究结果，如图6所示，本公开的一些实施例提供一种移位寄存器电路RS，该移位寄存器RS包括：去噪控制子电路20和去噪子电路30。
其中，去噪控制子电路20与第一电压端VSS、第一时钟信号端CK1、第二时钟信号端CB1和第一去噪控制节点PD-ox耦接。去噪控制子电路20被配置为，在第一时钟信号端CK1的信号的控制下，将第一电压端VSS的电荷整流至第一去噪控制节点PD-ox，使第一去噪控制节点PD-ox的电压保持为令去噪子电路30开启的电压。也就是说，去噪控制子电路20可以在第一时钟信号端CK1的信号的控制下，将第一电压端VSS的电压传输至第一去噪控制节点PD-ox，通过将第一电压端VSS的电荷整流至第一去噪控制节点PD-ox，调整(拉高或拉低)第一去噪控制节点PD-ox的电压，使第一去噪控制节点PD-ox的电压保持为令去噪子电路30开启的电压。
应当理解的是，所述“令去噪子电路30开启的电压”是指，能够令去噪子电路30工作的电压，该电压具体取决于去噪子电路30所包括的晶体管的极性。例如，若去噪子电路30所包括的晶体管为P型，则该电压为低电平的电压；若若去噪子电路30所包括的晶体管为N型，则该电压为高电平的电压。
去噪子电路30与第一去噪控制节点PD-ox、第一电压端VSS和扫描信号输出端Oput耦接。去噪子电路30被配置为，在第一去噪控制节点PD-ox的电压的控制下持续开启，以对扫描信号输出端Oput去噪。
上述移位寄存器电路RS中，去噪控制子电路20能够在第一时钟信号端CK1和第二时钟信号端CB1的信号的控制下，将接收到的电压进行稳压调节，使得第一去噪控制节点PD-ox的电压保持稳定。该去噪控制子电路20将调节后的稳定电压输出至去噪子电路30，并控制去噪子电路30保持持续开启的状态，使去噪子电路30持续输出稳定的非工作电压，实现了对扫描信号输出端Oput持续去噪，从而提高了显示的稳定性。
在一些实施例中，如图7所示，上述去噪控制子电路20包括开启控制单元21和关闭控制单元22。
其中，开启控制单元21与第一电压端VSS、第一时钟信号端CK1、第二时钟信号端CB1、稳压信号端ST、第一去噪控制节点PD-ox和第二去噪控制节点PD-ox-i耦接。该开启控制单元21被配置为，在第一时钟信号端CK1的信号的控制下，将第一电压端VSS的电荷整流至第一去噪控制节点PD-ox，以拉高或拉低第一去噪控制节点PD-ox的电压，使第一去噪控制节点PD-ox的电压保持为令去噪子电路30开启的电压。
此处，例如，第一电压端VSS被配置为传输直流低电平信号。例如，该第一电压端VSS接地。
关闭控制单元22与级联信号输出端GP、控制信号端CN、第一去噪控制节点PD-ox和第二去噪控制节点PD-ox-i耦接。该关闭控制单元22被配置为，在级联信号输出端GP的电压的控制下，将控制信号端CN的信号传输至第一去噪控制节点PD-ox，以控制去噪子电路30关闭。
需要说明的是，在本公开的实施例提供的移位寄存器电路RS中，第一去噪控制节点PD-ox、第二去噪控制节点PD-ox-i和级联信号输出端GP，以及下面会提及的第一节点n1、第二节点n2、第三节点n3和第四节点n4，并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。
在一些实施例中，请参阅图8，开启控制单元21包括第一晶体管T1、第一电容C1、第二晶体管T2和第二电容C2。
其中，第一晶体管T1的控制极与第一时钟信号端CK1耦接，第一晶体管T1的第一极与第一电压端VSS耦接，第一晶体管T1的第二极与第二去噪控制节点CB1耦接。
第一电容C1的第一端与第二时钟信号端CB1耦接，第一电容C1的第二端与第二去噪控制节点PD-ox-i耦接。
第二晶体管T2的控制极与第二去噪控制节点PD-ox-i耦接，第二晶体管T2的第一极与第一去噪控制节点PD-ox耦接，第二晶体管T2的第二极与第二去噪控制节点PD-ox-i耦接。
第二电容C2的第一端与稳压信号端ST耦接，第二电容C2的第二端与第一去噪控制节点PD-ox耦接。
需要说明的是，上述稳压信号端ST可以为第一电压端VSS或者第一时钟信号端CK1。
示例性地，在稳压信号端ST为第一电压端VSS的情况下，第二电容C2的第一端连接第一电压端VSS，使得第二电容C2为第一去噪控制节点PD-ox提供稳压功能，防止第一去噪控制节点PD-ox发生漏电。
示例性地，在稳压信号端ST为第一时钟信号端CK1的情况下，第二电容C2的第一端连接第一时钟信号端CK1，除了使得第二电容C2能够稳定第一去噪控制节点PD-ox的电压外，还使得第二电容C2在第一时钟信号端CK1的信号的电压变化时能够进一步调整第一去噪控制节点PD-ox的电压，使第一去噪控制节点PD-ox的电压迅速稳定在能够令去噪子电路30开启的电位，有利于提高去噪子电路30的去噪速度。例如，在令去噪子电路30开启的电位为低电位的情况下，当第一时钟信号端CK1的信号的电压降低时，第二电容C2能够进一步拉低第一去噪控制节点PD-ox的电位，有利于提高去噪子电路30的去噪速度。
上述开启控制单元21所包括的第一晶体管T1、第一电容C1、第二晶体管T2和第二电容C2形成电荷泵结构，利用电荷泵结构对电压的调节作用，使得第一去噪控制节点PD-ox的电位被稳定在能够令去噪子电路30开启的电位，从而保证了去噪子电路30在一行栅线的驱动过程中的保持节点持续开启，从而持续为扫描信号输出端Oput去噪。
在一些实施例中，请继续参阅图8，关闭控制单元22包括第三晶体管T3和第四晶体管T4。
其中，第三晶体管T3的控制极与级联信号输出端GP耦接，第三晶体管T3的第一极与控制信号端CN耦接，第三晶体管T3的第二极与第二去噪控制节点PD-ox-i耦接。
第四晶体管T4的控制极与级联信号输出端GP耦接，第四晶体管T4的第一极与控制信号端CN耦接，第四晶体管T4的第二极与第一去噪控制节点PD-ox耦接。
需要说明的是，上述控制信号端CN可以为第二电压端VDD或者第二节点n2。此处，例如，第二电压端VDD被配置为传输直流高电平信号；例如，该直流高电平信号的电压值大于第一电压端VSS所传输的直流低电平信号的电压值。此处，第二节点n2为后续将会提到的输入子电路10中的一个节点，例如，该节点的电压在一行栅线的驱动过程中的输出阶段为高电平，在保持阶段为低电平。
示例性地，在控制信号端CN为第二电压端VDD的情况下，在输出阶段，第三晶体管T3和第四晶体管T4在级联信号输出端GP的电压的控制下打开，第一去噪控制节点PD-ox和第二去噪控制节点PD-ox-i的电压都变为第二电压端VDD的电压，即高电平，从而使得去噪子电路30在输出阶段保持关闭，不影响扫描信号输出端Oput处扫描信号的输出。在保持阶段，第三晶体管T3和第四晶体管T4在级联信号输出端GP的电压的控制下保持关闭状态，则控制信号端CN的高电平对第一去噪控制节点PD-ox和第二去噪控制节点PD-ox-i的电压基本无影响。
示例性地，以第三晶体管T3和第四晶体管T4均为P型晶体管为例，在控制信号端CN为第二节点n2的情况下，由于第二节点n2的电压在输出阶段为高电平，在保持阶段为低电平，因此在输出阶段，第三晶体管T3和第四晶体管T4在级联信号输出端GP的电压的控制下打开，第一去噪控制节点PD-ox和第二去噪控制节点PD-ox-i的电压都变为第二节点n2的电压，及高电平，从而使得去噪子电路30在输出阶段保持关闭，不影响扫描信号输出端Oput处扫描信号的输出。在保持阶段，第三晶体管T3和第四晶体管T4在级联信号输出端GP的电压的控制下保持关闭状态，则控制信号端CN的电压为低电平，这有利于减少第三晶体管T3和第四晶体管T4的漏电量，从而减小了第三晶体管T3和第四晶体管T4的漏电对第一去噪控制节点PD-ox的电压的影响，使得第一去噪控制节点PD-ox的电压的调节速度更快，从而能够使得第一去噪控制节点PD-ox的电压在更短时间内达到一个稳定电压值，进而提高了去噪子电路30的去噪速度。
在一些实施例中，如图9所示，开启控制单元21还包括第五晶体管T5。第一电容C1的第一端通过第五晶体管T5与第二时钟信号端CB1耦接。第五晶体管T5的控制极与扫描信号输出端Oput耦接，第五晶体管T5的第一极与第二时钟信号端CB1耦接，第五晶体管T5的第二极与第一电容C1的第一端耦接。
以第五晶体管T5为P型晶体管为例，由于上述第五晶体管T5的控制极与扫描信号输出端Oput耦接，因此，在输出阶段，第五晶体管T5在扫描信号输出端Oput输出的高电平信号的控制下关闭，从而切断了第二时钟信号端CB1与第一电容C1之间的连接，使得第二时钟信号端CB1的电位变化不会影响第一电容C1，从而消除了第一电容C1在第二时钟信号端CB1的电位变化下的不耦合，也就消除了由此对第二去噪控制节点PD-ox-i的电位的影响。
在一些实施例中，如图11所示，去噪子电路30包括第六晶体管T6。第六晶体管T6的控制极与第一去噪控制节点PD-ox耦接，第六晶体管T6的第一极与第一电压端VSS耦接，第六晶体管T6的第二极与扫描信号输出端Oput耦接。
在上述实施例中，由于在保持阶段，去噪控制子电路20能够使第一去噪控制节点PD-ox的电压保持为稳定的令去噪子电路30开启的电压，因此去噪子电路30的第六晶体管T6持续开启，从而能够将第一电压端VSS的电压持续传输到扫描信号输出端Oput，保证了对扫描信号输出端Oput持续去噪。
在一些实施例中，如图10所示，移位寄存器电路RS还包括输入子电路10和输出子电路40。
其中，输入子电路10与输入信号端Iput、第三时钟信号端CK3、第四时钟信号端CB3、第一电压端VSS、第二电压端VDD、级联信号输出端GP和输出子电路40耦接。输入子电路10被配置为，在第三时钟信号端CK3的信号的控制下，写入输入信号端Iput的信号；及，在第一电压端VSS的电压的控制下，根据所写入的信号，向输出子电路40传输开启信号。
其中，示例性地，输入子电路10所耦接的第三时钟信号端CK3所传输的信号可以与第一时钟信号端CK1所传输的信号相同，第四时钟信号端CB3所传输的信号可以与第二时钟信号端CB1所传输的信号相同，在此情况下，如图13所示，可以认为输入子电路10所耦接的第三时钟信号端CK3和第四时钟信号端CB3即为第一时钟信号端CK1和第二时钟信号端CB1。
示例性地，输入子电路10所耦接的第三时钟信号端CK3所传输的信号与第一时钟信号端CK1所传输的信号不同，第四时钟信号端CB3所传输的信号与第二时钟信号端CB1所传输的信号不同。即，如图10所示，输入子电路10所耦接的第三时钟信号端CK3和第四时钟信号端CB3，与去噪控制子电路20所耦接的第一时钟信号端CK1和第二时钟信号端CB1不同。也就是说，输入子电路10与去噪控制子电路20分别受控于不同组的时钟信号，这样可实现对输入子电路10与去噪控制子电路20各自的独立控制，从而进一步保证去噪控制子电路20对于第一去噪控制节点PD-ox的电压的有效控制。此外，可以使第一时钟信号端CK1的信号的下降沿，与第四时钟信号端CB3的信号的上升沿，及扫描输出信号输出端Oput的信号的下降沿对齐，这样可以在扫描输出信号输出端Oput输出扫描信号后实现对扫描输出信号输出端Oput的电压进行及时复位。
输出子电路40还与第二电压端VDD或第五时钟信号端CK2耦接，图10中以输出子电路40与第五时钟信号端CK2耦接进行示意；输出子电路40还与扫描信号输出端Oput耦接。输出子电路40被配置为，在输入子电路10所传输的开启信号的控制下，将第二电压端VDD或第五时钟信号端CK2的信号传输至扫描信号输出端Oput，以对与扫描信号输出端Oput耦接的栅线进行扫描。
示例性地，请参阅图11，输入子电路10包括第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第三电容C3、第十一晶体管T11、第四电容C4、第十二晶体管T12、第十三晶体管T13和第十四晶体管T14。
其中，第七晶体管T7的控制极与第三时钟信号端CK3耦接，第七晶体管T7的第一极与输入信号端Iput耦接，第七晶体管T7的第二极与第一节点n1耦接。
第八晶体管T8的控制极与第一节点n1耦接，第八晶体管T8的第一极与第三时钟信号端CK3耦接，第八晶体管T8的第二极与第二节点n2耦接。
第九晶体管T9的控制极与第三时钟信号端CK3耦接，第九晶体管T9的第一极与第一电压端VSS耦接，第九晶体管T9的第二极与第二节点n2耦接。
第十晶体管T10的控制极与第二节点n2耦接，第十晶体管T10的第一极与第二电压端VDD耦接，第十晶体管T10的第二极与级联信号输出端GP耦接。
第三电容C3的第一端与第二节点n2耦接，第三电容C3的第二端与第十晶体管T10的第一极和第二电压端VDD耦接。
第十一晶体管T11的控制极与第三节点n3耦接，第十一晶体管T11的第一极与第四时钟信号端CB3耦接，第十一晶体管T11的第二极与级联信号输出端GP耦接。
第四电容C4的第一端与第三节点n3耦接，第四电容C4的第二端与第十一晶体管T11的第二极和级联信号输出端GP耦接。
第十二晶体管T12的控制极与第一电压端VSS耦接，第十二晶体管T12的第一极与第三节点n3耦接，第十二晶体管T12的第二极与第一节点n1耦接。
第十三晶体管T13的控制极与第四时钟信号端CB3耦接，第十三晶体管T13的第一极与第一节点n1耦接，第十三晶体管T13的第二极与第四节点n4耦接。
第十四晶体管T14的控制极与第二节点n2耦接，第十四晶体管T14的第一极与第二电压端VDD耦接，第十四晶体管T14的第二极与第四节点n4耦接。
基于上述实施例，在输入子电路10所耦接的第三时钟信号端CK3所传输的信号与第一时钟信号端CK1所传输的信号相同，第四时钟信号端CB3所传输的信号与第二时钟信号端CB1所传输的信号相同，即输入子电路10所耦接的第三时钟信号端CK3和第四时钟信号端CB3为第一时钟信号端CK1和第二时钟信号端CB1的情况下，如图13所示，输入子电路10所包括的第七晶体管T7的控制极与第一时钟信号端CK1耦接，第八晶体管T8的第一极与第一时钟信号端CK1耦接，第九晶体管T9的控制极与第一时钟信号端CK1耦接，第十三晶体管T13的控制极与第二时钟信号端CB1耦接。此外，上述晶体管的其他极，及输入子电路10所包括的其他晶体管的连接关系可参见图11所对应的上述实施例。
示例性地，请继续参阅图11，输出子电路40包括第十五晶体管T15。第十五晶体管T15的控制极与级联信号输出端GP或第三节点n3耦接(图11中示出了第十五晶体管T15的控制极与第三节点n3耦接的情况)，第十五晶体管T15的第一极与第二电压端VDD或第五时钟信号端CK2耦接(图11中示出了第十五晶体管T15的控制极与第五时钟信号端CK2耦接的情况)，第十五晶体管T15的第二极与扫描信号输出端Oput耦接。
需要说明的是，本公开的实施例提供的移位寄存器电路RS中所采用的晶体管可以为薄膜晶体管(Thin Film Transistor)，简称TFT)、场效应晶体管(metal oxidesemiconductor，简称MOS)或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。
移位寄存器电路RS所采用的各薄膜晶体管的控制极为晶体管的栅极，第一极为薄膜晶体管的源极和漏极中一者，第二极为薄膜晶体管的源极和漏极中另一者。由于薄膜晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的薄膜晶体管的第一极和第二极在结构上可以是没有区别的。示例性的，在薄膜晶体管为P型晶体管的情况下，薄膜晶体管的第一极为源极，第二极为漏极；示例性的，在薄膜晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。
在本公开的实施例提供的移位寄存器电路RS中，均以薄膜晶体管为P型晶体管为例进行说明。需要说明的是，本公开的实施例包括但不限于此。例如，本公开的实施例提供的移位寄存器电路RS中的一个或多个薄膜晶体管也可以采用N型晶体管，只需将选定类型的薄膜晶体管的各极参照本公开的实施例中的相应薄膜晶体管的各极相应连接，并且使相应的电压端提供对应的高电平电压或低电平电压即可。
在本公开的实施例中，输入子电路10、去噪控制子电路20、去噪子电路30和输出子电路40的具体实现方式不局限于上面描述的方式，其可以为任意使用的实现方式，例如为本领域技术人员熟知的常规连接方式，只需保证实现相应功能即可。上述示例并不能限制本公开的保护范围。在实际应用中，技术人员可以根据情况选择使用或不适用上述各电路中的一个或多个，基于前述各电路的各种组合变型均不脱离本公开的原理，对此不再赘述。
另外，在本公开的实施例中，电容(例如图11中的第一电容C1、第二电容C2、第三电容C3、和第四电容C4)可以是通过工艺制程单独制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电容电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现。电容也可以是晶体管之间的寄生电容，或者通过晶体管本身与其他器件、线路来实现，又或者利用电路自身线路之间的寄生电容来实现。
基于上述实施例所述的移位寄存器电路RS的结构，本公开的一些实施例提供了一种移位寄存器电路RS的驱动方法。
如图10和图12所示，一行栅线的驱动过程包括输入阶段P1、输出阶段P2和保持阶段P3。
在移位寄存器电路RS包括输入子电路10、去噪控制子电路20、去噪子电路30和输出子电路40的情况下，在输入阶段P1，输入子电路10在第三时钟信号端CK3的信号的控制下，写入输入信号端Iput的信号。
在输出阶段P2，输入子电路10在第一电压端VSS的电压的控制下，根据所写入的信号，向输出子电路40传输开启信号；输出子电路40在该开启信号的控制下，将第二电压端VDD或第五时钟信号端CK2(图10中示出了输出子电路40与第五时钟信号端CK2耦接的情况)的信号传输至扫描信号输出端Oput，以对与扫描信号输出端Oput耦接的栅线进行扫描。
在保持阶段P3，去噪控制子电路20在第一时钟信号端CK1的信号的控制下，将第一电压端VSS的电压传输至第一去噪控制节点PD-ox，并调整第一去噪控制节点PD-ox的电压，使第一去噪控制节点PD-ox的电压保持为令移位寄存器电路RS的去噪子电路30开启的电压；去噪子电路30在第一去噪控制节点PD-ox的电压的控制下持续开启，对扫描信号输出端Oput去噪。
示例性的，以下结合图12对图11所示的移位寄存器电路RS在一行栅线的驱动过程中的具体工作过程进行详细地说明。在下面的描述中，以移位寄存器电路RS中的各个晶体管为P型晶体管(不考虑晶体管的阈值电压的影响)，第一电压端VSS所传输的电压为低电平电压，第二电压端VDD所传输的电压为高电平电压为例进行说明。
此外，在下面的描述中，以第十五晶体管T15的控制极耦接第三节点n3，第十五晶体管T15的第一极耦接第五时钟信号端CK2为例进行说明。在一些其它的实施例中，第十五晶体管T15的控制极和第一极也可耦接其它的节点或信号端，例如，第十五晶体管T15的控制极耦接级联信号输出端GP，第十五晶体管T15的第一极耦接第二电压端VDD。
如图12所示，一行栅线的驱动过程至少包括输入阶段P1、输出阶段P2和保持阶段P3。其中，保持阶段P3包括至少包括第一保持时段P31和第二保持时段P32。
示例性的，在下面的描述中，“0”表示低电平，“1”表示高电平。
在输入阶段P1，Iput＝0，CK1＝0，CB1＝1，CK2＝0，CK3＝0，CB3＝1。
在此情况下，第七晶体管T7在第三时钟信号端CK3的低电平信号的控制下打开，输入信号端Iput输出低电平信号至第一节点n1；第八晶体管T8在第一节点n1的低电平电压的控制下打开，第九晶体管T9在第三时钟信号端CK3的低电平信号的控制下打开，因此第二节点n2的电压为低电平电压。
第十晶体管T10在第二节点n2的低电平电压的控制下打开，第二电压端VDD的高电平电压VDD经第十晶体管T10传输至级联信号输出端GP；第十二晶体管T12在第一电压端VSS的控制下打开，将第一节点n1的低电平电压传输至第三节点n3以及第十一晶体管T11，第十一晶体管T11打开，从而第十一晶体管T11将第四时钟信号端CB3的高电平信号传输至级联信号输出端GP；因此级联信号输出端GP的电压为高电平电压VDD。
此时，第四电容C4充电，其与第三节点n3耦接的一端的电压为低电平电压，其与第十一晶体管T11耦接的一端的电压为高电平电压，实现了对输入信号端Iput所传输的信号的写入。
第三晶体管T3和第四晶体管T4在级联信号输出端GP的高电平电压的控制下均关闭。
第一晶体管T1在第一时钟信号端CK1输出的低电平信号的控制下打开，第二去噪控制节点PD-ox-i的电压为低电平电压VSS，第二晶体管T2在第二去噪控制节点PD-ox-i的低电平电压VSS的控制下打开，第一去噪控制节点PD-ox的电压为低电平电压VSS；从而第六晶体管T6打开，扫描信号输出端Oput的电压为低电平电压VSS，实现了去噪子电路30对扫描信号输出端Oput的去噪。
此外，第十四晶体管T14在第二节点n2的低电平电压VSS的控制下打开，第十四晶体管T14将其第一极耦接的第二电压端VDD的高电平电压传输至第四节点n4，此时第十三晶体管T13在第四时钟信号端CB3的高电平信号的控制下关闭，从而第四节点n4的电压为高电平电压VDD。
第十五晶体管T15在第三节点n3的低电平电压的控制下打开，第五时钟信号端CK2输出的低电平电压经第十五晶体管T15传输至扫描信号输出端Oput，使得扫描信号输出端Oput不输出扫描信号。
在输出阶段P2，Iput＝1，CK1＝1，CB1＝0，CK2＝1，CK3＝1，CB3＝0。
在此情况下，第七晶体管T7在第三时钟信号端CK3的高电平信号的控制下关闭，第一节点n1的电压仍然为低电平电压；第八晶体管T8在第一节点n1的低电平电压的控制下打开，第三时钟信号端CK3的高电平信号经第八晶体管T8传输至第二节点n2，第九晶体管T9在第三时钟信号端CK3的高电平信号的控制下关闭，因此第二节点n2的电压为高电平电压。
第十晶体管T10在第二节点n2的高电平电压的控制下关闭；第十二晶体管T12在第一电压端VSS的控制下打开，将第一节点n1的低电平电压传输至第三节点n3以及第十一晶体管T11，第十一晶体管T11打开，从而第十一晶体管T11将第四时钟信号端CB3的低电平信号传输至级联信号输出端GP；因此级联信号输出端GP的电压为低电平电压。
此时，第四电容C4的与第十一晶体管T11耦接的一端的电压为低电平电压，假设第四时钟信号端CB3的低电平信号的电压为VSS，高电平信号的电压为VDD，则第四电容C4的与第十一晶体管T11耦接的一端的电压，由输入阶段P1的VDD下降为VSS，电压下降量为VDD-VSS。由于第四电容C4的电容自举效应，因此与第四电容C4另一端耦接的第三节点n3的电压被进一步拉低，拉低量为VDD-VSS，第三节点n3的电压由输入阶段P1的VSS下降至2VSS-VDD。
第十五晶体管T15在第三节点n3的低电平电压的控制下打开，第五时钟信号端CK2输出的高电平电压经第十五晶体管T15传输至扫描信号输出端Oput，使得扫描信号输出端Oput输出扫描信号，实现对栅线的扫描。
第三晶体管T3和第四晶体管T4在级联信号输出端GP的低电平电压的控制下均打开，则控制信号端CN的信号经第三晶体管T3传输至第二去噪控制节点PD-ox-i，经第四晶体管T4传输至第一去噪控制节点PD-ox。由于控制信号端CN为第二电压端VDD或者第二节点n2(第二节点n2在输出阶段P2的电压为高电平电压)，因此第二去噪控制节点PD-ox-i和第一去噪控制节点PD-ox的电压均为高电平电压。从而第六晶体管T6关闭，不影响扫描信号输出端Oput输出扫描信号。
此时，第一晶体管T1在第一时钟信号端CK1输出的高电平信号的控制下关闭，第二晶体管T2在第二去噪控制节点PD-ox-i的高电平电压的控制下也关闭。
此外，第十四晶体管T14在第二节点n2的高电平电压的控制下关闭，第十三晶体管T13在第四时钟信号端CB3的低电平信号的控制下打开，因此第四节点n4的电压等于第一节点n1的电压，即，为低电平电压。
在保持阶段P3的第一保持时段P31，Iput＝1，CK1＝0，CB1＝1，CK2＝0，CK3＝0，CB3＝1。
在此情况下，第七晶体管T7在第三时钟信号端CK3的低电平信号的控制下打开，输入信号端Iput的高电平信号经第七晶体管T7传输至第一节点n1，使第一节点n1的电压变为高电平电压；第八晶体管T8在第一节点n1的高电平电压的控制下关闭；第九晶体管T9在第三时钟信号端CK3的低电平信号的控制下打开，第一信号端VSS的低电平信号VSS经第九晶体管T9传输至第二节点n2，使第二节点n2的电压为低电平电压VSS。
第十晶体管T10在第二节点n2的低电平电压的控制下打开，第二电压端VDD的高电平电压经第十晶体管T10传输至级联信号输出端GP；第十二晶体管T12在第一电压端VSS的控制下打开，将第一节点n1的高电平电压传输至第三节点n3以及第十一晶体管T11，第十一晶体管T11关闭；因此级联信号输出端GP的电压为高电平电压。
此时，第三晶体管T3和第四晶体管T4在级联信号输出端GP的高电平电压的控制下均关闭。
第一晶体管T1在第一时钟信号端CK1输出的低电平信号的控制下打开，则第二去噪控制节点PD-ox-i的电压为低电平电压VSS。第一电容C1的与第二去噪控制节点PD-ox-i连接的一端的电压为低电平电压VSS，第一电容C1的与第二时钟信号端CB1连接的一端的电压为第二时钟信号端CB1的高电平信号的电压，假设第二时钟信号端CB1输出的高电平信号的电压为高电平电压VDD，则第一电容C1的与第二时钟信号端CB1连接的一端的电压为高电平电压VDD。
第二晶体管T2在第二去噪控制节点PD-ox-i的低电平电压VSS的控制下打开，第一去噪控制节点PD-ox的电压为低电平电压VSS；从而第六晶体管T6打开，扫描信号输出端Oput的电压为低电平电压VSS，实现了去噪子电路30对扫描信号输出端Oput的去噪。
此外，第十四晶体管T14在第二节点n2的低电平电压VSS的控制下打开，第十四晶体管T14将其第一极耦接的第二电压端VDD的高电平电压VDD传输至第四节点n4，此时第十三晶体管T13在第四时钟信号端CB3的高电平信号的控制下关闭，从而第四节点n4的电压为高电平电压VDD。
第十五晶体管T15在第三节点n3的高电平电压的控制下关闭。
在保持阶段P3的第二保持阶段P32，Iput＝1，CK1＝1，CB1＝0，CK2＝1，CK3＝1，CB3＝0。
在此情况下，第七晶体管T7在第三时钟信号端CK3的高电平信号的控制下关闭，第一节点n1的电压仍为高电平电压；第八晶体管T8在第一节点n1的高电平电压的控制下仍关闭；第九晶体管T9在第三时钟信号端CK3的高电平信号的控制下关闭，第二节点n2的电压仍为低电平电压。
第十晶体管T10在第二节点n2的低电平电压的控制下打开，第二电压端VDD的高电平电压经第十晶体管T10传输至级联信号输出端GP；第十二晶体管T12在第一电压端VSS的控制下打开，将第一节点n1的高电平电压传输至第三节点n3以及第十一晶体管T11，第十一晶体管T11关闭；因此级联信号输出端GP的电压为高电平电压。
此时，第三晶体管T3和第四晶体管T4在级联信号输出端GP的高电平电压的控制下均关闭。
第一晶体管T1在第一时钟信号端CK1输出的高电平信号的控制下关闭，第二去噪控制节点PD-ox-i处于浮空状态。第一电容C1的与第二时钟信号端CB1连接的一端的电压为第二时钟信号端CB1的低电平信号的电压，即为低电平电压VSS，则第一电容C1的与第二时钟信号端CB1连接的一端的电压由第一保持时段P31的VDD下降为低电平电压VSS，电压下降量为VSS-VDD。
由于第一电容C1的耦合作用，因此第二去噪控制节点PD-ox-i的电压发生偏移，偏移量为
Figure BDA0002473549080000201
其中，CPD-ox-i为第二去噪控制节点PD-ox-i所连接的各器件(包括晶体管T1、T2、T3和电容C1)的总电容，C1为第一电容C1的电容，从而第二去噪控制节点PD-ox-i的电压由第一保持时段P31的VSS下降至
Figure BDA0002473549080000211
此时，由于第一去噪控制节点PD-ox的电压为低电平电压VSS，第二去噪控制节点PD-ox-i的电压为
Figure BDA0002473549080000212
因此第二晶体管T2打开，约一半的电荷由第一去噪控制节点PD-ox流入第二去噪控制节点PD-ox-i。即，第一去噪控制节点PD-ox和第二去噪控制节点PD-ox-i进行电压的均分，从而第一去噪控制节点PD-ox的电压变为
Figure BDA0002473549080000213
也就是说，第一去噪控制节点PD-ox的电压被由第一保持时段P31的VSS下拉至
Figure BDA0002473549080000214
在此之后，由于第一时钟信号端CK1和第二时钟信号端CB1的信号交替为高电平信号和低电平信号，即在保持阶段P3，第一保持时段P31和第二保持时段P32交替进行，因此第一去噪控制节点PD-ox和第二去噪控制节点PD-ox-i的会进行多次耦合，电压进行多次平均，最终第一去噪控制节点PD-ox的电压稳定在某一电压附近，第一去噪控制节点PD-ox的电压变化情况如图12中所示的波形，从而使得第六晶体管T6在保持阶段P3持续开启，对扫描信号输出端Oput进行持续去噪。
例如，在C1足够大，认为CPD-ox-i≈C1(可以理解为C1在CPD-ox-i中的占比较大，例如占比大于或等于90％)的情况下，上面的推导过程所涉及的数值可参见下面的描述。
由于第一电容C1的耦合作用，因此第二去噪控制节点PD-ox-i的电压的偏移量为VSS-VDD，从而第二去噪控制节点PD-ox-i的电压由第一保持时段P31的VSS下降至VSS+(VSS-VDD)＝2VSS-VDD。
此时，由于第一去噪控制节点PD-ox的电压为低电平电压VSS，第二去噪控制节点PD-ox-i的电压为2VSS-VDD，因此第二晶体管T2打开，约一半的电荷由第一去噪控制节点PD-ox流入第二去噪控制节点PD-ox-i，从而第一去噪控制节点PD-ox的电压变为[(2VSS-VDD)+VSS]/2＝(3VSS-VDD)/2，即第一去噪控制节点PD-ox的电压被由第一保持时段P31的VSS下拉至(3VSS-VDD)/2。
在此之后，由于第一时钟信号端CK1和第二时钟信号端CB1的信号交替为高电平信号和低电平信号，即在保持阶段P3，第一保持时段P31和第二保持时段P32交替进行，因此第一去噪控制节点PD-ox和第二去噪控制节点PD-ox-i的会进行多次耦合，电压进行多次平均，最终第一去噪控制节点PD-ox的电压稳定在2VSS-VDD附近，从而使得第六晶体管T6在保持阶段P3持续开启，对扫描信号输出端Oput进行持续去噪。
此外，在第二保持时段P32，第十四晶体管T14在第二节点n2的低电平电压的控制下打开，第十四晶体管T14将其第一极耦接的第二电压端VDD的高电平电压VDD传输至第四节点n4，此时第十三晶体管T13在第四时钟信号端CB3的低电平信号的控制下打开，从而第四节点n4的电压为高电平电压VDD，这样通过第十三晶体管T13和第十四晶体管T14共同控制第二电压端VDD对第一节点n1充电，保持第一节点n1为高电平电压，保证第十一晶体管T11处于关闭状态。
第十五晶体管T15在第三节点n3的高电平电压的控制下关闭。
在另外一些实施例中，如图13和图14所示，对于移位寄存器电路RS中的输入子电路10所耦接的第三时钟信号端CK3和第四时钟信号端CB3为第一时钟信号端CK1和第二时钟信号端CB1的情况，该移位寄存器电路RS的驱动时序可如图15所示，电路具体驱动过程可参见前面的描述，此处不再赘述。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种移位寄存器电路，其特征在于，包括：去噪控制子电路和去噪子电路；其中，
所述去噪控制子电路与第一电压端、第一时钟信号端、第二时钟信号端和第一去噪控制节点耦接；
所述去噪控制子电路被配置为，在所述第一时钟信号端的信号的控制下，将所述第一电压端的电荷整流至所述第一去噪控制节点，使所述第一去噪控制节点的电压保持为令所述去噪子电路开启的电压；
所述去噪子电路与所述第一去噪控制节点、所述第一电压端和扫描信号输出端耦接；
所述去噪子电路被配置为，在所述第一去噪控制节点的电压的控制下持续开启，以对所述扫描信号输出端去噪。
2.根据权利要求1所述的移位寄存器电路，其特征在于，所述去噪控制子电路包括：开启控制单元和关闭控制单元；其中，
所述开启控制单元与所述第一电压端、所述第一时钟信号端、所述第二时钟信号端、稳压信号端、所述第一去噪控制节点和第二去噪控制节点耦接；
所述开启控制单元被配置为，在所述第一时钟信号端的信号的控制下，将所述第一电压端的电荷整流至所述第一去噪控制节点，使所述第一去噪控制节点的电压保持为令所述去噪子电路开启的电压；
所述关闭控制单元与级联信号输出端、控制信号端、所述第一去噪控制节点和所述第二去噪控制节点耦接；
所述关闭控制单元被配置为，在所述级联信号输出端的电压的控制下，将所述控制信号端的信号传输至所述第一去噪控制节点，以控制所述去噪子电路关闭。
3.根据权利要求2所述的移位寄存器电路，其特征在于，
所述开启控制单元包括：
第一晶体管，所述第一晶体管的控制极与所述第一时钟信号端耦接，所述第一晶体管的第一极与所述第一电压端耦接，所述第一晶体管的第二极与所述第二去噪控制节点耦接；
第一电容，所述第一电容的第一端与所述第二时钟信号端耦接，所述第一电容的第二端与所述第二去噪控制节点耦接；
第二晶体管，所述第二晶体管的控制极与所述第二去噪控制节点耦接，所述第二晶体管的第一极与所述第一去噪控制节点耦接，所述第二晶体管的第二极与所述第二去噪控制节点耦接；
第二电容，所述第二电容的第一端与所述稳压信号端耦接，所述第二电容的第二端与所述第一去噪控制节点耦接；
所述关闭控制单元包括：
第三晶体管，所述第三晶体管的控制极与所述级联信号输出端耦接，所述第三晶体管的第一极与所述控制信号端耦接，所述第三晶体管的第二极与所述第二去噪控制节点耦接；
第四晶体管，所述第四晶体管的控制极与所述级联信号输出端耦接，所述第四晶体管的第一极与所述控制信号端耦接，所述第四晶体管的第二极与所述第一去噪控制节点耦接。
4.根据权利要求3所述的移位寄存器电路，其特征在于，所述开启控制单元还包括：
第五晶体管，所述第一电容的第一端通过所述第五晶体管与所述第二时钟信号端耦接；
所述第五晶体管的控制极与所述扫描信号输出端耦接，所述第五晶体管的第一极与所述第二时钟信号端耦接，所述第五晶体管的第二极与所述第一电容的第一端耦接。
5.根据权利要求2所述的移位寄存器电路，其特征在于，所述稳压信号端为所述第一电压端或者所述第一时钟信号端。
6.根据权利要求1所述的移位寄存器电路，其特征在于，所述去噪子电路包括：
第六晶体管，所述第六晶体管的控制极与所述第一去噪控制节点耦接，所述第六晶体管的第一极与所述第一电压端耦接，所述第六晶体管的第二极与所述扫描信号输出端耦接。
7.根据权利要求1～6中任一项所述的移位寄存器电路，其特征在于，所述移位寄存器电路还包括：输入子电路和输出子电路；其中，
所述输入子电路与输入信号端、第三时钟信号端、第四时钟信号端、所述第一电压端、第二电压端、级联信号输出端和所述输出子电路耦接；
所述输入子电路被配置为，在所述第三时钟信号端的信号的控制下，写入所述输入信号端的信号；及，在所述第一电压端的电压的控制下，根据所写入的信号，向所述输出子电路传输开启信号；
所述输出子电路还与所述第二电压端或第五时钟信号端耦接，所述输出子电路还与所述扫描信号输出端耦接；
所述输出子电路被配置为，在所述输入子电路所传输的开启信号的控制下，将所述第二电压端或所述第五时钟信号端的信号传输至所述扫描信号输出端，以对与所述扫描信号输出端耦接的栅线进行扫描。
8.根据权利要求7所述的移位寄存器电路，其特征在于，
所述输入子电路包括：
第七晶体管，所述第七晶体管的控制极与所述第三时钟信号端耦接，所述第七晶体管的第一极与所述输入信号端耦接，所述第七晶体管的第二极与第一节点耦接；
第八晶体管，所述第八晶体管的控制极与所述第一节点耦接，所述第八晶体管的第一极与所述第三时钟信号端耦接，所述第八晶体管的第二极与第二节点耦接；
第九晶体管，所述第九晶体管的控制极与所述第三时钟信号端耦接，所述第九晶体管的第一极与所述第一电压端耦接，所述第九晶体管的第二极与所述第二节点耦接；
第十晶体管，所述第十晶体管的控制极与所述第二节点耦接，所述第十晶体管的第一极与所述第二电压端耦接，所述第十晶体管的第二极与级联信号输出端耦接；
第三电容，所述第三电容的第一端与所述第二节点耦接，所述第三电容的第二端与所述第十晶体管的第一极和所述第二电压端耦接；
第十一晶体管，所述第十一晶体管的控制极与第三节点耦接，所述第十一晶体管的第一极与所述第四时钟信号端耦接，所述第十一晶体管的第二极与所述级联信号输出端耦接；
第四电容，所述第四电容的第一端与所述第三节点耦接，所述第四电容的第二端与所述第十一晶体管的第二极和所述级联信号输出端耦接；
第十二晶体管，所述第十二晶体管的控制极与所述第一电压端耦接，所述第十二晶体管的第一极与所述第三节点耦接，所述第十二晶体管的第二极与所述第一节点耦接；
第十三晶体管，所述第十三晶体管的控制极与所述第四时钟信号端耦接，所述第十三晶体管的第一极与所述第一节点耦接，所述第十三晶体管的第二极与第四节点耦接；
第十四晶体管，所述第十四晶体管的控制极与所述第二节点耦接，所述第十四晶体管的第一极与所述第二电压端耦接，所述第十四晶体管的第二极与第四节点耦接；
所述输出子电路包括：
第十五晶体管，所述第十五晶体管的控制极与所述级联信号输出端或所述第三节点耦接，所述第十五晶体管的第一极与所述第二电压端或所述第五时钟信号端耦接，所述第十五晶体管的第二极与所述扫描信号输出端耦接。
9.根据权利要求8所述的移位寄存器电路，其特征在于，控制信号端为所述第二电压端或者与所述第二节点耦接。
10.根据权利要求7所述的移位寄存器电路，其特征在于，所述第三时钟信号端与所述第一时钟信号端为相同的信号端，所述第四时钟信号端与所述第二时钟信号端为相同的信号端。
11.一种栅极驱动电路，包括多个级联的移位寄存器电路，其特征在于，所述移位寄存器电路为如权利要求1～10中任一项所述的移位寄存器电路。
12.一种显示装置，其特征在于，所述显示装置包括多条栅线和如权利要求11所述的栅极驱动电路；
所述栅极驱动电路中的每个移位寄存器电路与至少一条所述栅线耦接。
13.一种如权利要求1～10中任一项所述移位寄存器电路的驱动方法，其特征在于，所述驱动方法包括：一行栅线的驱动过程包括输入阶段、输出阶段和保持阶段，
在所述保持阶段：
所述移位寄存器电路的去噪控制子电路在第一时钟信号端的信号的控制下，将第一电压端的电荷整流至第一去噪控制节点，使所述第一去噪控制节点的电压保持为令所述移位寄存器电路的去噪子电路开启的电压；
所述去噪子电路在所述第一去噪控制节点的电压的控制下持续开启，对扫描信号输出端去噪。
14.根据权利要求13所述的驱动方法，其特征在于，所述驱动方法还包括：在所述移位寄存器电路还包括输入子电路和输出子电路的情况下，
在所述输入阶段：
所述输入子电路在第三时钟信号端的信号的控制下，写入输入信号端的信号；
在所述输出阶段：
所述输入子电路在所述第一电压端的电压的控制下，根据所写入的信号，向所述输出子电路传输开启信号；
所述输出子电路在所述开启信号的控制下，将第二电压端或第五时钟信号端的信号传输至所述扫描信号输出端，以对与所述扫描信号输出端耦接的栅线进行扫描。
CN202010356184.0A 2020-04-29 2020-04-29 移位寄存器电路及其驱动方法、栅极驱动电路、显示装置 Active CN111415624B (zh)

Priority Applications (6)

Application Number Priority Date Filing Date Title
CN202010356184.0A CN111415624B (zh) 2020-04-29 2020-04-29 移位寄存器电路及其驱动方法、栅极驱动电路、显示装置
US17/779,845 US20230005415A1 (en) 2020-04-29 2021-04-22 Shift register circuit and method for driving same, and gate driving circuit and display apparatus
JP2022540526A JP2023522803A (ja) 2020-04-29 2021-04-22 シフトレジスタ回路及びその駆動方法、ゲート駆動回路、表示装置
PCT/CN2021/089081 WO2021218779A1 (zh) 2020-04-29 2021-04-22 移位寄存器电路及其驱动方法、栅极驱动电路、显示装置
EP21796531.8A EP4068263A4 (en) 2020-04-29 2021-04-22 SHIFT REGISTER CIRCUIT AND METHODS OF DRIVE THEREOF, AND GATE DRIVE CIRCUIT AND INDICATOR
KR1020227017500A KR20230002265A (ko) 2020-04-29 2021-04-22 시프트 레지스터 회로 및 그 구동 방법, 게이트 구동 회로, 디스플레이 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010356184.0A CN111415624B (zh) 2020-04-29 2020-04-29 移位寄存器电路及其驱动方法、栅极驱动电路、显示装置

Publications (2)

Publication Number Publication Date
CN111415624A CN111415624A (zh) 2020-07-14
CN111415624B true CN111415624B (zh) 2021-05-14

Family

ID=71495111

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010356184.0A Active CN111415624B (zh) 2020-04-29 2020-04-29 移位寄存器电路及其驱动方法、栅极驱动电路、显示装置

Country Status (6)

Country Link
US (1) US20230005415A1 (zh)
EP (1) EP4068263A4 (zh)
JP (1) JP2023522803A (zh)
KR (1) KR20230002265A (zh)
CN (1) CN111415624B (zh)
WO (1) WO2021218779A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111415624B (zh) * 2020-04-29 2021-05-14 京东方科技集团股份有限公司 移位寄存器电路及其驱动方法、栅极驱动电路、显示装置
JP7357165B2 (ja) * 2020-07-22 2023-10-05 シャープ株式会社 表示装置
CN114203081B (zh) * 2020-09-02 2023-12-22 京东方科技集团股份有限公司 栅极驱动单元、驱动方法、栅极驱动电路和显示装置
CN114255701B (zh) * 2020-09-25 2022-12-20 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、驱动电路和显示装置
CN115380323A (zh) * 2021-03-19 2022-11-22 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路、显示装置
CN115398532B (zh) * 2021-03-24 2023-11-28 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN115398527B (zh) * 2021-03-24 2023-08-04 京东方科技集团股份有限公司 显示基板和显示装置
EP4207176A4 (en) * 2021-05-27 2023-12-06 BOE Technology Group Co., Ltd. DISPLAY SUBSTRATE AND PRODUCTION METHOD THEREOF AND DISPLAY DEVICE
CN113436580B (zh) * 2021-06-18 2022-06-10 武汉华星光电半导体显示技术有限公司 栅极驱动电路及显示面板
CN113241040B (zh) * 2021-07-09 2021-09-24 北京京东方技术开发有限公司 显示基板及显示装置
CN116097340A (zh) * 2021-08-30 2023-05-09 京东方科技集团股份有限公司 显示面板及其移位寄存器单元的驱动方法、移位寄存器

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102654969A (zh) * 2011-12-31 2012-09-05 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器电路、阵列基板及显示器件
CN105957470A (zh) * 2016-07-07 2016-09-21 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及其驱动方法、显示器件
CN108682398A (zh) * 2018-08-08 2018-10-19 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
CN108806630A (zh) * 2018-07-03 2018-11-13 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路及显示装置
CN108962330A (zh) * 2018-08-21 2018-12-07 京东方科技集团股份有限公司 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置
CN110176204A (zh) * 2018-08-24 2019-08-27 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示装置
CN110972504A (zh) * 2019-01-04 2020-04-07 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路、显示装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005285168A (ja) * 2004-03-29 2005-10-13 Alps Electric Co Ltd シフトレジスタ及びそれを用いた液晶駆動回路
TWI278183B (en) * 2005-07-01 2007-04-01 Au Optronics Corp Shift register and level shifter thereof
KR101415562B1 (ko) * 2007-08-06 2014-07-07 삼성디스플레이 주식회사 게이트 구동회로 및 이를 가지는 표시장치
KR101512336B1 (ko) * 2008-12-29 2015-04-15 삼성디스플레이 주식회사 게이트 구동회로 및 이를 구비한 표시 장치
KR102085367B1 (ko) * 2013-05-27 2020-03-06 삼성디스플레이 주식회사 게이트 구동부 및 그것을 포함하는 표시 장치
KR102050581B1 (ko) * 2013-06-21 2019-12-02 삼성디스플레이 주식회사 스테이지 회로 및 이를 이용한 유기전계발광 표시장치
KR20150016706A (ko) * 2013-08-05 2015-02-13 삼성디스플레이 주식회사 스테이지 회로 및 이를 이용한 유기전계발광 표시장치
CN104299590B (zh) * 2014-10-30 2016-08-24 京东方科技集团股份有限公司 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
CN104318904B (zh) * 2014-11-20 2017-08-01 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、移位寄存器、显示装置
CN104766580B (zh) * 2015-04-23 2017-08-01 合肥京东方光电科技有限公司 移位寄存器单元及驱动方法、栅极驱动电路和显示装置
CN106297624B (zh) * 2015-06-11 2020-03-17 南京瀚宇彩欣科技有限责任公司 移位寄存器和显示装置
CN105609058B (zh) * 2016-01-04 2018-09-04 京东方科技集团股份有限公司 背光源及显示装置
CN105810166B (zh) * 2016-05-23 2019-06-04 信利（惠州）智能显示有限公司 移位寄存器单元电路、移位寄存器及其液晶显示器
CN106157874B (zh) * 2016-09-12 2023-07-21 合肥鑫晟光电科技有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
KR102404766B1 (ko) * 2017-06-13 2022-06-03 삼성디스플레이 주식회사 스캔 구동부 및 이를 포함하는 표시 장치
KR102348667B1 (ko) * 2017-06-15 2022-01-06 엘지디스플레이 주식회사 쉬프트 레지스터 및 이를 포함하는 디스플레이 장치
CN111048032B (zh) * 2020-01-14 2023-01-24 信利(仁寿)高端显示科技有限公司 一种7t2c结构栅极驱动电路的驱动方法
CN111415624B (zh) * 2020-04-29 2021-05-14 京东方科技集团股份有限公司 移位寄存器电路及其驱动方法、栅极驱动电路、显示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102654969A (zh) * 2011-12-31 2012-09-05 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器电路、阵列基板及显示器件
CN105957470A (zh) * 2016-07-07 2016-09-21 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及其驱动方法、显示器件
CN108806630A (zh) * 2018-07-03 2018-11-13 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路及显示装置
CN108682398A (zh) * 2018-08-08 2018-10-19 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
CN108962330A (zh) * 2018-08-21 2018-12-07 京东方科技集团股份有限公司 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置
CN110176204A (zh) * 2018-08-24 2019-08-27 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示装置
CN110972504A (zh) * 2019-01-04 2020-04-07 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路、显示装置

Also Published As

Publication number Publication date
JP2023522803A (ja) 2023-06-01
US20230005415A1 (en) 2023-01-05
WO2021218779A1 (zh) 2021-11-04
KR20230002265A (ko) 2023-01-05
EP4068263A4 (en) 2023-04-26
EP4068263A1 (en) 2022-10-05
CN111415624A (zh) 2020-07-14

Similar Documents

Publication Publication Date Title
CN111415624B (zh) 移位寄存器电路及其驱动方法、栅极驱动电路、显示装置
US11263942B2 (en) Shift register unit and driving method thereof, gate driving circuit, and display device
US10978114B2 (en) Shift register unit, gate driving circuit, display device and driving method to reduce noise
US11263953B2 (en) Shift register unit and drive method thereof, gate drive circuit and display device
US11328672B2 (en) Shift register unit and driving method thereof, gate driving circuit, and display device
US11688351B2 (en) Shift register unit and driving method, gate driving circuit, and display device
JP7264820B2 (ja) シフトレジスタユニット及び駆動方法、ゲート駆動回路及び表示装置
CN111445866B (zh) 移位寄存器、驱动方法、驱动控制电路及显示装置
US11107381B2 (en) Shift register and method for driving the same, gate driving circuit and display device
US11688318B2 (en) Shift register unit comprising input circuit, first control circuit, blanking control circuit, first output circuit, and second output circuit, driving method, gate driving circuit, and display device
CN112992094B (zh) 一种gip电路驱动方法及显示装置
US11915655B2 (en) Shift register unit, method for driving shift register unit, gate driving circuit, and display device
WO2021179329A1 (zh) 移位寄存器、驱动方法、栅极驱动电路及显示装置
CN113178221A (zh) 移位寄存器及其驱动方法、栅极驱动电路、显示装置
US11763724B2 (en) Shift register unit and method for driving shift register unit, gate drive circuit, and display device
US11710435B2 (en) Shift register unit and driving method thereof, gate driving circuit, and display device
EP4131243A1 (en) Shift register unit and driving method, and gate driving circuit and display apparatus
US20230343285A1 (en) Shift Register Unit and Driving Method Thereof, Gate Driving Circuit, and Display Panel
KR20150002250A (ko) 게이트 구동부 및 이를 포함하는 평판표시장치
WO2022198427A1 (zh) 移位寄存器电路及其驱动方法、栅极驱动电路、显示装置
WO2023173259A1 (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
WO2022252092A1 (zh) 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant