CN112992094B - 一种gip电路驱动方法及显示装置 - Google Patents

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Abstract

本发明提供一种GIP电路驱动方法及显示装置，适用于GIP电路中晶体管的临限电压Vth为负值这一情况，通过调整控制信号V1的VGH来达到降低P2点的电压的作用，间接降低晶体管T13的栅源电压Vgs，改善晶体管T13在关态时的漏电情况。Q点不受漏电的影响，GIP电路仍可正常输出信号，这改善显示装置的显示品质，提升显示装置的观感，进而提高显示装置的竞争力。同时，GIP电路的结构简单，成本低，可以提升产品的品质与良率。

Description

一种GIP电路驱动方法及显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种GIP电路驱动方法。
背景技术
近年来，显示装置已进入产品多元化，由于产品的多样化应用与客端需求，显示装置在向着轻、薄、低功耗与低成本方面发展。其中，低成本与低功耗是相对重要得课题，为达到此需求，通常是导入金属氧化物(MOX)晶体管来达到此目的。
金属氧化物(MOX)晶体管相较于硅材料的晶体管来说，金属氧化物(MOX)晶体管的优势在于高电子迁移率。当金属氧化物(MOX)晶体管和硅材料的晶体管在相同的充电能力下，因为金属氧化物晶体管的尺寸会比硅材料的晶体管的尺较小，因此金属氧化物晶体管的功耗比硅材料的晶体管的功耗低。但是，金属氧化物晶体管的临限电压Vth特性比硅材料的晶体管的Vth特性偏负些，金属氧化物晶体管的临限电压Vth的数值也有可能为负值。
为了降低显示面板的制造成本并借以实现窄边框的目的，在制造过程中通常采用GIP(Gate in Panel，门面板)技术，直接将栅极电路(即GIP电路)集成于平板显示面板上。当GIP电路中晶体管的临限电压Vth为负值时，会造成元件发生漏电，Q点受漏电影响后会无法保持(holding)电压准位。当栅源电压VGS比临限电压Vth大则有漏电产生，差值越大则漏电越大。
发明内容
为此，需要提供一种GIP电路驱动方法及显示装置，解决GIP电路中的晶体管的临限电压Vth为负值时，元件发生漏电，进而影响到栅极线G(n)输出信号的能力。
为实现上述目的，本实施例提供一种GIP电路驱动方法，所述GIP电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13和电容；
所述晶体管T1的控制端连接栅极线G(n-1)，所述晶体管T1的输入端连接电压信号Vfwd，所述晶体管T1的输出端连接所述晶体管T2的控制端、所述晶体管T4的控制端和所述晶体管T12的控制端；
所述晶体管T2的输出端连接电压信号VGL，所述晶体管T2的输入端连接所述晶体管T3的控制端、所述晶体管T8的输出端、所述晶体管T10的输入端和所述晶体管T6的控制端；
所述晶体管T3的输入端连接到所述晶体管T1的输出端与所述晶体管T4的控制端相连接的线路上，所述晶体管T3的输出端连接电压信号VGL；
所述晶体管T4的输入端连接时钟信号CK，所述晶体管T4的输出端连接所述晶体管T5的输入端和栅极线G(n)；
所述晶体管T5的控制端连接所述晶体管T12的输入端，所述晶体管T5的输出端连接电压信号VGL；
所述晶体管T6的输入端连接所述电容的第一极板和栅极线G(n)，所述晶体管T6的输出端连接电压信号VGL，所述电容的第二极板连接到所述晶体管T1的输出端与所述晶体管T4的输入端相连接的线路上；
所述晶体管T7的控制端连接栅极线G(n+1)，所述晶体管T7的输入端连接电压信号Vbwd，所述晶体管T7的输出端连接所述晶体管T2的控制端、所述晶体管T4的控制端和所述晶体管T12的控制端；
控制信号V2连接所述晶体管T8的控制端、所述晶体管T8的输入端和所述晶体管T11的控制端；
控制信号V1连接所述晶体管T9的控制端、所述晶体管T9的输入端和所述晶体管T10的控制端，所述晶体管T9的输出端连接到所述晶体管T5的控制端与所述晶体管T12的输入端相连接的线路上，所述晶体管T10的输出端连接电压信号VGL；
所述晶体管T11的输入端连接到所述晶体管T5的控制端与所述晶体管T12的输入端相连接的线路上，所述晶体管T11的输出端连接电压信号VGL；
所述晶体管T12的输出端连接电压信号VGL；
所述晶体管T13的控制端连接到所述晶体管T5的控制端与所述晶体管T12的输入端相连接的线路上，所述晶体管T13的输入端连接到所述晶体管T1的输出端与所述晶体管T4的控制端相连接的线路上，所述晶体管T13的输出端连接电压信号VGL；
所述驱动方法用于驱动所述GIP电路执行如下步骤：
在第一预设时间的预充阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入低电位，栅极线G(n-1)写入高电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位；
在第一预设时间的输出阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入高电位，栅极线G(n+1)写入低电位；
在第一预设时间的复位阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入低电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入高电位；
在第一预设时间的复位完成阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位；
在第一预设时间中，控制信号V1写入的电位小于电压信号VGH的电位。
进一步地，控制信号V1写入的电位数值和电压信号VGH的电位数值的差在7V以上，在9V以下。
进一步地，电压信号VGH写入的电位在13V以上，电压信号VGH写入的电位在15V以下，控制信号V1写入的电位在6V以上，控制信号V1写入的电位在7V以上。
进一步地，所述第一预设时间为一帧。
进一步地，所述驱动方法还包括如下步骤：
在第二预设时间的预充阶段，控制信号V1写入低电位，控制信号V2写入高电位，时钟信号CK写入低电位，栅极线G(n-1)写入高电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位；
在第二预设时间的输出阶段，控制信号V1写入低电位，控制信号V2写入高电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入高电位，栅极线G(n+1)写入低电位；
在第二预设时间的复位阶段，控制信号V1写入低电位，控制信号V2写入高电位，时钟信号CK写入低电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入高电位；
在第二预设时间的复位完成阶段，控制信号V1写入低电位，控制信号V2写入高电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位。
进一步地，所述第二预设时间为一帧，所述第二预设时间位于第一预设时间之后。
进一步地，所述晶体管T12的尺寸大于所述晶体管T9的尺寸。
进一步地，晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12和晶体管T13均的半导体层为金属氧化物。
本实施例还提供一种显示装置，包括GIP电路和驱动芯片，所述驱动芯片用于驱动GIP电路执行如下步骤：
在第一预设时间的预充阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入低电位，栅极线G(n-1)写入高电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位；
在第一预设时间的输出阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入高电位，栅极线G(n+1)写入低电位；
在第一预设时间的复位阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入低电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入高电位；
在第一预设时间的复位完成阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位。
进一步地，所述显示装置为LCD显示装置。
区别于现有技术，上述技术方案适用于GIP电路中晶体管的临限电压Vth为负值这一情况，通过调整控制信号V1的VGH来达到降低P2点的电压的作用，间接降低晶体管T13的栅源电压Vgs，改善晶体管T13在关态时的漏电情况。Q点不受漏电的影响，GIP电路仍可正常输出信号，这改善显示装置的显示品质，提升显示装置的观感，进而提高显示装置的竞争力。同时，GIP电路的结构简单，成本低，可以提升产品的品质与良率。
附图说明
图1为本实施例所述GIP电路的结构示意图；
图2为本实施例所述GIP电路的时序图；
图3为本实施例所述GIP电路在预充阶段的结构示意图；
图4为本实施例所述GIP电路在输出阶段的结构示意图；
图5为本实施例所述GIP电路在复位阶段的结构示意图；
图6为本实施例所述GIP电路在复位完成阶段的结构示意图；
图7为本实施例采用现有驱动方法所述GIP电路来驱动的电位图；
图8为采用本实施例的驱动方法来驱动所述GIP电路的电位图；
具体实施方式
为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。
请参阅图1至图8，本实施例一种GIP电路驱动方法。所述GIP电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13和电容。所述晶体管T1的控制端连接栅极线G(n-1)，所述晶体管T1的输入端连接电压信号Vfwd，所述晶体管T1的输出端连接所述晶体管T2的控制端、所述晶体管T4的控制端和所述晶体管T12的控制端。所述晶体管T2的输出端连接电压信号VGL，所述晶体管T2的输入端连接所述晶体管T3的控制端、所述晶体管T8的输出端、所述晶体管T10的输入端和所述晶体管T6的控制端。所述晶体管T3的输入端连接到所述晶体管T1的输出端与所述晶体管T4的控制端相连接的线路上，所述晶体管T3的输出端连接电压信号VGL。所述晶体管T4的输入端连接时钟信号CK，所述晶体管T4的输出端连接所述晶体管T5的输入端和栅极线G(n)。所述晶体管T5的控制端连接所述晶体管T12的输入端，所述晶体管T5的输出端连接电压信号VGL。所述晶体管T6的输入端连接所述电容的第一极板和栅极线G(n)，所述晶体管T6的输出端连接电压信号VGL，所述电容的第二极板连接到所述晶体管T1的输出端与所述晶体管T4的输入端相连接的线路上。所述晶体管T7的控制端连接栅极线G(n+1)，所述晶体管T7的输入端连接电压信号Vbwd，所述晶体管T7的输出端连接所述晶体管T2的控制端、所述晶体管T4的控制端和所述晶体管T12的控制端。控制信号V2连接所述晶体管T8的控制端、所述晶体管T8的输入端和所述晶体管T11的控制端。控制信号V1连接所述晶体管T9的控制端、所述晶体管T9的输入端和所述晶体管T10的控制端，所述晶体管T9的输出端连接到所述晶体管T5的控制端与所述晶体管T12的输入端相连接的线路上，所述晶体管T10的输出端连接电压信号VGL。所述晶体管T11的输入端连接到所述晶体管T5的控制端与所述晶体管T12的输入端相连接的线路上，所述晶体管T11的输出端连接电压信号VGL。所述晶体管T12的输出端连接电压信号VGL。所述晶体管T13的控制端连接到所述晶体管T5的控制端与所述晶体管T12的输入端相连接的线路上，所述晶体管T13的输入端连接到所述晶体管T1的输出端与所述晶体管T4的控制端相连接的线路上，所述晶体管T13的输出端连接电压信号VGL。
在所述晶体管T3的输入端、所述晶体管T1的输出端和所述晶体管T4的控制端相连接的线路上设置Q点。在所述晶体管T8的输出端、所述晶体管T2的输入端、所述晶体管T6的控制端相连接的线路上设置P1点。在所述晶体管T9的输出端、所述晶体管T5的控制端和所述晶体管T12的输入端相连接的线路上设置P2点。
当该级GIP电路处于充能和输出阶段过渡的时间间隔内时，理论上这个时间段Q点处于浮动(floating)状态。以控制信号V1写入高电位，控制信号V2写入低电位，GIP为16phase为例。若晶体管T13元件的临限电压Vth为负值，意味着晶体管T13在关态情况下漏电，导致Q点的电压下降，保持开启状态的晶体管T12在受Q点的影响，晶体管T12的开启电流减小，影响P2点下拉L，从而影响此刻受P2点作用而保持关闭状态的晶体管T3元件的漏电流增大，通过此循环将导致Q点持续下拉。
请参阅图7，图7为采用现有驱动方法来驱动该GIP电路，GIP电路中的G(1)级传给G(9)，在520.0微秒(us)时，GOUT(1)给GOUT(9)充能，Q(9)电压上升。充能结束后，Q(9)处于floating状态，Q(9)持续通过晶体管T13下拉直至0V。后面CK(9)达到VGH时，Q(9)的电压一直维持在较低的范围，导致GOUT(9)无法正常输出，继而中断GIP电路的级传。需要说明的是，GOUT(9)表示第9级上的输出线，即第九级GIP电路上的栅极线G(n)。需要说明的是，图7上的横轴的单位为秒(时间单位)，纵轴的单位为伏特(电压单位)。
请参阅图2，所述驱动方法用于驱动所述GIP电路执行如下步骤：在第一预设时间的预充阶段(Set)，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入低电位，栅极线G(n-1)写入高电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位。在第一预设时间的输出阶段(Boot-strapping)，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入高电位，栅极线G(n+1)写入低电位。在第一预设时间的复位阶段(Reset)，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入低电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入高电位。在第一预设时间的复位完成阶段(Next)，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位。在第一预设时间中，控制信号V1写入的电位小于电压信号VGH的电位。
需要说明的是，电压信号VGH就是电路信号默认写入的高电位，电路信号像时钟信号CK、电压信号Vfwd这些信号。电压信号VGL就是电路信号默认写入的低电位。控制信号V1和控制信号V2写入的高电位分别是VGH1和VGH2，这通过驱动芯片(即驱动IC)来实现。
请参阅图8，所述驱动方法驱动的GIP电路中的GOUT(9)在550微秒(us)时，其电压逐渐上升，之后达到13V。在560微秒后，GOUT(9)的电位才逐渐下降，GOUT(9)是正常输出资料到显示装置上。
需要说明的是，预充阶段、输出阶段、复位阶段、复位完成阶段这四个阶段为自先而后的顺序。在这四个阶段中，电压信号Vfwd均写入高电位，电压信号VBwd均写入低电位。电压信号Vfwd写入的是高电位，我们可以设定电压信号Vfwd写入的高电位为15伏(V)，这相当于电压信号VGH为15伏(V)。而电压信号Vbwd写入的是低电位，我们可以设定电压信号Vbwd写入的低电位为-10伏(V)。
需要说明的是，控制信号V1和控制信号V2二者为交替工作，即在一段预设时间(可以为第一预设时间)内，控制信号V1写入高电位，控制信号V2写入低电位，而在下一段预设时间(可以为第二预设时间)内，控制信号V1写入低电位，控制信号V2写入高电位。GIP电路中除控制信号V1和控制信号V2外的输入信号默认的高电位设置值为VGH，低电位设置为VGL。此时，控制信号V1的高电位为VGH1，低电位为VGL；控制信号V2的高电位VGH2，低电位为VGL；VGH1和VGH2的值一样。
请参阅图3，在预充阶段，GIP电路中所述晶体管T12的尺寸大于所述晶体管T9的尺寸。晶体管T9的尺寸较小，因此晶体管T12的放电的能力比晶体管T9的充电能力强。
请参阅图4，在输出阶段，原本Q点的电压为H，附图上的H表示高电位(Highpotential)，附图上的L表示低电位(Low potential)。Q点四周的晶体管关闭。Q点在受到时钟信号CK的作用，Q点的电压变为2H。
请参阅图5，图5为本实施例所述GIP电路在复位阶段的结构示意图。
请参阅图6，在复位完成阶段，控制信号V1和控制信号V2的时间差刚好为一个Frame，所以设V1为高电位，控制信号V2为低电位，两者电压的极性相反，即控制信号V1开P2点，控制信号V2开P1点，皆会拉低Q点电压。
上述技术方案从循环效益的源头(晶体管T13的关态漏电)入手，晶体管T13的关态稳定性与晶体管T13的栅源电压Vgs和晶体管T13的临限电压Vth的大小有关。当栅源电压Vgs比临限电压大，晶体管T13则有漏电流产生，而且二者的差值越大，则晶体管T13的漏电越大。晶体管T13的临限电压Vth＝P2-VGL，临限电压Vth不变，VGL不变，则考虑降低P2点的电压。
上述技术方案适用于GIP电路中晶体管的临限电压Vth为负值这一情况，通过调整控制信号V1的VGH来达到降低P2点的电压的作用，间接降低晶体管T13的栅源电压Vgs，改善晶体管T13在关态时的漏电情况。Q点不受漏电的影响，GIP电路仍可正常输出信号，这改善显示装置的显示品质，提升显示装置的观感，进而提高显示装置的竞争力。同时，GIP电路的结构简单，成本低，可以提升产品的品质与良率。
在本实施例中，控制信号V1写入的电位和电压信号VGH的电位的差在7V以上，在9V以下，此时GIP电路的稳定性最佳。
在优选的实施例中，电压信号VGH写入的电位在13V以上，电压信号VGH写入的电位在15V以下，控制信号V1写入的电位在6V以上，控制信号V1写入的电位在7V以上。具体的，当电压信号VGH为13V时，控制信号V1从10V减小到6V，GIP级传数量逐渐改善，电压信号VGH与控制信号V1的差值为7V；当电压信号VGH为14V时，控制信号V1从10V减小到6V，GIP级传数量逐渐改善，电压信号VGH与控制信号V1的差值为8V；当电压信号VGH为15V时，控制信号V1从10V减小到6V，级传数量同样逐渐改善，电压信号VGH与控制信号V1的差值为9V。
在某些实施例中，控制信号V1写入的电位和电压信号VGH的电位的差在7V以下，或者在9V以上，也是可以的。例如电压信号VGH的电位为15V，控制信号V1的电位为9V；电压信号VGH的电位为15V，控制信号V1的电位为10V；电压信号VGH的电位为14V，控制信号V1的电位为4V；电压信号VGH的电位为13V，控制信号V1的电位为4V等。
在本实施例中，所述第一预设时间为一帧。在某些实施例中，所述第一预设时间为两帧、三帧、四帧等任意的时间。
在本实施例中，所述驱动方法还包括如下步骤：
在第二预设时间的预充阶段，控制信号V1写入低电位，控制信号V2写入高电位，时钟信号CK写入低电位，栅极线G(n-1)写入高电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位。在第二预设时间的输出阶段，控制信号V1写入低电位，控制信号V2写入高电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入高电位，栅极线G(n+1)写入低电位。在第二预设时间的复位阶段，控制信号V1写入低电位，控制信号V2写入高电位，时钟信号CK写入低电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入高电位。在第二预设时间的复位完成阶段，控制信号V1写入低电位，控制信号V2写入高电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位。
此时，在合理范围内增大VGH1的电压，可以增加GIP级传的数量。VGH1为控制信号V1外的元件的写入电压。增加VGH1的电位，使得VGH1的电位和电压信号VGH的电位之间的差值(VGH1的电位减电压信号VGH的电位)在7V以上，在9V以下，可以实现稳定GIP电路的稳定性，避免GIP电路出现异常，影响到画面的正常显示。
在本实施例中，所述第二预设时间为一帧，所述第二预设时间位于第一预设时间之后。
在本实施例中，晶体管作为开关来控制线路的导通与否。所述晶体管T1、所述晶体管T2、所述晶体管T3、所述晶体管T4、所述晶体管T5、所述晶体管T6、所述晶体管T7、所述晶体管T8、所述晶体管T9、所述晶体管T10、所述晶体管T11、所述晶体管T12和所述晶体管T13均为薄膜晶体管。薄膜晶体管来驱动液晶像素点可以达到高速度、高亮度、高对比度的显示屏幕信息。
在某些实施例中，所述晶体管T1、所述晶体管T2、所述晶体管T3、所述晶体管T4、所述晶体管T5、所述晶体管T6、所述晶体管T7、所述晶体管T8、所述晶体管T9、所述晶体管T10、所述晶体管T11、所述晶体管T12和所述晶体管T13均为MOS管。
在本实施例中，晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12和晶体管T13均的半导体层为金属氧化物，金属氧化物可以为铟镓锌氧化物(IGZO)、氧化铟锌(IZO)等。在薄膜晶体管中，半导体层也被称作为有源层。金属氧化物晶体管的架构的尺寸会比硅材料的晶体管的尺较小，其功耗低，金属氧化物晶体管被广泛地应用于显示面板领域中。
在本实施例中，GIP电路通过栅极线G(n)连接显示装置上的像素，每个子像素处理一个色彩通道，使得显示装置可以显示画面。
本实施例还提供一种显示装置，包括GIP电路和驱动芯片。所述驱动芯片用于驱动GIP电路执行如下步骤：
在第一预设时间的预充阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入低电位，栅极线G(n-1)写入高电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位。在第一预设时间的输出阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入高电位，栅极线G(n+1)写入低电位。在第一预设时间的复位阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入低电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入高电位。在第一预设时间的复位完成阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位。在第一预设时间中，控制信号V1写入的电位小于电压信号VGH的电位。
所述GIP电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13和电容。所述晶体管T1的控制端连接栅极线G(n-1)，所述晶体管T1的输入端连接电压信号Vfwd，所述晶体管T1的输出端连接所述晶体管T2的控制端、所述晶体管T4的控制端和所述晶体管T12的控制端。所述晶体管T2的输出端连接电压信号VGL，所述晶体管T2的输入端连接所述晶体管T3的控制端、所述晶体管T8的输出端、所述晶体管T10的输入端和所述晶体管T6的控制端。所述晶体管T3的输入端连接到所述晶体管T1的输出端与所述晶体管T4的控制端相连接的线路上，所述晶体管T3的输出端连接电压信号VGL。所述晶体管T4的输入端连接时钟信号CK，所述晶体管T4的输出端连接所述晶体管T5的输入端和栅极线G(n)。所述晶体管T5的控制端连接所述晶体管T12的输入端，所述晶体管T5的输出端连接电压信号VGL。所述晶体管T6的输入端连接所述电容的第一极板和栅极线G(n)，所述晶体管T6的输出端连接电压信号VGL，所述电容的第二极板连接到所述晶体管T1的输出端与所述晶体管T4的输入端相连接的线路上。所述晶体管T7的控制端连接栅极线G(n+1)，所述晶体管T7的输入端连接电压信号Vbwd，所述晶体管T7的输出端连接所述晶体管T2的控制端、所述晶体管T4的控制端和所述晶体管T12的控制端。控制信号V2连接所述晶体管T8的控制端、所述晶体管T8的输入端和所述晶体管T11的控制端。控制信号V1连接所述晶体管T9的控制端、所述晶体管T9的输入端和所述晶体管T10的控制端，所述晶体管T9的输出端连接到所述晶体管T5的控制端与所述晶体管T12的输入端相连接的线路上，所述晶体管T10的输出端连接电压信号VGL。所述晶体管T11的输入端连接到所述晶体管T5的控制端与所述晶体管T12的输入端相连接的线路上，所述晶体管T11的输出端连接电压信号VGL。所述晶体管T12的输出端连接电压信号VGL。所述晶体管T13的控制端连接到所述晶体管T5的控制端与所述晶体管T12的输入端相连接的线路上，所述晶体管T13的输入端连接到所述晶体管T1的输出端与所述晶体管T4的控制端相连接的线路上，所述晶体管T13的输出端连接电压信号VGL。
在本实施例中，显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、等任何具有显示功能的产品或部件。所述显示装置为LCD显示装置或者OLED显示装置。LCD是Liquid Crystal Display的简称，中文为液晶显示器。LCD显示装置的优势是体积小、功耗低和高亮度。OLED是Organic Light-Emitting Diode的简称，中文为有机电激光显示或者有机发光半导体。OLED显示装置具有轻薄、亮度高、功耗低、响应快、清晰度高、柔性好、发光效率高等特点，能满足消费者对显示技术的新需求。
需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本发明的专利保护范围。因此，基于本发明的创新理念，对本文所述实施例进行的变更和修改，或利用本发明说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本发明的专利保护范围之内。

Claims (10)

1.一种GIP电路驱动方法，其特征在于，所述GIP电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13和电容；
所述晶体管T1的控制端连接栅极线G(n-1)，所述晶体管T1的输入端连接电压信号Vfwd，所述晶体管T1的输出端连接所述晶体管T2的控制端、所述晶体管T4的控制端和所述晶体管T12的控制端；
所述晶体管T2的输出端连接电压信号VGL，所述晶体管T2的输入端连接所述晶体管T3的控制端、所述晶体管T8的输出端、所述晶体管T10的输入端和所述晶体管T6的控制端；
所述晶体管T3的输入端连接到所述晶体管T1的输出端与所述晶体管T4的控制端相连接的线路上，所述晶体管T3的输出端连接电压信号VGL；
所述晶体管T4的输入端连接时钟信号CK，所述晶体管T4的输出端连接所述晶体管T5的输入端和栅极线G(n)；
所述晶体管T5的控制端连接所述晶体管T12的输入端，所述晶体管T5的输出端连接电压信号VGL；
所述晶体管T6的输入端连接所述电容的第一极板和栅极线G(n)，所述晶体管T6的输出端连接电压信号VGL，所述电容的第二极板连接到所述晶体管T1的输出端与所述晶体管T4的输入端相连接的线路上；
所述晶体管T7的控制端连接栅极线G(n+1)，所述晶体管T7的输入端连接电压信号Vbwd，所述晶体管T7的输出端连接所述晶体管T2的控制端、所述晶体管T4的控制端和所述晶体管T12的控制端；
控制信号V2连接所述晶体管T8的控制端、所述晶体管T8的输入端和所述晶体管T11的控制端；
控制信号V1连接所述晶体管T9的控制端、所述晶体管T9的输入端和所述晶体管T10的控制端，所述晶体管T9的输出端连接到所述晶体管T5的控制端与所述晶体管T12的输入端相连接的线路上，所述晶体管T10的输出端连接电压信号VGL；
所述晶体管T11的输入端连接到所述晶体管T5的控制端与所述晶体管T12的输入端相连接的线路上，所述晶体管T11的输出端连接电压信号VGL；
所述晶体管T12的输出端连接电压信号VGL；
所述晶体管T13的控制端连接到所述晶体管T5的控制端与所述晶体管T12的输入端相连接的线路上，所述晶体管T13的输入端连接到所述晶体管T1的输出端与所述晶体管T4的控制端相连接的线路上，所述晶体管T13的输出端连接电压信号VGL；
所述驱动方法用于驱动所述GIP电路执行如下步骤：
在第一预设时间的预充阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入低电位，栅极线G(n-1)写入高电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位；
在第一预设时间的输出阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入高电位，栅极线G(n+1)写入低电位；
在第一预设时间的复位阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入低电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入高电位；
在第一预设时间的复位完成阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位；
在第一预设时间中，控制信号V1写入的电位小于电压信号VGH的电位。
2.根据权利要求1所述的一种GIP电路驱动方法，其特征在于，控制信号V1写入的电位数值和电压信号VGH的电位数值的差在7V以上，在9V以下。
3.根据权利要求1或2所述的一种GIP电路驱动方法，其特征在于，电压信号VGH写入的电位在13V以上，电压信号VGH写入的电位在15V以下，控制信号V1写入的电位在6V以上，控制信号V1写入的电位在7V以上。
4.根据权利要求1所述的一种GIP电路驱动方法，其特征在于，所述第一预设时间为一帧。
5.根据权利要求1所述的一种GIP电路驱动方法，其特征在于，所述驱动方法还包括如下步骤：
在第二预设时间的预充阶段，控制信号V1写入低电位，控制信号V2写入高电位，时钟信号CK写入低电位，栅极线G(n-1)写入高电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位；
在第二预设时间的输出阶段，控制信号V1写入低电位，控制信号V2写入高电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入高电位，栅极线G(n+1)写入低电位；
在第二预设时间的复位阶段，控制信号V1写入低电位，控制信号V2写入高电位，时钟信号CK写入低电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入高电位；
在第二预设时间的复位完成阶段，控制信号V1写入低电位，控制信号V2写入高电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位。
6.根据权利要求5所述的一种GIP电路驱动方法，其特征在于，所述第二预设时间为一帧，所述第二预设时间位于第一预设时间之后。
7.根据权利要求1所述的一种GIP电路驱动方法，其特征在于，所述晶体管T12的尺寸大于所述晶体管T9的尺寸。
8.根据权利要求1所述的一种GIP电路驱动方法，其特征在于，晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12和晶体管T13均的半导体层为金属氧化物。
9.一种显示装置，其特征在于，包括GIP电路和驱动芯片，所述GIP电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13和电容；
所述晶体管T1的控制端连接栅极线G(n-1)，所述晶体管T1的输入端连接电压信号Vfwd，所述晶体管T1的输出端连接所述晶体管T2的控制端、所述晶体管T4的控制端和所述晶体管T12的控制端；
所述晶体管T2的输出端连接电压信号VGL，所述晶体管T2的输入端连接所述晶体管T3的控制端、所述晶体管T8的输出端、所述晶体管T10的输入端和所述晶体管T6的控制端；
所述晶体管T3的输入端连接到所述晶体管T1的输出端与所述晶体管T4的控制端相连接的线路上，所述晶体管T3的输出端连接电压信号VGL；
所述晶体管T4的输入端连接时钟信号CK，所述晶体管T4的输出端连接所述晶体管T5的输入端和栅极线G(n)；
所述晶体管T5的控制端连接所述晶体管T12的输入端，所述晶体管T5的输出端连接电压信号VGL；
所述晶体管T6的输入端连接所述电容的第一极板和栅极线G(n)，所述晶体管T6的输出端连接电压信号VGL，所述电容的第二极板连接到所述晶体管T1的输出端与所述晶体管T4的输入端相连接的线路上；
所述晶体管T7的控制端连接栅极线G(n+1)，所述晶体管T7的输入端连接电压信号Vbwd，所述晶体管T7的输出端连接所述晶体管T2的控制端、所述晶体管T4的控制端和所述晶体管T12的控制端；
控制信号V2连接所述晶体管T8的控制端、所述晶体管T8的输入端和所述晶体管T11的控制端；
控制信号V1连接所述晶体管T9的控制端、所述晶体管T9的输入端和所述晶体管T10的控制端，所述晶体管T9的输出端连接到所述晶体管T5的控制端与所述晶体管T12的输入端相连接的线路上，所述晶体管T10的输出端连接电压信号VGL；
所述晶体管T11的输入端连接到所述晶体管T5的控制端与所述晶体管T12的输入端相连接的线路上，所述晶体管T11的输出端连接电压信号VGL；
所述晶体管T12的输出端连接电压信号VGL；
所述晶体管T13的控制端连接到所述晶体管T5的控制端与所述晶体管T12的输入端相连接的线路上，所述晶体管T13的输入端连接到所述晶体管T1的输出端与所述晶体管T4的控制端相连接的线路上，所述晶体管T13的输出端连接电压信号VGL；
所述驱动芯片用于驱动GIP电路执行如下步骤：
在第一预设时间的预充阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入低电位，栅极线G(n-1)写入高电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位；
在第一预设时间的输出阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入高电位，栅极线G(n+1)写入低电位；
在第一预设时间的复位阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入低电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入高电位；
在第一预设时间的复位完成阶段，控制信号V1写入高电位，控制信号V2写入低电位，时钟信号CK写入高电位，栅极线G(n-1)写入低电位，栅极线G(n)写入低电位，栅极线G(n+1)写入低电位；
在第一预设时间中，控制信号V1写入的电位小于电压信号VGH的电位。
10.根据权利要求9所述的一种显示装置，其特征在于，所述显示装置为LCD显示装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113870787A (zh) * 2021-09-29 2021-12-31 华映科技（集团）股份有限公司 一种解决Vth为负值时无法动作的GIP电路及其驱动方法
CN114942707B (zh) * 2022-06-08 2024-05-10 福建华佳彩有限公司 一种提升gip驱动电路稳定性的触控显示屏

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101567160A (zh) * 2009-05-31 2009-10-28 上海广电光电子有限公司 Gip型液晶显示面板及其检测方法
CN110428785A (zh) * 2019-06-26 2019-11-08 福建华佳彩有限公司 Tft面板控制电路
CN112331149A (zh) * 2020-10-27 2021-02-05 福建华佳彩有限公司 一种栅极电路及驱动方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101441958B1 (ko) * 2012-09-28 2014-09-18 엘지디스플레이 주식회사 박막트랜지스터 보상회로를 포함하는 액정표시장치
CN104882108B (zh) * 2015-06-08 2017-03-29 深圳市华星光电技术有限公司 基于氧化物半导体薄膜晶体管的goa电路
KR102499314B1 (ko) * 2015-12-31 2023-02-10 엘지디스플레이 주식회사 게이트 드라이버 및 이를 포함하는 디스플레이 장치
KR102558898B1 (ko) * 2015-12-31 2023-07-24 엘지디스플레이 주식회사 Gip 구동 장치 및 이를 구비하는 유기발광 표시 장치
CN111161657A (zh) * 2020-01-19 2020-05-15 福建华佳彩有限公司 一种gip检测电路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101567160A (zh) * 2009-05-31 2009-10-28 上海广电光电子有限公司 Gip型液晶显示面板及其检测方法
CN110428785A (zh) * 2019-06-26 2019-11-08 福建华佳彩有限公司 Tft面板控制电路
CN112331149A (zh) * 2020-10-27 2021-02-05 福建华佳彩有限公司 一种栅极电路及驱动方法

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