CN214624390U - 一种gip电路 - Google Patents
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Abstract
本实用新型公布一种GIP电路，在所述晶体管T5的控制端、晶体管T8的输入端、晶体管T10的控制端、晶体管T2的输出端和晶体管T6的输出端的交汇处设置Q点，即晶体管T2的输出端到晶体管T4的控制端之间的电位与Q点的电位相同。在晶体管T1的输出端连接到所述晶体管T5的输出端和晶体管T9的输入端相连接的线路上设置Qb点。上述技术方案通过设置Qb节点来抑制Q点的电压，Q点的电压不会受到晶体管的漏电影响而下降，进而稳定栅极线G(n)传输的输出波形，进一步提高显示屏的显示质量，提高显示屏的竞争力。
Description
技术领域
本实用新型涉及显示技术领域，尤其涉及一种GIP电路。
背景技术
当前信息化社会下，人们往往通过各种各样的显示屏来获取信息。对于显示屏来说，画面的显示质量是非常重要的。为了降低显示屏的制造成本，并实现窄边框的目的，在制造过程中通常采用GIP(Gate in Panel，门面板)技术，将栅极电路(即GIP电路)集成于平板显示面板上。
GIP电路的输出波形易受晶体管的漏电影响，导致GIP电路的输出波形出现失真，失真的输出波形又会造成显示区域的晶体管开启和关闭出现异常，影响显示屏的显示质量。
实用新型内容
为此，需要提供一种GIP电路，解决GIP电路的输出波形受晶体管的漏电所影响，导致显示画面出现异常的问题。
为实现上述目的，本实施例提供了一种GIP电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13和电容；
所述晶体管T1的控制端连接栅极线G(n-4)，所述晶体管T1的输入端连接电压信号FW，所述晶体管T1的输出端连接晶体管T2的输入端；
所述晶体管T2的控制端连接栅极线G(n-4)，所述晶体管T2的输出端连接所述晶体管T4的控制端、所述晶体管T5的控制端、所述晶体管T6的输出端、所述晶体管T8的输入端和所述晶体管T10的控制端；
所述晶体管T3的控制端连接时钟信号CKn，所述晶体管T3的输入端连接电压信号VGH，所述晶体管T3的输出端连接晶体管T4的输入端、晶体管T8的控制端和晶体管T9的控制端；
所述晶体管T4的输出端连接电压信号VGL；
所述晶体管T5的输入端连接电压信号VGH，所述晶体管T5的输出端连接到晶体管T1的输出端和晶体管T2的输入端相连接的线路、晶体管T8的输出端和晶体管T9的输入端相连接的线路、晶体管T6的输入端和晶体管T7的输出端相连接的线路上；
所述晶体管T6的控制端和所述晶体管T7的控制端均连接栅极线G(n+4)，所述晶体管T7的输入端连接电压信号BW；
所述晶体管T8的输入端还连接晶体管T5的控制端；
所述晶体管T9的输出端连接电压信号VGL；
所述晶体管T10的输入端连接时钟信号CKn，所述晶体管T10的输出端连接电容的第二极板、晶体管T12的输入端和栅极线G(n)，所述晶体管T10的控制端还连接电容的第一极板；
所述晶体管T11的控制端连接时钟信号CK(n+4)，所述晶体管T11的输入端连接晶体管T8的控制端，所述晶体管T11的输出端连接电压信号VGL；
所述晶体管T12的控制端连接晶体管T8的控制端，所述晶体管T12的输出端连接电压信号VGL；
所述晶体管T13的控制端连接时钟信号CK(n+4)，所述晶体管T13的输入端连接栅极线G(n)，所述晶体管T13的输出端连接电压信号VGL。
进一步地，所述GIP电路通过所述栅极线G(n)连接显示屏上的像素。
进一步地，所述GIP电路为多个，所述像素为多个；
多个的像素阵列排布在显示屏上，每个像素均连接一个所述电路的栅极线G(n)。
进一步地，所述显示屏为LCD的显示屏。
进一步地，所述晶体管T1的输入端、所述晶体管T2的输入端、所述晶体管T3的输入端、所述晶体管T4的输入端、所述晶体管T5的输入端、所述晶体管T6的输入端、所述晶体管T7的输入端、所述晶体管T8的输入端、所述晶体管T9的输入端、所述晶体管T10的输入端、所述晶体管T11的输入端、所述晶体管T12的输入端和所述晶体管T13的输入端均为漏极。
区别于现有技术，在所述晶体管T5的控制端、晶体管T8的输入端、晶体管T10的控制端、晶体管T2的输出端和晶体管T6的输出端的交汇处设置Q点，即晶体管T2的输出端到晶体管T4的控制端之间的电位与Q点的电位相同。在晶体管T1的输出端连接到所述晶体管T5的输出端和晶体管T9的输入端相连接的线路上设置Qb点。上述技术方案通过设置Qb节点来抑制Q点的电压，Q点的电压不会受到晶体管的漏电影响而下降，进而稳定栅极线G(n)传输的输出波形，进一步提高显示屏的显示质量，提高显示屏的竞争力。
附图说明
图1为本实施例所述GIP电路的结构示意图；
图2为本实施例所述GIP电路的时序图。
具体实施方式
为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。
请参阅图1，本实施例提供一种GIP电路，本实施例的每一级GIP电路共有13颗晶体管。GIP电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13和电容。晶体管是作为开关，用于控制线路的连通或者关断。电容是两个相互靠近的导体，两个导体中间夹一层不导电的绝缘介质，电容用于储存电荷。所述晶体管T1的控制端连接栅极线G(n-4)，所述晶体管T1的输入端连接电压信号FW，所述晶体管T1的输出端连接晶体管T2的输入端。所述晶体管T2的控制端连接栅极线G(n-4)，所述晶体管T2的输出端连接所述晶体管T4的控制端、所述晶体管T5的控制端、所述晶体管T6的输出端、所述晶体管T8的输入端和所述晶体管T10的控制端。所述晶体管T3的控制端连接时钟信号CKn，所述晶体管T3的输入端连接电压信号VGH，所述晶体管T3的输出端连接晶体管T4的输入端、晶体管T8的控制端和晶体管T9的控制端。所述晶体管T4的输出端连接电压信号VGL。所述晶体管T5的输入端连接电压信号VGH，所述晶体管T5的输出端连接到晶体管T1的输出端和晶体管T2的输入端相连接的线路、晶体管T8的输出端和晶体管T9的输入端相连接的线路、晶体管T6的输入端和晶体管T7的输出端相连接的线路上。所述晶体管T6的控制端和所述晶体管T7的控制端均连接栅极线G(n+4)，所述晶体管T7的输入端连接电压信号BW。所述晶体管T8的输入端还连接晶体管T5的控制端。所述晶体管T9的输出端连接电压信号VGL。所述晶体管T10的输入端连接时钟信号CKn，所述晶体管T10的输出端连接电容的第二极板、晶体管T12的输入端和栅极线G(n)，所述晶体管T10的控制端还连接电容的第一极板。所述晶体管T11的控制端连接时钟信号CK(n+4)，所述晶体管T11的输入端连接晶体管T8的控制端，所述晶体管T11的输出端连接电压信号VGL。所述晶体管T12的控制端连接晶体管T8的控制端，所述晶体管T12的输出端连接电压信号VGL。所述晶体管T13的控制端连接时钟信号CK(n+4)，所述晶体管T13的输入端连接栅极线G(n)，所述晶体管T13的输出端连接电压信号VGL。
在所述晶体管T5的控制端、晶体管T8的输入端、晶体管T10的控制端、晶体管T2的输出端和晶体管T6的输出端的交汇处设置Q点，即晶体管T2的输出端到晶体管T4的控制端之间的电位与Q点的电位相同。在晶体管T1的输出端连接到所述晶体管T5的输出端和晶体管T9的输入端相连接的线路上设置Qb点。
上述技术方案通过设置Qb节点来抑制Q点的电压，Q点的电压不会受到晶体管的漏电影响而下降，进而稳定栅极线G(n)传输的输出波形，进一步提高显示屏的显示质量，提高显示屏的竞争力。
在本实施例中，所述GIP电路通过所述栅极线G(n)连接显示屏上的像素。每个像素都有一个明确的位置和被分配的色彩数，所以每个像素(Pixel)处理一个色彩通道。驱动IC是显示屏成像系统的主要部分，是集成了电阻，调节器，比较器和功率晶体管等部件，驱动IC通过GIP电路给像素提供补偿电流的作用。
在本实施例中，所述GIP电路为多个，所述像素为多个。多个的像素阵列排布在显示屏上，每个像素均连接一个所述电路的栅极线G(n)。像素的排列方式可以是RGB排列、京东方排列、钻石排列等，而GIP电路跟随着像素的排列而设置。
在本实施例中，所述显示屏为LCD的显示屏或者OLED的显示屏。LCD是LiquidCrystal Display的简称，中文为液晶显示器。LCD的显示屏的优势是体积小、功耗低和高亮度。OLED是Organic Light-Emitting Diode的简称，中文为有机电激光显示或者有机发光半导体。OLED的显示屏具有轻薄、响应快、清晰度高、柔性好、发光效率高等特点。
在本实施例中，晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，本申请可以使用的晶体管有薄膜晶体管(Thin Film Transistor，缩写TFT)、MOS管(即金属-氧化物-半导体场效应管，缩写MOSFET)、结场效应管等。
在优选的实施例中，所述晶体管T1、所述晶体管T2、所述晶体管T3、所述晶体管T4、所述晶体管T5、所述晶体管T6、所述晶体管T7、所述晶体管T8、所述晶体管T9、所述晶体管T10、所述晶体管T11、所述晶体管T12和所述晶体管T13均为薄膜晶体管。TFT(薄膜晶体管)-LCD(液晶显示器)具有图像细腻逼真、重量轻、功耗低、环保性能好的优点，广泛应用于电视、笔记本电脑、手机、监视器等显示装置上。
在本实施例中，所述晶体管T1的输入端、所述晶体管T2的输入端、所述晶体管T3的输入端、所述晶体管T4的输入端、所述晶体管T5的输入端、所述晶体管T6的输入端、所述晶体管T7的输入端、所述晶体管T8的输入端、所述晶体管T9的输入端、所述晶体管T10的输入端、所述晶体管T11的输入端、所述晶体管T12的输入端和所述晶体管T13的输入端均为漏极。那么，这13个晶体管的输出端为源极。
请参阅图2，本实施例还提供一种GIP电路的驱动方法，应用于上述任意一项实施例所述的一种GIP电路，包括如下步骤：
所述栅极线G(n-4)在t1时刻至t2时刻中写入高电位，所述栅极线G(n-4)在t2时刻至t7时刻写入低电位；
所述栅极线G(n)在t3时刻至t4时刻中写入高电位，所述栅极线G(n)在t1时刻至t3时刻以及t4时刻至t7时刻中写入低电位；
所述栅极线G(n+4)在t5时刻至t6时刻中先写入高电位，后写入低电位，所述栅极线G(n+4)在t1时刻至t5时刻以及t6时刻至t7时刻中写入低电位；
所述时钟信号CKn在t3时刻至t4时刻中写入高电位，所述时钟信号CKn在t6时刻至t4时刻中先写入高电位，后写入低电位，所述时钟信号CKn在t1时刻至t3时刻以及t4时刻至t6时刻中写入低电位；
所述时钟信号CK(n+4)在t1时刻至t2时刻中写入高电位，所述时钟信号CKn在t5时刻至t6时刻中先写入高电位，后写入低电位，所述时钟信号CKn在t2时刻至t5时刻以及t6时刻至t7时刻中写入低电位，所述时钟信号CKn在t7时刻写入高电位；
其中，电压信号FW和电压信号VGH是直流高电压，电压信号FW和电压信号VGH在t1时刻至t7时刻中写入高电位，电压信号BW和电压信号VGL是直流低电压，电压信号BW和电压信号VGL在t1时刻至t7时刻中写入低电位。时钟信号CK(n)与时钟信号CK(n+4)的高电位是VGH电位，时钟信号CK(n)与时钟信号CK(n+4)的低电位是VGL电位。
上述技术方案通过设置Qb节点来抑制Q点的电压，Q点的电压不会受到晶体管的漏电影响而下降，进而稳定栅极线G(n)传输的输出波形，进一步提高显示屏的显示质量，提高显示屏的竞争力。
请参阅图1和图2，结合GIP电路及驱动方法来说明驱动的过程：
在t1时刻，栅极线G(n-4)由低电平变为高电平，此时晶体管T1和晶体管T2均打开，Qb点和Q点均充电至VGH电位。由于Q点电位为高电平，故晶体管T4、晶体管T5和晶体管T10均打开，晶体管T5打开使得Qb点通过晶体管T5的路径接受到VGH的高电位。晶体管T10打开使得栅极线G(n)通过晶体管T10的路径接受到Ckn的低电位。晶体管T4打开，P点的电位通过晶体管T4的路径下拉到VGL低电位，P点设置在晶体管T3的输出端、晶体管T4的输入端和晶体管T8的控制端的交汇处。
在t2时刻，栅极线G(n-4)由高电位转为低电位，此时晶体管T1和晶体管T2均处于关闭状态，此时Q点为浮动(floating)状态。Qb点因为晶体管T5处于开启状态(Q点为高电平)，故Qb点为VGH高电位。
分析可能引起Q点电位下降的漏电路径上的晶体管，如晶体管T1、晶体管T2、晶体管T6、晶体管T7、晶体管T8和晶体管T9。
假设这些晶体管的阈值电压均小于0，进一步分析与Q点直接相连的晶体管，如晶体管T2、晶体管T6和晶体管T8。由于这三个晶体管(晶体管T2、晶体管T6和晶体管T8)的栅源电压VGS等于VGL电位减Qb电位(此时Qb点的电位为高电平)，因此这三个晶体管的VGS远小于0。
所以Q点的电位不会因这些晶体管的漏电流的影响造成电位下降，故Q点的高电位可以很好地维持住。
在t3时刻，时钟信号CKn电位由低电位转为高电位，此时Q点由于电容的耦合作用，Q点电位从原来的高电位继续升高，晶体管T10更加稳定，因此栅极线G(n)输出为时钟信号CKn的高电位。
在t4时刻，时钟信号CKn电位由高电位转为低电位，此时Q点由于电容的耦合作用，Q点电位下降到原来的高电位，晶体管T10仍然维持开启状态，因此栅极线G(n)输出为时钟信号CKn的低电位。
在t5时刻，栅极线G(n+4)由低电位转为高电位，此时晶体管T6与晶体管T7打开，Q点的电位通过此路径放电到低电平。
在t6时刻，时钟信号CKn由低电平转为高电平，此时晶体管T3打开，P点接受到电压信号VGH的高电平，P点电位为高电位，因此晶体管T8、晶体管T9和晶体管T12这三个晶体管处于开启状态，分别将Q点和栅极线G(n)的电位拉低到低电位。
在t7时刻，时钟信号CK(n+4)由低电平转为高电平，此时晶体管T11和晶体管T13打开，分别将P点和栅极线G(n)的输出拉低到VGL准位。
需要说明的是，在t5时刻至t6时刻中，在第一预设时间，所述时钟信号CK(n+4)写入高电位，在第二预设时间，所述时钟信号CK(n+4)写入低电位。第一预设时间可以为t5时刻至t6时刻这一时间长的1/2、1/3、1/4、3/4等，但不局限于此。第一预设时间先于第二预设时间，第二预设时间的时间长为t5时刻至t6时刻的时间长减去第一预设时间的时间长。
需要说明的是，在t6时刻至t7时刻中，在第三预设时间，所述时钟信号CK(n)写入高电位，在第四预设时间，所述时钟信号CK(n)写入低电位。第三预设时间可以为t6时刻至t7时刻这一时间长的1/2、1/3、1/4、3/4等，但不局限于此。第三预设时间先于第四预设时间，第四预设时间的时间长为t6时刻至t7时刻的时间长减去第三预设时间的时间长。
需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本实用新型的专利保护范围。因此，基于本实用新型的创新理念，对本文所述实施例进行的变更和修改，或利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本实用新型专利的保护范围之内。
Claims (5)
1.一种GIP电路，其特征在于，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13和电容；
所述晶体管T1的控制端连接栅极线G(n-4)，所述晶体管T1的输入端连接电压信号FW，所述晶体管T1的输出端连接晶体管T2的输入端；
所述晶体管T2的控制端连接栅极线G(n-4)，所述晶体管T2的输出端连接所述晶体管T4的控制端、所述晶体管T5的控制端、所述晶体管T6的输出端、所述晶体管T8的输入端和所述晶体管T10的控制端；
所述晶体管T3的控制端连接时钟信号CKn，所述晶体管T3的输入端连接电压信号VGH，所述晶体管T3的输出端连接晶体管T4的输入端、晶体管T8的控制端和晶体管T9的控制端；
所述晶体管T4的输出端连接电压信号VGL；
所述晶体管T5的输入端连接电压信号VGH，所述晶体管T5的输出端连接到晶体管T1的输出端和晶体管T2的输入端相连接的线路、晶体管T8的输出端和晶体管T9的输入端相连接的线路、晶体管T6的输入端和晶体管T7的输出端相连接的线路上；
所述晶体管T6的控制端和所述晶体管T7的控制端均连接栅极线G(n+4)，所述晶体管T7的输入端连接电压信号BW；
所述晶体管T8的输入端还连接晶体管T5的控制端；
所述晶体管T9的输出端连接电压信号VGL；
所述晶体管T10的输入端连接时钟信号CKn，所述晶体管T10的输出端连接电容的第二极板、晶体管T12的输入端和栅极线G(n)，所述晶体管T10的控制端还连接电容的第一极板；
所述晶体管T11的控制端连接时钟信号CK(n+4)，所述晶体管T11的输入端连接晶体管T8的控制端，所述晶体管T11的输出端连接电压信号VGL；
所述晶体管T12的控制端连接晶体管T8的控制端，所述晶体管T12的输出端连接电压信号VGL；
所述晶体管T13的控制端连接时钟信号CK(n+4)，所述晶体管T13的输入端连接栅极线G(n)，所述晶体管T13的输出端连接电压信号VGL。
2.根据权利要求1所述的一种GIP电路，其特征在于，所述GIP电路通过所述栅极线G(n)连接显示屏上的像素。
3.根据权利要求2所述的一种GIP电路，其特征在于，所述GIP电路为多个，所述像素为多个；
多个的像素阵列排布在显示屏上，每个像素均连接一个所述电路的栅极线G(n)。
4.根据权利要求2所述的一种GIP电路，其特征在于，所述显示屏为LCD的显示屏。
5.根据权利要求1所述的一种GIP电路，其特征在于，所述晶体管T1的输入端、所述晶体管T2的输入端、所述晶体管T3的输入端、所述晶体管T4的输入端、所述晶体管T5的输入端、所述晶体管T6的输入端、所述晶体管T7的输入端、所述晶体管T8的输入端、所述晶体管T9的输入端、所述晶体管T10的输入端、所述晶体管T11的输入端、所述晶体管T12的输入端和所述晶体管T13的输入端均为漏极。
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