CN214226481U - 一种提高输出波形稳定性的gip电路 - Google Patents

Abstract

本实用新型公布一种提高输出波形稳定性的GIP电路，包括：晶体管T1的控制端和晶体管T21的控制端分别连接栅极线G(n‑8)；晶体管T4的输入端连接时钟信号CKn；晶体管T3连接晶体管T23；晶体管T7和晶体管T22分别连接栅极线G(n+8)；晶体管T12的输出端连接电压信号VGL；晶体管T14的控制端、晶体管T19的控制端、晶体管T15的控制端、晶体管T16的控制端和晶体管T17的控制端分别连接清零信号CLR；极性信号V1分别连接晶体管T8和晶体管T11；极性信号V2分别连接晶体管T10和晶体管T9；上述技术方案通过引入QB节点的电压来抑制Q点的漏电流，使得Q点无漏电的路径，Q点电压不衰减，进而使得栅极线G(n)的输出波形不会失真。

Description

一种提高输出波形稳定性的GIP电路

技术领域

本实用新型涉及显示屏技术领域，尤其涉及一种提高输出波形稳定性的GIP电路。

背景技术

近年来，显示面板目前已进入产品多元化，由于产品的多样化应用与客端需求，显示面板在向着轻、薄、低功耗与低成本方面发展。

为了降低显示面板的制造成本并借以实现窄边框的目的，在制造过程中通常采用GIP(Gate in Panel，门面板)技术，直接将栅极电路(即GIP电路)集成于平板显示面板上。GIP电路的输出波形易受晶体管的漏电影响，从而导致GIP电路的输出波形出现失真的情况。失真的输出波形又会造成显示面板内显示区域的晶体管开启和关闭出现问题，从而导致显示面板的显示出现异常。

实用新型内容

为此，需要提供一种提高输出波形稳定性的GIP电路，解决GIP电路的输出波形易受晶体管的漏电影响的问题。

为实现上述目的，本实施例提供了一种提高输出波形稳定性的GIP电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16、晶体管T17、晶体管T18、晶体管T19、晶体管T20、晶体管T21、晶体管T22、晶体管T23和电容；

晶体管T1的控制端和晶体管T21的控制端分别连接栅极线G(n-8)，晶体管T21的输入端连接电压信号FW，晶体管T21的输出端连接晶体管T1的输入端，晶体管T1的输出端分别连接晶体管T2的控制端、晶体管T4的控制端、晶体管T3的输入端、晶体管T20的控制端、晶体管T7的输出端、晶体管T12的控制端、晶体管T13的输入端和晶体管T14的输入端；

晶体管T2的输入端连接第一线路，第一线路还连接晶体管T3的控制端、晶体管T10的输入端、晶体管T8的输出端、晶体管T6的控制端、晶体管T15的输入端和晶体管T23的控制端，晶体管T2的输出端连接电压信号VGL；

晶体管T4的输入端连接时钟信号CKn，晶体管T4的输出端连接晶体管T5的输入端、晶体管T6的输入端、晶体管T17的输入端和栅极线G(n)，电容的第一极板连接晶体管T4的控制端，电容的第二极板连接晶体管T4的输出端；

晶体管T3的输出端连接晶体管T23的输入端，晶体管T23的输出端连接电压信号VGL，晶体管T20的输入端连接第四线路，晶体管T20的输出端连接第二线路；

第二线路分别连接到晶体管T21的输出端和晶体管T1的输入端相连接的线路、晶体管T3的输出端和晶体管T23的输入端相连接的线路、晶体管T7的输入端和晶体管T22相连接的线路、晶体管T13的输出端和晶体管T18的输入端相连接的线路以及晶体管T14的输出端和晶体管T19的输入端相连接的线路上；

晶体管T7的控制端和晶体管T22的控制端分别连接栅极线G(n+8)，晶体管T22的输入端连接电压信号BW；

晶体管T12的输出端连接电压信号VGL，晶体管T12的输入端连接第三线路，第三线路还连接晶体管T11的输入端、晶体管T9的输出端、晶体管T5的控制端、晶体管T16的输入端、晶体管T13的控制端和晶体管T18的控制端；

晶体管T23的输出端、晶体管T18的输出端、晶体管T11的输出端、晶体管T10的输出端、晶体管T6的输出端、晶体管T5的输出端、晶体管T19的输出端、晶体管T16的输出端、晶体管T15的输出端和晶体管T17的输出端分别连接电压信号VGL；

晶体管T14的控制端、晶体管T19的控制端、晶体管T15的控制端、晶体管T16的控制端和晶体管T17的控制端分别连接清零信号CLR；

极性信号V1分别连接晶体管T8的控制端、晶体管T8的输入端和晶体管T11的控制端；

极性信号V2分别连接晶体管T10的控制端、晶体管T9的控制端和晶体管T9的输入端。

进一步地，还包括晶体管T24和晶体管T25；

晶体管T24的输入端和晶体管T24的控制端分别连接极性信号V1，晶体管T25的输入端和晶体管T25的控制端分别连接极性信号V2，晶体管T24的输出端和晶体管T25的输出端分别通过第四线路连接晶体管T20的输入端。

进一步地，所述第四线路连接电压信号VGH。

进一步地，所述GIP电路通过所述栅极线G(n)连接显示屏上的画素。

进一步地，所述GIP电路为多个，所述画素为多个，多个的画素阵列排布在显示屏上，每个画素均连接一个所述电路的栅极线G(n)。

进一步地，所述晶体管T1、所述晶体管T2、所述晶体管T3、所述晶体管T4、所述晶体管T5、所述晶体管T6、所述晶体管T7、所述晶体管T8、所述晶体管T9、所述晶体管T10、所述晶体管T11、所述晶体管T12、所述晶体管T13、所述晶体管T14、所述晶体管T15、所述晶体管T16、所述晶体管T17、所述晶体管T18、所述晶体管T19、所述晶体管T20、所述晶体管T21、所述晶体管T22和所述晶体管T23均为薄膜晶体管。

区别于现有技术，上述技术方案在晶体管T3的输入端、晶体管T20的控制端和晶体管T1的线路交汇处设置Q点。在第二线路上设置QB点。在晶体管T8的输出端和第一线路的交汇处设置P1点。在晶体管T11的输出端和第三线路的交汇处设置P2点。上述技术方案通过引入QB节点的电压来抑制Q点的漏电流，使得Q点无漏电的路径，Q点电压不会发生衰减，进而使得栅极线G(n)的输出波形不会失真。本申请提供一个实现高清晰度的显示屏的解决方案，可以改善显示屏的显示品质，提升显示屏的观感，进而提高显示屏的竞争力。

附图说明

图1为第一实施例所述GIP电路的结构图；

图2为第二实施例所述GIP电路的结构图；

图3为第一实施例和第二实施例所述GIP电路在奇数帧的时序图；

图4为第一实施例和第二实施例所述GIP电路在偶数帧的时序图。

附图标记说明：

1、第一线路；

2、第二线路；

3、第三线路；

4、第四线路。

具体实施方式

为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。

请参阅图1至图4，本申请提供一种提高输出波形稳定性的GIP电路，本申请包括两个实施例，分别为第一实施例和第二实施例。第一实施例的GIP电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16、晶体管T17、晶体管T18、晶体管T19、晶体管T20、晶体管T21、晶体管T22、晶体管T23和电容，结构如图1所示。晶体管是作为开关，用于控制线路的连通或者关断。电容是两个相互靠近的导体，两个导体中间夹一层不导电的绝缘介质，电容用于储存电荷。

晶体管T1的控制端和晶体管T21的控制端分别连接栅极线G(n-8)，晶体管T21的输入端连接电压信号FW，晶体管T21的输出端连接晶体管T1的输入端，晶体管T1的输出端分别连接晶体管T2的控制端、晶体管T4的控制端、晶体管T3的输入端、晶体管T20的控制端、晶体管T7的输出端、晶体管T12的控制端、晶体管T13的输入端和晶体管T14的输入端。

晶体管T2的输入端连接第一线路，第一线路还连接晶体管T3的控制端、晶体管T10的输入端、晶体管T8的输出端、晶体管T6的控制端、晶体管T15的输入端和晶体管T23的控制端，晶体管T2的输出端连接电压信号VGL。

晶体管T4的输入端连接时钟信号CKn，晶体管T4的输出端连接晶体管T5的输入端、晶体管T6的输入端、晶体管T17的输入端和栅极线G(n)，电容的第一极板连接晶体管T4的控制端，电容的第二极板连接晶体管T4的输出端。

晶体管T3的输出端连接晶体管T23的输入端，晶体管T23的输出端连接电压信号VGL，晶体管T20的输入端连接第四线路，晶体管T20的输出端连接第二线路。需要说明的是，第一实施例中的所述第四线路连接电压信号VGH。

第二线路分别连接到晶体管T21的输出端和晶体管T1的输入端相连接的线路、晶体管T3的输出端和晶体管T23的输入端相连接的线路、晶体管T7的输入端和晶体管T22相连接的线路、晶体管T13的输出端和晶体管T18的输入端相连接的线路以及晶体管T14的输出端和晶体管T19的输入端相连接的线路上。

晶体管T7的控制端和晶体管T22的控制端分别连接栅极线G(n+8)，晶体管T22的输入端连接电压信号BW。

晶体管T12的输出端连接电压信号VGL，晶体管T12的输入端连接第三线路，第三线路还连接晶体管T11的输入端、晶体管T9的输出端、晶体管T5的控制端、晶体管T16的输入端、晶体管T13的控制端和晶体管T18的控制端。

晶体管T23的输出端、晶体管T18的输出端、晶体管T11的输出端、晶体管T10的输出端、晶体管T6的输出端、晶体管T5的输出端、晶体管T19的输出端、晶体管T16的输出端、晶体管T15的输出端和晶体管T17的输出端分别连接电压信号VGL。

晶体管T14的控制端、晶体管T19的控制端、晶体管T15的控制端、晶体管T16的控制端和晶体管T17的控制端分别连接清零信号CLR。

极性信号V1分别连接晶体管T8的控制端、晶体管T8的输入端和晶体管T11的控制端。极性信号V2分别连接晶体管T10的控制端、晶体管T9的控制端和晶体管T9的输入端。

请参阅图1，在晶体管T3的输入端、晶体管T20的控制端和晶体管T1的线路交汇处设置Q点。在第二线路上设置QB点。在晶体管T8的输出端和第一线路的交汇处设置P1点。在晶体管T11的输出端和第三线路的交汇处设置P2点。

本申请通过引入QB节点的电压来抑制Q点的漏电流，使得Q点无漏电的路径，Q点电压不会发生衰减，进而使得栅极线G(n)的输出波形不会失真。本申请提供一个实现高清晰度的显示屏的解决方案，可以改善显示屏的显示品质，提升显示屏的观感，进而提高显示屏的竞争力。

第二个实施例是在第一个实施例中23个晶体管的基础上，增加了两个晶体管，进一步提高GIP电路的稳定性。这两个晶体管分别为晶体管T24和晶体管T25，结构如图2所示。晶体管T24的输入端和晶体管T24的控制端分别连接极性信号V1，晶体管T25的输入端和晶体管T25的控制端分别连接极性信号V2，晶体管T24的输出端和晶体管T25的输出端分别通过第四线路连接晶体管T20的输入端。

在本申请的两个实施例中，GIP电路是作用于显示屏的画素，每个画素一般由红蓝绿(RGB)三原色组成，每个像素上的每种颜色叫一个“子画素”。所述电路通过所述栅极线G(n)连接显示屏上的画素。所述画素为多个，多个的画素阵列排布在显示屏上。所述电路为多个，每个画素均连接一个所述电路的栅极线G(n)。GIP电路通过栅极线G(n-8)和栅极线G(n+8)连接到驱动ic中。驱动ic是显示屏成像系统的主要部分，是集成了电阻，调节器，比较器和功率晶体管等部件，驱动ic主要给画素提供补偿电流的作用。

其中，显示屏可以为LCD显示屏，LCD是Liquid Crystal Display的简称，中文为液晶显示器。LCD显示屏的优势是体积小、功耗低和高亮度。

在某些实施例中，显示屏为OLED显示屏，OLED是Organic Light-Emitting Diode的简称，中文为有机电激光显示或者有机发光半导体。OLED显示屏具有轻薄、响应快、清晰度高、柔性好、发光效率高等特点。

晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，本申请可以使用的晶体管有薄膜晶体管(Thin Film Transistor，缩写TFT)、MOS管(即金属-氧化物-半导体场效应管，缩写MOSFET)、结场效应管等。优选的，在本申请的两个实施例中，所有的晶体管均为薄膜晶体管。例如，在实施例二中，所述晶体管T1、所述晶体管T2、所述晶体管T3、所述晶体管T4、所述晶体管T5、所述晶体管T6、所述晶体管T7、所述晶体管T8、所述晶体管T9、所述晶体管T10、所述晶体管T11、所述晶体管T12、所述晶体管T13、所述晶体管T14、所述晶体管T15、所述晶体管T16、所述晶体管T17、所述晶体管T18、所述晶体管T19、所述晶体管T20、所述晶体管T21、所述晶体管T22、所述晶体管T23、所述晶体管T24和所述晶体管T25均为薄膜晶体管。

在实施例二中，所述晶体管T1的输入端、所述晶体管T2的输入端、所述晶体管T3的输入端、所述晶体管T4的输入端、所述晶体管T5的输入端、所述晶体管T6的输入端、所述晶体管T7的输入端、所述晶体管T8的输入端、所述晶体管T9的输入端、所述晶体管T10的输入端、所述晶体管T11的输入端、所述晶体管T12的输入端、所述晶体管T13的输入端、所述晶体管T14的输入端、所述晶体管T15的输入端、所述晶体管T16的输入端、所述晶体管T17的输入端、所述晶体管T18的输入端、所述晶体管T19的输入端、所述晶体管T20的输入端、所述晶体管T21的输入端、所述晶体管T22的输入端、所述晶体管T23的输入端、所述晶体管T24的输入端和所述晶体管T25的输入端均为漏极。此时，上述25个晶体管的输出端为源极，上述25个晶体管的控制端为栅极。

在某些实施例中，25个晶体管的输入端为源极，25个晶体管的输出端为漏记，5个晶体管的控制端为栅极。

GIP电路的晶体管在制程因素的影响下可能会变为耗尽型的晶体管，因为耗尽型的晶体管易受漏电的影响，并进一步使GIP电路的输出波形出现异常。在优选的实施例中，所述晶体管T1、所述晶体管T2、所述晶体管T3、所述晶体管T4、所述晶体管T5、所述晶体管T6、所述晶体管T7、所述晶体管T8、所述晶体管T9、所述晶体管T10、所述晶体管T11、所述晶体管T12、所述晶体管T13、所述晶体管T14、所述晶体管T15、所述晶体管T16、所述晶体管T17、所述晶体管T18、所述晶体管T19、所述晶体管T20、所述晶体管T21、所述晶体管T22、所述晶体管T23、所述晶体管T24和所述晶体管T25均为耗尽型的晶体管。本申请的结构可以改善由于制程方面造成GIP电路传输不良引起的画面异常问题。

本申请还提供一种提高输出波形稳定性的GIP电路驱动方法，应用于上述任意一项实施例所述的一种GIP电路，包括如下步骤：

在第一阶段，电压信号FW写入高电位，电压信号BW和电压信号VGL均写入低电位，时钟信号CKn写入低电位，栅极线G(n-8)写入高电位，栅极线G(n)写入低电位，栅极线G(n+8)写入低电位；

在第二阶段，电压信号FW写入高电位，电压信号BW和电压信号VGL均写入低电位，时钟信号CKn写入低电位，栅极线G(n-8)写入低电位，栅极线G(n)写入低电位，栅极线G(n+8)写入低电位；

在第三阶段，电压信号FW写入高电位，电压信号BW和电压信号VGL均写入低电位，时钟信号CKn写入高电位，栅极线G(n-8)写入低电位，栅极线G(n)写入高电位，栅极线G(n+8)写入低电位；

在第四阶段，电压信号FW写入高电位，电压信号BW和电压信号VGL均写入低电位，时钟信号CKn写入低电位，栅极线G(n-8)写入低电位，栅极线G(n)写入低电位，栅极线G(n+8)写入低电位；

在第五阶段，电压信号FW写入高电位，电压信号BW和电压信号VGL均写入低电位，时钟信号CKn写入低电位，栅极线G(n-8)写入低电位，栅极线G(n)写入低电位，栅极线G(n+8)写入高电位；

第一阶段、第二阶段、第三阶段、第四阶段和第五阶段是依次连续的五个阶段，在奇数帧时，极性信号V1写入高电位，极性信号V2写入低电位，在偶数帧时，极性信号V1写入低电位，极性信号V2写入高电位。

需要说明的是，电压信号VGH是直流高电压，我们可以设定电压信号VGH为15V(伏)。电压信号FW也是直流高电压。电压信号VGL是直流低电压，我们可以设定电压信号VGL为-10V(伏)。电压信号BW也是直流低电压。极性信号V1和极性信号V2二者的信号是逐帧极性反转的信号，在奇数帧的电压为VGH/VGL，在偶数帧的电压为VGL/VGH。

需要说明的是，图3和图4上的Vg(n)指的是栅极线G(n)的电位，其他的栅极线也是如此。图3和图4上的V1指的是极性信号V1的电位，V2指的是极性信号V2的电位，P1指的是P1点的电位，P2指的是P2点的电位，CKn指的是时钟信号CKn的电位。

需要说明的是，图3的时序图是奇数帧的时序图，奇数帧可以是第1帧、第3帧、第5帧……。图4的时序图为偶数帧的时序图，偶数帧可以是第2帧、第4帧、第6帧……。图3与图4的区别仅为极性信号V1与极性信号V2的极性变换，驱动过程与波形完全一致，此处不再赘述。

因为本申请的GIP电路有两个实施例，这两个实施例采用相同的驱动方法。请参阅图2和图3，下文以实施例二的25个晶体管来说明驱动过程：

第一阶段的开头为t1时刻，在t1时刻，栅极线G(n-8)为高电位，此时晶体管T1和晶体管T21处于开启状态，QB点与Q点开始充电。由于当前帧为奇数帧，所以极性信号V1的电位为VGH，所以极性信号V2的电位为VGL，晶体管T18、晶体管T8和晶体管T11均处于开启状态。由于Q点的电位为高电平，晶体管T2是开启的，P1点的电位通过晶体管T2的放电路径由原来的高电平变为低电平，而P2点的电位由于晶体管T11始终处于开启状态，故P2点的电位在当前帧一直为低电平。由于Q点的电位为高电平，故晶体管T4处于开启状态，此时CK(n)的电位为低电平，栅极线G(n)的电位为低电平。

第二阶段的开头为t2时刻，在t2时刻，栅极线G(n-8)变为低电位，此时晶体管T1与晶体管T21均处于关闭状态，Q点保持为漂移(floating)状态。此时Q点的电位为高电平，故晶体管T20处于开启状态。晶体管T24和晶体管T20均为开启状态，QB点的电压等于极性信号V1的电压，即VGH。这里我们假设有关Q点的漏电路径上的晶体管T1、晶体管T21、晶体管T3、晶体管T23、晶体管T13、晶体管T18、晶体管T7、晶体管T22、晶体管T14和晶体管T19的阈值电压均小于0，此时晶体管T23、晶体管T18、晶体管T22、晶体管T19的栅源电压VGS为0，从而这些晶体管会产生漏电流。但是由于晶体管T24和晶体管T20此时处于开启状态，所以通过这些晶体管产生的漏电可以通过晶体管T24和晶体管T20来及时补充电荷，QB点的电位不会因为这些的晶体管的漏电而造成电位下降。与Q点电位直接相关的晶体管，如晶体管T1、晶体管T3、晶体管T7、晶体管T13、晶体管T14，它们的栅源电压VGS远小于0(QB点电位为VGH)，故Q点的漏电路径得到抑制，Q点的高电平可以维持。

第三阶段的开头为t3时刻，在t3时刻，时钟信号Ckn的电位由低电位转为高电位，由于电容的存在，Q点的电位因电容耦合效应变得更高，晶体管T4打开得更好，栅极线G(n)的输出波形传输为VGH。

第四阶段的开头为t4时刻，在t4时刻，时钟信号Ckn的电位由高电位变为低电位，此时由于电容的存在，Q点的电位因电容耦合效应变回原来的H准位(即电压信号VGH的电位)，晶体管T4还是开启状态，栅极线G(n)的输出波形传输为VGL。

第五阶段的开头为t5时刻，在t5时刻，此时栅极线G(n+8)为高电位，晶体管T7和晶体管T22处于开启状态，Q点的电位通过此路径得以放电。此时由于Q点的电位为低电位，晶体管T2处于关闭状态，P1点的电位由于T8的开启由低电位变为高电位，此时由P1控制的晶体管T3、晶体管T23和晶体管T6均处于开启状态，分别给Q点和G(n)点的电位放电，确保电路栅极线G(n)的输出波形的稳定性，栅极线G(n)的输出波形不会失真。

本申请通过改善Q点下拉晶体管的漏电路径，使得Q点无漏电的路径，Q点电压不会发生衰减。本申请提供一个实现高清晰度的显示屏的解决方案，节约了GIP电路的材料的成本，可以改善显示屏的显示品质，进而提高显示屏的竞争力。

需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本实用新型的专利保护范围。因此，基于本实用新型的创新理念，对本文所述实施例进行的变更和修改，或利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本实用新型的专利保护范围之内。

Claims (6)

1.一种提高输出波形稳定性的GIP电路，其特征在于，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16、晶体管T17、晶体管T18、晶体管T19、晶体管T20、晶体管T21、晶体管T22、晶体管T23和电容；

晶体管T1的控制端和晶体管T21的控制端分别连接栅极线G(n-8)，晶体管T21的输入端连接电压信号FW，晶体管T21的输出端连接晶体管T1的输入端，晶体管T1的输出端分别连接晶体管T2的控制端、晶体管T4的控制端、晶体管T3的输入端、晶体管T20的控制端、晶体管T7的输出端、晶体管T12的控制端、晶体管T13的输入端和晶体管T14的输入端；

晶体管T2的输入端连接第一线路，第一线路还连接晶体管T3的控制端、晶体管T10的输入端、晶体管T8的输出端、晶体管T6的控制端、晶体管T15的输入端和晶体管T23的控制端，晶体管T2的输出端连接电压信号VGL；

晶体管T4的输入端连接时钟信号CKn，晶体管T4的输出端连接晶体管T5的输入端、晶体管T6的输入端、晶体管T17的输入端和栅极线G(n)，电容的第一极板连接晶体管T4的控制端，电容的第二极板连接晶体管T4的输出端；

晶体管T3的输出端连接晶体管T23的输入端，晶体管T23的输出端连接电压信号VGL，晶体管T20的输入端连接第四线路，晶体管T20的输出端连接第二线路；

第二线路分别连接到晶体管T21的输出端和晶体管T1的输入端相连接的线路、晶体管T3的输出端和晶体管T23的输入端相连接的线路、晶体管T7的输入端和晶体管T22相连接的线路、晶体管T13的输出端和晶体管T18的输入端相连接的线路以及晶体管T14的输出端和晶体管T19的输入端相连接的线路上；

晶体管T7的控制端和晶体管T22的控制端分别连接栅极线G(n+8)，晶体管T22的输入端连接电压信号BW；

晶体管T12的输出端连接电压信号VGL，晶体管T12的输入端连接第三线路，第三线路还连接晶体管T11的输入端、晶体管T9的输出端、晶体管T5的控制端、晶体管T16的输入端、晶体管T13的控制端和晶体管T18的控制端；

晶体管T23的输出端、晶体管T18的输出端、晶体管T11的输出端、晶体管T10的输出端、晶体管T6的输出端、晶体管T5的输出端、晶体管T19的输出端、晶体管T16的输出端、晶体管T15的输出端和晶体管T17的输出端分别连接电压信号VGL；

晶体管T14的控制端、晶体管T19的控制端、晶体管T15的控制端、晶体管T16的控制端和晶体管T17的控制端分别连接清零信号CLR；

极性信号V1分别连接晶体管T8的控制端、晶体管T8的输入端和晶体管T11的控制端；

极性信号V2分别连接晶体管T10的控制端、晶体管T9的控制端和晶体管T9的输入端。

2.根据权利要求1所述的一种提高输出波形稳定性的GIP电路，其特征在于，还包括晶体管T24和晶体管T25；

晶体管T24的输入端和晶体管T24的控制端分别连接极性信号V1，晶体管T25的输入端和晶体管T25的控制端分别连接极性信号V2，晶体管T24的输出端和晶体管T25的输出端分别通过第四线路连接晶体管T20的输入端。

3.根据权利要求1所述的一种提高输出波形稳定性的GIP电路，其特征在于，所述第四线路连接电压信号VGH。

4.根据权利要求1或2或3所述的一种提高输出波形稳定性的GIP电路，其特征在于，所述GIP电路通过所述栅极线G(n)连接显示屏上的画素。

5.根据权利要求4所述的一种提高输出波形稳定性的GIP电路，其特征在于，所述GIP电路为多个，所述画素为多个，多个的画素阵列排布在显示屏上，每个画素均连接一个所述电路的栅极线G(n)。

6.根据权利要求1所述的一种提高输出波形稳定性的GIP电路，其特征在于，所述晶体管T1、所述晶体管T2、所述晶体管T3、所述晶体管T4、所述晶体管T5、所述晶体管T6、所述晶体管T7、所述晶体管T8、所述晶体管T9、所述晶体管T10、所述晶体管T11、所述晶体管T12、所述晶体管T13、所述晶体管T14、所述晶体管T15、所述晶体管T16、所述晶体管T17、所述晶体管T18、所述晶体管T19、所述晶体管T20、所述晶体管T21、所述晶体管T22和所述晶体管T23均为薄膜晶体管。

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