CN112509512B - 一种gip电路及驱动方法 - Google Patents
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Abstract
本发明提供一种GIP电路及驱动方法，其中GIP电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16和电容C1。上述技术方案通过控制QB节点的电压，使得晶体管T3和晶体管T9没有漏电产生，从而Q节点没有了漏电路径，Q点就不发生漏电，栅极线G(n)的输出波形不会失真。上述技术方案提供一个实现高清晰度的显示面板的解决方案，可以改善显示面板的显示品质，提升显示面板的观感，进而提高显示面板的竞争力。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种GIP电路及驱动方法。
背景技术
近年来，显示面板目前已进入产品多元化，由于产品的多样化应用与客端需求，显示面板在向着轻、薄、低功耗与低成本方面发展。其中，低成本与低功耗是相对重要得课题，
为了降低显示面板的制造成本并借以实现窄边框的目的，在制造过程中通常采用GIP(Gate in Panel，门面板)技术，直接将栅极电路(即GIP电路)集成于平板显示面板上。GIP电路的输出波形易受晶体管的漏电影响，从而导致GIP电路的输出波形出现失真的情况。失真的输出波形又会造成显示面板内显示区域的晶体管开启和关闭出现问题，从而导致显示面板的显示出现异常。
发明内容
为此，需要提供一种GIP电路及驱动方法，解决栅极电路的输出波形易受晶体管的漏电影响的问题。
为实现上述目的，本申请提供了一种GIP电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16和电容C1；
所述晶体管T1的控制端连接栅极线G(n-4)，所述晶体管T1的输入端连接电压信号FW，所述晶体管T1的输出端分别连接晶体管T2的控制端和晶体管T4的控制端；
所述晶体管T13的控制端连接到晶体管T1的输出端和晶体管T4的控制端相连接的线路上，所述晶体管T13的输入端连接电压信号FW，所述晶体管T13的输出端连接第一线路，第一线路还分别连接到晶体管T14的输出端和晶体管T7的输入端相连接的线路、晶体管T3的输出端和晶体管T15的输入端相连接的线路以及晶体管T9的输出端和晶体管T16的输入端相连接的线路上；
所述晶体管T14的输入端连接电压信号BW，所述晶体管T14的控制端和所述晶体管T7的控制端分别连接栅极线G(n+4)，所述晶体管T7的输出端连接到晶体管T1的输出端和晶体管T4的控制端相连接的线路上；
所述晶体管T2的输入端连接第二线路，所述第二线路连接到晶体管T3的控制端和晶体管T15的控制端相连接的线路、晶体管T11的输出端和晶体管T12的输入端相连接的线路、晶体管T8的输入端以及晶体管T6的控制端上，所述晶体管T2的输出端连接电压信号VGL；
所述晶体管T3的输入端连接到晶体管T1的输出端和晶体管T4的控制端相连接的线路上，所述晶体管T15的输出端连接电压信号VGL；
所述晶体管T11的输入端和所述晶体管T11的控制端分别连接时钟信号CK(n)；
所述晶体管T12的控制端连接时钟信号CKB(n)，所述晶体管T12的输出端连接电压信号VGL；
CLR分别连接所述晶体管T8的控制端、晶体管T16的控制端和晶体管T10的控制端，电压信号VGL分别连接晶体管T8的输出端、晶体管T16的输出端和晶体管T10的输出端；
所述晶体管T9的控制端还连接到晶体管T8的控制端和晶体管T16的控制端相连接的线路上，所述晶体管T9的输入端连接到晶体管T1的输出端和晶体管T4的控制端相连接的线路上；
所述晶体管T4的输入端连接时钟信号CK(n)，所述晶体管T4的输出端分别连接栅极线G(n)、晶体管T10的输入端、晶体管T6的输入端和晶体管T5的输入端；
所述晶体管T6的输出端和所述晶体管T5的输出端分别连接电压信号VGL，所述晶体管T5的控制端连接时钟信号CKB(n)；
所述电容C1的第一极板连接所述晶体管T4的控制端，所述电容C1的第二极板连接所述晶体管T4的输出端。
进一步地，还包括晶体管T17；
所述晶体管T17的控制端连接所述栅极线G(n-4)，所述晶体管T1的输入端先连接所述晶体管T17的输出端，而后通过所述晶体管T17的输入端连接电压信号FW；
所述晶体管T13的输入端连接的电压信号FW替换为开启电压VGH。
进一步地，所述第一线路还连接到晶体管T1的输入端和所述晶体管T17的输出端相连接的线路上。
进一步地，晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16和电容C1均设置在显示面板上。
进一步地，所述显示面板为LCD显示面板。
进一步地，晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15或者晶体管T16为薄膜晶体管。
本申请还提供一种GIP电路驱动方法，应用于上述任意一项实施例所述的GIP电路，包括如下步骤：
在t1阶段，电压信号FW写入高电位，电压信号VGL写入低电位，栅极线G(n-4)写入高电位，时钟信号CK(n)写入低电位，时钟信号CKB(n)写入高电位；
在t2阶段，电压信号FW写入高电位，电压信号VGL写入低电位，栅极线G(n)写入高电位，时钟信号CK(n)写入高电位，时钟信号CKB(n)写入低电位；
在t3阶段，电压信号FW写入高电位，电压信号VGL写入低电位，栅极线G(n+4)写入高电位，时钟信号CK(n)写入高电位，时钟信号CKB(n)写入低电位。
区别于现有技术，上述技术方案通过控制QB节点的电压，使得晶体管T3和晶体管T9没有漏电产生，从而Q节点没有了漏电路径，Q点就不发生漏电，栅极线G(n)的输出波形不会失真。上述技术方案提供一个实现高清晰度的显示面板的解决方案，可以改善显示面板的显示品质，提升显示面板的观感，进而提高显示面板的竞争力。
附图说明
图1为实施例一所述GIP电路的结构示意图；
图2为实施例二所述GIP电路的结构示意图；
图3为实施例一和实施例二的GIP电路的时序图。
具体实施方式
为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。
请参阅图1至图3，本申请提供一种GIP电路，在实施例一中，GIP电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16和电容C1，结构如图1所示。所述晶体管T1的控制端连接栅极线G(n-4)，所述晶体管T1的输入端连接电压信号FW，所述晶体管T1的输出端分别连接晶体管T2的控制端和晶体管T4的控制端。所述晶体管T13的控制端连接到晶体管T1的输出端和晶体管T4的控制端相连接的线路上，所述晶体管T13的输入端连接电压信号FW，所述晶体管T13的输出端连接第一线路，第一线路还分别连接到晶体管T14的输出端和晶体管T7的输入端相连接的线路、晶体管T3的输出端和晶体管T15的输入端相连接的线路以及晶体管T9的输出端和晶体管T16的输入端相连接的线路上。所述晶体管T14的输入端连接电压信号BW，所述晶体管T14的输出端连接晶体管T7的输入端，所述晶体管T14的控制端和所述晶体管T7的控制端分别连接栅极线G(n+4)，所述晶体管T7的输出端连接到晶体管T1的输出端和晶体管T4的控制端相连接的线路上。所述晶体管T2的输入端连接第二线路，所述第二线路连接到晶体管T3的控制端和晶体管T15的控制端相连接的线路、晶体管T11的输出端和晶体管T12的输入端相连接的线路、晶体管T8的输入端以及晶体管T6的控制端上，所述晶体管T2的输出端连接电压信号VGL。所述晶体管T3的输入端连接到晶体管T1的输出端和晶体管T4的控制端相连接的线路上，所述晶体管T3的控制端连接晶体管T15的控制端，所述晶体管T3的输出端连接晶体管T15的输入端，所述晶体管T15的输出端连接电压信号VGL。所述晶体管T11的输入端和所述晶体管T11的控制端分别连接时钟信号CK(n)。所述晶体管T12的控制端连接时钟信号CKB(n)，所述晶体管T12的输出端连接电压信号VGL。CLR分别连接所述晶体管T8的控制端、晶体管T16的控制端和晶体管T10的控制端，电压信号VGL分别连接晶体管T8的输出端、晶体管T16的输出端和晶体管T10的输出端。所述晶体管T9的控制端还连接到晶体管T8的控制端和晶体管T16的控制端相连接的线路上，所述晶体管T9的输入端连接到晶体管T1的输出端和晶体管T4的控制端相连接的线路上，所述晶体管T9的输出端连接到晶体管T16的输入端。所述晶体管T4的输入端连接时钟信号CK(n)，所述晶体管T4的输出端分别连接栅极线G(n)、晶体管T10的输入端、晶体管T6的输入端和晶体管T5的输入端。所述晶体管T6的输出端和所述晶体管T5的输出端分别连接电压信号VGL，所述晶体管T5的控制端连接时钟信号CKB(n)。所述电容C1的第一极板连接所述晶体管T4的控制端，所述电容C1的第二极板连接所述晶体管T4的输出端。
晶体管T1的输出端和晶体管T4的控制端相连接的线路上设置有Q节点，第一线路上设置有QB节点，第二线路上设置有P节点，如图1所示。晶体管T1、晶体管T4和晶体管T13将Q点的电压上拉，晶体管T3、晶体管T7、晶体管T9、晶体管T14、晶体管T15和晶体管T16将Q点的电压下拉。上述技术方案通过控制QB节点的电压，使得晶体管T3和晶体管T9没有漏电产生，从而Q节点没有了漏电路径，Q点就不发生漏电，栅极线G(n)的输出波形不会失真。上述技术方案提供一个实现高清晰度的显示面板的解决方案，可以改善显示面板的显示品质，提升显示面板的观感，进而提高显示面板的竞争力。
请参阅图1，在实施例一中，所述晶体管T1的输入端、所述晶体管T2的输入端、所述晶体管T3的输入端、所述晶体管T4的输入端、所述晶体管T5的输入端、所述晶体管T6的输入端、所述晶体管T7的输入端、所述晶体管T8的输入端、所述晶体管T9的输入端、所述晶体管T10的输入端、所述晶体管T11的输入端、所述晶体管T12的输入端、所述晶体管T13的输入端、所述晶体管T14的输入端、所述晶体管T15的输入端、所述晶体管T16的输入端均为漏极。
请参阅图1，那么所述晶体管T1的输出端、所述晶体管T2的输出端、所述晶体管T3的输出端、所述晶体管T4的输出端、所述晶体管T5的输出端、所述晶体管T6的输出端、所述晶体管T7的输出端、所述晶体管T8的输出端、所述晶体管T9的输出端、所述晶体管T10的输出端、所述晶体管T11的输出端、所述晶体管T12的输出端、所述晶体管T13的输出端、所述晶体管T14的输出端、所述晶体管T15的输出端、所述晶体管T16的输出端均为源极。
请参阅图1，那么晶体管T1的控制端、所述晶体管T2的控制端、所述晶体管T3的控制端、所述晶体管T4的控制端、所述晶体管T5的控制端、所述晶体管T6的控制端、所述晶体管T7的控制端、所述晶体管T8的控制端、所述晶体管T9的控制端、所述晶体管T10的控制端、晶体管T11的控制端、所述晶体管T12的控制端、所述晶体管T13的控制端、所述晶体管T14的控制端、所述晶体管T15的控制端、所述晶体管T16的控制端均为栅极。
在实施例一中，晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，本申请可以使用的晶体管有薄膜晶体管(Thin Film Transistor，缩写TFT)、MOS管(即金属-氧化物-半导体场效应管，缩写MOSFET)、结场效应管等。优选的，晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16均为薄膜晶体管，薄膜晶体管作为开关来驱动液晶像素点可以达到高速度、高亮度、高对比度的特点。
在实施例一中，晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16和电容C1均设置在显示面板上。显示面板可以应用于手机、计算机、电视或者其他一些电子设备上。所述显示面板为LCD显示面板，LCD是Liquid CrystalDisplay的简称，中文为液晶显示器。LCD显示面板的优势是体积小、功耗低和高亮度。
或者在某些实施例中，所述GIP电路还可以设置在OLED显示面板上，OLED是Organic Light-Emitting Diode的简称，中文为有机电激光显示或者有机发光半导体。OLED显示面板具有轻薄、亮度高、功耗低、响应快、清晰度高、柔性好、发光效率高等特点，能满足消费者对显示技术的新需求。
要说明的是，显示面板中有多个这样的GIP电路，每个GIP电路通过栅极线G(n)连接到一个子像素中，以实现对子像素的驱动，每个GIP电路通过栅极线G(n+4)和栅极线G(n-4)连接驱动ic中，使得驱动ic通过GIP电路来驱动子像素。多个的子像素是阵列排布在显示面板上，而每个子像素的一侧均设置有一个GIP电路。
请参阅图2，为了让GIP电路在正扫和反扫时均能够解决Q节点的漏电问题，在实施例二中，还包括晶体管T17。所述晶体管T17的控制端连接所述栅极线G(n-4)，所述晶体管T1的输入端先连接所述晶体管T17的输出端，而后通过所述晶体管T17的输入端连接电压信号FW。所述晶体管T13的输入端连接的电压信号FW替换为开启电压VGH，即晶体管T13的输入端连接开启电压VGH，而不是之前实施例中的电压信号FW。这时，所述第一线路还连接到晶体管T1的输入端和所述晶体管T17的输出端相连接的线路上。实施例二的GIP电路相比实施例一的GIP电路的结构，仅仅多了晶体管T17和开启电压VGH。要说明的是，GIP电路在反扫时，图2中的电压信号FW变为电压信号BW，图2中的电压信号BW变为电压信号FW。这样的结构使得GIP电路在正扫和反扫时，均能让Q节点的电压变得稳定，进而避免Q节点发生漏电的可能，提高显示面板的显示品质。
请参阅图1、图2和图3，本申请还提供一种GIP电路驱动方法，应用于上述任意一个实施例所述的GIP电路，要说明的是，实施例一中GIP电路(如图1所示)的驱动方法和实施例二中GIP电路(如图2所示)的驱动方法相同。请参阅图3，GIP电路驱动方法包括如下步骤：在t1阶段，电压信号FW写入高电位，电压信号VGL写入低电位，栅极线G(n-4)写入高电位，时钟信号CK(n)写入低电位，时钟信号CKB(n)写入高电位；在t2阶段，电压信号FW写入高电位，电压信号VGL写入低电位，栅极线G(n)写入高电位，时钟信号CK(n)写入高电位，时钟信号CKB(n)写入低电位；在t3阶段，电压信号FW写入高电位，电压信号VGL写入低电位，栅极线G(n+4)写入高电位，时钟信号CK(n)写入高电位，时钟信号CKB(n)写入低电位。
要说明的是，电压信号FW为直流高电压，可以设置为15V、14V、13V等数值，具体以实际电路的需求为准，这里把电压信号FW的电位数值设定为H(H>0)。电压信号VGL为直流低电压，可以设置为-10V、-9V、-8V等数值，具体以实际电路的需求为准,这里把电压信号VGL的电位数值设定为L(L<0)。电压信号BW为直流低电压，可以设置为-10V、-9V、-8V等数值，具体以实际电路的需求为准,电压信号BW的电位数值和电压信号VGL的电位数值相同。
请参阅图3，在t1阶段，栅极线G(n-4)为高电位，晶体管T1、晶体管T2、晶体管T4和晶体管T13打开，晶体管T7和晶体管T14处于关闭状态。在栅极线G(n+4)变为高电位时，晶体管T7和晶体管T14才由关闭状态变成开启状态。晶体管T1打开，Q节点充电到高电压，该高电位的数值为H。Q节点的电位在升高，晶体管T13打开，QB节点充电到高电位，该高电位的数值为H。晶体管T2打开，晶体管T2将P节点的电位拉到低电位，晶体管T3、晶体管T15和晶体管T6关闭。晶体管T4打开，但时钟信号CK(n)为低电位，栅极线G(n)处的电压为低电位，该低电位的数值为L。时钟信号CKB(n)为高电位时，晶体管T5关闭。
请参阅图3，在t2时刻，当栅极线G(n)对应的时钟信号CK(n)由低电位变为高电位。栅极线G(n-4)为低电位时，晶体管T1关闭。由于Q节点的电位依然为高电位，因此晶体管T2依旧是打开的。Q节点维持高电位，晶体管T13保持开启，QB节点维持高电位，QB节点的电位数值为H。因为晶体管T1关闭，又因为Q节点是与晶体管T2的输入端和晶体管T13的控制端相连，此时Q节点没有通电路径，则Q节点处于floating状态。栅极线G(n)处的电位由低电位(该低电位的数值为L)变为高电位(该低电位的数值为L)，此时由于电容C1的耦合作用，Q节点的电压再次从原来的高电位(该高电位的数值为H)变为更高的电位(该更高电位的数值为2H)，此时晶体管T4打开得最为稳定，与晶体管T4相连的CK(n)的波形传给Vg(n)。
在整个Vg(n)波形产生的过程中，在Q节点处于高电位状态时，QB节点一直处于高电位状态，P节点一直为低电位状态，晶体管T3和晶体管T9处于关闭状态，如果并且L＝-10V，H＝15V，此时晶体管T3和晶体管T9的栅源电压Vgs为VGL-FW＝-10V-15V＝-25V。
请参阅图3，在t3阶段，时钟信号CK(n)为低电位，由于电容C1的耦合作用，Q节点的电位数值从2H降低到H。当栅极线G(n+4)的数值由L变为H时，晶体管T14和晶体管T7打开，对应的Q节点的电位的数值被拉到L，晶体管T2、晶体管T4和晶体管T13关闭。
根据晶体管的Ids-Vgs曲线，栅源电压Vgs在这个范围，晶体管的漏电极其小，因此本申请的晶体管T3和晶体管T9可以看似不发生漏电。由于晶体管T3和晶体管T9没漏电产生，Q节点的电位变得稳定，晶体管T4打开得就越好，CKn传给栅极线g(n)的输出波形就不会失真，输出波形不失真，便可以控制显示面板的显示区域处晶体管开启或者关闭。
要说明的是，t1阶段、t2阶段和t3阶段中两两之间可以是连续的，也可以是不连续的。例如在图3中展示的便是t1阶段、t2阶段和t3阶段之间均具有间隔。
需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本发明的专利保护范围。因此，基于本发明的创新理念，对本文所述实施例进行的变更和修改，或利用本发明说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本发明的专利保护范围之内。
Claims (5)
1.一种GIP电路，其特征在于，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16和电容C1；
所述晶体管T1的控制端连接栅极线G（n-4），所述晶体管T1的输入端连接电压信号FW，所述电压信号FW是直流高电压，所述晶体管T1的输出端分别连接晶体管T2的控制端和晶体管T4的控制端；
所述晶体管T13的控制端连接到晶体管T1的输出端和晶体管T4的控制端相连接的线路上，所述晶体管T13的输入端连接电压信号FW，所述晶体管T13的输出端连接第一线路，第一线路还分别连接到晶体管T14的输出端和晶体管T7的输入端相连接的线路、晶体管T3的输出端和晶体管T15的输入端相连接的线路以及晶体管T9的输出端和晶体管T16的输入端相连接的线路上；
所述晶体管T14的输入端连接电压信号BW，所述电压信号BW是直流低电压，所述晶体管T14的控制端和所述晶体管T7的控制端分别连接栅极线G（n+4），所述晶体管T7的输出端连接到晶体管T1的输出端和晶体管T4的控制端相连接的线路上；
所述晶体管T2的输入端连接第二线路，所述第二线路连接到晶体管T3的控制端和晶体管T15的控制端相连接的线路、晶体管T11的输出端和晶体管T12的输入端相连接的线路、晶体管T8的输入端以及晶体管T6的控制端上，所述晶体管T2的输出端连接电压信号VGL；
所述晶体管T3的输入端连接到晶体管T1的输出端和晶体管T4的控制端相连接的线路上，所述晶体管T15的输出端连接电压信号VGL；
所述晶体管T11的输入端和所述晶体管T11的控制端分别连接时钟信号CK(n)；
所述晶体管T12的控制端连接时钟信号CKB(n)，所述晶体管T12的输出端连接电压信号VGL；
CLR分别连接所述晶体管T8的控制端、晶体管T16的控制端和晶体管T10的控制端，所述CLR为清除信号，电压信号VGL分别连接晶体管T8的输出端、晶体管T16的输出端和晶体管T10的输出端；
所述晶体管T9的控制端还连接到晶体管T8的控制端和晶体管T16的控制端相连接的线路上，所述晶体管T9的输入端连接到晶体管T1的输出端和晶体管T4的控制端相连接的线路上；
所述晶体管T4的输入端连接时钟信号CK(n)，所述晶体管T4的输出端分别连接栅极线G(n)、晶体管T10的输入端、晶体管T6的输入端和晶体管T5的输入端；
所述晶体管T6的输出端和所述晶体管T5的输出端分别连接电压信号VGL，所述晶体管T5的控制端连接时钟信号CKB(n)；
所述电容C1的第一极板连接所述晶体管T4的控制端，所述电容C1的第二极板连接所述晶体管T4的输出端；
还包括晶体管T17；
所述晶体管T17的控制端连接所述栅极线G（n-4），所述晶体管T1的输入端先连接所述晶体管T17的输出端，而后通过所述晶体管T17的输入端连接电压信号FW；
所述晶体管T13的输入端连接的电压信号FW替换为开启电压VGH；
晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15或者晶体管T16为薄膜晶体管。
2.根据权利要求1所述的一种GIP电路，其特征在于，所述第一线路还连接到晶体管T1的输入端和所述晶体管T17的输出端相连接的线路上。
3.根据权利要求1所述的一种GIP电路，其特征在于，晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16和电容C1均设置在显示面板上。
4.根据权利要求3所述的一种GIP电路，其特征在于，所述显示面板为LCD显示面板。
5.一种GIP电路驱动方法，其特征在于，应用于权利要求1至4任意一项所述的GIP电路，包括如下步骤：
在t1阶段，电压信号FW写入高电位，电压信号VGL写入低电位，栅极线G（n-4）写入高电位，时钟信号CK(n)写入低电位，时钟信号CKB(n)写入高电位；
在t2阶段，电压信号FW写入高电位，电压信号VGL写入低电位，栅极线G（n）写入高电位，时钟信号CK(n)写入高电位，时钟信号CKB(n)写入低电位；
在t3阶段，电压信号FW写入高电位，电压信号VGL写入低电位，栅极线G（n+4）写入高电位，时钟信号CK(n)写入高电位，时钟信号CKB(n)写入低电位。
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