CN110534051A - 移位寄存器单元、驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

本申请提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。该移位寄存器单元包括：与上拉节点和控制节点连接的防漏电电路，且下拉电路也与该控制节点连接。由于防漏电电路可以基于上拉节点的电位控制该控制节点的电位，因此在上拉节点的电位为有效电位时，控制节点的电位也可以为有效电位。并且，由于在上拉节点的电位为有效电位时，下拉电路包括的晶体管的栅极电位为无效电位，因此可以使得与控制节点连接的晶体管的栅源电压差保持为无效电位，即使得与控制节点连接的晶体管保持关断，避免对上拉节点电位造成影响。也即是，下拉电路可以基于控制节点的电位保持上拉节点的电位的稳定性，避免了晶体管因漏电而误开启的问题。

Description

移位寄存器单元、驱动方法、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。

背景技术

移位寄存器作为一种制作于阵列基板上的栅极驱动电路被广泛应用于显示领域中。移位寄存器通常包括多个级联的移位寄存器单元，每个移位寄存器单元用于驱动一行像素单元，由该多个级联的移位寄存器单元可以实现对显示装置中各行像素单元的逐行扫描驱动，以显示图像。

目前，每个移位寄存器单元包括的晶体管均为采用氧化物工艺制成的氧化物薄膜晶体管(thin film transistor，TFT)。但是，因氧化物TFT属于耗尽型TFT，在长时间使用后，氧化物TFT容易发生漏电现象。并且，在漏电现象较为严重时，氧化物TFT可能无法正常关闭，此时，即可能导致移位寄存器单元无法正常工作，即导致移位寄存器单元工作失效。

发明内容

本发明实施例提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，可以解决相关技术中因晶体管漏电现象，而导致移位寄存器单元工作失效的问题，所述技术方案如下：

一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：输入电路、防漏电电路、输出电路和下拉电路；

所述输入电路分别与输入信号端、第一电源端和上拉节点连接，所述输入电路用于响应于所述输入信号端提供的输入信号，向所述上拉节点输出来自所述第一电源端的第一电源信号；

所述防漏电电路分别与所述上拉节点和控制节点连接，所述防漏电电路用于基于所述上拉节点的电位控制所述控制节点的电位；

所述输出电路分别与所述上拉节点、时钟信号端和输出端连接，所述输出电路用于响应于所述上拉节点的电位，向所述输出端输出来自所述时钟信号端的时钟信号；

所述下拉电路分别与所述上拉节点、所述输出端、所述控制节点、所述第一电源端和第二电源端连接，所述下拉电路用于响应于所述第一电源信号，分别向所述上拉节点和所述输出端输出来自所述第二电源端的第二电源信号，以及用于基于所述控制节点的电位，保持所述上拉节点的电位的稳定性。

可选的，所述防漏电电路包括：防漏电晶体管；

所述防漏电晶体管的栅极和第一极均与所述上拉节点连接，所述防漏电晶体管的第二极与所述控制节点连接。

可选的，所述下拉电路包括：下拉控制子电路和下拉子电路；

所述下拉控制子电路分别与所述第一电源端、所述第二电源端、所述上拉节点和下拉节点连接，所述下拉控制子电路用于响应于所述第一电源信号和所述上拉节点的电位，向所述下拉节点输出所述第一电源信号或输出所述第二电源信号；

所述下拉子电路分别与所述下拉节点、所述上拉节点、所述控制节点、所述输出端和所述第二电源端连接，所述下拉子电路用于响应于所述下拉节点的电位，向所述上拉节点和所述输出端输出所述第二电源信号，以及用于基于所述控制节点的电位，保持所述上拉节点的电位的稳定性。

可选的，所述下拉子电路包括：第一下拉晶体管、第二下拉晶体管和第三下拉晶体管；

所述第一下拉晶体管的栅极与所述下拉节点连接，所述第一下拉晶体管的第一极与所述第二电源端连接，所述第一下拉晶体管的第二极与所述控制节点连接；

所述第二下拉晶体管的栅极与所述下拉节点连接，所述第二下拉晶体管的第一极与所述控制节点连接，所述第二下拉晶体管的第二极与所述上拉节点连接；

所述第三下拉晶体管的栅极与所述下拉节点连接，所述第三下拉晶体管的第一极与所述第二电源端连接，所述第三下拉晶体管的第二极与所述输出端连接。

可选的，所述下拉控制子电路包括：第一下拉控制晶体管和第二下拉控制晶体管；

所述第一下拉控制晶体管的栅极和第一极均与所述第一电源端连接，所述第一下拉控制晶体管的第二极与所述下拉节点连接；

所述第二下拉控制晶体管的栅极与所述上拉节点连接，所述第二下拉控制晶体管的第一极与所述第二电源端连接，所述第二下拉控制晶体管的第二极与所述下拉节点连接。

可选的，所述移位寄存器单元还包括：第一复位电路和第二复位电路；

所述第一复位电路分别与第一复位信号端、所述第二电源端、所述控制节点和所述上拉节点连接，所述第一复位电路用于响应于所述第一复位信号端提供的第一复位信号，向所述上拉节点输出所述第二电源信号，以及用于基于所述控制节点的电位，保持所述上拉节点的电位的稳定性；

所述第二复位电路分别与第二复位信号端、所述第二电源端、所述控制节点和所述上拉节点连接，所述第二复位电路用于响应于所述第二复位信号端提供的第二复位信号，向所述上拉节点输出所述第二电源信号，以及用于基于所述控制节点的电位，保持所述上拉节点的电位的稳定性。

可选的，所述第一复位电路包括：第一复位晶体管和第二复位晶体管；所述第二复位电路包括：第三复位晶体管和第四复位晶体管；

所述第一复位晶体管的栅极与所述第一复位信号端连接，所述第一复位晶体管的第一极与所述第二电源端连接，所述第一复位晶体管的第二极与所述控制节点连接；

所述第二复位晶体管的栅极与所述第一复位信号端连接，所述第二复位晶体管的第一极与所述控制节点连接，所述第二复位晶体管的第二极与所述上拉节点连接；

所述第三复位晶体管的栅极与所述第二复位信号端连接，所述第三复位晶体管的第一极与所述第二电源端连接，所述第三复位晶体管的第二极与所述控制节点连接；

所述第四复位晶体管的栅极与所述第二复位信号端连接，所述第四复位晶体管的第一极与所述控制节点连接，所述第四复位晶体管的第二极与所述上拉节点连接。

可选的，所述输入电路包括：输入晶体管；所述输出电路包括：输出晶体管和电容器；所述防漏电电路包括：防漏电晶体管；所述第一复位电路包括：第一复位晶体管和第二复位晶体管；所述第二复位电路包括：第三复位晶体管和第四复位晶体管；所述下拉控制子电路包括：第一下拉控制晶体管和第二下拉控制晶体管；

所述输入晶体管的栅极与所述输入信号端连接，所述输入晶体管的第一极与所述第一电源端连接，所述输入晶体管的第二极与所述上拉节点连接；

所述输出晶体管的栅极与所述上拉节点连接，所述输出晶体管的第一极与所述时钟信号端连接，所述输出晶体管的第二极与所述输出端连接；

所述电容器的一端与所述上拉节点连接，另一端与所述输出端连接；

所述防漏电晶体管的栅极和第一极均与所述上拉节点连接，所述防漏电晶体管的第二极与所述控制节点连接；

所述第一复位晶体管和所述第二复位晶体管的栅极均与第一复位信号端连接，所述第一复位晶体管的第一极与所述第二电源端连接，所述第一复位晶体管的第二极与所述控制节点连接，所述第二复位晶体管的第一极与所述控制节点连接，所述第二复位晶体管的第二极与所述上拉节点连接；

所述第三复位晶体管的栅极和所述第四复位晶体管的栅极均与第二复位信号端连接，所述第三复位晶体管的第一极与所述第二电源端连接，所述第三复位晶体管的第二极与所述控制节点连接，所述第四复位晶体管的第一极与所述控制节点连接，所述第四复位晶体管的第二极与所述上拉节点连接；

所述第一下拉控制晶体管的栅极和第一极均与所述第一电源端连接，所述第一下拉控制晶体管的第二极与所述下拉节点连接；

所述第二下拉控制晶体管的栅极与所述上拉节点连接，所述第二下拉控制晶体管的第一极与所述第二电源端连接，所述第二下拉控制晶体管的第二极与所述下拉节点连接。

另一方面，提供了一种移位寄存器单元的驱动方法，用于驱动如上述方面所述的移位寄存器单元，所述方法包括：

输入阶段，输入信号端提供的输入信号的电位为第一电位，输入电路响应于所述输入信号，向上拉节点输出来自第一电源端的第一电源信号，防漏电电路基于所述上拉节点的电位控制控制节点的电位，下拉电路基于所述控制节点的电位，保持所述上拉节点的电位的稳定性，所述第一电源信号的电位为第一电位；

输出阶段，所述上拉节点的电位为第一电位，输出电路响应于所述上拉节点的电位，向输出端输出来自时钟信号端的时钟信号，所述下拉电路基于所述控制节点的电位，保持所述上拉节点的电位的稳定性；

下拉阶段，所述输入信号的电位为第二电位，所述下拉电路响应于所述第一电源信号，向所述上拉节点和所述输出端输出来自第二电源端的第二电源信号，所述第二电源信号的电位为第二电位。

又一方面，提供了一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：至少两个级联的如上述方面所述的移位寄存器单元。

再一方面，提供了一种显示装置，所述显示装置包括：如上述方面所述的栅极驱动电路。

本发明实施例提供的技术方案带来的有益效果至少可以包括：

综上所述，本发明实施例提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。该移位寄存器单元包括：防漏电电路，该防漏电电路分别与上拉节点和控制节点连接，且该移位寄存器单元包括的下拉电路也与该控制节点连接。由于防漏电电路可以基于上拉节点的电位控制该控制节点的电位，因此在上拉节点的电位为有效电位时，防漏电电路可以控制节点的电位为有效电位。并且，由于在上拉节点的电位为有效电位时，下拉电路包括的晶体管的栅极电位为无效电位，因此可以使得与控制节点连接的晶体管的栅源电压差保持为无效电位，即可以使得下拉电路包括的晶体管中，与控制节点连接的晶体管保持关断，避免对上拉节点电位造成影响。也即是，下拉电路可以基于控制节点的电位保持上拉节点的电位的稳定性。避免了晶体管因漏电而误开启的问题，延长了移位寄存器单元的使用寿命。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是相关技术提供的一种移位寄存器单元的结构示意图；

图2是本发明实施例提供的一种移位寄存器单元的结构示意图；

图3是本发明实施例提供的另一种移位寄存器单元的结构示意图；

图4是本发明实施例提供的又一种移位寄存器单元的结构示意图；

图5是本发明实施例提供的再一种移位寄存器单元的结构示意图；

图6是本发明实施例提供的一种移位寄存器单元的驱动方法流程图；

图7是本发明实施例提供的一种移位寄存器各信号端的时序图；

图8是本发明实施例提供的一种栅极驱动电路的结构示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一极，漏极称为第二极，或者，将其中漏极称为第一极，源极称为第二极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管中的任一种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位，第一电位和第二电位仅代表该信号的电位有2个不同的状态量，不代表全文中第一电位或第二电位具有特定的数值。

随着显示技术的进步，采用阵列基板栅极驱动(Gate Driver on Array，GOA)技术制成的栅极驱动电路(也可称为移位寄存器)因其所需占用显示装置较少的面积，被广泛应用于各类显示装置中。例如，应用于液晶显示(Liquid Crystal Display，LCD)装置和有机发光显示(Organic Light Emitting Display，OLED)装置。但是，因移位寄存器包括的晶体管均为耗尽型的氧化物TFT，在长时间使用后，该TFT可能会发生漏电现象。

为了解决TFT因漏电而工作失效的问题，参考图1，相关技术提供了一种移位寄存器单元，该移位寄存器单元包括晶体管M1，该晶体管M1的栅极与上拉节点Q连接，第一极与第一电源端VDD连接，第二极与控制节点P1连接，该第一电源端VDD提供的第一电源信号的电位为有效电位。该晶体管M1可以在上拉节点Q的电位为有效电位时，向控制节点P1输出处于第一电位的第一电源信号，使得与该控制节点P1连接的其他晶体管可以基于该控制节点P1的电位，保持上拉节点Q的电位的稳定性。

但是，由于相关技术中提供的移位寄存器单元包括的该晶体管M1的第一极与提供恒定电位的第一电源端VDD连接，且由于在非本级移位寄存器单元工作时，该晶体管M1的第二极的电位(即控制节点的电位)为无效电位，因此在非本级移位寄存器单元工作时，该晶体管M1的第一极和第二极之间可能会存在一个较大的电位差，晶体管M1长期处于该较大的电位差下，可能会因截止电流变大而工作失效。相关技术提供的移位寄存器单元的防漏电可靠性较低。

本发明实施例提供了一种移位寄存器单元，可以可靠有效的防止漏电现象。图2是本发明实施例提供的一种移位寄存器单元。如图2所示，移位寄存器单元包括：输入电路10、防漏电电路20、输出电路30和下拉电路40。

该输入电路10可以分别与输入信号端IN、第一电源端VDD和上拉节点Q连接。该输入电路10可以响应于输入信号端IN提供的输入信号，向上拉节点Q输出来自第一电源端VDD的第一电源信号。

示例的，该输入电路10可以在输入信号端IN提供的输入信号的电位为第一电位时，向上拉节点Q输出来自第一电源端VDD的第一电源信号。在本发明实施例中，该第一电源信号的电位为第一电位，且该第一电位可以为有效电位。

该防漏电电路20可以分别与上拉节点Q和控制节点P1连接。该防漏电电路20可以基于上拉节点Q的电位控制该控制节点P1的电位。

示例的，该防漏电电路20可以在上拉节点Q的电位为第一电位时，控制该控制节点P1的电位为与该上拉节点Q的电位相同的第一电位。

由于本发明实施例提供的防漏电电路20仅与上拉节点Q和控制节点P1连接，且该控制节点P1和上拉节点Q的电位在非本级移位寄存器单元工作时，能够保持为第二电位。因此相对于相关技术提供的移位寄存器单元(即图1所示的移位寄存器单元)，在非本级移位寄存器单元工作时，该防漏电电路20包括的晶体管的第一极和第二极之间不会出现较大的电位差，即该防漏电电路20包括的晶体管不会因源漏两端电位差较大而出现工作失效的问题。

该输出电路30可以分别与上拉节点Q、时钟信号端CLKE和输出端OUT连接。该输出电路30可以响应于上拉节点Q的电位，向输出端OUT输出来自时钟信号端CLKE的时钟信号。

示例的，该输出电路30可以在上拉节点Q的电位为第一电位时，向输出端OUT输出来自时钟信号端CLKE的时钟信号。

该下拉电路40可以分别与上拉节点Q、输出端OUT、控制节点P1、第一电源端VDD和第二电源端VGL连接。该下拉电路40可以响应于第一电源信号，向上拉节点Q和输出端OUT输出来自第二电源端VGL的第二电源信号，以及可以基于控制节点P1的电位，保持上拉节点Q的电位的稳定性。

示例的，由于该第一电源信号的电位为第一电位，因此在上拉节点Q的电位为第二电位时，该下拉电路40即可以在该处于第一电位的第一电源信号的控制下，向上拉节点Q和输出端OUT输出来自第二电源端VGL的第二电源信号。在本发明实施例中，该第二电源信号的电位可以为第二电位，该第二电位可以为无效电位。并且，该下拉电路40还可以基于该控制节点P1的电位，保持上拉节点Q的电位的稳定性。

由于在上拉节点Q的电位为第一电位时，防漏电电路20可以控制控制节点P1的电位为第一电位，且由于在上拉节点Q的电位为第一电位时，下拉电路40包括的晶体管的栅极电位均为第二电位。因此在上拉节点Q的电位为第一电位时，该下拉电路40包括的晶体管中，与该控制节点P1连接的晶体管的栅源电压差可以保持为第二电位，即与该控制节点P1连接的晶体管可以保持关断状态。进而，避免了对上拉节点Q的电位造成影响，有效防止了上拉节点Q发生漏电。

综上所述，本发明实施例提供了一种移位寄存器单元。该移位寄存器单元包括输入电路、防漏电电路、输出电路和下拉电路，该防漏电电路分别与上拉节点和控制节点连接，且该下拉电路也与该控制节点连接。由于防漏电电路可以基于上拉节点的电位控制该控制节点的电位，因此在上拉节点的电位为有效电位时，防漏电电路可以控制节点的电位为有效电位。并且，由于在上拉节点的电位为有效电位时，下拉电路包括的晶体管的栅极电位为无效电位，因此可以使得与控制节点连接的晶体管的栅源电压差保持为无效电位，即可以使得与控制节点连接的晶体管保持关断，避免对上拉节点电位造成影响。也即是，下拉电路可以基于控制节点的电位保持上拉节点的电位的稳定性。避免了晶体管因漏电而误开启的问题，延长了移位寄存器单元的使用寿命。

图3是本发明实施例提供的另一种移位寄存器单元的结构示意图。如图3所示，该下拉电路40包括：下拉控制子电路401和下拉子电路402。

下拉控制子电路401可以分别与第一电源端VDD、第二电源端VGL、上拉节点Q和下拉节点QB连接。该下拉控制子电路401可以响应于第一电源信号和上拉节点Q的电位，向下拉节点QB输出第一电源信号或输出第二电源信号。

示例的，该下拉控制子电路401可以在上拉节点Q的电位为第一电位时，在上拉节点Q的控制下，向下拉节点QB输出处于第二电位的第二电源信号，从而实现对下拉节点QB的降噪。或者，该下拉控制子电路401可以在上拉节点Q的电位为第二电位时，在第一电源信号的控制下，向下拉节点QB输出处于第一电位的第一电源信号，从而实现对下拉节点QB的充电。

下拉子电路402可以分别与下拉节点QB、上拉节点Q、控制节点P1、输出端OUT和第二电源端VGL连接。该下拉子电路402可以响应于下拉节点QB的电位，向上拉节点Q和输出端OUT输出第二电源信号，以及可以基于控制节点P1的电位，保持上拉节点Q的电位的稳定性。

示例的，该下拉子电路402可以在下拉节点QB的电位为第一电位时，向上拉节点Q和输出端OUT输出处于第二电位的第二电源信号，从而实现对上拉节点Q和输出端OUT的降噪。并且，该下拉子电路402还可以基于控制节点P1的电位，保持上拉节点Q的电位的稳定性。进而，可以避免因上拉节点Q漏电而造成下拉子电路402包括的晶体管误开启的问题，保证了下拉子电路402的工作可靠性，也即是可以保证移位寄存器单元的工作可靠性。

图4是本发明实施例提供的另一种移位寄存器单元的结构示意图。如图4所示，该移位寄存器单元还可以包括：第一复位电路50和第二复位电路60。

该第一复位电路50可以分别与第一复位信号端RST、第二电源端VGL、控制节点P1和上拉节点Q连接。该第一复位电路50可以响应于第一复位信号端RST提供的第一复位信号，向上拉节点Q输出第二电源信号。以及可以基于控制节点P1的电位，保持上拉节点Q的电位的稳定性。

示例的，该第一复位电路50可以在第一复位信号端RST提供的第一复位信号的电位为第一电位时，向上拉节点Q输出处于第二电位的第二电源信号，从而实现对上拉节点Q的复位。该第一复位电路50还可以基于控制节点P1的电位，保持上拉节点Q的电位的稳定性。

由于在上拉节点Q的电位为第一电位，第一复位信号的电位为第二电位，控制节点P1的电位为第一电位。因此可以使得第一复位电路50包括的晶体管的栅源电压差保持为无效电位，避免在上拉节点Q的电位为第一电位时，第一复位电路50包括的晶体管因漏电而误开启，对上拉节点Q电位造成影响。

该第二复位电路60可以分别与第二复位信号端TRST、第二电源端VGL、控制节点P1和上拉节点Q连接。该第二复位电路60可以响应于第二复位信号端TRST提供的第二复位信号，向上拉节点Q输出第二电源信号。以及可以基于控制节点P1的电位，保持上拉节点Q的电位的稳定性。

示例的，该第二复位电路60可以在第二复位信号端TRST提供的第二复位信号的电位为第一电位时，向上拉节点Q输出处于第二电位的第二电源信号，从而实现对上拉节点Q的复位。该第二复位电路60还可以基于控制节点P1的电位，保持上拉节点Q的电位的稳定性。

由于在上拉节点Q的电位为第一电位，第二复位信号的电位为第二电位，控制节点P1的电位为第一电位。因此可以使得第二复位电路60包括的晶体管的栅源电压差保持为无效电位，避免在上拉节点Q的电位为第一电位时，第二复位电路60包括的晶体管因漏电而误开启，对上拉节点Q电位造成影响。

需要说明的是，在本发明实施例中，该第一复位信号端RST可以为某一级移位寄存器单元的输出端OUT，该第二复位信号端TRST可以为总复位信号端。

图5是本发明实施例提供的再一种移位寄存器单元的结构示意图。如图5所示，该防漏电电路20可以包括：防漏电晶体管M1。

参考图5，该防漏电晶体管M1的栅极和第一极可以均与上拉节点Q连接，该防漏电晶体管M1的第二极可以与控制节点P1连接。

可选的，参考图5，该下拉子电路402可以包括：第一下拉晶体管L1、第二下拉晶体管L2和第三下拉晶体管L3。

该第一下拉晶体管L1的栅极可以与下拉节点QB连接，该第一下拉晶体管L1的第一极可以与第二电源端VGL连接，该第一下拉晶体管L1的第二极可以与控制节点P1连接。

该第二下拉晶体管L2的栅极可以与下拉节点QB连接，该第二下拉晶体管L2的第一极可以与控制节点P1连接，该第二下拉晶体管L2的第二极可以与上拉节点Q连接。

由于在上拉节点Q的电位为第一电位时，控制节点P1的电位也为第一电位，该下拉节点QB的电位为第二电位。因此，该第一下拉晶体管L1和第二下拉晶体管L2的栅源电压差即可以保持为第二电位(即无效电位)，相应的，该第一下拉晶体管L1和第二下拉晶体管L2可以保持关断，避免了对上拉节点Q的电位造成影响，即防止了上拉节点Q发生漏电，进而避免了第一下拉晶体管L1和第二下拉晶体管L2因漏电而误开启。

该第三下拉晶体管L3的栅极可以与下拉节点QB连接，该第三下拉晶体管L3的第一极可以与第二电源端VGL连接，该第三下拉晶体管L3的第二极可以与输出端OUT连接。

可选的，参考图5，该下拉控制子电路401可以包括：第一下拉控制晶体管K1和第二下拉控制晶体管K2。

该第一下拉控制晶体管K1的栅极和第一极可以均与第一电源端VDD连接，该第一下拉控制晶体管K1的第二极可以与下拉节点QB连接。

该第二下拉控制晶体管K2的栅极可以与上拉节点Q连接，该第二下拉控制晶体管K2的第一极可以与第二电源端VGL连接，该第二下拉控制晶体管K2的第二极可以与下拉节点QB连接。

需要说明的是，在本发明实施例中，可以设置双下拉结构，即可以设置两个下拉控制子电路401，和两个下拉子电路402，相应的，即包括两个下拉节点。通过设置双下拉结构，可以使得两个下拉结构分时间段工作，进一步延长了移位寄存器单元的使用寿命。

可选的，参考图5，该第一复位电路50可以包括：第一复位晶体管F1和第二复位晶体管F2。

该第一复位晶体管F1的栅极可以与第一复位信号端RST连接，该第一复位晶体管F1的第一极可以与第二电源端VGL连接，该第一复位晶体管F1的第二极可以与控制节点P1连接。

该第二复位晶体管F2的栅极可以与第一复位信号端RST连接，该第二复位晶体管F2的第一极可以与控制节点P1连接，该第二复位晶体管F2的第二极可以与上拉节点Q连接。

由于在上拉节点Q的电位为第一电位时，控制节点P1的电位也为第一电位，该第一复位信号的电位为第二电位。因此，该第一复位晶体管F1和第二复位晶体管F2的栅源电压差即可以保持为第二电位(即无效电位)，相应的，该第一复位晶体管F1和第二复位晶体管F2可以保持关断，避免了对上拉节点Q的电位造成影响，即防止了上拉节点Q发生漏电，进而避免了第一复位晶体管F1和第二复位晶体管F2因漏电而误开启。

可选的，参考图5，该第二复位电路60可以包括：第三复位晶体管F3和第四复位晶体管F4。

该第三复位晶体管F3的栅极可以与第二复位信号端TRST连接，该第三复位晶体管F3的第一极可以与第二电源端VGL连接，该第三复位晶体管F3的第二极可以与控制节点P1连接。

该第四复位晶体管F4的栅极可以与第二复位信号端TRST连接，该第四复位晶体管F4的第一极可以与控制节点P1连接，该第四复位晶体管F4的第二极可以与上拉节点Q连接。

由于在上拉节点Q的电位为第一电位时，控制节点P1的电位也为第一电位，该第二复位信号的电位为第二电位。因此，该第三复位晶体管F3和第四复位晶体管F4的栅源电压差即可以保持为第二电位(即无效电位)，相应的，该第三复位晶体管F3和第四复位晶体管F4可以保持关断，避免了对上拉节点Q的电位造成影响，即防止了上拉节点Q发生漏电，进而避免了第三复位晶体管F3和第四复位晶体管F4因漏电而误开启。

可选的，参考图5，该输入电路10可以包括：输入晶体管T1。

该输入晶体管T1的栅极可以与输入信号端IN连接，该输入晶体管T1的第一极可以与第一电源端VDD连接，该输入晶体管T1的第二极可以与上拉节点Q连接。

可选的，参考图5，该输出电路30可以包括：输出晶体管O1和电容器C1。

该输出晶体管O1的栅极可以与上拉节点Q连接，该输出晶体管O1的第一极可以与时钟信号端CLKE连接，该输出晶体管O1的第二极可以与输出端OUT连接。

该电容器C1的一端可以与上拉节点Q连接，该电容器C1的另一端可以与输出端OUT连接。

需要说明的是，在上述各实施例中，均是以各个晶体管为N型晶体管，且第一电位相对于第二电位为低电位为例进行的说明。当然，各个晶体管还可以采用P型晶体管，当该各个晶体管采用P型晶体管时，该第一电位相对于第二电位为高电位。

综上所述，本发明实施例提供了一种移位寄存器单元。该移位寄存器单元包括输入电路、防漏电电路、输出电路和下拉电路，该防漏电电路分别与上拉节点和控制节点连接，且该下拉电路也与该控制节点连接。由于防漏电电路可以基于上拉节点的电位控制该控制节点的电位，因此在上拉节点的电位为有效电位时，防漏电电路可以控制节点的电位为有效电位。并且，由于在上拉节点的电位为有效电位时，下拉电路包括的晶体管的栅极电位为无效电位，因此可以使得与控制节点连接的晶体管的栅源电压差保持为无效电位，即可以使得与控制节点连接的晶体管保持关断，避免对上拉节点电位造成影响。也即是，下拉电路可以基于控制节点的电位保持上拉节点的电位的稳定性。避免了晶体管因漏电而误开启的问题，延长了移位寄存器单元的使用寿命。

图6是本发明实施例提供的一种移位寄存器单元的驱动方法流程图，该方法可以用于驱动如图2至图5任一所示的移位寄存器单元。如图6所示，该方法可以包括：

步骤601、输入阶段，输入信号端提供的输入信号的电位为第一电位，输入电路响应于输入信号，向上拉节点输出来自第一电源端的第一电源信号，防漏电电路响应于上拉节点的电位，向控制节点输出上拉节点的电位，下拉电路基于控制节点的电位，保持上拉节点的电位的稳定性。

其中，该第一电源信号的电位可以为第一电位。在输入阶段中，输入电路可以控制上拉节点的电位为第一电位，防漏电电路可以基于上拉节点的电位控制控制节点的电位也为第一电位。相应的，由于在该输入阶段中，下拉电路包括的晶体管的栅极电位为第二电位，因此可以使得下拉电路包括的晶体管的栅源电压差保持为第二电位，避免了下拉电路包括的晶体管误开启的问题，进而避免了对上拉节点的电位造成影响，即下拉电路可以基于该控制节点的电位，保持上拉节点的电位的稳定性，防止上拉节点漏电。

步骤602、输出阶段，上拉节点的电位为第一电位，输出电路响应于上拉节点的电位，向输出端输出来自时钟信号端的时钟信号，下拉电路基于控制节点的电位，保持上拉节点的电位的稳定性。

同理，在输出阶段中，因上拉节点的电位保持为第一电位，因此下拉电路在该阶段，也可以保持上拉节点的电位的稳定性。

步骤603、下拉阶段，输入信号的电位为第二电位，下拉电路响应于第一电源信号，向上拉节点和输出端输出来自第二电源端的第二电源信号。

其中，该第二电源信号的电位可以为第二电位。

综上所述，本发明实施例提供了一种移位寄存器单元的驱动方法。由于防漏电电路在输入阶段和输出阶段中，均可以基于上拉节点的电位控制该控制节点的电位，因此在输入阶段和输出阶段中，即在上拉节点的电位为有效电位时，防漏电电路可以控制节点的电位为有效电位。并且，由于在上拉节点的电位为有效电位时，下拉电路包括的晶体管的栅极电位为无效电位，因此可以使得与控制节点连接的晶体管的栅源电压差保持为无效电位，即可以使得与控制节点连接的晶体管保持关断，避免对上拉节点电位造成影响。也即是，下拉电路可以基于控制节点的电位保持上拉节点的电位的稳定性。避免了晶体管因漏电而误开启的问题，延长了移位寄存器单元的使用寿命。

以图5所示的移位寄存器单元为例，并以移位寄存器单元中的各个晶体管为N型晶体管，第一电源信号的电位为第一电位，第二电源信号的电位为第二电位，且第一电位相对于第二电位为高电位为例，详细介绍本发明实施例提供的移位寄存器单元的驱动原理。

图7是本发明实施例提供的一种移位寄存器单元各信号端的时序图。如图7所示，在输入阶段t1中，时钟信号端CLKE提供的时钟信号的电位为第二电位，输入信号端IN提供的输入信号的电位为第一电位，输入晶体管T1开启。第一电源端VDD可以通过该输入晶体管T1向上拉节点Q输出处于第一电位的第一电源信号，从而实现对该上拉节点Q的预充电，输出晶体管O1开启，时钟信号端CLKE通过该输出晶体管O1向输出端OUT输出处于第二电位的时钟信号。另外，由于该上拉节点Q的电位为第一电位，因此在该输入阶段t1中，防漏电晶体管M1开启，写入该上拉节点Q的处于第一电位的信号可以通过该防漏电晶体管M1输出至控制节点P1，即可以使得该控制节点P1的电位也为第一电位。

并且，在该输入阶段t1中，由于上拉节点Q的电位为第一电位，因此第二下拉控制晶体管K2开启，第二电源端VGL可以通过该第二下拉控制晶体管K2向下拉节点QB输出处于第二电位的第二电源信号，实现对下拉节点QB的降噪。此外，由于在该输入阶段t1中，第一复位信号端RST和第二复位信号端TRST的电位也均为第二电位，因此在该输入阶段t1中，第一复位晶体管F1、第二复位晶体管F2、第三复位晶体管F3、第四复位晶体管F4、第一下拉晶体管L1和第二下拉晶体管L2均可以保持关断，且其栅源电压差可以均保持为第二电位。避免了因漏电而误开启的问题，进而避免了对上拉节点的电位造成影响。

在输出阶段t2，时钟信号端CLKE输出的时钟信号的电位跳变为第一电位，输入信号端IN提供的输入信号的电位跳变为第二电位，输入晶体管T1关断。该上拉节点Q的电位在电容器C1的耦合作用下被进一步拉高，输出晶体管O1充分开启，时钟信号端CLKE通过该输出晶体管O1向输出端OUT输出处于第一电位的时钟信号，以实现对一行像素单元的扫描。此外，由于在输出阶段t2，上拉节点Q的电位被进一步拉高，因此在该输出阶段t2中，防漏电晶体管M1保持开启状态，进而，控制节点P1的电位变为被拉高后的上拉节点Q的电位，即控制节点P1的电位继续保持为第一电位。

同理，因在输出阶段t2中，第二下拉控制晶体管K2保持开启，第二电源端VGL持续向下拉节点QB输出处于第二电位的第二电源信号。此外，由于在该输出阶段t2中，第一复位信号端RST和第二复位信号端TRST的电位也均为第二电位，因此在该输出阶段t2中，第一复位晶体管F1、第二复位晶体管F2、第三复位晶体管F3、第四复位晶体管F4、第一下拉晶体管L1和第二下拉晶体管L2也均保持关断，且其栅源电压差也均保持为第二电位。避免了因漏电而误开启的问题，进而避免了对上拉节点的电位造成影响。

在下拉阶段t3中，时钟信号端CLKE提供的时钟信号的电位先跳变为第二电位，输出端OUT的电位变为第二电位。输入信号端IN提供的输入信号的电位保持为第二电位，上拉节点Q的电位逐渐向第二电位变化。此时，第二下拉控制晶体管K2关断，第一下拉控制晶体管K1开启，第一电源端VDD通过该第一下拉控制晶体管K1向下拉节点QB输出处于第一电位的第一电源信号，第一下拉晶体管L1、第二下拉晶体管L2和第三下拉晶体管L3均开启。第二电源端VGL可以通过该第一下拉晶体管L1和第二下拉晶体管L2向上拉节点Q输出处于第二电位的第二电源信号，从而实现对上拉节点Q的降噪。且第二电源端VGL可以通过第三下拉晶体管L3向输出端OUT输出处于第二电位的第二电源信号，从而实现对输出端OUT的降噪。且在该下拉阶段t3中，因上拉节点Q的电位变为第二电位，防漏电晶体管M1关断。

需要说明的是，参考图7，在该下拉阶段t3之后，还可以包括复位阶段t4。在该复位阶段t4中，第一复位信号端RST提供的第一复位信号的电位为第一电位，第一复位晶体管F1和第二复位晶体管F2开启，第二电源端VGL通过该第一复位晶体管F1和第二复位晶体管F2向上拉节点Q继续输出处于第二电位的第二电源信号，实现对上拉节点Q的复位。除此之外，还可以包括总复位阶段，在该总复位阶段，第二复位信号端TRST提供的第二复位信号的电位为第一电位，第三复位晶体管F3和第四复位晶体管F4开启，第二电源端VGL通过该第三复位晶体管F3和第四复位晶体管F4向上拉节点Q持续输出处于第二电位的第二电源信号，实现对上拉节点Q的总复位。

还需要说明的是，移位寄存器包括的多个移位寄存器单元的级联方式有多种，且对于不同级联方式，输入信号端和第一复位信号端的连接方式及不同。

示例的，假设本发明实施例提供的移位寄存器的级联方式为：第N级移位寄存器单元的输入信号端IN与第N-2级移位寄存器单元的输出端OUT(N-2)连接，第N级移位寄存器单元的第一复位信号端RST与第N+4级移位寄存器单元的输出端OUT(N+4)连接，则对于图5和图7所示的输入信号端IN即可以为OUT(N-2)，第一复位信号端RST即可以为OUT(N+4)。

综上所述，本发明实施例提供了一种移位寄存器单元的驱动方法。由于防漏电电路在输入阶段和输出阶段中，均可以基于上拉节点的电位控制该控制节点的电位，因此在输入阶段和输出阶段中，即在上拉节点的电位为有效电位时，防漏电电路可以控制节点的电位为有效电位。并且，由于在上拉节点的电位为有效电位时，下拉电路包括的晶体管的栅极电位为无效电位，因此可以使得与控制节点连接的晶体管的栅源电压差保持为无效电位，即可以使得与控制节点连接的晶体管保持关断，避免对上拉节点电位造成影响。也即是，下拉电路可以基于控制节点的电位保持上拉节点的电位的稳定性。避免了晶体管因漏电而误开启的问题，延长了移位寄存器单元的使用寿命。

图8是本发明实施例提供的一种栅极驱动电路的结构示意图。如图8所示，该栅极驱动电路可以包括：至少两个级联的移位寄存器单元。例如，图8示出了级联的N个移位寄存器单元，N为大于2的整数。其中，每个移位寄存器单元可以为如图2至图5任一所示的移位寄存器单元。

参考图8可以看出，每一级移位寄存器单元的输出端OUT可以与第N+2级移位寄存器单元的输入信号端IN连接，以及可以与第N-4级移位寄存器单元的第一复位信号端RST连接。例如，图8示出的移位寄存器单元3的输入信号端IN与移位寄存器单元1的输出端OUT连接，移位寄存器单元3的第一复位信号端RST与移位寄存器单元7的输出端OUT连接。

除此之外，参考图8，第一级移位寄存器单元的输入信号端IN可以与开启信号端STV连接，每一级移位寄存器单元还可以与第一电源端VDD、第二电源端VGL、时钟信号端CLKE和总复位信号端TRST连接。

可选的，本发明实施例还提供一种显示装置，该显示装置可以包括如图8所示的栅极驱动电路。该显示装置可以为：液晶面板、电子纸、OLED面板、AMOLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的栅极驱动电路、移位寄存器单元、各电路和子电路的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

以上所述仅为本发明的可选实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：输入电路、防漏电电路、输出电路和下拉电路；

所述输入电路分别与输入信号端、第一电源端和上拉节点连接，所述输入电路用于响应于所述输入信号端提供的输入信号，向所述上拉节点输出来自所述第一电源端的第一电源信号；

所述防漏电电路分别与所述上拉节点和控制节点连接，所述防漏电电路用于基于所述上拉节点的电位控制所述控制节点的电位；

所述输出电路分别与所述上拉节点、时钟信号端和输出端连接，所述输出电路用于响应于所述上拉节点的电位，向所述输出端输出来自所述时钟信号端的时钟信号；

所述下拉电路分别与所述上拉节点、所述输出端、所述控制节点、所述第一电源端和第二电源端连接，所述下拉电路用于响应于所述第一电源信号，分别向所述上拉节点和所述输出端输出来自所述第二电源端的第二电源信号，以及用于基于所述控制节点的电位，保持所述上拉节点的电位的稳定性。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述防漏电电路包括：防漏电晶体管；

所述防漏电晶体管的栅极和第一极均与所述上拉节点连接，所述防漏电晶体管的第二极与所述控制节点连接。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉电路包括：下拉控制子电路和下拉子电路；

所述下拉控制子电路分别与所述第一电源端、所述第二电源端、所述上拉节点和下拉节点连接，所述下拉控制子电路用于响应于所述第一电源信号和所述上拉节点的电位，向所述下拉节点输出所述第一电源信号或输出所述第二电源信号；

所述下拉子电路分别与所述下拉节点、所述上拉节点、所述控制节点、所述输出端和所述第二电源端连接，所述下拉子电路用于响应于所述下拉节点的电位，向所述上拉节点和所述输出端输出所述第二电源信号，以及用于基于所述控制节点的电位，保持所述上拉节点的电位的稳定性。

4.根据权利要求3所述的移位寄存器单元，其特征在于，所述下拉子电路包括：第一下拉晶体管、第二下拉晶体管和第三下拉晶体管；

所述第一下拉晶体管的栅极与所述下拉节点连接，所述第一下拉晶体管的第一极与所述第二电源端连接，所述第一下拉晶体管的第二极与所述控制节点连接；

所述第二下拉晶体管的栅极与所述下拉节点连接，所述第二下拉晶体管的第一极与所述控制节点连接，所述第二下拉晶体管的第二极与所述上拉节点连接；

所述第三下拉晶体管的栅极与所述下拉节点连接，所述第三下拉晶体管的第一极与所述第二电源端连接，所述第三下拉晶体管的第二极与所述输出端连接。

5.根据权利要求3所述的移位寄存器单元，其特征在于，所述下拉控制子电路包括：第一下拉控制晶体管和第二下拉控制晶体管；

所述第一下拉控制晶体管的栅极和第一极均与所述第一电源端连接，所述第一下拉控制晶体管的第二极与所述下拉节点连接；

所述第二下拉控制晶体管的栅极与所述上拉节点连接，所述第二下拉控制晶体管的第一极与所述第二电源端连接，所述第二下拉控制晶体管的第二极与所述下拉节点连接。

6.根据权利要求1至5任一所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第一复位电路和第二复位电路；

所述第一复位电路分别与第一复位信号端、所述第二电源端、所述控制节点和所述上拉节点连接，所述第一复位电路用于响应于所述第一复位信号端提供的第一复位信号，向所述上拉节点输出所述第二电源信号，以及用于基于所述控制节点的电位，保持所述上拉节点的电位的稳定性；

所述第二复位电路分别与第二复位信号端、所述第二电源端、所述控制节点和所述上拉节点连接，所述第二复位电路用于响应于所述第二复位信号端提供的第二复位信号，向所述上拉节点输出所述第二电源信号，以及用于基于所述控制节点的电位，保持所述上拉节点的电位的稳定性。

7.根据权利要求6所述的移位寄存器单元，其特征在于，所述第一复位电路包括：第一复位晶体管和第二复位晶体管；所述第二复位电路包括：第三复位晶体管和第四复位晶体管；

所述第一复位晶体管的栅极与所述第一复位信号端连接，所述第一复位晶体管的第一极与所述第二电源端连接，所述第一复位晶体管的第二极与所述控制节点连接；

所述第二复位晶体管的栅极与所述第一复位信号端连接，所述第二复位晶体管的第一极与所述控制节点连接，所述第二复位晶体管的第二极与所述上拉节点连接；

所述第三复位晶体管的栅极与所述第二复位信号端连接，所述第三复位晶体管的第一极与所述第二电源端连接，所述第三复位晶体管的第二极与所述控制节点连接；

所述第四复位晶体管的栅极与所述第二复位信号端连接，所述第四复位晶体管的第一极与所述控制节点连接，所述第四复位晶体管的第二极与所述上拉节点连接。

8.根据权利要求4所述的移位寄存器单元，其特征在于，所述输入电路包括：输入晶体管；所述输出电路包括：输出晶体管和电容器；所述防漏电电路包括：防漏电晶体管；所述第一复位电路包括：第一复位晶体管和第二复位晶体管；所述第二复位电路包括：第三复位晶体管和第四复位晶体管；所述下拉控制子电路包括：第一下拉控制晶体管和第二下拉控制晶体管；

所述输入晶体管的栅极与所述输入信号端连接，所述输入晶体管的第一极与所述第一电源端连接，所述输入晶体管的第二极与所述上拉节点连接；

所述输出晶体管的栅极与所述上拉节点连接，所述输出晶体管的第一极与所述时钟信号端连接，所述输出晶体管的第二极与所述输出端连接；

所述电容器的一端与所述上拉节点连接，另一端与所述输出端连接；

所述防漏电晶体管的栅极和第一极均与所述上拉节点连接，所述防漏电晶体管的第二极与所述控制节点连接；

所述第一复位晶体管和所述第二复位晶体管的栅极均与第一复位信号端连接，所述第一复位晶体管的第一极与所述第二电源端连接，所述第一复位晶体管的第二极与所述控制节点连接，所述第二复位晶体管的第一极与所述控制节点连接，所述第二复位晶体管的第二极与所述上拉节点连接；

所述第三复位晶体管的栅极和所述第四复位晶体管的栅极均与第二复位信号端连接，所述第三复位晶体管的第一极与所述第二电源端连接，所述第三复位晶体管的第二极与所述控制节点连接，所述第四复位晶体管的第一极与所述控制节点连接，所述第四复位晶体管的第二极与所述上拉节点连接；

所述第一下拉控制晶体管的栅极和第一极均与所述第一电源端连接，所述第一下拉控制晶体管的第二极与所述下拉节点连接；

所述第二下拉控制晶体管的栅极与所述上拉节点连接，所述第二下拉控制晶体管的第一极与所述第二电源端连接，所述第二下拉控制晶体管的第二极与所述下拉节点连接。

9.一种移位寄存器单元的驱动方法，其特征在于，用于驱动如权利要1至8任一所述的移位寄存器单元，所述方法包括：

输入阶段，输入信号端提供的输入信号的电位为第一电位，输入电路响应于所述输入信号，向上拉节点输出来自第一电源端的第一电源信号，防漏电电路基于所述上拉节点的电位控制控制节点的电位，下拉电路基于所述控制节点的电位，保持所述上拉节点的电位的稳定性，所述第一电源信号的电位为第一电位；

输出阶段，所述上拉节点的电位为第一电位，输出电路响应于所述上拉节点的电位，向输出端输出来自时钟信号端的时钟信号，所述下拉电路基于所述控制节点的电位，保持所述上拉节点的电位的稳定性；

下拉阶段，所述输入信号的电位为第二电位，所述下拉电路响应于所述第一电源信号，向所述上拉节点和所述输出端输出来自第二电源端的第二电源信号，所述第二电源信号的电位为第二电位。

10.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：至少两个级联的如权利要求1至8任一所述的移位寄存器单元。

11.一种显示装置，其特征在于，所述显示装置包括：如权利要求10所述的栅极驱动电路。