CN112885282A - 一种适用于高分辨率显示屏的gip电路及其控制方法 - Google Patents

Abstract

本发明涉及GIP电路技术领域，特别涉及一种适用于高分辨率显示屏的GIP电路及其控制方法，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9和电容C1，晶体管T1的源极分别与晶体管T6的栅极、晶体管T7的漏极、晶体管T4的源极、晶体管T5的栅极和电容C1的一端电连接，这样能够提高GIP电路中关键节点Q点(即晶体管T1的源极和晶体管T7的漏极的公共端点处)的充电电压，从而提高显示屏GIP电路的充放电能力，尤其适用于高分辨率的显示屏上。

Description

一种适用于高分辨率显示屏的GIP电路及其控制方法

技术领域

本发明涉及GIP电路技术领域，特别涉及一种适用于高分辨率显示屏的GIP电路及其控制方法。

背景技术

随着信息化社会的不断发展，人们对高分辨率显示屏的需求不断增加，相同尺寸下更高的分辨率往往代表着更加细腻的显示画面。然而更高的分辨率对于显示屏来说，意味着更少的充放电时间，对显示屏的电路设计提出了更高的要求。

发明内容

本发明所要解决的技术问题是：提供一种适用于高分辨率显示屏的GIP电路及其控制方法，用以提高显示屏GIP电路的充放电能力，尤其适用于高分辨率的显示屏上。

为了解决上述技术问题，本发明采用的第一种技术方案为：

一种适用于高分辨率显示屏的GIP电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9和电容C1，所述晶体管T1的栅极与晶体管T2的栅极电连接且晶体管T1的栅极和晶体管T2的栅极均接第一栅极走线，所述晶体管T1的源极分别与晶体管T6的栅极、晶体管T7的漏极、晶体管T4的源极、晶体管T5的栅极和电容C1的一端电连接，所述晶体管T2的漏极与晶体管T3的漏极电连接，所述晶体管T2的源极分别与晶体管T3的源极晶体管T6的漏极、晶体管T7的栅极、晶体管T8的源极和晶体管T9的栅极电连接，所述晶体管T5的源极分别与电容C1的另一端和晶体管T9的漏极电连接且晶体管T5的源极、电容C1的另一端和晶体管T9的漏极均接第二栅极走线，所述晶体管T3的栅极与晶体管T4的栅极电连接且晶体管T3的栅极和晶体管T4的栅极均接第三栅极走线，所述晶体管T6的源极分别与晶体管T7的源极和晶体管T9的源极电连接，所述晶体管T8的栅极与晶体管T8的漏极电连接。

本发明采用的第二种技术方案为：

一种适用于高分辨率显示屏的GIP电路的控制方法，包括以下步骤：

S1、在第一时刻，控制晶体管T1的栅极和晶体管T2的栅极均输入高电平；

S2、在第二时刻，控制晶体管T8的栅极、晶体管T8的漏极和晶体管T5的漏极均由低电平切换至高电平；

S3、在第三时刻，控制晶体管T8的栅极、晶体管T8的漏极和晶体管T5的漏极均由高电平切换至低电平；

S4、在第四时刻，控制晶体管T3的栅极和晶体管T4的栅极均输入高电平；

S5、在第五时刻，控制晶体管T8的栅极、晶体管T8的漏极和晶体管T5的漏极均输入高电平。

本发明的有益效果在于：

通过晶体管T1的栅极与晶体管T2的栅极电连接且晶体管T1的栅极和晶体管T2的栅极均接第一栅极走线，晶体管T1的源极分别与晶体管T6的栅极、晶体管T7的漏极、晶体管T4的源极、晶体管T5的栅极和电容C1的一端电连接，晶体管T5的源极分别与电容C1的另一端和晶体管T9的漏极电连接且晶体管T5的源极、电容C1的另一端和晶体管T9的漏极均接第二栅极走线，晶体管T3的栅极与晶体管T4的栅极电连接且晶体管T3的栅极和晶体管T4的栅极均接第三栅极走线，这样能够提高GIP电路中关键节点Q点(即晶体管T1的源极和晶体管T7的漏极的公共端点处)的充电电压，从而提高显示屏GIP电路的充放电能力，尤其适用于高分辨率的显示屏上。

附图说明

图1为根据本发明的一种适用于高分辨率显示屏的GIP电路的结构示意图；

图2为根据本发明的一种适用于高分辨率显示屏的GIP电路的控制方法的步骤流程图；

图3为根据本发明的一种适用于高分辨率显示屏的GIP电路的时序波形图。

具体实施方式

为详细说明本发明的技术内容、所实现目的及效果，以下结合实施方式并配合附图予以说明。

请参照图1，本发明提供的一种技术方案：

一种适用于高分辨率显示屏的GIP电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9和电容C1，所述晶体管T1的栅极与晶体管T2的栅极电连接且晶体管T1的栅极和晶体管T2的栅极均接第一栅极走线，所述晶体管T1的源极分别与晶体管T6的栅极、晶体管T7的漏极、晶体管T4的源极、晶体管T5的栅极和电容C1的一端电连接，所述晶体管T2的漏极与晶体管T3的漏极电连接，所述晶体管T2的源极分别与晶体管T3的源极晶体管T6的漏极、晶体管T7的栅极、晶体管T8的源极和晶体管T9的栅极电连接，所述晶体管T5的源极分别与电容C1的另一端和晶体管T9的漏极电连接且晶体管T5的源极、电容C1的另一端和晶体管T9的漏极均接第二栅极走线，所述晶体管T3的栅极与晶体管T4的栅极电连接且晶体管T3的栅极和晶体管T4的栅极均接第三栅极走线，所述晶体管T6的源极分别与晶体管T7的源极和晶体管T9的源极电连接，所述晶体管T8的栅极与晶体管T8的漏极电连接。

从上述描述可知，本发明的有益效果在于：

通过晶体管T1的栅极与晶体管T2的栅极电连接且晶体管T1的栅极和晶体管T2的栅极均接第一栅极走线，晶体管T1的源极分别与晶体管T6的栅极、晶体管T7的漏极、晶体管T4的源极、晶体管T5的栅极和电容C1的一端电连接，晶体管T5的源极分别与电容C1的另一端和晶体管T9的漏极电连接且晶体管T5的源极、电容C1的另一端和晶体管T9的漏极均接第二栅极走线，晶体管T3的栅极与晶体管T4的栅极电连接且晶体管T3的栅极和晶体管T4的栅极均接第三栅极走线，这样能够提高GIP电路中关键节点Q点(即晶体管T1的源极和晶体管T7的漏极的公共端点处)的充电电压，从而提高显示屏GIP电路的充放电能力，尤其适用于高分辨率的显示屏上。

进一步的，所述晶体管T8的栅极、晶体管T8的漏极和晶体管T5的漏极均接时钟信号。

进一步的，所述晶体管T2的漏极、晶体管T3的漏极、晶体管T6的源极、晶体管T7的源极和晶体管T9的源极均接电源的负极。

进一步的，所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8和晶体管T9均为N沟道MOS管。

由上述描述可知，通过N沟道的MOS管能够进一步稳定GIP电路的输出波形，节约了改善GIP制程的成本，优化显示屏的显示效果。

请参照图2，本发明提供的另一种技术方案：

一种适用于高分辨率显示屏的GIP电路的控制方法，包括以下步骤：

S1、在第一时刻，控制晶体管T1的栅极和晶体管T2的栅极均输入高电平；

S2、在第二时刻，控制晶体管T8的栅极、晶体管T8的漏极和晶体管T5的漏极均由低电平切换至高电平；

S3、在第三时刻，控制晶体管T8的栅极、晶体管T8的漏极和晶体管T5的漏极均由高电平切换至低电平；

S4、在第四时刻，控制晶体管T3的栅极和晶体管T4的栅极均输入高电平；

S5、在第五时刻，控制晶体管T8的栅极、晶体管T8的漏极和晶体管T5的漏极均输入高电平。

从上述描述可知，本发明的有益效果在于：通过晶体管T1的栅极与晶体管T2的栅极电连接且晶体管T1的栅极和晶体管T2的栅极均接第一栅极走线，晶体管T1的源极分别与晶体管T6的栅极、晶体管T7的漏极、晶体管T4的源极、晶体管T5的栅极和电容C1的一端电连接，晶体管T5的源极分别与电容C1的另一端和晶体管T9的漏极电连接且晶体管T5的源极、电容C1的另一端和晶体管T9的漏极均接第二栅极走线，晶体管T3的栅极与晶体管T4的栅极电连接且晶体管T3的栅极和晶体管T4的栅极均接第三栅极走线，这样能够提高GIP电路中关键节点Q点(即晶体管T1的源极和晶体管T7的漏极的公共端点处)的充电电压，从而提高显示屏GIP电路的充放电能力，尤其适用于高分辨率的显示屏上。

进一步的，步骤S2还包括以下步骤：

所述晶体管T5的源极、电容C1的另一端和晶体管T9的漏极均输出高电平。

进一步的，步骤S3还包括以下步骤：

所述晶体管T5的源极、电容C1的另一端和晶体管T9的漏极均输出低电平。

请参照图1和图3，本发明的实施例一为：

请参照图1，一种适用于高分辨率显示屏的GIP电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9和电容C1，所述晶体管T1的栅极与晶体管T2的栅极电连接且晶体管T1的栅极和晶体管T2的栅极均接第一栅极走线，所述晶体管T1的源极分别与晶体管T6的栅极、晶体管T7的漏极、晶体管T4的源极、晶体管T5的栅极和电容C1的一端电连接，所述晶体管T2的漏极与晶体管T3的漏极电连接，所述晶体管T2的源极分别与晶体管T3的源极晶体管T6的漏极、晶体管T7的栅极、晶体管T8的源极和晶体管T9的栅极电连接，所述晶体管T5的源极分别与电容C1的另一端和晶体管T9的漏极电连接且晶体管T5的源极、电容C1的另一端和晶体管T9的漏极均接第二栅极走线，所述晶体管T3的栅极与晶体管T4的栅极电连接且晶体管T3的栅极和晶体管T4的栅极均接第三栅极走线，所述晶体管T6的源极分别与晶体管T7的源极和晶体管T9的源极电连接，所述晶体管T8的栅极与晶体管T8的漏极电连接。

所述晶体管T8的栅极、晶体管T8的漏极和晶体管T5的漏极均接时钟信号。

所述晶体管T2的漏极、晶体管T3的漏极、晶体管T6的源极、晶体管T7的源极和晶体管T9的源极均接电源的负极。

所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8和晶体管T9均为N沟道MOS管。

本方案的每一级GIP电路共有9颗TFT，1个电容C1，FW和VGH是直流高电压，BW和VGL是直流低电压。在本方案中，CK(n)的高电位是VGH电位，低电位是VGL电位。本方案通过晶体管T2和晶体管T3这两个TFT，使得Q点的充电能力更强，这对于充电时间很短的高分辨率显示屏而言非常重要。

以下介绍GIP电路的驱动过程(请结合图3分析)：

在t1时刻，Vg(n-4)为高电位(Vg(n-4)即为图1中的G(n-4))，晶体管T1和晶体管T2打开，晶体管T1将FW的高电位给到Q点，晶体管T2将VGL的低电位给到P点。这里需要特别提到的是，由于高分辨率显示屏的充电时间很短，因此Q点在此阶段的充电就显示尤为重要，这里可以通过引入晶体管T2这个TFT，使得P点在t1时刻就下拉为VGL电位，如果没有这个TFT，那么在Q点的充电过程中，P点的电位还维持在上一阶段的VGH，会通过晶体管T7的作用下拉Q点，这样就会使得Q点的充电能力下降，Q点的电压下降，从而影响显示效果。

在t2时刻，CK(n)由低电位转为高电位，Q点由于耦合电容C1的存在，电位升高，此时G(n)通过晶体管T5的作用接收到CK(n)的高电位，G(n)输出高电位。

在t3时刻，CK(n)由高电位转为低电位，Q点由于耦合电容C1的存在，电位下降，此时G(n)通过晶体管T5的作用接收到CK(n)的低电位，G(n)输出低电位。

在t4时刻，Vg(n+4)为高电位(Vg(n+4)即为图1中的G(n+4))，晶体管T3和晶体管T4打开，Q点和P点分别下拉到VGL准位。

在t5时刻，CK(n)为高电位，此时晶体管T8处于开启状态，P点为高电位，晶体管T9打开，G(n)通过晶体管T9的作用下拉到VGL准位。

本方案通过提高GIP电路中关键节点Q点的充电电压，从而提高显示屏GIP电路的充放电能力，尤其适用于高分辨率的显示屏上。

请参照图1至图3，本发明的实施例二为：

请参照图2，一种适用于高分辨率显示屏的GIP电路的控制方法，包括以下步骤：

S1、在第一时刻，控制晶体管T1的栅极和晶体管T2的栅极均输入高电平；

S2、在第二时刻，控制晶体管T8的栅极、晶体管T8的漏极和晶体管T5的漏极均由低电平切换至高电平；

S3、在第三时刻，控制晶体管T8的栅极、晶体管T8的漏极和晶体管T5的漏极均由高电平切换至低电平；

S4、在第四时刻，控制晶体管T3的栅极和晶体管T4的栅极均输入高电平；

S5、在第五时刻，控制晶体管T8的栅极、晶体管T8的漏极和晶体管T5的漏极均输入高电平。

步骤S2还包括以下步骤：

所述晶体管T5的源极、电容C1的另一端和晶体管T9的漏极均输出高电平。

步骤S3还包括以下步骤：

所述晶体管T5的源极、电容C1的另一端和晶体管T9的漏极均输出低电平。

本方案的每一级GIP电路共有9颗TFT，1个电容C1，FW和VGH是直流高电压，BW和VGL是直流低电压。在本方案中，CK(n)的高电位是VGH电位，低电位是VGL电位。本方案通过晶体管T2和晶体管T3这两个TFT，使得Q点的充电能力更强，这对于充电时间很短的高分辨率显示屏而言非常重要。

以下介绍GIP电路的驱动过程(请结合图3分析)：

在t1时刻(即第一时刻)，Vg(n-4)为高电位(Vg(n-4)即为图1中的G(n-4))，晶体管T1和晶体管T2打开，晶体管T1将FW的高电位给到Q点，晶体管T2将VGL的低电位给到P点。这里需要特别提到的是，由于高分辨率显示屏的充电时间很短，因此Q点在此阶段的充电就显示尤为重要，这里可以通过引入晶体管T2这个TFT，使得P点在t1时刻就下拉为VGL电位，如果没有这个TFT，那么在Q点的充电过程中，P点的电位还维持在上一阶段的VGH，会通过晶体管T7的作用下拉Q点，这样就会使得Q点的充电能力下降，Q点的电压下降，从而影响显示效果。

在t2时刻(即第二时刻)，CK(n)由低电位转为高电位，Q点由于耦合电容C1的存在，电位升高，此时G(n)通过晶体管T5的作用接收到CK(n)的高电位，G(n)输出高电位。

在t3时刻(即第三时刻)，CK(n)由高电位转为低电位，Q点由于耦合电容C1的存在，电位下降，此时G(n)通过晶体管T5的作用接收到CK(n)的低电位，G(n)输出低电位。

在t4时刻(即第四时刻)，Vg(n+4)为高电位(Vg(n+4)即为图1中的G(n+4))，晶体管T3和晶体管T4打开，Q点和P点分别下拉到VGL准位。

在t5时刻(即第五时刻)，CK(n)为高电位，此时晶体管T8处于开启状态，P点为高电位，晶体管T9打开，G(n)通过晶体管T9的作用下拉到VGL准位。

本方案通过提高GIP电路中关键节点Q点的充电电压，从而提高显示屏GIP电路的充放电能力，尤其适用于高分辨率的显示屏上。

综上所述，本发明提供的一种适用于高分辨率显示屏的GIP电路及其控制方法，通过晶体管T1的栅极与晶体管T2的栅极电连接且晶体管T1的栅极和晶体管T2的栅极均接第一栅极走线，晶体管T1的源极分别与晶体管T6的栅极、晶体管T7的漏极、晶体管T4的源极、晶体管T5的栅极和电容C1的一端电连接，晶体管T5的源极分别与电容C1的另一端和晶体管T9的漏极电连接且晶体管T5的源极、电容C1的另一端和晶体管T9的漏极均接第二栅极走线，晶体管T3的栅极与晶体管T4的栅极电连接且晶体管T3的栅极和晶体管T4的栅极均接第三栅极走线，这样能够提高GIP电路中关键节点Q点(即晶体管T1的源极和晶体管T7的漏极的公共端点处)的充电电压，从而提高显示屏GIP电路的充放电能力，尤其适用于高分辨率的显示屏上。

以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等同变换，或直接或间接运用在相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (7)

1.一种适用于高分辨率显示屏的GIP电路，其特征在于，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9和电容C1，所述晶体管T1的栅极与晶体管T2的栅极电连接且晶体管T1的栅极和晶体管T2的栅极均接第一栅极走线，所述晶体管T1的源极分别与晶体管T6的栅极、晶体管T7的漏极、晶体管T4的源极、晶体管T5的栅极和电容C1的一端电连接，所述晶体管T2的漏极与晶体管T3的漏极电连接，所述晶体管T2的源极分别与晶体管T3的源极晶体管T6的漏极、晶体管T7的栅极、晶体管T8的源极和晶体管T9的栅极电连接，所述晶体管T5的源极分别与电容C1的另一端和晶体管T9的漏极电连接且晶体管T5的源极、电容C1的另一端和晶体管T9的漏极均接第二栅极走线，所述晶体管T3的栅极与晶体管T4的栅极电连接且晶体管T3的栅极和晶体管T4的栅极均接第三栅极走线，所述晶体管T6的源极分别与晶体管T7的源极和晶体管T9的源极电连接，所述晶体管T8的栅极与晶体管T8的漏极电连接。

2.根据权利要求1所述的适用于高分辨率显示屏的GIP电路，其特征在于，所述晶体管T8的栅极、晶体管T8的漏极和晶体管T5的漏极均接时钟信号。

3.根据权利要求1所述的适用于高分辨率显示屏的GIP电路，其特征在于，所述晶体管T2的漏极、晶体管T3的漏极、晶体管T6的源极、晶体管T7的源极和晶体管T9的源极均接电源的负极。

4.根据权利要求1所述的适用于高分辨率显示屏的GIP电路，其特征在于，所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8和晶体管T9均为N沟道MOS管。

5.一种权利要求1所述的适用于高分辨率显示屏的GIP电路的控制方法，其特征在于，包括以下步骤：

S1、在第一时刻，控制晶体管T1的栅极和晶体管T2的栅极均输入高电平；

S2、在第二时刻，控制晶体管T8的栅极、晶体管T8的漏极和晶体管T5的漏极均由低电平切换至高电平；

S3、在第三时刻，控制晶体管T8的栅极、晶体管T8的漏极和晶体管T5的漏极均由高电平切换至低电平；

S4、在第四时刻，控制晶体管T3的栅极和晶体管T4的栅极均输入高电平；

S5、在第五时刻，控制晶体管T8的栅极、晶体管T8的漏极和晶体管T5的漏极均输入高电平。

6.根据权利要求5所述的适用于高分辨率显示屏的GIP电路的控制方法，其特征在于，步骤S2还包括以下步骤：

所述晶体管T5的源极、电容C1的另一端和晶体管T9的漏极均输出高电平。

7.根据权利要求5所述的适用于高分辨率显示屏的GIP电路的控制方法，其特征在于，步骤S3还包括以下步骤：

所述晶体管T5的源极、电容C1的另一端和晶体管T9的漏极均输出低电平。

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