TWI404036B - 液晶顯示器 - Google Patents

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TWI404036B
TWI404036B TW098118552A TW98118552A TWI404036B TW I404036 B TWI404036 B TW I404036B TW 098118552 A TW098118552 A TW 098118552A TW 98118552 A TW98118552 A TW 98118552A TW I404036 B TWI404036 B TW I404036B
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Je Hao Hsu
Wen Pin Chen
Chiu Mei Yu
Lee Hsun Chang
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Au Optronics Corp
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Description

液晶顯示器
本發明相關於一種液晶顯示器之移位暫存器，尤指一種可降低漏電的液晶顯示器之移位暫存器。
液晶顯示器(liquid crystal display,LCD)具有低輻射、體積小及低耗能等優點，已逐漸取代傳統的陰極射線管顯示器(cathode ray tube display,CRT)，因而被廣泛地應用在筆記型電腦、個人數位助理(personal digital assistant,PDA)、平面電視，或行動電話等資訊產品上。傳統液晶顯示器之方式是利用外部驅動晶片來驅動面板上的畫素以顯示影像，但為了減少元件數目並降低製造成本，近年來逐漸發展成將驅動電路結構直接製作於顯示面板上，例如將閘極驅動電路(gate driver)整合於液晶面板(gate on array,GOA)之技術。
請參考第1圖，第1圖為先前技術中一液晶顯示裝置100之簡化方塊示意圖。第1圖僅顯示了液晶顯示裝置100之部分結構，包含複數條閘極線GL(1)～GL(N)、一移位暫存器(shift register)110、一時脈產生器120和一電源產生器130。時脈產生器120可提供移位暫存器110運作所需之起始脈衝訊號VST和兩時脈訊號CK和XCK，而電源產生器130可提供移位暫存器110運作所需之電壓VSS或VSS’。時脈訊號CK和XCK以預定週期在高低電位之間切換，且在同一時間具相反相位。時脈訊號CK和XCK之高電位和低電位分別由VGH和VGL來表示，其中時脈訊號CK和XCK之低電位VGL低於電壓VSS之電位。
移位暫存器110包含有複數級串接之移位暫存單元SR(1)～SR(N)，其輸出端分別耦接於相對應之間極線GL(1)～GL(N)。依據時脈訊號CK、XCK和起始脈衝訊號VST，移位暫存器110可分別透過移位暫存單元SR(1)～SR(N)依序輸出閘極驅動訊號GS(1)～GS(N)至相對應之閘極線GL(1)～GL(N)。在先前技術之液晶顯示裝置100中，每一移位暫存單元皆包含一第一下拉電路(pull-down circuit)、一第二下拉電路、一輸入電路、一提升電路(pull-up circuit)，以及一維持電路。第一下拉電路包含一第一下拉單元和一第一控制電路，而第二下拉電路包含一第二下拉單元和一第二控制電路。
請參考第2圖，第2圖為先前技術之複數級移位暫存單元SR(1)～SR(N)中一第n級移位暫存單元SR(n)之示意圖(n為介於1和N之間的整數)。移位暫存單元SR(n)包含一輸入端IN(n)、一輸出端OUT(n)、一第一下拉電路10、一第二下拉電路20、一輸入電路30、一提升電路40，以及一維持電路50。移位暫存單元SR(N)之輸入端IN(n)耦接於前一級移位暫存單元SR(n-1)，而移位暫存單元SR(n)之輸出端OUT(n)耦接於下一級移位暫存單元SR(n+1)和閘極線GL(n)。
輸入電路30包含一電晶體開關T9，提升電路40包含一電晶體開關T10，而維持電路50包含一電晶體開關T11，電晶體開關T9～T11可接收前一級移位暫存單元SR(n-1)傳來之閘極驅動訊號GS(n-1)，並依此產生第n級輸出之閘極驅動訊號GS(n)。
在第一下拉電路10中，第一控制電路110包含電晶體開關T1～T3，而第一下拉單元120包含電晶體開關T4。電晶體開關T1～T3可依據時脈訊號CK、XCK和閘極驅動訊號GS(n)來維持電晶體開關T4之閘極電位，而電晶體開關T4可依據其閘極電位來維持端點Q(n)之電位。串接之電晶體開關T1和T2於閘極分別接收彼此反向之時脈訊號CK和XCK，而電晶體開關T7於閘極接收閘極驅動訊號GS(n)，因此能依據時脈訊號CK、XCK和閘極驅動訊號GS(n)之電位來將電晶體開關T4之閘極維持在高電位VGH或低電位VSS。電晶體開關T4之汲極耦接於端點Q(n)，而源極耦接於電源產生器130以接收具低電位VSS之電壓，因此能依據其閘極之電位來控制端點Q(n)和具低電位VSS之電壓之間的訊號導通路徑。
在第二下拉電路20中，第二控制電路210包含電晶體開關T5～T7，而第二下拉單元220包含電晶體開關T8。電晶體開關T5～T7可依據時脈訊號CK、XCK和閘極驅動訊號GS(n)來維持電晶體開關T8之閘極電位，而電晶體開關T8可依據其閘極電位來維持端點Q(n)之電位。串接之電晶體開關T5和T6於閘極分別接收彼此反向之時脈訊號XCK和CK，而電晶體開關T7於閘極接收閘極驅動訊號GS(n)，因此能依據時脈訊號CK、XCK和閘極驅動訊號GS(n)之電位來將電晶體開關T8之閘極維持在高電位VGH或低電位VSS。電晶體開關T8之汲極耦接於端點Q(n)，而源極耦接於電源產生器130以接收具低電位VSS之電壓，因此能依據其閘極之電位來控制端點Q(n)和具低電位VSS之電壓之間的訊號導通路徑。
在第n級輸出週期外的其它時間，端點Q(n)需維持在低電位以確保電晶體開關T10為關閉，如此閘極驅動訊號GS(n)才能維持在低電位，此時由第一下拉電路10和第二下拉電路20來分別負責50%的下拉運作。當時脈訊號CK具高電位時，電晶體開關T1為導通而電晶體開關T2為關閉，電晶體開關T4之閘極會被導通之電晶體開關T1拉至時脈訊號CK之高電位VGH，進而開啟電晶體開關T4以將端點Q(n)拉至低電位VSS，此時由第一下拉電路10來負責下拉運作；當時脈訊號XCK具高電位時，電晶體開關T5為導通而電晶體開關T6為關閉，電晶體開關T8之閘極會被導通之電晶體開關T5拉至時脈訊號XCK之高電位VGH，進而開啟電晶體開關T8以將端點Q(n)拉至低電位VSS，此時由第二下拉電路20來負責下拉運作。
在第n級輸出週期內，端點Q(n)需維持在高電位以開啟電晶體開關T10，進而輸出具高電位之閘極驅動訊號GS(n)。為了讓第一下拉電路10和第二下拉電路20停止下拉運作，電晶體開關T4和T8需被關閉，亦即透過電晶體開關T3和T7在閘極驅動訊號GS(n)具高電位時將電晶體開關T4和T8之閘極維持在低電位VSS。然而，將電晶體開關T4和T8之閘極由高電位VGH拉至低電位VSS的過程需要一段時間，在這段期間端點Q(n)可能會發生漏電而影響電晶體開關T2的導通，如此閘極驅動訊號GS(n)可能無法達到預期電位。
請參考第3圖，第3圖為另一先前技術之複數級移位暫存單元SR(1)～SR(N)中一第n級移位暫存單元SR(n)之示意圖(n為介於1和N之間的整數)。移位暫存單元SR(n)包含一輸入端IN(n)、一輸出端OUT(n)、一第一下拉電路16、一第二下拉電路26、一輸入電路30、一提升電路40，以及一維持電路50。在第3圖和第2圖所示之移位暫存單元SR(n)中，輸入電路30、提升電路40和維持電路50之結構和運作相同。第一下拉電路16同樣包含第一控制電路110和第一下拉單元120，電晶體開關T1～T4結構類似第2圖，但電晶體開關T3和T4之源極係接收具低電位VSS之電壓，而電晶體開關T2之源極係接收具低電位VSS’之電壓；第二下拉電路26同樣包含第二控制電路210和第二下拉單元220，電晶體開關T5～T8之結構類似第2圖，但電晶體開關T7和T8之源極係接收具低電位VSS之電壓，而電晶體開關T6之源極係接收具低電位VSS’之電壓，其中VSS和VSS’為相異電位。
在第n級輸出週期外的其它時間，具低電位VSS’之電壓可加快電晶體開關T2和T6之下拉運作。然而，在第n級輸出週期內，將電晶體開關T4和T8之閘極由高電位VGH拉至低電位VSS的過程仍需要一段時間，在這段期間端點Q(n)可能會發生漏電而影響電晶體開關T2的導通，如此閘極驅動訊號GS(n)可能無法達到預期電位。
本發明提供一種移位暫存器，其包含複數級串接之移位暫存單元，其中每一級移位暫存單元包含一輸入端，用來接收一輸入電壓；一輸出端，用來提供一輸出電壓；一節點；一輸入電路，用來將該輸入電壓傳至該節點；一提升電路，用來依據一第一時脈訊號和該節點之電位提供該輸出電壓，其中該第一時脈訊號係以一預定週期在一高電位和一低電位之間切換極性；一第一下拉電路，用來依據該第一時脈訊號和一第二時脈訊號來維持該節點之電位，其中該第二時脈訊號係以該預定週期在該高電位和該低電位之間切換極性，且在同一週期內該第一和第二時脈訊號之電位相反；以及一第二下拉電路，用來依據該第二時脈訊號和一前級移位暫存單元傳來之訊號來維持該節點之電位。該第一下拉電路包含一第一下拉單元，用來依據一第一控制訊號來控制一第一偏壓和該節點之間的訊號導通路徑，其中該第一偏壓之電位高於該第一和第二時脈訊號之低電位；及一第一控制單元，用來依據該第一時脈訊號、該第二時脈訊號和該輸出電壓之電位輸出該第一或第二時脈訊號以做為該第一控制訊號。該第二下拉電路包含一第二下拉單元，用來依據一第二控制訊號來控制一第二偏壓和該節點之間的訊號導通路徑，其中該第二偏壓之電位高於該第一和第二時脈訊號之低電位；及一第二控制單元，用來依據該第一時脈訊號、該前級移位暫存單元傳來之訊號和該輸出電壓之電位來輸出該第一或第二時脈訊號以做為該第二控制訊號。
本發明另提供一種能降低漏電之液晶顯示器，包含一畫素陣列；一訊號產生電路，用來提供一第一時脈訊號和一第二時脈訊號，其中該第一和第二時脈訊號係以一預定週期在一高電位和一低電位之間切換極性，且在同一週期內該第一和第二時脈訊號之電位相反；一電壓源，用來提供一偏壓，其中該偏壓之電位高於該第一和第二時脈訊號之低電位；及一移位暫存器電路，用來驅動該顯示陣列。每一級移位暫存單元包含一輸入端，用來接收一輸入電壓；一輸出端，用來提供一輸出電壓；一節點；一輸入電路，用來將該輸入電壓傳至該節點；一提升電路，用來依據該第一時脈訊號和該節點之電位提供該輸出電壓；一第一下拉電路，用來依據該第一和該第二時脈訊號來維持該節點之電位；以及一第二下拉電路，用來依據該第二時脈訊號和一前級移位暫存單元傳來之訊號來維持該節點之電位。該第一下拉電路包含一第一下拉單元，用來依據一第一控制訊號來控制該偏壓和該節點之間的訊號導通路徑；及一第一控制單元，用來依據該第一時脈訊號、該第二時脈訊號和該輸出電壓之電位輸出該第一或該第二時脈訊號以做為該第一控制訊號。該第二下拉電路包含一第二下拉單元，用來依據一第二控制訊號來控制該偏壓和該節點之間的訊號導通路徑；及一第二控制單元，用來依據該第一時脈訊號、該前級移位暫存單元傳來之訊號和該輸出電壓之電位來輸出該第一或該第二時脈訊號以做為該第二控制訊號。
請參考第4圖，第4圖為本發明中一液晶顯示裝置400之簡化方塊示意圖。第4圖僅顯示了液晶顯示裝置400之部分結構，包含複數條閘極線GL(1)～GL(N)、一移位暫存器410、一時脈產生器420和一電源產生器430。時脈產生器420可提供移位暫存器410運作所需之起始脈衝訊號VST和兩時脈訊號CK和XCK，而電源產生器430可提供移位暫存器410運作所需之電壓VSS。時脈訊號CK和XCK以預定週期在高低電位之間切換，且在同一時間具相反相位。時脈訊號CK和XCK之高電位和低電位分別由VGH和VGL來表示，其中時脈訊號CK和XCK之低電位VGL低於電壓VSS之電位。
移位暫存器410包含有N級串接之移位暫存單元SR(1)～SR(N)，其輸出端分別耦接於相對應之閘極線GL(1)～GL(N)，其中N大於等於3之正整數。依據時脈訊號CK、XCR和起始脈衝訊號VST，移位暫存器410可分別透過移位暫存單元SR(1)～SR(N)依序輸出閘極驅動訊號GS(1)～GS(N)至相對應之閘極線GL(1)～GL(N)。在本發明之液晶顯示裝置400中，每一移位暫存單元包含一第一下拉電路、一第二下拉電路、一輸入電路、一提升電路，以及一維持電路。第一下拉電路包含一第一下拉單元和一第一控制電路，而第二下拉電路包含一第二下拉單元和一第二控制電路。第一和第二控制電路皆依據時脈訊號CK和XCK來運作。
請參考第5圖，第5圖為本發明第一實施例中複數級移位暫存單元SR(1)～SR(N)之一第n級移位暫存單元SR(n)的示意圖(n為介於1和N之間的整數)。移位暫存單元SR(n)包含一輸入端IN(n)、一輸出端OUT(n)、一第一下拉電路11、一第二下拉電路21、一輸入電路31、一提升電路41，以及一維持電路51。移位暫存單元SR(N)之輸入端IN(n)耦接於前一級移位暫存單元SR(n-1)，而移位暫存單元SR(n)之輸出端OUT(n)耦接於下一級移位暫存單元SR(n+1)和閘極線GL(n)。
輸入電路31包含一電晶體開關T9，其閘極和汲極耦接於移位暫存單元SR(n)之輸入端IN(n)，其源極耦接於端點Q(n)，因此能依據閘極驅動訊號GS(n-1)來控制之輸入端IN(n)和端點Q(n)之間的訊號導通路徑。提升電路41包含一電晶體開關T10，其閘極耦接於端點Q(n)，汲極耦接於時脈產生器420以接收時脈訊號CK，而源極耦接於之輸出端OUT(n)，因此能依據端點Q(n)之電位來控制時脈訊號CK和輸出端OUT(n)之間的訊號導通路徑。維持電路51包含一電晶體開關T11，其閘極耦接於下一級移位暫存單元SR(n+1)，汲極耦接於之輸出端OUT(n)，而源極耦接於電源產生器430以接收具低電位VSS之電壓，因此能依據閘極驅動訊號GS(n+1)之電位來控制低電位VSS之電壓和輸出端OUT(n)之間的訊號導通路徑。
在第一下拉電路11中，第一控制電路410包含電晶體開關T1、T2、T3，而第一下拉單元420包含電晶體開關T4。電晶體開關T1~T3可依據時脈訊號CK、XCK和閘極驅動訊號GS(n)來維持電晶體開關T4之閘極電位，而電晶體開關T4可依據其閘極電位來維持端點Q(n)之電位。串接之電晶體開關T1和T2於閘極分別接收彼此反向之時脈訊號CK和XCK，電晶體開關T3於閘極接收閘極驅動訊號GS(n)，電晶體開關T2於源極接收時脈訊號CK，而電晶體開關T3於源極接收時脈訊號XCK。因此，第一控制電路410之電晶體開關T1~T3能依據時脈訊號CK、XCK和閘極驅動訊號GS(n)之電位來將電晶體開關T4之閘極維持在高電位VGH或低電位VGL。另一方面，電晶體開關T4之汲極耦接於端點Q(n)，而源極耦接於電源產生器430以接收具低電位VSS之電壓，因此能依據其閘極之電位來控制端點Q(n)和具低電位VSS之電壓之間的訊號導通路徑。
在第二下拉電路21中，第二控制電路510包含電晶體開關T5、T6、T7，而第二下拉單元520包含電晶體開關T8。電晶體開關T5、T6、T7可依據時脈訊號XCK、閘極驅動訊號GS(n-1)和閘極驅動訊號GS(n)來維持電晶體開關T8之閘極電位，而電晶體開關T8可依據其閘極電位來維持端點Q(n)之電位。電晶體開關T5於閘極接收時脈訊號XCK，電晶體開關T6於閘極接收閘極驅動訊號GS(n-1)，電晶體開關T7於閘極接收閘極驅動訊號GS(n)，電晶體開關T6於源極接收時脈訊號CK，而電晶體開關T7於源極接收時脈訊號XCK。因此，第二控制電路520之電晶體開關T5～T7能依據時脈訊號XCK、閘極驅動訊號GS(n-1)和閘極驅動訊號GS(n)之電位來將電晶體開關T8之閘極維持在高電位VGH或低電位VGL。另一方面，電晶體開關T8之汲極耦接於端點Q(n)，而源極耦接於電源產生器430以接收具低電位VSS之電壓，因此能依據其閘極之電位來控制端點Q(n)和具低電位VSS之電壓之間的訊號導通路徑。
在第n級輸出週期外的其它時間，端點Q(n)需維持在低電位以確保電晶體開關T10為關閉，如此閘極驅動訊號GS(n)才能維持在低電位，此時由第一下拉電路11和第二下拉電路21來分別負責50%的下拉運作。當時脈訊號CK具高電位時，電晶體開關T1為導通而電晶體開關T2為關閉，電晶體開關T4之閘極會被導通之電晶體開關T1拉至時脈訊號CK之高電位VGH，進而開啟電晶體開關T4以將端點Q(n)拉至低電位VSS，此時由第一下拉電路11來負責下拉運作；當時脈訊號XCK具高電位時，電晶體開關T5為導通而電晶體開關T6為關閉，電晶體開關T8之閘極會被導通之電晶體開關T5拉至時脈訊號XCK之高電位VGH，進而開啟電晶體開關T8以將端點Q(n)拉至低電位VSS，此時由第二下拉電路21來負責下拉運作。另一方面，當第一下拉電路11不負責下拉運作時，在第n級輸出週期外的其它時間內電晶體開關T4之閘極會維持在時脈訊號XCK之低電位VGL；當第二下拉電路21不負責下拉運作時，在第n級輸出週期外的其它時間內電晶體開關T8之閘極會維持在時脈訊號CK之低電位VGL。
在第n級輸出週期內，端點Q(n)需維持在高電位以開啟電晶體開關T10，進而輸出具高電位之閘極驅動訊號GS(n)。為了讓第一下拉電路11和第二下拉電路21停止下拉運作，電晶體開關T4和T8需被關閉，亦即透過電晶體開關T3和T7在閘極驅動訊號GS(n)具高電位時將電晶體開關T4和T8之閘極維持在時脈訊號XCK之低電位VGL。由於時脈訊號CK和XCK之低電位VGL低於電壓VSS之電位，電晶體開關T4和T8之閘極電位(VGL)會低於其源極電位(VSS)，如此可避免電晶體開關T4和T8因漏電流而拉低端點Q(n)之電位，因此能確保電晶體開關T2的導通。
請參考第6圖，第6圖為本發明第二實施例中複數級移位暫存單元SK(1)～SR(N)之一第n級移位暫存單元SR(n)的示意圖(n為介於1和N之間的整數)。本發明第二實施例和第一實施例中結構類似，同樣包含一輸入端IN(n)、一輸出端OUT(n)、一第一下拉電路11、一第二下拉電路21、一提升電路41，以及一維持電路51，不同之處在於輸入電路32之結構。輸入電路32包含一電晶體開關T9，其閘極耦接於時脈產生器420以接收時脈訊號XCK，其汲極耦接於移位暫存單元SR(n)之輸入端IN(n)，而其源極耦接於端點Q(n)，因此能依據時脈訊號XCK來控制之輸入端IN(n)和端點Q(n)之間的訊號導通路徑。在第n級輸出週期內，本發明第二實施例之移位暫存單元SR(n)亦能透過電晶體開關T3和T7來維持電晶體開關T4和T8之閘極電位，讓電晶體開關T4和T8之閘極電位(VGL)低於其源極電位(VSS)，如此可避免電晶體開關T4和T8因漏電流而拉低端點Q(n)之電位，因此能確保電晶體開關T2的導通。
請參考第7圖，第7圖為本發明之液晶顯示裝置400運作時之時序圖。第7圖顯示了時脈訊號CK、時脈訊號XCK、電壓VSS、端點Q(n)和Q(n+1)，以及閘極驅動訊號GS(n-1)、GS(n)和GS(n+1)之波形。電壓VSS固定維持在低電位(例如-6V)。時脈訊號CK和XCK為脈波訊號，週期性地在高電位VGH和低電位VGL之間切換，其中時脈訊號CK和XCK之低電位VGL(例如-9.75V)低於電壓VSS之電位。在本發明之移位暫存單元SR(n)中，當第一下拉電路11和第二下拉電路21停止下拉運作時，時脈訊號CK和XCK之低電位VGL能更快地關閉電晶體開關T4和T8，並將其閘極-源極電壓(Vgs)維持在負值以避免漏電。本發明使用原本時脈訊號CK和XCK來維持電位，並不需要使用額外的電壓源。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
IN(n)．．．輸入端
100、400．．．液晶顯示裝置
OUT(n)．．．輸出端
110、410．．．移位暫存器
Q(n)、Q(n+1)．．．端點
120、420．．．時脈產生器
CK、XCK．．．時脈訊號
130、430．．．電源產生器
VSS、VSS’．．．電壓
VST．．．起始脈衝訊號
30～32．．．輸入電路
T1～T11．．．電晶體開關
40、41．．．提升電路
50、51．．．維持電路
10、11、26．．．第一下拉電路
20、21、26．．．第二下拉電路
GL(n)、GL(1)～GL(N)．．．閘極線
GS(n-1)、GS(n)、GS(n+1)、GS(1)～GS(N)．．．閘極驅動訊號
SR(n-1)、SR(n)、SR(n+1)、SR(1)～SR(N)．．．移位暫存單元
第1圖為先前技術中一液晶顯示裝置之簡化方塊示意圖。
第2圖為先前技術中一第n級移位暫存單元之示意圖。
第3圖為另一先前技術中一第n級移位暫存單元之示意圖。
第4圖為本發明中一液晶顯示裝置之簡化方塊示意圖。
第5圖為本發明第一實施例中一第n級移位暫存單元的示意圖。
第6圖為本發明第二實施例中一第n級移位暫存單元的示意圖。
第7圖為本發明之液晶顯示裝置運作時之時序圖。
11．．．第一下拉電路
21．．．第二下拉電路
31．．．輸入電路
41．．．提升電路
51．．．維持電路
Q(n)．．．端點
IN(n)．．．輸入端
OUT(n)．．．輸出端
VSS．．．電壓
CK、XCK．．．時脈訊號
GL(n)．．．閘極線
T1～T11．．．電晶體開關
GS(n-1)、GS(n)、GS(n+1)．．．閘極驅動訊號
SR(n-1)、SR(n+1)．．．移位暫存單元

Claims (19)

  1. 一種移位暫存器，其包含複數級串接之移位暫存單元，其中每一級移位暫存單元包含：一輸入端，用來接收一輸入電壓；一輸出端，用來提供一輸出電壓；一節點；一輸入電路，用來將該輸入電壓傳至該節點；一提升電路，用來依據一第一時脈訊號和該節點之電位提供該輸出電壓，其中該第一時脈訊號係以一預定週期在一高電位和一低電位之間切換極性；一第一下拉電路，用來依據該第一時脈訊號和一第二時脈訊號來維持該節點之電位，其中該第二時脈訊號係以該預定週期在該高電位和該低電位之間切換極性，且在同一週期內該第一和第二時脈訊號之電位相反，該第一下拉電路包含：一第一下拉單元，用來依據一第一控制訊號來控制一第一偏壓和該節點之間的訊號導通路徑，其中該第一偏壓之電位高於該第一和第二時脈訊號之低電位；及一第一控制單元，用來依據該第一時脈訊號、該第二時脈訊號和該輸出電壓之電位輸出該第一或第二時脈訊號以做為該第一控制訊號，該第一控制 單元包含：一第一開關，包含：一第一端，用來接收該第一時脈訊號；一第二端，用來輸出該第一控制訊號；及一控制端，耦接於該第一開關之第一端；一第二開關，包含：一第一端，耦接於該第一開關之第二端；一第二端，用來接收該第一時脈訊號；一控制端，用來接收該第二時脈訊號；及一第三開關，包含：一第一端，耦接於該第一開關之第二端；一第二端，用來接收該第二時脈訊號；及一控制端，用來接收該輸出訊號；及一第二下拉電路，用來依據該第二時脈訊號和一前級移位暫存單元傳來之訊號來維持該節點之電位，該第二下拉電路包含：一第二下拉單元，用來依據一第二控制訊號來控制一第二偏壓和該節點之間的訊號導通路徑，其中該第二偏壓之電位高於該第一和第二時脈訊號之低電位；及一第二控制單元，用來依據該第一時脈訊號、該前級移位暫存單元傳來之訊號和該輸出電壓之電位來輸出該第一或第二時脈訊號以做為該第二控 制訊號。
  2. 如請求項1所述之移位暫存器，其中該第一下拉單元包含：一第四開關，包含：一第一端，耦接於該節點；一第二端，用來接收該第一偏壓；及一控制端，用來接收該第一控制訊號。
  3. 如請求項1所述之移位暫存器，其中該第二控制單元包含：一第五開關，包含：一第一端，用來接收該第二時脈訊號；一第二端，用來輸出該第二控制訊號；及一控制端，耦接於該第五開關之第一端；一第六開關，包含：一第一端，耦接於該第五開關之第二端；一第二端，用來接收該第一時脈訊號；一控制端，用來接收該前級移位暫存單元傳來之訊號；及一第七開關，包含：一第一端，耦接於該第五開關之第二端；一第二端，用來接收該第二時脈訊號；及 一控制端，用來接收該輸出訊號。
  4. 如請求項3所述之移位暫存器，其中該第二下拉單元包含：一第八開關，包含：一第一端，耦接於該節點；一第二端，用來接收該第二偏壓；及一控制端，用來接收該第二控制訊號。
  5. 如請求項1所述之移位暫存器，其中該輸入電路包含：一第九開關，包含：一第一端，耦接於該移位暫存單元之輸入端；一第二端，耦接於該節點；及一控制端，耦接於該第九開關之第一端。
  6. 如請求項1所述之移位暫存器，其中該輸入電路包含：一第九開關，包含：一第一端，耦接於該移位暫存單元之輸入端；一第二端，耦接於該節點；及一控制端，用來接收該第二時脈訊號。
  7. 如請求項1所述之移位暫存器，其中該提升電路包含：一第十開關，包含： 一第一端，用來接收該第一時脈訊號；一第二端，耦接於該移位暫存單元之輸出端；及一控制端，耦接於該節點。
  8. 如請求項1所述之移位暫存器，另包含：一第十一開關，包含：一第一端，耦接於該移位暫存單元之輸出端；一第二端，用來接收該第二偏壓；及一控制端，耦接於一下級移位暫存單元。
  9. 如請求項1所述之移位暫存器，其中該移位暫存器之輸入端係耦接於一前級移位暫存器之輸出端以接收該輸入訊號。
  10. 如請求項1所述之移位暫存器，其中該第一和第二偏壓具相同電位。
  11. 一種液晶顯示器，包含：一畫素陣列；一訊號產生電路，用來提供一第一時脈訊號和一第二時脈訊號，其中該第一和第二時脈訊號係以一預定週期在一高電位和一低電位之間切換極性，且在同一週期內該第一和第二時脈訊號之電位相反； 一電壓源，用來提供一偏壓，其中該偏壓之電位高於該第一和第二時脈訊號之低電位；及一移位暫存器電路，用來驅動該顯示陣列，該移位暫存器電路包含複數級串接之移位暫存單元，每一級移位暫存單元包含：一輸入端，用來接收一輸入電壓；一輸出端，用來提供一輸出電壓；一節點；一輸入電路，用來將該輸入電壓傳至該節點；一提升電路，用來依據該第一時脈訊號和該節點之電位提供該輸出電壓；一第一下拉電路，用來依據該第一和該第二時脈訊號來維持該節點之電位，該第一下拉電路包含：一第一下拉單元，用來依據一第一控制訊號來控制該偏壓和該節點之間的訊號導通路徑；及一第一控制單元，用來依據該第一時脈訊號、該第二時脈訊號和該輸出電壓之電位輸出該第一或該第二時脈訊號以做為該第一控制訊號，該第一控制單元包含：一第一開關，包含：一第一端，用來接收該第一時脈訊號；一第二端，用來輸出該第一控制訊號； 及一控制端，耦接於該第一開關之第一端；一第二開關，包含：一第一端，耦接於該第一開關之第二端；一第二端，用來接收該第一時脈訊號；一控制端，用來接收該第二時脈訊號；及一第三開關，包含：一第一端，耦接於該第一開關之第二端；一第二端，用來接收該第二時脈訊號；及一控制端，用來接收該輸出訊號；及一第二下拉電路，用來依據該第二時脈訊號和一前級移位暫存單元傳來之訊號來維持該節點之電位，該第二下拉電路包含：一第二下拉單元，用來依據一第二控制訊號來控制該偏壓和該節點之間的訊號導通路徑；及一第二控制單元，用來依據該第一時脈訊號、該前級移位暫存單元傳來之訊號和該輸出電壓之電位來輸出該第一或該第二時脈訊號以做為該第二控制訊號。
  12. 如請求項11所述之液晶顯示器，其中該第一下拉單元包含：一第四開關，包含：一第一端，耦接於該節點；一第二端，用來接收該偏壓；及一控制端，用來接收該第一控制訊號。
  13. 如請求項11所述之液晶顯示器，其中該第二控制單元包含：一第五開關，包含：一第一端，用來接收該第二時脈訊號；一第二端，用來輸出該第二控制訊號；及一控制端，耦接於該第五開關之第一端；一第六開關，包含：一第一端，耦接於該第五開關之第二端；一第二端，用來接收該第一時脈訊號；一控制端，用來接收該前級移位暫存單元傳來之訊號；及一第七開關，包含：一第一端，耦接於該第五開關之第二端；一第二端，用來接收該第二時脈訊號；及一控制端，用來接收該輸出訊號。
  14. 如請求項13所述之液晶顯示器，其中該第二下拉單元包含：一第八開關，包含：一第一端，耦接於該節點；一第二端，用來接收該偏壓；及一控制端，用來接收該第二控制訊號。
  15. 如請求項11所述之液晶顯示器，其中該輸入電路包含：一第九開關，包含：一第一端，耦接於該移位暫存單元之輸入端；一第二端，耦接於該節點；及一控制端，耦接於該第九開關之第一端。
  16. 如請求項11所述之液晶顯示器，其中該輸入電路包含：一第九開關，包含：一第一端，耦接於該移位暫存單元之輸入端；一第二端，耦接於該節點；及一控制端，用來接收該第二時脈訊號。
  17. 如請求項11所述之液晶顯示器，其中該提升電路包含：一第十開關，包含：一第一端，用來接收該第一時脈訊號； 一第二端，耦接於該移位暫存單元之輸出端；及一控制端，耦接於該節點。
  18. 如請求項11所述之液晶顯示器，另包含：一第十一開關，包含：一第一端，耦接於該移位暫存單元之輸出端；一第二端，用來接收該偏壓；及一控制端，耦接於一下級移位暫存單元。
  19. 如請求項11所述之液晶顯示器，其中該移位暫存器之輸入端係耦接於一前級移位暫存器之輸出端以接收該輸入訊號。
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