TWI544474B - 移位暫存器 - Google Patents

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TWI544474B
TWI544474B TW103140055A TW103140055A TWI544474B TW I544474 B TWI544474 B TW I544474B TW 103140055 A TW103140055 A TW 103140055A TW 103140055 A TW103140055 A TW 103140055A TW I544474 B TWI544474 B TW I544474B
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張華罡
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Description

移位暫存器
本發明係關於一種移位暫存器，特別關於移位暫存器的電路結構。
移位暫存器(shift register)於數位電路中用來控制相鄰的多個電路依序作動。舉例來說，移位暫存器可以用於顯示面板中的源極驅動器中的一個重要元件。而由於薄膜電晶體(thin-film transistor,TFT)製程可以實作於顯示面板中的玻璃基板上，因此的顯示面板產品中被廣泛的應用。源極驅動器及其中的移位暫存器也可以用薄膜電晶體製程製作。
然而，薄膜電晶體本身的特性可能因為製程變異或是長期使用造成的變異，因此不再是預設的數值。其中以臨界電壓(threshold voltage,VTH)的變異最為重要。而就移位暫存器而言，薄膜電晶體的臨界電壓變異，可能造成移位暫存器中的某些電晶體開關無法如預期的被關閉，進而造成輸出訊號電壓不如預期，並且會有漏電流造成非預期的能量損耗。
本發明提出一種移位暫存器，所述的移位暫存器中，至少一個用來重置輸出訊號的電晶體開關，其輸入端與控制 端分別被連接至相位相反的兩個數位訊號。因此，此一電晶體開關在沒有要重置輸出訊號時，因為輸入端與控制端電壓反相，因此能更確實的被關閉。據此，本發明所提出的移位暫存器可以免於電晶體開關的臨界電壓變異造成的問題。
依據本發明一個或多個實施例所揭示的一種移位暫存器，包括：第一開關、第二開關、第一電容、第三開關與第四開關。其中，第一開關依據控制訊號，選擇性地將第一時脈訊號導通至第一輸出端作為第一輸出訊號。第二開關依據第二時脈訊號與第三時脈訊號，選擇性地使第一輸出訊號的電壓位準等於第二時脈訊號的電壓位準，並且，第二時脈訊號與第三時脈訊號反相。第一電容電性耦接於第一輸出端與控制訊號之間，用以將第一輸出訊號的電壓變化耦合至控制訊號。第三開關用以依據第一輸入訊號，選擇性地將控制訊號的電壓位準定義至第一電壓。第四開關用以依據第二時脈訊號與第三時脈訊號，選擇性地使控制訊號的電壓位準等於第二時脈訊號的電壓位準。
綜上所述，依據本發明所揭示的移位暫存器，其中用於重置輸出訊號(也就是將輸出訊號的電壓位準拉低)的一個或多個開關，其第一端所連接的時脈訊號與控制端所連接的時脈訊號彼此反相，從而使此開關於不需要重置輸出訊號時導通的可能性降低，因此降低了額外消耗能量的可能性。
以上之關於本發明內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之 專利申請範圍更進一步之解釋。
1000、1000’‧‧‧移位暫存器
6100、6200‧‧‧移位暫存器
1001‧‧‧第一輸出端
1002‧‧‧第二輸出端
1003、1004‧‧‧時脈輸入端
1100‧‧‧第一開關
1101‧‧‧第一端
1102‧‧‧第二端
1103‧‧‧控制端
1200‧‧‧第二開關
1201‧‧‧第一端
1202‧‧‧第二端
1203‧‧‧控制端
1300‧‧‧第三開關
1301‧‧‧第一端
1302‧‧‧第二端
1303‧‧‧控制端
1400‧‧‧第四開關
1401‧‧‧第一端
1402‧‧‧第二端
1403‧‧‧控制端
1500‧‧‧第五開關
1501‧‧‧第一端
1502‧‧‧第二端
1503‧‧‧控制端
1600‧‧‧第六開關
1601‧‧‧第一端
1602‧‧‧第二端
1603‧‧‧控制端
1700‧‧‧第七開關
1701‧‧‧第一端
1702‧‧‧第二端
1703‧‧‧控制端
6000‧‧‧移位控制電路
C1~C3‧‧‧電容
STV‧‧‧起始訊號
S1[n-1]‧‧‧第一輸入訊號
S2[n-1]‧‧‧第二輸入訊號
Q[n]‧‧‧控制訊號
S1[n]、S1[n+1]‧‧‧第一輸出訊號
S2[n]、S2[n+1]‧‧‧第二輸出訊號
VGH、VH‧‧‧高電壓
VL‧‧‧低電壓
VTH3、VTH7‧‧‧臨界電壓
CK1‧‧‧第一時脈訊號
CK1B‧‧‧第四時脈訊號
CK2‧‧‧第二時脈訊號
CK2B‧‧‧第三時脈訊號
XCK2‧‧‧第五時脈訊號
XCK2B‧‧‧第六時脈訊號
T1~T5‧‧‧時間點
第1圖係依據本發明一實施例的移位暫存器電路示意圖。
第2圖係第1圖中各訊號的時序圖。
第3A圖係依據本發明另一實施例的移位暫存器電路示意圖。
第3B圖係第3A圖中各訊號的時序圖。
第4A圖係依據本發明另一實施例的移位暫存器電路示意圖。
第4B圖係第4A圖中各訊號的時序圖。
第5A圖係依據本發明再一實施例的移位暫存器電路示意圖。
第5B圖係第5A圖中各訊號的時序圖。
第6A圖係依據本發明一實施例中的移位控制電路示意圖。
第6B圖係依據本發明另一實施例中的移位控制電路示意圖。
第7圖係第6B圖中的多個訊號的時序圖。
以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。
關於本發明一實施例所揭示的一種移位暫存器請參 照第1圖，其係依據本發明一實施例的移位暫存器電路示意圖。如第1圖所示，本發明一實施例的移位暫存器1000中至少包括第一開關1100、第二開關1200、第一電容C1、第三開關1300與第四開關1400。以下以所有開關均為N型薄膜電晶體為例來說明本案，然而本案並不加以限制，所有開關也可以均為P型薄膜電晶體，本領域具有通常知識者於詳閱本發明多個實施例後，當能推知其實施方式，於此不再贅述。
於本實施例中，第一開關1100的第一端1101用以接收第一時脈訊號CK1，而第一開關1100的第二端1102電性耦接(下稱電性耦接包括直接電性耦接或間接電性耦接的情況)至移位暫存器1000的第一輸出端1001，第一開關1100的控制端1103用來接收控制訊號Q[n]，並且第一開關1100的第一端1101與第二端1102之間是否形成導通路徑係由控制訊號Q[n]所決定，因此第一時脈訊號CK1的電壓位準會依據控制訊號Q[n]的電壓位準，而選擇性地被輸出至移位暫存器1000的第一輸出端1001作為第一輸出訊號S1[n](也就是本級移位暫存器的輸出訊號)。
具體來說，當控制訊號Q[n]的電壓位準為低電壓時，第一開關1100不導通，也就是說其第一端1101與第二端1102之間不導通，而此時第一輸出訊號S1[n]的電壓位準與第一時脈訊號CK1的電壓位準無關。反之，當控制訊號Q[n]的電壓位準為高電壓時，第一開關1100導通，也就是說其第一端1101與第二端1102之間形成導通路徑，因此如果第一時脈訊號CK1的電 壓位準是高電壓時，第一輸出訊號S1[n]的電壓位準就會被拉升至高電壓或者實質等於高電壓。反之，如果第一時脈訊號CK1的電壓位準是低電壓時，第一輸出訊號S1[n]的電壓位準就會被拉低至低電壓或者實質等於低電壓。然而，當第一開關1100導通時，第一輸出訊號S1[n]的電壓位準還會受到第一開關1100的臨界電壓VTH1的影響。
實際上，第一輸出訊號S1[n]的電壓位準的上限VS1[n],max可以由下列方程式(1)表示：VS1[n],max=min{VCK1,VQ[n]-VTH1} (1)其中，VCK1係第一時脈訊號CK1的電壓位準，而VQ[n]係控制訊號Q[n]的電壓位準。也就是說，當控制訊號Q[n]的電壓位準為高電壓時，第一輸出訊號S1[n]的電壓位準的上限VS1[n],max係由第一時脈訊號CK1的電壓位準VCK1與控制訊號Q[n]的電壓位準VQ[n]減去第一開關1100的臨界電壓VTH1兩者中，較低的電壓位準所決定。
第二開關1200的第一端1201用以接收第二時脈訊號CK2，而第二開關1200的第二端1202電性耦接至移位暫存器1000的第一輸出端1001，第二開關1200的控制端1203用來接收第三時脈訊號CK2B，並且第二開關1200的第一端1201與第二端1202之間是否形成導通路徑係由第三時脈訊號CK2B所決定。同時，第二時脈訊號CK2與第三時脈訊號CK2B的電壓相位反相，更具體來說，當第二時脈訊號CK2的電壓位準為高電壓 時，第三時脈訊號CK2B的電壓位準為低電壓。而當第二時脈訊號CK2的電壓位準為低電壓時，第三時脈訊號CK2B的電壓位準為高電壓。因此，當第三時脈訊號CK2B的電壓位準為高電壓時，第二開關1200導通而使其第一端1201與第二端1202之間形成導通路徑，由於此時第二時脈訊號CK2的電壓位準會是低電壓，因此表示第一輸出端1001所輸出的第一輸出訊號S1[n]的電壓位準可以因為第二時脈訊號CK2而被拉低。而當第三時脈訊號CK2B的電壓位準為低電壓時，由於第二時脈訊號CK2的電壓位準為高電壓，如果此時第一輸出訊號S1[n]的電壓位準為高電壓，則第二開關1200不導通。
第一電容C1電性耦接於第一輸出端1001與第一開關1100的控制端1101之間，換句話說，也就是第一電容C1電性耦接於第一輸出訊號S1[n]與控制訊號Q[n]之間。因此，第一輸出訊號S1[n]的電壓變化可以被耦合至控制訊號Q[n]，反之亦然。
第三開關1300的第一端1301用以接收一個高電壓VGH，第三開關1300的第二端1302電性耦接至第一開關1100的控制端1103，而第三開關1300的控制端1303用來接收第一輸入訊號S1[n-1](也就是前級移位暫存器的輸出訊號)，並且第三開關1300的第一端1301與第二端1302之間是否形成導通路徑係由第一輸入訊號S1[n-1]所決定，因此高電壓VGH的電壓位準會依據第一輸入訊號S1[n-1]的電壓位準，而選擇性地將控制訊號 Q[n]調整至第一電壓。更具體來說，當第一輸入訊號S1[n-1]的電壓位準VS1[n-1]為高電壓時，控制訊號Q[n]的電壓位準的上限VQ[n],max可以用下列方程式(2)表示：VQ[n],max=min{VS1[n-1]-VTH3,VGH} (2)其中VTH3係第三開關1300的臨界電壓。也就是說，當第一輸入訊號S1[n-1]的電壓位準為高電壓時，控制訊號Q[n]的電壓位準的上限VQ[n],max係由高電壓VGH與第一輸入訊號S1[n-1]的電壓位準VS1[n-1]減去第三開關1300的臨界電壓VTH3兩者中，較低的電壓位準所決定。
第四開關1400的第一端1401用以接收第二時脈訊號CK2，第四開關1400的第二偳1402電性耦接至第一開關1100的控制端1103，而第四開關1400的控制端1403用來接收第三時脈訊號CK2B，並且第四開關1400的第一端1401與第二端1402是否形成導通路徑係由第三時脈訊號CK2B所決定。具體來說，由於第二時脈訊號CK2與第三時脈訊號CK2B的電壓相位反相，因此當第二時脈訊號CK2的電壓位準為高電壓時，第三時脈訊號CK2B的電壓位準為低電壓。而當第二時脈訊號CK2的電壓位準為低電壓時，第三時脈訊號CK2B的電壓位準為高電壓。因此，當第三時脈訊號CK2B的電壓位準為高電壓時，第四開關1400導通而使其第一端1401與第二端1402形成導通路徑，由於此時第二時脈訊號CK2的電壓位準會是低電壓，因此表示控制訊號Q[n]可以因為第二時脈訊號CK2而被拉低。而當第三時脈訊號 CK2B的電壓位準為低電壓時，由於第二時脈訊號CK2的電壓位準為高電壓，如果此時控制訊號Q[n]的電壓位準為高電壓，則第二開關1200不導通。
以下搭配第2圖以解釋本實施例中各訊號的時序及其所達成的效果，其中第2圖係第1圖中各訊號的時序圖。如第2圖所示，於第一時間點T1，第一時脈訊號CK1的電壓位準從高電壓VH下降至低電壓VL，而第二時脈訊號CK2的電壓位準從低電壓VL上升至高電壓VH，第三時脈訊號CK2B的電壓位準從高電壓VH下降至低電壓VL，同時，第一輸入訊號S1[n-1]的電壓位準從低電壓VL上升至高電壓VH。由於第一輸入訊號S1[n-1]的電壓位準上升至高電壓VH，因此第三開關1300被導通，並且由於第三時脈訊號CK2B的電壓位準下降至低電壓VL，所以第四開關1400的第一端1401與第二端1402之間不導通。如此，控制訊號Q[n]的電壓位準備提高至第一電壓，假設高電壓VH與高電壓VGH的電位相等，則此實施例所述的第一電壓為高電壓VH減去第三開關1300的臨界電壓VTH3。同時，由於第一時脈訊號CK1的電壓位準是低電壓VL，並且由於第二開關1200受控於第三時脈訊號CK2B而不導通，而第一開關1100受控於控制訊號Q[n]而導通，因此從第一時間點T1開始，第一輸出訊號S1[n]會因為第一時脈訊號CK1而被箝制於低電壓VL。
接著，在第二時間點T2，第一時脈訊號CK1的電壓位準從低電壓VL上升至高電壓VH，第二時脈訊號CK2的電壓 位準維持於高電壓VH，第三時脈訊號CK2B的電壓位準維持於低電壓VL，並且第一輸入訊號S1[n-1]的電壓位準從高電壓VH下降至低電壓VL。從第二時間點T2開始，因為第一輸入訊號S1[n-1]的電壓位準為低電壓VL，所以第三開關1300的第一端1301與第二端1302之間不導通，並且由於第三時脈訊號CK2B的電壓位準下降至低電壓VL，所以第四開關1400的第一端1401與第二端1402之間不導通，此時控制訊號Q[n]的電壓位準應該維持在高電壓VH減去第三開關1300的臨界電壓VTH3，然而由於第一時脈訊號CK1的電壓位準從低電壓VL上升至高電壓VH，因此第一輸出訊號S1[n]的電壓位準也相應的從低電壓VL上升。而第一輸出訊號S1[n]的電壓位準的變化經由第一電容C1耦合至控制訊號Q[n]，所以控制訊號Q[n]的電壓位準會上升至高於高電壓VH減去第三開關1300的臨界電壓VTH3。因為控制電壓Q[n]的電壓位準上升，因此第一開關1100具有較低的等效導通阻抗(equivalent ON-impedance,rON)，並且第一開關1100可以容許其第一端1101與其第二端1102具有較高的電壓。最終，第一輸出訊號S1[n]的電壓位準得以提升至高電壓VH。
接著，於第三時間點T3，第一時脈訊號CK1的電壓位準與第二時脈訊號CK2的電壓位準均由高電壓VH降低至低電壓VL，而第三時脈訊號CK2B的電壓位準由低電壓VL上升至高電壓VH，因此從第三時間點T3開始，第二開關1200與第四開關1400導通，如此一來，因為第二時脈訊號CK2的電壓位準為 低電壓VL，所以控制訊號Q[n]的電壓位準會被拉至低電壓VL，從而使第一開關1100不導通。並且第一輸出訊號S1[n]的電壓位準也會被拉低至低電壓VL。
而後於第四時間點T4，第二時脈訊號CK2的電壓位準維持在低電壓VL，而第三時脈訊號CK2B的電壓位準維持在高電壓VH，因此第二開關1200與第四開關1400均導通，而由於第一輸入訊號S[n-1]的電壓位準仍為低電壓VL，因此第三開關1300不導通。因此，此時控制訊號Q[n]的電壓位準被鎖定在低電壓VL，從而第一開關1100不導通，因此即使第一時脈訊號CK1的電壓位準由低電壓VL上升至高電壓VH，第一輸出訊號S1[n]的電壓位準仍然會被維持在低電壓VL。
於本發明一實施例中，為了避免第二開關1200的臨界電壓變異，導致於第一時間點T1到第二時間點T2之間第二開關1200導通，進而使第一輸出訊號S1[n]的電壓位準被拉高，第一開關1100的通道寬長比(W/L ratio of a channel of a transistor)可以被設計的比第二開關1200的通道寬長比更大。同樣的，為了避免第四開關1400的臨界電壓變異，導致第四開關1400於第2圖中的第五時間點T5後導通，進而將控制訊號Q[n]的電壓位準拉高導致不正常輸出，第四開關1400的通道寬長比可以設計的比第一開關1100小。如此一來，即使第四開關1400因為臨界電壓變異而於不正常的時間點導通，控制訊號Q[n]的電壓位準也不會有太大幅度的變化。
於本發明另一實施例的移位暫存器，請參照第3A圖，與第3B圖，其中第3A圖係依據本發明另一實施例的移位暫存器電路示意圖，而第3B圖係第3A圖中各訊號的時序圖。如第3A圖所示，移位暫存器1000’相較於第1圖的移位暫存器1000，更多了第五開關1500、第六開關1600、第七開關1700與第二輸出端1002。其中第五開關1500的第一端1501用以接收第一時脈訊號CK1，而第五開關1500的第二端1502電性耦接至移位暫存器1000’的第二輸出端1002，第五開關1500的控制端1503用來接收控制訊號Q[n]，並且第五開關1500的第一端1501與第二端1502之間是否形成導通路徑係由控制訊號Q[n]所決定，因此第一時脈訊號CK1的電壓位準會依據控制訊號Q[n]的電壓位準，而選擇性地被輸出至移位暫存器1000’的第二輸出端1002作為第二輸出訊號S2[n]。
具體來說，當控制訊號Q[n]的電壓位準為低電壓時，第五開關1500不導通，也就是說其第一端1501與第二端1502不導通，而此時第二輸出訊號S2[n]的電壓位準與第一時脈訊號CK1的電壓位準無關。反之，當控制訊號Q[n]的電壓位準為高電壓時，第五開關1500導通，也就是說其第一端1501與第二端1502之間形成導通路徑，因此如果第一時脈訊號CK1的電壓位準是高電壓時，第二輸出訊號S2[n]的電壓位準就會被拉升至高電壓。反之，如果第一時脈訊號CK1的電壓位準是低電壓時，第二輸出訊號S2[n]的電壓位準就會被拉低至低電壓。然而，當第五開關 1500導通時，第二輸出訊號S2[n]的電壓位準還會受到第五開關1500的臨界電壓VTH5的影響。
實際上，第二輸出訊號S2[n]的電壓位準的上限VS2[n],max可以由下列方程式(3)表示：VS2[n],max=min{VCK1,VQ[n]-VTH5} (3)也就是說，當控制訊號Q[n]的電壓位準為高電壓時，第二輸出訊號S2[n]的電壓位準的上限VS2[n],max係由第一時脈訊號CK1的電壓位準VCK1與控制訊號Q[n]的電壓位準VQ[n]減去第五開關1500的臨界電壓VTH5兩者中，較低的電壓位準所決定。
第六開關1600的第一端1601用以接收第二時脈訊號CK2，而第二開關1200的第二端1202電性耦接至移位暫存器1000’的第二輸出端1002，第六開關1600的控制端1603用來接收第三時脈訊號CK2B，並且第六開關1600的第一端1601與第二端1602之間是否形成導通路徑係由第三時脈訊號CK2B所決定。由於第二時脈訊號CK2與第三時脈訊號CK2B的電壓相位相反，因此，當第三時脈訊號CK2B的電壓位準為高電壓時，第六開關1600導通而使其第一端1601與第二端1602之間形成導通路徑，由於此時第二時脈訊號CK2的電壓位準會是低電壓，因此表示第二輸出端1002所輸出的第二輸出訊號S2[n]的電壓位準可以因為第二時脈訊號CK2而被拉低。而當第三時脈訊號CK2B的電壓位準為低電壓時，由於第二時脈訊號CK2的電壓位準為高電壓，如果此時第二輸出訊號S2[n]的電壓位準為高電壓，則第六 開關1600必然不導通。
第七開關1700的第一端1701用以接收高電壓VGH，第七開關1700的第二端1702電性耦接至第一開關1100的控制端1103，而第七開關1700的控制端1703用來接收第二輸入訊號S2[n-1]，並且第七開關1700的第一端1701與第二端1702之間是否形成導通路徑係由第二輸入訊號S2[n-1]所決定，因此高電壓VGH的電壓位準會依據第二輸入訊號S2[n-1]的電壓位準，而選擇性地調整控制訊號Q[n]。更具體來說，當第二輸入訊號S2[n-1]的電壓位準VS2[n-1]或第一輸入訊號S1[n-1]的電壓位準VS1[n-1]為高電壓時，控制訊號Q[n]的電壓位準的上限VQ[n],max可以用下列方程式(4)表示：VQ[n],max=min{max{VS1[n-1]-VTH3,VS2[n-1]-VTH7},VGH} (4)其中VTH7係第七開關1700的臨界電壓。請一併參照第3B圖，假設第一輸入訊號S1[n-1]的電壓位準VS1[n-1]與第二輸入訊號S2[n-1]的電壓位準VS2[n-1]都等於高電壓VH，則控制訊號Q[n]的電壓位準的上限VQ[n],max可以等於高電壓VH減去第三開關1300的臨界電壓VTH3與第七開關1700的臨界電壓VTH7中較小者。這樣的設計可有幾個實質上的好處：第一，由於每個開關的臨界電壓可能會有變異，這樣的設計有機會使控制訊號Q[n]的電壓位準的上限VQ[n],max稍微提高；第二，由第3B圖可知，由於第三開關1300與第七開關1700大致同時形成導通路徑，因此控制訊號Q[n]的電壓位準可以更快速地被提高。
而於本發明另一些實施例中，請參照第4A圖至第5B圖，其中第4A圖係依據本發明另一實施例的移位暫存器電路示意圖，第4B圖係第4A圖中各訊號的時序圖，而第5A圖係依據本發明再一實施例的移位暫存器電路示意圖，而第5B圖係第5A圖中各訊號的時序圖。如第4A圖所示，於本發明一實施例中的移位暫存器1000’還可以更包括一個第二電容C2，第二電容C2的一端連接到移位暫存器1000’的一時脈輸入端1003以接收第四時脈訊號CK1B，而第二電容C2的另一端連接至第一開關1100的控制端1103。其中第四時脈訊號CK1B的電壓相位與第一時脈訊號CK1的電壓相位反相。也就是說當第一時脈訊號CK1的電壓位準為高電壓時，第四時脈訊號CK1B的電壓位準為低電壓，反之亦然。藉此，第四時脈訊號CK1B的電壓位準變化可以透過第二電容C2而被耦合至控制訊號Q[n]。請參照第4B圖，第二電容C2可以帶來一個好處，在第一時間點T1時，隨著第四時脈訊號CK1B的電壓位準從低電壓VL上升至高電壓VH，控制訊號Q[n]的電壓位準可以更快的被提高，藉此可以避免第三開關1300的導通等效電阻過大(也就是導通率太低)而使控制訊號Q[n]的電壓位準無法被充分提高。
並且，在第四時間點T4時(及之後)，當第一時脈訊號CK1的電壓位準有改變時，由於第一開關1100的第一端1101與控制端1103之間的寄生電容，可能會讓第一時脈訊號CK1的電壓位準變化被耦合至控制訊號Q[n]造成控制訊號Q[n]的漣波 (ripple)現象。因此，藉由第二電容C2以及與第一時脈訊號CK1反相的第四時脈訊號，第一時脈訊號CK1所造成控制訊號Q[n]的漣波現象可以被降低甚或抵銷。
如第5A圖所示，於本發明一實施例中的移位暫存器1000’還可以更包括一個第三電容C3，第三電容C3的一端連接到移位暫存器1000’的一時脈輸入端1004以接收第三時脈訊號CK2B，而第三電容C3的另一端連接至第一開關1100的控制端1103。藉此，第三時脈訊號CK2B的電壓位準變化可以透過第三電容C3而被耦合至控制訊號Q[n]。請參照第5B圖，當第三時間點T3時，因為第三時脈訊號CK2B的電壓位準從低電壓VL提高到高電壓VH，所以控制訊號Q[n]的電壓位準被稍微地提高，而使得控制訊號Q[n]的電壓位準會較慢被拉低至低電壓VL，而由於第三時間點T3時，第一時脈訊號CK1的電壓位準從高電壓VH下降至低電壓VL，控制訊號Q[n]的電壓位準較慢被拉至低電壓VL可以使得第一開關1100更晚被關閉，最終使得第一輸出訊號S1[n]及第二輸出訊號S2[n]的電壓位準可以被更快更確實地拉低至低電壓VL。並且，如同前述第二電容C2與第四時脈訊號CK1B可以降低甚或抵銷於第四時間點T4之後，第一時脈訊號CK1造成的控制訊號Q[n]的漣波，第三電容C3與第三時脈訊號CK2B也具有同樣的效果。
於本發明再一實施例中，關於本發明前述一個或多個實施例中的移位暫存器如何於實際電路中應用以及其連接方 式，請一併參照第6A圖、第6B圖與第7圖，其中第6A圖係依據本發明一實施例中的移位控制電路示意圖，第6B圖係依據本發明另一實施例中的移位控制電路示意圖，而第7圖係第6B圖中的多個訊號的時序圖。如第6A圖與第6B圖所示，移位控制電路6000可以包括移位暫存器6100與移位暫存器6200。其中第6A圖的移位暫存器6100與移位暫存器6200的電路結構如第1圖的移位暫存器1000所示，而第6B圖的移位暫存器6100與移位暫存器6200的電路結構如第4圖的移位暫存器1000’所示。在第6A圖移位暫存器6100與6200的第一輸出訊號S1[n]與S1[n+1]除了用以作為下一級移位暫存器的第一輸入訊號以外，還被輸出給顯示裝置或其他應用移位暫存電路的電子裝置作為時序控制訊號之用。同樣地，在第6B圖移位暫存器6100與6200的第一輸出訊號S1[n]與S1[n+1]以及第二輸出訊號S2[n]與S2[n+1]，除了作為下一級移位暫存器的第一輸入訊號與第二輸入訊號以外，還可被輸出給顯示裝置或其他應用移位暫存電路的電子裝置作為時序控制訊號之用。
以第6B圖為例，第一時脈訊號CK1、第二時脈訊號CK2、第三時脈訊號CK2B與第四時脈訊號CK1B分別為移位暫存器6100的第一時脈訊號、第二時脈訊號、第三時脈訊號與第四時脈訊號，並且移位暫存器6100以起始訊號STV作為其第一輸入訊號與第二輸入訊號，從而產生其第一輸出訊號S1[n]與第二輸出訊號S2[n]。而第四時脈訊號CK1B、第一時脈訊號CK1、 第五時脈訊號XCK2與第六時脈訊號XCK2B分別為移位暫存器6200的第一時脈訊號、第四時脈訊號、第二時脈訊號與第三時脈訊號，並且移位暫存器6100以第一輸出訊號S1[n]與第二輸出訊號S2[n]分別作為其第一輸入訊號與第二輸入訊號，以產生其第一輸出訊號S1[n+1]與第二輸出訊號S2[n+1]。由第7圖可以看出，第五時脈訊號XCK2落後第二時脈訊號CK2四分之一週期，而第六時脈訊號XCK2B與第五時脈訊號XCK2的電壓相位相反。
換句話說，假設多個移位暫存器串接成多級的移位暫存器，則奇數級的移位暫存器的時脈配置彼此相同，偶數級的移位暫存器的時脈配置彼此相同。然而奇數級的移位暫存器的時脈配置會不同於偶數級的移位暫存器的時脈配置。更明確來說，以第6B圖與第7圖為例，假設奇數級的移位暫存器以第一時脈訊號CK1、第二時脈訊號CK2、第三時脈訊號CK2B與第四時脈訊號CK1B分別為其第一時脈訊號、第二時脈訊號、第三時脈訊號與第四時脈訊號，則偶數級的移位暫存器會以第四時脈訊號CK1B、第五時脈訊號XCK2、第六時脈訊號XCK2B與第一時脈訊號CK1分別為其第一時脈訊號、第二時脈訊號、第三時脈訊號與第四時脈訊號。
如第7圖所示，於第一時間點T1，第一時脈訊號CK1的電壓位準與第三時脈訊號CK2B的電壓位準都由高電壓VH降低至低電壓VL，而第二時脈訊號CK2、第四時脈訊號CK1B與起始訊號STV的電壓位準都由低電壓VL上升至高電壓VH。 因此，移位暫存器6100中的控制訊號Q[n]的電壓位準被提高。而後，於第二時間點T2，第一時脈訊號CK1與第五時脈訊號XCK2的電壓位準都由低電壓VL上升至高電壓VH，而第四時脈訊號CK1B、起始訊號STV與第六時脈訊號XCK2B的電壓位準都由高電壓VH下降至低電壓VL，因此從第二時間點開始，移位暫存器6100的第一輸出訊號S1[n](等同於第二輸出訊號S2[n])的電壓位準上升至高電壓VH，連帶地將控制訊號Q[n]的電壓位準再次提高，並使得移位暫存器6200的控制訊號Q[n+1]的電壓位準被提高。於第三時間點T3，第一時脈訊號CK1與第二時脈訊號CK2的電壓位準都從高電壓VH下降至低電壓VL，而第三時脈訊號CK2B與第四時脈訊號CK1B的電壓位準都從低電壓VL上升至高電壓VH。因此，移位暫存器6100的控制訊號Q[n]的電壓位準被拉低至低電壓VL，並且移位暫存器6100的第一輸出訊號S1[n]與第二輸出訊號S2[n]的電壓位準也被拉低至低電壓VL，而移位暫存器6200的第一輸出訊號S1[n+1]與第二輸出訊號S2[n+1]因此被提高，從而使移位暫存器6200的控制訊號Q[n]的電壓位準被進一步提高。而於第四時間點T4，第一時脈訊號CK1與第六時脈訊號XCK2B的電壓位準都由低電壓VL上升至高電壓VH，第四時脈訊號CK1B與第五時脈訊號XCK2的電壓位準都由高電壓VH下降至低電壓VL。因此移位暫存器6200的控制訊號Q[n+1]、第一輸出訊號S1[n+1]與第二輸出訊號S2[n+1]的電壓位準都會被拉低至低電壓VL。
綜上所述，依據本發明所揭示的移位暫存器，其中用於重置輸出訊號(也就是將輸出訊號的電壓位準拉低)的一個或多個開關，其第一端所接收的時脈訊號與控制端所接收的時脈訊號彼此反相，從而使此開關於不需要重置輸出訊號時導通的可能性降低，因此降低了額外消耗能量的可能性。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。
1000‧‧‧移位暫存器
1001‧‧‧第一輸出端
1100‧‧‧第一開關
1101‧‧‧第一端
1102‧‧‧第二端
1103‧‧‧控制端
1200‧‧‧第二開關
1201‧‧‧第一端
1202‧‧‧第二端
1203‧‧‧控制端
1300‧‧‧第三開關
1301‧‧‧第一端
1302‧‧‧第二端
1303‧‧‧控制端
1400‧‧‧第四開關
1401‧‧‧第一端
1402‧‧‧第二端
1403‧‧‧控制端
C1‧‧‧第一電容
S1[n-1]‧‧‧第一輸入訊號
Q[n]‧‧‧控制訊號
S1[n]‧‧‧第一輸出訊號
VGH‧‧‧高電壓
CK1‧‧‧第一時脈訊號
CK2‧‧‧第二時脈訊號
CK2B‧‧‧第三時脈訊號

Claims (10)

  1. 一種移位暫存器，包括：一第一開關，用以依據一控制訊號，選擇性地將一第一時脈訊號導通至一第一輸出端作為一第一輸出訊號；一第二開關，電性耦接該第一開關，用以接收一第二時脈訊號與一第三時脈訊號，並依據該第二時脈訊號與該第三時脈訊號，選擇性地使該第一輸出訊號的電壓位準等於該第二時脈訊號的電壓位準，其中該第二時脈訊號與該第三時脈訊號反相；一第三開關，電性耦接該第一開關，用以依據一第一輸入訊號，選擇性地將該控制訊號的電壓位準實質等於一第一電壓；以及一第四開關，電性耦接至該第一開關，用以接收該第二時脈訊號與該第三時脈訊號，依據該第二時脈訊號與該第三時脈訊號，選擇性地使該控制訊號的電壓位準等於該第二時脈訊號的電壓位準。
  2. 如申請專利範圍第1項所述的移位暫存器，更包括：一第五開關，用以依據該控制訊號，選擇性地將該第一時脈訊號導通至一第二輸出端作為一第二輸出訊號；以及一第六開關，電性耦接該第一開關，用以接收該第二時脈訊號與該第三時脈訊號，用以依據該第二時脈訊號與該第三時脈訊號，選擇性地使該第二輸出訊號的電壓位準等於該 第二時脈訊號的電壓位準。
  3. 如申請專利範圍第2項所述的移位暫存器，更包括：一第七開關，電性耦接該第一開關，用以依據一第二輸入訊號，選擇性地使該控制訊號的電壓位準實質等於該第一電壓。
  4. 如申請專利範圍第1項所述的移位暫存器，其中該第二開關包括：一第一端，用以接收該第二時脈訊號；一第二端，電性耦接至該第一輸出端；以及一控制端，用以接收該第三時脈訊號；其中該第二開關的第一端與該第二開關的第二端，依據該第三時脈訊號選擇性地導通。
  5. 如申請專利範圍第1項所述的移位暫存器，其中該第四開關包括：一第一端，用以接收至該第二時脈訊號；一第二端，電性耦接至該控制訊號；以及一控制端，用以接收至該第三時脈訊號；其中該第四開關的第一端與該第四開關的第二端，依據該第三時脈訊號選擇性地導通。
  6. 如申請專利範圍第1項所述的移位暫存器，更包括一第一電容，電性耦接於該第一輸出端與該控制訊號之間，用以將該第一輸出訊號的電壓變化耦合至該控制訊號。
  7. 如申請專利範圍第1項所述的移位暫存器，更包括：一第二電容，電性耦接於該控制訊號，用以接收一第四時脈訊號，並將該第四時脈訊號的電壓變化耦合至該控制訊號；其中該第四時脈訊號與該第一時脈訊號反相。
  8. 如申請專利範圍第1項所述的移位暫存器，更包括一第三電容，電性耦接於該控制訊號，用以接收該第三時脈訊號，用以將該第三時脈訊號的電壓變化耦合至該控制訊號。
  9. 如申請專利範圍第1項至第8項其中任一項所述的移位暫存器，其中該第一開關的通道寬長比(W/L ratio)大於該第二開關的通道寬長比。
  10. 如申請專利範圍第1項至第8項其中任一項所述的移位暫存器，其中該第一開關的通道寬長比(W/L ratio)大於該第四開關的通道寬長比。
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