KR101022293B1

KR101022293B1 - 쉬프트 레지스터 및 이를 갖는 표시 장치

Info

Publication number: KR101022293B1
Application number: KR1020040004764A
Authority: KR
Inventors: 문승환
Original assignee: 삼성전자주식회사
Priority date: 2003-03-25
Filing date: 2004-01-26
Publication date: 2011-03-21
Also published as: TW200502908A; TWI413965B; KR20040086516A

Abstract

쉬프트 레지스터는 복수의 스테이지를 가지며 상기 각 스테이지는 이전 스테이지의 출력 신호 또는 제어 신호에 응답하여 제1 제어 신호를 생성하는 제1 풀업 구동부, 제1 파워 클럭 및 상기 제1 제어 신호에 응답하여 현재 스테이지의 출력 신호를 생성하는 풀업부, 상기 제1 파워 클럭 및 제2 파워 클럭에 응답하여 최소한 하나의 제2 제어 신호를 생성하는 제2 풀업 구동부, 로우 레벨 단자에 연결되어 다음 스테이지의 출력 신호에 응답하여 구동되는 제3 풀업 구동부 및 상기 제2 파워 클럭에 응답하여 구동되는 풀다운부를 포함한다. 이에 따라, 제1 및 제2 파워 클럭과 스캔개시신호를 제공하는 버스 라인만을 구비하더라도 아몰퍼스-실리콘 박막 트랜지스터로 이루어지는 쉬프트 레지스터를 정상적으로 동작시킬 수 있다.

액정 표시 장치, 버스라인, 전원라인, 클럭, 게이트리스, 부식 제거

Description

쉬프트 레지스터 및 이를 갖는 표시 장치{SHIFT REGISTER AND DISPLAY APPARATUS HAVING THE SAME}

도 1은 종래의 쉬프트 레지스터를 설명하기 위한 회로도이다.

도 2는 종래의 쉬프트 레지스터의 게이트 구동 회로를 설명하기 위한 도면이다.

도 3은 종래의 쉬프트 레지스터의 구동 파형을 설명하기 위한 파형도이다.

도 4는 본 발명의 일 실시예에 따른 게이트 구동 회로를 설명하기 위한 도면이다.

도 5는 본 발명의 제1 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이다.

도 6은 본 발명의 제1 실시예에 따른 쉬프트 레지스터를 설명하기 위한 회로도이다.

도 7은 본 발명의 제2 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이다.

도 8은 본 발명의 제2 실시예에 따른 쉬프트 레지스터를 설명하기 위한 회로도이다.

도 9는 본 발명의 제3 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설 명하기 위한 회로도이다.

도 10은 본 발명의 제3 실시예에 따른 쉬프트 레지스터를 설명하기 위한 회로도이다.

도 11은 본 발명의 제4 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이다.

도 12는 본 발명의 제4 실시예에 따른 쉬프트 레지스터를 설명하기 위한 회로도이다.

도 13은 본 발명의 제5 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이다.

도 14는 본 발명의 제5 실시예에 따른 쉬프트 레지스터를 설명하기 위한 회로도이다.

도 15는 본 발명의 제6 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이다.

도 16은 본 발명의 제6 실시예에 따른 쉬프트 레지스터를 설명하기 위한 회로도이다.

도 17은 본 발명의 다른 실시예에 따른 게이트 구동 회로를 설명하기 위한 도면이다.

도 18은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다.

<도면의 주요부분에 대한 부호의 설명>

210 : 풀업부 220 : 풀다운부

230, 430 : 제1 풀업구동부 240, 340, 440, 640 : 제2 풀업구동부

1100 : 박막 트랜지스터 1200 : 화소 전극

1300 : 게이트 구동부 1400 : 데이터 구동부

ASRC1, ASRC2, ..., ASRCN, BSRC1, BSRC2, ..., BSRCN : 스테이지

ASRCN+1, BSRCN+1 : 더미 스테이지

본 발명은 쉬프트 레지스터와 이를 갖는 표시 장치에 관한 것으로, 보다 상세하게는 외부의 버스 라인 수를 줄이기 위한 쉬프트 레지스터와 이를 갖는 표시 장치에 관한 것이다.

근래 들어, 액정 표시 장치는 TCP(Tape Carrier Package) 또는 COG(Chip On Glass) 등의 방법으로 게이트 구동 IC를 장착하고 있으나, 제조 원가나 기구 설계적인 측면에서 상기한 제품의 구조에는 한계가 있다.

상기한 한계를 극복하기 위해 상기 게이트 구동 IC를 채택하지 않는 구조(이하, GATE IC-Less 구조)를 강구하는데 이는 아몰퍼스-실리콘 박막 트랜지스터(이하, a-Si TFT)를 이용한 회로로써 게이트 구동 IC와 같은 동작을 수행토록 하는 것이다.

이를 위한 a-Si TFT 회로가 미국 특허등록번호 제5,517,542호뿐만 아니라, 본 출원인에 의해 출원된 대한민국 특허출원 제2002-3398호(공개번호 제2002-66962호) 등에 개시되어 있다. 상기 GATE IC-Less 구조를 갖는 상기 게이트 구동회로는 하나 또는 복수의 쉬프트 레지스터를 포함하고 스캔 신호를 액정 표시 패널에 제공한다.

도 1은 종래의 쉬프트 레지스터를 설명하기 위한 회로도이며, 특히 특허출원 제2002-3398호에서 개시하는 게이트 구동 IC로 동작하는 쉬프트 레지스터의 스테이지를 설명한다.

도 1을 참조하면, 쉬프트 레지스터의 각 스테이지(100)는 풀업부(Pull-Up Part, 110), 풀다운부(Pull-Down Part, 120), 풀업구동부(Pull-Up Driving Part, 130) 및 풀다운구동부(Pull-Down Driving Part, 140)를 포함하여, 스캔개시신호(STV) 또는 이전 스테이지의 출력 신호를 근거로 게이트 신호(또는 주사 신호)를 출력한다. 이때 스테이지가 쉬프트 레지스터의 첫번째 스테이지인 경우에는 타이밍 제어부(미도시)로부터 제공되는 스캔개시신호(STV)를 근거로 게이트 신호를 출력하고, 나머지 스테이지인 경우에는 이전 스테이지로부터 출력되는 게이트 신호를 근거로 게이트 신호를 출력한다. 상기한 쉬프트 레지스터는 TFT 패널 내에 집적되어 게이트 구동 회로와 같은 동작을 수행하게 된다.

도 2는 상기한 도 1에 의한 게이트 구동 회로를 설명하기 위한 도면이다.

도 1 및 도 2를 참조하면, N개의 게이트 신호(또는 주사 신호)(GOUT[1], GOUT[2], ... GOUT[N])를 출력하는 게이트 구동 회로(174)에는 N개의 스테이지들(SRC[1], SRC[2], ... SRC[N]) 및 컨트롤 신호를 이전 스테이지에 제공 하는 더미 스테이지(SRC[N+1])가 구비된다. 각각의 상기 스테이지들(SRC[1], SRC[2], ... SRC[N])은 다음 스테이지의 출력으로부터 제1 파워 클럭(CKV), 제2 파워 클럭(CKVB), 게이트 온 전압(VON)인 하이 레밸 전압(VDD), 게이트 오프 전압(VOFF)인 그라운드 레밸 전압(VSS) 및 제어 신호를 제공받는다.

특히, 첫번째 스테이지는 상기 신호들과 함께 타이밍 제어부(미도시)로부터 제공되는 스캔개시신호(STV)를 제공받아 제1 게이트 라인을 선택하는 제1 게이트 신호(GOUT[1])를 출력한다. 상기 제1 게이트 신호(GOUT[1])는 제2 스테이지의 입력단(IN)으로 출력된다. 두번째 스테이지(SRC[2])는 상기 신호들과 함께 이전 스테이지로부터 제공되는 제1 게이트 신호(GOUT[1])를 제공받아 제2 게이트 라인을 선택하는 제2 게이트 신호(GOUT[2])를 출력한다. 상기 제2 게이트 신호(GOUT[2])는 제3 스테이지의 입력단(IN)으로 출력된다. 같은 방식으로 N번째 스테이지(SRC[N])는 상기 제2 파워 클럭(CKVB), 상기 전압(VON/VOFF), 상기 더미 스테이지(SRC[N+1])로부터 제공되는 제어 신호와 N-1번째 스테이지(SRC[N-1])로부터 제공되는 N-1번째 게이트 신호(SRC[N-1])를 제공받아 N번째 게이트 라인의 선택을 위한 제N 게이트 신호(GOUT[N])를 출력단자(OUT)를 통해 출력한다.

도 1 내지 도 3을 참조하면, 상기 쉬프트 레지스터(174)의 스테이지는 제1 파워 클럭(CKV) 또는 제2 파워 클럭(CKVB)를 제공받는다. 즉, 홀수번째 스테이지는 상기 제1 파워 클럭(CKV)을 제공받고, 짝수번째 스테이지는 상기 제1 파워 클럭(CKV)의 반전된 위상에 대응하는 상기 제2 파워 클럭(CKVB)을 제공받는다. 상 기 쉬프트 레지스터(174)는 게이트 신호를 생성하여 박막 트랜지스터 기판의 게이트 라인들에 순차적으로 제공한다. 상기 제1 파워 클럭(CKV) 및 상기 제2 파워 클럭(CKVB)은 타이밍 컨트롤러(미도시)의 출력으로부터 구해진다. 일반적으로, 상기 타이밍 컨트롤러(미도시)의 출력은 0 내지 3V 진폭의 신호를 가지며, a-Si TFT를 구동하기 위하여 -8 내지 24V 진폭의 신호로 증폭된다.

상기한 도 1 내지 도 3에 도시한 바에 따르면, a-Si 트랜지스터를 이용하여 Gate IC-Less 구조를 실현하기 위해서는 최소한으로 5개의 버스 라인이 필요하다. 구체적으로, 상기 버스 라인은 수평 방향의 시작 신호인 스캔개시신호(STV)를 전달하기 위한 버스 라인, 홀수번째 게이트 라인에 연결되어 게이트 오프 전압을 인가하기 위한 제1 파워 클럭(CKV)을 전달하기 위한 버스 라인, 짝수번째 게이트 라인에 연결되어 게이트 오프 전압을 인가하기 위한 제2 파워 클럭(CKVB)을 전달하기 위한 버스 라인, 각 스테이지에 제1 및 제2 전원전압(VOFF, VON)을 각각 인가하기 위한 제1 및 제2 전원라인(VSS, VDD)이다.

상기한 5개의 버스 라인들은 소오스 구동 IC가 탑재되는 TCP의 더미 핀(DUMMY PIN) 경로를 통하거나, 액정 표시 패널에 부착되어 상기 액정 표시 패널에 구비되는 게이트 구동 영역에 전기적으로 연결된다.

하지만, 상기한 이러한 설계구조를 갖는 게이트 구동부를 설계하는데는 다음과 같은 문제점이 있다.

즉, 각각의 버스 라인들을 상하로 배선하고, 각각의 버스 라인에서 분기하여 각 스테이지에 신호 및 전력을 연결하기 위한 점퍼(JUMPER) 구성을 위한 공간이 필 요하다는 문제점이 있다. 특히, 유효 화면 비율이 큰 내로우 베젤(Narrow Bezel) 제품에서는 블랙 매트릭스 공간에 한계가 있기 때문에 그 문제가 더욱 심각하다.

또한, 5개 또는 그 이상의 버스 라인들을 상기 TCP 또는 FPC를 경로로 하여 공급될 때 필요한 TCP 더미 공간이나 FPC 폭의 증가로 인해 제조비용이 상승하는 문제점이 있고, 협소한 부착 공간을 갖는 제품에 적용하기에는 용이하지 않다는 문제점이 있다.

또한, 상기 a-Si 트랜지스터를 이용하여 게이트 구동 회로를 구현할 때, 상기 a-Si 트랜지스터가 DC 바이어스되어 있으면 열화되어 이로 구성되는 게이트 구동 회로의 오동작 발생 가능성이 있으므로 외부에서 인가되는 DC 전원을 삭제하는 검토가 필요하다.

또한, 상기 a-Si 트랜지스터의 구동 전압은 대략적으로 -14V 내지 +20V정도의 큰 전위차가 필요하고, 이로 인한 TCP 또는 FPC가 액정 표시 패널에 부착될 때 필요한 액정 표시 패널의 PAD 간에 큰 전위차로 인해 금속 패드가 손상될 수 있다.

특히, 고온 다습한 환경하에서 제품 구동시, 고전위차가 걸리는 패드간에 침투된 수분은 두 메탈 전극 사이에서 전해질 역할을 하게 되어 패드 메탈이 부식이 되어 오픈되거나, 상기 두 메탈 전극 사이에 전류 경로가 형성되어 액정 표시 장치가 오동작 또는 파괴되는 심각한 문제점이 있다.

이에 본 발명의 기술과 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 제1 목적은 외부의 버스 라인 수를 줄이기 위한 쉬프트 레지스터를 제공하는 것이다.

또한, 본 발명의 제2 목적은 상기한 쉬프트 레지스터를 갖는 표시 장치를 제공하는 것이다.

상기 본 발명의 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따라서, 표시 장치의 복수의 게이트 라인에 게이트 신호를 순차적으로 발생하는 복수의 스테이지들을 포함하는 쉬프트 레지스터에 있어서, 상기 각 스테이지는 제1 풀업(Pull-Up) 구동부, 풀업(Pull-Up)부, 제2 풀업 구동부 및 제3 풀업 구동부를 포함한다. 상기 제1 풀업 구동부는 이전 스테이지의 출력 신호 또는 제어 신호에 응답하여 제1 제어 신호를 발생시킨다. 상기 풀업부는 제1 파워 클럭 및 상기 제1 제어 신호에 응답하여 현재(Current) 스테이지의 출력 신호를 생성한다. 상기 제2 풀업 구동부는 상기 제1 파워 클럭 및 제2 파워 클럭에 응답하여 최소한 하나의 제2 제어 신호를 생성한다. 상기 제3 풀업 구동부는 로우 레벨(Low Level) 단자에 연결되어 다음(Following) 스테이지의 출력 신호에 응답하여 구동한다.

상기 본 발명의 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따라서, 각각 스캔 신호에 의해 주사되는 스위칭 소자를 갖는 복수의 화소들과 표시 패널의 복수의 게이트 라인에 게이트 신호를 순차적으로 발생하는 복수의 스테이지들을 포함하는 쉬프트 레지스터를 포함하고 상기 표시 패널에 영상을 표시하는 표시장치에 있어서, 상기 각 스테이지는 제1 풀업(Pull-Up) 구동부, 풀업(Pull-Up)부, 제2 풀업 구동부 및 제3 풀업 구동부를 포함한다. 상기 제1 풀업 구동부는 이전 스테이지 의 출력 신호 또는 제어 신호에 응답하여 제1 제어 신호를 발생시킨다. 상기 풀업부는 제1 파워 클럭 및 상기 제1 제어 신호에 응답하여 현재(Current) 스테이지의 출력 신호를 생성한다. 상기 제2 풀업 구동부는 상기 제1 파워 클럭 및 제2 파워 클럭에 응답하여 최소한 하나의 제2 제어 신호를 생성한다. 상기 제3 풀업 구동부는 로우 레벨(Low Level) 단자에 연결되어 다음(Following) 스테이지의 출력 신호에 응답하여 구동한다.

상기 본 발명의 일 실시예에 따른 제2 풀업 구동부는 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함한다. 상기 제1 트랜지스터는 상기 게이트 신호가 인가되는 라인과 연결된 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 파워 클럭이 인가되는 단자의 사이를 연결하는 도전 패스(Path)를 포함한다. 상기 제2 트랜지스터는 상기 제1 파워 클럭이 인가되는 단자 및 상기 제1 트랜지스터의 사이에 연결되고, 다이오드로 동작된다. 상기 제3 트랜지스터는 상기 제2 파워 클럭이 인가되는 라인과 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 제2 풀업 구동부의 상기 제1 트랜지스터와 상기 제2 풀업 구동부의 상기 제2 트랜지스터의 공통 노드를 연결하는 도전 패스(Path)를 포함한다. 상기 공통 노드는 상기 제3 풀업 구동부에 연결된다.

본 발명의 다른 실시예에 따른 제2 풀업 구동부는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터 및 제6 트랜지스터를 포함한다. 상기 제1 트랜지스터는 상기 게이트 신호가 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 파워 클럭이 인가 되는 단자 사이를 연결하는 도전 패스를 포함한다. 상기 제2 트랜지스터는 제2 트랜지스터 제어 신호가 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 풀업 구동부의 상기 제1 트랜지스터를 연결하는 도전 패스를 포함하고, 상기 제2 풀업 구동부의 상기 제1 트랜지스터와의 공통 노드가 상기 제1 풀업 구동부의 홀드 트랜지스터의 게이트 전극에 연결된다. 상기 제3 트랜지스터는 상기 제2 파워 클럭이 인가되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 풀업 구동부의 상기 제1 트랜지스터와 상기 제2 풀업 구동부의 상기 제2 트랜지스터와의 상기 공통 노드를 연결하는 도전 패스를 포함한다. 상기 제4 트랜지스터는 상기 게이트 신호가 인가되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 파워 클럭이 인가되는 단자를 연결하는 도전 패스를 포함한다. 상기 제5 트랜지스터는 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 풀업 구동부의 상기 제4 트랜지스터 사이를 연결하고, 다이오드로 동작되며, 상기 제4 트랜지스터와의 공통 노드가 상기 제2 트랜지스터의 게이트 전극에 연결된다. 상기 제6 트랜지스터는 상기 제2 파워 클럭이 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제4 트랜지스터와 상기 제5 트랜지스터와의 상기 공통 노드를 연결하는 도전 패스를 포함한다.

본 발명의 다른 실시예에 따른 제2 풀업 구동부는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터 및 제7 트랜지스터를 포함한다. 상기 제1 트랜지스터는 상기 게이트 신호가 인가되는 라인 에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 파워 클럭이 인가되는 단자를 연결하는 도전 패스를 포함한다. 상기 제2 트랜지스터는 제2 트랜지스터 제어 신호가 인가되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 풀업 구동부의 상기 제1 트랜지스터를 연결하는 도전 패스를 포함하고, 상기 제2 풀업 구동부의 상기 제1 트랜지스터와의 공통 노드가 상기 제1 풀업 구동부의 홀드 트랜지스터의 게이트 전극에 연결된다. 상기 제3 트랜지스터는 상기 제2 파워 클럭이 인가되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 풀업 구동부의 제1 트랜지스터와 상기 제2 풀업 구동부의 제2 트랜지스터와의 사이를 연결하는 도전 패스를 포함한다. 상기 제4 트랜지스터는 상기 게이트 신호가 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 파워 클럭이 인가되는 단자를 연결하는 도전 패스를 포함한다. 상기 제5 트랜지스터는 상기 제1 파워 클럭이 인가되는 상기 단자와 상기 제2 풀업 구동부의 상기 제4 트랜지스터에 연결되고, 다이오드로 동작되며, 상기 제4 트랜지스터의 공통 노드가 상기 제2 트랜지스터의 상기 게이트 전극에 연결된다. 상기 제6 트랜지스터는 상기 제2 파워 클럭이 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제4 트랜지스터와 상기 제5 트랜지스터와의 상기 공통 노드를 연결하는 도전 패스를 포함한다. 상기 제7 트랜지스터는 상기 제4 트랜지스터 및 상기 제5 트랜지스터 사이의 상기 공통 노드에 연결되는 게이트 전극과, 상기 제1 풀업 구동부 및 상기 게이트 신호가 출력되는 단자를 연결하는 도전 패스를 포함한다.

상기 본 발명의 다른 실시예에 따른 제2 풀업 구동부는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터 및 제7 트랜지스터를 포함한다. 상기 제1 트랜지스터는 상기 게이트 신호가 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 파워 클럭이 인가되는 단자를 연결하는 도전 패스를 포함한다. 상기 제2 트랜지스터는 제2 트랜지스터 제어 신호가 인가되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 풀업 구동부의 상기 제1 트랜지스터를 연결하는 도전 패스를 포함하고, 상기 제2 풀업 구동부의 상기 제1 트랜지스터와의 공통 노드가 상기 제1 풀업 구동부의 홀드 트랜지스터의 게이트 전극에 연결된다. 상기 제3 트랜지스터는 상기 제2 파워 클럭이 인가되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 풀업 구동부의 상기 제1 트랜지스터와 상기 제2 풀업 구동부의 상기 제2 트랜지스터와의 상기 공통 노드를 연결한다. 상기 제4 트랜지스터는 상기 게이트 신호가 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 파워 클럭이 인가되는 단자를 연결하는 도전 패스를 포함한다. 상기 제5 트랜지스터는 상기 제1 파워 클럭이 인가되는 단자와 상기 제2 풀업 구동부의 상기 제4 트랜지스터를 연결하고, 다이오드로서 작동되며, 상기 제4 트랜지스터와의 공통 노드가 상기 제2 트랜지스터의 상기 게이트 전극에 연결된다. 상기 제6 트랜지스터는 상기 제2 파워 클럭이 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제4 트랜지스터와 상기 제5 트랜지스터와의 공통 노드를 연결하는 도전 패스를 포함한다. 상기 제7 트 랜지스터는 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 공통 노드에 연결되는 게이트 전극과, 상기 제1 풀업 구동부 및 상기 게이트 신호가 출력되는 단자를 연결하는 도전 패스를 포함한다.

이러한 쉬프트 레지스터와 이를 갖는 게이트 구동 회로에 의하면, 제1 및 제2 파워 클럭과 스캔개시신호를 제공하는 버스 라인만을 구비하더라도 아몰퍼스-실리콘 박막 트랜지스터로 이루어지는 쉬프트 레지스터를 정상적으로 동작시킬 수 있다.

이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 4는 본 발명의 일 실시예에 따른 게이트 구동 회로를 설명하기 위한 도면으로, 특히 다수의 스테이지를 갖는 쉬프트 레지스터로 구성되는 게이트 구동 회로의 일례를 설명하기 위한 도면이다.

도 4를 참조하면, 게이트 구동 회로는 N개의 게이트 신호(또는 주사 신호)(GOUT[1], GOUT[2], ... GOUT[N])를 출력하는 N개의 스테이지들(ASRC1, ASRC2, ASRC3, ..., ASRCN)과 더미 게이트 신호(GDUMMY)를 출력하는 하나의 더미 스테이지(ASRCN+1)를 구비한다.

여기서, 상기 게이트 구동 회로는 다수의 게이트 라인(미도시)과 데이터 라인(미도시)에 의해 정의되는 영역에 형성된 스위칭 소자(미도시)를 갖는 액정 표시 패널(미도시)과 동일 평면상에 형성되어, 상기 스위칭 소자의 게이트 전극에 스캔 신호를 인가하기 위한 게이트 신호를 출력한다.

상기 쉬프트 레지스터는 액정 표시 패널과 같은 표시 패널과 동일한 패널 상 에 형성된다. 상기 표시 패널은 복수의 게이트 라인들(또는 스켄 라인)과 복수의 데이터 라인들에 의해 정의되는 영역 내에 형성되는 스위칭 소자들을 포함한다. 상기 쉬프트 레지스터는 상기 게이트 신호들(GOUT[1], GOUT[2], ... GOUT[N])을 상기 스켄 신호로서 대응되는 스위칭 소자들에 제공한다.

상기 쉬프트 레지스터의 각 스테이지들(ASRC1, ASRC2, ... ASRCN)은 외부로부터 제공되는 제1 파워 클럭(CKV)을 제공받는 제1 클럭단(CK1), 외부로부터 제공되는 제2 파워 클럭(CKVB)을 제공받는 제2 클럭단(CK2)을 포함한다. 상기 제2 파워 클럭(CKVB)의 위상은 상기 제1 파워 클럭(CKV)의 위상과 반전된다. 상기 각각의 스테이지들(ASRC1, ASRC2, ... ASRCN)은 제1 제어 신호를 제공받는 제1 제어단(CT1), 제2 제어 신호를 제공받는 제2 제어단(CT2), 제3 제어 신호를 제공받는 제3 제어단(CT3) 및 상기 각 게이트 신호들(GOUT[1], GOUT[2], ... GOUT[N])을 생성하는 출력단자(OUT)을 포함한다.

첫번째 스테이지(ASRC1)는 제1 및 제2 파워 클럭단(CK1, CK2)을 통해 외부로부터 제공되는 제1 및 제2 파워 클럭(CKV, CKVB)을, 제1 및 제3 제어단(CT1, CT3)을 통해 스캔개시신호(STV)를, 그리고 제2 제어단(CT2)을 통해 다음 스테이지인 두번째 스테이지(ASRC2)로부터 제공되는 제2 게이트 신호(GOUT[2])를 각각 제공받아, 첫번째 게이트 라인의 선택을 위한 제1 게이트 신호(GOUT[1])를 출력단자(OUT)를 출력함과 함께 두번째 스테이지(ASRC2)의 제1 제어단(CT1)에 출력한다.

두번째 스테이지(ASRC2)는 상기 제1 및 제2 파워 클럭단(CK1, CK2)을 통해 외부로부터 제공되는 제1 및 제2 파워 클럭(CKV, CKVB)을, 제1 제어단(CT1)을 통해 이전 스테이지인 첫번째 스테이지(ASRC1)로부터 제공되는 제1 게이트 신호(GOUT[1])를, 제2 제어단(CT2)을 통해 다음 스테이지인 세번째 스테이지(ASRC3)로부터 제공되는 제3 게이트 신호(GOUT[3])를, 그리고 제3 제어단(CT3)을 통해 상기 스캔개시신호(STV)를 각각 제공받아, 두번째 게이트 라인의 선택을 위한 제2 게이트 신호(GOUT[2])를 출력단자(OUT)로 출력함과 함께 세번째 스테이지(ASRC3)의 제1 제어단(CT1)에 출력한다.

상기한 방식으로 진행하여 N번째 스테이지(ASRCN)는 제1 및 제2 파워 클럭단(CK1, CK2)을 통해 외부로부터 제공되는 제1 및 제2 파워 클럭(CKV, CKVB)을, 제1 제어단(CT1)을 통해 이전 스테이지로부터 제공되는 게이트 신호를, 제2 제어단(CT2)을 통해 더미 스테이지(ASRCN+1)로부터 제공되는 더미 게이트 신호(GDUMMY)를, 그리고 제3 제어단(CT3)을 통해 상기 스캔개시신호(STV)를 각각 제공받아, N번째 게이트 라인의 선택을 위한 N번째 게이트 신호(GOUT[N])를 출력단자(OUT)를 출력함과 함께 더미 스테이지(ASRCN+1)의 제1 제어단(CT1)에 출력한다.

상기한 본 발명에 따른 게이트 구동 회로에 의하면, 스캔개시신호(STV)를 전달하기 위한 버스 라인과, 제1 및 제2 파워 클럭(CKV, CKVB)을 각각 전달하기 위한 버스 라인만을 구비하더라도 상기 스캔개시신호와 상기 제1 및 제2 파워 클럭(CKV, CKVB)을 외부로부터 제공받아 게이트 라인 선택을 위한 게이트 신호(GOUT[1], GOUT[2], ... GOUT[N])를 출력하는 것을 확인할 수 있다.

이상에서 설명한 본 발명에 따르면, 외부 전원 라인 수의 감소에 의해 상기 게이트 구동 회로의 구현에 필요한 버스 라인의 수를 줄일 수 있고, 상기 버스 라 인간에 발생되는 노이즈 성분을 최소화시킬 수 있을 뿐만 아니라, 설계시 마진을 확보할 수 있고, 액정 표시 패널의 가장자리에 구비되는 접속단 패드끼리의 수분에 의한 부식 문제를 해결할 수 있다.

실시예 1

도 5는 본 발명의 제1 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이고, 도 6은 상기한 도 5에 의한 단위 스테이지를 채용한 쉬프트 레지스터를 설명하기 위한 회로도이다.

도 5 및 도 6을 참조하면, 본 발명의 제1 실시예에 따른 쉬프트 레지스터의 단위 스테이지(200)는 풀업부(210), 풀다운부(220), 제1 풀업구동부(230), 제2 풀업구동부(250) 및 제3 풀업구동부(240)를 포함하여, 스캔개시신호(STV)와 이전(Previous) 및 다음 스테이지의 출력 신호를 근거로 게이트 신호(또는 주사 신호)를 출력한다.

풀업부(210)는 드레인이 제1 파워 클럭단(CK1)에 연결되고, 게이트가 제3 풀업구동부(240)에 연결되며, 소오스가 출력단자(GOUT)에 연결된 제1 NMOS 트랜지스터(M1)로 구성되어, 게이트 신호(GOUT[N])를 출력한다.

풀다운부(220)는 드레인과 게이트가 공통되어 출력단자(GOUT)에 연결된 제2 NMOS 트랜지스터(M2)와, 드레인이 상기 제2 NMOS 트랜지스터(M2)의 소오스에 연결되고, 소오스가 상기 제1 NMOS 트랜지스터(M1)의 드레인에 연결되며, 게이트가 상기 제2 파워 클럭단(CK2)에 연결된 제3 NMOS 트랜지스터(M3)로 구성된다. 여기서, 상기 제2 NMOS 트랜지스터(M2)는 다이오드 역할을 수행한다.

제1 풀업구동부(230)는 제4 NMOS 트랜지스터(M4)를 포함한다. 상기 제4 NMOS 트랜지스터(M4)의 게이트 전극 및 드레인 전극은 제1 제어단(CT1)에 전기적으로 연결된다. 상기 제4 NMOS 트랜지스터(M4)의 소오스 전극은 제1 노드(N1)에서 캐패시터(C)와 전기적으로 연결된다.

제2 풀업구동부(250)는 제8 내지 제10 NMOS 트랜지스터(M8~M10)로 구성된다. 구체적으로, 상기 제8 NMOS 트랜지스터(M8)는 소오스가 상기 제2 파워 클럭단(CK2)에 연결되고, 게이트가 상기 출력단자(GOUT)에 연결된다.

상기 제9 NMOS 트랜지스터(M9)는 드레인과 게이트가 공통되어, 상기 제1 파워 클럭단(CK1)에 연결되고, 소오스가 상기 제8 NMOS 트랜지스터(M8)의 드레인에 연결된다. 상기 제10 NMOS 트랜지스터(M10)는 드레인이 상기 제1 파워 클럭단(CK1)에 연결되고, 게이트가 제2 파워 클럭단(CK2)에 연결되며, 소오스가 상기 제8 NMOS 트랜지스터(M8)의 드레인 및 상기 제9 NMOS 트랜지스터(M9)의 소오스에 연결된다.

여기서, 상기 제8 NMOS 트랜지스터(M8)는 상기 제9 NMOS 트랜지스터(M9)보다 큰 것이 바람직하다. 즉, 상기 제8 NMOS 트랜지스터(M8)의 W/L비는 상기 제9 NMOS 트랜지스터(M9)의 W/L 비보다 큰 것이 바람직하다. 왜냐하면, 게이트 신호(Gout[N])가 하이 레벨일 때 상기 제8 NMOS 트랜지스터(M8)와 상기 제9 NMOS 트랜지스터(M9)가 동시에 턴-온되고, 이때 홀드 기능을 수행하는 상기 제6 NMOS 트랜지스터(M6)의 게이트 전극에는 로우 레벨이 인가되어야 하기 때문이다.

제3 풀업구동부(240)는 캐패시터(C), 제5 내지 제7 NMOS 트랜지스터(M5~M7)로 구성된다. 구체적으로 캐패시터(C)는 상기 제1 NMOS 트랜지스터(M1)의 게이트와 출력단자(GOUT) 사이에 연결된다. 상기 제5 NMOS 트랜지스터(M5)는 드레인과 게이트가 공통되어 제1 노드(N1)를 경유하여 상기 캐패시터(C)의 일단에 연결된다. 상기 제6 NMOS 트랜지스터(M6)는 드레인이 상기 제5 NMOS 트랜지스터(M5)의 소오스에 연결되고, 게이트가 상기 제1 파워 클럭단(CK1)에 연결되며, 소오스가 제2 노드(N2)를 경유하여 상기 제2 파워 클럭단(CK2)에 연결된다.

상기 제7 NMOS 트랜지스터(M7)는 드레인이 제1 노드(N1)를 경유하여 상기 캐패시터(C)의 일단에 연결되고, 게이트가 제2 제어단(CT2)에 연결되며, 소오스가 제3 제어단(CT3)에 연결된다. 이때, 상기 제7 NMOS 트랜지스터(M7)에는 스캔개시신호(STV)가 인가될 수 있다. 여기서, 상기 제4 NMOS 트랜지스터(M4)와 제5 NMOS 트랜지스터(M5)는 다이오드 역할을 수행한다.

통상적으로, a-Si 트랜지스터로 구현되는 상기 풀업부(210)의 제1 NMOS 트랜지스터(M1)는 매우 작은 전자 이동도를 갖기 때문에 대형 액정 표시 장치를 구동하기 위한 고전압 진폭, 예를 들어, 20V 내지 -14V 정도의 게이트 펄스를 게이트 라인에 인가하기 위해서는 매우 큰 사이즈가 될 수밖에 없다.

특히, 12.1인치(30.734㎝)를 사용하는 XGA급의 경우에는 하나의 게이트 라인의 기생용량이 250 내지 300[pF] 정도이고, 이를 최소 디자인 룰인 4㎛로 설계한 a-Si 트랜지스터로 구동하고자 하면, 채널길이(L)가 4㎛일 때 채널폭(W)이 5500㎛ 정도가 필요하게 된다. 따라서 게이트 라인을 구동하기 위한 제1 NMOS 트랜지스터(M1)의 기생용량인 게이트-드레인간 기생용량(Cgd)은 커질 수밖에 없다.

이 경우 상기 기생용량(Cgd)의 크기는 3pF 정도로서 a-Si 트랜지스터로 구성 되는 게이트 구동 회로의 오동작이 문제가 된다. 이는 상기 기생용량(Cgd)이 고진폭, 즉 20V 내지 -14V의 파워 클럭(CKV 또는 CKVB)과 연결되어 있고, 상기 기생용량(Cgd)이 커플링 캐패시터로 동작하여 풀업 기능을 수행하는 상기 제1 NMOS 트랜지스터(M1)의 게이트 전압을 발생시킬 수 있기 때문이다.

예를 들어, 상기 커플링 캐패시터를 게이트 오프 전압(VOFF)으로 유지시키는 수단이 없는 경우에는 상기 제1 NMOS 트랜지스터(M1)의 게이트 전압은 -14V 내지 20V의 파워 클럭(CKV 또는 CKVB)의 전위가 되고, 출력은 최대 20V에서 상기 제1 NMOS 트랜지스터(M1)의 문턱 전압(Vth)을 감산한 전압이 발생되어 액정 표시 패널의 게이트 라인에 인가되므로 이상 표시 현상이 발생될 수 있다.

따라서, a-Si 트랜지스터로 구성되는 게이트 구동 회로에서는 스캔 펄스를 출력하는 상기 제1 NMOS 트랜지스터(M1)의 게이트를 게이트 오프 전압(VOFF)으로 유지시키기 위해 홀드 기능을 수행하는 제6 NMOS 트랜지스터(M6)와 제1 NMOS 트랜지스터(M)가 동작한 후, 상기 제1 NMOS 트랜지스터(M1)이 엑티브 게이트 신호를 생성하여 화소를 활성화시키지 않는 대부분의 시간 동안 게이트 신호(GOUT[N])가 게이트 오프 전압(VOFF) 레벨이 되도록 풀다운 기능을 하는 제3 NMOS 트랜지스터(M3)가 필수적이다.

동작시, 이전(Previous) 스테이지로부터 출력되는 이전 게이트 신호(GOUT[N-1])가 상기 제4 NMOS 트랜지스터(M4)에 인가됨에 따라 상기 제4 NMOS 트랜지스터(M4)는 상기 이전 게이트 신호(GOUT[N-1])를 캐리 신호(Carry Signal)로서 받아들이는 다이오드 역할을 수행한다.

상기 제8 NMOS 트랜지스터(M8)는 하이 레벨인 현재 게이트 신호(GOUT[N])에 의해 턴-온되고, 상기 제6 NMOS 트랜지스터(M6)은 턴-오프된다. 이때, 상기 제9 NMOS 트랜지스터(M9)는 다이오드로 작용하여 하이 레벨의 신호가 상기 제6 NMOS 트랜지스터(M6)에 인가된다. 상기 제1 파워 클럭(CK1)이 로우 레벨이고 상기 제2 파워 클럭(CK2)이 하이 레벨인 경우, 상기 제 10 NMOS 트랜지스터(M10)는 턴-온되어 로우 레벨의 신호가 상기 제6 NMOS 트랜지스터(M6)에 인가된다. 따라서, 상기 제2 풀업 구동부(240)는 상기 제6 NMOS 트랜지스터(M6)에 상기 제1 파워 클럭(CK1)과 동일한 위상을 갖는 제어 신호를 제공한다.

상기 제1 NMOS 트랜지스터(M1)은 상기 NMOS 트랜지스터의 큰 캐피시턴스(Capacitance)로 인해 로우 레벨을 유지하는 기능을 한다. 상기 제1 파워 클럭(CKV)이 로우 레벨에서 하이 레벨로 변하는 경우, 상기 제6 NMOS 트랜지스터(M6)는 홀드 기능을 수행하여 상기 제1 NMOS 트랜지스터(M1)의 게이트 전압이 높은 문턱값을 갖는 것을 방지한다. 특히, 상기 제1 파워 클럭(CKV)이 로우 레벨에서 하이 레벨로 변하는 경우, 현재의 게이트 신호(GOUT[N])는 하이 레벨이 되고, 상기 제8 NMOS 트랜지스터(M8)은 턴-온된다. 따라서, 상기 제6 NMOS 트랜지스터(M6)의 게이트 전극이 로우 레벨이므로, 상기 제8 NMOS 트랜지스터(M8)의 드레인 전극에 전기적으로 연결된 상기 제6 NMOS 트랜지스터(M6)는 턴-오프된다.

이때, 상기 제8 내지 제10 NMOS 트랜지스터(M8, M9, M10)의 제어에 의해 홀드 기능을 수행하는 제6 NMOS 트랜지스터(M6)를 턴-온시키기 위한 전압을 생성할 수도 있다. 구체적으로, 상기 제1 NMOS 트랜지스터(M1)는 제1 파워 클럭(CKV)의 샘 플링 기능, 즉 NMOS 트랜지스터의 대용량의 기생용량에 의해 로우 레벨로 유지하는 샘플링 기능을 수행하고, 상기 제1 파워 클럭(CKV)이 로우 레벨에서 하이 레벨로 천이된 상태에서 상기 제6 NMOS 트랜지스터(M6)는 상기 제1 NMOS 트랜지스터(M1)의 게이트 전압이 상기 제1 NMOS 트랜지스터(M1)의 문턱 전압 이상으로 올라가는 것을 방지하는 홀드 기능을 수행할 수도 있다.

또한, 상기 제7 NMOS 트랜지스터(M7)는 다음 스테이지로부터 출력되는 다음 게이트 신호(GOUT[N+1])에 의해 캐패시터(C)를 제1 전원전압(VOFF)으로 방전시키는 역할을 수행하는데, 상기 제7 NMOS 트랜지스터(M7)가 턴-온 될 때 스캔개시신호(STV)는 제1 전원전압(VOFF)이므로 상기 제7 NMOS 트랜지스터(M7)의 소오스에 상기 스캔개시신호(STV)를 연결한다.

따라서 상기 제1 전원전압(VOFF)을 인가하기 위한 별도의 전원라인이나, 제2 전원전압(VON)을 인가하기 위한 별도의 전원라인을 구비하지 않고서도 a-Si 트랜지스터로 구현되는 쉬프트 레지스터를 구현할 수 있고, 상기한 쉬프트 레지스터를 액정 표시 장치의 게이트 구동 회로로 채용할 수 있다.

제2 실시예

도 7은 본 발명의 제2 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이고, 도 8은 본 발명의 제2 실시예에 따른 쉬프트 레지스터를 설명하기 위한 회로도이다.

도 7 및 도 8을 참조하면, 본 발명의 제2 실시예에 따른 쉬프트 레지스터의 단위 스테이지(300)는 풀업부(210), 풀다운부(220), 제1 풀업구동부(230) 및 제2 풀업구동부(340)를 포함하여, 스캔개시신호(STV)와 이전(Previous) 및 다음 스테이지의 출력 신호를 근거로 게이트 신호(또는 주사 신호)를 출력한다. 여기서, 상기한 풀업부(210), 풀다운부(220) 및 제1 풀업구동부(230)는 상기한 도 5에서 설명하였으므로 그 상세한 설명은 생략한다.

제2 풀업구동부(340)는 제8 내지 제13 NMOS 트랜지스터(M8~M13)로 구성된다. 구체적으로, 상기 제8 NMOS 트랜지스터(M8)는 제2 노드(N2)를 통해 소오스가 제2 파워 클럭단(CK2)에 연결되고, 게이트가 출력단자(GOUT)에 연결되며, 상기 제9 NMOS 트랜지스터(M9)는 드레인이 제1 파워 클럭단(CK1)에 연결되고, 소오스가 상기 제8 NMOS 트랜지스터(M8)의 드레인에 연결된다.

상기 제10 NMOS 트랜지스터(M10)는 드레인이 제1 파워 클럭단(CK1)에 연결되고, 게이트가 제2 파워 클럭단(CK2)에 연결되며, 소오스가 상기 제8 NMOS 트랜지스터(M8)의 드레인 및 제9 NMOS 트랜지스터(M9)의 소오스에 연결된다.

상기 제11 NMOS 트랜지스터(M11)는 소오스가 제2 파워 클럭단(CK2)에 연결되고, 게이트가 상기 제8 NMOS 트랜지스터(M8)의 게이트에 연결된다. 상기 제12 NMOS 트랜지스터(M12)는 드레인과 게이트가 공통되고, 소오스가 상기 제9 NMOS 트랜지스터(M9)의 게이트 및 상기 제11 NMOS 트랜지스터(M11)의 드레인에 연결된다.

상기 제13 NMOS 트랜지스터(M13)는 드레인이 제1 파워 클럭단(CK1)에 연결되고, 게이트가 제2 파워 클럭단(CK2)에 연결되며, 소오스가 상기 제11 NMOS 트랜지스터(M11)의 드레인 및 상기 제12 NMOS 트랜지스터(M12)의 소오스에 연결된다.

동작시, 현재의 게이트 신호(GOUT[N])가 하이 레벨인 엑티브 신호여서 상기 제8 NMOS 트랜지스터(M8)이 턴-온되면, 상기 제6 NMOS 트랜지스터(M6)은 턴-오프 상태를 유지한다. 이때, 로우 전압이 상기 제9 NMOS 트랜지스터(M9)의 게이트 전극에 인가된다. 특히, 상기 제8 NMOS 트랜지스터(M8)의 게이트 전극 및 상기 제 11 NMOS 트랜지스터(M11)의 게이트 전극에 현재의 게이트 신호(GOUT[N])가 인가되면, 상기 제8 NMOS 트랜지스터(M8) 및 상기 제11 NMOS 트랜지스터(M11)는 턴-온된다. 따라서, 상기 제8 NMOS 트랜지스터(M8)의 드레인 전극 및 상기 제11 NMOS 트랜지스터(M11)의 드레인 전극에 전기적으로 연결된 제9 NMOS 트랜지스터(M9)가 턴-오프되어 체널저항이 증가한다. 즉, 상기 네9 NMOS 트랜지스터(M9) 및 상기 제11 NMOS 트랜지스터(M8)가 동시에 턴-온되는 경우, 상기 제6 NMOS 트랜지스터에는 로우 레벨의 신호가 인가된다.

현재의 게이트 신호(GOUT[N])가 로우 레벨인 인엑티브(Inactive) 신호인 경우, 상기 제8 NMOS 트랜지스터(M8)은 턴-오프되고, 상기 제6 NMOS 트랜지스터(M6)의 게이트 전극에는 통해 제1 파워 클럭(CKV)과 동일한 위상을 갖는 제어 신호가 인가된다. 특히, 상기 제2 파워 클럭(CKVN)이 엑티브 신호이므로, 상기 제2 파워 클럭단(CK2)에 전기적으로 연결된 제10 NMOS 트랜지스터(M10) 및 제 13 트랜지스터(M13)는 턴-온된다. 따라서, 상기 제9 NMOS 트랜지스터(M9)의 게이트 전극에 로우 레벨의 신호가 인가되어 상기 제6 NMOS 트랜지스터(M6)는 턴-오프된다.

상술한 본 발명의 제2 실시예에 의하면, 상기 제8 내지 제13 NMOS 트랜지스터(M8~M13)의 동작에 의해 홀드 기능을 수행하는 제6 NMOS 트랜지스터(M6)를 턴-온시키기 위한 전압을 생성할 수 있다.

구체적으로, 상기 제1 NMOS 트랜지스터(M1)는 상기 제1 파워 클럭(CKV)의 샘플링 기능, 즉 NMOS 트랜지스터의 대용량의 기생용량에 의해 로우 레벨로 유지하는 샘플링 기능을 수행하고, 상기 제1 파워 클럭(CKV)이 로우 레벨에서 하이 레벨로 천이된 상태에서 상기 제6 NMOS 트랜지스터(M6)는 상기 제1 NMOS 트랜지스터(M1)의 게이트 전압이 상기 제1 NMOS 트랜지스터(M1)의 문턱 전압 이상으로 올라가는 것을 방지하는 홀딩 기능을 수행한다.

이상에서 설명한 제2 실시예에 의하면, 상기 제9 NMOS 트랜지스터(M9)의 W/L 비를 크게하면 상기 제9 NMOS 트랜지스터(M9)가 제6 NMOS 트랜지스터(M6)를 턴-온시키는 시정수를 짧게 할 수 있으므로 상기한 제1 실시예에서 도시한 제8 NMOS 트랜지스터(M8)의 W/L 비가 상기 제9 NMOS 트랜지스터(M9)의 W/L 비보다 큰 경우에 상기 제9 NMOS 트랜지스터(M9)가 상기 제6 NMOS 트랜지스터(M6)를 턴-온시키는 시정수가 증가하여 발생되는 문제를 해결할 수 있다.

즉, 상기 제1 실시예에서는 상기 제9 NMOS 트랜지스터(M9)가 다이오드로 동작하였으나, 상기 제2 실시예에서는 상기 제11 내지 제13 NMOS 트랜지스터(M11, M12, M13)의 동작 결과에 의해 제어되도록 한다.

제3 실시예

도 9는 본 발명의 제3 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이고, 도 10 본 발명의 제3 실시예에 따른 쉬프트 레지스터를 설명하기 위한 회로도이다. 특히, 상기한 도 5의 제1 실시예에서 도시한 다이오드 역할을 수행하는 제5 NMOS 트랜지스터(M5)를 배제한 경우이다.

도 9 및 도 10을 참조하면, 본 발명의 제3 실시예에 따른 쉬프트 레지스터의 단위 스테이지(400)는 풀업부(210), 풀다운부(220), 제1 풀업구동부(430), 제2 풀업구동부(440) 및 제3 풀업구동부(450)를 포함하여, 스캔개시신호(STV)와 이전 및 다음 스테이지의 출력 신호를 근거로 게이트 신호(또는 주사 신호)를 출력한다. 여기서, 상기한 풀업부(210) 및 풀다운부(220)는 상기한 도 5에서 설명하였으므로 그 상세한 설명은 생략한다.

제1 풀업구동부(430)는 제6 및 제7 NMOS 트랜지스터(M6, M7), 그리고 캐패시터(C)로 구성된다. 상기한 도5와 비교하면 본 발명의 제3 실시예에서는 제5 NMOS 트랜지스터(M5)가 생략된다.

제6 NMOS 트랜지스터(M6)는 상기 제1 노드(N1)에 전기적으로 연결된 드레인 전극과, 출력단자(GOUT)에 전기적으로 연결된 소오스 전극과, 상기 제2 풀업구동부(440)으로부터 제어신호를 인가받는 게이트 전극을 포함한다.

상기 제7 NMOS 트랜지스터(M7)는 상기 제1 노드(N1)에 전기적으로 연결된 드레인 전극, 스켄개시신호(STV)가 인가되는 제3 제어단에 전기적으로 연결되는 소오스 전극 및 다음 스테이지로부터 다음번의 게이트 신호(GOUT[N]+1)가 인가되는 제2 제어단(CT2)에 전기적으로 연결된 게이트 전극을 포함한다. 상기 캐패시터(C)는 상기 제1 노드(N1)와 상기 출력단자(GOUT)의 사이에 전기적으로 연결된다.

제2 풀업구동부(440)는 제8 내지 제10 NMOS 트랜지스터(M8~M10)로 구성된다.

구체적으로, 제8 NMOS 트랜지스터(M8)의 소오스는 제2 노드(N2)를 통하여 제2 파워 클럭단(CK2)에 연결되고, 게이트는 캐패시터(C)의 일단, 제6 NMOS 트랜지 스터(M6)의 소오스 및 출력단자(GOUT)에 연결된다.

제9 NMOS 트랜지스터(M9)의 드레인과 게이트는 공통되어 제1 파워 클럭단(CK1)에 연결되고, 소오스는 제8 NMOS 트랜지스터(M8)의 드레인에 연결된다.

제10 NMOS 트랜지스터(M10)의 드레인은 제1 파워 클럭단(CK1)에 연결되고, 게이트는 제2 파워 클럭단(CK2)에 연결되며, 소오스는 제8 NMOS 트랜지스터(M8)의 드레인 및 제15 NMOS 트랜지스터(M9)의 소오스에 연결된다. 또한, 상기 제10 NMOS 트랜지스터(M10)의 소오스 전극은 상기 제6 NMOS 트랜지스터의 게이트 전극에도 연결된다.

상기 제3 풀업구동부(450)는 제4 NMOS 트랜지스터(M4)를 포함한다. 상기 제4 NMOS 트랜지스터(M4)의 게이트 전극과 드레인 전극은 공통되어 이전 게이트 신호(GOUT[N]-1)가 인가되는 제1 제어단(CT1)에 전기적으로 연결된다. 상기 제4 NMOS 트랜지스터(M4)의 소오스 전극은 제1 노드(N1)를 통해서 상기 풀업부(210)의 제1 NMOS 트랜지스터(M1)의 게이트 전극에 전기적으로 연결된다.

상기 제8 NMOS트랜지스터(M8)는 현재의 게이트 신호(GOUT[N])에 따라 온/오프된다. 현재의 게이트 신호(GOUT[N])가 하이레벨인 액티브 상태인 경우, 상기 제8 NMOS 트랜지스터(M8)는 턴-온 상태를 유지하여 상기 제6 NMOS 트랜지스터(M6)은 턴-오프된다. 반면에, 현재의 게이트 신호(GOUT[N])가 로우 레벨인 인엑티브(Inactive) 상태인 경우, 상기 제8 NMOS 트랜지스터(M8)은 턴-오프된다. 이때, 상기 제1 파워 클럭(CKV)과 동일한 위상을 갖는 제어신호가 상기 제2 풀업구동부(440)으로부터 상기 제6 NMOS 트랜지스터(M6)에 인가된다. 즉, 상기 제1 파워 클럭(CKV)이 하이 레벨인 경우, 상기 제9 NMOS 트랜지스터(M9)는 다이오드로 동작하므로 상기 하이 레벨의 신호가 상기 제6 NMOS 트랜지스터(M6)에 인가된다. 상기 제1 파워 클럭(CKV)이 로우 레벨인 경우, 상기 제1 파워 클럭(CKV)과 위상이 반전된 상기 제2 파워 클럭(CKVB)이 하이 레벨이어서 상기 제10 NMOS 트랜지스터(M10)는 턴-온된다. 따라서, 로우 레벨의 신호가 상기 제6 NMOS 트랜지스터(M6)에 인가된다. 즉, 상기 제2 풀업구동부(440)는 상기 제1 클럭신호(CKV)와 동일한 위상을 갖는 제어신호를 상기 제6 NMOS 트랜지스터(M6)에 제공한다.

따라서, 상기 제6 NMOS 트랜지스터(M6)이 턴-오프 상태를 유지하는 경우, 상기 제6 NMOS 트랜지스터(M6)의 소오스 전극에는 하이 레벨의 전압이 인가된다. 또한, 상기 제6 NMOS 트랜지스터(M6)이 턴-온 상태를 유지하는 경우, 로우 레벨의 전압이 상기 제6 NMOS 트랜지스터(M6)의 소오스 전극에 인가된다.

제4 실시예

도 11은 본 발명의 제4 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이고, 도 12는 본 발명의 제4 실시예에 따른 쉬프트 레지스터를 설명하기 위한 회로도이다.

도 11 및 도 12를 참조하면, 본 발명의 제4 실시예에 따른 쉬프트 레지스터의 단위 스테이지(500)는 풀업부(210), 풀다운부(220), 제1 풀업구동부(430), 제2 풀업구동부(350) 및 제3 풀업구동부(440)를 포함하여, 이전 스테이지로부터 출력된 게이트 신호(GOUN-1), 다음 스테이지로부터 출력된 게이트 신호(GOUN+1), 제1 파워 클럭(CKV), 제2 파워 클럭(CKVB) 및 스캔개시신호(STV)를 입력받아 현재 스테이지 에 대응하는 게이트 신호(GOUT[N])를 출력한다.

여기서, 풀업부(210)와 풀다운부(220)는 상기한 도 5에서 설명하였고, 제1 풀업구동부(430)는 상기한 도 9에서 설명하였으며, 제2 풀업구동부(340)는 상기한 도 7에서 설명하였으므로 그 상세한 설명은 설명한다.

여기서, 상기 제9 NMOS 트랜지스터(M9)의 W/L 비는 상기 제8 NMOS 트랜지스터(M8)의 W/L 비보다 큰 것이 바람직하다. 왜냐하면, 상기한 제3 실시예에서 도시한 제8 NMOS 트랜지스터(M8)의 W/L 비가 제9 NMOS 트랜지스터(M9)의 W/L 비보다 크다면 상기 제9 NMOS 트랜지스터(M9)가 상기 제6 NMOS 트랜지스터(M6)를 턴-온시키는데 시정수가 길어 문제를 유발할 수 있다.

하지만, 상기 제9 NMOS 트랜지스터(M9)의 W/L 비를 제8 NMOS 트랜지스터(M8)의 W/L 비보다 크게 하여 제9 NMOS 트랜지스터(M9)가 제6 NMOS 트랜지스터(M6)를 턴-온시키는 시정수를 짧게 할 수 있다.

제5 실시예

도 13은 본 발명의 제5 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이고, 도 14는 본 발명의 제5 실시예에 따른 쉬프트 레지스터를 설명하기 위한 회로도이다.

도 13 및 도 14를 참조하면, 본 발명의 제5 실시예에 따른 쉬프트 레지스터의 단위 스테이지(600)는 풀업부(210), 풀다운부(220), 제1 풀업구동부(230), 제2 풀업구동부(640) 및 제3 풀업구동부(240)를 포함하여, 제1 파워 클럭(CKV), 제2 파워 클럭(CKVB), 이전 스테이지에서 출력된 게이트 신호(GOUT[N-1]), 다음 스테이지 에서 출력된 게이트 신호(GOUT[N+1]) 및 스캔개시신호(STV)를 입력받아 현재 스테이지에 대응하는 게이트 신호(GOUT[N])를 출력한다. 여기서, 상기한 풀업부(210), 풀다운부(220) 및 제1 풀업구동부(230)는 상기한 도 5에서 설명하였으므로 그 상세한 설명은 생략한다.

제2 풀업구동부(640)는 제8 내지 제14 NMOS 트랜지스터(M8~M14)를 포함한다. 구체적으로, 상기 제11 NMOS 트랜지스터(M8)는 소오스가 제2 노드(N2)를 통하여 제2 파워 클럭단(CK2)에 연결되고, 게이트가 출력단자(GOUT)에 연결된다.

상기 제9 NMOS 트랜지스터(M9)는 드레인이 상기 제1 파워 클럭단(CK1)에 연결되고, 소오스가 상기 제8 NMOS 트랜지스터(M8)의 드레인에 연결된다. 상기 제10 NMOS 트랜지스터(M10)는 드레인이 상기 제1 파워 클럭단(CK1)에 연결되고, 게이트가 상기 제2 파워 클럭단(CK2)에 연결되며, 소오스가 상기 제8 NMOS 트랜지스터(M8)의 드레인 및 상기 제9 NMOS 트랜지스터(M9)의 소오스에 연결된다. 또한, 상기 제10 NMOS 트랜지스터(M10)의 소오스는 제6 NMOS 트랜지스터(M6)의 게이트에 연결된다.

상기 제11 NMOS 트랜지스터(M11)는 소오스가 상기 제2 파워 클럭단(CK2)에 연결되고, 게이트가 상기 제8 NMOS 트랜지스터(M8)의 게이트에 연결된다. 상기 제12 NMOS 트랜지스터(M12)는 드레인과 게이트가 공통되어 상기 제1 파워 클럭단(CK1)에 연결되고, 소오스가 상기 제9 NMOS 트랜지스터(M9)의 게이트 및 상기 제11 NMOS 트랜지스터(M11)의 드레인에 연결된다.

상기 제13 NMOS 트랜지스터(M13)는 드레인이 상기 제1 파워 클럭단(CK1)에 연결되고, 게이트가 상기 제2 파워 클럭단(CK2)에 연결되며, 소오스가 상기 제11 NMOS 트랜지스터(M11)의 드레인 및 상기 제12 NMOS 트랜지스터(M12)의 소오스에 연결된다. 상기 제14 NMOS 트랜지스터(M14)는 드레인이 제1 노드(N1)를 통해서 캐패시터(C)의 일단에 연결되고, 게이트가 상기 제12, 제13 NMOS 트랜지스터(M12, M13)의 소오스 및 제9 NMOS 트랜지스터(M9)의 게이트에 연결되며, 소오스가 상기 캐패시터(C)의 타단 및 상기 출력단자(GOUT)에 연결된다.

즉, 상기한 본 발명의 제5 실시예에서와 같이, 출력단자(GOUT)에 연결되어 홀드 기능을 수행하는 상기 제14 NMOS 트랜지스터(M14)의 게이트에 인가되는 전압이 제6 NMOS 트랜지스터(M6)의 게이트에 인가되는 전압과 상이하더라도 홀드 기능을 수행하는 제6 NMOS 트랜지스터(M6)를 턴-온시키기 위한 전압을 생성할 수 있다.

구체적으로, 상기 제1 NMOS 트랜지스터(M1)는 제1 파워 클럭(CKV)의 샘플링 기능, 즉 NMOS 트랜지스터의 대용량의 기생용량에 의해 로우 레벨로 유지하는 샘플링 기능을 수행하고, 상기 제1 파워 클럭(CKV)이 로우 레벨에서 하이 레벨로 천이된 상태에서 상기 제6 NMOS 트랜지스터(M6)는 상기 제1 NMOS 트랜지스터(M1)의 게이트 전압이 상기 제1 NMOS 트랜지스터(M1)의 문턱 전압 이상으로 올라가는 것을 방지하는 홀드 기능을 수행한다.

제6 실시예

도 15는 본 발명의 제6 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이고, 도 16은 본 발명의 제6 실시예에 따른 쉬프트 레지스터를 설명하기 위한 회로도이다.

도 15 및 도 16을 참조하면, 본 발명의 제6 실시예에 따른 쉬프트 레지스터의 단위 스테이지(700)는 풀업부(210), 풀다운부(220), 제1 풀업구동부(230), 제2 풀업구동부(740) 및 제3 풀업구동부(240)를 포함하여, 제1 파워 클럭(CKV), 제2 파워 클럭(CKVB), 이전 스테이지에서 출력된 게이트 신호(GOUT[N-1]), 다음 스테이지에서 출력된 게이트 신호(GOUT[N+1]) 및 스캔개시신호(STV)를 근거로 현재 스테이지에 대응하는 게이트 신호(GOUT[N])를 출력한다. 여기서, 상기한 풀업부(210), 풀다운부(220) 및 제1 풀업구동부(230)는 상기한 도 5에서 설명하였으므로 그 상세한 설명은 생략한다.

상기 제2 풀업구동부(740)는 제8 내지 제14 NMOS 트랜지스터(M8~M14)를 포함한다.

구체적으로, 상기 제8 NMOS 트랜지스터(M8)는 소오스가 제2 파워 클럭단(CK2)에 연결되고, 게이트가 출력단자(GOUT)에 연결된다. 상기 제9 NMOS 트랜지스터(M9)는 드레인이 상기 제1 파워 클럭단(CK1)에 연결되고, 소오스가 상기 제8 NMOS 트랜지스터(M8)의 드레인에 연결된다.

상기 제10 NMOS 트랜지스터(M10)는 드레인이 상기 제1 파워 클럭단(CK1)에 연결되고, 게이트가 상기 제2 파워 클럭단(CK2)에 연결되며, 소오스가 상기 제8 NMOS 트랜지스터(M8)의 드레인 및 제9 NMOS 트랜지스터(M9)의 소오스에 연결된다. 상기 제11 NMOS 트랜지스터(M11)는 소오스가 상기 제2 파워 클럭단(CK2)에 연결되고, 게이트가 상기 제8 NMOS 트랜지스터(M8)의 게이트에 연결된다.

상기 제12 NMOS 트랜지스터(M12)는 드레인과 게이트가 공통되어 상기 제1 파 워 클럭단(CK1)에 연결되고, 소오스가 상기 제9 NMOS 트랜지스터(M9)의 게이트에 연결된다. 상기 제13 NMOS 트랜지스터(M13)는 드레인이 상기 제1 파워 클럭단(CK1)에 연결되고, 게이트가 상기 제2 파워 클럭단(CK2)에 연결되며, 소오스가 상기 제11 NMOS 트랜지스터(M11)의 드레인 및 상기 제12 NMOS 트랜지스터(M12)의 소오스에 연결된다.

상기 제14 NMOS 트랜지스터(M14)는 드레인이 캐패시터(C)의 일단 및 출력단자(GOUT)에 연결되고, 게이트가 상기 제9, 제10 NMOS 트랜지스터(M9, M10)의 소오스에 연결되며, 소오스가 상기 제3 풀업구동부의 상기 제4 NMOS 트랜지스터(M4)의 드레인 및 상기 캐패시터(C)의 타단에 연결된다.

상기 출력단자(GOUT[N])에 전기적으로 연결된 제14 NMOS 트랜지스터(M14)의 게이트에 인가된 전압이 다이오드로 작용하는 제5 NMOS 트랜지스터(M5)에 전기적으로 연결된 제6 NMOS 트랜지스터(M6)의 게이트 전극에 인가된 전압과 다른 경우, 상기 제6 NMOS 트랜지스터(M6)를 턴-온하는 전압이 발생한다.

구체적으로, 상기 제1 NMOS 트랜지스터(M1)는 상기 제1 파워 클럭(CKV)의 샘플링 기능, 즉 NMOS 트랜지스터의 대용량의 기생용량에 의해 로우 레벨로 유지하는 샘플링 기능을 수행하고, 상기 제1 파워 클럭(CKV)이 로우 레벨에서 하이 레벨로 천이된 상태에서 상기 제6 NMOS 트랜지스터(M6)는 상기 제1 NMOS 트랜지스터(M1)의 게이트 전압이 상기 제1 NMOS 트랜지스터(M1)의 문턱 전압 이상으로 올라가는 것을 방지하는 홀드 기능을 수행한다.

이상에서는 쉬프트 레지스터를 구성하는 매 스테이지에 상기 스캔개시신호(STV)를 인가하는 것을 도시하였으나, 상기한 스캔개시신호(STV) 대신에 하기하는 도 17과 같이 별도의 전원라인을 구비하고, 상기 전원라인을 경유하여 제2 전원전압(VSS)을 인가할 수도 있다.

도 17은 본 발명의 다른 실시예에 따른 게이트 구동 회로를 설명하기 위한 도면으로, 특히 다수의 스테이지를 갖는 쉬프트 레지스터로 구성되는 게이트 구동 회로의 다른 예를 설명하기 위한 도면이다.

도 17을 참조하면, 게이트 구동 회로는 N개의 게이트 신호(또는 주사 신호)(GOUT[1], GOUT[2], ... GOUT[N])를 출력하는 N개의 스테이지들(BSRC1, BSRC2, BSRC3, ..., BSRCN)과 더미 게이트 신호(GDUMMY)를 출력하는 하나의 더미 스테이지(SRCN+1)를 구비한다.

첫번째 스테이지(BSRC1)는 제1 및 제2 파워 클럭단(CK1, CK2)을 통해 외부로부터 제공되는 제1 및 제2 파워 클럭(CKV, CKVB)을, 제1 및 제3 제어단(CT1, CT3)을 통해 스캔개시신호(STV)를, 그리고 제2 제어단(CT2)을 통해 다음 스테이지인 두번째 스테이지(BSRC2)로부터 제공되는 제2 게이트 신호(GOUT[2])를 각각 제공받아, 첫번째 게이트 라인의 선택을 위한 제1 게이트 신호(GOUT[1])를 출력단자(OUT)를 출력함과 함께 두번째 스테이지의 제1 제어단(CT1)에 출력한다.

두번째 스테이지(BSRC2)는 상기 제1 및 제2 파워 클럭단(CK1, CK2)을 통해 외부로부터 제공되는 제1 및 제2 파워 클럭(CKV, CKVB)을, 제1 제어단(CT1)을 통해 이전 스테이지인 첫번째 스테이지(BSRC1)로부터 제공되는 제1 게이트 신호(GOUT[1])를, 제2 제어단(CT2)을 통해 다음 스테이지인 세번째 스테이지(BSRC3)로부터 제공되는 제3 게이트 신호(GOUT[3])를, 그리고 제3 제어단(CT3)을 통해 제1 전원전압(VOFF)을 각각 제공받아, 두번째 게이트 라인의 선택을 위한 제2 게이트 신호(GOUT[2])를 출력단자(OUT)를 출력함과 함께 세번째 스테이지(BSRC3)의 제1 제어단(CT1)에 출력한다.

상기한 방식으로 진행하여 N번째 스테이지(BSRCN)는 제1 및 제2 파워 클럭단(CK1, CK2)을 통해 외부로부터 제공되는 제1 및 제2 파워 클럭(CKV, CKVB)을, 제1 제어단(CT1)을 통해 이전 스테이지로부터 제공되는 게이트 신호를, 제2 제어단(CT2)을 통해 더미 스테이지(BSRCN+1)로부터 제공되는 더미 게이트 신호(GDUMMY)를, 그리고 제3 제어단(CT3)을 통해 상기 제1 전원전압(VOFF)을 각각 제공받아, N번째 게이트 라인의 선택을 위한 N번째 게이트 신호(GOUT[N])를 출력단자(OUT)를 통해 출력함과 함께 더미 스테이지(BSRCN+1)의 제1 제어단(CT1)에 출력한다.

상기한 본 발명에 따른 게이트 구동 회로에 의하면, 상기 스캔개시신호(STV)와, 상기 제1 및 제2 파워 클럭(CKV, CKVB)과, 상기 제1 전원전압(VOFF)만이 외부로부터 입력되어 게이트 라인 선택을 위한 게이트 신호를 출력하는 것을 확인할 수 있다.

즉, 상기한 본 발명에 따른 게이트 구동 회로의 다른 예에 의하면, 외부 전원 라인 수의 감소에 의해 상기 게이트 구동 회로를 구현하는데 소요되는 버스 배선의 수를 줄일 수 있고, 쉬프트 레지스터를 채용하는 액정 표시 패널의 설계시 마진을 확보할 수 있을 뿐만 아니라, 접속단 패드끼리의 수분에 의한 부식 문제를 해 결할 수 있다.

이상에서는 게이트 구동 회로를 구성하는 스테이지에 대해서만 설명하였으나, 상기한 도 5 내지 도 16에서 설명한 구체적인 실시예에도 동일하게 적용할 수 있다. 예를들어, 상기한 도 5 및 도 6에서 도시한 회로에서 첫 번째 스테이지에만 스캔개시신호(STV)가 인가되고, 두 번째 이후의 스테이지에는 상기 스캔개시신호(STV)에 대체하여 제1 전원전압(VOFF)을 인가하므로써 외부에 별도로 구비되는 버스 라인의 수를 줄일 수 있다.

이상에서는 게이트 구동 회로에 채용되는 쉬프트 레지스터와 이를 갖는 게이트 구동 회로에 대해서만 설명하였으나, 상기한 게이트 구동 회로를 동일 기판 위에 채용하는 GATE IC-Less 구조의 액정 표시 패널이나, 액정 표시 장치 등에도 적용될 수 있음은 자명하다.

표시 장치

도 18을 참조하면, 표시 패널(1000)은 표시 영역(DA) 및 주변 영역(PA)을 포함한다. 영상은 상기 표시 패널(1000)의 상기 표시 영역(DA)내에 표시된다. 상기 표시 패널(1000)의 구동 회로는 상기 주변 영역(PA) 내에 배치된다. 상기 표시 패널(1000)은 상부 기판, 상기 상부 기판과 마주보는 하부 기판 및 상기 상부 기판과 상기 하부 기판의 사이에 개재된 액정층을 포함한다.

복수의 데이터 라인들(DL) 및 복수의 게이트 라인들(GL)이 상기 표시 영역(DA) 내에 형성된다. 상기 데이터 라인들(DL)은 제1 방향으로 배열되고 상기 게이트 라인들(GL)은 상기 제1 방향과 수직인 제2 방향으로 배열된다. 스위칭 소자로서 동작하는 박막 트랜지스터(1100)는 상기 각각의 데이터 라인(DL) 및 상기 각각의 게이트 라인(GL)에 전기적으로 연결된다. 상기 스위칭 소자(1100)는 화소 전극(1200)과 전기적으로 연결된 드레인 전극, 상기 게이트 라인(GL)에 전기적으로 연결된 게이트 전극 및 상기 데이터 라인(DL)에 전기적으로 연결된 소오스 전극을 포함한다. 이미지 데이터는 상기 데이터 라인(DL) 및 상기 스위칭 소자(1100)를 통하여 상기 화소 전극(1200)에 전송된다.

데이터 구동부(1400)는 상기 주변 영역(PA) 내에 배치된다. 상기 데이터 구동부(1400)는 상기 데이터 라인(DL)에 전기적으로 연결되어 상기 이미지 데이터를 상기 스위칭 소자(1100)의 소오스 전극에 인가한다. 게이트 구동부(1300)는 상기 주변 영역(PA) 내에 배치된다. 이때, 상기 게이트 구동부(1300)는 상기 도4 또는 상기 도17의 쉬프트 레지스터를 포함할 수 있다. 상기 게이트 구동부(1300)는 상기 게이트 라인(GL)에 전기적으로 연결되어 상기 게이트 구동부(1300)로부터 제공된 게이트 구동 신호를 상기 스위칭 소자(1100)에 인가한다.

상기 게이트 구동부(1300)는 쉬프트 레지스터를 포함하고, 상기 게이트 구동부(1300)는 복수의 스테이지들을 갖는다. 상기 각각의 스테이지들은 상기 게이트 라인(GL)에 전기적으로 연결되어 상기 스테이지 중의 하나에서 출력된 스켄 또는 게이트 구동 신호를 상기 게이트 라인(GL)을 통하여 상기 스위칭 소자(1100)의 게이트 전극에 인가한다. 상기 스켄 신호가 상기 스위칭 소자(1100)의 상기 게이트 전극에 인가되는 경우, 상기 데이터 구동부(1400)는 상기 스켄 신호에 응답하여 상기 화소 전극(1200)에 상기 이미지 데이터를 제공한다. 상기 표시 패널의 상기 쉬프트 레지스터(1300)는 상기 도5 내지 도16에 대응하는 실시예들에서 설명한 스테이지들을 갖는다.

또한, 상기 쉬프트 레지스터는 상기 게이트 구동회로가 없는 액정 표시 패널 뿐만 아니라, 유기 전계 발광 표시 패널(Organic Electro-Luminescence Display Panel; OELD Panel), 일반적인 액정 표시 패널 등과 같은 다른 표시 패널에서도 적용될 수 있다.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 따르면 스캔개시신호(STV)와 제1 및 제2 파워 클럭을 제공하기 위한 각각의 버스 라인을 구비하더라도 최소화된 버스 라인만으로 쉬프트 레지스터를 구현하므로써, 외부 버스 라인 수의 감소에 의해 상기 버스 라인간에 발생되는 노이즈 성분을 줄일 수 있을 뿐만 아니라, 상기 쉬프트 레지스터를 채용하는 게이트 구동 회로의 설계시 마진을 확보할 수 있다.

또한, 상기 게이트 구동 회로를 채용하는 액정 표시 패널의 가장자리에 구비되는 접속단 패드끼리의 수분에 의한 부식 문제를 해결할 수 있다.

Claims

표시 장치의 복수의 게이트 라인에 게이트 신호를 순차적으로 발생하는 복수의 스테이지들을 포함하는 쉬프트 레지스터에 있어서,

상기 각 스테이지는

이전 스테이지의 출력 신호 또는 제어 신호에 응답하여 제1 제어 신호를 발생하는 제1 풀업(Pull-Up) 구동부;

제1 파워 클럭 및 상기 제1 제어 신호에 응답하여 현재(Current) 스테이지의 출력 신호를 생성하는 풀업(Pull-Up)부;

제2 파워 클럭에 응답하여 구동되는 풀다운(Pull-Down)부;

상기 제1 파워 클럭 및 제2 파워 클럭에 응답하여 최소한 하나의 제2 제어 신호를 생성하는 제2 풀업 구동부; 및

로우 레벨(Low Level) 단자에 연결되어 다음(Following) 스테이지의 출력 신호에 응답하여 구동하는 제3 풀업 구동부를 포함하되,

상기 제2 풀업 구동부는

상기 게이트 신호가 인가되는 라인과 연결된 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 파워 클럭이 인가되는 단자의 사이를 연결하는 도전 패스(Path)를 포함하는 제1 트랜지스터;

상기 제1 파워 클럭이 인가되는 단자 및 상기 제1 트랜지스터의 사이에 연결되고, 다이오드로 동작되는 제2 트랜지스터; 및

상기 제2 파워 클럭이 인가되는 라인과 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 제2 풀업 구동부의 상기 제1 트랜지스터와 상기 제2 풀업 구동부의 상기 제2 트랜지스터의 공통 노드를 연결하는 도전 패스(Path)를 포함하는 제3 트랜지스터를 포함하고,

상기 공통 노드는 상기 제3 풀업 구동부에 연결되는 것을 특징으로 하는 쉬프트 레지스터.
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제1항에 있어서, 상기 제3 풀업 구동부는

상기 제1 제어 신호가 인가되는 두 개의 단자를 갖는 제4 트랜지스터;

상기 제2 풀업 구동부의 상기 공통 노드에 연결되는 게이트 전극과, 상기 제4 트랜지스터 및 상기 제2 파워 클럭이 인가되는 라인을 연결하는 도전 패스(Path)를 포함하는 제5 트랜지스터;

상기 다음 스테이지의 출력 신호가 인가되는 라인에 연결되는 게이트 전극과, 상기 풀업부 및 상기 로우 레벨 단자를 연결하는 도전 패스를 포함하는 제6 트랜지스터; 및

상기 풀업부 및 상기 현재 스테이지의 출력 신호가 인가되는 라인을 연결하는 캐패시터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
제4항에 있어서, 상기 로우 레벨 단자는 그라운드 레벨 신호(Ground Level Signal; VSS)가 인가되는 라인 또는 스켄 개시 신호(Scan Start Signal; STV)가 인가되는 라인에 연결되는 것을 특징으로 하는 쉬프트 레지스터.
제5항에 있어서, 상기 풀업부는 상기 제1 제어 신호가 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 게이트 신호를 출력하는 단자를 연결하는 도전 패스를 포함하는 제7 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
제6항에 있어서, 상기 풀다운부는

상기 게이트 신호를 출력하는 단자에 공통으로 연결된 두 개의 단자를 갖는 제8 트랜지스터; 및

상기 제2 파워 클럭이 인가되는 라인에 연결되는 게이트 전극과, 상기 제8 트랜지스터 및 상기 제1 파워 클럭이 인가되는 라인을 연결하는 도전 패스를 포함하는 제9 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
제7항에 있어서, 홀수 번째의 스테이지에 인가되는 상기 제1 파워 클럭의 위상과 짝수 번째의 스테이지에 인가되는 상기 제1 파워 클럭의 위상이 서로 반전(Inversion)되는 것을 특징으로 하는 쉬프트 레지스터.
제8항에 있어서, 홀수 번째의 스테이지에 인가되는 상기 제2 파워 클럭의 위상과 짝수 번째의 스테이지에 인가되는 상기 제2 파워 클럭의 위상이 서로 반전(Inversion)되는 것을 특징으로 하는 쉬프트 레지스터.
제1항에 있어서, 상기 제어 신호는 스켄 개시 신호(STV)인 것을 특징으로 하는 쉬프트 레지스터.
표시 장치의 복수의 게이트 라인에 게이트 신호를 순차적으로 발생하는 복수의 스테이지들을 포함하는 쉬프트 레지스터에 있어서,

상기 각 스테이지는

이전 스테이지의 출력 신호 또는 제어 신호에 응답하여 제1 제어 신호를 발생하는 제1 풀업(Pull-Up) 구동부;

제1 파워 클럭 및 상기 제1 제어 신호에 응답하여 현재(Current) 스테이지의 출력 신호를 생성하는 풀업(Pull-Up)부;

제2 파워 클럭에 응답하여 구동되는 풀다운(Pull-Down)부;

상기 제1 파워 클럭 및 제2 파워 클럭에 응답하여 최소한 하나의 제2 제어 신호를 생성하는 제2 풀업 구동부; 및

로우 레벨(Low Level) 단자에 연결되어 다음(Following) 스테이지의 출력 신호에 응답하여 구동하는 제3 풀업 구동부를 포함하되,

상기 제2 풀업 구동부는

상기 게이트 신호가 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 파워 클럭이 인가되는 단자 사이를 연결하는 도전 패스를 포함하는 제1 트랜지스터;

제2 트랜지스터 제어 신호가 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 풀업 구동부의 상기 제1 트랜지스터를 연결하는 도전 패스를 포함하고, 상기 제2 풀업 구동부의 상기 제1 트랜지스터와의 공통 노드가 상기 제1 풀업 구동부의 홀드 트랜지스터의 게이트 전극에 연결되는 제2 트랜지스터;

상기 제2 파워 클럭이 인가되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 풀업 구동부의 상기 제1 트랜지스터와 상기 제2 풀업 구동부의 상기 제2 트랜지스터와의 상기 공통 노드를 연결하는 도전 패스를 포함하는 제3 트랜지스터;

상기 게이트 신호가 인가되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 파워 클럭이 인가되는 단자를 연결하는 도전 패스를 포함하는 제4 트랜지스터;

상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 풀업 구동부의 상기 제4 트랜지스터 사이를 연결하고, 다이오드로 동작되며, 상기 제4 트랜지스터와의 공통 노드가 상기 제2 트랜지스터의 게이트 전극에 연결되는 제5 트랜지스터; 및

상기 제2 파워 클럭이 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제4 트랜지스터와 상기 제5 트랜지스터와의 상기 공통 노드를 연결하는 도전 패스를 포함하는 제6 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
표시 장치의 복수의 게이트 라인에 게이트 신호를 순차적으로 발생하는 복수의 스테이지들을 포함하는 쉬프트 레지스터에 있어서,

상기 각 스테이지는

이전 스테이지의 출력 신호 또는 제어 신호에 응답하여 제1 제어 신호를 발생하는 제1 풀업(Pull-Up) 구동부;

제1 파워 클럭 및 상기 제1 제어 신호에 응답하여 현재(Current) 스테이지의 출력 신호를 생성하는 풀업(Pull-Up)부;

제2 파워 클럭에 응답하여 구동되는 풀다운(Pull-Down)부;

상기 제1 파워 클럭 및 제2 파워 클럭에 응답하여 최소한 하나의 제2 제어 신호를 생성하는 제2 풀업 구동부; 및

로우 레벨(Low Level) 단자에 연결되어 다음(Following) 스테이지의 출력 신호에 응답하여 구동하는 제3 풀업 구동부를 포함하되,

상기 제2 풀업 구동부는

상기 게이트 신호가 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 파워 클럭이 인가되는 단자를 연결하는 도전 패스를 포함하는 제1 트랜지스터;

제2 트랜지스터 제어 신호가 인가되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 풀업 구동부의 상기 제1 트랜지스터를 연결하는 도전 패스를 포함하고, 상기 제2 풀업 구동부의 상기 제1 트랜지스터와의 공통 노드가 상기 제1 풀업 구동부의 홀드 트랜지스터의 게이트 전극에 연결되는 제2 트랜지스터;

상기 제2 파워 클럭이 인가되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 풀업 구동부의 제1 트랜지스터와 상기 제2 풀업 구동부의 제2 트랜지스터와의 사이를 연결하는 도전 패스를 포함하는 제3 트랜지스터;

상기 게이트 신호가 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 파워 클럭이 인가되는 단자를 연결하는 도전 패스를 포함하는 제4 트랜지스터;

상기 제1 파워 클럭이 인가되는 상기 단자와 상기 제2 풀업 구동부의 상기 제4 트랜지스터에 연결되고, 다이오드로 동작되며, 상기 제4 트랜지스터의 공통 노드가 상기 제2 트랜지스터의 상기 게이트 전극에 연결되는 제5 트랜지스터;

상기 제2 파워 클럭이 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제4 트랜지스터와 상기 제5 트랜지스터와의 상기 공통 노드를 연결하는 도전 패스를 포함하는 제6 트랜지스터; 및

상기 제4 트랜지스터 및 상기 제5 트랜지스터 사이의 상기 공통 노드에 연결되는 게이트 전극과, 상기 제1 풀업 구동부 및 상기 게이트 신호가 출력되는 단자를 연결하는 도전 패스를 포함하는 제7 트랜지스터를 포함하는 쉬프트 레지스터.
표시 장치의 복수의 게이트 라인에 게이트 신호를 순차적으로 발생하는 복수의 스테이지들을 포함하는 쉬프트 레지스터에 있어서,

상기 각 스테이지는

이전 스테이지의 출력 신호 또는 제어 신호에 응답하여 제1 제어 신호를 발생하는 제1 풀업(Pull-Up) 구동부;

제1 파워 클럭 및 상기 제1 제어 신호에 응답하여 현재(Current) 스테이지의 출력 신호를 생성하는 풀업(Pull-Up)부;

제2 파워 클럭에 응답하여 구동되는 풀다운(Pull-Down)부;

상기 제1 파워 클럭 및 제2 파워 클럭에 응답하여 최소한 하나의 제2 제어 신호를 생성하는 제2 풀업 구동부; 및

로우 레벨(Low Level) 단자에 연결되어 다음(Following) 스테이지의 출력 신호에 응답하여 구동하는 제3 풀업 구동부를 포함하되,

상기 제2 풀업 구동부는

상기 게이트 신호가 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 파워 클럭이 인가되는 단자를 연결하는 도전 패스를 포함하는 제1 트랜지스터;

제2 트랜지스터 제어 신호가 인가되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 풀업 구동부의 상기 제1 트랜지스터를 연결하는 도전 패스를 포함하고, 상기 제2 풀업 구동부의 상기 제1 트랜지스터와의 공통 노드가 상기 제1 풀업 구동부의 홀드 트랜지스터의 게이트 전극에 연결되는 제2 트랜지스터;

상기 제2 파워 클럭이 인가되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 풀업 구동부의 상기 제1 트랜지스터와 상기 제2 풀업 구동부의 상기 제2 트랜지스터와의 상기 공통 노드를 연결하는 제3 트랜지스터;

상기 게이트 신호가 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 파워 클럭이 인가되는 단자를 연결하는 도전 패스를 포함하는 제4 트랜지스터;

상기 제1 파워 클럭이 인가되는 단자와 상기 제2 풀업 구동부의 상기 제4 트랜지스터를 연결하고, 다이오드로서 작동되며, 상기 제4 트랜지스터와의 공통 노드가 상기 제2 트랜지스터의 상기 게이트 전극에 연결되는 제5 트랜지스터;

상기 제2 파워 클럭이 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제4 트랜지스터와 상기 제5 트랜지스터와의 공통 노드를 연결하는 도전 패스를 포함하는 제6 트랜지스터; 및

상기 제1 트랜지스터 및 상기 제2 트랜지스터의 공통 노드에 연결되는 게이트 전극과, 상기 제1 풀업 구동부 및 상기 게이트 신호가 출력되는 단자를 연결하는 도전 패스를 포함하는 제7 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
각각 스캔 신호에 의해 주사되는 스위칭 소자를 갖는 복수의 화소들과, 표시 패널의 복수의 게이트 라인에 게이트 신호를 순차적으로 발생하는 복수의 스테이지들을 포함하는 쉬프트 레지스터를 포함하고, 상기 표시 패널에 영상을 표시하는 표시장치에 있어서,

상기 각 스테이지는

이전 스테이지의 출력 신호 또는 제어 신호에 응답하여 제1 제어 신호를 발생하는 제1 풀업(Pull-Up) 구동부;

제1 파워 클럭 및 상기 제1 제어 신호에 응답하여 현재(Current) 스테이지의 출력 신호를 생성하는 풀업(Pull-Up)부;

제2 파워 클럭에 응답하여 구동되는 풀다운(Pull-Down)부;

상기 제1 파워 클럭 및 제2 파워 클럭에 응답하여 최소한 하나의 제2 제어 신호를 생성하는 제2 풀업 구동부; 및

로우 레벨(Low Level) 단자에 연결되어 다음(Following) 스테이지의 출력 신호에 응답하여 구동하는 제3 풀업 구동부를 포함하되,

상기 제2 풀업 구동부는

상기 게이트 신호가 인가되는 라인과 연결된 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 파워 클럭이 인가되는 단자의 사이를 연결하는 도전 패스(Path)를 포함하는 제1 트랜지스터;

상기 제1 파워 클럭이 인가되는 단자 및 상기 제1 트랜지스터의 사이에 연결되고, 다이오드로 동작되는 제2 트랜지스터; 및

상기 제2 파워 클럭이 인가되는 라인과 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 제2 풀업 구동부의 상기 제1 트랜지스터와 상기 제2 풀업 구동부의 상기 제2 트랜지스터의 공통 노드를 연결하는 도전 패스(Path)를 포함하는 제3 트랜지스터를 포함하고,

상기 공통 노드는 상기 제3 풀업 구동부에 연결되는 것을 특징으로 하는 표시 장치.
삭제
삭제
제14항에 있어서, 상기 제3 풀업 구동부는

상기 제1 제어 신호가 인가되는 두 개의 단자를 갖는 제4 트랜지스터;

상기 제2 풀업 구동부의 상기 공통 노드에 연결되는 게이트 전극과, 상기 제4 트랜지스터 및 상기 제2 파워 클럭이 인가되는 라인을 연결하는 도전 패스(Path)를 포함하는 제5 트랜지스터;

상기 다음 스테이지의 출력 신호가 인가되는 라인에 연결되는 게이트 전극과, 상기 풀업부 및 상기 로우 레벨 단자를 연결하는 도전 패스를 포함하는 제6 트랜지스터; 및

상기 풀업부 및 상기 현재 스테이지의 출력 신호가 인가되는 라인을 연결하는 캐패시터를 포함하는 것을 특징으로 하는 표시 장치.
제17항에 있어서, 상기 풀업부는 상기 제1 제어 신호가 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 게이트 신호를 출력하는 단자를 연결하는 도전 패스를 포함하는 제7 트랜지스터를 포함하고,

상기 풀다운부는 상기 게이트 신호를 출력하는 단자에 공통으로 연결된 두 개의 단자를 갖는 제8 트랜지스터; 및

상기 제2 파워 클럭이 인가되는 라인에 연결되는 게이트 전극과, 상기 제8 트랜지스터 및 상기 제1 파워 클럭이 인가되는 라인을 연결하는 도전 패스를 포함하는 제9 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
제18항에 있어서, 홀수 번째의 스테이지에 인가되는 상기 제1 파워 클럭의 위상과 짝수 번째의 스테이지에 인가되는 상기 제1 파워 클럭의 위상이 서로 반전(Inversion)되고, 홀수 번째의 스테이지에 인가되는 상기 제2 파워 클럭의 위상과 짝수 번째의 스테이지에 인가되는 상기 제2 파워 클럭의 위상이 서로 반전(Inversion)되는 것을 특징으로 하는 표시 장치.
각각 스캔 신호에 의해 주사되는 스위칭 소자를 갖는 복수의 화소들과, 표시 패널의 복수의 게이트 라인에 게이트 신호를 순차적으로 발생하는 복수의 스테이지들을 포함하는 쉬프트 레지스터를 포함하고, 상기 표시 패널에 영상을 표시하는 표시장치에 있어서,

상기 각 스테이지는

이전 스테이지의 출력 신호 또는 제어 신호에 응답하여 제1 제어 신호를 발생하는 제1 풀업(Pull-Up) 구동부;

제1 파워 클럭 및 상기 제1 제어 신호에 응답하여 현재(Current) 스테이지의 출력 신호를 생성하는 풀업(Pull-Up)부;

제2 파워 클럭에 응답하여 구동되는 풀다운(Pull-Down)부;

상기 제1 파워 클럭 및 제2 파워 클럭에 응답하여 최소한 하나의 제2 제어 신호를 생성하는 제2 풀업 구동부; 및

로우 레벨(Low Level) 단자에 연결되어 다음(Following) 스테이지의 출력 신호에 응답하여 구동하는 제3 풀업 구동부를 포함하되,

상기 제2 풀업 구동부는

상기 게이트 신호가 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 파워 클럭이 인가되는 단자 사이를 연결하는 도전 패스를 포함하는 제1 트랜지스터;

제2 트랜지스터 제어 신호가 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 풀업 구동부의 상기 제1 트랜지스터를 연결하는 도전 패스를 포함하고, 상기 제2 풀업 구동부의 상기 제1 트랜지스터와의 공통 노드가 상기 제1 풀업 구동부의 홀드 트랜지스터의 게이트 전극에 연결되는 제2 트랜지스터;

상기 제2 파워 클럭이 인가되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 풀업 구동부의 상기 제1 트랜지스터와 상기 제2 풀업 구동부의 상기 제2 트랜지스터와의 상기 공통 노드를 연결하는 도전 패스를 포함하는 제3 트랜지스터;

상기 게이트 신호가 인가되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 파워 클럭이 인가되는 단자를 연결하는 도전 패스를 포함하는 제4 트랜지스터;

상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 풀업 구동부의 상기 제4 트랜지스터 사이를 연결하고, 다이오드로 동작되며, 상기 제4 트랜지스터와의 공통 노드가 상기 제2 트랜지스터의 게이트 전극에 연결되는 제5 트랜지스터; 및

상기 제2 파워 클럭이 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제4 트랜지스터와 상기 제5 트랜지스터와의 상기 공통 노드를 연결하는 도전 패스를 포함하는 제6 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
각각 스캔 신호에 의해 주사되는 스위칭 소자를 갖는 복수의 화소들과, 표시 패널의 복수의 게이트 라인에 게이트 신호를 순차적으로 발생하는 복수의 스테이지들을 포함하는 쉬프트 레지스터를 포함하고, 상기 표시 패널에 영상을 표시하는 표시장치에 있어서,

상기 각 스테이지는

이전 스테이지의 출력 신호 또는 제어 신호에 응답하여 제1 제어 신호를 발생하는 제1 풀업(Pull-Up) 구동부;

제1 파워 클럭 및 상기 제1 제어 신호에 응답하여 현재(Current) 스테이지의 출력 신호를 생성하는 풀업(Pull-Up)부;

제2 파워 클럭에 응답하여 구동되는 풀다운(Pull-Down)부;

상기 제1 파워 클럭 및 제2 파워 클럭에 응답하여 최소한 하나의 제2 제어 신호를 생성하는 제2 풀업 구동부; 및

로우 레벨(Low Level) 단자에 연결되어 다음(Following) 스테이지의 출력 신호에 응답하여 구동하는 제3 풀업 구동부를 포함하되,

상기 제2 풀업 구동부는

상기 게이트 신호가 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 파워 클럭이 인가되는 단자를 연결하는 도전 패스를 포함하는 제1 트랜지스터;

제2 트랜지스터 제어 신호가 인가되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 풀업 구동부의 상기 제1 트랜지스터를 연결하는 도전 패스를 포함하고, 상기 제2 풀업 구동부의 상기 제1 트랜지스터와의 공통 노드가 상기 제1 풀업 구동부의 홀드 트랜지스터의 게이트 전극에 연결되는 제2 트랜지스터;

상기 제2 파워 클럭이 인가되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 풀업 구동부의 제1 트랜지스터와 상기 제2 풀업 구동부의 제2 트랜지스터와의 사이를 연결하는 도전 패스를 포함하는 제3 트랜지스터;

상기 게이트 신호가 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 파워 클럭이 인가되는 단자를 연결하는 도전 패스를 포함하는 제4 트랜지스터;

상기 제1 파워 클럭이 인가되는 단자와 상기 제2 풀업 구동부의 상기 제4 트랜지스터에 연결되고, 다이오드로 동작되며, 상기 제4 트랜지스터의 공통 노드가 상기 제2 트랜지스터의 상기 게이트 전극에 연결되는 제5 트랜지스터;

상기 제2 파워 클럭이 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제4 트랜지스터와 상기 제5 트랜지스터와의 상기 공통 노드를 연결하는 도전 패스를 포함하는 제6 트랜지스터; 및

상기 제4 트랜지스터 및 상기 제5 트랜지스터 사이의 상기 공통 노드에 연결되는 게이트 전극과, 상기 제1 풀업 구동부 및 상기 게이트 신호가 출력되는 단자를 연결하는 도전 패스를 포함하는 제7 트랜지스터를 포함하는 표시 장치.
각각 스캔 신호에 의해 주사되는 스위칭 소자를 갖는 복수의 화소들과, 표시 패널의 복수의 게이트 라인에 게이트 신호를 순차적으로 발생하는 복수의 스테이지들을 포함하는 쉬프트 레지스터를 포함하고, 상기 표시 패널에 영상을 표시하는 표시장치에 있어서,

상기 각 스테이지는

이전 스테이지의 출력 신호 또는 제어 신호에 응답하여 제1 제어 신호를 발생하는 제1 풀업(Pull-Up) 구동부;

제1 파워 클럭 및 상기 제1 제어 신호에 응답하여 현재(Current) 스테이지의 출력 신호를 생성하는 풀업(Pull-Up)부;

제2 파워 클럭에 응답하여 구동되는 풀다운(Pull-Down)부;

상기 제1 파워 클럭 및 제2 파워 클럭에 응답하여 최소한 하나의 제2 제어 신호를 생성하는 제2 풀업 구동부; 및

로우 레벨(Low Level) 단자에 연결되어 다음(Following) 스테이지의 출력 신호에 응답하여 구동하는 제3 풀업 구동부를 포함하되,

상기 제2 풀업 구동부는

상기 게이트 신호가 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 파워 클럭이 인가되는 단자를 연결하는 도전 패스를 포함하는 제1 트랜지스터;

제2 트랜지스터 제어 신호가 인가되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 풀업 구동부의 상기 제1 트랜지스터를 연결하는 도전 패스를 포함하고, 상기 제2 풀업 구동부의 상기 제1 트랜지스터와의 공통 노드가 상기 제1 풀업 구동부의 홀드 트랜지스터의 게이트 전극에 연결되는 제2 트랜지스터;

상기 제2 파워 클럭이 인가되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 풀업 구동부의 상기 제1 트랜지스터와 상기 제2 풀업 구동부의 상기 제2 트랜지스터와의 상기 공통 노드를 연결하는 제3 트랜지스터;

상기 게이트 신호가 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제2 파워 클럭이 인가되는 단자를 연결하는 도전 패스를 포함하는 제4 트랜지스터;

상기 제1 파워 클럭이 인가되는 단자와 상기 제2 풀업 구동부의 상기 제4 트랜지스터를 연결하고, 다이오드로서 작동되며, 상기 제4 트랜지스터와의 공통 노드가 상기 제2 트랜지스터의 상기 게이트 전극에 연결되는 제5 트랜지스터;

상기 제2 파워 클럭이 인가되는 라인에 연결되는 게이트 전극과, 상기 제1 파워 클럭이 인가되는 단자 및 상기 제4 트랜지스터와 상기 제5 트랜지스터와의 공통 노드를 연결하는 도전 패스를 포함하는 제6 트랜지스터; 및

상기 제1 트랜지스터 및 상기 제2 트랜지스터의 공통 노드에 연결되는 게이트 전극과, 상기 제1 풀업 구동부 및 상기 게이트 신호가 출력되는 단자를 연결하는 도전 패스를 포함하는 제7 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.