JPH05267636A

JPH05267636A - 電子回路装置

Info

Publication number: JPH05267636A
Application number: JP27354592A
Authority: JP
Inventors: Toshihiro Saiga; 敏宏雑賀; Mineto Yagyu; 峰人柳生; Noriyuki Umibe; 紀之海部; Hidemasa Mizutani; 英正水谷
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1991-09-27
Filing date: 1992-09-18
Publication date: 1993-10-15
Anticipated expiration: 2016-07-16
Also published as: DE69228581T2; EP0535569A3; EP0535569B1; EP0535569A2; US5812284A; US6144466A; JP3189990B2; DE69228581D1

Abstract

(57)【要約】【目的】実質的な走査速度を低下させることなく、長
尺或いは大面積の電子回路装置を低コストで製造する。【構成】一列アレイ状のＭ×Ｎ個の機能素子PEと、こ
れら機能素子PEにそれぞれ対応するＭ×Ｎ個のスイッチ
素子SWと、Ｍ個の出力線を有するシフトレジスタＳと、
Ｎ個の選択線を有する選択回路10と、を有し、Ｍ×Ｎ個
のスイッチ素子SWの制御線はＮ個毎共通に接続されてＭ
個設けられ、前記Ｍ個の制御線はそれぞれ、シフトレジ
スタＳの前記Ｍ個の出力線に接続されており、Ｍ×Ｎ個
のスイッチ素子SWの入力及び／又は出力線はＭ個毎共通
に接続されてＮ個設けられ、前記Ｎ個の入力及び／又は
出力線はそれぞれ、選択回路10の前記Ｎ個の選択線に接
続されており、シフトレジスタＳのトランジスタは薄膜
トランジスタであり、選択回路10のトランジスタは単結
晶半導体の活性領域を有するトランジスタである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はファクシミリ、イメージ
リーダー、デジタル複写機、レーザー記録装置、バーコ
ードリーダー等の光情報入力装置、及びディスプレイ装
置や発光素子アレイ等の電子回路装置に関し、特に機能
素子の多数を選択駆動する為のパルス信号を発生する電
子回路及びその構造に関するものである。

【０００２】

【従来の技術及び発明が解決しようとする課題】最近、
電子回路装置全体の小型化指向から、ファクシミリやデ
ジタル複写機、レーザ記録装置等の光情報入力部、或い
はその他の原稿に書かれた文字や像を読取る装置に適用
される光電変換装置として再生される原画像のサイズに
相等しいか若しくはそれに近いサイズの受光面を有し、
且つ解像性に優れ、原画像を忠実に読取り得、然もコン
パクトな所謂長尺化された受光面を有する光電変換装置
の開発の進展が著しい。

【０００３】一方、画像表示用の液晶ディスプレイやＬ
ＥＤプリンタ等も大画面或いは長尺ながらもコンパクト
な装置が望まれている。

【０００４】而乍ら、上記の様な電子回路装置は、具備
される信号処理回路部に大きな問題がある。

【０００５】光電変換装置の例を挙げれば、前記信号処
理回路部が光電変換部に較べて非常に大きなスペースを
占め、光電変換部を長尺化することで光路長を非常に短
くすることが出来ることにより生じた小型化の利点を生
かし切れないという点である。

【０００６】通常この問題点を解決するための一手段と
して光電変換部の画素（光電変換素子）群を複数個にブ
ロック化して各ブロックをマトリクス配線し、１ブロッ
ク毎にこの信号処理回路を動作させる方式が取られる。

【０００７】ここで、このマトリクス配線において問題
となるのは光電変換素子と信号処理部を接続し外部に信
号を取り出すために、ボンディング工程が必要である
が、光電変換素子と信号処理部を一体化しなければ、こ
のボンディング工程が極端に多くなることである。

【０００８】これを解決する手法として、各光電変換素
子からの信号の転送用のスイッチ部を薄膜トランジスタ
（ＴＦＴ）で形成し、更に、この転送用ＴＦＴを順次時
系列的に駆動する為のシフトレジスタを同一基板上に作
成する構成が提案されている（米国特許第４，４６１，
９５６号、特開昭５６−１３８９６９号）。この方法を
図２１を用いて説明する。

【０００９】図２１は、上述した光電変換装置の等価回
路を示す。この光電変換装置は一列アレー状に並ぶｎ個
の光電変換要素（ＰＥ１、ＰＥ２…ＰＥＮ）、該光電変
換要素ＰＥの出力信号が蓄積される蓄積手段としてのコ
ンデンサー（ＣＥ１、ＣＥ２…ＣＥＮ）、前記光電変換
要素の出力と出力端子ＯＵＴに順次転送するための転送
手段としてのトランジスタ（ＳＷ１、ＳＷ２…ＳＷ
Ｎ）、及びこれら転送用トランジスタを次々に順序正し
くスイッチング動作させるためのシフトレジスタ（Ｓ１
１…Ｓ１６…ＳＮ６）から構成される。

【００１０】受光面に入射された光情報は、光電変換要
素ＰＥの抵抗値を変調し、光電変換部の電源Ｖより蓄積
コンデンサーＣＥに流れ込む電流を変化させる。一方蓄
積コンデンサーＣＥに貯えられた電荷はＮ個の転送用ト
ランジスタＳＷを、１つずつ順番に導通するようにスイ
ッチングすることにより順次、出力端子ＯＵＴから放電
される。すなわち、入射された光情報は、転送用トラン
ジスタＳＷの導通状態から次の導通状態になるまでの間
に、蓄積コンデンサーＣＥに貯えられた電荷量として時
系列的に出力端子ＯＵＴから取り出される。

【００１１】転送用トランジスタＳＷを駆動するシフト
レジスタは１個の転送用トランジスタＳＷ１に対し、６
個のトランジスタＳ１１、Ｓ１２、…Ｓ１６から構成さ
れる。

【００１２】図２２にはシフトレジスタ、転送用トラン
ジスタＳＷのタイミングチャートが示される。転送クロ
ックφ₁，φ₂は互いに逆位相とし、φ₁がＮ個カウン
トされた後に、端子ＩＮに転送パルスが加えられる。φ
₁が２個カウントされる毎にＳＷ１、ＳＷ２…ＳＷＮの
順に、順次転送用トランジスタＳＷが導通状態に駆動さ
れる。

【００１３】光電変換要素ＰＥは光受容体層の両面にオ
ーミック接合を持つ電極により構成される、いわゆるオ
ーミックセンサーが好適とされ、転送用トランジスタ、
及びシフトレジスタを構成するトランジスタはすべて薄
膜トランジスタで形成される。

【００１４】光電変換要素ＰＥを構成する光受容体層
は、半導体薄膜、即ちアモルファス水素化シリコン（ａ
−Ｓｉ：Ｈ）やＣｄＳｅ等が好適である。これは低温で
かつ基板の自由度の高い材料としての特徴があるからで
ある。

【００１５】転送用ＴＦＴ（薄膜トランジスタ）のＳＷ
及びシフトレジスタ用のＴＦＴ；Ｓを構成する半導体は
共通の半導体であるＣｄＳｅ，ａ−Ｓｉ：Ｈ等であれ
ば、同一のプロセスで形成でき、それぞれ近接して形成
できる為、短い配線で設計できる等の利点がある。

【００１６】しかし、一般に知られているように、この
様なアモルファス材料は電気特性が、単結晶や多結晶材
料に比べて劣っており、特にトランジスタのスピードを
決める電子／正孔の移動度が小さい。従って転送用スイ
ッチとしては、割り当てられた転送時間内に信号を完全
に転送できない問題があり、シフトレジスタにおいては
高周波クロックに追随できず、必要な読出しスピードで
各ビットの転送スイッチＴＦＴを駆動できない不都合を
生じることがある。その中で転送用スイッチとしてはＴ
ＦＴのＬ／Ｗ（チャンネル長と幅の比）を大きく設計す
れば駆動能力は増す為、問題は回避可能である。一方シ
フトレジスタは本質的にキャリアの移動度でスピードが
決まる為、簡易的な単ビット当たりの読出しスピードの
遅れは光電変換装置では問題ないが、現在のＧ３ファク
シミリ規格の様に１．７２８ｂｉｔ（Ａ４）を５ｍｓｅ
ｃで読出す仕様に対しては現在のａ−Ｓｉ：Ｈは対応で
きないことがある。つまり、現在量産可能なａ−Ｓｉ：
Ｈの特性では各ｂｉｔのＴＦＴを約３μｓｅｃで時系列
的に駆動するシフトレジスタを設計する事は不可能に近
い。

【００１７】この問題を解決する為に、シフトレジスタ
用のＴＦＴをａ−Ｓｉ：Ｈより移動度の高い多結晶シリ
コン（Ｐｏｌｙ−Ｓｉ）を用いて構成した例が、特開昭
５９−１８５４７４号に開示されている。

【００１８】しかしながら、上記従来例の場合にはＰｏ
ｌｙ−Ｓｉ自体には殆ど光電変換要素としての性能が無
い為、６００℃以上のＰｏｌｙ−ＳｉＴＦＴプロセス
とともに新たにａ−Ｓｉ：Ｈの光電変換素子を形成する
プロセスが必要で、その結果工程増による歩留り低下と
コストアップを招くという欠点がある。

【００１９】一方、このようなシフトレジスタについて
説明する。

【００２０】従来、シフトレジスタ等に用いられる選択
駆動用のパルスを発生および増幅するバッファ回路とし
ては、図２３に示すようなブートストラップ効果を利用
したバッファ回路が広く利用されている。

【００２１】図２３において、第１のＭＩＳ(metal ins
ulator semiconductor) 型電界効果トランジスタ（以下
ＭＩＳＴと略記する。）Ｔｒ1 のゲート電極は入力端子
Ｄに、第１の電極（ソース電極又はドレイン電極とな
る）は電源端子Ｂに接続され、第２の電極（ソース電極
又はドレイン電極となる）は、第２のＭＩＳＴＴｒ2 の
ゲート電極に接続される（このノードを便宜上ノードＡ
とする）。第２のＭＩＳＴＴｒ2 の第１の電極は出力端
子Ｑに、第２の電極は同期パルス信号が入力される端子
Ｃに、それぞれ接続される。さらに、第３のＭＩＳＴＴ
ｒ3 の第１の電極はノードＡに、第２の電極は所定の基
準電圧（ここではアース）に、ゲート電極は、リセット
端子Ｒにそれぞれ接続される。出力端子Ｑには、駆動す
べき負荷Ｌが接続される。また、ノードＡとアースの間
には、浮遊容量Ｃａが、またノードＡと同期パルスの入
力端子Ｃとの間には、主には、ＭＩＳＴＴｒ2 のゲート
電極と第２の電極の間で形成される容量Ｃｂが存在す
る。

【００２２】以下、図２３および図２４のタイミングチ
ャートを参照して、かかる従来の回路の動作を説明す
る。以下の説明は、ＮチャネルＭＩＳＴを例に取り正論
理を用いて行うが、Ｐチャネルについても電圧の極性を
逆にすれば全く同様に説明できる。

【００２３】時刻ｔ0 において、入力端子Ｄは“０”、
リセット端子Ｒは“０”、出力端子Ｑは“０”、同期パ
ルスの端子Ｃは“０”、さらにノードＡも“０”である
とする。

【００２４】時刻ｔ1 において、入力端子Ｄが“１”に
変化すると、ＭＩＳＴＴｒ1 がＯＮ状態となり、ノード
Ａに接続された容量Ｃａ、Ｃｂが充電され、ノードＡの
電位が上昇する。このとき、ＭＩＳＴＴｒ2 の第１、第
２の電極すなわち、端子Ｃと出力端子Ｑは、それぞれ
“０”のままであるため、ＭＩＳＴＴｒ2 は動作しな
い。

【００２５】時刻ｔ2 で、入力端子Ｄが“０”に変化す
ると、ＭＩＳＴＴｒ1 はＯＦＦ状態となるが、ノードＡ
の電位は“１”に保持される。

【００２６】次に、時刻ｔ3 において、同期パルスが端
子Ｃに印加され端子Ｃが“１”になると、ＭＩＳＴＴｒ
2 の第１と第２の電極の間に電位差が生じ、かつゲート
電極であるノードＡが“１”の状態であるためＭＩＳＴ
Ｔｒ2 がＯＮ状態となり、出力端子Ｑは“１”になる。
この時、ノードＡの電位は、時刻ｔ2 で保持していた値
より、容量Ｃｂによるブートストラップ効果により、同
期パルスが重畳されるために、さらに高い電位となり、
ノードＡを電源電圧以上に持ち上げることが可能であ
る。このため、出力端子Ｑで得られる“１”は、ＭＩＳ
ＴＴｒ2 のしきい値電圧に関係なく同期パルスの電圧に
等しい高い電圧を得ることができる。

【００２７】時刻ｔ4 において、同期パルスが“０”に
なると、出力端子Ｑは“１”、ゲート電極であるノード
Ａは“１”のままであるため、ＭＩＳＴＴｒ2 は、時刻
ｔ3の時とは逆方向にＯＮ状態となり、出力端子Ｑから
端子Ｃに向かって電流が流れ、出力端子Ｑを“０”に引
き下げるリセット動作を行なう。

【００２８】次に時刻ｔ5 において、リセット端子Ｒに
リセットパルスが印加されることで、ＭＩＳＴＴｒ3 が
ＯＮ状態となりノードＡの電位をアース電位の“０”ま
でリセットする。このリセット動作により、時刻ｔ6 に
同期パルスが“１”になってもＭＩＳＴＴｒ2 はＯＮ状
態にはならず、入力端子Ｄが“１”になった時にのみ動
作するバッファ回路として機能する。

【００２９】これらのＭＩＳＴを使用したバッファ回路
は、インバータを２段接続した図２５に示すようなバッ
ファ回路と異なり、消費電流が少ない、ＭＩＳＴＴｒ2
の大きさを比較的小さくできる、出力電圧が同期パルス
の電圧までとれる、ＭＩＳＴＴｒ2 のしきい値電圧のば
らつきの影響を受けにくい、などの利点がある。また、
標準の集積回路製造工程で製作可能であり、前述した、
多結晶もしくは非晶質半導体を用いた薄膜トランジスタ
の製造工程においても比較的容易に製作可能である。

【００３０】図２３において、同期パルスが“１”にな
ったときに、出力端子Ｑが“０”になるか“１”になる
かは、ノードＡの電位が“０”か“１”により決定され
る。入力が“０”にもかかわらず、ノードＡの電位が、
例えばＭＩＳＴＴｒ1 のリーク電流（オフ電流）や外部
ノイズにより“１”になってしまうと、誤動作してしま
うことになる。このため、ノードＡを確実に“０”にリ
セットしておく必要がある。

【００３１】一例として、図２６に、ＭＩＳＴＴｒ1 の
リーク電流により、ノードＡの電位が上昇し、ノードＡ
の電位がＭＩＳＴＴｒ2 のしきい値電圧を越え、かつ端
子Ｃに同期パルスが入力されると、入力端子Ｄに入力が
ないにもかかわらず、出力端子Ｑが“１”になる誤動作
のようすを示す。

【００３２】ノードＡを確実に“０”にしておくために
は、図２７に示すように、入力端子Ｄに入力がある時以
外、リセット端子Ｒにリセット信号を入力し、ＭＩＳＴ
Ｔｒ3 をＯＮ状態にすれば良い。このような状態で使用
することは、一般には、ＭＩＳＴＴｒ3 をほとんどＯＮ
状態で用い、入力端子に入力があるほんの短い時間だけ
ＯＦＦ状態にすることになる。すなわち、ＭＩＳＴＴｒ
3 のＯＮのデューティが非常に高くなる。

【００３３】ＭＩＳＴのようにゲート電極から絶縁膜を
介して半導体に電界を加え、チャネルを形成するスイッ
チング素子においては、ＯＮ動作により、その絶縁膜と
半導体膜の界面の欠陥にＮチャネルの場合には電子がト
ラップされ、しきい値電圧が初期より高い電圧にシフト
してしまうという現象が生じる。このシフト量は一般に
は、かけるゲート電圧値とそのデューティに比例すると
言われている。

【００３４】そのため、上述のバッファ回路のＭＩＳＴ
Ｔｒ3 では、このようなしきい値電圧のシフトが生じ易
く、しきい値電圧が高くなる。この結果、リセット端子
Ｒにリセット信号が入力されていても、ＭＩＳＴＴｒ3
はＯＮ状態にできないという現象が生じ、ノードＡを確
実に“０”にリセットすることができなくなり誤動作の
原因となる。

【００３５】しきい値電圧のシフトは、絶縁膜と半導体
膜の界面の欠陥及びそれぞれの膜中の欠陥をなくすこと
により改善され、近年、結晶シリコンを用いたＭＩＳＴ
においては、このような膜の欠陥に起因するしきい値電
圧のシフト現象はかなり改善されてきているが、素子サ
イズの微細化等に伴い問題を生じる場合もある。また、
結晶シリコン以外の多結晶シリコンや非晶質シリコン
（以下ａ−Ｓｉと略す）等を用いた薄膜トランジスタ
（以下ＴＦＴと略す）においては依然として重大な問題
である。

【００３６】一例として、図２８にａ−Ｓｉを用いた薄
膜トランジスタのゲート電極に＋１２Ｖのゲート電圧を
印加する時間としきい値電圧のシフト量の関係を示す。
図２８によると、＋１２Ｖのゲート電圧を２５０時間印
加し続けると、初期１Ｖであったしきい値電圧が約８Ｖ
にシフトしている。図２９にこのＴＦＴのＶGS−√ＩDS
特性を示す。同図の実線は初期の特性、破線は２５０時
間後の特性を示す。ＶGS＝１２ＶでのＯＮ電流は初期と
２５０時間後を比較すると、ひと桁以上低下する。この
ような特性のＴＦＴをリセット用のＴｒ3 として用いる
と、初期においては正常にリセット動作を行なうが、動
作時間が経つにしたがって十分なリセット動作が行えな
くなり、やがては誤動作を起こしてしまうことになる。

【００３７】上記誤動作を防ぐために、しきい値電圧の
シフトに見合うだけゲート電極に印加するゲート電圧を
高くすることが考えられる。ゲート電圧を高く設定して
おくとその値に比例してしきい値電圧のシフト量も増え
ることにはなるが、ゲート電圧としきい値電圧のシフト
量が一次の比例関係にあるため、ゲート電圧を高く設定
しておくほうが、ＯＮ電流を常に多く流すことが可能で
ある。

【００３８】すなわち、ＯＮ電流ＩDSは（１）式のよう
に表され、また、しきい値電圧のシフト量ΔＶTHが
（２）式のように表されるとすると、耐久動作後のＯＮ
電流ＩDS' は（３）式のようになる。

【００３９】ＩDS＝Ｋ（ＶGS−ＶTH）² （１） ΔＶTH＝αＶGS （２）ＩDS' ＝Ｋ｛（１−α）ＶGS−ＶTH｝² （３）ここで、ＶGSはゲート電圧、Ｋは比例定数、ＶTHはしき
い値電圧、αはしきい値電圧のシフト量とゲート電圧と
の関係を表す比例定数である。

【００４０】ゲート電圧をｎ倍に増加した場合の耐久動
作後のＯＮ電流ＩDS”は、（３）式においてＶGS＝ｎＶ
GSとして（４）式のようになる。

【００４１】ＩDS”＝Ｋ｛ｎ（１−α）ＶGS−ＶTH｝² （４）今、ｎ＞１かつ０≦α≦１であるため、ＩDS’とＩDS”
を比較すると、常にＩDS”が大きいことになる。このよ
うに、ゲート電圧を高くしておけば耐久動作後も大きい
ＯＮ電流を流すことができるようになり、誤動作防ぐこ
とは可能となる。

【００４２】しかしながら、回路に印加する電圧を高く
するためには、他の周辺回路との整合性が悪くなった
り、あるいは他の全ての周辺回路も高電圧に対応させる
必要が生じるなど不具合が生じる。また、他の回路とは
別の電源を準備することでも対応可能であるが、複数の
電源を必要とすることになり、非常に使用しづらい回路
となってしまう。

【００４３】

【目的】本発明の目的は、従来よりも実質的な動作速度
の速い電子回路装置を提供することにある。

【００４４】本発明の別の目的は、従来よりも誤動作の
少ない電子回路装置を提供することにある。

【００４５】

【課題を解決するための手段及び作用】本発明の電子回
路装置は、一列アレイ状に配されたＭ×Ｎ個の機能素子
と、前記Ｍ×Ｎ個の機能素子にそれぞれ対応して設けら
れたＭ×Ｎ個のスイッチ素子と、Ｍ個の出力線を有する
シフトレジスタと、Ｎ個の選択線を有する選択回路とを
有しており、前記Ｍ×Ｎ個のスイッチ素子の制御線はＮ
個毎に共通に接続されてＭ個設けられ、前記Ｍ個の制御
線はそれぞれ前記シフトレジスタの前記Ｍ個の出力線に
接続されており、前記Ｍ×Ｎ個のスイッチ素子の入力及
び／又は出力線はＭ個毎共通に接続されてＮ個設けら
れ、前記Ｎ個の入力及び／又は出力線はそれぞれ前記選
択回路の前記Ｎ個の選択線に接続されており、前記シフ
トレジスタを構成するトランジスタは薄膜トランジスタ
であり、前記選択回路を構成するトランジスタは単結晶
半導体の活性領域を有するトランジスタであることを特
徴とするものである。

【００４６】上記本発明の電子回路装置によれば、実質
的な走査速度を低下させることなく、長尺或いは大面積
の電子回路装置を低コストで製造できるので、高性能且
つ低価格の電子回路装置を提供できる。

【００４７】又、本発明の電子回路装置は、第１のトラ
ンジスタのゲート電極を入力端子とし、前記第１のトラ
ンジスタの第１の主電極を電源或いは前記入力端子に接
続し、前記第１のトランジスタの第２の主電極を第２の
トランジスタのゲート電極に接続し、前記第２のトラン
ジスタの第１の主電極を出力端子とし、前記第２のトラ
ンジスタの第２の主電極に同期パルスを印加し、前記第
２のトランジスタのゲート電極に複数のリセット用トラ
ンジスタを接続し、前記複数のリセット用トランジスタ
のそれぞれのゲート電極に、それぞれ異なるタイミング
のリセットパルスを印加することを特徴とする。

【００４８】上記本発明の電子回路装置によれば、リセ
ット用のトランジスタを複数にし、それぞれ異なるタイ
ミングでリセットパルスを印加することで、それぞれの
トランジスタのＯＮ時間を短くし、しきい値電圧のシフ
トを小さくできる。このため、トランジスタのしきい値
電圧のシフトに伴うＯＮ電流の低下を抑えることがで
き、ノードを確実にリセットすることが可能となる。こ
れにより、長時間動作させても、誤動作の生じない信頼
性の高いバッファ回路を含む電子回路装置を簡易な構成
で供給することが可能となる。

【００４９】更に、本発明の電子回路装置は、第１のト
ランジスタのゲート電極を入力端子とし、前記第１のト
ランジスタの第１の主電極を電源或いは前記入力端子に
接続し、前記第１のトランジスタの第２の主電極を第２
のトランジスタのゲート電極に接続し、前記第２のトラ
ンジスタの第２の主電極には同期パルスを印加し、前記
第２のトランジスタのゲート電極にリセット用トランジ
スタを接続し、前記リセット用トランジスタのゲート電
極に容量素子を介して前記同期パルスを印加し、電源電
圧以上の電圧を前記リセット用トランジスタのゲート電
極に印加することを特徴とする。

【００５０】上記本発明の電子回路装置によれば、容量
素子を介してリセットトランジスタのゲートに同期パル
スを印加することで、ブートストラップ効果により電源
電圧以上の電圧を発生させ、この電圧がリセット用ＭＩ
ＳＴのゲート電極に印加されるので、しきい値電圧がシ
フトしても実質的には、ＯＮ電流の低下を抑えることが
でき、ノードＡを確実にリセットすることが可能とな
る。これにより、長時間動作させても、誤動作の生じな
い信頼性の高いバッファ回路を含む電子回路装置を簡易
な構成で供給することが可能となる。

【００５１】

【好適な実施態様の詳細な説明】本発明に用いられる電
子回路装置としては光情報を電気情報に変換する装置又
は電気情報を光情報に変換する装置がまずは挙げられ
る。

【００５２】前者の代表列がイメージセンサに代表され
る光センサーであり、後者の代表列が液晶表示装置に代
表される液晶装置である。

【００５３】本発明に用いられる機能素子としては光導
電素子、光起電力素子等の光電変換素子であり、具体的
には光ダイオード、光トランジスタ、光サイリスタ等が
挙げられる。

【００５４】一方、一対の電極間に挟持された液晶材料
を含む液晶素子や発光ダイオード、電子放出素子であっ
てもよい。

【００５５】一方、スイッチ素子としては、２つの主電
極と該主電極間に流れる電流を制御する制御電極（ゲー
ト電極）とを有する３端子素子が好ましく用いられる。
具体的には電界効果型トランジスタやバイポーラトラン
ジスタ等である。

【００５６】機能素子の動作をつかさどる活性領域は主
として半導体材料で構成されるが、液晶素子の場合には
ネマチック液晶やスメクチック液晶で主たる領域が構成
される。

【００５７】半導体材料としては、シリコン、ゲルマニ
ウム、ダイヤモンド等のテトラヘドラル系の材料やIII
−Ｖ族化合物、II−VI族化合物等が用いられる。半導体
の結晶構造は単結晶、多結晶、微結晶、非晶質のいずれ
であってもよいが、電子回路の大面積化や長尺化には薄
膜を形成し易い非単結晶材料が望ましい。

【００５８】本発明の第１の実施態様は非単結晶材料を
活性領域として含むトランジスタにおける動作速度が、
単結晶トランジスタにおけるものより遅い点に鑑みなさ
れたものであり、回路構成を工夫することにより機能素
子の走査速度を非単結晶トランジスタのシフトレジスタ
を用いた場合でも単結晶トランジスタのシフトレジスタ
並みに速めたことを特徴としている。

【００５９】一方、本発明の第２，第３の実施態様はシ
フトレジスタ等に用いられるバッファ回路の誤動作を妨
げるものであり、単結晶トランジスタであるか否かにか
かわらず採用され得るが、とりわけ非単結晶トランジス
タにおいてはその効果が多大である。

【００６０】以下、本発明につき具体的実施例を挙げて
説明するが、本発明はこれらに限定されることはなく、
本発明の目的が達成されるものであれば、各構成要素の
種々の変更又は組み合わせが可能である。（実施例１）図１は本発明の第１実施例の光電変換装置
の等価回路である。

【００６１】この光電変換装置は一列アレー状に並ぶＮ
＝ｎ・ｍ個の機能素子としての光電変換素子（ＰＥ₁₁…
ＰＥ_1m、ＰＥ₂₁…ＰＥ_2m、ＰＥ_n1…ＰＥ_nm）、該光電変
換素子ＰＥの出力信号が蓄積される蓄積手段としてのコ
ンデンサー（Ｃ₁₁…Ｃ_1m、Ｃ₂₁…Ｃ_2m、Ｃ_n1…Ｃ_nm）、
前記光電変換素子の出力と出力端子ＯＵＴに順次転送す
るための転送手段としてのスイッチングトランジスタ
（ＳＷ₁₁…ＳＷ_1m、ＳＷ₂₁…ＳＷ_2m、ＳＷ_n1…ＳＷ_nm）
及びこれらの転送用トランジスタを次々に順序正しくス
イッチング動作させるためのシフトレジスタ（Ｓ１…Ｓ
２…Ｓｎ）から構成される。

【００６２】受光面に入射された光情報は、各光電変換
素子ＰＥの抵抗を変調し、光電変換部の電源Ｖより蓄積
コンデンサー各Ｃに流れ込む電流を変化させ、その結果
各蓄積コンデンサーＣには、それぞれ各画像情報に対応
した電荷が蓄積される。

【００６３】同図において、受光素子ＰＥ₁₁〜ＰＥ_1mは
ｍ個で１ブロックを構成し、ｎブロックで全受光素子ア
レイを構成している。受光素子ＰＥ₁₁〜ＰＥ_1mに各々対
応している蓄積容量Ｃ₁₁〜Ｃ_1m、転送用トランジスタＳ
Ｗ₁₁〜ＳＷ_1mも同様である。

【００６４】また例えば受光素子ＰＥ₁₁、ＰＥ₂₁…ＰＥ
_n,1といったような、各ブロックの間で同一順番を有す
る受光素子の出力は、各々トランジスタＳＷ₁₁、ＳＷ₂₁
〜ＳＷ_n1を介して、共通線Ｌ１に接続されている。

【００６５】他も同様に受光素子ＰＥ₁₂、ＰＥ₂₂…ＰＥ
_n,2の出力は転送用スイッチＳＷ₁₂、ＳＷ₂₂…ＳＷ_n,2
を介して第２番目の共通線Ｌ２に接続され、１ブロック
内の受光素子数ｍと同じｍ本の共通線が出力線Ｌ１…Ｌ
ｍとしてマルチプレクサ１０に接続されている。

【００６６】一方第１ブロック用の転送用スイッチＳＷ
₁₁〜ＳＷ_1mのゲート電極は共にシフトレジスタの第１段
目Ｓ₁からの出力端子Ｐ₁に接続されて、出力Ｐ₁でｍ
ビット分が同時にオン、オフ制御される。第２〜第ｎブ
ロックも同様に、各々第２〜ｎ段目の出力端子Ｐ₂〜Ｐ
_nに接続されている。

【００６７】また各光電変換素子には共通に電源電圧Ｖ
が印加されており、転送用スイッチであるトランジスタ
の制御電極としてのゲートと、主電極としてのソース又
はドレイン電極とによるマトリクス駆動回路を構成して
いる。またシフトレジタには電源電圧Ｖ_DDとともにクロ
ックφ₁、φ₂及び転送パルスＩＮ、反転ＩＮが入力さ
れる。

【００６８】転送用トランジスタＳＷを駆動するシフト
レジスタはｍ個の転送用トランジスタ毎に１段の出力が
対応する構成で、第１ブロックの転送用トランジスタＳ
Ｗ₁₁〜ＳＷ_1mに対応する第１段は１０個のトランジスタ
Ｔ₁₀Ｔ₁₁〜Ｔ₁₉及び２個のコンデンサＣ_1A、Ｃ_1Bで構成
される。

【００６９】最初に図２のタイミングチャートを用いて
シフトレジスタの動作を簡単に説明する。φ₁、φ₂は
逆位相のクロックを入力し、ＩＮに連送パルスを入力
し、反転ＩＮはφ₂からＩＮのパルスを差し引いたパル
スを入力する。

【００７０】ＩＮにφ₁がLow 状態のとき連送パルスを
入力すると、Ｔ₁₀，Ｔ₁₅がＯＮする。このときＴ₁₁とＴ
₁₄はＯＦＦのままである。すると点ＡはHighレベル、点
ＢはLow レベル状態になり、Ｔ₁₂はＯＮ、Ｔ₁₃はＯＦＦ
状態になる。同時にＣ_1Aは充電、Ｃ_1Bは放電される。次
のタイミングでＩＮ、反転ＩＮをLow 状態にし、φ₁を
反転しHighにするとＴ₁₇、Ｔ₁₈はＯＮ、Ｔ₁₆、Ｔ₁₉はＯ
ＦＦ状態になるためＰ１はHigh、反転Ｐ１はLow にな
る。

【００７１】ＩＮにパルスが入力されず反転ＩＮにパル
スが入力されると、前述と逆にＰ１はLow 、反転Ｐ１は
Highになる。つまりＩＮ、反転ＩＮのパルスがφ₁の半
クロック遅れてＰ１、反転Ｐ１に出力される。Ｐ１、反
転Ｐ１は２段目のＩＮ、反転ＩＮに相当する端子に入力
されるためＩＮのパルスはφ₁の半クロックごとにＰ
１、Ｐ２…Ｐｎへとシフトされることになる。

【００７２】続いて本実施例の光電変換装置の動作を図
２のタイミングチャートを用いて詳しく説明する。

【００７３】まず、光センサＰＥ₁₁〜ＰＥ_nmに光が入射
すると、その強度に応じて電源ＶからのコンデンサＣ₁₁
〜Ｃ_nmに電荷が蓄積される。

【００７４】そして、まず転送パルスＩＮの入力後、最
初のｔ₁時間にシフトレジスタの第１の並列端子Ｐ１か
らハイレベルが出力され、転送用トランジスタの第１ブ
ロックＳＷ₁₁〜ＳＷ_1mが同時にオン状態になることでコ
ンデンサＣ₁₁〜Ｃ_1mにそれぞれ蓄積されていた信号電荷
が、それぞれ出力ラインＬ₁〜Ｌ_m上に転送され、それ
らの出力値Ｖ₁₁、Ｖ₁₂〜Ｖ_1mはマルチプレクサ１０に入
力する。

【００７５】マルチプレクサ１０ではｔ₁時間内で順次
出力ラインＬ₁〜Ｌ_mから出力を時系列的に選択し、そ
の結果ＯＵＴ出力として第１のブロックの光情報がＶ₁₁
〜Ｖ_1mの時系列的情報として読出される。

【００７６】次に時間ｔ₂においては、先に述べたよう
にシフトレジスタの第２段Ｓ２からの第２並列端子Ｐ２
がハイレベルとなり、第２ブロックのｍ個の転送用トラ
ンジスタＳＷ₂₁〜ＳＷ_2mが導通状態に駆動される。

【００７７】その時もちろん第１段Ｓ₁及び第３段Ｓ₃
以降の並列端子はローレベルであって、第１、及び第３
ブロック以降の転送用トランジスタは非導通状態であ
る。そして、第１ブロックと同様に第２ブロックからの
出力Ｖ₂₁〜Ｖ_2mは出力ラインＬ₁〜Ｌ_mを介してマルチ
プレクサ１０にてｔ₂時間内に時系列信号として変換さ
れる。

【００７８】そして同様の動作をｎ段続けることにより
総ビットＮ＝ｎ×ｍ個の出力が時間Ｔ＝ｔ₁＋ｔ₂…＋
ｔ_n内に時系列的に出力された。もし従来例の如く各ビ
ットの転送用トランジスタを個別に駆動しようとすれば
シフトレジスタの駆動周波数はｆ₀＝Ｎ／Ｔ必要とする
が、本実施例の装置ではｆ＝ｎ／Ｔで可能で、１／ｍの
遅いスピードでも対応可能となる。転送パルスＩＮの２
パルス目で、次のラインの読出しが始まる。

【００７９】次に本実施例のデバイス構造について述べ
る。

【００８０】光電変換要素ＰＥは光受容体層の両面にオ
ーミックな接合を持つ電極により構成される、いわゆる
オーミックセンサーが好適とされ、転送用トランジス
タ、及びシフトレジスタを構成するトランジスタはすべ
て薄膜トランジスタで形成される。

【００８１】光電変換素子ＰＥを構成する光受容体層
は、非単結晶半導体薄膜としてのアモルファス水素化シ
リコン（ａ−Ｓｉ：Ｈ）、アモルファスシリコンカーバ
イド（ａ−ＳｉＣ）やＣｄＳｅ等が使用可能で、特に、
ａ−Ｓｉ：Ｈが最適である。これは、Ｎ，Ｐ，Ａｓ，Ｓ
ｂ，Ｂｉ等の周期律表第Ｖ族Ａの元素或いは、Ｂ，Ａ
ｌ，Ｇａ，Ｉｎ，Ｔｌ等の周期律表第III 族Ａの元素を
不純物としてドーピングする事によってｎ型或いはｐ型
にすることが出来ることの利点とともに、低温でかつ基
板材質によって制限をつけない自由度の高い材料として
の特徴があるからである。そして、転送用トランジスタ
及びシフトレジスタを構成する薄膜トランジスタも同じ
材料及びプロセスで形成される。

【００８２】本発明においては、光受容体層の層厚は、
光情報の入射によって生ずるホトキャリアの拡散の度合
により決定されるが通常４０００Å〜２μｍ、好適には
６０００Å〜１．５μｍとされるのが望ましい。又、薄
膜トランジスタの半導体層の層厚は、絶縁層を介して設
けられるゲート電極に印加される電圧により生じる空乏
層領域の層厚よりも薄いことが望ましく、通常４０００
Å〜１μｍが好適とされる。

【００８３】光電変換要素、及び薄膜トランジスタが形
成される基板は、例えば基板側より光電変換要素の受光
面に光情報が入射される場合には、透光性の材質のもの
が採用されるが、基板とは反対面上に形成された光電変
換要素側よりその受光面に光情報が入射される場合に
は、このような制限は除くことが出来る。

【００８４】本発明において基板として使用される好適
な材料としては、平面性、表面平滑性、耐熱性、製造時
の諸薬品に対しての耐性に優れたものであれば通常市販
されている或いは入手し得るものの多くが挙げられる。
その様な基板形成材料としては、具体的には例えば、ガ
ラス、７０５９番ガラス（コーニング社製）、マグネシ
ア、ペリリア、スピネル、酸化イットリュウム等の透光
性材料、アルミニウムモリブデン、特殊ステンレス鋼
（ＪＩＳ規格ＳｕＳ）タンタル等の非透光性金属材料が
挙げられる。

【００８５】そして、マルチプレクサ１０は単結晶シリ
コンからなる外付の半導体集積回路により構成する。

【００８６】本実施例によれば、比較的遅い走査速度で
十分に動作するブロック間の走査を非単結晶トランジス
タからなるシフトレジスタで走査し、比較的速い走査速
度が望まれる１ブロック内の走査を単結晶トランジスタ
からなる選択回路としてのマルチプレクサで走査するこ
とにより、全ての回路を単結晶トランジスタで構成した
場合と同等の性能を奏し得る。従って、性能を落とすこ
となく回路の製造が容易且つ低コストなものとなる。

【００８７】又、図１の光電変換素子（ＰＥ₁₁〜Ｐ
Ｅ_nm）をコンデンサの符号で表わされる液晶素子で置換
すれば液晶装置となり、ＬＥＤで置換すればＬＥＤアレ
イとなる。

【００８８】次に、ａ−Ｓｉ：Ｈ半導体層を用いて光電
変換要素、転送用トランジスタ、及びシフトレジスタを
同一のガラス基板上に形成したＧ３ファクシミリ規格用
光電変換装置について説明する。

【００８９】図３、図４はその作製工程を示す。１０１
はセンサー部、１０２はコンデンサー部、１０３はスイ
ッチ、シフトレジスタのＴＦＴ部、１０４は配線部を示
す。

【００９０】絶縁性基板である支持体１０５にゲート電
極１０６をＡ１／Ｃｒで選択形成し（図３の工程
（Ａ））、続いてゲート絶縁膜１０７となる水素化アモ
ルファスシリコンナイトライド膜（ａ−ＳｉＮｘ：Ｈ、
以下窒化シリコン膜）を３０００Å、第１の薄膜半導体
となる水素化アモルファスシリコン（以下ａ−Ｓｉ：
Ｈ）のノンドープ層１０８を５０００Å、ｎ型不純物を
含有するアモルファスシリコン層であるｎ⁺層１０９を
１０００ÅプラズマＣＶＤ法により、順次堆積する（図
３の工程（Ｂ））。このとき、ゲート絶縁膜１０７とな
る窒化シリコン膜の成膜温度は３５０℃、薄膜半導体と
なる水素化アモルファスシリコンｉ層１０８の成膜温度
Ｔ_s1は２００℃、さらにｎ⁺層１０９の成膜温度は２０
０℃程度とする。

【００９１】このｎ⁺層は、受光面及び上部Ａｌの画素
電極とａ−Ｓｉのｉ層との間にオーミックな接合をとる
ために設けられる。

【００９２】次に、ソース、ドレイン電極１１１、１１
２、１１３、１１４となるアルミニウムを１μｍの厚み
にスパッタリング法で堆積後、ソース、ドレイン電極の
パターニング用の感光性レジスト（感光性樹脂）を塗布
し、次に、感光性レジストを所望のパターンにパターニ
ング後、感光性レジストをマスクとしてソース、ドレイ
ン電極をウエットエッチングにより形成する（図３の工
程（ｃ））。

【００９３】続いて感光性レジストをマスクとして、Ｒ
ＩＥにより感光性レジスト間の露出している部分のｎ⁺
層１０９をエッチングした後にレジストを剥離する（図
３の工程（Ｄ））。

【００９４】薄膜トランジスタ間の配線、及び薄膜トラ
ンジスタと光電変換要素間の電気な接続は、絶縁層１０
７で電気的に分離されたゲート電極層及びソース、ドレ
イン電極層の２層の配線パターンにより接続される。ま
た、これら２層間の接続は絶縁層の穴１１５によりスル
ーホールで接続される。

【００９５】次に、所望のパターンに感光性レジストを
パターニング後、不要部分１１６の各層をＲＩＥによっ
て除去し、素子分離を行う（図３の工程（Ｄ））。

【００９６】更に、図３の工程（Ｄ）で形成された薄膜
半導体の表面に窒化シリコン膜の保護層１１７をプラズ
マＣＶＤ法により形成する（図４の工程（Ｅ））。

【００９７】該窒化シリコン膜は、ＳｉＨ₄とＮＨ₃の
混合ガスを成膜温度Ｔ_S2を１５０℃としてプラズマＣＶ
Ｄ法により堆積されると好ましい。

【００９８】保護膜の窒化シリコンを成膜後、５０μｍ
厚の薄板ガラス１１９を接着層１１８を用いて貼り合
せ、最後に熱処理温度Ｔ_Aを２００℃として１時間の熱
処理を行う。こうしてＴＦＴ型センサ１０１、コンデン
サ部１０２、ＴＦＴ部１０３、マトリクス配線部１０４
からなる原稿読取装置が得られる（図４の工程
（Ｆ））。

【００９９】スイッチ用トランジスタ及びシフトレジス
タ用トランジスタはＴＦＴ部１０３と同じ基本構造をも
っている。

【０１００】図５にこの光電変換装置を用いて原稿読取
りを行う情報処理装置の実施例を模式的に示す。光源
（図示せず）からの照明光１２１は透明支持基板１０５
を通過し、薄膜層を取り除いたセンサー窓１２２を通っ
て、薄板ガラス１１９と接している原稿１２０の１部を
照明し、その部分からの反射光１２３がセンサー部１０
１に入射する。センサー部１０１に入射した光によって
生成された光電流はコンデンサー部１０２に蓄積され、
その電荷はＴＦＴ部と同じ構造のトランジスタで構成さ
れるシフトレジスタからの信号によって駆動されるスイ
ッチ用トランジスタのＴＦＴ部１０３によって転送され
る。そして主走査方向の信号をシフトレジスタ駆動でブ
ロック単位で全画素分読出すとともに、ローラ１３０に
よって原稿１２０が副走査方向に送られるに従って原稿
全体の画素信号を読出す。図４の工程（Ｆ）にも示した
ように読出しの配線部はシフトレジスタのブロック駆動
に対応して１ブロック内の複数ビットがブロック間共通
ラインで読出せるように２層電極を用いたマトリクス配
線構造となっている。

【０１０１】図６は電子回路装置としてのファクシミリ
の制御系ブロック図である。

【０１０２】操作者が原稿３２１をセットすると搬送ロ
ーラー３１９，３２０により原稿がセンサ３１８の読み
取り位置に配される。操作板３１７に入力された信号は
操作板制御回路３０７を介してＣＰＵ３０８に入力さ
れ、ＣＰＵは転送制御回路３０５に発信動作を行う命令
を出力する。センサ３１８からの信号は読取回路３０４
で読み取られ、回線制御回路３０２を介して電話線３０
１に接続されて情報の伝送が行われる。

【０１０３】一方、外部から伝送されてきた情報は印刷
制御回路３１１により制御されたインクジェトヘッド又
はサーマルヘッド３１２により記録媒体３１５に印刷が
なされる。ここで３１３は給送ローラー、３１４は記録
媒体を印刷位置に保持するローラーである。

【０１０４】機械的な構成は各種のセンサー３０６と機
構制御回路３０９の制御下にあり、動作状態は表示部３
１６に表示される。装置の電力は電源３１０より各回路
に供給される。

【０１０５】次に、本発明の第２，第３の実施態様につ
いて具体例を挙げて説明する。

【０１０６】以下に述べる回路は前述したシフトレジス
タ等に採用されることが望ましい。（実施例２）以下、本発明の第２の実施例について図面
を用いて詳細に説明する。

【０１０７】図７は実施例にかかるバッファ回路であ
り、図２３と同様の構成をとる部分については同一符号
を付している。

【０１０８】ＭＩＳＴＴｒ1 、Ｔｒ2 、Ｔｒ3 は従来例
と同様に接続され、端子Ｃには同様に同期パルスが印加
される。本実施例においては、第４のＭＩＳＴＴｒ4 が
追加され、ＭＩＳＴＴｒ4 の第１の電極をノードＡに、
第２の電極はアースに、ゲート電極は、リセット端子
Ｒ’にそれぞれ接続する。

【０１０９】本回路の動作を図８のタイミングチャート
を参照して説明する。従来例と同様、以下の説明は、Ｎ
チャネルＭＩＳＴを例に取り正論理を用いて行うが、Ｐ
チャネルについても電圧の極性を逆にすれば全く同様に
説明できる。

【０１１０】時刻ｔ0 において、入力端子Ｄは“０”、
リセット端子Ｒ，Ｒ’は“０”、出力端子Ｑは“０”、
同期パルスの端子Ｃは“０”、さらにノードＡも“０”
であるとする。

【０１１１】時刻ｔ1 において、入力端子Ｄが“１”に
変化すると、ＭＩＳＴＴｒ1 がＯＮ状態となり、ノード
Ａに接続された容量Ｃａ、Ｃｂが充電され、ノードＣの
電位が上昇する。このとき、ＭＩＳＴＴｒ2 の第１、第
２の電極すなわち、端子Ｃと出力端子Ｑは、それぞれ
“０”のままであるため、ＭＩＳＴＴｒ2 は動作しな
い。

【０１１２】時刻ｔ2 で、入力端子Ｄが“０”に変化す
ると、ＭＩＳＴＴｒ1 はＯＦＦ状態となるが、ノードＡ
の電位は“１”に保持される。

【０１１３】次に、時刻ｔ3 において、同期パルスが端
子Ｃに印加され端子Ｃが“１”になると、ＭＩＳＴＴｒ
2 の第１と第２の電極の間に電位差が生じ、かつゲート
電極であるノードＡが“１”の状態であるためＭＩＳＴ
Ｔｒ2 がＯＮ状態となり、出力端子Ｑは“１”になる。
この時、ノードＡの電位は、時刻ｔ2 で保持していた値
より、容量Ｃｂによるブートストラップ効果により、同
期パルスが重畳されるために、さらに高い電位となり、
ノードＡを電源電圧以上に持ち上げることが可能であ
る。このため、出力端子Ｑで得られる“１”は、ＭＩＳ
ＴＴｒ2 のしきい値電圧に関係なく同期パルスの電圧に
等しい高い電圧を得ることができる。

【０１１４】時刻ｔ4 において、同期パルスが“０”に
なると、出力端子Ｑは“１”、ゲート電極であるノード
Ａは“１”のままであるため、ＭＩＳＴＴｒ2 は、時刻
ｔ3の時とは逆方向にＯＮ状態となり、出力端子Ｑから
端子Ｃに向かって電流が流れ、出力端子Ｑを“０”に引
き下げるリセット動作を行う。

【０１１５】次に時刻ｔ5 において、リセット端子Ｒに
リセットパルスが印加されることで、ＭＩＳＴＴｒ3 が
ＯＮ状態となり、ノードＡの電位をアース電位の“０”
までリセットする。このリセット動作により、時刻ｔ6
に同期パルスが“１”になってもＭＩＳＴＴｒ2 はＯＮ
状態にはならず、入力端子Ｄが“１”になった時にのみ
動作するバッファ回路として機能する。

【０１１６】時刻ｔ7 において、リセット端子Ｒに印加
されているリセットパルスを、“１”から“０”にし、
ＭＩＳＴＴｒ3 をＯＦＦ状態とする。これにより、ノー
ドＡはフローティングの状態となり、ＭＩＳＴＴｒ1 か
らのリーク電流や外部ノイズに影響され易くなる。図８
においては、リーク電流により、ノードＡの電位が上昇
するようすを示している。この電位の上昇によるＭＩＳ
ＴＴｒ2 の誤動作を防ぐために、ノードＡの電位がＭＩ
ＳＴＴｒ2 のしきい値電圧を超えないうちに、時刻ｔ8
において、リセット端子Ｒ’にリセット信号を印加す
る。これにより、第２のリセット用ＭＩＳＴＴｒ4 がＯ
Ｎ状態となり、ノードＡの電位を再びアース電位にリセ
ットする。

【０１１７】以上のように第２のリセット用ＭＩＳＴＴ
ｒ4 のリセット動作により、ＭＩＳＴＴｒ2 の誤動作が
防止できる。このとき、リセット用のＭＩＳＴＴｒ3 、
Ｔｒ4 のＯＮデューティは、従来例のＴｒ3 のデューテ
ィに比べて低下し、ＭＩＳＴのしきい値電圧のシフト量
も低下する。このため、十分にリセットができなくなっ
て、誤動作が生じるまでの動作時間も長くすることがで
きる。このように、信頼性の高い回路を、従来の回路を
大幅に変更することなく提供することができる。

【０１１８】なお、以上の説明は、リセット用ＭＩＳＴ
を２つ設けた場合について述べたが、これに限るもので
なく、ノードＡの不安定さ（ＭＩＳＴＴｒ1 のリーク電
流の大きさや外部ノイズの大きさ、頻度等）と、リセッ
ト用ＭＩＳＴのＯＮ動作におけるしきい値電圧のシフト
量の関係より、適宜複数個設ければよい。（実施例３）図９に、上述のバッファ回路を基本回路と
し、基本回路の出力端子を次段の基本回路の入力端子に
縦続接続した走査パルス発生回路を示す。同図において
は、破線でかこんだ部分が基本のバッファ回路であり、
基本回路のリセット端子として端子Ｒ、Ｒ’、Ｒ”の３
端子があるものを用い、縦続接続された初めの４段を示
している。また、各リセット端子は１段後、２段後、３
段後の出力端子に接続される。φ1 、φ2 は位相の異な
る同期パルス、Ｄは入力パルス端子である。また、基本
回路のノードＡにあたる各段でのノードを説明の便宜
上、それぞれＡ1〜Ａ4 とし、出力端子をＱ1 〜Ｑ4 、
リセット端子を各バッファー回路ごとにＲ1 〜Ｒ4 、Ｒ
1 ’〜Ｒ4 ’、Ｒ1 ”〜Ｒ4 ”とする。

【０１１９】図９の回路の動作を図１０のタイミングチ
ャートを参照して説明する。

【０１２０】時刻ｔ0 において、各端子は“０”である
ものとする。

【０１２１】時刻ｔ1 において、入力端子Ｄに入力パル
スが入力され、“１”に変化すると、１段目の基本回路
は第１の実施例で説明した動作と同様に動作する。

【０１２２】時刻ｔ2 で、入力端子Ｄが“０”に変化す
ると、ＭＩＳＴＴｒ1 はＯＦＦ状態となるが、ノードＡ
の電位は“１”に保持される。

【０１２３】時刻ｔ3 では、立ち上がる同期パルスφ1
に同期した出力信号Ｑ1 が得られる。この出力信号Ｑ1
は２段目のＭＩＳＴＴｒ1 をＯＮ状態とし、ノードＡ2
が“１”に変化する。

【０１２４】時刻ｔ4 においては、ノードＡ2 が“１”
であるため、同期パルスφ2 が“１”になると、１段目
と同様に同期パルスφ2 に同期した出力信号Ｑ2 が出力
される。また、これと同時に同期パルスφ1 は時刻ｔ4
で立ち下がるため、出力信号Ｑ1 をリセットする。出力
信号Ｑ2 は、３段目の入力信号になり、ノードＡ3 を
“１”にする。これとともに、出力信号Ｑ2 は１段目の
リセット信号Ｒ1 となるため、１段目のノードＡ1 は、
この出力信号Ｑ2 が立ち上がる時刻ｔ4 でリセットされ
ることになる。

【０１２５】時刻ｔ5 において、同期パルスφ2 は立ち
下がるため、出力信号Ｑ2 もリセットされる。これによ
り１段目のリセット信号Ｒ1 も立ち下がる。また、同期
パルスφ1 は再び立ち上がり、ノードＡ3 は“１”であ
るので出力信号Ｑ3 が“１”となる。このとき、ノード
Ａ1 はすでに“０”にリセットされているため出力信号
Ｑ1 は“１”にはならない。出力信号Ｑ3 は１段目のリ
セット信号Ｒ1 ’となるため、１段目のノードＡ1 は、
出力信号Ｑ3 が立ち上がる時刻ｔ5 でリセットされるこ
とになる。

【０１２６】以下、同様にして同期パルスφ1 、φ2 に
同期した出力信号Ｑ4 、Ｑ5 、・・・が得られる。この
時、各基本回路はリセット端子Ｒ、Ｒ’、Ｒ”の３つの
信号をもちいて、基本回路内のＭＩＳＴにより順次リセ
ットされる。このようにリセット端子およびリセット用
ＭＩＳＴを複数個設ける簡易な構成で、ＭＩＳＴのしき
い値電圧のシフトによる誤動作を防止できる。なお、図
１０においては各段のリセット信号を１段後、２段後、
３段後と連続的に入力しているが、これに限ることなく
適宜後段から複数のリセット信号を入力すればよい。（実施例４）図１１に、図９の走査パルス発生回路とこ
のパルス発生回路の出力を上述の基本バッファ回路を用
いて増幅し、光電変換素子の信号読み出し用ＭＩＳＴＳ
Ｗ1〜ＳＷ4 を駆動する回路を示す。

【０１２７】１００は前述の基本回路となるバッファ部
であり、内部の構成は図９と同じである。

【０１２８】φ1 、φ2 は位相の異なる同期パルス、φ
3 、φ4 はバッファ回路用の位相の異なる同期パルス、
Ｄは入力パルス端子、Ｂは電源端子である。

【０１２９】パルス発生回路の出力端子Ｑ1 〜Ｑ4 は、
それぞれバッファ回路の入力端子に接続され、バッファ
回路の出力端子Ｖ1 〜Ｖ4 は、読出し用ＭＩＳＴのゲー
ト電極と、前段のバッファ回路のリセット端子にそれぞ
れ接続される。各読出し用ＭＩＳＴＳＷ1 〜ＳＷ4 の第
１の電極は、各光電変換素子Ｓ1 〜Ｓ4 の第１の電極
に、ＭＩＳＴＳＷ1 〜ＳＷ4 の第２の電極は、それぞれ
共通信号線１０に接続される。共通信号線１０は読出し
用ＭＩＳＴにより読みだされる信号を検出する信号検出
器１１に接続される。光電変換素子Ｓ1 〜Ｓ4 の第２の
電極は、それぞれ電源線１２に共通に接続される。ま
た、各光電変換素子Ｓ1 〜Ｓ4 の第１の電極とアースの
間には、蓄積容量ＣＳ1 〜ＣＳ4 が接続される。

【０１３０】このように構成された光電変換装置のパル
ス発生回路部の動作は、先に図１０に示したタイミング
チャートと全く同様に行われる。また、パルス発生回路
部の出力Ｑ1 〜Ｑ4 を増幅するバッファ部の動作も、パ
ルス発生回路の動作における同期パルスφ1 、φ2 を同
期パルスφ3 、φ4 に置き換えた動作となるため、ここ
では詳しい説明は省略し、動作のタイミングチャートを
図１２に示す。このときバッファ回路のリセット動作も
３回にわけて行われるため、バッファ回路が誤動作しに
くくなるのは言うまでもない。

【０１３１】このようにして得られた走査パルスによ
り、読出し用ＭＩＳＴＳＷ1 〜ＳＷ4が順次駆動され、
蓄積容量ＣＳ1 〜ＣＳ4 に蓄積されている光電変換素子
Ｓ1 〜Ｓ4 の信号電荷を共通信号線１０を介して、信号
検出器１１に読み出すことができる。（実施例５）図２３に示す従来のバッファ回路におい
て、同期パルスが“１”になったときに、出力端子Ｑが
“０”になるか“１”になるかは、ノードＡの電位が
“０”か“１”により決定される。このため、誤動作の
防止は、図７に示したようにノードＡの電位を確実にリ
セットしておくことでほぼ達成されるが、さらに動作を
確実なものにするため、出力端子Ｑもリセットすること
が望ましい。

【０１３２】図１３は図７の実施例にかかるバッファ回
路の信頼性をさらに高めるため、出力端子Ｑにも、リセ
ット用ＭＩＳＴＴｒ5 およびＴｒ6 を追加した本発明の
他の実施例である。

【０１３３】ＭＩＳＴＴｒ5 、Ｔｒ6 の第１の電極は出
力端子Ｑに、第２の電極は電源電圧（この場合はアー
ス）に、ゲート電極はＭＩＳＴＴｒ3 、Ｔｒ4 のゲート
電極が接続されているリセット端子ＲおよびＲ’にそれ
ぞれ共通に接続されている。

【０１３４】図１３の回路の動作は、図７の回路の動作
とほぼ同様で、リセット用ＭＩＳＴＴｒ3 、Ｔｒ4 がＯ
Ｎ状態となりノードＡをリセットするとき、同時にＭＩ
ＳＴＴｒ5 、Ｔｒ6 がＯＮ状態となり、出力端子Ｑをリ
セットする。これにより、出力端子Ｑは、リセット用信
号がリセット端子Ｒ、Ｒ’に入力されているとき、リセ
ット用のＭＩＳＴＴｒ5 、Ｔｒ6 により、“０”にリセ
ットされていることになり、非常に安定な動作が行える
ようになる。

【０１３５】出力端子Ｑのリセット用ＭＩＳＴを複数設
け、タイミングの異なるリセット信号を用いてリセット
を行うため、リセット用ＭＩＳＴのＯＮのデューティを
低下させることができ、信頼性が向上するのは、前述の
通りである。

【０１３６】また、図１３のように出力端子Ｑにもリセ
ット用ＭＩＳＴを接続した構成のバッファ回路を基本回
路として、図９および図１１に示す走査パルス発生回路
およびその出力の増幅用バッファを構成できるのは言う
までもない。また、以上の本実施例の説明は、基本回路
の第１のＭＩＳＴの第１の電極を電源に接続している
が、電源ではなく入力端子Ｄに接続し、ゲート電極と共
通の信号を入力する接続形式にしても全く同様に動作す
る。（実施例６）図１４は実施例にかかるバッファ回路であ
り、図２３と同様の構成をとる部分については同一符号
を付している。

【０１３７】ＭＩＳＴＴｒ1 、Ｔｒ2 、Ｔｒ3 は従来例
と同様に接続され、端子Ｃ1 ，Ｃ1′には図２３の端子
Ｃと同様に同期パルスが印加される。本実施例において
は、第４〜第８のＭＩＳＴＴｒ4 〜Ｔｒ8 および容量Ｃ
Ｂが追加され、第４のＭＩＳＴＴｒ4 の第１の電極をノ
ードＡに、第２の電極はアースに、ゲート電極は、第
５、６、７および８のＭＩＳＴＴｒ5 、Ｔｒ6 、Ｔｒ7
、Ｔｒ8 の第１の電極に接続される。このノードを便
宜上ノードＨＧと称することにする。第５および第６の
ＭＩＳＴＴｒ5 、Ｔｒ6 の第２の電極は共通に電源Ｂに
接続され、また第７および第８のＭＩＳＴＴｒ7 、Ｔｒ
8 の第２の電極はアースに接続される。第５のＭＩＳＴ
Ｔｒ5 のゲート電極に接続される端子Ｃ2 には、端子Ｃ
1 ，Ｃ1 ′に印加される同期パルスとは逆相の同期パル
スを印加し、第６のＭＩＳＴＴｒ6 のゲート電極はリセ
ット端子Ｒに接続する。第７のＭＩＳＴＴｒ7 のゲート
電極は、入力端子Ｄに接続され、第８のＭＩＳＴＴｒ8
のゲート電極は、出力端子Ｑに接続される。さらに、容
量ＣＢの第１の電極はノードＨＧに、また、第２の電極
は端子Ｃ1 ′に接続され、第２のＭＩＳＴＴｒ2 の第２
の電極に印加されるのと同じ同期パルスが印加される。

【０１３８】本回路の動作を図１５のタイミングチャー
トを参照して説明する。従来例と同様、以下の説明は、
ＮチャネルＭＩＳＴを例に取り正論理を用いて行うが、
Ｐチャネルについても電圧の極性を逆にすれば全く同様
に説明できる。

【０１３９】時刻ｔ0 において、入力端子Ｄは“０”、
リセット端子Ｒは“０”、出力端子Ｑは“０”、同期パ
ルスの端子Ｃ2 は“０”であるとし、同期パルスの端子
Ｃ1，Ｃ1 ′およびノードＨＧは“１”であるとする。
この状態では、ＭＩＳＴＴｒ4 がＯＮ状態にあるためノ
ードＡは“０”にリセットされている。

【０１４０】時刻ｔ1 において、同期パルス端子Ｃ1 は
“１”から“０”へ、また、同期パルス端子Ｃ2 は
“０”から“１”へ変化する。同時に、入力端子Ｄが
“１”に変化する。これにより、ＭＩＳＴＴｒ7 がＯＮ
状態となり、ノードＨＧはＭＩＳＴＴｒ7 を通して放電
が行われ確実に“０”にリセットされる。これにより、
いままでＯＮ状態にあったＭＩＳＴＴｒ4 がＯＦＦ状態
になりノードＡはフローティング状態になる。また、Ｍ
ＩＳＴＴｒ1 は入力端子Ｄが“１”になったことでＯＮ
状態になるため、フローティングになっているノードＡ
は端子Ｂに接続されている電源により充電され“１”と
なる。このとき、ＭＩＳＴＴｒ2 の第１、第２の電極す
なわち、端子Ｃ1 と出力端子Ｑは、それぞれ“０”のた
め、ＭＩＳＴＴｒ2 は動作しない。

【０１４１】時刻ｔ2 において、同期パルス端子Ｃ1 は
“０”から“１”へ、また、同期パルス端子Ｃ2 は
“１”から“０”へ変化する。同期パルス端子Ｃ1 が
“１”になると、ＭＩＳＴＴｒ2 の第１と第２の電極の
間に電位差が生じ、かつゲート電極であるノードＡが
“１”の状態であるためＭＩＳＴＴｒ2 がＯＮ状態とな
り、出力端子Ｑは“１”になる。この時、ノードＡの電
位は、時刻ｔ2 で保持していた値より、容量Ｃｂによる
ブートストラップ効果により、同期パルスが重畳される
ために、さらに高い電位となり、ノードＡを電源電圧以
上に持ち上げることが可能である。このため、出力端子
Ｑで得られる“１”は、ＭＩＳＴＴｒ2 のしきい値電圧
に関係なく同期パルスの電圧に等しい高い電圧を得るこ
とができる。出力端子Ｑが“１”になることでＭＩＳＴ
Ｔｒ8 がＯＮ状態となるため、入力端子Ｄが“０”に変
化してＭＩＳＴＴｒ7 がＯＦＦ状態となっても、ノード
ＨＧは“０”を保持する。その結果、入力端子Ｄが
“０”に変化しＭＩＳＴＴｒ1 がＯＦＦ状態となっても
ノードＡの電位は“１”に保持することができる。

【０１４２】次に、時刻ｔ3 において、同期パルス端子
Ｃ1 は“１”から“０”へ、また、同期パルス端子Ｃ2
は０”から“１”へ変化する。同期パルス端子Ｃ1 が
“０”になると、ＭＩＳＴＴｒ2 は出力端子Ｑが
“１”、ゲート電極であるノードＡは“１”のままであ
るため、時刻ｔ2 の時とは逆方向にＯＮ状態となり、出
力端子Ｑから端子Ｃ1 に向かって電流が流れ、出力端子
Ｑを“０”に引き下げるリセット動作を行う。これによ
り、ＭＩＳＴＴｒ8 はＯＦＦ状態となり、ＭＩＳＴＴｒ
5 はＯＮ状態になり、ノードＨＧは“１”になり、ＭＩ
ＳＴＴｒ4 はＯＮ状態になり、ノードＡをさらに確実に
“０”にリセットすることができる。

【０１４３】時刻ｔ4 において、同期パルス端子Ｃ1 は
“０”から“１”へ、また、同期パルス端子Ｃ2 は
“１”から“０”へ変化する。このとき、ＭＩＳＴＴｒ
5 はＯＦＦ状態になり、ノードＨＧはフローティング状
態となり、“１”を保持するが、同期パルス端子Ｃ1 ′
が“０”から“１”に立ち上がるため、この立ち上がり
が容量ＣＢを介してノードＨＧを電源電圧よりさらに高
い“１”の状態にする。この結果、リセット用のＭＩＳ
ＴＴｒ4 のゲート電極には電源電圧より高い電圧が印加
されることになり、ノードＡの電位は“０”にリセット
されているためＭＩＳＴＴｒ２はＯＮ状態にはならず、
入力端子Ｄが“１”になった時にのみ動作するバッファ
回路として機能する。

【０１４４】以上のように本実施例では、容量ＣＢを介
したブートストラップの効果によりノードＨＧに電源電
圧以上の電圧を発生させ、リセット用ＭＩＳＴＴｒ4 に
よりリセット動作させることができる。このとき、リセ
ット用のＭＩＳＴＴｒ4 のゲート電圧は、従来例の図２
３のＭＩＳＴＴｒ3 に印加するゲート電圧より容易に高
くでき、ＭＩＳＴのしきい値電圧のシフトがあった場合
でも確実にリセットすることができる。このため、十分
にリセットができなくなって、誤動作が生じるまでの動
作時間も長くすることができる。このように本発明によ
り、信頼性の高い回路をひとつの電源電圧で提供するこ
とができる。

【０１４５】なお、リセット端子Ｒにゲート電極が接続
されたＭＩＳＴＴｒ3 、Ｔｒ6 はリセット端子Ｒに入力
があった場合にノードＡおよびノードＨＧをそれぞれ
“０”、“１”にリセットすることができるため、入力
信号Ｄが入力されないタイミングで適宜入力することで
補助的なリセット動作を行うことができる。このＭＩＳ
ＴＴｒ3 の働きは従来例の場合と全く同様であり、一般
的には図１５に示すように出力端子Ｑが立ち下がるタイ
ミングで入力して、出力端子Ｑをリセットする手助けを
する。

【０１４６】図１４における（ｂ）は同図中の回路
（ａ）を基本回路としてシンボル化した図を示す。（実施例７）図１６に、上述のバッファ回路を基本回路
とし、基本回路の出力端子は次段の基本回路の入力端子
に継続接続した走査パルス発生回路を示す。同図におい
ては、１００は図１４（ｂ）に示したシンボルを示し、
継続接続された初めの４段を示している。また、各リセ
ット端子は１段後の出力端子に接続される。φ1 、φ2
は位相の異なる同期パルス、Ｄは入力パルス端子であ
る。また、基本回路のノードＡおよびノードＨＧにあた
る各段でのノードを説明の便宜上、それぞれＡ1〜Ａ4
、ＨＧ1 〜ＨＧ4 とし、出力端子をＱ1 〜Ｑ4 、リセ
ット端子をＲ1 〜Ｒ4 とする。

【０１４７】図１６の回路の動作を図１７のタイミング
チャートを参照して説明する。

【０１４８】時刻ｔ0 において、入力端子Ｄは“０”、
出力端子Ｑ1 〜Ｑ4 は“０”、したがってリセット端子
Ｒ1 〜Ｒ4 は“０”、同期パルスφ2 は“０”であると
し、同期パルスφ1 および各段のノードＨＧは“１”で
あるとする。この状態では、各段のＭＩＳＴＴｒ4 がＯ
Ｎ状態にあるため各段のノードＡは“０”にリセットさ
れている。

【０１４９】時刻ｔ1 において、入力端子Ｄに入力パル
スが入力され、“１”に変化すると、１段目の基本回路
は第１の実施例の動作と同様に動作する。

【０１５０】時刻ｔ2 では、立ち上がる同期パルスφ1
に同期した出力信号Ｑ1 が得られる。この出力信号Ｑ1
は２段目のＭＩＳＴＴｒ7 をＯＮ状態にし、ノードＨＧ
2 を“０”にすると同時に、２段目のＭＩＳＴＴｒ1 を
ＯＮ状態とし、ノードＡ2 が“１”に変化する。

【０１５１】時刻ｔ3 においては、ノードＡ2 が“１”
であるため、同期パルスφ2 が“１”になると、１段目
と同様に同期パルスφ2 に同期した出力信号Ｑ2 が出力
される。また、これと同時に同期パルスφ1 は時刻ｔ3
で立ち下がるため、１段目のＭＩＳＴＴｒ2 が出力信号
Ｑ1 をリセットする。さらに、出力信号Ｑ2 は１段目の
リセット信号Ｒ1 となるため、１段目のノードＡ1 を
“０”に、ノードＨＧ1を“１”に確実にリセットす
る。出力信号Ｑ2 は、３段目の入力信号になり、ノード
Ａ3 を“１”にする。

【０１５２】時刻ｔ4 において、同期パルスφ2 は立ち
下がるため、２段目のＭＩＳＴＴｒ2 が出力信号Ｑ2 を
リセットする。また、同期パルスφ1 は再び立ち上が
り、ノードＡ3 は“１”であるので出力信号Ｑ3 が
“１”となる。このとき、ノードＡ1 はすでに“０”に
リセットされているため出力信号Ｑ1 は“１”にはなら
ない。さらに、出力信号Ｑ3 は２段目のリセット信号Ｒ
2 となるため、２段目のノードＡ2 を“０”に、ノード
ＨＧ2 を“１”に確実にリセットする。

【０１５３】以下、同様にして同期パルスφ1 、φ2 に
同期した出力信号Ｑ4 、Ｑ5 、・・・が得られる。

【０１５４】以上のように各段の容量ＣＢを介したブー
トストラップの効果により各段のノードＨＧに電源電圧
以上の電圧を発生させ、各段のリセット用ＭＩＳＴＴｒ
4 によりリセット動作させることができる。このとき、
リセット用のＭＩＳＴＴｒ4のゲート電圧は、従来例の
図２３のＴｒ3 に印加するゲート電圧より容易に高くで
き、ＭＩＳＴのしきい値電圧のシフトがあった場合でも
確実にリセットすることができる。このため、十分にリ
セットができなくなって、誤動作が生じるまでの動作時
間も長くすることができる。このように本発明により、
信頼性の高い回路をひとつの電源電圧で提供することが
できる。

【０１５５】なお、図１６においては各段のリセット信
号Ｒを１段後の出力信号を入力しているが、これに限る
ことなく適宜後段からリセット信号を入力すればよい。（実施例８）図１８に、図１６の走査パルス発生回路と
このパルス発生回路の出力を上述の基本バッファ回路を
用いて増幅し、光電変換素子の信号読みだし用ＭＩＳＴ
ＳＷ1 〜ＳＷ4 を駆動する回路を示す。

【０１５６】１００は前述の基本回路となるバッファ部
であり、内部の構成は図１４と同じである。

【０１５７】φ1 、φ2 は位相の異なる同期パルス、φ
3 、φ4 はバッファ回路用の位相の異なる同期パルス、
Ｄは入力パルス端子、Ｂは電源端子である。

【０１５８】パルス発生回路の出力端子Ｑ1 〜Ｑ4 は、
それぞれバッファ回路の入力端子に接続され、バッファ
回路の出力端子Ｖ1 〜Ｖ4 は、読出し用ＭＩＳＴのゲー
ト電極と、前段のバッファ回路のリセット端子にそれぞ
れ接続される。

【０１５９】各読出し用ＭＩＳＴＳＷ1 〜ＳＷ4 の第１
の電極は、各光電変換素子Ｓ1 〜Ｓ4 の第１の電極に、
ＭＩＳＴＳＷ1 〜ＳＷ4 の第２の電極は、それぞれ共通
信号線１０に接続される。共通信号線１０は読出し用Ｍ
ＩＳＴにより読みだされる信号を検出する信号検出器１
１に接続される。光電変換素子Ｓ1 〜Ｓ4 の第２の電極
は、それぞれ電源線１２に共通に接続される。また、各
光電変換素子Ｓ1 〜Ｓ4 の第１の電極とアースの間に
は、蓄積容量ＣＳ1 〜ＣＳ4 が接続される。

【０１６０】このように構成された光電変換装置のパル
ス発生回路部の動作は、先に図１７に示したタイミング
チャートと全く同様に行われる。また、パルス発生回路
部の出力端子Ｑ1 〜Ｑ4 からの出力を増幅するバッファ
部の動作も、パルス発生回路の動作における同期パルス
φ1 、φ2 を同期パルスφ3 、φ4 に置き換えた動作と
なるため、ここでは詳しい説明は省略し、動作のタイミ
ングチャートを図１９に示す。

【０１６１】このとき各バッファ回路のノードＨＧには
電源電圧より高い電圧が印加され、ＭＩＳＴのしきい値
電圧のシフトがあった場合でも確実にリセットすること
ができる。このため、十分にリセットができなくなっ
て、誤動作が生じるまでの動作時間も長くすることがで
きる。このようにして得られた走査パルスにより、読出
し用ＭＩＳＴＳＷ1 〜ＳＷ4 が順次駆動され、蓄積容量
ＣＳ1 〜ＣＳ4 に蓄積されている光電変換素子Ｓ1 〜Ｓ
4 の信号電荷を共通信号線１０を介して、信号検出器１
１に読み出すことができる。（実施例９）図２３に示す従来のバッファ回路におい
て、同期パルスが“１”になったときに、出力端子Ｑが
“０”になるか“１”になるかは、ノードＡの電位が
“０”か“１”により決定される。このため、誤動作の
防止は、図１４に示したようにノードＡの電位を確実に
リセットしておくことでほぼ達成されるが、さらに動作
を確実なものにするため、出力端子Ｑもリセットするこ
とが望ましい。

【０１６２】図２０は図１４の実施例にかかるバッファ
回路の信頼性をさらに高めるため、出力端子Ｑにも、リ
セット用ＭＩＳＴＴｒ９およびＴｒ１０を追加した本発
明の他の実施例である。

【０１６３】ＭＩＳＴＴｒ９、Ｔｒ１０の第１の電極は
出力端子Ｑに、第２の電極は電源電圧（この場合はアー
ス）に、ＭＩＳＴＴｒ９のゲート電極はリセット端子Ｒ
に、ＭＩＳＴＴｒ１０のゲート電極はノードＨＧにそれ
ぞれ接続されている。

【０１６４】図２０の回路の動作は、図７の回路の動作
とほぼ同様で、リセット端子Ｒにリセット信号が入力さ
れ、リセット用ＭＩＳＴＴｒ3 がＯＮ状態となりノード
Ａをリセットするとき、同時にＭＩＳＴＴｒ９がＯＮ状
態となり出力端子Ｑをリセットする。また、ノードＨＧ
が“１”のときは、ＭＩＳＴＴｒ4 がＯＮ状態となり、
ノードＡをリセットすると同時に、ＭＩＳＴＴｒ１０が
ＯＮすることになり、出力端子Ｑを確実にリセットす
る。これにより、出力端子Ｑは、入力信号が“１”にな
るとき以外は、電源電圧以上のゲート電圧が印加された
ＭＩＳＴＴｒ１０によりリセットされることになり、非
常に安定な動作が行えるようになる。

【０１６５】ＭＩＳＴのしきい値電圧のシフトがあった
場合でも確実にリセットすることができ、十分にリセッ
トができなくなって、誤動作が生じるまでの動作時間も
長くすることができるのは前述の通りである。

【０１６６】また、図２０のように出力端子Ｑにもリセ
ット用ＭＩＳＴＴｒ９、Ｔｒ１０を接続した構成のバッ
ファ回路を基本回路として、図１６および図１８に示す
走査パルス発生回路およびその出力の増幅用バッファを
構成できるのは言うまでもない。

【０１６７】また、以上の本実施例の説明は、基本回路
の第１のＭＩＳＴの第１の電極を電源に接続している
が、電源ではなく入力端子Ｄに接続し、ゲート電極と共
通の信号を入力する接続形式にしても全く同様に動作す
る。

【０１６８】

【発明の効果】以上説明したように、本発明によれば、
スイッチ素子をＮ個毎にまとめて、その制御線を共通と
し、この制御線を走査するシフトレジスタを薄膜トラン
ジスタで構成することにより、実質的な走査速度を遅く
することなく低価格の電子回路装置を提供できる。

【０１６９】また別の発明によれば、バッファ回路に複
数のリセット用トランジスタを設けることで、リセット
用のトランジスタのＯＮのデューティを、従来例に比べ
て低下させることができ、トランジスタのしきい値電圧
のシフト量を低下させることができる。このため、十分
にリセットができなくなって、誤動作が生じるまでの動
作時間を長くすることができ、信頼性の高い回路を、従
来の回路構成を大幅に変更することなく提供することが
可能となる。

【０１７０】更に、別の発明によれば、容量素子の一端
に同期パルスを印加して、ブートストラップ効果により
電源電圧以上の電圧を発生させ、この電圧をリセット用
トランジスタのゲート電極に印加することで、しきい値
電圧がシフトしても実質的にＯＮ電流の低下を抑えるこ
とができ、確実にリセットすることが可能となる。この
ため、十分にリセットができなくなって、誤動作が生じ
るまでの動作時間を長くすることができ、信頼性の高い
バッファ回路を簡易な構成で供給することが可能とな
る。

【図面の簡単な説明】

【図１】本発明の一実施例による光電変換装置の回路図
である。

【図２】本発明の一実施例による光電変換装置の駆動方
法を説明する為のタイミングチャートである。

【図３】本発明の一実施例による光電変換装置の製造方
法の前半の工程を説明する為の模式図である。

【図４】本発明の一実施例による光電変換装置の製造方
法の後半の工程を説明する為の模式図である。

【図５】本発明の一実施例による光電変換装置を情報処
理装置に搭載した様子を示す模式図である。

【図６】本発明の電子回路装置の一例を説明する為のブ
ロック図である。

【図７】本発明の実施例２におけるバッファ回路を示す
回路図である。

【図８】図７に示す回路の動作を示すタイミングチャー
トである。

【図９】本発明の実施例３における走査パルス発生回路
を示す回路図である。

【図１０】図９に示す回路の動作を示すタイミングチャ
ートである。

【図１１】本発明の実施例４における走査パルス発生回
路を用いた光電変換素子の駆動回路を示す回路図であ
る。

【図１２】図１１に示す回路の動作を示すタイミングチ
ャートである。

【図１３】本発明の実施例５におけるバッファ回路を示
す回路図である。

【図１４】本発明の実施例６におけるバッファ回路を示
す回路図である。

【図１５】図１４に示す回路の動作を示すタイミングチ
ャートである。

【図１６】本発明の実施例７における走査パルス発生回
路を示す回路図である。

【図１７】図１６に示す回路の動作を示すタイミングチ
ャートである。

【図１８】本発明の実施例８における走査パルス発生回
路を用いた光電変換素子の駆動回路を示す回路図であ
る。

【図１９】図１８に示す回路の動作を示すタイミングチ
ャートである。

【図２０】本発明の実施例９におけるバッファ回路を示
す回路図である。

【図２１】従来の光電変換装置の回路図である。

【図２２】従来の光電変換装置の駆動方法を説明する為
のタイミングチャートである。

【図２３】従来のバッファ回路を示す回路図である。

【図２４】図２３の従来のバッファ回路の動作を説明す
る為のタイミングチャートである。

【図２５】従来のバッファ回路を示す回路図である。

【図２６】図２３の従来のバッファ回路の誤動作のよう
すを説明する為のタイミングチャートである。

【図２７】図２３の従来のバッファ回路の動作を説明す
る為のタイミングチャートである。

【図２８】ゲート電圧印加時間としきい値電圧の変化を
示すグラフである。

【図２９】薄膜トランジスタのゲート・ソース間電圧と
ソース・ドレイン間電流との関係を示すグラフである。

【符号の説明】

ＰＥ₁₁〜ＰＥ_nm 光電変換素子Ｃ₁₁〜Ｃ_nm コンデンサーＳＷ₁₁〜ＳＷ_nm スイッチングトランジスタＳ１〜ＳｎシフトレジスタＬ１〜Ｌｎ共通線Ｐ₁ 〜Ｐ_n 出力端子Ｔｒ1 〜Ｔｒ9 ＭＩＳ型電界効果トランジスタ（ＭＩ
ＳＴ）Ｌ負荷ＡノードＢ電源端子Ｃ同期パルス端子Ｄ入力端子Ｑ出力端子Ｒ，Ｒ’ リセット端子２１基板２２第１の金属層２２−１フォトダイオード下電極２２−２ＴＦＴゲート電極２２−３配線マトリクスの下電極２３ｐ型ａ−Ｓｉ：Ｈ層２３−１第１のアモルファス窒化シリコン膜２３−２第２のアモルファス窒化シリコン膜２４イントリンシックａ−Ｓｉ：Ｈ層２５ｎ型ａ−Ｓｉ：Ｈ層２６第２の金属層２６−１ＩＴＯ２７絶縁層２８−１イントリンシックａ−Ｓｉ：Ｈ層２８−２ｎ型ａ−Ｓｉ：Ｈ層２９第２の金属層２９−４金属層２９−５ドレイン電極２９−６ソース電極３０フォトダイオード３１ＴＦＴ３１−ａ転送用ＴＦＴ３１−ｂ充電用ＴＦＴ３２配線マトリクス３２−１ゲート配線マトリクス３２−２信号配線マトリクス３４ゲート駆動部３５信号駆動部Ｐ原稿Ｌ入射光Ｗ窓部

フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｎ 1/034 9070−5Ｃ 5/66 １０２Ａ 9068−5Ｃ (72)発明者水谷英正東京都大田区下丸子３丁目30番２号キヤノン株式会社内

Claims

【特許請求の範囲】

【請求項１】一列アレイ状に配されたＭ×Ｎ個の機能
素子と、前記Ｍ×Ｎ個の機能素子にそれぞれ対応して設
けられたＭ×Ｎ個のスイッチ素子と、Ｍ個の出力線を有
するシフトレジスタと、Ｎ個の選択線を有する選択回路
と、を有する電子回路装置において、前記Ｍ×Ｎ個のスイッチ素子の制御線はＮ個毎共通に接
続されてＭ個設けられ、前記Ｍ個の制御線はそれぞれ、
前記シフトレジスタの前記Ｍ個の出力線に接続されてお
り、前記Ｍ×Ｎ個のスイッチ素子の入力及び／又は出力線は
Ｍ個毎共通に接続されてＮ個設けられ、前記Ｎ個の入力
及び／又は出力線はそれぞれ、前記選択回路の前記Ｎ個
の選択線に接続されており、前記シフトレジスタを構成するトランジスタは薄膜トラ
ンジスタであり、前記選択回路を構成するトランジスタは単結晶半導体の
活性領域を有するトランジスタであることを特徴とする
電子回路装置。
【請求項２】前記機能素子は光電変換素子であること
を特徴とする請求項１に記載の電子回路装置。
【請求項３】前記機能素子は液晶素子であることを特
徴とする請求項１に記載の電子回路装置。
【請求項４】前記スイッチ素子はトランジスタである
ことを特徴とする請求項１に記載の電子回路装置。
【請求項５】前記スイッチ素子は薄膜素子であること
を特徴とする請求項１に記載の電子回路装置。
【請求項６】前記シフトレジスタは位相の異なる２つ
のクロック信号が入力される端子を有していることを特
徴とする請求項１に記載の電子回路装置。
【請求項７】前記シフトレジスタは、第１のトランジ
スタのゲート電極を入力端子に接続し、該第１のトラン
ジスタの主電極を第２のトランジスタのゲート電極に接
続し、前記第２のトランジスタの主電極を前記出力線と
し、前記第２のトランジスタの前記ゲート電極には複数
のリセット用トランジスタが接続され該複数のリセット
用トランジスタのゲート電極には異なるリセットパルス
が印加される構成のバッファ回路を含んでいることを特
徴とする請求項１に記載の電子回路装置。
【請求項８】前記選択回路はマルチプレクサを有する
ことを特徴とする請求項１に記載の電子回路装置。
【請求項９】前記スイッチ素子と前記シフトレジスタ
とは同一基板上に設けられており、前記基板上には前記
選択回路を具備する半導体集積回路が設けられているこ
とを特徴とする請求項１に記載の電子回路装置。
【請求項１０】前記電子回路装置は、更に中央演算回
路を有することを特徴とする請求項１に記載の電子回路
装置。
【請求項１１】前記電子回路装置は、更に電話線を介
して信号の出力を行う伝送回路を有する請求項１に記載
の電子回路装置。
【請求項１２】前記電子回路装置は、更に記録を行う
ヘッドを制御する記録制御回路を有する請求項１に記載
の電子回路装置。
【請求項１３】前記ヘッドは熱エネルギーを利用して
インクを吐出するインクジェトヘッドである請求項１２
に記載の電子回路装置。
【請求項１４】前記薄膜トランジスタは非単結晶シリ
コンからなる活性層を有している請求項１に記載の電子
回路装置。
【請求項１５】前記非単結晶シリコンはアモルファス
シリコンであることを特徴とする請求項１４に記載の電
子回路装置。
【請求項１６】前記アモルファスシリコンは水素化ア
モルファスシリコンであることを特徴とする請求項１５
に記載の電子回路装置。
【請求項１７】第１のトランジスタのゲート電極を入
力端子とし、前記第１のトランジスタの第１の主電極を
電源に接続するか、もしくは、前記入力端子に接続し、
前記第１のトランジスタの第２の主電極を、第２のトラ
ンジスタのゲート電極に接続し、前記第２のトランジス
タの第１の主電極を出力端子とし、前記第２のトランジ
スタの第２の主電極に同期パルスを印加し、前記第２のトランジスタのゲート電極に、複数のリセッ
ト用トランジスタをそれぞれ接続し、前記複数のリセッ
ト用トランジスタのそれぞれのゲート電極に、それぞれ
異なるタイミングのリセットパルスを印加することを特
徴とする電子回路装置。
【請求項１８】前記出力端子に複数のトランジスタの
第１の主電極をそれぞれ接続し、該複数のトランジスタ
の第２の主電極をそれぞれ電源に接続し、該複数のトラ
ンジスタのそれぞれのゲート電極に、それぞれ異なるタ
イミングのリセットパルスを印加することを特徴とする
請求項１７記載の電子回路装置。
【請求項１９】前記トランジスタが絶縁基板上に形成
された薄膜トランジスタであることを特徴とする請求項
１７記載の電子回路装置。
【請求項２０】前記トランジスタの半導体層が非晶質
シリコンで形成されていることを特徴とする請求項１７
記載の電子回路装置。
【請求項２１】第１のトランジスタのゲート電極を入
力端子とし、前記第１のトランジスタの第１の主電極を
電源に接続するか、もしくは、前記入力端子に接続し、
前記第１のトランジスタの第２の主電極を、第２のトラ
ンジスタのゲート電極に接続し、前記第２のトランジス
タの第１の主電極を出力端子とし、前記第２のトランジ
スタの第２の主電極には同期パルスを印加し、前記第２のトランジスタのゲート電極に、リセット用ト
ランジスタを接続し、前記リセット用トランジスタのゲ
ート電極に、容量素子を介して前記同期パルスを印加
し、電源電圧以上の電圧を前記リセット用トランジスタ
のゲート電極に印加することを特徴とする電子回路装
置。
【請求項２２】前記出力端子に複数のトランジスタの
第１の主電極をそれぞれ接続し、前記複数のトランジス
タの第２の主電極をそれぞれ電源に接続し、前記複数の
トランジスタのそれぞれのゲート電極に、それぞれ異な
るタイミングのリセットパルスを印加することを特徴と
する請求項２１記載の電子回路装置。
【請求項２３】前記トランジスタが絶縁基板上に形成
された薄膜トランジスタであることを特徴とする請求項
２１記載の電子回路装置。
【請求項２４】前記トランジスタの半導体層が非晶質
シリコンで形成されたことを特徴とする請求項２１記載
の電子回路装置。