JP3416432B2 - 光電変換装置及びその駆動方法 - Google Patents
光電変換装置及びその駆動方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、光電変換装置およ
びその駆動方法、詳しくはスキャナーやＸ線撮像装置に
用いられ、光電変換素子とスイッチ素子からなる画素を
１次元的あるいは２次元的に配列してなる光電変換装置
とその駆動方法に関するものである。
びその駆動方法、詳しくはスキャナーやＸ線撮像装置に
用いられ、光電変換素子とスイッチ素子からなる画素を
１次元的あるいは２次元的に配列してなる光電変換装置
とその駆動方法に関するものである。
【０００２】
【従来の技術】近年、スキャナーやデジタル複写機、Ｘ
線撮像装置の読み取り系として水素化アモルファスシリ
コン（ａ−Ｓｉ）に代表される半導体材料を用いて、光
電変換素子および信号処理部を大面積の基板に形成して
読みとる１次元あるいは２次元のセンサが実用化されて
いる。特にａ−Ｓｉは光電変換材料としてだけでなく、
薄膜電界効果トランジスタ（ＴＦＴ）の半導体材料とし
ても用いることができるので、光電変換半導体層とＴＦ
Ｔとを同時に形成できるという利点がある。
線撮像装置の読み取り系として水素化アモルファスシリ
コン（ａ−Ｓｉ）に代表される半導体材料を用いて、光
電変換素子および信号処理部を大面積の基板に形成して
読みとる１次元あるいは２次元のセンサが実用化されて
いる。特にａ−Ｓｉは光電変換材料としてだけでなく、
薄膜電界効果トランジスタ（ＴＦＴ）の半導体材料とし
ても用いることができるので、光電変換半導体層とＴＦ
Ｔとを同時に形成できるという利点がある。
【０００３】図８は従来の光センサの層構成の模式的断
面図である。図９は従来の光センサの駆動方法を示す模
式的回路図である。
面図である。図９は従来の光センサの駆動方法を示す模
式的回路図である。
【０００４】図８は光電変換素子の例として、ｐｉｎ型
フォトダイオードの符号と層断面構成を示している。図
中１は絶縁基板、２は下部電極、３はｐ型半導体層（以
下、ｐ層と称する）、４は真性半導体層（以下、ｉ層と
称する）、５はｎ型半導体層（以下、ｎ層と称する）、
６はＩＴＯ等の透明電極である。図９はこの光電変換素
子の電源バイアスと供給電流の測定方法の回路図を示
す。図９において、７は上記ｐｉｎ型フォトダイオード
の光電変換素子を記号化して表したものであり、８は電
源、９は電流アンプなどの検出部を示したものである。
図中のフォトダイオード７のカソードは図８に示した透
明電極６側、フォトダイオード７のアノードで示された
方向は図８中の下部電極２側であり、電源８はアノード
側に対しカソード側に正の電圧が加わるように設定され
ている。
フォトダイオードの符号と層断面構成を示している。図
中１は絶縁基板、２は下部電極、３はｐ型半導体層（以
下、ｐ層と称する）、４は真性半導体層（以下、ｉ層と
称する）、５はｎ型半導体層（以下、ｎ層と称する）、
６はＩＴＯ等の透明電極である。図９はこの光電変換素
子の電源バイアスと供給電流の測定方法の回路図を示
す。図９において、７は上記ｐｉｎ型フォトダイオード
の光電変換素子を記号化して表したものであり、８は電
源、９は電流アンプなどの検出部を示したものである。
図中のフォトダイオード７のカソードは図８に示した透
明電極６側、フォトダイオード７のアノードで示された
方向は図８中の下部電極２側であり、電源８はアノード
側に対しカソード側に正の電圧が加わるように設定され
ている。
【０００５】図８に示されるように、外部から光が入射
し、ｎ層を介してｉ層４に吸収されると、電子とホール
が発生する。ｉ層４には電源８により電界が印加されて
いるため、電子はカソード側、すなわちｎ層５を通過し
て透明電極６に移動し、ホールはアノード側すなわち下
部電極２側に移動する。こうして光センサに光電流が流
れる。また、外部から光が入射しない場合には電子もホ
ールも発生せず、透明電極６内のホールはｎ層５が注入
阻止層として働き、下部電極２内の電子はｐ層３が注入
阻止層として働くため、光電流は流れない。このように
外部光の有無によって光電流が変化し、これを検出部９
で検出すれば、光量に応じて電流値が変化して光センサ
として動作する。
し、ｎ層を介してｉ層４に吸収されると、電子とホール
が発生する。ｉ層４には電源８により電界が印加されて
いるため、電子はカソード側、すなわちｎ層５を通過し
て透明電極６に移動し、ホールはアノード側すなわち下
部電極２側に移動する。こうして光センサに光電流が流
れる。また、外部から光が入射しない場合には電子もホ
ールも発生せず、透明電極６内のホールはｎ層５が注入
阻止層として働き、下部電極２内の電子はｐ層３が注入
阻止層として働くため、光電流は流れない。このように
外部光の有無によって光電流が変化し、これを検出部９
で検出すれば、光量に応じて電流値が変化して光センサ
として動作する。
【０００６】しかしながらこのような光センサには以下
に示す問題点がある。
に示す問題点がある。
【０００７】注入阻止層が２層必要なため、各層の成
膜条件を最適化、特に各層界面の制御が難しく、膜中の
欠陥などにより、ダーク電流が生じて、結果として高Ｓ
／Ｎのセンサを実現できない。
膜条件を最適化、特に各層界面の制御が難しく、膜中の
欠陥などにより、ダーク電流が生じて、結果として高Ｓ
／Ｎのセンサを実現できない。
【０００８】また従来の光センサを、光電変換された
電荷を転送する機能等を有するＴＦＴ等と同一基板状に
成膜する場合、従来の光センサの層構成が透明電極、ｐ
層、ｉ層、ｎ層、電極という構成であるのに対し、ＴＦ
Ｔの層構成が電極、絶縁膜、ｉ層、ｎ層、電極という構
成で、両者の層構成が異なるために同一のプロセスで両
者を形成することができず、複雑な製造工程を余儀なく
され、コストや歩留まりの点で不利となる。
電荷を転送する機能等を有するＴＦＴ等と同一基板状に
成膜する場合、従来の光センサの層構成が透明電極、ｐ
層、ｉ層、ｎ層、電極という構成であるのに対し、ＴＦ
Ｔの層構成が電極、絶縁膜、ｉ層、ｎ層、電極という構
成で、両者の層構成が異なるために同一のプロセスで両
者を形成することができず、複雑な製造工程を余儀なく
され、コストや歩留まりの点で不利となる。
【０００９】
【発明が解決しようとする課題】本発明の目的は上記問
題点を除去するものであり、Ｓ／Ｎ比が高く、特性が安
定している光電変換装置、およびその駆動方法を提供す
ることを目的としている。
題点を除去するものであり、Ｓ／Ｎ比が高く、特性が安
定している光電変換装置、およびその駆動方法を提供す
ることを目的としている。
【００１０】また本発明はＴＦＴと同一プロセスで形成
可能な光電変換装置、およびその駆動方法を提供するこ
とを目的としている。
可能な光電変換装置、およびその駆動方法を提供するこ
とを目的としている。
【００１１】さらに本発明は画素を１次元あるいは２次
元状に多数配列した光電変換装置の読み出し速度の高速
化を実現することを目的としている。
元状に多数配列した光電変換装置の読み出し速度の高速
化を実現することを目的としている。
【００１２】
【課題を解決するための手段】本発明は上記問題点を解
決するための手段として、絶縁基板上に、第１の電極層
と、正負の異なる第１、第２のキャリアの通過を阻止す
る絶縁層と、半導体層と、第１キャリア注入阻止層と、
第２の電極層とを積層した光電変換素子と、更に、第
１、第２の主電極を有する第１のスイッチ素子と、制御
可能な第１の電源と、読み出し回路とを備え、前記光電
変換素子の第１の電極層と前記第１のスイッチ素子の第
１の主電極を接続し、前記光電変換素子の第２の電極層
を前記第１の電源に接続し、前記第１のスイッチ素子の
第２の主電極を前記読み出し回路に接続した光電変換装
置において、前記読み出し回路は容量素子と第２のスイ
ッチ素子とを有し、前記容量素子の一方の端子が前記第
１のスイッチ素子の第２の主電極に接続され、前記第２
のスイッチ素子の一方の端子が前記第１のスイッチ素子
の第２の主電極に接続され、前記第２のスイッチ素子の
他方の端子が第２の電源に接続されるか又は接地され、
前記光電変換素子の第２の電極層に対し、前記第１の電
源より前記第１のキャリアを前記半導体層から前記第２
の電極層に導く方向に電界を印加するリフレッシュ駆動
の際に、前記第１のスイッチ素子及び前記第２のスイッ
チ素子を導通させて、前記光電変換素子の第１の電極層
側の電位を固定させることを特徴とする光電変換装置を
提供する。
決するための手段として、絶縁基板上に、第１の電極層
と、正負の異なる第１、第２のキャリアの通過を阻止す
る絶縁層と、半導体層と、第１キャリア注入阻止層と、
第２の電極層とを積層した光電変換素子と、更に、第
１、第２の主電極を有する第１のスイッチ素子と、制御
可能な第１の電源と、読み出し回路とを備え、前記光電
変換素子の第１の電極層と前記第１のスイッチ素子の第
１の主電極を接続し、前記光電変換素子の第２の電極層
を前記第１の電源に接続し、前記第１のスイッチ素子の
第２の主電極を前記読み出し回路に接続した光電変換装
置において、前記読み出し回路は容量素子と第２のスイ
ッチ素子とを有し、前記容量素子の一方の端子が前記第
１のスイッチ素子の第２の主電極に接続され、前記第２
のスイッチ素子の一方の端子が前記第１のスイッチ素子
の第２の主電極に接続され、前記第２のスイッチ素子の
他方の端子が第２の電源に接続されるか又は接地され、
前記光電変換素子の第２の電極層に対し、前記第１の電
源より前記第１のキャリアを前記半導体層から前記第２
の電極層に導く方向に電界を印加するリフレッシュ駆動
の際に、前記第１のスイッチ素子及び前記第２のスイッ
チ素子を導通させて、前記光電変換素子の第１の電極層
側の電位を固定させることを特徴とする光電変換装置を
提供する。
【００１３】また本発明は、絶縁基板上に第１の電極層
と、正負の異なる第１、第２のキャリア通過を阻止する
絶縁層と、半導体層と、第１キャリア注入阻止層と、第
２の電極層と、を積層した光電変換素子と、ゲート電極
と、絶縁層と、半導体層と、半導体層に間隙をあけてオ
ーミックコンタクト層を介して設けられたソースおよび
ドレイン電極と、を有する薄膜トランジスタからなり、
前記光電変換素子の第１の電極層と前記薄膜トランジス
タのソースあるいはドレイン電極を接続した画素を複数
配列し、スタートパルスとクロックを印加してクロック
に同期したシフトパルスを順次出力するシフトレジスタ
と、論理演算器を有し、前記光電変換素子の第２電極に
対し、第１キャリアを前記半導体層から第２電極に導く
方向に電界を印加するリフレッシュ駆動パルスと、前記
シフトレジスタから出力される前記シフトパルスを前記
論理演算器に入力し、演算処理された信号を各画素の薄
膜トランジスタのゲート電極に印加することを特徴とす
る光電変換装置を提供する。
と、正負の異なる第１、第２のキャリア通過を阻止する
絶縁層と、半導体層と、第１キャリア注入阻止層と、第
２の電極層と、を積層した光電変換素子と、ゲート電極
と、絶縁層と、半導体層と、半導体層に間隙をあけてオ
ーミックコンタクト層を介して設けられたソースおよび
ドレイン電極と、を有する薄膜トランジスタからなり、
前記光電変換素子の第１の電極層と前記薄膜トランジス
タのソースあるいはドレイン電極を接続した画素を複数
配列し、スタートパルスとクロックを印加してクロック
に同期したシフトパルスを順次出力するシフトレジスタ
と、論理演算器を有し、前記光電変換素子の第２電極に
対し、第１キャリアを前記半導体層から第２電極に導く
方向に電界を印加するリフレッシュ駆動パルスと、前記
シフトレジスタから出力される前記シフトパルスを前記
論理演算器に入力し、演算処理された信号を各画素の薄
膜トランジスタのゲート電極に印加することを特徴とす
る光電変換装置を提供する。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を、実
施例とともに図面を参照しつつ詳細に説明する。
施例とともに図面を参照しつつ詳細に説明する。
【００１５】［実施形態１］以下本発明の光電変換装置
の第１の実施形態を図面を用いて説明する。図１は本発
明の光電変換装置の第１の実施形態を説明する模式的回
路図、図２は本発明の光電変換装置の駆動タイミング
図、図３は本発明の光電変換装置の層構成を示す断面図
である。
の第１の実施形態を図面を用いて説明する。図１は本発
明の光電変換装置の第１の実施形態を説明する模式的回
路図、図２は本発明の光電変換装置の駆動タイミング
図、図３は本発明の光電変換装置の層構成を示す断面図
である。
【００１６】図１において、１０は光電変換素子、１１
はスイッチ素子、１２は制御可能な電源、１３は読み出
し回路である。図１では、スイッチ素子１１を薄膜トラ
ンジスタ（ＴＦＴ）で、読み出し回路１３を容量素子１
４、スイッチ素子１５、アンプ１６でそれぞれ構成して
いる。
はスイッチ素子、１２は制御可能な電源、１３は読み出
し回路である。図１では、スイッチ素子１１を薄膜トラ
ンジスタ（ＴＦＴ）で、読み出し回路１３を容量素子１
４、スイッチ素子１５、アンプ１６でそれぞれ構成して
いる。
【００１７】また、図３においては、光電変換素子１
０、ＴＦＴ１１、接続部（コンタクトホール）の断面図
が示されており、図中、１７はガラスなどで形成される
絶縁基板、１８は絶縁基板１７上にアルミ、クロムなど
を真空蒸着等の方法で形成される光電変換素子１０の下
部電極である。１９は下部電極１８上に電子、ホール両
方の通過を阻止する窒化シリコンや酸化シリコンなどで
形成される絶縁層である。さらに２０は絶縁層１９上に
水素化アモルファスシリコンの真性半導体層で形成され
る半導体層、２１は半導体層２０に電極２２側からのホ
ールの注入を阻止するアモルファスシリコンのｎ+ 層で
形成される注入阻止層、２２はアルミ電極もしくはＩＴ
Ｏなどの上面電極である。
０、ＴＦＴ１１、接続部（コンタクトホール）の断面図
が示されており、図中、１７はガラスなどで形成される
絶縁基板、１８は絶縁基板１７上にアルミ、クロムなど
を真空蒸着等の方法で形成される光電変換素子１０の下
部電極である。１９は下部電極１８上に電子、ホール両
方の通過を阻止する窒化シリコンや酸化シリコンなどで
形成される絶縁層である。さらに２０は絶縁層１９上に
水素化アモルファスシリコンの真性半導体層で形成され
る半導体層、２１は半導体層２０に電極２２側からのホ
ールの注入を阻止するアモルファスシリコンのｎ+ 層で
形成される注入阻止層、２２はアルミ電極もしくはＩＴ
Ｏなどの上面電極である。
【００１８】また、図３において、２３は絶縁基板１７
上に形成されたＴＦＴのゲート電極、２４はゲート電極
２３上に形成された絶縁層、２５は絶縁層２４上に形成
された半導体層、２６は半導体層２５とオーミックコン
タクトを得るためのｎ+ 層、２７，２８はｎ+ 層２６上
に形成されたそれぞれソース、ドレイン電極である。Ｔ
ＦＴ１１のソース電極２７は接続部のコンタクトホール
３２を介して光電変換素子１０の下部電極１８に接続さ
れている。
上に形成されたＴＦＴのゲート電極、２４はゲート電極
２３上に形成された絶縁層、２５は絶縁層２４上に形成
された半導体層、２６は半導体層２５とオーミックコン
タクトを得るためのｎ+ 層、２７，２８はｎ+ 層２６上
に形成されたそれぞれソース、ドレイン電極である。Ｔ
ＦＴ１１のソース電極２７は接続部のコンタクトホール
３２を介して光電変換素子１０の下部電極１８に接続さ
れている。
【００１９】つぎに、 図３に示す光電変換装置の生成
方法について説明する。光電変換装置は光電変換素子１
０と接続部とＴＦＴ素子１１を同時に成膜して形成す
る。まず、絶縁基板１７上にアルミ、クロムなどの光電
変換素子１０の下部電極１８とゲート電極２３が形成さ
れ、以下順次パターニングしながら、窒化シリコンや酸
化シリコンなどの絶縁層１９，２４、水素化アモルファ
スシリコンの真性半導体層である半導体層２０，２５、
水素化アモルファスシリコンのｎ+ 層である注入阻止層
２１，２６が成膜・形成され、接続部のコンタクトホー
ル３２を含む外部回路用のコンタクト部と光電変換素子
１０に空間的に隣接する部分とをエッチングして除去形
成し、さらにパターニングして上部電極２２、ソース電
極２７、ドレイン電極２８を形成し、その後、外部回路
との接続部分に接続線を融着して生成する。上記形成例
では、注入阻止層をｎ+ 層として形成したが、これはｐ
+ 層であってもよく、硼素又はリン等をドーピングした
半導体層である。このように、大部分をいわゆるＭＯＳ
プロセスによって、光電変換素子１０と、接続部と、Ｔ
ＦＴ素子１１とを同時に生成できる。
方法について説明する。光電変換装置は光電変換素子１
０と接続部とＴＦＴ素子１１を同時に成膜して形成す
る。まず、絶縁基板１７上にアルミ、クロムなどの光電
変換素子１０の下部電極１８とゲート電極２３が形成さ
れ、以下順次パターニングしながら、窒化シリコンや酸
化シリコンなどの絶縁層１９，２４、水素化アモルファ
スシリコンの真性半導体層である半導体層２０，２５、
水素化アモルファスシリコンのｎ+ 層である注入阻止層
２１，２６が成膜・形成され、接続部のコンタクトホー
ル３２を含む外部回路用のコンタクト部と光電変換素子
１０に空間的に隣接する部分とをエッチングして除去形
成し、さらにパターニングして上部電極２２、ソース電
極２７、ドレイン電極２８を形成し、その後、外部回路
との接続部分に接続線を融着して生成する。上記形成例
では、注入阻止層をｎ+ 層として形成したが、これはｐ
+ 層であってもよく、硼素又はリン等をドーピングした
半導体層である。このように、大部分をいわゆるＭＯＳ
プロセスによって、光電変換素子１０と、接続部と、Ｔ
ＦＴ素子１１とを同時に生成できる。
【００２０】図１の光電変換素子１０では、符号Ａが下
部電極１８側、符号Ｂが上部電極２２側を示す。図３の
構成の光電変換素子１０では読み取り動作の場合、上部
電極２２が下部電極１８に対し正の電位が与えられる。
半導体層２０に吸収された光によって発生した電子とホ
ールはそれぞれ電界によって電子は上部電極２２側に、
ホールは下部電極１８側に導かれ、光電流となるが、ホ
ールは絶縁層１９を通過できず、半導体層２０と絶縁層
１９の界面に貯まってしまう。このため本発明の光電変
換素子１０では半導体層２０にたまったホールを上部電
極２２側に導く方向に電界を印加する（すなわち、図２
に示すように、リフレッシュ時の上部電極２２の電位Ｖ
１を読み出し時の電位Ｖ２に対し相対的に下げる、［Ｖ
１＜Ｖ２］として、）リフレッシュ駆動が必要となり、
図３中の上部電極２２にリフレッシュパルスが印加され
る。
部電極１８側、符号Ｂが上部電極２２側を示す。図３の
構成の光電変換素子１０では読み取り動作の場合、上部
電極２２が下部電極１８に対し正の電位が与えられる。
半導体層２０に吸収された光によって発生した電子とホ
ールはそれぞれ電界によって電子は上部電極２２側に、
ホールは下部電極１８側に導かれ、光電流となるが、ホ
ールは絶縁層１９を通過できず、半導体層２０と絶縁層
１９の界面に貯まってしまう。このため本発明の光電変
換素子１０では半導体層２０にたまったホールを上部電
極２２側に導く方向に電界を印加する（すなわち、図２
に示すように、リフレッシュ時の上部電極２２の電位Ｖ
１を読み出し時の電位Ｖ２に対し相対的に下げる、［Ｖ
１＜Ｖ２］として、）リフレッシュ駆動が必要となり、
図３中の上部電極２２にリフレッシュパルスが印加され
る。
【００２１】図２に本発明の光電変換装置の駆動タイミ
ング図を示す。図中Ｖｓは光電変換素子１０の上部電極
２２側に印加される電圧波形を、ＶｇはＴＦＴ１１のゲ
ート電極に印加される電圧波形を、Ｃｒｅｓはコンデン
サリセット用スイッチ１５に与えられる波形（ここでは
電圧ＨｉでＯＮとしている）をそれぞれ示している。
ング図を示す。図中Ｖｓは光電変換素子１０の上部電極
２２側に印加される電圧波形を、ＶｇはＴＦＴ１１のゲ
ート電極に印加される電圧波形を、Ｃｒｅｓはコンデン
サリセット用スイッチ１５に与えられる波形（ここでは
電圧ＨｉでＯＮとしている）をそれぞれ示している。
【００２２】本実施形態の光電変換装置は、下記に示す
ように、一連の３つの動作を有する。（ａ）リフレッシ
ュ動作（図２中） 電源１２の電圧ＶｓをＶ１へ、ＴＦＴ１１をオンし、ス
イッチ素子１５をオンして、光電変換素子１０に蓄積さ
れた第１のキャリアをリフレッシュする。 （ｂ）蓄積動作（図２中）、 （ａ）のリフレッシュ動作の後、電源１２の電圧Ｖｓを
Ｖ２へ、ＴＦＴ１１をオフして、蓄積動作が開始され
る。この間、光電変換素子１０には入射光量に応じた電
荷が蓄積される。なお、図２において、リフレッシュ後
しばらくして、Ｃresがローとなる。すなわち、スイッ
チ１５がオフするようになっているが、これはリフレッ
シュの終了と同時でもよい。 （ｃ）転送動作（読み出し、図２中） 最後に、ＴＦＴ１１がオンして、光電変換素子１０に蓄
積された電荷が、電荷蓄積用容量１４へ転送され、読み
出し用アンプ１６で読み出される。
ように、一連の３つの動作を有する。（ａ）リフレッシ
ュ動作（図２中） 電源１２の電圧ＶｓをＶ１へ、ＴＦＴ１１をオンし、ス
イッチ素子１５をオンして、光電変換素子１０に蓄積さ
れた第１のキャリアをリフレッシュする。 （ｂ）蓄積動作（図２中）、 （ａ）のリフレッシュ動作の後、電源１２の電圧Ｖｓを
Ｖ２へ、ＴＦＴ１１をオフして、蓄積動作が開始され
る。この間、光電変換素子１０には入射光量に応じた電
荷が蓄積される。なお、図２において、リフレッシュ後
しばらくして、Ｃresがローとなる。すなわち、スイッ
チ１５がオフするようになっているが、これはリフレッ
シュの終了と同時でもよい。 （ｃ）転送動作（読み出し、図２中） 最後に、ＴＦＴ１１がオンして、光電変換素子１０に蓄
積された電荷が、電荷蓄積用容量１４へ転送され、読み
出し用アンプ１６で読み出される。
【００２３】図１のような回路構成においては、リフレ
ッシュ駆動時にＴＦＴ１１をＯＮするのみならず、読み
出し回路１３のコンデンサリセット用スイッチ１５を同
時にＯＮして、光電変換素子１０の下部電極１８の電位
を固定することが必要である。即ち、光電変換素子の第
１電極側である下部電極１８の電位を固定させること
で、光電変換素子１０のリフレッシュが可能となり、改
めて外部光量を検出して読み出すことができる。
ッシュ駆動時にＴＦＴ１１をＯＮするのみならず、読み
出し回路１３のコンデンサリセット用スイッチ１５を同
時にＯＮして、光電変換素子１０の下部電極１８の電位
を固定することが必要である。即ち、光電変換素子の第
１電極側である下部電極１８の電位を固定させること
で、光電変換素子１０のリフレッシュが可能となり、改
めて外部光量を検出して読み出すことができる。
【００２４】図４に本発明の光電変換装置におけるリフ
レッシュ駆動とＴＦＴ１１のＯＮ動作を同時に行うため
の具体的回路図を示す。図４において、２９は光電変換
装置に必要なタイミングで信号を与えるクロックジェネ
レーターであり、３０はクロックジェネレーターからの
信号を適当な電圧に変換して電力供給を可能とするバッ
ファであり、３１は論理演算素子（ここでは加算器）で
ある。また、図１と同一符号は同一の機能を有してい
る。
レッシュ駆動とＴＦＴ１１のＯＮ動作を同時に行うため
の具体的回路図を示す。図４において、２９は光電変換
装置に必要なタイミングで信号を与えるクロックジェネ
レーターであり、３０はクロックジェネレーターからの
信号を適当な電圧に変換して電力供給を可能とするバッ
ファであり、３１は論理演算素子（ここでは加算器）で
ある。また、図１と同一符号は同一の機能を有してい
る。
【００２５】図５は、図４の回路図の駆動タイミング図
である。図４のクロックジェネレータ２９からは図５の
タイミング信号φ１，φ２に示すようなタイミング信号
が出力される。タイミング信号φ１，φ２が共にローの
ときだけ、Ｖｇもローで、ＴＦＴ１１は非導通である。
光電変換素子１０にはバッファ３０によりφ２を反転
し、適当な電圧（図５中Ｖ１及びＶ２）へ変換した信号
Ｖｓが供給される。
である。図４のクロックジェネレータ２９からは図５の
タイミング信号φ１，φ２に示すようなタイミング信号
が出力される。タイミング信号φ１，φ２が共にローの
ときだけ、Ｖｇもローで、ＴＦＴ１１は非導通である。
光電変換素子１０にはバッファ３０によりφ２を反転
し、適当な電圧（図５中Ｖ１及びＶ２）へ変換した信号
Ｖｓが供給される。
【００２６】まず、リフレッシュ動作を開始する。クロ
ックジェネレータ２９からタイミング信号φ１がロー，
φ２がハイとなり、論理演算素子３１からハイパルスが
出力され、ＴＦＴ１１が導通し、同時にバッファ３０の
出力がＶ１となる。また、図示しないクロック回路から
コンデンサリセットパルスＣresがスイッチ素子１５に
印加され、スイッチ素子１５はオンする。このように、
ＴＦＴ１１、スイッチ素子１５をオンした状態で、光電
変換素子１０に印加される電圧ＶｓをＶ１とすることに
より、光電変換素子１０に蓄積された第１のキャリア
（本説明においてはホール）をはいしゅつ、すなわちリ
フレッシュする。また、コンデンサ１４の電位も同時に
第２の電源の電位にリセットされる。
ックジェネレータ２９からタイミング信号φ１がロー，
φ２がハイとなり、論理演算素子３１からハイパルスが
出力され、ＴＦＴ１１が導通し、同時にバッファ３０の
出力がＶ１となる。また、図示しないクロック回路から
コンデンサリセットパルスＣresがスイッチ素子１５に
印加され、スイッチ素子１５はオンする。このように、
ＴＦＴ１１、スイッチ素子１５をオンした状態で、光電
変換素子１０に印加される電圧ＶｓをＶ１とすることに
より、光電変換素子１０に蓄積された第１のキャリア
（本説明においてはホール）をはいしゅつ、すなわちリ
フレッシュする。また、コンデンサ１４の電位も同時に
第２の電源の電位にリセットされる。
【００２７】次に、タイミング信号φ１，φ２がローと
なり（本説明では、Ｃresも同時にロー）、ＴＦＴ１１
及びスイッチ素子１５がオフ・非導通となり、光電変換
素子１０にはバイアスＶｓ＝Ｖ２が印加され、所定時間
に外部光量に応じた電荷を蓄積する。
なり（本説明では、Ｃresも同時にロー）、ＴＦＴ１１
及びスイッチ素子１５がオフ・非導通となり、光電変換
素子１０にはバイアスＶｓ＝Ｖ２が印加され、所定時間
に外部光量に応じた電荷を蓄積する。
【００２８】次に、タイミング信号φ１がハイ、φ２が
ローとなり、ＴＦＴ１１をオン・導通し、光電変換素子
１０の蓄積電荷をコンデンサ１４へ転送し、コンデンサ
１４の電位をアンプ１６により出力する。こうして、簡
単な回路構成によって、光電変換素子のリフレッシュ→
蓄積→読出しの工程を順次繰り返すことにより、外部光
量を読み取ることができる。
ローとなり、ＴＦＴ１１をオン・導通し、光電変換素子
１０の蓄積電荷をコンデンサ１４へ転送し、コンデンサ
１４の電位をアンプ１６により出力する。こうして、簡
単な回路構成によって、光電変換素子のリフレッシュ→
蓄積→読出しの工程を順次繰り返すことにより、外部光
量を読み取ることができる。
【００２９】［実施形態２］図６は本発明の光電変換装
置の第２の実施形態を説明する模式的回路図であり、図
７はその駆動タイミング図である。図６において、３２
はスタートパルスＳＩＮとクロックパルスＥＮＢを入力
し、クロックパルスＥＮＢに同期したシフトパルスＳ１
〜Ｓ５を順次出力するシフトレジスタ、３１ａ〜ｅは論
理演算素子、１０ａ〜ｅは光電変換素子、１１ａ〜ｅは
ＴＦＴ、３０は光電変換素子１０ａ〜ｅの上部電極２２
に印加する電圧を制御するパルス（リフレッシュパル
ス）Ｖｓを適当な電圧に変換するバッファ、１３は少な
くとも入力信号線と基準電位との間に制御パルス信号に
より導通／非導通するスイッチ素子を含む読み出し回路
である。図６ではこのようにシフトレジスタ３２からの
シフトパルスＳ１〜Ｓ５とリフレッシュパルスＶｓを論
理演算したゲートパルスＶｇ１〜Ｖｇ５を各ＴＦＴ１１
ａ〜ｅのゲート電極に印加している。図７に図６の回路
図の各部の信号のタイミングが示されている。
置の第２の実施形態を説明する模式的回路図であり、図
７はその駆動タイミング図である。図６において、３２
はスタートパルスＳＩＮとクロックパルスＥＮＢを入力
し、クロックパルスＥＮＢに同期したシフトパルスＳ１
〜Ｓ５を順次出力するシフトレジスタ、３１ａ〜ｅは論
理演算素子、１０ａ〜ｅは光電変換素子、１１ａ〜ｅは
ＴＦＴ、３０は光電変換素子１０ａ〜ｅの上部電極２２
に印加する電圧を制御するパルス（リフレッシュパル
ス）Ｖｓを適当な電圧に変換するバッファ、１３は少な
くとも入力信号線と基準電位との間に制御パルス信号に
より導通／非導通するスイッチ素子を含む読み出し回路
である。図６ではこのようにシフトレジスタ３２からの
シフトパルスＳ１〜Ｓ５とリフレッシュパルスＶｓを論
理演算したゲートパルスＶｇ１〜Ｖｇ５を各ＴＦＴ１１
ａ〜ｅのゲート電極に印加している。図７に図６の回路
図の各部の信号のタイミングが示されている。
【００３０】図６の回路構成において、クロックパルス
ＥＮＢが供給され、スタートパルスＳＩＮの１パルスで
動作が開始され、シフトレジスタ３２の出力信号である
シフトパルスＳ１〜Ｓ５が順次ハイとなる。シフトパル
スＳ１〜Ｓ５がハイになるとき、それに応じてゲートパ
ルスＶｇ１〜Ｖｇ５がハイとなる。その間リフレッシュ
パルスＶｓはローの状態で、光電変換素子１０ａ〜ｅに
バイアスが加えられており、ゲートパルスＶｇ１〜Ｖｇ
５がハイのとき、光電変換素子１０ａ〜ｅの光電電荷が
ＴＦＴ１１ａ〜ｅを介して読み出し回路１３に転送さ
れ、読み出し回路１３では入力された光電電荷を外部に
出力する。つぎに、リフレッシュパルスＶｓがハイとな
ると、シフトパルスＳ１〜Ｓ５がローであっても、ゲー
トパルスＶｇ１〜Ｖｇ５にハイが供給され、ＴＦＴ１１
ａ〜ｅが一斉にオンとなり、同時に読み出し回路１３の
図示しないスイッチ素子もオンし、光電変換素子１０ａ
〜ｅのＴＦＴに接続される側の電位は基準電位へ固定さ
れる。この状態で、光電変換素子１０ａ〜ｅには、バッ
ファ３０から第１のキャリアを排出するようにバイアス
が印加され、光電変換素子のリフレッシュが行われる。
ＥＮＢが供給され、スタートパルスＳＩＮの１パルスで
動作が開始され、シフトレジスタ３２の出力信号である
シフトパルスＳ１〜Ｓ５が順次ハイとなる。シフトパル
スＳ１〜Ｓ５がハイになるとき、それに応じてゲートパ
ルスＶｇ１〜Ｖｇ５がハイとなる。その間リフレッシュ
パルスＶｓはローの状態で、光電変換素子１０ａ〜ｅに
バイアスが加えられており、ゲートパルスＶｇ１〜Ｖｇ
５がハイのとき、光電変換素子１０ａ〜ｅの光電電荷が
ＴＦＴ１１ａ〜ｅを介して読み出し回路１３に転送さ
れ、読み出し回路１３では入力された光電電荷を外部に
出力する。つぎに、リフレッシュパルスＶｓがハイとな
ると、シフトパルスＳ１〜Ｓ５がローであっても、ゲー
トパルスＶｇ１〜Ｖｇ５にハイが供給され、ＴＦＴ１１
ａ〜ｅが一斉にオンとなり、同時に読み出し回路１３の
図示しないスイッチ素子もオンし、光電変換素子１０ａ
〜ｅのＴＦＴに接続される側の電位は基準電位へ固定さ
れる。この状態で、光電変換素子１０ａ〜ｅには、バッ
ファ３０から第１のキャリアを排出するようにバイアス
が印加され、光電変換素子のリフレッシュが行われる。
【００３１】この構成では、複数の光電変換素子のリフ
レッシュ→蓄積→読出しの基本的な工程を経て、各光電
変換素子１０ａ〜ｅから直接時系列的に光電電荷を読み
出すことができるので、構成的に簡単であり、特別に時
系列化する手段を必要としない簡易性がある。
レッシュ→蓄積→読出しの基本的な工程を経て、各光電
変換素子１０ａ〜ｅから直接時系列的に光電電荷を読み
出すことができるので、構成的に簡単であり、特別に時
系列化する手段を必要としない簡易性がある。
【００３２】また、このような（光電変換素子１０ａ〜
ｅの半導体層２０と絶縁層１９の界面にたまったキャリ
アを上部電極２２に導く）リフレッシュ駆動をすべての
ＴＦＴ１１ａ〜ｅのゲート電極のオンと同時に行う回路
構成により、光電変換素子を１次元あるいは２次元状に
多数画素として配列した場合にも、全画素を同時にリフ
レッシュすることが可能となり、これは光電変換装置の
読み取り高速化に大きく貢献するものである。
ｅの半導体層２０と絶縁層１９の界面にたまったキャリ
アを上部電極２２に導く）リフレッシュ駆動をすべての
ＴＦＴ１１ａ〜ｅのゲート電極のオンと同時に行う回路
構成により、光電変換素子を１次元あるいは２次元状に
多数画素として配列した場合にも、全画素を同時にリフ
レッシュすることが可能となり、これは光電変換装置の
読み取り高速化に大きく貢献するものである。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
光電変換素子とＴＦＴ素子を同時に成膜して形成する光
電変換装置の駆動系回路の簡略化、および多数の画素を
配列した場合の読み出しの高速化を実現できる。
光電変換素子とＴＦＴ素子を同時に成膜して形成する光
電変換装置の駆動系回路の簡略化、および多数の画素を
配列した場合の読み出しの高速化を実現できる。
【図１】本発明の光電変換装置の第１の実施形態の回路
図である。
図である。
【図２】本発明の光電変換装置の第１の実施形態の駆動
タイミング図である。
タイミング図である。
【図３】本発明の光電変換装置の第１の実施形態の断面
図である。
図である。
【図４】本発明の光電変換装置の第１の実施形態の具体
的回路図である。
的回路図である。
【図５】本発明の光電変換装置の第１の実施形態による
図４の駆動タイミングである。
図４の駆動タイミングである。
【図６】本発明の光電変換装置の第２の実施形態の回路
図である。
図である。
【図７】本発明の光電変換装置の第２の実施形態の駆動
タイミング図である。
タイミング図である。
【図８】従来の光センサ（ｐｉｎ型フォトダイオード）
の断面図である。
の断面図である。
【図９】従来の光センサの駆動を示す回路図である。
１ 絶縁基板
２ 下部電極
３ ｐ型半導体層
４ 真性半導体層
５ ｎ型半導体層
６ 透明電極
７ ｐｉｎ型フォトダイオード
８ 電源
９ 検出部
１０ 光電変換素子
１１ スイッチ素子（ＴＦＴ）
１２ 電源
１３ 読み出し回路
１４ 容量素子
１５ スイッチ素子
１６ アンプ
１７ 絶縁基板
１８ 下部電極
１９ 絶縁層
２０ 半導体層
２１ 注入阻止層
２２ 上部電極
２３ ゲート電極
２４ 絶縁層（ＴＦＴ）
２５ 半導体層（ＴＦＴ）
２６ オーミックコンタクト層（ＴＦＴ）
２７ ソース電極（ＴＦＴ）
２８ ドレイン電極（ＴＦＴ）
２９ クロックジェネレーター
３０ バッファ
３１ 論理演算素子
３２ シフトレジスタ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 遠藤 豊
東京都大田区下丸子３丁目30番２号 キ
ヤノン株式会社内
(72)発明者 小倉 隆
東京都大田区下丸子３丁目30番２号 キ
ヤノン株式会社内
(72)発明者 野中 秀樹
東京都大田区下丸子３丁目30番２号 キ
ヤノン株式会社内
(56)参考文献 特開 平８−116044（ＪＰ，Ａ)
特開 平８−116046（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/14 - 27/148
H01L 31/10
H04N 5/335
Claims (8)
- 【請求項１】 絶縁基板上に、第１の電極層と、正負の
異なる第１、第２のキャリアの通過を阻止する絶縁層
と、半導体層と、第１キャリア注入阻止層と、第２の電
極層とを積層した光電変換素子と、 更に、第１、第２の主電極を有する第１のスイッチ素子
と、制御可能な第１の電源と、読み出し回路とを備え、 前記光電変換素子の第１の電極層と前記第１のスイッチ
素子の第１の主電極を接続し、前記光電変換素子の第２
の電極層を前記第１の電源に接続し、前記第１のスイッ
チ素子の第２の主電極を前記読み出し回路に接続した光
電変換装置において、前記読み出し回路は容量素子と第２のスイッチ素子とを
有し、前記容量素子の一方の端子が前記第１のスイッチ
素子の第２の主電極に接続され、前記第２のスイッチ素
子の一方の端子が前記第１のスイッチ素子の第２の主電
極に接続され、前記第２のスイッチ素子の他方の端子が
第２の電源に接続されるか又は接地され、 前記光電変換
素子の第２の電極層に対し、前記第１の電源より前記第
１のキャリアを前記半導体層から前記第２の電極層に導
く方向に電界を印加するリフレッシュ駆動の際に、前記
第１のスイッチ素子及び前記第２のスイッチ素子を導通
させて、前記光電変換素子の第１の電極層側の電位を固
定させることを特徴とする光電変換装置。 - 【請求項２】 前記スイッチ素子が、前記第１、第２の
主電極の間の導通を制御するゲート電極と、絶縁層と、
半導体層と、半導体層に間隙を設けてオーミックコンタ
クト層を介して設けられた前記第１、第２の主電極とな
るソースおよびドレイン電極とを有する薄膜トランジス
タであることを特徴とする請求項１に記載の光電変換装
置。 - 【請求項３】 前記光電変換装置の第１の電極層と前記
薄膜トランジスタのゲート電極と、前記光電変換装置の
絶縁層と前記薄膜トランジスタの絶縁層と、前記光電変
換装置の半導体層と前記薄膜トランジスタの半導体層
と、前記光電変換装置の第１キャリア注入阻止層と前記
薄膜トランジスタのオーミックコンタクト層と、前記光
電変換装置の第２の電極層と前記薄膜トランジスタのソ
ースおよびドレイン電極とをそれぞれ同時に成膜するこ
とを特徴とする請求項２に記載の光電変換装置。 - 【請求項４】 前記半導体層が水素化アモルファスシリ
コンを有することを特徴とする請求項３に記載の光電変
換装置。 - 【請求項５】 前記第１キャリア注入阻止層は、ｎ型も
しくはｐ型の元素をドーピングした半導体層であること
を特徴とする請求項３に記載の光電変換装置。 - 【請求項６】 前記光電変換素子、前記スイッチ素子の
一方あるいは両方、前記容量素子が絶縁基板上にアモル
ファスシリコンプロセスで同時に成膜されて形成される
ことを特徴とする請求項１に記載の光電変換装置。 - 【請求項７】 絶縁基板上に第１の電極層と、正負の異
なる第１、第２のキャリアの通過を阻止する絶縁層と、
半導体層と、第１キャリア注入阻止層と、第２の電極層
と、を積層した光電変換素子と、 前記絶縁基板上にゲート電極と、絶縁層と、半導体層
と、半導体層に間隙をあけてオーミックコンタクト層を
介して設けられたソースおよびドレイン電極と、を有す
る薄膜トランジスタと、から構成される光電変換装置で
あって、 前記光電変換素子の第１の電極層と前記薄膜トランジス
タのソースあるいはドレイン電極を接続した画素を複数
配列し、スタートパルスとクロックを印加してクロック
に同期したシフトパルスを順次出力するシフトレジスタ
と論理演算器を有し、前記光電変換素子の第２の電極層
に対し前記第１キャリアを前記半導体層から前記第２の
電極層に導く方向に電界を印加するリフレッシュ駆動パ
ルスと前記シフトレジスタから出力される前記シフトパ
ルスとを前記論理演算器に入力し、論理演算処理された
ゲート駆動パルスを各画素の前記薄膜トランジスタのゲ
ート電極に印加することを特徴とする光電変換装置。 - 【請求項８】 前記光電変換素子と薄膜トランジスタを
接続した複数の画素がアモルファスシリコンプロセスで
同時成膜形成されていることを特徴とする請求項７に記
載の光電変換装置。
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