JPH04313268A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH04313268A JPH04313268A JP3106668A JP10666891A JPH04313268A JP H04313268 A JPH04313268 A JP H04313268A JP 3106668 A JP3106668 A JP 3106668A JP 10666891 A JP10666891 A JP 10666891A JP H04313268 A JPH04313268 A JP H04313268A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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- H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
- H04N25/625—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels for the control of smear
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- H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
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- Microelectronics & Electronic Packaging (AREA)
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- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、固体撮像装置に関し、
特に各画素毎に増幅機能を有する増幅型固体撮像装置に
関する。
特に各画素毎に増幅機能を有する増幅型固体撮像装置に
関する。
【０００２】
【従来の技術】増幅型固体撮像装置には、単位画素を静
電誘導トランジスタをもって構成したＳＩＴ（Ｓｔａｔ
ｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）
型、単位画素の中に増幅回路を組み込んだＡＭＩ（Ａｍ
ｐｌｉｆｉｅｄ ＭＯＳ Ｉｎｔｅｌｌｉｇｅｎｔ）
型、ＭＯＳフォトトランジスタで画素を構成したＣＭＤ
（Ｃｈａｒｇｅ Ｍｏｄｕｌａｔｉｏｎ Ｄｅｖｉｃｅ
）型、バイポーラ型、フローティング・ゲート型等の固
体撮像装置がある。
電誘導トランジスタをもって構成したＳＩＴ（Ｓｔａｔ
ｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）
型、単位画素の中に増幅回路を組み込んだＡＭＩ（Ａｍ
ｐｌｉｆｉｅｄ ＭＯＳ Ｉｎｔｅｌｌｉｇｅｎｔ）
型、ＭＯＳフォトトランジスタで画素を構成したＣＭＤ
（Ｃｈａｒｇｅ Ｍｏｄｕｌａｔｉｏｎ Ｄｅｖｉｃｅ
）型、バイポーラ型、フローティング・ゲート型等の固
体撮像装置がある。
【０００３】
【発明が解決しようとする課題】これら各種の増幅型固
体撮像装置のうち、ＳＩＴ型、バイポーラ型、フローテ
ィング・ゲート型の固体撮像装置では、残像、リセット
ノイズ、暗電流等の点で問題がある。ＡＭＩ型の固体撮
像装置では、リセットノイズと暗電流、Ｖｔｈムラ等の
点で、またＣＭＤ型の固体撮像装置では、ブルーミング
や表面性暗電流の点でそれぞれ問題がある。
体撮像装置のうち、ＳＩＴ型、バイポーラ型、フローテ
ィング・ゲート型の固体撮像装置では、残像、リセット
ノイズ、暗電流等の点で問題がある。ＡＭＩ型の固体撮
像装置では、リセットノイズと暗電流、Ｖｔｈムラ等の
点で、またＣＭＤ型の固体撮像装置では、ブルーミング
や表面性暗電流の点でそれぞれ問題がある。
【０００４】そこで、本発明は、フィードバックゲート
により検出感度の大きな素子を画素毎に組み込むことに
より、高感度化及び低スミア化を可能とした固体撮像装
置を提供することを目的とする。
により検出感度の大きな素子を画素毎に組み込むことに
より、高感度化及び低スミア化を可能とした固体撮像装
置を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明による固体撮像装置は、水平及び垂直方向に
て画素単位で２次元的に配列された複数個のフォトセン
サ部の各々が、ゲート電極及びソース電極が垂直信号線
に共通接続されたフィードバックゲート・トランジスタ
と、このフィードバックゲート・トランジスタと直列接
続されかつゲート電極が水平選択線に接続された垂直選
択トランジスタと、フィードバックゲート・トランジス
タ及び垂直選択トランジスタの各チャネル領域下に設け
られた光電変換素子とからなる構成となっている。
に、本発明による固体撮像装置は、水平及び垂直方向に
て画素単位で２次元的に配列された複数個のフォトセン
サ部の各々が、ゲート電極及びソース電極が垂直信号線
に共通接続されたフィードバックゲート・トランジスタ
と、このフィードバックゲート・トランジスタと直列接
続されかつゲート電極が水平選択線に接続された垂直選
択トランジスタと、フィードバックゲート・トランジス
タ及び垂直選択トランジスタの各チャネル領域下に設け
られた光電変換素子とからなる構成となっている。
【０００６】
【作用】本発明による固体撮像装置において、第１，第
２のゲート電極を“Ｈ”レベルにすると、第１，第２の
ゲート電極の表面に電子の表面層が形成され、これによ
りＳｉ−ＳｉＯ２ 界面から発生する暗電流を防ぐこと
ができる。入射光に応じて発生した信号電荷は、第１，
第２のゲート電極の下部に溜まり、溢れると基板にオー
バーフローする。信号電荷の読出しの際には、読み出さ
ないラインの画素の第２のゲート電極を“Ｌ”レベルに
しておき、このとき読み出すラインの画素の第２のゲー
ト電極下に溜まっていた電荷は第１のゲート電極側へ入
る。この電荷の量Ｑに応じて出力電圧が変動する。
２のゲート電極を“Ｈ”レベルにすると、第１，第２の
ゲート電極の表面に電子の表面層が形成され、これによ
りＳｉ−ＳｉＯ２ 界面から発生する暗電流を防ぐこと
ができる。入射光に応じて発生した信号電荷は、第１，
第２のゲート電極の下部に溜まり、溢れると基板にオー
バーフローする。信号電荷の読出しの際には、読み出さ
ないラインの画素の第２のゲート電極を“Ｌ”レベルに
しておき、このとき読み出すラインの画素の第２のゲー
ト電極下に溜まっていた電荷は第１のゲート電極側へ入
る。この電荷の量Ｑに応じて出力電圧が変動する。
【０００７】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明による固体撮像装置の一実
施例の要部を示す回路図である。この図では、説明の都
合上、水平及び垂直方向においてマトリクス状に２次元
配列された複数画素のうち、あるラインの１画素のみの
回路構成を示しているが、残りの画素も全て同じ回路構
成となっているものとする。図において、単位画素のフ
ォトセンサ部１は、ゲート電極及びソース電極が垂直信
号線２に共通接続されたフィードバックゲート・トラン
ジスタ４と、ゲート電極が水平選択線３に接続されかつ
フィードバックゲート・トランジスタ４と直列接続され
た垂直選択トランジスタ５とを有し、各トランジスタ４
，５のチャネル領域に光電変換素子であるフォトダイオ
ード６，７が設けられた構成となっている。
に説明する。図１は、本発明による固体撮像装置の一実
施例の要部を示す回路図である。この図では、説明の都
合上、水平及び垂直方向においてマトリクス状に２次元
配列された複数画素のうち、あるラインの１画素のみの
回路構成を示しているが、残りの画素も全て同じ回路構
成となっているものとする。図において、単位画素のフ
ォトセンサ部１は、ゲート電極及びソース電極が垂直信
号線２に共通接続されたフィードバックゲート・トラン
ジスタ４と、ゲート電極が水平選択線３に接続されかつ
フィードバックゲート・トランジスタ４と直列接続され
た垂直選択トランジスタ５とを有し、各トランジスタ４
，５のチャネル領域に光電変換素子であるフォトダイオ
ード６，７が設けられた構成となっている。
【０００８】かかる構成のフォトセンサ部１において、
垂直選択トランジスタ５のドレイン電極にはドレイン電
流供給線８を介して電源電圧ＶＤＤが印加され、またゲ
ート電極には水平選択線３を介して垂直走査回路９から
垂直走査パルスφＶ が印加されることによって水平ラ
インの選択が行われる。そして、１の水平ラインが選択
されると、その選択された水平ラインの画素のフォトダ
イオード６，７に入射光に応じて蓄えられた信号電荷が
フィードバックゲート・トランジスタ４によって増幅さ
れて垂直信号線２に出力されることになる。
垂直選択トランジスタ５のドレイン電極にはドレイン電
流供給線８を介して電源電圧ＶＤＤが印加され、またゲ
ート電極には水平選択線３を介して垂直走査回路９から
垂直走査パルスφＶ が印加されることによって水平ラ
インの選択が行われる。そして、１の水平ラインが選択
されると、その選択された水平ラインの画素のフォトダ
イオード６，７に入射光に応じて蓄えられた信号電荷が
フィードバックゲート・トランジスタ４によって増幅さ
れて垂直信号線２に出力されることになる。
【０００９】垂直信号線２には、負荷用ＭＯＳトランジ
スタ１０及びＰ型ＭＯＳ‐ＦＥＴからなる転送ゲートス
イッチ１１が接続されており、この垂直信号線２に出力
された各画素の増幅出力はノイズ除去用コンデンサＣ０
に蓄えられる。このコンデンサＣ０ の出力端にはク
ランプスイッチ１２が接続されており、クランプスイッ
チ１２がそのゲート電極にクランプパルスφＣＬＰ が
印加されることによってオン状態となることにより、コ
ンデンサＣ０ の出力端の電位がクランプレベルＶＣＬ
Ｐ にクランプされる。このノイズ除去用コンデンサＣ
０ 及びクランプスイッチ１２により、各画素の出力信
号に含まれるリセット雑音等の雑音を低減するためのＣ
ＤＳ（相関二重サンプリング）回路１３が構成されてい
る。
スタ１０及びＰ型ＭＯＳ‐ＦＥＴからなる転送ゲートス
イッチ１１が接続されており、この垂直信号線２に出力
された各画素の増幅出力はノイズ除去用コンデンサＣ０
に蓄えられる。このコンデンサＣ０ の出力端にはク
ランプスイッチ１２が接続されており、クランプスイッ
チ１２がそのゲート電極にクランプパルスφＣＬＰ が
印加されることによってオン状態となることにより、コ
ンデンサＣ０ の出力端の電位がクランプレベルＶＣＬ
Ｐ にクランプされる。このノイズ除去用コンデンサＣ
０ 及びクランプスイッチ１２により、各画素の出力信
号に含まれるリセット雑音等の雑音を低減するためのＣ
ＤＳ（相関二重サンプリング）回路１３が構成されてい
る。
【００１０】ノイズ除去用コンデンサＣ０ の出力は、
バッファアンプ１４を経た後切替えスイッチ１５ａによ
ってサンプル／ホールド用コンデンサＣ１ ，Ｃ２ に
択一的に供給され、これらコンデンサＣ１，Ｃ２ によ
ってサンプル／ホールドされる。切替えスイッチ１５ａ
の切替え制御は、水平ブランキング期間において発生さ
れるサンプル／ホールドパルスφＳＨによって１ライン
毎に行われる。これにより、例えば、偶数ラインの画素
出力がコンデンサＣ１ に、奇数ラインの画素出力がコ
ンデンサＣ２ にそれぞれホールドされることになる。 コンデンサＣ１ ，Ｃ２ のホールド出力は、切替えス
イッチ１５ｂによる選択によってバッファアンプ１６を
経た後、水平ゲートスイッチ１７によるスイッチングに
よって水平信号線１８に導出される。水平ゲートスイッ
チ１７のスイッチング制御は、水平走査回路１９から出
力される水平シフトパルスφＨ によって行われる。
バッファアンプ１４を経た後切替えスイッチ１５ａによ
ってサンプル／ホールド用コンデンサＣ１ ，Ｃ２ に
択一的に供給され、これらコンデンサＣ１，Ｃ２ によ
ってサンプル／ホールドされる。切替えスイッチ１５ａ
の切替え制御は、水平ブランキング期間において発生さ
れるサンプル／ホールドパルスφＳＨによって１ライン
毎に行われる。これにより、例えば、偶数ラインの画素
出力がコンデンサＣ１ に、奇数ラインの画素出力がコ
ンデンサＣ２ にそれぞれホールドされることになる。 コンデンサＣ１ ，Ｃ２ のホールド出力は、切替えス
イッチ１５ｂによる選択によってバッファアンプ１６を
経た後、水平ゲートスイッチ１７によるスイッチングに
よって水平信号線１８に導出される。水平ゲートスイッ
チ１７のスイッチング制御は、水平走査回路１９から出
力される水平シフトパルスφＨ によって行われる。
【００１１】図２及び図３は、１ユニットセル（単位画
素）の構造を示す平面図及び断面図である。先ず、図３
において、Ｐ型シリコン基板２１の表面には、Ｎ型ウェ
ル２２が形成され、その上にはさらにＰ型不純物層２３
を介してＰ型ウェル２４が形成されている。Ｐ型ウェル
２４の表面には、シリコン酸化膜（ＳｉＯ２）２５を介
して薄いポリシリコンからなる透明な第１，第２のゲー
ト電極２６，２７が形成されている。第１のゲート電極
２６の中央部は、Ｐ型ウェル２４の表面に直接接触し、
その接触部位のＰ型ウェル２４の表面側にはＮ＋ 型の
ソース領域２８が形成されており、図２に示すように、
コンタクト３１を介して垂直信号線２に接続されること
により、先述した垂直選択トランジスタ５を構成してい
る。
素）の構造を示す平面図及び断面図である。先ず、図３
において、Ｐ型シリコン基板２１の表面には、Ｎ型ウェ
ル２２が形成され、その上にはさらにＰ型不純物層２３
を介してＰ型ウェル２４が形成されている。Ｐ型ウェル
２４の表面には、シリコン酸化膜（ＳｉＯ２）２５を介
して薄いポリシリコンからなる透明な第１，第２のゲー
ト電極２６，２７が形成されている。第１のゲート電極
２６の中央部は、Ｐ型ウェル２４の表面に直接接触し、
その接触部位のＰ型ウェル２４の表面側にはＮ＋ 型の
ソース領域２８が形成されており、図２に示すように、
コンタクト３１を介して垂直信号線２に接続されること
により、先述した垂直選択トランジスタ５を構成してい
る。
【００１２】また、ソース領域２８の周りの第１，第２
のゲート電極２６，２７と対向する位置にはＮ− 型の
チャネル領域２９が形成され、さらにその周りにはＮ＋
型のドレイン領域３０が形成されている。そして、図
２に示すように、第２のゲート電極２７がコンタクト３
２を介して水平選択線３に、ドレイン領域３０がコンタ
クト３３を介してドレイン電流供給線８にそれぞれ接続
されることにより、先述したフィードバックゲート・ト
ランジスタ４を構成している。
のゲート電極２６，２７と対向する位置にはＮ− 型の
チャネル領域２９が形成され、さらにその周りにはＮ＋
型のドレイン領域３０が形成されている。そして、図
２に示すように、第２のゲート電極２７がコンタクト３
２を介して水平選択線３に、ドレイン領域３０がコンタ
クト３３を介してドレイン電流供給線８にそれぞれ接続
されることにより、先述したフィードバックゲート・ト
ランジスタ４を構成している。
【００１３】次に、かかる構造のユニットセルの動作に
つき、図４のタイミングチャートに基づいて図５〜図９
のポテンシャル分布図を参照しつつ説明する。ここに、
図４は、垂直ブランキング期間における第１，第２のゲ
ート電極２６，２７の印加電圧Ｇ１ ，Ｇ２ 及び基板
２１の印加電圧Ｖ−ｓｕｂのタイミングチャートであり
、図５〜図９は、第１，第２のゲート電極２６，２７及
びドレイン領域３０の各部の深さ方向のポテンシャル分
布図である。
つき、図４のタイミングチャートに基づいて図５〜図９
のポテンシャル分布図を参照しつつ説明する。ここに、
図４は、垂直ブランキング期間における第１，第２のゲ
ート電極２６，２７の印加電圧Ｇ１ ，Ｇ２ 及び基板
２１の印加電圧Ｖ−ｓｕｂのタイミングチャートであり
、図５〜図９は、第１，第２のゲート電極２６，２７及
びドレイン領域３０の各部の深さ方向のポテンシャル分
布図である。
【００１４】先ず、ホールの蓄積状態を示す図５におい
て、垂直信号線２及び水平選択線３を“Ｈ”レベル（例
えば、５Ｖ）にすることで、第１，第２のゲート電極２
６，２７を共に“Ｈ”レベルにすると、第１，第２のゲ
ート電極２６，２７の表面に電子の表面層が形成される
。この電子の表面層により、Ｓｉ−ＳｉＯ２ 界面から
発生する暗電流を防ぐことができる。光電変換によって
発生したホールは、第１，第２のゲート電極２６，２７
の下部に蓄積され、溢れた分はシリコン基板２１にオー
バーフローする。
て、垂直信号線２及び水平選択線３を“Ｈ”レベル（例
えば、５Ｖ）にすることで、第１，第２のゲート電極２
６，２７を共に“Ｈ”レベルにすると、第１，第２のゲ
ート電極２６，２７の表面に電子の表面層が形成される
。この電子の表面層により、Ｓｉ−ＳｉＯ２ 界面から
発生する暗電流を防ぐことができる。光電変換によって
発生したホールは、第１，第２のゲート電極２６，２７
の下部に蓄積され、溢れた分はシリコン基板２１にオー
バーフローする。
【００１５】次に、蓄積状態から読出し状態に移行する
過程では、図６に示すように、Ｙ方向（垂直方向）にお
いて選択しないラインの水平選択線３を“Ｌ”レベル（
例えば、０Ｖ）にすることにより、第２のゲート電極２
７を“Ｌ”レベルにする。そして、垂直信号線２に接続
された負荷用ＭＯＳトランジスタ１０（図１参照）をオ
ン状態とすることにより、１画素のソースフォロワ駆動
のフィードバック・トランジスタ４と動作状態に入る。 図６の読出し状態では、第２のゲート電極２７に溜まっ
ていたホールが第１のゲート電極２６に入る。また、ホ
ールの量Ｑにより、図７のΔＶｓの範囲で出力電圧が変
動する。
過程では、図６に示すように、Ｙ方向（垂直方向）にお
いて選択しないラインの水平選択線３を“Ｌ”レベル（
例えば、０Ｖ）にすることにより、第２のゲート電極２
７を“Ｌ”レベルにする。そして、垂直信号線２に接続
された負荷用ＭＯＳトランジスタ１０（図１参照）をオ
ン状態とすることにより、１画素のソースフォロワ駆動
のフィードバック・トランジスタ４と動作状態に入る。 図６の読出し状態では、第２のゲート電極２７に溜まっ
ていたホールが第１のゲート電極２６に入る。また、ホ
ールの量Ｑにより、図７のΔＶｓの範囲で出力電圧が変
動する。
【００１６】読出しが終了すると、負荷用ＭＯＳトラン
ジスタ１０をオフ状態にし、図８に示すように、第１の
ゲート電極２６を“Ｈ”レベルにする。次に、シリコン
基板２１に対し負のパルスを印加することにより、図９
に示すように、第２のゲート電極２７が“Ｈ”レベルと
なっているラインのホールをシリコン基板２１に捨てる
。続いて、シリコン基板２１への負のパルスの印加を解
除し、負荷用ＭＯＳトランジスタ１０をオン状態にして
空の状態を読取り、図１のコンデンサＣ１ に対し、信
号が入った状態と空の状態の差を蓄える。この差を取る
ことにより、Ｖｔｈムラやスミア等を低減できることに
なる。垂直方向の他の１ラインも同様に、コンデンサＣ
２ に信号の差を蓄える。そして、有効期間には、水平
走査回路１９による水平ゲートスイッチ１７のスイッチ
ング制御により、コンデンサＣ１ ，Ｃ２ に蓄えられ
た電荷をバッファアンプ１６を介して水平信号線１８に
読み出す。
ジスタ１０をオフ状態にし、図８に示すように、第１の
ゲート電極２６を“Ｈ”レベルにする。次に、シリコン
基板２１に対し負のパルスを印加することにより、図９
に示すように、第２のゲート電極２７が“Ｈ”レベルと
なっているラインのホールをシリコン基板２１に捨てる
。続いて、シリコン基板２１への負のパルスの印加を解
除し、負荷用ＭＯＳトランジスタ１０をオン状態にして
空の状態を読取り、図１のコンデンサＣ１ に対し、信
号が入った状態と空の状態の差を蓄える。この差を取る
ことにより、Ｖｔｈムラやスミア等を低減できることに
なる。垂直方向の他の１ラインも同様に、コンデンサＣ
２ に信号の差を蓄える。そして、有効期間には、水平
走査回路１９による水平ゲートスイッチ１７のスイッチ
ング制御により、コンデンサＣ１ ，Ｃ２ に蓄えられ
た電荷をバッファアンプ１６を介して水平信号線１８に
読み出す。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
画素単位のフォトセンサ部毎に、ゲート電極及びソース
電極が垂直信号線に共通接続されたフィードバックゲー
ト・トランジスタと、このフィードバックゲート・トラ
ンジスタと直列接続されかつゲート電極が水平選択線に
接続された垂直選択トランジスタとを設け、各ゲート電
極下のフォトダイオードにて光電変換が行われるように
したので、フィードバックゲート・トランジスタの作用
によって高感度化及び低スミア化が可能となる効果があ
る。
画素単位のフォトセンサ部毎に、ゲート電極及びソース
電極が垂直信号線に共通接続されたフィードバックゲー
ト・トランジスタと、このフィードバックゲート・トラ
ンジスタと直列接続されかつゲート電極が水平選択線に
接続された垂直選択トランジスタとを設け、各ゲート電
極下のフォトダイオードにて光電変換が行われるように
したので、フィードバックゲート・トランジスタの作用
によって高感度化及び低スミア化が可能となる効果があ
る。
【図１】本発明による固体撮像装置の一実施例の要部を
示す回路図である。
示す回路図である。
【図２】１ユニットセルの構造を示す平面図である。
【図３】１ユニットセルの構造を示す断面図である。
【図４】垂直ブランキング期間における第１，第２のゲ
ート電極の電圧Ｇ１，Ｇ２ 及び基板電圧Ｖ−ｓｕｂの
タイミングチャートである。
ート電極の電圧Ｇ１，Ｇ２ 及び基板電圧Ｖ−ｓｕｂの
タイミングチャートである。
【図５】蓄積状態におけるポテンシャル図である。
【図６】蓄積状態から読出し状態に移行する際における
ポテンシャル図である。
ポテンシャル図である。
【図７】読出し状態におけるポテンシャル図である。
【図８】選択状態におけるポテンシャル図である。
【図９】リセット状態におけるポテンシャル図である。
１ フォトセンサ部
２ 垂直信号線
４ フィードバックゲート・トランジスタ５ 垂直
選択トランジスタ ６，７ フォトダイオード ８ ドレイン電流供給線 １０ 負荷用ＭＯＳトランジスタ １１ 電送ゲートスイッチ １３ ＣＤＳ（相関二重サンプルホールド）回路１７
水平ゲートスイッチ １８ 水平信号線 ２１ シリコン基板 ２５ シリコン酸化膜 ２６ 第１のゲート電極 ２７ 第２のゲート電極 ２８ ソース領域 ３０ ドレイン領域
選択トランジスタ ６，７ フォトダイオード ８ ドレイン電流供給線 １０ 負荷用ＭＯＳトランジスタ １１ 電送ゲートスイッチ １３ ＣＤＳ（相関二重サンプルホールド）回路１７
水平ゲートスイッチ １８ 水平信号線 ２１ シリコン基板 ２５ シリコン酸化膜 ２６ 第１のゲート電極 ２７ 第２のゲート電極 ２８ ソース領域 ３０ ドレイン領域
Claims (1)
- 【請求項１】 水平及び垂直方向にて画素単位で２次
元的に配列された複数個のフォトセンサ部の各々が、ゲ
ート電極及びソース電極が垂直信号線に共通接続された
フィードバックゲート・トランジスタと、前記フィード
バックゲート・トランジスタと直列接続されかつゲート
電極が水平選択線に接続された垂直選択トランジスタと
、前記フィードバックゲート・トランジスタ及び前記垂
直選択トランジスタの各チャネル領域下に設けられた光
電変換素子とからなることを特徴とする固体撮像装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3106668A JPH04313268A (ja) | 1991-04-10 | 1991-04-10 | 固体撮像装置 |
| KR1019920005726A KR920020735A (ko) | 1991-04-10 | 1992-04-07 | 고체촬상장치 |
| US07/865,459 US5274459A (en) | 1991-04-10 | 1992-04-09 | Solid state image sensing device with a feedback gate transistor at each photo-sensing section |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3106668A JPH04313268A (ja) | 1991-04-10 | 1991-04-10 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04313268A true JPH04313268A (ja) | 1992-11-05 |
Family
ID=14439458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3106668A Pending JPH04313268A (ja) | 1991-04-10 | 1991-04-10 | 固体撮像装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5274459A (ja) |
| JP (1) | JPH04313268A (ja) |
| KR (1) | KR920020735A (ja) |
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| WO2010116558A1 (ja) * | 2009-03-30 | 2010-10-14 | シャープ株式会社 | 光センサ回路および表示装置ならびに光センサ回路の駆動方法 |
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| JP4135594B2 (ja) * | 2003-08-19 | 2008-08-20 | ソニー株式会社 | 固体撮像装置 |
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| KR100863972B1 (ko) * | 2007-09-13 | 2008-10-16 | 삼성에스디아이 주식회사 | 음극선관 |
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| JPS61128683A (ja) * | 1984-11-28 | 1986-06-16 | Hitachi Ltd | 固体撮像装置 |
| JPS61214870A (ja) * | 1985-03-20 | 1986-09-24 | Mitsubishi Electric Corp | 固体撮像装置 |
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-
1991
- 1991-04-10 JP JP3106668A patent/JPH04313268A/ja active Pending
-
1992
- 1992-04-07 KR KR1019920005726A patent/KR920020735A/ko not_active Application Discontinuation
- 1992-04-09 US US07/865,459 patent/US5274459A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| US5274459A (en) | 1993-12-28 |
| KR920020735A (ko) | 1992-11-21 |
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