JPH0612811B2 - 光電変換装置の製造方法 - Google Patents
光電変換装置の製造方法Info
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- JPH0612811B2 JPH0612811B2 JP58059020A JP5902083A JPH0612811B2 JP H0612811 B2 JPH0612811 B2 JP H0612811B2 JP 58059020 A JP58059020 A JP 58059020A JP 5902083 A JP5902083 A JP 5902083A JP H0612811 B2 JPH0612811 B2 JP H0612811B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
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- Signal Processing (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、光電変換装置の製造方法に関し、特に、薄膜
技術を用いた光電変換素子とその選択用の薄膜トランジ
スタを併有する光電変換装置の製造方法に関するもので
ある。
技術を用いた光電変換素子とその選択用の薄膜トランジ
スタを併有する光電変換装置の製造方法に関するもので
ある。
従来、固体イメージセンサとしてはライン・センサとエ
リア・センサに大別されており、ライン・センサはファ
クシミリ等の読み取り用に、またエリア・センサはビデ
オカメラ用に用いられている。近年の情報処理機器の発
展に伴い安価で高性能のデバイスや機器が求められてき
つつある。特にオリフィス用からパーソナル，ホームへ
と普及するにつれてこの要求は高まりつつある。例えば
ファクシミリにしても２０万以下のホーム用のものが市
場投入されつつある。ファクシリミにおいてはそのシス
テム内は読み出し（リード・アウト）部と記録（プリン
ト）部及び通信系から成るが、記録部はサーマルヘッド
等の開発により、また通信系はＬＳＩの発展により、か
なり低コストになる目処がたってきたが、リード・アウ
ト部は複雑な光学系とセンサ自体のコストが高いので、
全体としてコスト高になってしまう。従ってこのリード
・アウト部を低コストでしかも高性能に作り込む技術が
必要である。この部分の低コスト化が可能になると、更
にファクシミリ，コピーマシーン，プリンタとの有機的
な結合によりインテリジェント機能を持たせた万能マシ
ーンとして高度の機器が実現できる。ところで、このリ
ード・アウト部の低コスト化、高性能化を可能にするに
は光学系を簡単にできるようなイメージセンサが必要で
ある。このために近年読み取り対象とイメージセンサと
装着させる密着型のセンサが提案されている。
リア・センサに大別されており、ライン・センサはファ
クシミリ等の読み取り用に、またエリア・センサはビデ
オカメラ用に用いられている。近年の情報処理機器の発
展に伴い安価で高性能のデバイスや機器が求められてき
つつある。特にオリフィス用からパーソナル，ホームへ
と普及するにつれてこの要求は高まりつつある。例えば
ファクシミリにしても２０万以下のホーム用のものが市
場投入されつつある。ファクシリミにおいてはそのシス
テム内は読み出し（リード・アウト）部と記録（プリン
ト）部及び通信系から成るが、記録部はサーマルヘッド
等の開発により、また通信系はＬＳＩの発展により、か
なり低コストになる目処がたってきたが、リード・アウ
ト部は複雑な光学系とセンサ自体のコストが高いので、
全体としてコスト高になってしまう。従ってこのリード
・アウト部を低コストでしかも高性能に作り込む技術が
必要である。この部分の低コスト化が可能になると、更
にファクシミリ，コピーマシーン，プリンタとの有機的
な結合によりインテリジェント機能を持たせた万能マシ
ーンとして高度の機器が実現できる。ところで、このリ
ード・アウト部の低コスト化、高性能化を可能にするに
は光学系を簡単にできるようなイメージセンサが必要で
ある。このために近年読み取り対象とイメージセンサと
装着させる密着型のセンサが提案されている。
そこで、本発明の課題は、薄膜技術を用いて光電変換素
子とその選択用の薄膜トランジスタとを同一基板上に保
留り良く形成可能の光電変換装置の製造方法を提供する
ことにある。
子とその選択用の薄膜トランジスタとを同一基板上に保
留り良く形成可能の光電変換装置の製造方法を提供する
ことにある。
上記課題を解決するために、本発明は、光電変換素子と
これを選択可能の薄膜トランジスタとを組とし、光電変
換素子と薄膜トランジスタとが少なくとも表面の絶縁さ
れた基板上に配置されてなる光電変換装置の製造方法に
おいて、熱酸化法で薄膜トランジスタのゲート絶縁膜を
形成した後、光電変換素子の感光部を形成する点に特徴
を有する。即ち、本発明の製造方法は、上記基板上に形
成された非単結晶シリコン薄膜の半導体薄膜の一部表面
を熱酸化法でゲート絶縁膜に形成し、当該ゲート絶縁膜
上に形成したゲート電極をマスクとして上記半導体薄膜
に不純物を導入して薄膜トランジスタのドレイン領域及
びソース領域を形成する工程と、この工程後に、上記基
板の薄膜トランジスタの形成領域とは少なくとも別の領
域上において上記光電変換素子の感光部を構成すべきシ
リコンを主成分とするアモルファス膜を形成する工程
と、を有するものである。
これを選択可能の薄膜トランジスタとを組とし、光電変
換素子と薄膜トランジスタとが少なくとも表面の絶縁さ
れた基板上に配置されてなる光電変換装置の製造方法に
おいて、熱酸化法で薄膜トランジスタのゲート絶縁膜を
形成した後、光電変換素子の感光部を形成する点に特徴
を有する。即ち、本発明の製造方法は、上記基板上に形
成された非単結晶シリコン薄膜の半導体薄膜の一部表面
を熱酸化法でゲート絶縁膜に形成し、当該ゲート絶縁膜
上に形成したゲート電極をマスクとして上記半導体薄膜
に不純物を導入して薄膜トランジスタのドレイン領域及
びソース領域を形成する工程と、この工程後に、上記基
板の薄膜トランジスタの形成領域とは少なくとも別の領
域上において上記光電変換素子の感光部を構成すべきシ
リコンを主成分とするアモルファス膜を形成する工程
と、を有するものである。
このアモルファス膜の形成工程は、水素ベースのプラズ
マＣＶＤを用いても良い。
マＣＶＤを用いても良い。
このように、非単結晶シリコン薄膜の半導体薄膜の一部
表面を熱酸化法でゲート絶縁膜に形成すると、非単結晶
シリコン薄膜のグレインが成長して良好な多結晶のチャ
ネル部に改質されるので、薄膜トランジスタの特性向上
が図れる。また、光電変換素子の感光部となるシリコン
を主成分とするアモルファス膜は、熱酸化によりゲート
絶縁膜の形成後の工程において形成されるので、熱酸化
時の温度上昇によるアモルファス膜の多結晶への変質が
起こらず、光電変換素子の特性の劣化を招かずに済む。
表面を熱酸化法でゲート絶縁膜に形成すると、非単結晶
シリコン薄膜のグレインが成長して良好な多結晶のチャ
ネル部に改質されるので、薄膜トランジスタの特性向上
が図れる。また、光電変換素子の感光部となるシリコン
を主成分とするアモルファス膜は、熱酸化によりゲート
絶縁膜の形成後の工程において形成されるので、熱酸化
時の温度上昇によるアモルファス膜の多結晶への変質が
起こらず、光電変換素子の特性の劣化を招かずに済む。
第１図は本発明に用いるラインセンサのブロック図であ
る。エレメント８がライン状にＮビット配置されてお
り、１つのエレメント８はスキャン回路１，スイッチン
グ回路２，感光セル部３からなる。スキャン回路１は基
本的にはシフトレジスタであり、スイッチング回路２の
スイッチングトランジスタ４のゲート５に入力され、ト
ランジスタ４のＯＮ−ＯＦＦの制御をする。基本動作は
スイッチングトランジスタ４がＯＮすることにより感光
セル部３内に蓄えられた電荷が照射される光量に応じて
放電し出力ラインＶＯに読み出される。Ｎビットのセル
が順次スキャン回路１により読み出され、各セルのシリ
アル・データとして出力ラインＶＯに現れる。この結果
各セルに照射された光量に比例して電気量に変換される
ことになる。本発明の特徴はトランジスタを含めて、全
ての素子が薄膜で形成されていることにある。
る。エレメント８がライン状にＮビット配置されてお
り、１つのエレメント８はスキャン回路１，スイッチン
グ回路２，感光セル部３からなる。スキャン回路１は基
本的にはシフトレジスタであり、スイッチング回路２の
スイッチングトランジスタ４のゲート５に入力され、ト
ランジスタ４のＯＮ−ＯＦＦの制御をする。基本動作は
スイッチングトランジスタ４がＯＮすることにより感光
セル部３内に蓄えられた電荷が照射される光量に応じて
放電し出力ラインＶＯに読み出される。Ｎビットのセル
が順次スキャン回路１により読み出され、各セルのシリ
アル・データとして出力ラインＶＯに現れる。この結果
各セルに照射された光量に比例して電気量に変換される
ことになる。本発明の特徴はトランジスタを含めて、全
ての素子が薄膜で形成されていることにある。
第２図は第１図の具体的回路図である。スキャン回路１
は基本的にはシフトレジスタであるから、例えば１２は
Ｄフリップフロップであり、Ｎビット縦列接続されてい
る。第２図，第３図に示すように、走査データ入力端子
１１（ＤIN）には走査データ入力信号ＤINが与えられ、
走査クロック入力端子１０（ＣＬIN）には走査クロック
入力信号ＣＬINが与えられる。スイッチング回路２はス
イッチングトランジスタであるから、例えば１３は薄膜
トラジスタであり、Ｎビット分設けられている。感光セ
ル部３は、例えば光電変換素子１４とコンデンサ１５で
構成される。
は基本的にはシフトレジスタであるから、例えば１２は
Ｄフリップフロップであり、Ｎビット縦列接続されてい
る。第２図，第３図に示すように、走査データ入力端子
１１（ＤIN）には走査データ入力信号ＤINが与えられ、
走査クロック入力端子１０（ＣＬIN）には走査クロック
入力信号ＣＬINが与えられる。スイッチング回路２はス
イッチングトランジスタであるから、例えば１３は薄膜
トラジスタであり、Ｎビット分設けられている。感光セ
ル部３は、例えば光電変換素子１４とコンデンサ１５で
構成される。
第３図はこの回路の各部の動作波形を示しており、シフ
トレジスタ列の各出力Ｑ１〜ＱＮが順次出力されると、
スイッチングトランジタが順次選択されることに応じ
て、充電電流が出力ラインに出てくる。このピーク値が
各セルの光量に対応するので、ローパスフィルタやピー
クホールド回路を通すことにより、光量に比例した信号
レベルが得られる。
トレジスタ列の各出力Ｑ１〜ＱＮが順次出力されると、
スイッチングトランジタが順次選択されることに応じ
て、充電電流が出力ラインに出てくる。このピーク値が
各セルの光量に対応するので、ローパスフィルタやピー
クホールド回路を通すことにより、光量に比例した信号
レベルが得られる。
第４図は本発明のスイッチングトンランジスタと感光セ
ル部の具体的実施例であり、（イ）は（ロ）のＡＢ断面
を示す。ガラスやセラミック等の材料からなる基板３１
上に多結晶シリコン薄膜をデポジットしてパターニング
することによりソース３４，チャネル３３，ドレイン３
２の領域を形成する。その後熱酸化又はＣＶＤ法により
ゲート絶縁用のゲート膜３５を形成し、更に例えば多結
晶シリコン等のゲート電極材料をデポジットしてパター
ニングしてゲート３６を形成する。そしてイオン打込法
によりソース・ドレイン電極（領域）３２，３３として
Ｐ型又はＮ型域を作る。その後層間絶縁膜，例えばシリ
コン酸化膜４１をＣＶＤ法で形成しコンタクトホール３
７，４３を開孔し出力ラインとなるＡｌ配線層３８と感
光像の下電極のＡｌ層３９を形成する。３８は出力ライ
ンとなるＡｌ配線層である。そして全体にアモルファス
シリコン等の感光体層４０をプラズマＣＶＤ法でデポジ
ットして、その上に感光体の上電極となる透明電極層４
２を形成する。感光体層４０は光が照射しない状態では
暗電流は１ｐＡ以下であり、光に対しては数ｐＡ／Ｌｘ
に設定しておく、この方式は感光体とキャパシタが両方
兼ねて形成されるのが利点である。感光体層４０として
アモルファスシリコンを用いると暗電流が非常に小さ
く、また光電流が多いのが特徴で、この光読み取り用に
向いている。第１１図はこのアモルファスシリコン膜の
感光特性の代表例であり、照度１ＬＸ（１ルックス）以
下まで用いることができることが特徴である。第４図の
ように感光体層を縦型（膜垂直）導電タイプとすると、
感光体層及び上部電極のエッチング・オフが不要である
ので、単に膜をデポジットすればよいという簡単さを特
長としている。
ル部の具体的実施例であり、（イ）は（ロ）のＡＢ断面
を示す。ガラスやセラミック等の材料からなる基板３１
上に多結晶シリコン薄膜をデポジットしてパターニング
することによりソース３４，チャネル３３，ドレイン３
２の領域を形成する。その後熱酸化又はＣＶＤ法により
ゲート絶縁用のゲート膜３５を形成し、更に例えば多結
晶シリコン等のゲート電極材料をデポジットしてパター
ニングしてゲート３６を形成する。そしてイオン打込法
によりソース・ドレイン電極（領域）３２，３３として
Ｐ型又はＮ型域を作る。その後層間絶縁膜，例えばシリ
コン酸化膜４１をＣＶＤ法で形成しコンタクトホール３
７，４３を開孔し出力ラインとなるＡｌ配線層３８と感
光像の下電極のＡｌ層３９を形成する。３８は出力ライ
ンとなるＡｌ配線層である。そして全体にアモルファス
シリコン等の感光体層４０をプラズマＣＶＤ法でデポジ
ットして、その上に感光体の上電極となる透明電極層４
２を形成する。感光体層４０は光が照射しない状態では
暗電流は１ｐＡ以下であり、光に対しては数ｐＡ／Ｌｘ
に設定しておく、この方式は感光体とキャパシタが両方
兼ねて形成されるのが利点である。感光体層４０として
アモルファスシリコンを用いると暗電流が非常に小さ
く、また光電流が多いのが特徴で、この光読み取り用に
向いている。第１１図はこのアモルファスシリコン膜の
感光特性の代表例であり、照度１ＬＸ（１ルックス）以
下まで用いることができることが特徴である。第４図の
ように感光体層を縦型（膜垂直）導電タイプとすると、
感光体層及び上部電極のエッチング・オフが不要である
ので、単に膜をデポジットすればよいという簡単さを特
長としている。
第５図は本発明の別の実施例を示す。これは感光体層を
横型（膜水平）導電タイプを用いるものである。（イ）
は（ロ）のＣＤ断面であり、形成プロセスに従って説明
する。基板５１上にトランジスタとキャパシタを形成す
るシリコン薄膜をＣＶＤ法で形成する。その後電荷蓄積
用キャパシタを下部電極部５４にはＮ又はＰ型層をイオ
ン打込により形成しておき、その後多結晶シリコン等の
ゲート電極５６とキャパシタの上部電極５７を形成して
から、更にもう１回イオン打込みを実施するとＮ型又は
Ｐ型のソース域５２，真性領域のチャネル部５３，ドレ
イン域６１１，ゲート電極５６よりなるスイッチングト
ランジスタ部と下部電極５４，上部電極５７と絶縁膜５
５からなるキャパシタが形成される。その後層間絶縁膜
５５からなるキャパシタが形成される。その後層間絶縁
膜５８をデポジットしてからコンタクトホール６０，６
１，６２を開孔し、出力ラインとなるＡ１配線６３と感
光体層５９を形成する。感光体層はＣｄＳやアモルファ
スシリコン等の光に対して敏感な半導体材料であり、キ
ャパシタと並列に配置されている。この結果光が照射さ
れないときは感光体層５９は非常に高抵抗であり、キャ
パシタに蓄積された電荷を放電することはないが、光が
照射されると、キャパシタの電荷を放電するので、スイ
ッチングトランジスタがＯＮしたとき充電電流が生じる
ことになり、この結果光量が電気量に変換される。この
第５図に示す方法のの特徴は、感光体層を横型導電性と
して用いることにより、上下の電極が不要となること
と、膜のピンホールが多くても使用可能なことである。
横型（膜水平）導電タイプを用いるものである。（イ）
は（ロ）のＣＤ断面であり、形成プロセスに従って説明
する。基板５１上にトランジスタとキャパシタを形成す
るシリコン薄膜をＣＶＤ法で形成する。その後電荷蓄積
用キャパシタを下部電極部５４にはＮ又はＰ型層をイオ
ン打込により形成しておき、その後多結晶シリコン等の
ゲート電極５６とキャパシタの上部電極５７を形成して
から、更にもう１回イオン打込みを実施するとＮ型又は
Ｐ型のソース域５２，真性領域のチャネル部５３，ドレ
イン域６１１，ゲート電極５６よりなるスイッチングト
ランジスタ部と下部電極５４，上部電極５７と絶縁膜５
５からなるキャパシタが形成される。その後層間絶縁膜
５５からなるキャパシタが形成される。その後層間絶縁
膜５８をデポジットしてからコンタクトホール６０，６
１，６２を開孔し、出力ラインとなるＡ１配線６３と感
光体層５９を形成する。感光体層はＣｄＳやアモルファ
スシリコン等の光に対して敏感な半導体材料であり、キ
ャパシタと並列に配置されている。この結果光が照射さ
れないときは感光体層５９は非常に高抵抗であり、キャ
パシタに蓄積された電荷を放電することはないが、光が
照射されると、キャパシタの電荷を放電するので、スイ
ッチングトランジスタがＯＮしたとき充電電流が生じる
ことになり、この結果光量が電気量に変換される。この
第５図に示す方法のの特徴は、感光体層を横型導電性と
して用いることにより、上下の電極が不要となること
と、膜のピンホールが多くても使用可能なことである。
次に、参考例として、感光体としてトランジスタをその
まま用いる方式を示す。これは構造が最も簡単なことが
特徴である。
まま用いる方式を示す。これは構造が最も簡単なことが
特徴である。
第６図はこの方式の回路図であり、トランジスタ６６が
感光体として動作する。第１２図はこのトランジスタの
光特性を示しており、光電流値はゲート電圧ＶＧにより
制御することができる。第６図は一番簡単な使用例とし
てＶＧ＝０の状態である。ここで６５は遮光された薄膜
トランジスタ、６７は感光体として動作するトランジス
タ６６のゲート電極、ＶＯは出力ライン、ＶSSは共通電
位、ＧＮはシフトレジスタ列の各出力であって薄膜トラ
ンジスタのゲート電極に出力される。
感光体として動作する。第１２図はこのトランジスタの
光特性を示しており、光電流値はゲート電圧ＶＧにより
制御することができる。第６図は一番簡単な使用例とし
てＶＧ＝０の状態である。ここで６５は遮光された薄膜
トランジスタ、６７は感光体として動作するトランジス
タ６６のゲート電極、ＶＯは出力ライン、ＶSSは共通電
位、ＧＮはシフトレジスタ列の各出力であって薄膜トラ
ンジスタのゲート電極に出力される。
第７図は第６図の構造例であり、（イ）は（ロ）のＥＦ
断面図である。基板７０上にトランジスタを形成する第
１層目のシリコン薄膜を形成後パターニングして、その
上に熱酸化法等によりゲート絶縁膜７８を形成し、その
後ゲート電極７６，７７を形成してＮ型又はＰ型のイオ
ン打込み法によりトランジスタのソース域７１，チャネ
ル部７２，ドレイン域７３感光体チャネル７４，固定電
極７５を形成する。この後層間絶縁膜７９を形成し、コ
ンタクトホール８３，８４，８５を開孔してからＡｌ層
よりなる出力ライン８０，光遮蔽層８１，固定電位ライ
ン８２を形成する。この方式で感光体域はトランジスタ
のチャネル７４であり、キャパシタはゲート電極７７と
ドレイン域７３との間の寄生容量をそのまま利用する。
断面図である。基板７０上にトランジスタを形成する第
１層目のシリコン薄膜を形成後パターニングして、その
上に熱酸化法等によりゲート絶縁膜７８を形成し、その
後ゲート電極７６，７７を形成してＮ型又はＰ型のイオ
ン打込み法によりトランジスタのソース域７１，チャネ
ル部７２，ドレイン域７３感光体チャネル７４，固定電
極７５を形成する。この後層間絶縁膜７９を形成し、コ
ンタクトホール８３，８４，８５を開孔してからＡｌ層
よりなる出力ライン８０，光遮蔽層８１，固定電位ライ
ン８２を形成する。この方式で感光体域はトランジスタ
のチャネル７４であり、キャパシタはゲート電極７７と
ドレイン域７３との間の寄生容量をそのまま利用する。
本発明に用いるスキャン回路はある程度の速いスピード
が要求される。例えばエレメント数が１０００で、読み
出しサイクルが１msecとすると、スキャン・スピードは
１ＭHzである。このため、スキャン回路には高速で動作
可能なシフトレジスタと、それを構成するトランジスタ
が要求される。
が要求される。例えばエレメント数が１０００で、読み
出しサイクルが１msecとすると、スキャン・スピードは
１ＭHzである。このため、スキャン回路には高速で動作
可能なシフトレジスタと、それを構成するトランジスタ
が要求される。
第８図はＣ−ＭＯＳ構成のスキャン回路の一例であり、
１エレメント分を示している。ここでφは正相クロック
入力、反転φは逆相クロック入力、Ｄは走査データ入
力、Ｑは走査データ出力である。Ｐチャネル薄膜トラン
ジスタ（Ｐ−ＴＦＴ）９０〜９３とＮチャネル薄膜トラ
ンジスタ（Ｎ−ＴＦＴ）９４〜９７により形成される。
１エレメント分を示している。ここでφは正相クロック
入力、反転φは逆相クロック入力、Ｄは走査データ入
力、Ｑは走査データ出力である。Ｐチャネル薄膜トラン
ジスタ（Ｐ−ＴＦＴ）９０〜９３とＮチャネル薄膜トラ
ンジスタ（Ｎ−ＴＦＴ）９４〜９７により形成される。
第９図はこのＣＭＯＳ−ＴＦＴの構造例であり、基板１
００上に第１層目のシリコン薄膜１０１を形成後、ゲー
ト酸化膜１０２を形成しこの後ゲート電極１０３を形成
する。この後Ｐチャネルトランジスタ１０４にはボロン
イオンを、Ｎチャネルトランジスタ１０５にはリン又は
ヒ素イオンを打込むと各々のトランジスタができる。こ
のようにＴＦＴの場合、従来の単結晶ウェハによるイメ
ージセンサに比し、単にイオン打込み工程を１回のみ追
加すると、モノチャネルデバイス（Ｎ−ＭＯＳ又はＰ−
ＭＯＳ）からＣＭＯＳができることが大きな特徴であ
る。これは１つにはチャネル領域がＰ型でもＮ型でも不
純物を含まない真性領域を共通に用いていることによ
る。
００上に第１層目のシリコン薄膜１０１を形成後、ゲー
ト酸化膜１０２を形成しこの後ゲート電極１０３を形成
する。この後Ｐチャネルトランジスタ１０４にはボロン
イオンを、Ｎチャネルトランジスタ１０５にはリン又は
ヒ素イオンを打込むと各々のトランジスタができる。こ
のようにＴＦＴの場合、従来の単結晶ウェハによるイメ
ージセンサに比し、単にイオン打込み工程を１回のみ追
加すると、モノチャネルデバイス（Ｎ−ＭＯＳ又はＰ−
ＭＯＳ）からＣＭＯＳができることが大きな特徴であ
る。これは１つにはチャネル領域がＰ型でもＮ型でも不
純物を含まない真性領域を共通に用いていることによ
る。
薄膜トランジスタをアナログスイッチとして用いた場
合、薄膜トランジスタのオン電流は大きく、オフ電流は
小さくしなくてはならない。一方、駆動回路を薄膜トラ
ンジスタのＣＭＯＳ回路とした場合には、その薄膜トラ
ンジスタのオン電流は大きくなければならないが、オフ
電流はある程度大きくなっても構わない。このため、薄
膜トランジスタのＣＭＯＳ回路を駆動回路として用いる
ことが好適である。薄膜トランジスタのチャネル領域に
用いる非単結晶半導体薄膜の不純物濃度がゼロの場合
に、ゲート・ソース間電圧がゼロのときオン電流が最小
となる。その不純物濃度がＰ型に傾いてもＮ型に傾いて
も、オフ電流は増加する。チャネル領域を真性としない
場合には製造上若干のＰＮバラツキによりオフ電流の増
加が生じるが、チャネル領域を不純物ドープのない真性
領域として設定することによってオフ電流を最小にする
ことができる。
合、薄膜トランジスタのオン電流は大きく、オフ電流は
小さくしなくてはならない。一方、駆動回路を薄膜トラ
ンジスタのＣＭＯＳ回路とした場合には、その薄膜トラ
ンジスタのオン電流は大きくなければならないが、オフ
電流はある程度大きくなっても構わない。このため、薄
膜トランジスタのＣＭＯＳ回路を駆動回路として用いる
ことが好適である。薄膜トランジスタのチャネル領域に
用いる非単結晶半導体薄膜の不純物濃度がゼロの場合
に、ゲート・ソース間電圧がゼロのときオン電流が最小
となる。その不純物濃度がＰ型に傾いてもＮ型に傾いて
も、オフ電流は増加する。チャネル領域を真性としない
場合には製造上若干のＰＮバラツキによりオフ電流の増
加が生じるが、チャネル領域を不純物ドープのない真性
領域として設定することによってオフ電流を最小にする
ことができる。
本発明に用いるトランジスタ（ＴＦＴ）はスキャン回路
においても、スイッチングトランジスタにおいてもスピ
ードが要求され、即ちトランジスタの特性を改良する必
要がある。本発明に用いるトランジスタ部の形成プロセ
スの一例として熱酸化膜をゲート絶縁膜として用いる
と、良好なトランジスタ特性が得られる。第１層目のチ
ャネル部とソース・ドレインを構成する不純物を含まな
いシリコン薄膜を減圧ＣＶＤ法により５７０゜Ｃのデポ
ジジョン温度にて約２０００〜５０００Å形成し、パタ
ーニングの後１１００゜Ｃ〜１１５０゜ＣにてＯ２雰囲
気で熱酸化して１５００Åの良好なゲート絶縁膜を形成
すると同時に第１層目のシリコン薄膜のグレインを成長
させて良好な多結晶とさせる。この後Ｎ＋ドープされた
多結晶シリコンのゲート電極を形成し、その後ゲート電
極をマスクとしてＰイオンを１×１０１５／cm2のドー
プ量で打ち込むとチャネルのむ不純物がドープされない
真性領域として残る。この後、Ｈ２プラズマ処理を実施
すると特性がより改良される。第４図，第５図の方式に
おいて感光体膜としてアモルファスシリコンを用いる
際、水素ベースのプラズマＣＶＤで行うと、同時にＴＦ
ＴもＨ２プラズマ処理が自動的に施される。また第７図
の方式でも別個に行うことが可能である。
においても、スイッチングトランジスタにおいてもスピ
ードが要求され、即ちトランジスタの特性を改良する必
要がある。本発明に用いるトランジスタ部の形成プロセ
スの一例として熱酸化膜をゲート絶縁膜として用いる
と、良好なトランジスタ特性が得られる。第１層目のチ
ャネル部とソース・ドレインを構成する不純物を含まな
いシリコン薄膜を減圧ＣＶＤ法により５７０゜Ｃのデポ
ジジョン温度にて約２０００〜５０００Å形成し、パタ
ーニングの後１１００゜Ｃ〜１１５０゜ＣにてＯ２雰囲
気で熱酸化して１５００Åの良好なゲート絶縁膜を形成
すると同時に第１層目のシリコン薄膜のグレインを成長
させて良好な多結晶とさせる。この後Ｎ＋ドープされた
多結晶シリコンのゲート電極を形成し、その後ゲート電
極をマスクとしてＰイオンを１×１０１５／cm2のドー
プ量で打ち込むとチャネルのむ不純物がドープされない
真性領域として残る。この後、Ｈ２プラズマ処理を実施
すると特性がより改良される。第４図，第５図の方式に
おいて感光体膜としてアモルファスシリコンを用いる
際、水素ベースのプラズマＣＶＤで行うと、同時にＴＦ
ＴもＨ２プラズマ処理が自動的に施される。また第７図
の方式でも別個に行うことが可能である。
第１０図はこのような工程を経て得られたＮ−ＴＦＴの
特性例であり、チャネル：キャリア移動度は約８０cm２
／Ｖ・secであり、単結晶シリコンの約１／５という良
好な特性である。このトランジスタを用いて構成したス
キャン回路は約２〜５ＭHzで動作し、十分な高速性が得
られる。又スイッチングトランジスタのスイッチングス
ピードは１００nsecである。
特性例であり、チャネル：キャリア移動度は約８０cm２
／Ｖ・secであり、単結晶シリコンの約１／５という良
好な特性である。このトランジスタを用いて構成したス
キャン回路は約２〜５ＭHzで動作し、十分な高速性が得
られる。又スイッチングトランジスタのスイッチングス
ピードは１００nsecである。
以上説明したように、本発明は、光電変換素子とその選
択用の薄膜トランジスタとを併有する光電変換装置にお
いて、光電変換素子の感光部の形成前にそのゲート絶縁
膜を熱酸化法で形成する点に特徴を有するものであるの
で、次の効果を奏する。非単結晶シリコン薄膜の半導体
薄膜の一部表面を熱酸化法でゲート絶縁膜に形成する
と、非単結晶シリコン薄膜のグレインが成長して良好な
多結晶のチャネル部に改質されるので、薄膜トランジス
タの特性向上が図れる。また、光電変換素子は感光部と
なるシリコンを主成分とするアモルファス膜は、熱酸化
によりゲート絶縁膜の形成後の工程において形成される
ので、熱酸化時の温度上昇（例えば１０００゜Ｃ）によ
るアモルファス膜の多結晶への変質が起こらず、光電変
換素子の特性の劣化を招かずに済む。従って、薄膜トラ
ンジスタの特性と光電変換素子の特性の両者を満足でき
るよう歩留り良く製造できる。
択用の薄膜トランジスタとを併有する光電変換装置にお
いて、光電変換素子の感光部の形成前にそのゲート絶縁
膜を熱酸化法で形成する点に特徴を有するものであるの
で、次の効果を奏する。非単結晶シリコン薄膜の半導体
薄膜の一部表面を熱酸化法でゲート絶縁膜に形成する
と、非単結晶シリコン薄膜のグレインが成長して良好な
多結晶のチャネル部に改質されるので、薄膜トランジス
タの特性向上が図れる。また、光電変換素子は感光部と
なるシリコンを主成分とするアモルファス膜は、熱酸化
によりゲート絶縁膜の形成後の工程において形成される
ので、熱酸化時の温度上昇（例えば１０００゜Ｃ）によ
るアモルファス膜の多結晶への変質が起こらず、光電変
換素子の特性の劣化を招かずに済む。従って、薄膜トラ
ンジスタの特性と光電変換素子の特性の両者を満足でき
るよう歩留り良く製造できる。
第１図は本発明に用いる固体イメージセンサのブロック
図、第２図は第１図に示す固体イメージセンサの具体的
回路図、第３図は第１図に示す固体イメージセンサの動
作波形を示す図、第４図，第５図は本発明の具体的構造
例を示す図、第６図は第７図の回路図、第７図は本発明
の参考的構造例を示す図、第８図はスキャン回路の一例
を示す図、第９図はＣＭＯＳＦＥＴの構造例を示す図、
第１０図は本発明に用いるＮ−ＴＦＥの特性例を示す
図、第１１図は感光体層の光特性を示す図、第１２図は
ＴＦＴを感光体して用いる場合の光特性を示す図であ
る。
図、第２図は第１図に示す固体イメージセンサの具体的
回路図、第３図は第１図に示す固体イメージセンサの動
作波形を示す図、第４図，第５図は本発明の具体的構造
例を示す図、第６図は第７図の回路図、第７図は本発明
の参考的構造例を示す図、第８図はスキャン回路の一例
を示す図、第９図はＣＭＯＳＦＥＴの構造例を示す図、
第１０図は本発明に用いるＮ−ＴＦＥの特性例を示す
図、第１１図は感光体層の光特性を示す図、第１２図は
ＴＦＴを感光体して用いる場合の光特性を示す図であ
る。
Claims (2)
- 【請求項１】光電変換素子とこれを選択可能の薄膜トラ
ンジスタとを組とし、該光電変換素子と該薄膜トランジ
スタとが少なくとも表面の絶縁された基板上に配置され
てなる光電変換装置の製造方法であって、 該基板上に形成された非単結晶シリコン薄膜の半導体薄
膜の一部表面を熱酸化法でゲート絶縁膜に形成し、当該
ゲート絶縁膜上に形成したゲート電極をマスクとして前
記半導体薄膜に不純物を導入して前記薄膜トランジスタ
のドレイン領域及びソース領域を形成する工程と、 前記工程後に、前記基板の前記薄膜トランジスタの形成
領域とは少なくとも別の領域上において前記光電変換素
子の感光部を構成すべきシリコンを主成分とするアモル
ファス膜を形成する工程と、を有することを特徴とする
光電変換装置の製造方法。 - 【請求項２】特許請求の範囲第１項に記載の光電変換装
置の製造方法において、前記アモルファス膜の形成工程
は、水素ベースのプラズマＣＶＤであることを特徴とす
る光電変換装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58059020A JPH0612811B2 (ja) | 1983-04-04 | 1983-04-04 | 光電変換装置の製造方法 |
| JP5054063A JP2624112B2 (ja) | 1983-04-04 | 1993-03-15 | イメージセンサ |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58059020A JPH0612811B2 (ja) | 1983-04-04 | 1983-04-04 | 光電変換装置の製造方法 |
| JP5054063A JP2624112B2 (ja) | 1983-04-04 | 1993-03-15 | イメージセンサ |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4097890A Division JPH07109890B2 (ja) | 1992-04-17 | 1992-04-17 | 相補型トランジスタを用いたドライバ回路 |
| JP5054063A Division JP2624112B2 (ja) | 1983-04-04 | 1993-03-15 | イメージセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59185474A JPS59185474A (ja) | 1984-10-22 |
| JPH0612811B2 true JPH0612811B2 (ja) | 1994-02-16 |
Family
ID=26394805
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58059020A Expired - Lifetime JPH0612811B2 (ja) | 1983-04-04 | 1983-04-04 | 光電変換装置の製造方法 |
| JP5054063A Expired - Lifetime JP2624112B2 (ja) | 1983-04-04 | 1993-03-15 | イメージセンサ |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5054063A Expired - Lifetime JP2624112B2 (ja) | 1983-04-04 | 1993-03-15 | イメージセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JPH0612811B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62124769A (ja) * | 1985-11-25 | 1987-06-06 | Matsushita Electric Ind Co Ltd | 密着型イメ−ジセンサ |
| JP3189990B2 (ja) * | 1991-09-27 | 2001-07-16 | キヤノン株式会社 | 電子回路装置 |
| KR100401265B1 (ko) * | 1998-12-04 | 2004-03-20 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터형 광 감지소자 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56138969A (en) * | 1980-03-31 | 1981-10-29 | Canon Inc | Photoelectric converter |
| JPS5772370A (en) * | 1980-10-23 | 1982-05-06 | Canon Inc | Photoelectric converter |
| JPS57114292A (en) * | 1981-01-06 | 1982-07-16 | Fuji Xerox Co Ltd | Thin film image pickup element |
| JPS57115880A (en) * | 1981-01-12 | 1982-07-19 | Fuji Xerox Co Ltd | Thin film image pickup device in two dimensions |
-
1983
- 1983-04-04 JP JP58059020A patent/JPH0612811B2/ja not_active Expired - Lifetime
-
1993
- 1993-03-15 JP JP5054063A patent/JP2624112B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06216360A (ja) | 1994-08-05 |
| JP2624112B2 (ja) | 1997-06-25 |
| JPS59185474A (ja) | 1984-10-22 |
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