JPH06216360A - イメージセンサ - Google Patents
イメージセンサInfo
- Publication number
- JPH06216360A JPH06216360A JP5054063A JP5406393A JPH06216360A JP H06216360 A JPH06216360 A JP H06216360A JP 5054063 A JP5054063 A JP 5054063A JP 5406393 A JP5406393 A JP 5406393A JP H06216360 A JPH06216360 A JP H06216360A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- thin film
- electrode
- transistor
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/30—Transforming light or analogous information into electric information
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Facsimile Heads (AREA)
- Thin Film Transistor (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【構成】 イメージセンサにおいて、光電変換素子と、
この光電変換素子による電気的変化を読み出す薄膜トラ
ンジスタを絶縁基板上に形成し、薄膜トランジスタのソ
ース・ドレイン領域の一方を延在形成して、光電変換素
子の一方の電極と容量を形成する。 【効果】 簡単な構成で、光電変換素子部の容量を増加
させることができる。
この光電変換素子による電気的変化を読み出す薄膜トラ
ンジスタを絶縁基板上に形成し、薄膜トランジスタのソ
ース・ドレイン領域の一方を延在形成して、光電変換素
子の一方の電極と容量を形成する。 【効果】 簡単な構成で、光電変換素子部の容量を増加
させることができる。
Description
【０００１】
【産業上の利用分野】本発明は固体イメージセンサに関
するものである。
するものである。
【０００２】
【従来の技術】従来固体イメージセンサはライン・セン
サとエリア・センサに大別されており、ラインセンサは
ファクシミリ等の読み取り用に又、エリアセンサはビデ
オカメラ用に用いられている。近年の情報処理機器の発
展に伴ない安価で高性能のデバイスや機器がもとめられ
てきつつある。特にオフィス用からパーソナル，ホーム
へと普及するにつれてこの要求は高まりつつある。例え
ばファクシミリにしても２０万円以下のホーム用のもの
が市場投入されつつある。ファクシミリにおいてはその
システム内は読み出し部（リード・アウト）と記録（プ
リント）部及び通信系」から成るが、記録部はサーマル
ヘッド等の開発により、又通信系はＬＳＩの発展によ
り、かなり低コストになる目途がたってきた。
サとエリア・センサに大別されており、ラインセンサは
ファクシミリ等の読み取り用に又、エリアセンサはビデ
オカメラ用に用いられている。近年の情報処理機器の発
展に伴ない安価で高性能のデバイスや機器がもとめられ
てきつつある。特にオフィス用からパーソナル，ホーム
へと普及するにつれてこの要求は高まりつつある。例え
ばファクシミリにしても２０万円以下のホーム用のもの
が市場投入されつつある。ファクシミリにおいてはその
システム内は読み出し部（リード・アウト）と記録（プ
リント）部及び通信系」から成るが、記録部はサーマル
ヘッド等の開発により、又通信系はＬＳＩの発展によ
り、かなり低コストになる目途がたってきた。
【０００３】
【課題を解決するための手段】しかし、従来の技術で
は、リード・アウト部は複雑な光学系とセンサ自体がコ
ストが高いので、全体としてコスト高になってしまう。
従ってこのリードアウト部を低コストでしかも高性能に
作り込む技術が必要である。この部分の低コスト化が可
能になると、更にファクシミリ，コピーマシン，プリン
タとの有機的な結合によりインテリジェント機能を持た
せた万能マシンとしてより高度の機器が実現できる。こ
のリードアウト部の低コスト化，高性能化を可能にする
には光学系を簡単にできるようなイメージセンサが必要
である。このために近年読み取り対象とイメージセンサ
を装着させる密着型のセンサが提案されている。しかし
実際には特性が不十分であったり、信頼性が劣っていた
り、又外部処理が複雑すぎてコスト的に成立しない等の
欠点があった。
は、リード・アウト部は複雑な光学系とセンサ自体がコ
ストが高いので、全体としてコスト高になってしまう。
従ってこのリードアウト部を低コストでしかも高性能に
作り込む技術が必要である。この部分の低コスト化が可
能になると、更にファクシミリ，コピーマシン，プリン
タとの有機的な結合によりインテリジェント機能を持た
せた万能マシンとしてより高度の機器が実現できる。こ
のリードアウト部の低コスト化，高性能化を可能にする
には光学系を簡単にできるようなイメージセンサが必要
である。このために近年読み取り対象とイメージセンサ
を装着させる密着型のセンサが提案されている。しかし
実際には特性が不十分であったり、信頼性が劣っていた
り、又外部処理が複雑すぎてコスト的に成立しない等の
欠点があった。
【０００４】従って本発明の目的は、高性能かつ十分に
信頼性があり、更には低コスト化を可能にする密着型の
ラインセンサを提供することにある。
信頼性があり、更には低コスト化を可能にする密着型の
ラインセンサを提供することにある。
【０００５】
【課題を解決するための手段】本発明は、多結晶シリコ
ン薄膜からなる薄膜トランジスタ（ＴＦＴ）より構成さ
れるスキャン回路、前記スキャン回路の出力により制御
される前記ＴＦＴよりなるスイッチング回路、前記スイ
ッチング回路に接続される蓄積用キャパシタ又はそれと
等価な回路と薄膜感光体層を１エレメントとし、前記エ
レメントを複数個ライン状に配列し、前記複数個のエレ
メントから各々のスイッチング回路を介して共通の出力
ラインに各エレメントに照射される光量に対応した電気
信号を出力することを特徴とする。
ン薄膜からなる薄膜トランジスタ（ＴＦＴ）より構成さ
れるスキャン回路、前記スキャン回路の出力により制御
される前記ＴＦＴよりなるスイッチング回路、前記スイ
ッチング回路に接続される蓄積用キャパシタ又はそれと
等価な回路と薄膜感光体層を１エレメントとし、前記エ
レメントを複数個ライン状に配列し、前記複数個のエレ
メントから各々のスイッチング回路を介して共通の出力
ラインに各エレメントに照射される光量に対応した電気
信号を出力することを特徴とする。
【０００６】
【実施例】図１は本発明に用いるラインセンサのブロッ
ク図である。エレメント８がライン状にＮビット配置さ
れており１つのエレメントはスキャン回路１、スイッチ
ング回路２、感光セル部３からなる。スキャン回路１は
基本的にはイフトレジスタであり、スイッチング回路２
のスイッチングトランジスタ４のゲート５に入力され、
トランジスタ４をＯＮ−ＯＦＦのコントロールをする。
基本動作は感光セル部３内に蓄えられた電荷の、照射さ
れる光量に応じた放電量をスイッチングトランジスタ４
がＯＮすることにより出力ラインＶO に読み出される。
Ｎビットのセルが順次スキャン回路により読み出され、
各セルのシリアル・ゲータとして出力ラインＶO に現わ
れる。この結果各セルに照射された光量に比例して電気
量に変換されることになる。本発明の特徴はトランジス
タを含めて、全ての素子が薄膜で形成されることにあ
る。
ク図である。エレメント８がライン状にＮビット配置さ
れており１つのエレメントはスキャン回路１、スイッチ
ング回路２、感光セル部３からなる。スキャン回路１は
基本的にはイフトレジスタであり、スイッチング回路２
のスイッチングトランジスタ４のゲート５に入力され、
トランジスタ４をＯＮ−ＯＦＦのコントロールをする。
基本動作は感光セル部３内に蓄えられた電荷の、照射さ
れる光量に応じた放電量をスイッチングトランジスタ４
がＯＮすることにより出力ラインＶO に読み出される。
Ｎビットのセルが順次スキャン回路により読み出され、
各セルのシリアル・ゲータとして出力ラインＶO に現わ
れる。この結果各セルに照射された光量に比例して電気
量に変換されることになる。本発明の特徴はトランジス
タを含めて、全ての素子が薄膜で形成されることにあ
る。
【０００７】図３はこの回路の各部の動作波形を示して
おり、シフトレジスタ列の各出力Ｑ1 〜ＱN が順次出力
されると、スイッチングトランジスタが順次選択される
ことに応じて、充電電流が出力ラインに出てくる。この
ピーク値が各セルの光量に対応するので、ローパスフィ
ルタやピークホールド回路を通すことにより、光量に比
例した信号レベルが得られる。
おり、シフトレジスタ列の各出力Ｑ1 〜ＱN が順次出力
されると、スイッチングトランジスタが順次選択される
ことに応じて、充電電流が出力ラインに出てくる。この
ピーク値が各セルの光量に対応するので、ローパスフィ
ルタやピークホールド回路を通すことにより、光量に比
例した信号レベルが得られる。
【０００８】図４は本発明のスイッチングトランジスタ
と感光セル部の具体的実現例であり、（イ）は（ロ）の
ＡＢ断面を示す。ガラスやセラミック等の材料からなる
基板３１上に多結晶シリコン薄膜をデポジットしてパタ
ーニングすることによりソース３４、チャネル３３、ド
レイン３２領域を形成する。その後熱酸化又は」ＣＶＤ
法によりゲート絶縁用のゲート膜３５を形成し更に例え
ば多結晶シリコン等のゲート電極材料をデポジットして
パターニングしてゲート３６を形成する。そしてイオン
打込法によりソース・ドレイン電極３２，３４としてＰ
型又はＮ型域を作る。その後層間絶縁膜、例えばシリコ
ン酸化膜４１をＣＶＤ法で形成しコンタクトホール３
７，４３を開孔し出力ラインとなるＡｌ配線層と感光層
の下電極のＡｌ層３９を形成する。そして全体にアモル
ファスシリコン等の感光体層４０をプラズマＣＶＤ法で
デポジットして、その上に感光体の上電極となる透明電
極層４２を形成する。感光体層４０は光が照射しない状
態では暗電流は１ｐＡ以下であり、光に対しては数ｐＡ
／Ｘに設定しておく。この方式は感光体とキャパシタが
両方兼ねて形成されるのが利点である。
と感光セル部の具体的実現例であり、（イ）は（ロ）の
ＡＢ断面を示す。ガラスやセラミック等の材料からなる
基板３１上に多結晶シリコン薄膜をデポジットしてパタ
ーニングすることによりソース３４、チャネル３３、ド
レイン３２領域を形成する。その後熱酸化又は」ＣＶＤ
法によりゲート絶縁用のゲート膜３５を形成し更に例え
ば多結晶シリコン等のゲート電極材料をデポジットして
パターニングしてゲート３６を形成する。そしてイオン
打込法によりソース・ドレイン電極３２，３４としてＰ
型又はＮ型域を作る。その後層間絶縁膜、例えばシリコ
ン酸化膜４１をＣＶＤ法で形成しコンタクトホール３
７，４３を開孔し出力ラインとなるＡｌ配線層と感光層
の下電極のＡｌ層３９を形成する。そして全体にアモル
ファスシリコン等の感光体層４０をプラズマＣＶＤ法で
デポジットして、その上に感光体の上電極となる透明電
極層４２を形成する。感光体層４０は光が照射しない状
態では暗電流は１ｐＡ以下であり、光に対しては数ｐＡ
／Ｘに設定しておく。この方式は感光体とキャパシタが
両方兼ねて形成されるのが利点である。
【０００９】感光体層４０としてアモルファスシリコン
を用いると暗電流が非常に小さく、又光電流が多いのが
特徴でこの光読みとり用に向いている。図１１はこのア
モルファスシリコン膜の感光特性の代表例であり、照度
１ｌＸ（１ルックス）以下まで用いることができること
が特徴である。図４のように感光体層を、たて型（膜垂
直）導電タイプの特長は感光体層、及び上部電極のエッ
チングオフが不要で、単に膜をデポシットすればよいと
いう簡単さにある。
を用いると暗電流が非常に小さく、又光電流が多いのが
特徴でこの光読みとり用に向いている。図１１はこのア
モルファスシリコン膜の感光特性の代表例であり、照度
１ｌＸ（１ルックス）以下まで用いることができること
が特徴である。図４のように感光体層を、たて型（膜垂
直）導電タイプの特長は感光体層、及び上部電極のエッ
チングオフが不要で、単に膜をデポシットすればよいと
いう簡単さにある。
【００１０】図５は本発明の他の方式例である。これは
感光体層を横型（膜水平）導電タイプを用いるものであ
る。（イ）は（ロ）のＣＤ断面であり、形成プロセスに
従って説明する。基板５１上にトランジスタとキャパシ
タを形成するシリコン薄膜をＣＶＤ法で形成する。その
後電荷蓄積用キャパシタの下部電極部５４にはＮ又はＰ
型層をイオン打込により形成しておく。その後多結晶シ
リコン等のゲート電極５７を形成してから、更にもう１
回イオン打込みを実施するとＮ又はＰ型のソース域５
２、真性領域のチャネル部５３、ドレイン域６１とゲー
ト電極５６よりなるスイッチングトランジスタ部と下部
電極５４、上部電極６２と絶縁膜５５からなるキャパシ
タが形成される。その後層間絶縁膜５８をデポジットし
てからコンタクトホール６０，６１，６２を開孔し、出
力ラインとなるＡｌ配線６３と感光体層５９を形成す
る。感光体層はＣｄＳやアモルファスシリコン等の光に
対して敏感な半導体材料であり、キャパシタと並列に配
置されている。この結果光が照射されていない時は感光
体層５９は非常に高抵抗であり、キャパシタに蓄積され
た電荷を放電することはないが、光が照射されるとキャ
パシタの電荷を放電するので、スイッチングトランジス
タがＯＮした時充電電流を生じることになり、この結果
光量が電気量に変換される。この図５に示す方法の特徴
は、感光体膜を横型導電性として用いることにより、上
下の電極が不要となることと、膜のピンホールが多くて
も使用可能なことと、膜のピンホールが多くても使用可
能なことにある。
感光体層を横型（膜水平）導電タイプを用いるものであ
る。（イ）は（ロ）のＣＤ断面であり、形成プロセスに
従って説明する。基板５１上にトランジスタとキャパシ
タを形成するシリコン薄膜をＣＶＤ法で形成する。その
後電荷蓄積用キャパシタの下部電極部５４にはＮ又はＰ
型層をイオン打込により形成しておく。その後多結晶シ
リコン等のゲート電極５７を形成してから、更にもう１
回イオン打込みを実施するとＮ又はＰ型のソース域５
２、真性領域のチャネル部５３、ドレイン域６１とゲー
ト電極５６よりなるスイッチングトランジスタ部と下部
電極５４、上部電極６２と絶縁膜５５からなるキャパシ
タが形成される。その後層間絶縁膜５８をデポジットし
てからコンタクトホール６０，６１，６２を開孔し、出
力ラインとなるＡｌ配線６３と感光体層５９を形成す
る。感光体層はＣｄＳやアモルファスシリコン等の光に
対して敏感な半導体材料であり、キャパシタと並列に配
置されている。この結果光が照射されていない時は感光
体層５９は非常に高抵抗であり、キャパシタに蓄積され
た電荷を放電することはないが、光が照射されるとキャ
パシタの電荷を放電するので、スイッチングトランジス
タがＯＮした時充電電流を生じることになり、この結果
光量が電気量に変換される。この図５に示す方法の特徴
は、感光体膜を横型導電性として用いることにより、上
下の電極が不要となることと、膜のピンホールが多くて
も使用可能なことと、膜のピンホールが多くても使用可
能なことにある。
【００１１】本発明の他の実現例として、感光体として
トランジスタをそのまま用いる方式であり、構造は最も
簡単なことが特徴である。
トランジスタをそのまま用いる方式であり、構造は最も
簡単なことが特徴である。
【００１２】図６はこの方式の回路図であり、トランジ
スタ６６が感光体として動作する。図１２はこのトラン
ジスタの光特性を示しており、光電流値はゲート電圧Ｖ
G により制御することができる。図６は一番簡単な使用
例としてＶG ＝０の状態である。
スタ６６が感光体として動作する。図１２はこのトラン
ジスタの光特性を示しており、光電流値はゲート電圧Ｖ
G により制御することができる。図６は一番簡単な使用
例としてＶG ＝０の状態である。
【００１３】図７は図６の実現例であり、（イ）は
（ロ）のＥＦ断面である。基板７０上にトランジスタを
形成する第１層目のシリコン薄膜を形成後パターニング
して、その上に熱酸化法等によりゲート絶縁膜７８を形
成しその後ゲート電極７６，７７を形成してＮ型又はＰ
型のイオン打込み法によりトランジスタのソース域７
１、チャネル部７２、ドレイン７３、感光体チャネル７
４、固定電極７５を形成する。この後層間絶縁膜７９を
形成し、コンタクトホール８３，８４，８５を開孔して
からＡｌ層よりなる出力ライン８０、光遮蔽層８１、固
定電位ライン８５を形成する。この方式で感光体域はト
ランジスタのチャネル７４であり、キャパシタはゲート
電極７７とドレイン域７３との間の寄生容量をそのまま
利用する。
（ロ）のＥＦ断面である。基板７０上にトランジスタを
形成する第１層目のシリコン薄膜を形成後パターニング
して、その上に熱酸化法等によりゲート絶縁膜７８を形
成しその後ゲート電極７６，７７を形成してＮ型又はＰ
型のイオン打込み法によりトランジスタのソース域７
１、チャネル部７２、ドレイン７３、感光体チャネル７
４、固定電極７５を形成する。この後層間絶縁膜７９を
形成し、コンタクトホール８３，８４，８５を開孔して
からＡｌ層よりなる出力ライン８０、光遮蔽層８１、固
定電位ライン８５を形成する。この方式で感光体域はト
ランジスタのチャネル７４であり、キャパシタはゲート
電極７７とドレイン域７３との間の寄生容量をそのまま
利用する。
【００１４】本発明に用いるスキャン回路はある程度の
速いスピードが要求される。例えばエレメント数が１０
００で、読み出しサイクルが１ｍsec とすると、スキャ
ン・スピードは１ＭＨZ である。このためスキャン回路
は高速で動作可能なシフトレジスタと、それを構成する
トランジスタが要求される。
速いスピードが要求される。例えばエレメント数が１０
００で、読み出しサイクルが１ｍsec とすると、スキャ
ン・スピードは１ＭＨZ である。このためスキャン回路
は高速で動作可能なシフトレジスタと、それを構成する
トランジスタが要求される。
【００１５】図８はＣ−ＭＯＳ構成のスキャン回路の１
例であり、１エレメント分を示している。Ｐチャネル薄
膜トランジスタ（Ｐ−ＴＦＴ）９０〜９３とＮチャネル
薄膜トランジスタ（Ｎ−ＴＦＴ）９４〜９７により形成
される。
例であり、１エレメント分を示している。Ｐチャネル薄
膜トランジスタ（Ｐ−ＴＦＴ）９０〜９３とＮチャネル
薄膜トランジスタ（Ｎ−ＴＦＴ）９４〜９７により形成
される。
【００１６】図９はこのＣＭＯＳ−ＴＦＴの構造例であ
り、基板１００上に第１層目のシリコン薄膜１０１を形
成後、ゲート酸化膜１０２を形成この後ゲート電極１０
３を形成する。この後Ｐチャネルトランジスタ１０４に
はボロンイオンを、Ｎチャネルトランジスタ１０５には
リン又はヒ素イオン打込むと各々のトランジスタができ
る。このようにＴＦＴの場合、従来の単結晶ウエハによ
るイメージセンサに比し、単にイオン打込み工程を１回
のみ追加するとモノチャネルデバイス（Ｎ−ＭＯＳ又は
Ｐ−ＭＯＳ）からＣＭＯＳができることが大きな特徴で
ある。これは１つにはチャネル領域がＰ型でもＮ型でも
不純物を含まない真性領域を共通に用いていることによ
る。
り、基板１００上に第１層目のシリコン薄膜１０１を形
成後、ゲート酸化膜１０２を形成この後ゲート電極１０
３を形成する。この後Ｐチャネルトランジスタ１０４に
はボロンイオンを、Ｎチャネルトランジスタ１０５には
リン又はヒ素イオン打込むと各々のトランジスタができ
る。このようにＴＦＴの場合、従来の単結晶ウエハによ
るイメージセンサに比し、単にイオン打込み工程を１回
のみ追加するとモノチャネルデバイス（Ｎ−ＭＯＳ又は
Ｐ−ＭＯＳ）からＣＭＯＳができることが大きな特徴で
ある。これは１つにはチャネル領域がＰ型でもＮ型でも
不純物を含まない真性領域を共通に用いていることによ
る。
【００１７】本発明に用いるトランジスタ（ＴＦＴ）は
スキャン回路においても、スイッチングトランジスタに
おいてもスピードが要求され、即ちトランジスタの特性
を改良する必要がある。本発明に用いるトランジスタ部
の形成プロセスの１例として熱酸化膜をゲート絶縁膜と
して用いると良好なトランジスタ特性が得られる。第１
層目のチャネル部とソース・ドレインを構成する不純物
を含まないシリコン薄膜を減圧ＣＶＤ法により５７０℃
のデポジション温度にて約２０００〜５０００Å形成
し、パターニングの後、１１００℃〜１１５０℃にてＯ
2 雰囲気で熱酸化して約１５００Åの良好なゲート絶縁
膜を形成すると同時に第１層目のシリコン薄膜のドレイ
ンを成長させて良好な多結晶とさせる。この後Ｎ+ ドー
プされた多結晶シリコンのゲート電極を形成し、その後
ゲート電極をマスクにしてＰイオンを１×１０15／cm2
のドーズ量で打込むとチャネルのみ真性領域として残
る。この後、Ｈ2 プラズマ処理を実施すると特性がより
改良される。図４，図５の方式において感光体膜として
アモルファスシリコンを用いる際、水素ベースのプラズ
マＣＶＤで行なうと、同時にＴＦＴもＨ2 プラズマ処理
が自動的に施こされる。又図７の方式でも別個に行なう
ことは可能である。図１０はこのような工程を経て得ら
れたＮ−ＴＦＴの特性例であり、チャネル・キャリア移
動度は約８０cm2／Ｖ・sec であり、単結晶シリコンの
約１／５という良好な特性である。このトランジスタを
用いて構成したスキャン回路は約２〜５ＭＨZ で動作
し、十分な高速性が得られる。又スイッチングトランジ
スタのスイッチングスピードは１００n sec である。
スキャン回路においても、スイッチングトランジスタに
おいてもスピードが要求され、即ちトランジスタの特性
を改良する必要がある。本発明に用いるトランジスタ部
の形成プロセスの１例として熱酸化膜をゲート絶縁膜と
して用いると良好なトランジスタ特性が得られる。第１
層目のチャネル部とソース・ドレインを構成する不純物
を含まないシリコン薄膜を減圧ＣＶＤ法により５７０℃
のデポジション温度にて約２０００〜５０００Å形成
し、パターニングの後、１１００℃〜１１５０℃にてＯ
2 雰囲気で熱酸化して約１５００Åの良好なゲート絶縁
膜を形成すると同時に第１層目のシリコン薄膜のドレイ
ンを成長させて良好な多結晶とさせる。この後Ｎ+ ドー
プされた多結晶シリコンのゲート電極を形成し、その後
ゲート電極をマスクにしてＰイオンを１×１０15／cm2
のドーズ量で打込むとチャネルのみ真性領域として残
る。この後、Ｈ2 プラズマ処理を実施すると特性がより
改良される。図４，図５の方式において感光体膜として
アモルファスシリコンを用いる際、水素ベースのプラズ
マＣＶＤで行なうと、同時にＴＦＴもＨ2 プラズマ処理
が自動的に施こされる。又図７の方式でも別個に行なう
ことは可能である。図１０はこのような工程を経て得ら
れたＮ−ＴＦＴの特性例であり、チャネル・キャリア移
動度は約８０cm2／Ｖ・sec であり、単結晶シリコンの
約１／５という良好な特性である。このトランジスタを
用いて構成したスキャン回路は約２〜５ＭＨZ で動作
し、十分な高速性が得られる。又スイッチングトランジ
スタのスイッチングスピードは１００n sec である。
【００１８】
【発明の効果】本発明は前に述べたように薄膜トランジ
スタによりスキャン回路、スイッチング回路を構成し、
更に薄膜感光体を感光体層として用いるものであり、次
の利点がある。
スタによりスキャン回路、スイッチング回路を構成し、
更に薄膜感光体を感光体層として用いるものであり、次
の利点がある。
【００１９】（１） 絶縁物基板上に簡単なプロセスに
より構成されるので、単結晶シリコンのようにサイズ的
な制限がなく、１０cm〜３０cmの密着型センサが可能に
なり、低コスト化が実現する。
より構成されるので、単結晶シリコンのようにサイズ的
な制限がなく、１０cm〜３０cmの密着型センサが可能に
なり、低コスト化が実現する。
【００２０】（２） スキャン回路とスイッチング回路
を内蔵することにより外部との配線はたかだか１０本位
で済み、実装コストが大幅に低減される。又出力ライン
は絶縁物上に配置されるので浮遊容量が非常に小さく、
出力信号の振幅が使用電源電圧までとれ、Ｓ／Ｎが大幅
に改善されると共に後続に複雑なアンプがなくても十分
なシグナルレベルが保証され、印画される像がきれいに
なる。
を内蔵することにより外部との配線はたかだか１０本位
で済み、実装コストが大幅に低減される。又出力ライン
は絶縁物上に配置されるので浮遊容量が非常に小さく、
出力信号の振幅が使用電源電圧までとれ、Ｓ／Ｎが大幅
に改善されると共に後続に複雑なアンプがなくても十分
なシグナルレベルが保証され、印画される像がきれいに
なる。
【００２１】（３） トランジスタとして多結晶シリコ
ンＴＦＴの採用により、スイッチングのスピードが向上
し、又信頼性，安定性が大幅に改善される。又ＣＭＯＳ
化が容易であるのでスキャン回路に応用すると動作スピ
ードや消費電力が良好な値が得られる。又プロセスが簡
単であり、低コスト化が容易である。
ンＴＦＴの採用により、スイッチングのスピードが向上
し、又信頼性，安定性が大幅に改善される。又ＣＭＯＳ
化が容易であるのでスキャン回路に応用すると動作スピ
ードや消費電力が良好な値が得られる。又プロセスが簡
単であり、低コスト化が容易である。
【００２２】（４） 感光体層が薄膜化されるので、単
結晶シリコンのようにライフタイムの分布による感光バ
ラツキが押えられ、センサのライン方向の感度分布が大
幅に低減する。
結晶シリコンのようにライフタイムの分布による感光バ
ラツキが押えられ、センサのライン方向の感度分布が大
幅に低減する。
【００２３】本発明はこのように、高性能かつ高信頼度
で低コストの固体イメージセンサを実現できるものでそ
の効果は多大なものである。
で低コストの固体イメージセンサを実現できるものでそ
の効果は多大なものである。
【図１】 本発明に用いる固体イメージセンサのブロッ
ク図。
ク図。
【図２】 本発明に用いる固体イメージセンサの具体的
回路図。
回路図。
【図３】 本発明に用いる固体イメージセンサの動作波
形を示す図。
形を示す図。
【図４】 本発明の具体的構造図。
【図５】 本発明の具体的構造図。
【図６】 本発明の具体的構造例を示す回路図。
【図７】 本発明の具体的構造図。
【図８】 スキャン回路の１例を示す図。
【図９】 ＣＭＯＳＴＦＴの構造例を示す図。
【図１０】 本発明に用いるＮ−ＴＦＴの特性例を示す
図。
図。
【図１１】 感光体層の光特性を示す図。
【図１２】 ＴＦＴを感光体として用いる場合の光特性
を示す図。
を示す図。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年４月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 イメージセンサ
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】本発明はイメージセンサに関する
ものである。
ものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】
【発明が解決しようとする課題】 しかし、従来の技術で
は、リード・アウト部は複雑な光学系とセンサ自体がコ
ストが高いので、全体としてコスト高になってしまう。
従ってこのリードアウト部を低コストでしかも高性能に
作り込む技術が必要である。この部分の低コスト化が可
能になると、更にファクシミリ，コピーマシン，プリン
タとの有機的な結合によりインテリジェント機能を持た
せた万能マシンとしてより高度の機器が実現できる。こ
のリードアウト部の低コスト化，高性能化を可能にする
には光学系を簡単にできるようなイメージセンサが必要
である。このために近年読み取り対象とイメージセンサ
を装着させる密着型のセンサが提案されている。しかし
実際には特性が不十分であったり、信頼性が劣っていた
り、又外部処理が複雑すぎてコスト的に成立しない等の
欠点があった。
は、リード・アウト部は複雑な光学系とセンサ自体がコ
ストが高いので、全体としてコスト高になってしまう。
従ってこのリードアウト部を低コストでしかも高性能に
作り込む技術が必要である。この部分の低コスト化が可
能になると、更にファクシミリ，コピーマシン，プリン
タとの有機的な結合によりインテリジェント機能を持た
せた万能マシンとしてより高度の機器が実現できる。こ
のリードアウト部の低コスト化，高性能化を可能にする
には光学系を簡単にできるようなイメージセンサが必要
である。このために近年読み取り対象とイメージセンサ
を装着させる密着型のセンサが提案されている。しかし
実際には特性が不十分であったり、信頼性が劣っていた
り、又外部処理が複雑すぎてコスト的に成立しない等の
欠点があった。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【課題を解決するための手段】本発明のイメージセンサ
は、感光体素子と該感光体素子に接続される薄膜トラン
ジスタを有するイメージセンサにおいて、前記薄膜トラ
ンジスタは表面の絶縁された基板上に形成されたゲート
電極と、ソース・ドレイン領域を形成する半導体層を有
し、前記感光素子は前記半導体層と一部が電気的に接続
され、電極層と他部が電気的に接続された感光体層を有
し、前記半導体層と前記電極層とは平面的に重なる位置
に配置されてなることを特徴とする。
は、感光体素子と該感光体素子に接続される薄膜トラン
ジスタを有するイメージセンサにおいて、前記薄膜トラ
ンジスタは表面の絶縁された基板上に形成されたゲート
電極と、ソース・ドレイン領域を形成する半導体層を有
し、前記感光素子は前記半導体層と一部が電気的に接続
され、電極層と他部が電気的に接続された感光体層を有
し、前記半導体層と前記電極層とは平面的に重なる位置
に配置されてなることを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【実施例】図１は本発明に用いるラインセンサのブロッ
ク図であり、図２はその具体的な構成を示す。エレメン
トがライン状にＮビット配置されており１つのエレメン
トはスキャン回路１、スイッチング回路２、感光セル部
３からなる。スキャン回路１は基本的にはクロック１０
によりデータ１１をシフトするフリップフロップ１２か
らなるシフトレジスタであり、スイッチング回路２のス
イッチングトランジスタ４（１３）のゲート５に入力さ
れ、トランジスタ４（１３）をＯＮ−ＯＦＦのコントロ
ールをする。基本動作は感光セル部３内に蓄えられた電
荷１５の、照射される光量に応じた抵抗１４による放電
量をスイッチングトランジスタ４がＯＮすることにより
出力ラインＶ０に読み出される。Ｎビットのセルが順次
スキャン回路により読み出され、各セルのシリアル・ゲ
ータとして出カラインＶ０に現われる。この結果各セル
に照射された光量に比例して電気量に変換されることに
なる。本発明の特徴はトランジスタを含めて、全ての素
子が薄膜で形成されることにある。
ク図であり、図２はその具体的な構成を示す。エレメン
トがライン状にＮビット配置されており１つのエレメン
トはスキャン回路１、スイッチング回路２、感光セル部
３からなる。スキャン回路１は基本的にはクロック１０
によりデータ１１をシフトするフリップフロップ１２か
らなるシフトレジスタであり、スイッチング回路２のス
イッチングトランジスタ４（１３）のゲート５に入力さ
れ、トランジスタ４（１３）をＯＮ−ＯＦＦのコントロ
ールをする。基本動作は感光セル部３内に蓄えられた電
荷１５の、照射される光量に応じた抵抗１４による放電
量をスイッチングトランジスタ４がＯＮすることにより
出力ラインＶ０に読み出される。Ｎビットのセルが順次
スキャン回路により読み出され、各セルのシリアル・ゲ
ータとして出カラインＶ０に現われる。この結果各セル
に照射された光量に比例して電気量に変換されることに
なる。本発明の特徴はトランジスタを含めて、全ての素
子が薄膜で形成されることにある。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】図４は本発明のスイッチングトランジスタ
と感光セル部の具体的実現例であり、（イ）は（ロ）の
ＡＢ断面を示す。ガラスやセラミック等の材料からなる
基板３１上に多結晶シリコン薄膜をデポジットしてパタ
ーニングすることによりソース３４、チャネル３３、ド
レイン３２領域を形成する。その後熱酸化又は」ＣＶＤ
法によりゲート絶縁用のゲート膜３５を形成し更に例え
ば多結晶シリコン等のゲート電極材料をデポジットして
パターニングしてゲート３６を形成する。そしてイオン
打込法によりソース・ドレイン電極３２，３４としてＰ
型又はＮ型域を作る。その後層間絶縁膜、例えばシリコ
ン酸化膜４１をＣＶＤ法で形成しコンタクトホール３
７，４３を開孔し出力ラインとなるＡｌ配線層と感光層
の下電極のＡｌ層３９を形成する。そして全体にアモル
ファスシリコン等の感光体層４０をプラズマＣＶＤ法で
デポジットして、その上に感光体の上電極となる透明電
極層４２を形成する。感光体層４０は光が照射しない状
態では暗電流は１ｐＡ以下であり、光に対しては数ｐＡ
／Ｘに設定しておく。この方式は感光体とキャパシタが
両方兼ねて形成されるのが利点である。また図４では、
ドレインとなった半導体層４３を延在配置し、透明電極
４２と平面的に重なる位置に配置することにより半導体
層４３と透明導電膜４２の間にも容量が形成され、蓄積
容量を増加させている。
と感光セル部の具体的実現例であり、（イ）は（ロ）の
ＡＢ断面を示す。ガラスやセラミック等の材料からなる
基板３１上に多結晶シリコン薄膜をデポジットしてパタ
ーニングすることによりソース３４、チャネル３３、ド
レイン３２領域を形成する。その後熱酸化又は」ＣＶＤ
法によりゲート絶縁用のゲート膜３５を形成し更に例え
ば多結晶シリコン等のゲート電極材料をデポジットして
パターニングしてゲート３６を形成する。そしてイオン
打込法によりソース・ドレイン電極３２，３４としてＰ
型又はＮ型域を作る。その後層間絶縁膜、例えばシリコ
ン酸化膜４１をＣＶＤ法で形成しコンタクトホール３
７，４３を開孔し出力ラインとなるＡｌ配線層と感光層
の下電極のＡｌ層３９を形成する。そして全体にアモル
ファスシリコン等の感光体層４０をプラズマＣＶＤ法で
デポジットして、その上に感光体の上電極となる透明電
極層４２を形成する。感光体層４０は光が照射しない状
態では暗電流は１ｐＡ以下であり、光に対しては数ｐＡ
／Ｘに設定しておく。この方式は感光体とキャパシタが
両方兼ねて形成されるのが利点である。また図４では、
ドレインとなった半導体層４３を延在配置し、透明電極
４２と平面的に重なる位置に配置することにより半導体
層４３と透明導電膜４２の間にも容量が形成され、蓄積
容量を増加させている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】図５は本発明の他の方式例である。これは
感光体層を横型（膜水平）導電タイプを用いるものであ
る。（イ）は（ロ）のＣＤ断面であり、形成プロセスに
従って説明する。基板５１上にトランジスタとキャパシ
タを形成するシリコン薄膜をＣＶＤ法で形成する。その
後電荷蓄積用キャパシタの下部電極部５４にはＮ又はＰ
型層をイオン打込により形成しておく。その後多結晶シ
リコン等のゲート電極５７を形成してから、更にもう１
回イオン打込みを実施するとＮ又はＰ型のソース域５
２、真性領域のチャネル部５３、ドレイン域６１とゲー
ト電極５６よりなるスイッチングトランジスタ部と下部
電極５４、上部電極５７と絶縁膜５５からなるキャパシ
タが形成される。その後層間絶縁膜５８をデポジットし
てからコンタクトホール６０，６１，６２を開孔し、出
力ラインとなるＡｌ配線６３と感光体層５９を形成す
る。感光体層はＣｄＳやアモルファスシリコン等の光に
対して敏感な半導体材料であり、キャパシタと並列に配
置されている。この結果光が照射されていない時は感光
体層５９は非常に高抵抗であり、キャパシタに蓄積され
た電荷を放電することはないが、光が照射されるとキャ
パシタの電荷を放電するので、スイッチングトランジス
タがＯＮした時充電電流を生じることになり、この結果
光量が電気量に変換される。この図５に示す方法の特徴
は、感光体膜を横型導電性として用いることにより、上
下の電極が不要となることと、膜のピンホールが多くて
も使用可能なことと、膜のピンホールが多くても使用可
能なことにある。図５では、ドレインとなる半導体層５
４を延在形成し、電極層５７との間で容量を形成し、蓄
積容量を簡単な構成で形成している。
感光体層を横型（膜水平）導電タイプを用いるものであ
る。（イ）は（ロ）のＣＤ断面であり、形成プロセスに
従って説明する。基板５１上にトランジスタとキャパシ
タを形成するシリコン薄膜をＣＶＤ法で形成する。その
後電荷蓄積用キャパシタの下部電極部５４にはＮ又はＰ
型層をイオン打込により形成しておく。その後多結晶シ
リコン等のゲート電極５７を形成してから、更にもう１
回イオン打込みを実施するとＮ又はＰ型のソース域５
２、真性領域のチャネル部５３、ドレイン域６１とゲー
ト電極５６よりなるスイッチングトランジスタ部と下部
電極５４、上部電極５７と絶縁膜５５からなるキャパシ
タが形成される。その後層間絶縁膜５８をデポジットし
てからコンタクトホール６０，６１，６２を開孔し、出
力ラインとなるＡｌ配線６３と感光体層５９を形成す
る。感光体層はＣｄＳやアモルファスシリコン等の光に
対して敏感な半導体材料であり、キャパシタと並列に配
置されている。この結果光が照射されていない時は感光
体層５９は非常に高抵抗であり、キャパシタに蓄積され
た電荷を放電することはないが、光が照射されるとキャ
パシタの電荷を放電するので、スイッチングトランジス
タがＯＮした時充電電流を生じることになり、この結果
光量が電気量に変換される。この図５に示す方法の特徴
は、感光体膜を横型導電性として用いることにより、上
下の電極が不要となることと、膜のピンホールが多くて
も使用可能なことと、膜のピンホールが多くても使用可
能なことにある。図５では、ドレインとなる半導体層５
４を延在形成し、電極層５７との間で容量を形成し、蓄
積容量を簡単な構成で形成している。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】削除
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】（３） 薄膜トランジスタのソース・ドレ
インを構成する半導体層と感光体層に接続される電極の
一方とを平面的に重なる位置に配置し、その間に容量を
形成したので、蓄積容量が大きくとれる。
インを構成する半導体層と感光体層に接続される電極の
一方とを平面的に重なる位置に配置し、その間に容量を
形成したので、蓄積容量が大きくとれる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】 本発明に用いるイメージセンサのブロック
図。
図。
【図２】 本発明に用いるイメージセンサの具体的回路
図。
図。
【図３】 本発明に用いるイメージセンサの動作波形を
示す図。
示す図。
【図４】 本発明の具体的構造図。
【図５】 本発明の具体的構造図。
【図６】 スキャン回路の１例を示す図。
【図７】 ＣＭＯＳＴＦＴの構造例を示す図。
【図８】 本発明に用いるＮ−ＴＦＴの特性例を示す
図。
図。
【図９】 感光体層の光特性を示す図。
【図１０】 ＴＦＴを感光体として用いる場合の光特性
を示す図。
を示す図。
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
Claims (1)
- 【請求項１】 多結晶シリコン薄膜からなる薄膜トラン
ジスタ（ＴＦＴ）より構成されるスキャン回路、前記ス
キャン回路の出力により制御される前記ＴＦＴよりなる
スイッチング回路、前記スイッチング回路に接続される
蓄積用キャパシタ又はそれと等価な回路と薄膜感光体層
を１エレメントとし、前記エレメントを複数個ライン状
に配列し、前記複数個のエレメントから各々のスイッチ
ング回路を介して共通の出力ラインに各エレメントに照
射される光量に対応した電気信号を出力することを特徴
とする固体イメージセンサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58059020A JPH0612811B2 (ja) | 1983-04-04 | 1983-04-04 | 光電変換装置の製造方法 |
| JP5054063A JP2624112B2 (ja) | 1983-04-04 | 1993-03-15 | イメージセンサ |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58059020A JPH0612811B2 (ja) | 1983-04-04 | 1983-04-04 | 光電変換装置の製造方法 |
| JP5054063A JP2624112B2 (ja) | 1983-04-04 | 1993-03-15 | イメージセンサ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58059020A Division JPH0612811B2 (ja) | 1983-04-04 | 1983-04-04 | 光電変換装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216360A true JPH06216360A (ja) | 1994-08-05 |
| JP2624112B2 JP2624112B2 (ja) | 1997-06-25 |
Family
ID=26394805
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58059020A Expired - Lifetime JPH0612811B2 (ja) | 1983-04-04 | 1983-04-04 | 光電変換装置の製造方法 |
| JP5054063A Expired - Lifetime JP2624112B2 (ja) | 1983-04-04 | 1993-03-15 | イメージセンサ |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58059020A Expired - Lifetime JPH0612811B2 (ja) | 1983-04-04 | 1983-04-04 | 光電変換装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JPH0612811B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401265B1 (ko) * | 1998-12-04 | 2004-03-20 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터형 광 감지소자 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62124769A (ja) * | 1985-11-25 | 1987-06-06 | Matsushita Electric Ind Co Ltd | 密着型イメ−ジセンサ |
| JP3189990B2 (ja) * | 1991-09-27 | 2001-07-16 | キヤノン株式会社 | 電子回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115880A (en) * | 1981-01-12 | 1982-07-19 | Fuji Xerox Co Ltd | Thin film image pickup device in two dimensions |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56138969A (en) * | 1980-03-31 | 1981-10-29 | Canon Inc | Photoelectric converter |
| JPS5772370A (en) * | 1980-10-23 | 1982-05-06 | Canon Inc | Photoelectric converter |
| JPS57114292A (en) * | 1981-01-06 | 1982-07-16 | Fuji Xerox Co Ltd | Thin film image pickup element |
-
1983
- 1983-04-04 JP JP58059020A patent/JPH0612811B2/ja not_active Expired - Lifetime
-
1993
- 1993-03-15 JP JP5054063A patent/JP2624112B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115880A (en) * | 1981-01-12 | 1982-07-19 | Fuji Xerox Co Ltd | Thin film image pickup device in two dimensions |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401265B1 (ko) * | 1998-12-04 | 2004-03-20 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터형 광 감지소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612811B2 (ja) | 1994-02-16 |
| JPS59185474A (ja) | 1984-10-22 |
| JP2624112B2 (ja) | 1997-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4862237A (en) | Solid state image sensor | |
| EP0165764B1 (en) | Depletion mode thin film semiconductor photodetectors | |
| JP4183990B2 (ja) | 薄膜フォトトランジスタ及びそれを用いたアクティブマトリクス基板並びにそれを用いた画像読み取り装置。 | |
| JPS622462B2 (ja) | ||
| Morozumi et al. | Completely integrated contact-type linear image sensor | |
| JPS62145866A (ja) | センサ装置、光導電型センサの駆動方法及び駆動装置 | |
| JPS58221562A (ja) | 原稿読取装置 | |
| US6252215B1 (en) | Hybrid sensor pixel architecture with gate line and drive line synchronization | |
| US6031248A (en) | Hybrid sensor pixel architecture | |
| US6005238A (en) | Hybrid sensor pixel architecture with linearization circuit | |
| JPH06216360A (ja) | イメージセンサ | |
| JPH0590557A (ja) | 光電変換装置及び情報処理装置 | |
| JPH0584065B2 (ja) | ||
| JPH07234737A (ja) | シンク形成回路 | |
| JPH0618260B2 (ja) | イメージセンサの製造方法 | |
| JPH05145053A (ja) | 固体イメージセンサ | |
| JPH0372770A (ja) | 読み取り装置 | |
| JPH0526347B2 (ja) | ||
| JPH07115182A (ja) | メモリー機能付き光電変換素子および固体撮像装置 | |
| JPS59126666A (ja) | 固体イメ−ジセンサ | |
| JP2570054B2 (ja) | 固体イメージセンサ | |
| JPH01184954A (ja) | 固体撮像装置 | |
| JPH03135524A (ja) | 固体イメージセンサ | |
| JPH022303B2 (ja) | ||
| JPH0337743B2 (ja) |