JPH05145053A - 固体イメージセンサ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 高性能かつ十分に信頼性があり、更には低コ
スト化を可能にする密着型のラインセンサを提供するこ
と。 【構成】 多結晶シリコン薄膜からなる薄膜トランジス
タ４（ＴＦＴ）より構成されるスキャン回路１、前記ス
キャン回路１の出力により制御される前記ＴＦＴ４より
なるスイッチング回路２、前記スイッチング回路２に接
続される蓄積用キャパシタ又はそれと等価な回路と薄膜
感光体層３を１エレメントとし、前記エレメントを複数
個ライン状に配列し、前記複数個のエレメントから各々
のスイッチング回路を介して共通の出力ラインＶ_０に各
エレメントに照射される光量に対応した電気信号を出力
することを特徴とする固体イメージセンサ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は固体イメージセンサに関
するものである。

【０００２】

【従来の技術】従来固体イメージセンサはライン・セン
サとエリア・センサに大別されており、ラインセンサは
ファクシミリ等の読み取り用に又、エリアセンサはビデ
オカメラ用に用いられている。近年の情報処理機器の発
展に伴ない安価で高性能のデバイスや機器が求められて
きつつある。特にオフィス用からパーソナル、ホームへ
と普及するにつれてこの要求は高まりつつある。例えば
ファクシミリにしても２０万円以下のホーム用のものが
市場投入されつつある。ファクシミリにおいてはそのシ
ステム内は読み出し部（リード・アウト）と記録（プリ
ント）部及び通信系から成るが、記録部はサーマルヘッ
ド等の開発により、又通信系はＬＳＩの発展により、か
なり低コストになる目処がたってきたが、リード・アウ
ト部は複雑な光学系とセンサ自体がコストが高いので、
全体としてコスト高になってしまう。従ってこのリード
・アウト部を低コストでしかも高性能に作り込む技術が
必要である。この部分の低コスト化が可能になると、更
にファクシミリ、コピーマシン、プリンタとの有機的な
結合によりインテリジェント機能を持たせた万能マシン
としてより高度の機器が実現できる。このリード・アウ
ト部の低コスト化、高性能化を可能にするには光学系を
簡単にできるようなイメージセンサが必要である。この
ために近年読み取り対象とイメージセンサを装着させる
密着型のセンサが提案されている。

【０００３】

【発明が解決しようとする課題】しかし実際には特性が
不十分であったり、信頼性が劣っていたり、又外部処理
が複雑すぎてコスト的に成立しない等の欠点があった。

【０００４】従って本発明の目的は、高性能かつ十分に
信頼性があり、更には低コスト化を可能にする密着型の
ラインセンサを提供することにある。

【０００５】

【課題を解決するための手段】本発明の固体イメージセ
ンサは、多結晶シリコン薄膜からなる薄膜トランジスタ
（ＴＦＴ）より構成されるスキャン回路、前記スキャン
回路の出力により制御される前記ＴＦＴよりなるスイッ
チング回路、前記スイッチング回路に接続される蓄積用
キャパシタ又はそれと等価な回路と薄膜感光体層を１エ
レメントとし、前記エレメントを複数個ライン状に配列
し、前記複数個のエレメントから各々のスイッチング回
路を介して共通の出力ラインに各エレメントに照射され
る光量に対応した電気信号を出力することを特徴とす
る。

【０００６】

【実施例】（実施例１）図１は本発明に用いるラインセ
ンサのブロック図である。エレメント８がライン状にＮ
ビット配置されており１つのエレメントはスキャン回路
１、スイッチング回路２、感光セル部３からなる。スキ
ャン回路１は基本的にはシフトレジスタであり、スイッ
チング回路２のスイッチングトランジスタ４のゲート５
に入力され、トランジスタ４をＯＮ−ＯＦＦのコントロ
ールをする。基本動作は感光セル部３内に蓄えられた電
荷の、照射される光量に応じた放電量をスイッチングト
ランジスタ４がＯＮすることにより出力ラインＶ₀ に読
み出される。Ｎビットのセルが順次スキャン回路により
読み出され、各セルのシリアル・データとして出力ライ
ンＶ₀ に現われる。この結果各セルに照射された光量に
比例して電気量に変換されることになる。本発明の特徴
はトランジスタを含めて、全ての素子が薄膜で形成され
ることにある。

【０００７】図３はこの回路の各部の動作波形を示して
おり、シフトレジスタ列の各出力Ｑ₁ 〜Ｑ_N が順次出力
されると、スイッチングトランジスタが順次選択される
ことに応じて、充電電流が出力ラインに出てくる。この
ピーク値が各セルの光量に対応するので、ローパスフィ
ルタやピークホールド回路を通すことにより、光量に比
例した信号レベルが得られる。

【０００８】図４は本発明のスイッチングトランジスタ
と感光セル部の具体的実現例であり、（イ）は（ロ）の
ＡＢ断面を示す。ガラスやセラミックス等の材料からな
る基板３１上に多結晶シリコン薄膜をデポジットしてパ
ターニングすることによりソース３４、チャネル３３、
ドレイン３２領域を形成する。その後熱酸化又はＣＶＤ
法によりゲート絶縁用のゲート膜３５を形成し更に例え
ば多結晶シリコン等のゲート電極材料をデポジットして
パターニングしてゲート３６を形成する。そしてイオン
打ち込み法によりソース・ドレイン電極３２、３３とし
てＰ型又はＮ型域を作る。その後層間絶縁膜、例えばシ
リコン酸化膜４１をＣＶＤ法で形成しコンタクトホール
３７、４３を開孔し出力ラインとなるＡｌ配線層３８と
感光層の下電極のＡｌ層３９を形成する。そして全体に
アモルファスシリコン等の感光体層４０をプラズマＣＶ
Ｄ法でデポジットして、その上に感光体の上電極となる
透明電極層４２を形成する。感光体層４０は光が照射し
ない状態では暗電流は１ｐＡ以下であり、光に対しては
数ｐＡ／ｌｘに設定しておく。この方式は感光体とキャ
パシタが両方兼ねて形成されるのが利点である。感光体
層４０としてアモルファスシリコンを用いると暗電流が
非常に小さく、又光電流が多いのが特徴でこの光読み取
り用に向いている。

【０００９】図１１はこのアモルファスシリコン膜の感
光特性の代表例であり、照度１ｌｘ（１ルックス）以下
まで用いることができることが特徴である。

【００１０】図４のように感光体層を、縦型（膜垂直）
導電タイプの特徴は感光体層、及び上部電極のエッチン
グ・オフが不要で、単に膜をデポジットすればよいとい
う簡単さにある。

【００１１】（実施例２）図５は本発明の他の方式例で
ある。これは感光体層を横型（膜水平）導電タイプを用
いるものである。（イ）は（ロ）のＣＤ断面であり、形
成プロセスに従って説明する。基板５１上にトランジス
タとキャパシタを形成するシリコン薄膜をＣＶＤ法で形
成する。その後電荷蓄積用キャパシタの下部電極部５４
にはＮ又はＰ型層をイオン打込により形成しておく。そ
の後多結晶シリコン等のゲート電極５６とキャパシタの
上部電極５７を形成してから、更にもう１回イオン打込
を実施するとＮ又はＰ型のソース域５２、真性領域のチ
ャネル部５３、ドレイン域６１とゲート電極５６よりな
るスイッチングトランジスタ部と下部電極５４、上部電
極５７と絶縁膜５５からなるキャパシタが形成される。
その後層間絶縁膜５８をデポジットしてからコンタクト
ホール６０、６１、６２を開孔し、出力ラインとなるＡ
ｌ配線６３と感光体層５９を形成する。感光体層はＣｄ
Ｓやアモルファスシリコン等の光に対して敏感な半導体
材料であり、キャパシタと並列に配置されている。この
結果光が照射されていない時は感光体層５９は非常に高
抵抗であり、キャパシタに蓄積された電荷を放電するこ
とはないが、光が照射されるとキャパシタの電荷を放電
するので、スイッチングトランジスタがＯＮした時充電
電流を生じることになり、この結果光量が電気量に変換
される。この図５に示す方法の特徴は、感光体膜を横型
導電性として用いることにより、上下の電極が不要とな
ることと、膜のピンホールが多くても使用可能なことに
ある。

【００１２】（実施例３）本発明の他の実現例として、
感光体としてトランジスタをそのまま用いる方式であ
り、構造は最も簡単なことが特徴である。

【００１３】図６はこの方式の回路図であり、トランジ
スタ６６が感光体として動作する。図１２はこのトラン
ジスタの光特性を示しており、光電流値はゲート電圧Ｖ
_G により制御することができる。図６は一番簡単な使用
例としてＶ_G ＝０の状態である。

【００１４】図７は図６の実施例であり、（イ）は
（ロ）のＥＦ断面である。基板７０上にトランジスタを
形成する第１層目のシリコン薄膜を形成後パターニング
して、その上に熱酸化法等によりゲート絶縁膜７８を形
成しその後ゲート電極７６、７７を形成してＮ型又はＰ
型のイオン打ち込み法によりトランジスタのソース域７
１、チャネル部７２、ドレイン７３、感光体チャネル７
４、固定電極７５を形成する。この後層間絶縁膜７９を
形成し、コンタクトホール８３、８４、８５を開孔して
からＡｌ層よりなる出力ライン８０、光遮蔽層８１、固
定電位ライン８２を形成する。この方式で感光体域はト
ランジスタのチャネル７４であり、キャパシタはゲート
電極７７とドレイン域７３との間の寄生容量をそのまま
利用する。

【００１５】本発明に用いるスキャン回路はある程度の
速いスピードが要求される。例えばエレメント数が１０
００で、読み出しサイクルが１ｍsec とすると、スキャ
ン・スピードは１ＭＨZ である。このためスキャン回路
は高速で動作可能のシフトレジスタと、それを構成する
トランジスタが要求される。

【００１６】図８はＣ−ＭＯＳ構成のスキャン回路の１
例であり、１エレメント分を示している。Ｐチャネル薄
膜トランジスタ（Ｐ−ＴＦＴ）９０〜９３とＮチャネル
薄膜トランジスタ（Ｎ−ＴＦＴ）９４〜９７により形成
される。

【００１７】図９はこのＣＭＯＳ−ＴＦＴの構造例であ
り、基板１００上に第１層目のシリコン薄膜１０１を形
成後、ゲート酸化膜１０２を形成この後ゲート電極１０
３を形成する。この後Ｐチャネルトランジスタ１０４に
はボロンイオンを、Ｎチャネルトランジスタ１０５には
リン又はヒ素イオン打ち込むと各々のトランジスタがで
きる。このようにＴＦＴの場合、従来の単結晶ウエハに
よるイメージセンサに比し、単にイオン打ち込み工程を
１回のみ追加するとモノチャネルデバイス（Ｎ−ＭＯＳ
又はＰ−ＭＯＳ）からＣＭＯＳができることが大きな特
徴である。これは１つにはチャネル領域がＰ型でもＮ型
でも不純物を含まない真性領域を共通に用いていること
による。

【００１８】本発明に用いるトランジスタ（ＴＦＴ）は
スキャン回路においても、スイッチングトランジスタに
おいてもスピードが要求され、即ちトランジスタの特性
を改良する必要がある。本発明に用いるトランジスタ部
の形成プロセスの１例として熱酸化膜をゲート絶縁膜と
して用いると良好なトランジスタ特性が得られる。第１
層目のチャネル部とソース・ドレインを構成する不純物
を含まないシリコン薄膜を減圧ＣＶＤ法により５７０℃
のデポジション温度にて約２０００〜５０００Å形成
し、パターニングの後、１１００℃〜１１５０℃にてＯ
₂ 雰囲気で熱酸化して約１５００Åの良好なゲート絶縁
膜を形成すると同時に第１層目のシリコン薄膜のグレイ
ンを成長させて良好な多結晶とさせる。この後Ｎ⁺ ドー
プされた多結晶シリコンのゲート電極を形成し、その後
ゲート電極をマスクにしてＰイオンを１×１０¹⁵／cm²
のドーズ量で打ち込むとチャネルのみ真性領域として残
る。この後、Ｈ₂ プラズマ処理を実施すると特性がより
改良される。

【００１９】図４、図５の方式において感光体膜として
アモルファスシリコンを用いる際、水素ベースのプラズ
マＣＶＤで行なうと、同時にＴＦＴもＨ₂プラズマ処理
が自動的に施される。又図７の方式でも別個に行なうこ
とは可能である。

【００２０】図１０はこのような工程を経て得られたＮ
−ＴＦＴの特性例であり、チャネル・キャリア移動度は
約８０cm² ／Ｖ・sec であり、単結晶シリコンの約１／
５という良好な特性である。このトランジスタを用いて
構成したスキャン回路は約２〜５ＭＨZ で動作し、十分
な高速性が得られる。又スイッチングトランジスタのス
イッチングスピードは１００ｎsec である。

【００２１】

【発明の効果】本発明は前に述べたように薄膜トランジ
スタによりスキャン回路、スイッチング回路を構成し、
更に薄膜感光体を感光体層として用いるものであり、次
の利点がある。

【００２２】（１）絶縁膜基板上に簡単なプロセスによ
り構成されるので、単結晶シリコンのようにサイズ的な
制限がなく、１０cm〜３０cmの密着型センサが可能にな
り、低コスト化が実現する。

【００２３】（２）スキャン回路とスイッチング回路を
内蔵することにより外部との配線はたかだか１０本位で
済み、実装コストが大幅に低減される。又出力ラインは
絶縁物上に配置されるので浮遊容量が非常に小さく、出
力信号の振幅が使用電源電圧までとれ、Ｓ／Ｎが大幅に
改善されると共に後続に複雑なアンプがなくても十分な
シグナルレベルが保証され、印画される像がきれいにな
る。

【００２４】（３）トランジスタとして多結晶シリコン
ＴＦＴの採用により、スイッチングのスピードが向上
し、又信頼性、安全性が大幅に改善される。又ＣＭＯＳ
化が容易であるのでスキャン回路に応用すると動作スピ
ードや消費電力が良好な値が得られる。又プロセスが簡
単であり、低コスト化が容易である。

【００２５】（４）感光体層が薄膜化されるので、単結
晶シリコンのようにライフタイムの分布による感光バラ
ツキが押えられ、センサのライン方向の感度分布が大幅
に低減する。

【００２６】本発明はこのように、高性能かつ高信頼性
で低コストの固体イメージセンサを実現できるものでそ
の効果は多大なものである。

【図面の簡単な説明】

【図１】 本発明に用いる固体イメージセンサのブロッ
ク図。

【図２】 図１の具体的回路図。

【図３】 図１の動作波形を示す図。

【図４】 本発明の具体的構造例を示す図。

【図５】 本発明の具体的構造例を示す図。

【図６】 図７の回路図。

【図７】 本発明の具体的構造例を示す図。

【図８】 スキャン回路の１例を示す図。

【図９】 ＣＭＯＳＴＦＴの構造例を示す図。

【図１０】 本発明に用いるＮ−ＴＦＴの特性例を示す
図。

【図１１】 感光体層の光特性を示す図。

【図１２】 ＴＦＴを感光体として用いる場合の光特性
を示す図。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年５月１８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】 明細書

【発明の名称】 相補型トランジスタを用いたドライバ
回路

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ドライバ回路に関し、
特に、そのドライバ回路を構成するトランジスタ構造に
関する。

【０００２】

【従来の技術】従来、固体イメージセンサとしてはライ
ン・センサとエリア・センサに大別されており、ライン
・センサはファクシミリ等の読み取り用に、またエリア
・センサはビデオカメラ用に用いられている。近年の情
報処理機器の発展に伴い安価で高性能のデバイスや機器
が求められてきつつある。特にオフィス用からパーソナ
ル，ホームへと普及するにつれてこの要求は高まりつつ
ある。例えばファクシミリにしても２０万円以下のホー
ム用のものが市場投入されつつある。ファクシミリにお
いてはそのシステム内は読み出し（リード・アウト）部
と記録（プリント）部及び通信系から成るが、記録部は
サーマルヘッド等の開発により、また通信系はＬＳＩの
発展により、かなり低コストになる目処がたってきた
が、リード・アウト部は複雑な光学系とセンサ自体のコ
ストが高いので、全体としてコスト高になってしまう。
従ってこのリード・アウト部を低コストでしかも高性能
に作り込む技術が必要である。この部分の低コスト化が
可能になると、更にファクシミリ，コピーマシーン，プ
リンタとの有機的な結合によりインテリジェント機能を
持たせた万能マシーンとして高度の機器が実現できる。
ところで、このリード・アウト部の低コスト化、高性能
化を可能にするには光学系を簡単にできるようなイメー
ジセンサが必要である。このために近年読み取り対象と
イメージセンサと装着させる密着型のセンサが提案され
ている。このような問題点を解決するものとして特開昭
５６−１３８９６９号や特開昭５７−１１４２９２号に
開示の薄膜撮像素子が知られている。これらの薄膜トラ
ンジスタは光電変換部のセル選択用スイッチとして使用
するのものであり、Ｎ型又はＰ型の一方導電型のトラン
ジスタに対して適用されている。ここで、光電変換部の
セル選択用トランジスタに対して選択パルスを供給する
スキャン回路等のドライバ回路（周辺回路）も同一の基
板上に形成したならば、光電変換装置全体のコンパクト
化や低コスト化を期すことが可能となる。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
薄膜トランジスタで駆動回路を構成すると、以下のよう
な問題点があった。

【０００４】薄膜トランジスタの電圧増幅率はバルク
トランジスタに比べて小さいので、十分な駆動出力の電
圧振幅を得るのが難しく、ノイズマージンが小さくなっ
てしまう。これは形成された集積回路パターン上に些細
な欠陥がある場合にも回路動作が不能となり易く、歩留
まりが悪い。

【０００５】また薄膜トランジスタの電圧増幅率が小
さいことにより、電圧振幅のバラツキが目立ち、光電変
換装置にあっては選択パルスの波高値にバラツキが出て
しまう。このような選択パルスの波高値のバラツキは、
セル選択用薄膜トランジスタの寄生容量のバラツキが僅
少であっても、固定パターン雑音の原因となる。

【０００６】薄膜トランジスタの駆動素子がオンして
いる場合、直流的な消費電流が流れ、消費電力が大き
く、発熱により温度上昇が大きい。特に、薄膜トランジ
スタに用いている半導体薄膜が非単結晶である場合に
は、その結晶性が不完全であること等を原因として、温
度変化によりトランジスタの電気的特性が不具合に変化
し、駆動回路の動作不能に至るおそれがあり、信頼性が
悪い。

【０００７】そこで、本発明は上記問題点を解決するも
のであり、その課題は、ドライバ回路として好適な薄膜
トランジスタの構造を実現することにある。

【０００８】

【課題を解決するための手段】本発明は、Ｐ型絶縁ゲー
ト型電界効果トランジスタとＮ型絶縁ゲート型電界効果
トランジスタとからなる相補型トランジスタを用いたド
ライバ回路において、Ｐ型絶縁ゲート型電界効果トラン
ジスタ及びＮ型絶縁ゲート型電界効果トランジスタは共
に絶縁物上の非単結晶シリコン薄膜に形成されたソー
ス，ドレイン及びチャネル領域からなる薄膜トランジス
タであって、そのＰ型薄膜トランジスタのソース及びド
レイン領域はＰ型不純物のドープ領域であると共に、そ
のＮ型薄膜トランジスタのソース及びドレイン領域はＮ
型不純物のドープ領域であり、Ｐ型薄膜トランジスタ及
びＮ型薄膜トランジスタのチャネル領域は不純物がドー
プされない真性半導体領域であることを特徴とする。

【０００９】

【作用】薄膜トランジスタの電圧増幅率は一般に小さい
が、ＣＭＯＳ構成であるので、駆動出力の電圧振幅を必
ず電源電圧幅とすることができ、しかも電圧振幅のバラ
ツキを無くすことができる。このためノイズマージンが
大きくなる。これにより集積回路パターンに些細な欠陥
があっても回路動作は確実にできるので、歩留まりの向
上を図ることができる。また、電圧振幅のバラツキを除
去できるので、固体イメージセンサの走査回路に適用し
た場合にも、固定パターン雑音の発生を抑制することが
できる。ソース，ドレイン及びチャネル領域は非単結晶
の半導体薄膜に形成されているので、その結晶性の不完
全さ等によって、温度変化による電気的特性の変化が問
題となるが、貫通電流が流れないレシオレス回路で駆動
回路が構成されているので、直流的な消費電流が流れ
ず、消費電力は小さい。特に、チャネル領域を不純物が
ドープされない真性領域としてあるので、オフ電流は最
小に設定されている。この結果、熱伝導性の悪い絶縁物
の上に薄膜トランジスタを構成した場合であっても、温
度上昇が起こり難いので、電気的特性が不具合に変化せ
ず、回路が動作不能に陥ることがなく、信頼性を高める
ことができる。更にまた、Ｎ型及びＰ型の薄膜トランジ
スタのチャネル領域は共に不純物のドープされない真性
半導体領域としてあるので、製造プロセス上の簡略性に
より製造工程が削減できることは勿論のこと、負荷素子
と駆動素子との電気的分離が不要であり、加えて１回の
選択的イオン打ち込みの打ち分けマスクを必要とするだ
けであるのでレイアウトフリーであり、集積密度を高め
ることができる。

【００１０】

【実施例】（実施例１）図１は本発明に用いるラインセ
ンサのブロック図である。エレメント８がライン状にＮ
ビット配置されており、１つのエレメント８はスキャン
回路１，スイッチング回路２，感光セル部３からなる。
スキャン回路１は基本的にはシフトレジスタであり、ス
イッチング回路２のスイッチングトランジスタ４のゲー
ト５に入力され、トランジスタ４のＯＮ−ＯＦＦの制御
をする。基本動作は感光セル部３内に蓄えられた電荷
の、照射される光量に応じた放電量をスイッチングトラ
ンジスタ４がＯＮすることにより出力ラインＶ_O に読み
出される。Ｎビットのセルが順次スキャン回路１により
読み出され、各セルのシリアル・データとして出力ライ
ンＶ_O に現れる。この結果各セルに照射された光量に比
例して電気量に変換されることになる。本発明の特徴は
トランジスタを含めて、全ての素子が薄膜で形成されて
いることにある。

【００１１】図２は図１の具体的回路図である。スキャ
ン回路１は基本的にはシフトレジスタであるから、例え
ば１２はＤフリップフロップであり、Ｎビット縦列接続
されている。図２，図３に示すように、走査データ入力
端子１１（Ｄ_IN）には走査データ入力信号Ｄ_INが与えら
れ、走査クロック入力端子１０（ＣＬ_IN）には走査クロ
ック入力信号ＣＬ_INが与えられる。スイッチング回路２
はスイッチングトランジスタであるから、例えば１３は
薄膜トランジスタであり、Ｎビット分設けられている。
感光セル部３は、例えば光電変換素子１４とコンデンサ
１５で構成される。

【００１２】図３はこの回路の各部の動作波形を示して
おり、シフトレジスタ列の各出力Ｑ₁ 〜Ｑ_N が順次出力
されると、スイッチングトランジスタが順次選択される
ことに応じて、充電電流が出力ラインに出てくる。この
ピーク値が各セルの光量に対応するので、ローパスフィ
ルタやピークホールド回路を通すことにより、光量に比
例した信号レベルが得られる。

【００１３】図４は本発明のスイッチングトランジスタ
と感光セル部の具体的実施例であり、（イ）は（ロ）の
ＡＢ断面を示す。ガラスやセラミック等の材料からなる
基板３１上に多結晶シリコン薄膜をデポジジットしてパ
ターニングすることによりソース３４，チャネル３３，
ドレイン３２領域を形成する。その後熱酸化又はＣＶＤ
法によりゲート絶縁用のゲート膜３５を形成し、更に例
えば多結晶シリコン等のゲート電極材料をデポジットし
てパターニングしてゲート３６を形成する。そしてイオ
ン打込法によりソース・ドレイン電極３２，３３として
Ｐ型又はＮ型域を作る。その後層間絶縁膜，例えばシリ
コン酸化膜４１をＣＶＤ法で形成しコンタクトホール３
７，４３を開孔し出力ラインとなるＡｌ配線層３８と感
光像の下電極のＡｌ層３９を形成する。３８は出力ライ
ンとなるＡｌ配線層である。そして全体にアモルファス
シリコン等の感光体層４０をプラズマＣＶＤ法でデポジ
ットして、その上に感光体の上電極となる透明電極層４
２を形成する。感光体層４０は光が照射しない状態では
暗電流は１ｐＡ以下であり、光に対しては数ｐＡ／ｌｘ
に設定しておく、この方式は感光体とキャパシタが両方
兼ねて形成されるのが利点である。感光体層４０として
アモルファスシリコンを用いると暗電流が非常に小さ
く、また光電流が多いのが特徴で、この光読み取り用に
向いている。図１１はこのアモルファスシリコン膜の感
光特性の代表例であり、照度１ｌｘ（１ルックス）以下
まで用いることができることが特徴である。図４のよう
に感光体層を縦型（膜垂直）導電タイプとすると、感光
体層及び上部電極のエッチング・オフが不要であるの
で、単に膜をデポジットすればよいという簡単さを特長
としている。

【００１４】（実施例２）図５は本発明の実施例２を示
す。これは感光体層を横型（膜水平）導電タイプを用い
るものである。（イ）は（ロ）のＣＤ断面であり、形成
プロセスに従って説明する。基板５１上にトランジスタ
とキャパシタを形成するシリコン薄膜をＣＶＤ法で形成
する。その後電荷蓄積用キャパシタを下部電極部５４に
はＮ又はＰ型層をイオン打込により形成しておき、その
後多結晶シリコン等のゲート電極５６とキャパシタの上
部電極５７を形成してから、更にもう１回イオン打込み
を実施するとＮ型又はＰ型のソース域５２，真性領域の
チャネル部５３，ドレイン域６１１，ゲート電極５６よ
りなるスイッチングトランジスタ部と下部電極５４，上
部電極５７と絶縁膜５５からなるキャパシタが形成され
る。その後層間絶縁膜５５からなるキャパシタが形成さ
れる。その後層間絶縁膜５８をデポジットしてからコン
タクトホール６０，６１，６２を開孔し、出力ラインと
なるＡｌ配線６３と感光体層５９を形成する。感光体層
はＣｄＳやアモルファスシリコン等の光に対して敏感な
半導体材料であり、キャパシタと並列に配置されてい
る。この結果光が照射されないときは感光体層５９は非
常に高抵抗であり、キャパシタに蓄積された電荷を放電
することはないが、光が照射されると、キャパシタの電
荷を放電するので、スイッチングトランジスタがＯＮし
たとき充電電流を生じることになり、この結果光量が電
気量に変換される。この図５に示す方法の特徴は、感光
体層を横型導電性として用いることにより、上下の電極
が不要となることと、膜のピンホールが多くても使用可
能なことである。

【００１５】（実施例３）本発明の実施例３として、感
光体としてトランジスタをそのまま用いる方式であり、
構造は最も簡単なことが特徴である。

【００１６】図６はこの方式の回路図であり、トランジ
スタ６６が感光体として動作する。図１２はこのトラン
ジスタの光特性を示しており、光電流値はゲート電圧Ｖ
_G により制御することができる。図６は一番簡単な使用
例としてＶ_G ＝０の状態である。ここで６５は遮光され
た薄膜トランジスタ、６７は感光体として動作するトラ
ンジスタ６６のゲート電極、Ｖ_O は出力ライン、Ｖ_SSは
共通電位、Ｑ_N はシフトレジスタ列の各出力であって薄
膜トランジスタのゲート電極に出力される。

【００１７】図７は図６の実施例であり、（イ）は
（ロ）のＥＦ断面図である。基板７０上にトランジスタ
を形成する第１層目のシリコン薄膜を形成後パターニン
グして、その上に熱酸化法等によりゲート絶縁膜７８を
形成し、その後ゲート電極７６，７７を形成してＮ型又
はＰ型のイオン打込み法によりトランジスタのソース域
７１，チャネル部７２，ドレイン域７３感光体チャネル
７４，固定電極７５を形成する。この後層間絶縁膜７９
を形成し、コンタクトホール８３，８４，８５を開孔し
てからＡｌ層よりなる出力ライン８０，光遮蔽層８１，
固定電位ライン８２を形成する。この方式で感光体域は
トランジスタのチャネル７４であり、キャパシタはゲー
ト電極７７とドレイン域７３との間の寄生容量をそのま
ま利用する。

【００１８】本発明に用いるスキャン回路はある程度の
速いスピードが要求される。例えばエレメント数が１０
００で、読み出しサイクルが１msecとすると、スキャン
・スピードは１ＭHzである。このため、スキャン回路に
は高速で動作可能なシフトレジスタと、それを構成する
トランジスタが要求される。

【００１９】図８はＣ−ＭＯＳ構成のスキャン回路の一
例であり、１エレメント分を示している。ここでφは正
相クロック入力、反転φは逆相クロック入力、Ｄは走査
データ入力、Ｑは走査データ出力である。Ｐチャネル薄
膜トランジスタ（Ｐ−ＴＦＴ）９０〜９３とＮチャネル
薄膜トランジスタ（Ｎ−ＴＦＴ）９４〜９７により形成
される。

【００２０】図９はこのＣＭＯＳ−ＴＦＴの構造例であ
り、基板１００上に第１層目のシリコン薄膜１０１を形
成後、ゲート酸化膜１０２を形成しこの後ゲート電極１
０３を形成する。この後Ｐチャネルトランジスタ１０４
にはボロンイオンを、Ｎチャネルトランジスタ１０５に
はリン又はヒ素イオンを打込むと各々のトランジスタが
できる。このようにＴＦＴの場合、従来の単結晶ウェハ
によるイメージセンサに比し、単にイオン打込み工程を
１回のみ追加すると、モノチャネルデバイス（Ｎ−ＭＯ
Ｓ又はＰ−ＭＯＳ）からＣＭＯＳができることが大きな
特徴である。これは１つにはチャネル領域がＰ型でもＮ
型でも不純物を含まない真性領域を共通に用いているこ
とによる。

【００２１】薄膜トランジスタをアナログスイッチとし
て用いた場合、薄膜トランジスタのオン電流は大きく、
オフ電流は小さくしなくてはならない。一方、駆動回路
を薄膜トランジスタのＣＭＯＳ回路とした場合には、そ
の薄膜トランジスタのオン電流は大きくなければならな
いが、オフ電流はある程度大きくなっても構わない。こ
のため、薄膜トランジスタのＣＭＯＳ回路を駆動回路と
して用いることが好適である。薄膜トランジスタのチャ
ネル領域に用いる非単結晶半導体薄膜の不純物濃度がゼ
ロの場合に、ゲート・ソース間電圧がゼロのときオン電
流が最小となる。その不純物濃度がＰ型に傾いてもＮ型
に傾いても、オフ電流は増加する。チャネル領域を真性
としない場合には製造上若干のＰＮバラツキによりオフ
電流の増加が生じるが、チャネル領域を不純物ドープの
ない真性領域として設定することによってオフ電流を最
小にすることができる。

【００２２】本発明に用いるトランジスタ（ＴＦＴ）は
スキャン回路においても、スイッチングトランジスタに
おいてもスピードが要求され、即ちトランジスタの特性
を改良する必要がある。本発明に用いるトランジスタ部
の形成プロセスの一例として熱酸化膜をゲート絶縁膜と
して用いると、良好なトランジスタ特性が得られる。第
１層目のチャネル部とソース・ドレインを構成する不純
物を含まないシリコン薄膜を減圧ＣＶＤ法により５７０
°Ｃのデポジジョン温度にて約２０００〜５０００Å形
成し、パターニングの後１１００°Ｃ〜１１５０°Ｃに
てＯ₂ 雰囲気で熱酸化して１５００Åの良好なゲート絶
縁膜を形成すると同時に第１層目のシリコン薄膜のグレ
インを成長させて良好な多結晶とさせる。この後Ｎ⁺ ド
ープされた多結晶シリコンのゲート電極を形成し、その
後ゲート電極をマスクとしてＰイオンを１×１０¹⁵／cm
² のドーズ量で打ち込むとチャネルのみ不純物がドープ
されない真性領域として残る。この後、Ｈ₂ プラズマ処
理を実施すると特性がより改良される。図４，図５の方
式において感光体膜としてアモルファスシリコンを用い
る際、水素ベースのプラズマＣＶＤで行うと、同時にＴ
ＦＴもＨ₂ プラズマ処理が自動的に施される。また図７
の方式でも別個に行うことが可能である。

【００２３】図１０はこのような工程を経て得られたＮ
−ＴＦＴの特性例であり、チャネル・キャリア移動度は
約８０cm² ／Ｖ・sec であり、単結晶シリコンの約１／
５という良好な特性である。このトランジスタを用いて
構成したスキャン回路は約２〜５ＭHzで動作し、十分な
高速性が得られる。又スイッチングトランジスタのスイ
ッチングスピードは１００nsecである。

【００２４】

【発明の効果】以上説明したように、本発明は、薄膜ト
ランジスタからなるＣＭＯＳ回路でドライバ回路を構成
し、そのＰ型及びＮ型トランジスタの非単結晶半導体薄
膜におけるチャネル領域を共に不純物のドープされない
真性領域として設定した点に特徴を有するものであるの
で、次の効果を奏する。

【００２５】薄膜トランジスタの電圧増幅率は一般に
小さいが、ＣＭＯＳ構成であるので、駆動出力の電圧振
幅を必ず電源電圧幅とすることができ、しかも電圧振幅
のバラツキを無くすことができる。このためノイズマー
ジンが大きくなる。これにより集積回路パターンに些細
な欠陥があっても回路動作は確実にできるので、歩留ま
りの向上を図ることができる。

【００２６】また、電圧振幅のバラツキを除去できる
ので、ドライバ回路として固体イメージセンサの走査回
路に適用した場合でも、固定パターン雑音の発生を抑制
することができる。

【００２７】トランジスタが非単結晶の半導体薄膜で
形成されているので、その結晶性の不完全さ等によっ
て、温度変化による電気的特性の変化が問題となるが、
貫通電流が流れないレシオレス回路でドライバ回路が構
成されているので、直流的な消費電流が流れず、消費電
力は小さい。特に、チャネル領域を不純物がドープされ
ない真性領域としてあるので、オフ電流は最小に設定さ
れている。この結果、熱伝導性の悪い絶縁物の上に薄膜
トランジスタを構成した場合であっても、温度上昇が起
こり難いので、電気的特性が不具合に変化せず、回路が
動作不能に陥ることがなく、信頼性を高めることができ
る。

【００２８】更にまた、Ｎ型及びＰ型の薄膜トランジ
スタのチャネル領域は共に不純物がドープされない真性
半導体領域としてあるので、製造プロセス上の簡略性に
より製造コストの低減化を図ることができる。そして、
負荷素子と駆動素子との電気的分離が不要であり、加え
て１回の選択的イオン打ち込みの打ち分けマスクを必要
とするだけであるのでレイアウトフリーであり、集積密
度を高めることができる。

【図面の簡単な説明】

【図１】本発明に用いる固体イメージセンサのブロック
図。

【図２】図１の具体的回路図。

【図３】図１の動作波形を示す図。

【図４】本発明の具体的構成例を示す図。

【図５】本発明の別の具体的構成例を示す図。

【図６】図７の回路図。

【図７】本発明の第３の具体的構成例を示す図。

【図８】本発明のスキャン回路の１例を示す図。

【図９】本発明のＣＭＯＳＴＦＴの構成例を示す図。

【図１０】本発明に用いるＮ−ＴＦＴの特性例を示す
図。

【図１１】感光体層の光特性を示す図。

【図１２】ＴＦＴを感光体として用いる場合の光特性を
示す図。

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図５

【補正方法】変更

【補正内容】

【図５】

Claims (1)

【特許請求の範囲】
1. 【請求項１】 多結晶シリコン薄膜からなる薄膜トラン
   ジスタ（ＴＦＴ）より構成されるスキャン回路、前記ス
   キャン回路の出力により制御される前記ＴＦＴよりなる
   スイッチング回路、前記スイッチング回路に接続される
   蓄積用キャパシタ又はそれと等価な回路と薄膜感光体層
   を１エレメントとし、前記エレメントを複数個ライン状
   に配列し、前記複数個のエレメントから各々のスイッチ
   ング回路を介して共通の出力ラインに各エレメントに照
   射される光量に対応した電気信号を出力することを特徴
   とする固体イメージセンサ。