JP2001189441A - 光電変換装置 - Google Patents
光電変換装置Info
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Abstract
(57)【要約】
【課題】 画素サイズを縮小しても十分な飽和電荷量、
受光面積を確保し、ノイズ電荷の混入のない高品質な信
号を得る。 【解決手段】 光電変換素子と少なくとも一つのトラン
ジスタとからなる画素を複数有し、互いに隣接する画素
の前記光電変換素子間に第一の素子分離領域４０１が設
けられ、互いに隣接する画素又は一画素内の、光電変換
素子とトランジスタとの間に第二の素子分離領域４０２
が設けられている光電変換装置において、第一の素子分
離領域４０１の実効的な幅が、第二の素子分離領域４０
２の実効的な幅より狭い。
受光面積を確保し、ノイズ電荷の混入のない高品質な信
号を得る。 【解決手段】 光電変換素子と少なくとも一つのトラン
ジスタとからなる画素を複数有し、互いに隣接する画素
の前記光電変換素子間に第一の素子分離領域４０１が設
けられ、互いに隣接する画素又は一画素内の、光電変換
素子とトランジスタとの間に第二の素子分離領域４０２
が設けられている光電変換装置において、第一の素子分
離領域４０１の実効的な幅が、第二の素子分離領域４０
２の実効的な幅より狭い。
Description
【０００１】
【発明の属する技術分野】本発明は光電変換装置に係わ
り、特に画素がマトリクス状に配列された光電変換装置
に関するものである。
り、特に画素がマトリクス状に配列された光電変換装置
に関するものである。
【０００２】
【従来の技術】図７は従来の光電変換装置の一例をあら
わす模式説明図である。同図において、光電変換素子
（フォトダイオードなど）１は入射光量に応じた電荷を
蓄積するものであり、２次元状に配置されている。光電
変換素子１の一端は転送スイッチＭＯＳトランジスタ
（Metal Oxide Silicon Transistor）１６のソース、ド
レインを介してソースフォロワ入力ＭＯＳトランジスタ
２のゲートに接続され、ソースフォロワ入力ＭＯＳトラ
ンジスタ２のソースは垂直選択スイッチＭＯＳトランジ
スタ３のドレインに接続され、またドレインは垂直出力
線６を経て負荷電流源７へと接続され、垂直選択スイッ
チＭＯＳトランジスタ３のソースは電源線４を経て電源
端子５に接続されており、ソースフォロワ入力ＭＯＳト
ランジスタ２，垂直選択スイッチＭＯＳトランジスタ３
及び負荷電流源７はソースフォロワ回路を構成してい
る。１４はリセットスイッチＭＯＳトランジスタであ
り、そのドレインはソースフォロワ入力ＭＯＳトランジ
スタ２のゲートに接続され、ソースは電源線４を経て電
源端子５に接続されている。
わす模式説明図である。同図において、光電変換素子
（フォトダイオードなど）１は入射光量に応じた電荷を
蓄積するものであり、２次元状に配置されている。光電
変換素子１の一端は転送スイッチＭＯＳトランジスタ
（Metal Oxide Silicon Transistor）１６のソース、ド
レインを介してソースフォロワ入力ＭＯＳトランジスタ
２のゲートに接続され、ソースフォロワ入力ＭＯＳトラ
ンジスタ２のソースは垂直選択スイッチＭＯＳトランジ
スタ３のドレインに接続され、またドレインは垂直出力
線６を経て負荷電流源７へと接続され、垂直選択スイッ
チＭＯＳトランジスタ３のソースは電源線４を経て電源
端子５に接続されており、ソースフォロワ入力ＭＯＳト
ランジスタ２，垂直選択スイッチＭＯＳトランジスタ３
及び負荷電流源７はソースフォロワ回路を構成してい
る。１４はリセットスイッチＭＯＳトランジスタであ
り、そのドレインはソースフォロワ入力ＭＯＳトランジ
スタ２のゲートに接続され、ソースは電源線４を経て電
源端子５に接続されている。
【０００３】本光電変換装置は各画素の光電変換素子に
蓄積された電荷に応じてソースフォロワ入力ＭＯＳトラ
ンジスタ２のゲートに信号電圧が発生し、それをソース
フォロワ回路で電流増幅して読み出すものである。
蓄積された電荷に応じてソースフォロワ入力ＭＯＳトラ
ンジスタ２のゲートに信号電圧が発生し、それをソース
フォロワ回路で電流増幅して読み出すものである。
【０００４】転送スイッチＭＯＳトランジスタ１６のゲ
ートは垂直ゲート線１７で垂直走査回路９に接続され
る。垂直選択スイッチＭＯＳトランジスタ３のゲートは
垂直ゲート線８で垂直走査回路９に接続される。リセッ
トスイッチＭＯＳトランジスタ１４のゲートは垂直ゲー
ト線１５で垂直走査回路９に接続される。また、ソース
フォロワ回路の出力信号は、垂直出力線６、水平転送ス
イッチＭＯＳトランジスタ１０、水平出力線１１、出力
アンプ１２を通して外部に出力される。水平転送スイッ
チＭＯＳトランジスタ１０のゲートは水平走査回路１３
にそれぞれ接続している。
ートは垂直ゲート線１７で垂直走査回路９に接続され
る。垂直選択スイッチＭＯＳトランジスタ３のゲートは
垂直ゲート線８で垂直走査回路９に接続される。リセッ
トスイッチＭＯＳトランジスタ１４のゲートは垂直ゲー
ト線１５で垂直走査回路９に接続される。また、ソース
フォロワ回路の出力信号は、垂直出力線６、水平転送ス
イッチＭＯＳトランジスタ１０、水平出力線１１、出力
アンプ１２を通して外部に出力される。水平転送スイッ
チＭＯＳトランジスタ１０のゲートは水平走査回路１３
にそれぞれ接続している。
【０００５】本光電変換装置の動作を説明すると、まず
転送スイッチＭＯＳトランジスタ１６、リセットスイッ
チＭＯＳトランジスタ１４を導通させることにより光電
変換素子１をリセットする。次に蓄積動作にはいる。蓄
積時間終了後、再び転送スイッチＭＯＳトランジスタ１
６を導通させ、光電変換素子１に蓄積された信号電荷を
ソースフォロワ入力ＭＯＳトランジスタ２のゲートに付
随する容量に転送する。ソースフォロワ入力ＭＯＳトラ
ンジスタ２のゲートには転送された信号電荷の量に応じ
て信号電圧が発生する。その後、垂直走査回路９および
水平走査回路１３によって選択された画素の信号は前述
のソースフォロワ回路によって増幅された後、順次出力
アンプ１２を通して出力される。
転送スイッチＭＯＳトランジスタ１６、リセットスイッ
チＭＯＳトランジスタ１４を導通させることにより光電
変換素子１をリセットする。次に蓄積動作にはいる。蓄
積時間終了後、再び転送スイッチＭＯＳトランジスタ１
６を導通させ、光電変換素子１に蓄積された信号電荷を
ソースフォロワ入力ＭＯＳトランジスタ２のゲートに付
随する容量に転送する。ソースフォロワ入力ＭＯＳトラ
ンジスタ２のゲートには転送された信号電荷の量に応じ
て信号電圧が発生する。その後、垂直走査回路９および
水平走査回路１３によって選択された画素の信号は前述
のソースフォロワ回路によって増幅された後、順次出力
アンプ１２を通して出力される。
【０００６】たとえば、一例として電源電圧は５Ｖで各
画素内のＭＯＳトランジスタがＮ型ＭＯＳトランジス
タ、光電変換素子１がＮ型層に光電荷を蓄積する場合を
考えたとき、光電変換素子１のリセット電圧はリセット
スイッチＭＯＳトランジスタ１４、転送スイッチＭＯＳ
トランジスタ１６のゲート電圧以下でなくてはならない
ので、たとえば３Ｖ程度の電圧が用いられる。リセット
終了後、光電変換素子１は蓄積動作に入る。光が入射し
ていないときは、リセットされたままの電圧をほぼ保
ち、光が入射しているときはその光によって生じた電荷
を蓄積することで電位としては基準電圧であるグラウン
ド電位へと序々に変化していく。次に蓄積時間終了後、
再び転送スイッチＭＯＳトランジスタ１６が導通するこ
とで、信号電荷は光電変換素子１から転送される。
画素内のＭＯＳトランジスタがＮ型ＭＯＳトランジス
タ、光電変換素子１がＮ型層に光電荷を蓄積する場合を
考えたとき、光電変換素子１のリセット電圧はリセット
スイッチＭＯＳトランジスタ１４、転送スイッチＭＯＳ
トランジスタ１６のゲート電圧以下でなくてはならない
ので、たとえば３Ｖ程度の電圧が用いられる。リセット
終了後、光電変換素子１は蓄積動作に入る。光が入射し
ていないときは、リセットされたままの電圧をほぼ保
ち、光が入射しているときはその光によって生じた電荷
を蓄積することで電位としては基準電圧であるグラウン
ド電位へと序々に変化していく。次に蓄積時間終了後、
再び転送スイッチＭＯＳトランジスタ１６が導通するこ
とで、信号電荷は光電変換素子１から転送される。
【０００７】転送される信号の電圧はリセット電圧であ
る３Ｖからグラウンド電位の間となる。画素部ソースフ
ォロワの電源電圧も５Ｖ以下となるので、ソースフォロ
ワもこの電圧範囲で線形に動作することができる。
る３Ｖからグラウンド電位の間となる。画素部ソースフ
ォロワの電源電圧も５Ｖ以下となるので、ソースフォロ
ワもこの電圧範囲で線形に動作することができる。
【０００８】図８は図７の画素部の模式平面図、図９は
画素部の一画素分の模式平面図である。図中同一部材に
は同一番号を付記してある。また、図８の太線部分は素
子分離領域の境界を示している。各光電変換素子１間、
ＭＯＳトランジスタ間はたとえば選択酸化法によって形
成された厚膜酸化膜によって電気的に素子分離されてい
る。２０１は隣接する画素の光電変換素子間の素子分離
領域である。２０２はトランジスタと光電変換素子間の
素子分離領域、２０３はトランジスタ間の素子分離領域
を示している。半導体素子は素子に印加される逆バイア
スによって空乏層領域が生じる。素子分離領域はこの空
乏層領域が互いに電気的に接触して電荷の移動が生じな
いだけの幅を設ける。一般には回路内で用いる最高電圧
が印加されたときにも十分素子間を電気的に分離できる
だけの幅を設ける。各ＭＯＳトランジスタ２，３，１
４，１６のゲート（図８、図９中の２，３，１４，１６
はゲートの位置を示している。）はポリシリコンやシリ
サイドなどによって形成されている。ゲート配線１５、
１７はゲートと同一材料のポリシリコン配線であり、そ
の一部がゲートとなる。配線４、６は第１層の金属配線
層で、電源線及び垂直出力線となる。配線８は上層の第
２層の金属配線層で、垂直ゲート線となる。光電変換素
子のリセット電源、画素部ソースフォロワの電源線４は
金属配線層にて外部から供給される。また、ソースフォ
ロワからの出力信号は金属で形成された配線６を通じて
外部に出力される。
画素部の一画素分の模式平面図である。図中同一部材に
は同一番号を付記してある。また、図８の太線部分は素
子分離領域の境界を示している。各光電変換素子１間、
ＭＯＳトランジスタ間はたとえば選択酸化法によって形
成された厚膜酸化膜によって電気的に素子分離されてい
る。２０１は隣接する画素の光電変換素子間の素子分離
領域である。２０２はトランジスタと光電変換素子間の
素子分離領域、２０３はトランジスタ間の素子分離領域
を示している。半導体素子は素子に印加される逆バイア
スによって空乏層領域が生じる。素子分離領域はこの空
乏層領域が互いに電気的に接触して電荷の移動が生じな
いだけの幅を設ける。一般には回路内で用いる最高電圧
が印加されたときにも十分素子間を電気的に分離できる
だけの幅を設ける。各ＭＯＳトランジスタ２，３，１
４，１６のゲート（図８、図９中の２，３，１４，１６
はゲートの位置を示している。）はポリシリコンやシリ
サイドなどによって形成されている。ゲート配線１５、
１７はゲートと同一材料のポリシリコン配線であり、そ
の一部がゲートとなる。配線４、６は第１層の金属配線
層で、電源線及び垂直出力線となる。配線８は上層の第
２層の金属配線層で、垂直ゲート線となる。光電変換素
子のリセット電源、画素部ソースフォロワの電源線４は
金属配線層にて外部から供給される。また、ソースフォ
ロワからの出力信号は金属で形成された配線６を通じて
外部に出力される。
【０００９】
【発明が解決しようとする課題】上記のような光電変換
装置において、高解像度化等の要請から画素サイズの縮
小が求められている。その一方、信号レベルの低下を抑
えるためには受光面積を大きくすることが望ましく、ま
たノイズ電荷の光電変換素子への流入も抑えることが求
められる。
装置において、高解像度化等の要請から画素サイズの縮
小が求められている。その一方、信号レベルの低下を抑
えるためには受光面積を大きくすることが望ましく、ま
たノイズ電荷の光電変換素子への流入も抑えることが求
められる。
【００１０】本発明の目的は、画素サイズを縮小しても
十分な飽和電荷量、受光面積を確保でき、またノイズ電
荷の混入のない高品質な信号を得ることができる光電変
換装置を提供することにある。
十分な飽和電荷量、受光面積を確保でき、またノイズ電
荷の混入のない高品質な信号を得ることができる光電変
換装置を提供することにある。
【００１１】
【課題を解決するための手段および作用】本発明の光電
変換装置は、光電変換素子と少なくとも一つのトランジ
スタとからなる画素を複数有し、互いに隣接する画素の
前記光電変換素子間に第一の素子分離領域が設けられ、
互いに隣接する画素間又は一画素内の、前記光電変換素
子と前記トランジスタとの間に第二の素子分離領域が設
けられている光電変換装置において、前記第一の素子分
離領域の実効的な幅が、前記第二の素子分離領域の実効
的な幅より狭いことを特徴とする。
変換装置は、光電変換素子と少なくとも一つのトランジ
スタとからなる画素を複数有し、互いに隣接する画素の
前記光電変換素子間に第一の素子分離領域が設けられ、
互いに隣接する画素間又は一画素内の、前記光電変換素
子と前記トランジスタとの間に第二の素子分離領域が設
けられている光電変換装置において、前記第一の素子分
離領域の実効的な幅が、前記第二の素子分離領域の実効
的な幅より狭いことを特徴とする。
【００１２】また本発明の光電変換装置は、光電変換素
子と少なくとも一つのトランジスタとからなる画素を複
数有し、互いに隣接する画素の前記光電変換素子間に第
一の素子分離領域が設けられ、互いに隣接する画素間又
は一画素内の、前記光電変換素子と前記トランジスタと
の間に第二の素子分離領域が設けられ、互いに隣接する
画素間又は一画素内の前記トランジスタ間に第三の素子
分離領域が設けられている光電変換装置において、前記
第一の素子分離領域の実効的な幅が、前記第二及び第三
の素子分離領域の実効的な幅より狭いことを特徴とす
る。
子と少なくとも一つのトランジスタとからなる画素を複
数有し、互いに隣接する画素の前記光電変換素子間に第
一の素子分離領域が設けられ、互いに隣接する画素間又
は一画素内の、前記光電変換素子と前記トランジスタと
の間に第二の素子分離領域が設けられ、互いに隣接する
画素間又は一画素内の前記トランジスタ間に第三の素子
分離領域が設けられている光電変換装置において、前記
第一の素子分離領域の実効的な幅が、前記第二及び第三
の素子分離領域の実効的な幅より狭いことを特徴とす
る。
【００１３】また本発明の光電変換装置は、第一導電型
の半導体基板又は半導体基板に形成された第一導電型の
半導体領域と前記第一導電型とは反対導電型の第二導電
型の第一の半導体層とで構成されるフォトダイオード
と、前記半導体基板又は前記半導体領域に設けられた前
記第二導電型の第二及び第三の半導体層とこれら第二及
び第三の半導体層の間に絶縁膜を介して設けられた電極
層とを有し、前記第二及び第三の半導体層をそれぞれソ
ース、ドレインとし前記電極層をゲートとする、少なく
とも一つのトランジスタと、からなる画素を複数有する
光電変換装置において、互いに隣接する画素の前記第一
の半導体層間に第一の素子分離領域が設けられ、互いに
隣接する画素間又は一画素内の、前記第一の半導体層と
前記第二又は第三の半導体層との間に第二の素子分離領
域が設けられ、前記第一の素子分離領域の実効的な幅
が、前記第二の素子分離領域の実効的な幅より狭いこと
を特徴とする。
の半導体基板又は半導体基板に形成された第一導電型の
半導体領域と前記第一導電型とは反対導電型の第二導電
型の第一の半導体層とで構成されるフォトダイオード
と、前記半導体基板又は前記半導体領域に設けられた前
記第二導電型の第二及び第三の半導体層とこれら第二及
び第三の半導体層の間に絶縁膜を介して設けられた電極
層とを有し、前記第二及び第三の半導体層をそれぞれソ
ース、ドレインとし前記電極層をゲートとする、少なく
とも一つのトランジスタと、からなる画素を複数有する
光電変換装置において、互いに隣接する画素の前記第一
の半導体層間に第一の素子分離領域が設けられ、互いに
隣接する画素間又は一画素内の、前記第一の半導体層と
前記第二又は第三の半導体層との間に第二の素子分離領
域が設けられ、前記第一の素子分離領域の実効的な幅
が、前記第二の素子分離領域の実効的な幅より狭いこと
を特徴とする。
【００１４】また本発明の光電変換装置は、第一導電型
の半導体基板又は半導体基板に形成された第一導電型の
半導体領域と前記第一導電型とは反対導電型の第二導電
型の第一の半導体層とで構成されるフォトダイオード
と、前記半導体基板又は前記半導体領域に設けられた前
記第二導電型の第二及び第三の半導体層とこれら第二及
び第三の半導体層の間に絶縁膜を介して設けられた電極
層とを有し、前記第二及び第三の半導体層をそれぞれソ
ース、ドレインとし前記電極層をゲートとする、少なく
とも一つのトランジスタと、からなる画素を複数有する
光電変換装置において、互いに隣接する画素の前記第一
の半導体層間に第一の素子分離領域が設けられ、互いに
隣接する画素間又は一画素内の、前記第一の半導体層と
前記第二又は第三の半導体層との間に第二の素子分離領
域が設けられ、互いに隣接する画素間又は一画素内の、
一のトランジスタの前記第二又は第三の半導体層と他の
トランジスタの前記第二又は第三の半導体層との間に第
三の素子分離領域が設けられ、前記第一の素子分離領域
の実効的な幅が、前記第二及び第三の素子分離領域の実
効的な幅より狭いことを特徴とする。
の半導体基板又は半導体基板に形成された第一導電型の
半導体領域と前記第一導電型とは反対導電型の第二導電
型の第一の半導体層とで構成されるフォトダイオード
と、前記半導体基板又は前記半導体領域に設けられた前
記第二導電型の第二及び第三の半導体層とこれら第二及
び第三の半導体層の間に絶縁膜を介して設けられた電極
層とを有し、前記第二及び第三の半導体層をそれぞれソ
ース、ドレインとし前記電極層をゲートとする、少なく
とも一つのトランジスタと、からなる画素を複数有する
光電変換装置において、互いに隣接する画素の前記第一
の半導体層間に第一の素子分離領域が設けられ、互いに
隣接する画素間又は一画素内の、前記第一の半導体層と
前記第二又は第三の半導体層との間に第二の素子分離領
域が設けられ、互いに隣接する画素間又は一画素内の、
一のトランジスタの前記第二又は第三の半導体層と他の
トランジスタの前記第二又は第三の半導体層との間に第
三の素子分離領域が設けられ、前記第一の素子分離領域
の実効的な幅が、前記第二及び第三の素子分離領域の実
効的な幅より狭いことを特徴とする。
【００１５】なお、素子分離領域の実効的な幅とは、実
際に選択酸化膜等の素子分離領域が形成されている領域
の他に実質的に素子分離機能を果たす領域の幅をも含む
意味である。例えば後述する第５の実施例のように光電
変換素子を選択酸化膜から離した部分の距離も含めるこ
とを意味する。
際に選択酸化膜等の素子分離領域が形成されている領域
の他に実質的に素子分離機能を果たす領域の幅をも含む
意味である。例えば後述する第５の実施例のように光電
変換素子を選択酸化膜から離した部分の距離も含めるこ
とを意味する。
【００１６】以下、本発明について図面を用いて更に説
明する。
明する。
【００１７】本発明は光電変換装置の各素子間の素子分
離層の幅の関係を、光電変換装置の性質に十分対応した
より適切なものに設定するものである。
離層の幅の関係を、光電変換装置の性質に十分対応した
より適切なものに設定するものである。
【００１８】図８及び図１０に示す各素子間の素子分離
層の幅が適正化されていない場合の例を用いて本発明に
ついて説明する。
層の幅が適正化されていない場合の例を用いて本発明に
ついて説明する。
【００１９】図１０は図８のＡ−Ａ′断面図である。図
中図８と同一部材には同一番号を付記してある。３０１
は半導体基板上に設けられた第一の導電型の半導体領域
である。１はそれと反対導電型の半導体領域であり、半
導体領域３０１との間でフォトダイオードを形成してい
る。３０２は選択酸化法で形成された厚膜酸化膜であり
素子分離の役割を果たしている。３０３はダイオード接
合部に生じる空乏層領域を模式的に図示したものであ
る。この空乏層の幅は接合に印加される逆バイアス電圧
の大きさにより変化する。３０４はソースフォロワ入力
ＭＯＳトランジスタ２のドレインとなる、半導体領域３
０１とは反対導電型の半導体領域である。３０５は垂直
選択スイッチＭＯＳトランジスタ３のドレインで図１０
では省略されているが電源線４から電源電圧（たとえば
５Ｖ）が印加されている。
中図８と同一部材には同一番号を付記してある。３０１
は半導体基板上に設けられた第一の導電型の半導体領域
である。１はそれと反対導電型の半導体領域であり、半
導体領域３０１との間でフォトダイオードを形成してい
る。３０２は選択酸化法で形成された厚膜酸化膜であり
素子分離の役割を果たしている。３０３はダイオード接
合部に生じる空乏層領域を模式的に図示したものであ
る。この空乏層の幅は接合に印加される逆バイアス電圧
の大きさにより変化する。３０４はソースフォロワ入力
ＭＯＳトランジスタ２のドレインとなる、半導体領域３
０１とは反対導電型の半導体領域である。３０５は垂直
選択スイッチＭＯＳトランジスタ３のドレインで図１０
では省略されているが電源線４から電源電圧（たとえば
５Ｖ）が印加されている。
【００２０】図８及び図１０に示す光電変換素子間の素
子分離領域２０１は電源電圧（５Ｖ）が印加された場合
の幅に設定されている。この場合光電変換素子の光電変
換領域は素子分離領域２０１の為に大きさの制約を受け
ることになる。しかし、光電変換素子１には、リセット
ＭＯＳトランジスタ１４、転送ＭＯＳトランジスタ１６
の特性を考慮するとともに画素部のソースフォロワ入力
ＭＯＳトランジスタを線形動作領域で動作させるため
に、電源電圧以下のたとえば３Ｖ程度しか印加されない
ため、素子分離幅としては電源電圧（５Ｖ）を印加され
た場合の幅を確保する必要は必ずしもない。
子分離領域２０１は電源電圧（５Ｖ）が印加された場合
の幅に設定されている。この場合光電変換素子の光電変
換領域は素子分離領域２０１の為に大きさの制約を受け
ることになる。しかし、光電変換素子１には、リセット
ＭＯＳトランジスタ１４、転送ＭＯＳトランジスタ１６
の特性を考慮するとともに画素部のソースフォロワ入力
ＭＯＳトランジスタを線形動作領域で動作させるため
に、電源電圧以下のたとえば３Ｖ程度しか印加されない
ため、素子分離幅としては電源電圧（５Ｖ）を印加され
た場合の幅を確保する必要は必ずしもない。
【００２１】図８及び図１０に示す光電変換素子間の素
子分離領域２０２は通常の半導体装置で必要とされる素
子分離幅に設定されている。しかしこの場合、光電変換
特有の微小電流（ノイズ電荷の混入）により、光電変換
出力の品質を悪化させる場合がある。
子分離領域２０２は通常の半導体装置で必要とされる素
子分離幅に設定されている。しかしこの場合、光電変換
特有の微小電流（ノイズ電荷の混入）により、光電変換
出力の品質を悪化させる場合がある。
【００２２】すなわち、画素部のソースフォロワ入力Ｍ
ＯＳトランジスタでは、選択スイッチＭＯＳトランジス
タ３が導通して電流が流れ出すと、主にドレイン端でホ
ットキャリアが発生する場合がある。ロジック回路など
の通常の半導体回路では問題にならない大きさである
が、光電変換装置の場合そもそも極めて微小な光電流を
検出しているため、発生したホットキャリア電荷が拡散
またはドリフトによって半導体領域３０１を通って光電
変換素子に到達すると、光によって生じた電荷に混入す
るノイズ電荷となり、信号の品質を低下させてしまうこ
ととなる。
ＯＳトランジスタでは、選択スイッチＭＯＳトランジス
タ３が導通して電流が流れ出すと、主にドレイン端でホ
ットキャリアが発生する場合がある。ロジック回路など
の通常の半導体回路では問題にならない大きさである
が、光電変換装置の場合そもそも極めて微小な光電流を
検出しているため、発生したホットキャリア電荷が拡散
またはドリフトによって半導体領域３０１を通って光電
変換素子に到達すると、光によって生じた電荷に混入す
るノイズ電荷となり、信号の品質を低下させてしまうこ
ととなる。
【００２３】本発明は以上の点を鑑みなされたものであ
って、光電変換素子１の電位は電源電圧より低いこと
（３Ｖ程度）、半導体領域３０４の電位はソースフォロ
ワ入力ＭＯＳトランジスタ２のドレインで出力電圧レベ
ルであることから半導体領域１間の素子分離領域２０１
の幅はより小さくて足りること、及びトランジスタから
光電変換素子へのノイズ電荷の混入防止のためには半導
体領域１と半導体領域３０４間の素子分離領域２０２の
幅を十分取る必要があることを考慮し、（半導体領域１
間の素子分離領域２０１の幅）＜（半導体領域１と半導
体領域３０４間の素子分離領域２０２の幅）としたもの
である。
って、光電変換素子１の電位は電源電圧より低いこと
（３Ｖ程度）、半導体領域３０４の電位はソースフォロ
ワ入力ＭＯＳトランジスタ２のドレインで出力電圧レベ
ルであることから半導体領域１間の素子分離領域２０１
の幅はより小さくて足りること、及びトランジスタから
光電変換素子へのノイズ電荷の混入防止のためには半導
体領域１と半導体領域３０４間の素子分離領域２０２の
幅を十分取る必要があることを考慮し、（半導体領域１
間の素子分離領域２０１の幅）＜（半導体領域１と半導
体領域３０４間の素子分離領域２０２の幅）としたもの
である。
【００２４】さらに、（半導体領域１間の素子分離領域
２０１の幅）＜（半導体領域３０４と半導体領域３０５
間の素子分離領域２０３の幅）としたものである。これ
は、空乏層の広がりを考えたときに、半導体領域１は電
源電圧より低い（例えば３Ｖ程度）にリセットされるの
で、素子分離領域２０１の幅は３Ｖ程度に相当する空乏
層幅の２倍以上に設定すれば足りるが、素子分離領域２
０３は半導体領域３０４の電位（出力電圧レベル、例え
ば３Ｖ）と半導体領域３０５の電源電圧（５Ｖ）とを考
える必要があるため、素子分離領域２０３の幅は、３Ｖ
に相当する空乏層幅と５Ｖに相当する空乏層幅とを加算
した幅以上に設定することが必要となるからである。
２０１の幅）＜（半導体領域３０４と半導体領域３０５
間の素子分離領域２０３の幅）としたものである。これ
は、空乏層の広がりを考えたときに、半導体領域１は電
源電圧より低い（例えば３Ｖ程度）にリセットされるの
で、素子分離領域２０１の幅は３Ｖ程度に相当する空乏
層幅の２倍以上に設定すれば足りるが、素子分離領域２
０３は半導体領域３０４の電位（出力電圧レベル、例え
ば３Ｖ）と半導体領域３０５の電源電圧（５Ｖ）とを考
える必要があるため、素子分離領域２０３の幅は、３Ｖ
に相当する空乏層幅と５Ｖに相当する空乏層幅とを加算
した幅以上に設定することが必要となるからである。
【００２５】
【実施例】以下、本発明の実施例について図面を用いて
説明する。
説明する。
【００２６】（第１の実施例）図１は本発明の第１の実
施例を示したものである。図中図８と同一部材には同一
番号を付記してある。また、図１の太線部分は素子分離
領域の境界を示している。４０１は光電変換素子１間の
素子分離領域、４０２は光電変換素子とソースフォロワ
入力ＭＯＳトランジスタ２のドレインとの間の素子分離
領域、４０３はトランジスタ間の素子分離領域で一例と
してソースフォロワ入力ＭＯＳトランジスタ２のドレイ
ンと垂直選択ＭＯＳトランジスタ３のソースとの素子分
離領域を示している。
施例を示したものである。図中図８と同一部材には同一
番号を付記してある。また、図１の太線部分は素子分離
領域の境界を示している。４０１は光電変換素子１間の
素子分離領域、４０２は光電変換素子とソースフォロワ
入力ＭＯＳトランジスタ２のドレインとの間の素子分離
領域、４０３はトランジスタ間の素子分離領域で一例と
してソースフォロワ入力ＭＯＳトランジスタ２のドレイ
ンと垂直選択ＭＯＳトランジスタ３のソースとの素子分
離領域を示している。
【００２７】図２は図１のＢ−Ｂ′断面図であり、図中
図１と同一部材は同一番号を付記してある。
図１と同一部材は同一番号を付記してある。
【００２８】 素子分離領域４０１の幅＜素子分離領域４０２の幅 素子分離領域４０１の幅＜素子分離領域４０３の幅 となるようにすることで、画素面積を縮小でき、またノ
イズ電荷の混入のない高品質な信号の得られる光電変換
装置を実現できる。
イズ電荷の混入のない高品質な信号の得られる光電変換
装置を実現できる。
【００２９】（第２の実施例）図３は本発明の第２の実
施例であり、選択酸化法による素子分離の代わりに素子
間に高濃度の反対導電型の半導体層６０４を設けること
で素子分離を行ったものである。図中図１と同一部材に
は同一番号を付記してある。６０１は光電変換素子１間
の素子分離領域、６０２は光電変換素子とソースフォロ
ワ入力ＭＯＳトランジスタ２のドレインとの間の素子分
離領域、６０３はトランジスタ間の素子分離領域で一例
としてソースフォロワ入力ＭＯＳトランジスタ２のドレ
インと垂直選択ＭＯＳトランジスタ３のソースとの素子
分離領域を示している。
施例であり、選択酸化法による素子分離の代わりに素子
間に高濃度の反対導電型の半導体層６０４を設けること
で素子分離を行ったものである。図中図１と同一部材に
は同一番号を付記してある。６０１は光電変換素子１間
の素子分離領域、６０２は光電変換素子とソースフォロ
ワ入力ＭＯＳトランジスタ２のドレインとの間の素子分
離領域、６０３はトランジスタ間の素子分離領域で一例
としてソースフォロワ入力ＭＯＳトランジスタ２のドレ
インと垂直選択ＭＯＳトランジスタ３のソースとの素子
分離領域を示している。
【００３０】本実施例においても第１の実施例と同様の
効果が得られる。
効果が得られる。
【００３１】また本実施例では前記の各半導体領域を形
成後の半導体基板表面が選択酸化法を用いたときと異な
り平坦であるため、半導体領域の電極形成や配線層の形
成が容易になるという利点を有する。
成後の半導体基板表面が選択酸化法を用いたときと異な
り平坦であるため、半導体領域の電極形成や配線層の形
成が容易になるという利点を有する。
【００３２】（第３の実施例）図４は本発明の第３の実
施例であり、選択酸化法による素子分離の代わりに素子
間に絶縁膜７０４を介してゲート電極７０５を設けその
ゲートに素子間にチャネル領域が形成されないように電
圧を印加することで素子分離を行ったものである。図中
図１と同一部材には同一番号を付記してある。７０１は
光電変換素子１間の素子分離領域、７０２は光電変換素
子とソースフォロワ入力ＭＯＳトランジスタ２のドレイ
ンとの間の素子分離領域、７０３はトランジスタ間の素
子分離領域で一例としてソースフォロワ入力ＭＯＳトラ
ンジスタ２のドレインと垂直選択ＭＯＳトランジスタ３
のソースとの素子分離領域を示している。
施例であり、選択酸化法による素子分離の代わりに素子
間に絶縁膜７０４を介してゲート電極７０５を設けその
ゲートに素子間にチャネル領域が形成されないように電
圧を印加することで素子分離を行ったものである。図中
図１と同一部材には同一番号を付記してある。７０１は
光電変換素子１間の素子分離領域、７０２は光電変換素
子とソースフォロワ入力ＭＯＳトランジスタ２のドレイ
ンとの間の素子分離領域、７０３はトランジスタ間の素
子分離領域で一例としてソースフォロワ入力ＭＯＳトラ
ンジスタ２のドレインと垂直選択ＭＯＳトランジスタ３
のソースとの素子分離領域を示している。
【００３３】本実施例においても第１の実施例と同様の
効果が得られる。
効果が得られる。
【００３４】また本実施例では、ゲート電極としてたと
えばＷ，Ｔａ，Ｔｉ等の光学的に不透明な材料とのシリ
サイド材を使用することで、素子間に入射する迷光を遮
光し光電変換素子に混入するノイズ電荷をさらに減少で
きるという効果も有する。
えばＷ，Ｔａ，Ｔｉ等の光学的に不透明な材料とのシリ
サイド材を使用することで、素子間に入射する迷光を遮
光し光電変換素子に混入するノイズ電荷をさらに減少で
きるという効果も有する。
【００３５】（第４の実施例）図５は本発明の第４の実
施例であり、選択酸化法による素子分離の代わりに素子
間に積層酸化膜を形成することで素子分離を行ったもの
である。図中図１と同一部材には同一番号を付記してあ
る。８０１は光電変換素子１間の素子分離領域、８０２
は光電変換素子とソースフォロワ入力ＭＯＳトランジス
タ２のドレインとの間の素子分離領域、８０３はトラン
ジスタ間の素子分離領域で一例としてソースフォロワ入
力ＭＯＳトランジスタ２のドレインと垂直選択ＭＯＳト
ランジスタ３のソースとの素子分離領域を示している。
施例であり、選択酸化法による素子分離の代わりに素子
間に積層酸化膜を形成することで素子分離を行ったもの
である。図中図１と同一部材には同一番号を付記してあ
る。８０１は光電変換素子１間の素子分離領域、８０２
は光電変換素子とソースフォロワ入力ＭＯＳトランジス
タ２のドレインとの間の素子分離領域、８０３はトラン
ジスタ間の素子分離領域で一例としてソースフォロワ入
力ＭＯＳトランジスタ２のドレインと垂直選択ＭＯＳト
ランジスタ３のソースとの素子分離領域を示している。
【００３６】本実施例においても第１の実施例と同様の
効果が得られる。
効果が得られる。
【００３７】また本実施例では、選択酸化法と異なり半
導体基板中に酸化膜層が成長しないため選択酸化法で生
じていた半導体基板中に成長した酸化膜と半導体層界面
での応力に起因する欠陥層の発生がなく、結果として欠
陥層で発生する暗電流を低減でき、ノイズ電荷の少ない
より高品質な信号の得られる光電変換装置を実現でき
る。
導体基板中に酸化膜層が成長しないため選択酸化法で生
じていた半導体基板中に成長した酸化膜と半導体層界面
での応力に起因する欠陥層の発生がなく、結果として欠
陥層で発生する暗電流を低減でき、ノイズ電荷の少ない
より高品質な信号の得られる光電変換装置を実現でき
る。
【００３８】（第５の実施例）図６は本発明の第５の実
施例であり、実施例４で指摘した選択酸化法による素子
分離の問題点を改良したものである。図中図１と同一部
材には同一番号を付記してある。本実施例では光電変換
素子１を形成する半導体領域を選択酸化層から離して形
成することで、前記の暗電流の混入を防止したものであ
る。このとき実効的な素子分離領域の幅は光電変換素子
形成の半導体層間の間隔９０１を空乏層同士が電気的に
接触しない幅に定めれば良くその分光電変換素子１の間
の選択酸化領域の幅は狭く形成すれば良い。９０２は光
電変換素子とソースフォロワ入力ＭＯＳトランジスタの
ドレインとの間の素子分離領域を示している。
施例であり、実施例４で指摘した選択酸化法による素子
分離の問題点を改良したものである。図中図１と同一部
材には同一番号を付記してある。本実施例では光電変換
素子１を形成する半導体領域を選択酸化層から離して形
成することで、前記の暗電流の混入を防止したものであ
る。このとき実効的な素子分離領域の幅は光電変換素子
形成の半導体層間の間隔９０１を空乏層同士が電気的に
接触しない幅に定めれば良くその分光電変換素子１の間
の選択酸化領域の幅は狭く形成すれば良い。９０２は光
電変換素子とソースフォロワ入力ＭＯＳトランジスタの
ドレインとの間の素子分離領域を示している。
【００３９】本実施例においても第１の実施例と同様の
効果が得られるとともに、暗電流に起因するノイズ電荷
の混入を低減できる。
効果が得られるとともに、暗電流に起因するノイズ電荷
の混入を低減できる。
【００４０】以上説明した本発明の実施例は、フォトダ
イオード等の光電変換素子、転送スイッチとなるトラン
ジスタ、リセットスイッチとなるトランジスタ、選択ス
イッチとなるトランジスタ、ソースフォロア入力となる
トランジスタから一画素が構成される例であるが、本発
明は光電変換素子と少なくとも一つのトランジスタとを
備えた画素であれば適用でき、勿論、一つの光電変換素
子と一つの転送用のトランジスタとから構成される画素
を有する光電変換装置にも適用可能である。
イオード等の光電変換素子、転送スイッチとなるトラン
ジスタ、リセットスイッチとなるトランジスタ、選択ス
イッチとなるトランジスタ、ソースフォロア入力となる
トランジスタから一画素が構成される例であるが、本発
明は光電変換素子と少なくとも一つのトランジスタとを
備えた画素であれば適用でき、勿論、一つの光電変換素
子と一つの転送用のトランジスタとから構成される画素
を有する光電変換装置にも適用可能である。
【００４１】さらに、２つ以上の光電変換素子、各光電
変換素子に対応して設けられた転送スイッチとなる２以
上のトランジスタ、リセットスイッチとなるトランジス
タと選択スイッチとなるトランジスタとソースフォロア
入力となるトランジスタとをそれぞれ一つずつ設けた共
通回路部、から構成される単位セルを有し、各光電変換
素子からの信号を一つのソースフォロア入力となるトラ
ンジスタのゲートに順次転送することでアンプを共通化
した共通アンプ方式の光電変換装置にも本発明を適用で
き、この場合、単位セルは２以上の画素の集まりと考え
られる。
変換素子に対応して設けられた転送スイッチとなる２以
上のトランジスタ、リセットスイッチとなるトランジス
タと選択スイッチとなるトランジスタとソースフォロア
入力となるトランジスタとをそれぞれ一つずつ設けた共
通回路部、から構成される単位セルを有し、各光電変換
素子からの信号を一つのソースフォロア入力となるトラ
ンジスタのゲートに順次転送することでアンプを共通化
した共通アンプ方式の光電変換装置にも本発明を適用で
き、この場合、単位セルは２以上の画素の集まりと考え
られる。
【００４２】
【発明の効果】以上説明したように、本発明の構造をと
ることにより画素サイズを縮小しても十分な飽和電荷
量、受光面積を確保でき、またノイズ電荷の混入のない
高品質な信号を得ることができる光電変換装置を実現で
きる。
ることにより画素サイズを縮小しても十分な飽和電荷
量、受光面積を確保でき、またノイズ電荷の混入のない
高品質な信号を得ることができる光電変換装置を実現で
きる。
【図１】本発明の画素部平面図である。
【図２】本発明の第１の実施例の画素部断面図である。
【図３】本発明の第２の実施例の画素部断面図である。
【図４】本発明の第３の実施例の画素部断面図である。
【図５】本発明の第４の実施例の画素部断面図である。
【図６】本発明の第５の実施例の画素部断面図である。
【図７】光電変換装置の等価回路図である。
【図８】従来例の画素部平面図である。
【図９】画素部の一画素分の模式平面図である。
【図１０】従来例の画素部断面図である。
１ 光電変換素子 ２ ソースフォロワ入力ＭＯＳトランジスタ ３ 垂直選択スイッチＭＯＳトランジスタ ４ 電源線 ５ 電源端子 ６ 垂直出力線 ７ 負荷電流源 ８ 垂直ゲート線 ９ 垂直走査回路 １０ 水平転送スイッチＭＯＳトランジスタ １１ 水平出力線 １２ 出力アンプ １３ 水平走査回路 １４ リセットスイッチＭＯＳトランジスタ １５ 垂直ゲート線 １６ 転送スイッチＭＯＳトランジスタ １７ 垂直ゲート線 ４０１ 素子分離領域 ４０２ 素子分離領域 ４０３ 素子分離領域
Claims (17)
- 【請求項１】 光電変換素子と少なくとも一つのトラン
ジスタとからなる画素を複数有し、互いに隣接する画素
の前記光電変換素子間に第一の素子分離領域が設けら
れ、互いに隣接する画素間又は一画素内の、前記光電変
換素子と前記トランジスタとの間に第二の素子分離領域
が設けられている光電変換装置において、 前記第一の素子分離領域の実効的な幅が、前記第二の素
子分離領域の実効的な幅より狭いことを特徴とする光電
変換装置。 - 【請求項２】 光電変換素子と少なくとも一つのトラン
ジスタとからなる画素を複数有し、互いに隣接する画素
の前記光電変換素子間に第一の素子分離領域が設けら
れ、互いに隣接する画素間又は一画素内の、前記光電変
換素子と前記トランジスタとの間に第二の素子分離領域
が設けられ、互いに隣接する画素間又は一画素内の前記
トランジスタ間に第三の素子分離領域が設けられている
光電変換装置において、 前記第一の素子分離領域の実効的な幅が、前記第二及び
第三の素子分離領域の実効的な幅より狭いことを特徴と
する光電変換装置。 - 【請求項３】 前記光電変換素子に印加されるバイアス
電圧は、前記トランジスタに印加されるバイアス電圧よ
り低く、かつ前記光電変換素子に流れる電流に対し前記
トランジスタに流れる電流が高いことを特徴とする請求
項１又は請求項２に記載の光電変換装置。 - 【請求項４】 前記トランジスタは絶縁ゲート型トラン
ジスタであって、前記光電変換素子と前記絶縁ゲート型
トランジスタとは、半導体基板又は半導体基板に形成さ
れた半導体領域に形成され、 前記光電変換素子に印加されるバイアス電圧は、前記光
電変換素子と前記半導体基板又は前記半導体領域との間
に印加され、前記絶縁ゲート型トランジスタに印加され
るバイアス電圧は、ソース又はドレインと前記半導体基
板又は前記半導体領域との間に印加されることを特徴と
する請求項３に記載の光電変換装置。 - 【請求項５】 第一導電型の半導体基板又は半導体基板
に形成された第一導電型の半導体領域と前記第一導電型
とは反対導電型の第二導電型の第一の半導体層とで構成
されるフォトダイオードと、 前記半導体基板又は前記半導体領域に設けられた前記第
二導電型の第二及び第三の半導体層とこれら第二及び第
三の半導体層の間に絶縁膜を介して設けられた電極層と
を有し、前記第二及び第三の半導体層をそれぞれソー
ス、ドレインとし前記電極層をゲートとする、少なくと
も一つのトランジスタと、 からなる画素を複数有する光電変換装置において、 互いに隣接する画素の前記第一の半導体層間に第一の素
子分離領域が設けられ、 互いに隣接する画素間又は一画素内の、前記第一の半導
体層と前記第二又は第三の半導体層との間に第二の素子
分離領域が設けられ、 前記第一の素子分離領域の実効的な幅が、前記第二の素
子分離領域の実効的な幅より狭いことを特徴とする光電
変換装置。 - 【請求項６】 第一導電型の半導体基板又は半導体基板
に形成された第一導電型の半導体領域と前記第一導電型
とは反対導電型の第二導電型の第一の半導体層とで構成
されるフォトダイオードと、 前記半導体基板又は前記半導体領域に設けられた前記第
二導電型の第二及び第三の半導体層とこれら第二及び第
三の半導体層の間に絶縁膜を介して設けられた電極層と
を有し、前記第二及び第三の半導体層をそれぞれソー
ス、ドレインとし前記電極層をゲートとする、少なくと
も一つのトランジスタと、 からなる画素を複数有する光電変換装置において、 互いに隣接する画素の前記第一の半導体層間に第一の素
子分離領域が設けられ、 互いに隣接する画素間又は一画素内の、前記第一の半導
体層と前記第二又は第三の半導体層との間に第二の素子
分離領域が設けられ、 互いに隣接する画素間又は一画素内の、一のトランジス
タの前記第二又は第三の半導体層と他のトランジスタの
前記第二又は第三の半導体層との間に第三の素子分離領
域が設けられ、 前記第一の素子分離領域の実効的な幅が、前記第二及び
第三の素子分離領域の実効的な幅より狭いことを特徴と
する光電変換装置。 - 【請求項７】 前記第一及び第二の素子分離領域が選択
酸化法によって形成された酸化膜であることを特徴とす
る請求項１又は請求項５に記載の記載の光電変換装置。 - 【請求項８】 前記第一及び第二の素子分離領域が前記
半導体基板又は前記半導体領域の導電型と同一の導電型
の半導体層であることを特徴とする請求項４又は請求項
５に記載の光電変換装置。 - 【請求項９】 前記第一及び第二の素子分離領域が前記
半導体基板又は前記半導体領域上に絶縁膜を介して形成
されたゲート電極であることを特徴とする請求項４又は
請求項５に記載の光電変換装置。 - 【請求項１０】 前記第一及び第二の素子分離領域が前
記半導体基板又は前記半導体領域上に形成された酸化膜
であることを特徴とする請求項４又は請求項５に記載の
光電変換装置。 - 【請求項１１】 前記第一及び第二の素子分離領域が選
択酸化法によって形成された酸化膜であって、前記光電
変換素子は該酸化膜から離れて形成されていることを特
徴とする請求項１に記載の光電変換装置。 - 【請求項１２】 前記第一及び第二の素子分離領域が選
択酸化法によって形成された酸化膜であって、前記フォ
トダイオードは該酸化膜から離れて形成されていること
を特徴とする請求項５に記載の光電変換装置。 - 【請求項１３】 前記第一、第二及び第三の素子分離領
域が選択酸化法によって形成された酸化膜であることを
特徴とする請求項６に記載の記載の光電変換装置。 - 【請求項１４】 前記第一、第二及び第三の素子分離領
域が前記半導体基板又は前記半導体領域の導電型と同一
の導電型の半導体層であることを特徴とする請求項６に
記載の光電変換装置。 - 【請求項１５】 前記第一、第二及び第三の素子分離領
域が前記半導体基板又は前記半導体領域上に絶縁膜を介
して形成されたゲート電極であることを特徴とする請求
項６に記載の光電変換装置。 - 【請求項１６】 前記第一、第二及び第三の素子分離領
域が前記半導体基板又は前記半導体領域上に形成された
酸化膜であることを特徴とする請求項６に記載の光電変
換装置。 - 【請求項１７】 前記フォトダイオードが前記酸化膜か
ら離れて形成されていることを特徴とする請求項１３に
記載の光電変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37133699A JP4845247B2 (ja) | 1999-12-27 | 1999-12-27 | 光電変換装置 |
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|---|---|---|---|
| JP37133699A JP4845247B2 (ja) | 1999-12-27 | 1999-12-27 | 光電変換装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001189441A true JP2001189441A (ja) | 2001-07-10 |
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| JP4845247B2 JP4845247B2 (ja) | 2011-12-28 |
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|---|---|---|---|
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|---|---|
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| US7205593B2 (en) | 2002-09-13 | 2007-04-17 | Matsushita Electric Industrial Co., Ltd. | MOS image pick-up device and camera incorporating the same |
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