JP3467858B2 - 光電変換素子 - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
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-
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-
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- H01L27/148—Charge coupled imagers
- H01L27/14831—Area CCD imagers
Description
【０００１】
【産業上の利用分野】本発明は、セル内に増幅機能を有
する光電変換素子に関し、特に撮像素子の画素を構成す
るのに用いて好適な光電変換素子に関する。
する光電変換素子に関し、特に撮像素子の画素を構成す
るのに用いて好適な光電変換素子に関する。
【０００２】
【従来の技術】固体撮像素子の主流であるＣＣＤ(Charg
e Coupled Device) は、画素数の増大や画素面積の縮小
化にともなって、転送ノイズやアンプノイズの改善が為
されてきたが、その低減も限界に近づいてきているのが
現状である。一方、この限界を打破するために、光電変
換部で得られた光情報信号を増幅する機能をセル内に有
する増幅型固体撮像素子が種々開発され、報告されてい
る。この増幅型固体撮像素子の代表的なものとして、Ａ
ＭＩ(Amplified MOS Intelligent Imager)、ＳＩＴ(Sta
tic Induction Transistor) 型、ＣＭＤ(Charge Modula
tion Device)型が知られている。
e Coupled Device) は、画素数の増大や画素面積の縮小
化にともなって、転送ノイズやアンプノイズの改善が為
されてきたが、その低減も限界に近づいてきているのが
現状である。一方、この限界を打破するために、光電変
換部で得られた光情報信号を増幅する機能をセル内に有
する増幅型固体撮像素子が種々開発され、報告されてい
る。この増幅型固体撮像素子の代表的なものとして、Ａ
ＭＩ(Amplified MOS Intelligent Imager)、ＳＩＴ(Sta
tic Induction Transistor) 型、ＣＭＤ(Charge Modula
tion Device)型が知られている。
【０００３】ＡＭＩの構成を図９に示す。同図におい
て、（ａ）は画素構造を示す断面図、（ｂ）は１画素の
回路図である。ＡＭＩは、増幅用トランジスタＴa ，垂
直走査用トランジスタＴy 及びリセット用トランジスタ
Ｔrsの３個のＦＥＴと１個のホトダイオードＤによって
１画素が構成されている。このＡＭＩにおいて、入射光
によって励起された電子・正孔対は、正孔がホトダイオ
ードＤのｐ+ 領域に、電子が基板にそれぞれ吸収され
る。
て、（ａ）は画素構造を示す断面図、（ｂ）は１画素の
回路図である。ＡＭＩは、増幅用トランジスタＴa ，垂
直走査用トランジスタＴy 及びリセット用トランジスタ
Ｔrsの３個のＦＥＴと１個のホトダイオードＤによって
１画素が構成されている。このＡＭＩにおいて、入射光
によって励起された電子・正孔対は、正孔がホトダイオ
ードＤのｐ+ 領域に、電子が基板にそれぞれ吸収され
る。
【０００４】したがって、初期値にリセットされたホト
ダイオードＤの電位の絶対値が入射光に応じて減少する
ことになる。この電位を増幅用トランジスタＴa のゲー
トに印加して増幅し、垂直走査用トランジスタＴy 及び
水平走査スイッチ（図示せず）を通して出力する。そし
て、その行の読出しが終わり、次の行を選択すると同時
にリセット用トランジスタＴrsを１水平走査期間ＯＮ状
態にし、ホトダイオードＤの電位を初期値にリセットす
る。
ダイオードＤの電位の絶対値が入射光に応じて減少する
ことになる。この電位を増幅用トランジスタＴa のゲー
トに印加して増幅し、垂直走査用トランジスタＴy 及び
水平走査スイッチ（図示せず）を通して出力する。そし
て、その行の読出しが終わり、次の行を選択すると同時
にリセット用トランジスタＴrsを１水平走査期間ＯＮ状
態にし、ホトダイオードＤの電位を初期値にリセットす
る。
【０００５】ＳＩＴ型固体撮像素子の構成を図１０に示
す。同図において、（ａ）は画素構造を示す斜視断面
図、（ｂ）は１画素の回路図である。ＳＩＴ型固体撮像
素子は、静電誘導型トランジスタＴr とそのゲートに結
合したキャパシタＣによって１画素が構成されている。
このＳＩＴ型固体撮像素子において、入射した光は、空
乏層内で正孔と電子を発生させ、電子は基板側に、正孔
はＰ+ ゲートＰＧに集められる。Ｐ+ ゲートＰＧは、予
め負電位にリセットされフローティング電極となってい
るため、正孔が集まるにしたがってその電位は上がる。
す。同図において、（ａ）は画素構造を示す斜視断面
図、（ｂ）は１画素の回路図である。ＳＩＴ型固体撮像
素子は、静電誘導型トランジスタＴr とそのゲートに結
合したキャパシタＣによって１画素が構成されている。
このＳＩＴ型固体撮像素子において、入射した光は、空
乏層内で正孔と電子を発生させ、電子は基板側に、正孔
はＰ+ ゲートＰＧに集められる。Ｐ+ ゲートＰＧは、予
め負電位にリセットされフローティング電極となってい
るため、正孔が集まるにしたがってその電位は上がる。
【０００６】この状態で１／６０秒間蓄積を行った後、
水平走査回路（図示せず）によってその行が選択される
と、キャパシタＣを介してＰ+ ゲートＰＧの電位を読出
し状態であるＶrdまで上げる。次に、垂直走査回路（図
示せず）によって選択されその画素に読出し電圧が印加
されると、Ｐ+ ゲートＰＧの電位に応じて形成された空
乏層で制限される電流が出力として導出される。その行
を読み終わると、一行同時にＰ+ ゲートＰＧの電位をリ
セット電位Ｖrsまで下げ、リセットする。
水平走査回路（図示せず）によってその行が選択される
と、キャパシタＣを介してＰ+ ゲートＰＧの電位を読出
し状態であるＶrdまで上げる。次に、垂直走査回路（図
示せず）によって選択されその画素に読出し電圧が印加
されると、Ｐ+ ゲートＰＧの電位に応じて形成された空
乏層で制限される電流が出力として導出される。その行
を読み終わると、一行同時にＰ+ ゲートＰＧの電位をリ
セット電位Ｖrsまで下げ、リセットする。
【０００７】ＣＭＤ型固体撮像素子の構成を図１１に示
す。同図において、（ａ）は画素構造を示す斜視断面
図、（ｂ）は１画素の回路図である。ＣＭＤ型固体撮像
素子は、単一のトランジスタによって光電変換、増幅、
読出し及びリセットを行う構成となっている。このＣＭ
Ｄ型固体撮像素子は、バルクチャネルＭＯＳトランジス
タとして動作しているため、画素が蓄積状態のときはゲ
ートに強い負電位を印加すると、空乏層がＰ- −ＳＵＢ
まで伸びて電子電流は流れない。
す。同図において、（ａ）は画素構造を示す斜視断面
図、（ｂ）は１画素の回路図である。ＣＭＤ型固体撮像
素子は、単一のトランジスタによって光電変換、増幅、
読出し及びリセットを行う構成となっている。このＣＭ
Ｄ型固体撮像素子は、バルクチャネルＭＯＳトランジス
タとして動作しているため、画素が蓄積状態のときはゲ
ートに強い負電位を印加すると、空乏層がＰ- −ＳＵＢ
まで伸びて電子電流は流れない。
【０００８】一方、入射光によって励起された正孔は、
負電位であるゲート電極下に蓄積され、反転層を形成す
る。この反転層によって上記空乏層の厚さが縮小し、入
射光量に応じて電子電流が流れやすい状態となる。画素
選択時には、ゲートに読出しレベルの電圧を印加する
と、ソース・ドレイン間に電子電流が流れ、正孔数に応
じて変調された出力電流が得られる。その行の読出しを
終えると、水平帰線期間内にゲートをリセット電圧と
し、ゲート直下を電子の蓄積状態にし、そこに蓄積され
ていた正孔をリセットする。
負電位であるゲート電極下に蓄積され、反転層を形成す
る。この反転層によって上記空乏層の厚さが縮小し、入
射光量に応じて電子電流が流れやすい状態となる。画素
選択時には、ゲートに読出しレベルの電圧を印加する
と、ソース・ドレイン間に電子電流が流れ、正孔数に応
じて変調された出力電流が得られる。その行の読出しを
終えると、水平帰線期間内にゲートをリセット電圧と
し、ゲート直下を電子の蓄積状態にし、そこに蓄積され
ていた正孔をリセットする。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た３種類の増幅型固体撮像素子のうち、ＡＭＩは３個の
トランジスタと１個のホトダイオードで１画素が構成さ
れているので、構成が複雑で面積が大きく、開口率が小
さいという問題があった。これに対し、ＳＩＴ型固体撮
像素子は、静電誘導型トランジスタとそのゲートに結合
したキャパシタによって１画素が構成され、感度が高い
という報告がされているが、高純度のエピタキシャルウ
エハを必要とするためコスト高になるという問題があっ
た。さらに、通常のＭＯＳＬＳＩ技術と異なった技術の
導入が必要であるため、通常のＭＯＳＬＳＩラインで設
計しかつ製造すると、最適な性能が得られないことにな
る。
た３種類の増幅型固体撮像素子のうち、ＡＭＩは３個の
トランジスタと１個のホトダイオードで１画素が構成さ
れているので、構成が複雑で面積が大きく、開口率が小
さいという問題があった。これに対し、ＳＩＴ型固体撮
像素子は、静電誘導型トランジスタとそのゲートに結合
したキャパシタによって１画素が構成され、感度が高い
という報告がされているが、高純度のエピタキシャルウ
エハを必要とするためコスト高になるという問題があっ
た。さらに、通常のＭＯＳＬＳＩ技術と異なった技術の
導入が必要であるため、通常のＭＯＳＬＳＩラインで設
計しかつ製造すると、最適な性能が得られないことにな
る。
【００１０】また、ＣＭＤ型固体撮像素子は、画素がＮ
- 空乏チャネル表面で光発生した正孔を溜め、それに見
合った電子を流すＭＯＳＦＥＴの一種で、高純度のエピ
タキシャルウエハを必要とするためコスト高になり、さ
らに、光情報を蓄積しているときは、ゲートにかなり大
きな負電圧の印加が必要であるので、サブミクロンＭＯ
ＳＬＳＩには馴染みにくいという問題があった。近年、
ＬＳＩの製造コスト増が製造業の存立を危うくし始めて
いる中で、一般のＭＯＳＬＳＩの製造工程と共通部分の
多い製造工程を有することにより、投資効率を改善して
低価格製造を可能とする光電変換素子の開発が望まれて
いる。
- 空乏チャネル表面で光発生した正孔を溜め、それに見
合った電子を流すＭＯＳＦＥＴの一種で、高純度のエピ
タキシャルウエハを必要とするためコスト高になり、さ
らに、光情報を蓄積しているときは、ゲートにかなり大
きな負電圧の印加が必要であるので、サブミクロンＭＯ
ＳＬＳＩには馴染みにくいという問題があった。近年、
ＬＳＩの製造コスト増が製造業の存立を危うくし始めて
いる中で、一般のＭＯＳＬＳＩの製造工程と共通部分の
多い製造工程を有することにより、投資効率を改善して
低価格製造を可能とする光電変換素子の開発が望まれて
いる。
【００１１】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、通常のＭＯＳＬＳＩ
の製造ラインで作ることができ、特別に高抵抗のエピタ
キシャルウエハも必要とせず、しかも構造、材料パラメ
ータ、電圧レベル等の面でサブミクロンＭＯＳＬＳＩ技
術に馴染む光電変換素子を提供することにある。
であり、その目的とするところは、通常のＭＯＳＬＳＩ
の製造ラインで作ることができ、特別に高抵抗のエピタ
キシャルウエハも必要とせず、しかも構造、材料パラメ
ータ、電圧レベル等の面でサブミクロンＭＯＳＬＳＩ技
術に馴染む光電変換素子を提供することにある。
【００１２】
【課題を解決するための手段】請求項１記載の光電変換
素子は、第１導電形の第１の半導体領域と、この第１の
半導体領域の表面部分に形成されて第１の半導体領域と
ｐｎ接合を形成する第２導電形の第２の半導体領域と、
第１の半導体領域の表面部分に第２の半導体領域と離間
して形成されて第１の半導体領域と第１の整流接合を形
成する第１の導電領域と、第１の半導体領域の表面部分
に第１の導電領域と離間して形成されかつ第２の半導体
領域と電気的に接続されて第１の半導体領域と第２の整
流接合を形成する第２の導電領域と、第２の半導体領域
の表面部分に形成されて第２の半導体領域と第３の整流
接合を形成する第３の導電領域と、第１の導電領域と第
２の導電領域との間の第１の半導体領域の表面部分に規
定される第１のチャネル形成領域上に設けられた第１の
絶縁ゲートと、第１の半導体領域の表面部分と第３の導
電領域との間の第２の半導体領域の表面部分に規定され
る第２のチャネル形成領域上に設けられた第２の絶縁ゲ
ートと、第１の半導体領域上に形成されて、当該第１の
半導体領域、第３の導電領域および第２の絶縁ゲートか
らなる電界効果トランジスタの初期電位設定時のゲート
しきい値電圧を発生する手段とを具備し、入射光の強度
を、前記第２のチャネル形成領域のソース・ドレイン電
流または前記第２の絶縁ゲートのゲートしきい値電圧と
してセンスする構成となっている。
素子は、第１導電形の第１の半導体領域と、この第１の
半導体領域の表面部分に形成されて第１の半導体領域と
ｐｎ接合を形成する第２導電形の第２の半導体領域と、
第１の半導体領域の表面部分に第２の半導体領域と離間
して形成されて第１の半導体領域と第１の整流接合を形
成する第１の導電領域と、第１の半導体領域の表面部分
に第１の導電領域と離間して形成されかつ第２の半導体
領域と電気的に接続されて第１の半導体領域と第２の整
流接合を形成する第２の導電領域と、第２の半導体領域
の表面部分に形成されて第２の半導体領域と第３の整流
接合を形成する第３の導電領域と、第１の導電領域と第
２の導電領域との間の第１の半導体領域の表面部分に規
定される第１のチャネル形成領域上に設けられた第１の
絶縁ゲートと、第１の半導体領域の表面部分と第３の導
電領域との間の第２の半導体領域の表面部分に規定され
る第２のチャネル形成領域上に設けられた第２の絶縁ゲ
ートと、第１の半導体領域上に形成されて、当該第１の
半導体領域、第３の導電領域および第２の絶縁ゲートか
らなる電界効果トランジスタの初期電位設定時のゲート
しきい値電圧を発生する手段とを具備し、入射光の強度
を、前記第２のチャネル形成領域のソース・ドレイン電
流または前記第２の絶縁ゲートのゲートしきい値電圧と
してセンスする構成となっている。
【００１３】請求項２記載の光電変換素子は、請求項１
記載の光電変換素子の構成要素に加えて、少なくとも第
２の半導体領域の表面部分に第３の導電領域と離間して
形成されて第２の半導体領域と第４の整流結合を形成す
る第４の導電領域を有し、第２の絶縁ゲートが第３の導
電領域と第４の導電領域との間の第２の半導体領域の表
面部分に規定される第２のチャネル形成領域上に設けら
れた構成となっている。請求項３記載の光電変換素子
は、請求項１または２記載の光電変換素子において、第
２の導電領域が第２の半導体領域と共通の半導体領域で
ある構成となっている。
記載の光電変換素子の構成要素に加えて、少なくとも第
２の半導体領域の表面部分に第３の導電領域と離間して
形成されて第２の半導体領域と第４の整流結合を形成す
る第４の導電領域を有し、第２の絶縁ゲートが第３の導
電領域と第４の導電領域との間の第２の半導体領域の表
面部分に規定される第２のチャネル形成領域上に設けら
れた構成となっている。請求項３記載の光電変換素子
は、請求項１または２記載の光電変換素子において、第
２の導電領域が第２の半導体領域と共通の半導体領域で
ある構成となっている。
【００１４】請求項４記載の光電変換素子は、第１導電
形の第１の半導体領域と、この第１の半導体領域の表面
部分に形成されて第１の半導体領域とｐｎ接合を形成す
る第２導電形の第２の半導体領域と、第１の半導体領域
の表面部分に第２の半導体領域と離間して形成されて第
１の半導体領域と第１の整流接合を形成する第１の導電
領域と、第２の半導体領域の表面部分に形成されて第２
の半導体領域と第２の整流接合を形成する第３の導電領
域と、第２の半導体領域の表面部分と第１の導電領域と
の間の第１の半導体領域の表面部分に規定されるチャネ
ル形成領域上及び第１の半導体領域の表面部分と第３の
導電領域との間の第２の半導体領域の表面部分に規定さ
れるチャネル形成領域上に設けられた共通絶縁ゲート
と、第１の半導体領域上に形成されて、当該第１の半導
体領域、第３の導電領域および共通絶縁ゲートからなる
電界効果トランジスタの初期電位設定時のゲートしきい
値電圧を発生する手段とを具備し、 入射光の強度を、前
記第２のチャネル形成領域のソース・ドレイン電流また
は前記共通絶縁ゲートのゲートしきい値電圧としてセン
スする構成となっている。
形の第１の半導体領域と、この第１の半導体領域の表面
部分に形成されて第１の半導体領域とｐｎ接合を形成す
る第２導電形の第２の半導体領域と、第１の半導体領域
の表面部分に第２の半導体領域と離間して形成されて第
１の半導体領域と第１の整流接合を形成する第１の導電
領域と、第２の半導体領域の表面部分に形成されて第２
の半導体領域と第２の整流接合を形成する第３の導電領
域と、第２の半導体領域の表面部分と第１の導電領域と
の間の第１の半導体領域の表面部分に規定されるチャネ
ル形成領域上及び第１の半導体領域の表面部分と第３の
導電領域との間の第２の半導体領域の表面部分に規定さ
れるチャネル形成領域上に設けられた共通絶縁ゲート
と、第１の半導体領域上に形成されて、当該第１の半導
体領域、第３の導電領域および共通絶縁ゲートからなる
電界効果トランジスタの初期電位設定時のゲートしきい
値電圧を発生する手段とを具備し、 入射光の強度を、前
記第２のチャネル形成領域のソース・ドレイン電流また
は前記共通絶縁ゲートのゲートしきい値電圧としてセン
スする構成となっている。
【００１５】
【作用】請求項１記載の光電変換素子において、第１の
導電領域をドレイン／ソース、第２の導電領域をソース
／ドレイン、第１の絶縁ゲートをゲートとし、第１，第
２の導電領域間の第１の半導体領域の表面部分をチャネ
ル形成領域とする書込み用電界効果トランジスタ（以
下、書込みトランジスタと称する）が構成され、また第
１の半導体領域をソース／ドレイン、第３の導電領域を
ドレイン／ソース、第２の絶縁ゲートをゲートとし、第
１の半導体領域の表面部分と第３の導電領域との間の第
２の半導体領域の表面部分をチャネル形成領域とするメ
モリ用電界効果トランジスタ（以下、メモリトランジス
タと称する）が構成される。そして、このメモリトラン
ジスタにおいて、入射光の強度を第２の半導体領域の電
位に変換し、メモリトランジスタのドレイン・ソース電
流またはゲートしきい値電圧としてセンスする。また、
同一チップ（第１の半導体領域）上に集積された手段に
てメモリトランジスタの初期電位設定時のゲートしきい
値電圧を発生することで、感度を決める要因となるゲー
トしきい値電圧のばらつき及び温度変化に関してある程
度解決できる。
導電領域をドレイン／ソース、第２の導電領域をソース
／ドレイン、第１の絶縁ゲートをゲートとし、第１，第
２の導電領域間の第１の半導体領域の表面部分をチャネ
ル形成領域とする書込み用電界効果トランジスタ（以
下、書込みトランジスタと称する）が構成され、また第
１の半導体領域をソース／ドレイン、第３の導電領域を
ドレイン／ソース、第２の絶縁ゲートをゲートとし、第
１の半導体領域の表面部分と第３の導電領域との間の第
２の半導体領域の表面部分をチャネル形成領域とするメ
モリ用電界効果トランジスタ（以下、メモリトランジス
タと称する）が構成される。そして、このメモリトラン
ジスタにおいて、入射光の強度を第２の半導体領域の電
位に変換し、メモリトランジスタのドレイン・ソース電
流またはゲートしきい値電圧としてセンスする。また、
同一チップ（第１の半導体領域）上に集積された手段に
てメモリトランジスタの初期電位設定時のゲートしきい
値電圧を発生することで、感度を決める要因となるゲー
トしきい値電圧のばらつき及び温度変化に関してある程
度解決できる。
【００１６】請求項２記載の光電変換素子では、第４の
導電領域をソース／ドレイン、第３の導電領域をドレイ
ン／ソース、第２の絶縁ゲートをゲートとし、第３，第
４の導電領域間の第２の半導体領域の表面部分をチャネ
ル形成領域とするメモリトランジスタが構成される。そ
して、このメモリトランジスタにおいて、入射光の強度
を第２の半導体領域の電位に変換し、メモリトランジス
タのドレイン・ソース電流またはゲートしきい値電圧と
してセンスする。請求項３記載の光電変換素子では、第
１の導電領域をドレイン／ソース、第２の半導体領域を
ソース／ドレイン、第１の絶縁ゲートをゲートとし、第
１の導電領域と第２の半導体領域との間の第１の半導体
領域の表面部分をチャネル形成領域とする書込みトラン
ジスタが構成される。
導電領域をソース／ドレイン、第３の導電領域をドレイ
ン／ソース、第２の絶縁ゲートをゲートとし、第３，第
４の導電領域間の第２の半導体領域の表面部分をチャネ
ル形成領域とするメモリトランジスタが構成される。そ
して、このメモリトランジスタにおいて、入射光の強度
を第２の半導体領域の電位に変換し、メモリトランジス
タのドレイン・ソース電流またはゲートしきい値電圧と
してセンスする。請求項３記載の光電変換素子では、第
１の導電領域をドレイン／ソース、第２の半導体領域を
ソース／ドレイン、第１の絶縁ゲートをゲートとし、第
１の導電領域と第２の半導体領域との間の第１の半導体
領域の表面部分をチャネル形成領域とする書込みトラン
ジスタが構成される。
【００１７】請求項４記載の光電変換素子において、第
１の導電領域をドレイン／ソース、第２の半導体領域を
ソース／ドレイン、共通絶縁ゲートをゲートとし、第２
の半導体領域の表面部分と第１の導電領域との間の第１
の半導体領域の表面部分をチャネル形成領域とする書込
みトランジスタが構成され、また第３の導電領域をドレ
イン／ソース、第１の半導体領域をソース／ドレイン、
共通絶縁ゲートをゲートとし、第１の半導体領域の表面
部分と第３の導電領域との間の第２の半導体領域の表面
部分をチャネル形成領域とするメモリトランジスタが構
成される。そして、このメモリトランジスタにおいて、
入射光の強度を第２の半導体領域の電位に変換し、メモ
リトランジスタのドレイン・ソース電流またはゲートし
きい値電圧としてセンスする。また、同一チップ（第１
の半導体領域）上に集積された手段にてメモリトランジ
スタの初期電位設定時のゲートしきい値電圧を発生する
ことで、感度を決める要因となるゲートしきい値電圧の
ばらつき及び温度変化に関してある程度解決できる。
１の導電領域をドレイン／ソース、第２の半導体領域を
ソース／ドレイン、共通絶縁ゲートをゲートとし、第２
の半導体領域の表面部分と第１の導電領域との間の第１
の半導体領域の表面部分をチャネル形成領域とする書込
みトランジスタが構成され、また第３の導電領域をドレ
イン／ソース、第１の半導体領域をソース／ドレイン、
共通絶縁ゲートをゲートとし、第１の半導体領域の表面
部分と第３の導電領域との間の第２の半導体領域の表面
部分をチャネル形成領域とするメモリトランジスタが構
成される。そして、このメモリトランジスタにおいて、
入射光の強度を第２の半導体領域の電位に変換し、メモ
リトランジスタのドレイン・ソース電流またはゲートし
きい値電圧としてセンスする。また、同一チップ（第１
の半導体領域）上に集積された手段にてメモリトランジ
スタの初期電位設定時のゲートしきい値電圧を発生する
ことで、感度を決める要因となるゲートしきい値電圧の
ばらつき及び温度変化に関してある程度解決できる。
【００１８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の第１の実施例を示す断面
図である。図１において、第１導電形の第１の半導体領
域１０は半導体基板によって構成されている。なお、本
例では、第１の半導体領域１０として半導体基板を用い
たが、図に破線で示す半導体基板１１の表面に分離して
形成された半導体領域、あるいは絶縁基板上に形成され
た半導体膜などであっても良い。
に説明する。図１は、本発明の第１の実施例を示す断面
図である。図１において、第１導電形の第１の半導体領
域１０は半導体基板によって構成されている。なお、本
例では、第１の半導体領域１０として半導体基板を用い
たが、図に破線で示す半導体基板１１の表面に分離して
形成された半導体領域、あるいは絶縁基板上に形成され
た半導体膜などであっても良い。
【００１９】第１の半導体領域１０の表面部分には、第
２導電形（第１の半導体領域１０と逆導電形）の第２の
半導体領域１２が形成されている。この第２の半導体領
域１２は、第１の半導体領域１０とｐｎ接合を形成して
いる。第１の半導体領域１０の表面部分にはさらに、第
１，第２の導電領域１３，１４が互いに離間して形成さ
れている。この第１，第２の導電領域１３，１４は、第
２導電形の低抵抗半導体あるいはシリサイドなどによっ
て構成されて、それぞれ第１の半導体領域１０と第１と
第２の整流接合を形成している。
２導電形（第１の半導体領域１０と逆導電形）の第２の
半導体領域１２が形成されている。この第２の半導体領
域１２は、第１の半導体領域１０とｐｎ接合を形成して
いる。第１の半導体領域１０の表面部分にはさらに、第
１，第２の導電領域１３，１４が互いに離間して形成さ
れている。この第１，第２の導電領域１３，１４は、第
２導電形の低抵抗半導体あるいはシリサイドなどによっ
て構成されて、それぞれ第１の半導体領域１０と第１と
第２の整流接合を形成している。
【００２０】第２の導電領域１４は、第２の半導体領域
１２と構造的に連続するか、場合によっては当該領域１
２と共通の半導体領域となることによって電気的に接続
されている。第２の半導体領域１２の表面部分には第３
の導電領域１５が形成されている。この第３の導電領域
１５は、第１導電形の低抵抗半導体あるいはシリサイド
などによって構成されて、第２の半導体領域１２と第３
の整流接合を形成している。
１２と構造的に連続するか、場合によっては当該領域１
２と共通の半導体領域となることによって電気的に接続
されている。第２の半導体領域１２の表面部分には第３
の導電領域１５が形成されている。この第３の導電領域
１５は、第１導電形の低抵抗半導体あるいはシリサイド
などによって構成されて、第２の半導体領域１２と第３
の整流接合を形成している。
【００２１】また、第１，第２の半導体領域１０，１２
の各表面部分には、第３の導電領域１５と離間して第４
の導電領域１６が形成されている。この第４の導電領域
１６は、第１導電形の低抵抗半導体あるいはシリサイド
などによって構成されて、第２の半導体領域１２と第４
の整流接合を形成している。なお、本例では、第４の導
電領域１６が第１，第２の半導体領域１０，１２に跨が
って形成されているが、第２の半導体領域１２の表面部
分のみに、あるいは第２の導電領域１４に跨がって形成
されても良く、要は、少なくとも第２の半導体領域１２
の表面部分に形成されていれば良い。
の各表面部分には、第３の導電領域１５と離間して第４
の導電領域１６が形成されている。この第４の導電領域
１６は、第１導電形の低抵抗半導体あるいはシリサイド
などによって構成されて、第２の半導体領域１２と第４
の整流接合を形成している。なお、本例では、第４の導
電領域１６が第１，第２の半導体領域１０，１２に跨が
って形成されているが、第２の半導体領域１２の表面部
分のみに、あるいは第２の導電領域１４に跨がって形成
されても良く、要は、少なくとも第２の半導体領域１２
の表面部分に形成されていれば良い。
【００２２】第１，第２の導電領域１３，１４間の第１
の半導体領域１０の表面部分に規定される第１のチャネ
ル形成領域１７上には、酸化膜、窒化膜、酸化窒化膜な
どの絶縁膜（図示せず）を介して導電性の第１の絶縁ゲ
ート１８が設けられている。この第１の絶縁ゲート１８
は、ポリシリコン、シリサイド、サリサイド、金属薄
膜、透明導電膜などからなる。そして、第１の導電領域
１３をドレイン／ソース、第２の導電領域１４をソース
／ドレイン、第１の絶縁ゲート１８をゲートとし、第
１，第２の導電領域１３，１４に挟まれた第１の半導体
領域１０の表面部分を第１のチャネル形成領域１７とす
る書込みトランジスタ１９が構成されている。
の半導体領域１０の表面部分に規定される第１のチャネ
ル形成領域１７上には、酸化膜、窒化膜、酸化窒化膜な
どの絶縁膜（図示せず）を介して導電性の第１の絶縁ゲ
ート１８が設けられている。この第１の絶縁ゲート１８
は、ポリシリコン、シリサイド、サリサイド、金属薄
膜、透明導電膜などからなる。そして、第１の導電領域
１３をドレイン／ソース、第２の導電領域１４をソース
／ドレイン、第１の絶縁ゲート１８をゲートとし、第
１，第２の導電領域１３，１４に挟まれた第１の半導体
領域１０の表面部分を第１のチャネル形成領域１７とす
る書込みトランジスタ１９が構成されている。
【００２３】また、第３，第４の導電領域１５，１６間
の第２の半導体領域１２の表面部分に規定される第２の
チャネル形成領域２０上には、酸化膜、窒化膜、酸化窒
化膜などの絶縁膜（図示せず）を介して導電性の第２の
絶縁ゲート２１が設けられている。この第２の絶縁ゲー
ト２１は、ポリシリコン、シリサイド、サリサイド、金
属薄膜、透明導電膜などからなる。そして、第３の導電
領域１５をドレイン／ソース、第４の導電領域１６をソ
ース／ドレイン、第２の絶縁ゲート２１をゲートとし、
第３，第４の導電領域１５，１６に挟まれた第２の半導
体領域１２の表面部分を第２のチャネル形成領域２０と
するメモリトランジスタ２２が構成されている。
の第２の半導体領域１２の表面部分に規定される第２の
チャネル形成領域２０上には、酸化膜、窒化膜、酸化窒
化膜などの絶縁膜（図示せず）を介して導電性の第２の
絶縁ゲート２１が設けられている。この第２の絶縁ゲー
ト２１は、ポリシリコン、シリサイド、サリサイド、金
属薄膜、透明導電膜などからなる。そして、第３の導電
領域１５をドレイン／ソース、第４の導電領域１６をソ
ース／ドレイン、第２の絶縁ゲート２１をゲートとし、
第３，第４の導電領域１５，１６に挟まれた第２の半導
体領域１２の表面部分を第２のチャネル形成領域２０と
するメモリトランジスタ２２が構成されている。
【００２４】上記の素子構造において、光は素子表面か
ら入射する。この入射光は第２の半導体領域１２に到達
し、光電変換されて当該領域１２に電荷又は電位として
蓄積される。なお、第１の半導体領域１０が少数キャリ
ア拡散長よりも薄い場合、または第１の半導体領域１０
が半導体基板１１上に形成された場合にあっては、半導
体基板１１が透明基板でかつ第１の半導体領域１０が少
数キャリア拡散長よりも薄い場合は、図１に破線で示す
ように、素子裏面からの光入力も可能である。
ら入射する。この入射光は第２の半導体領域１２に到達
し、光電変換されて当該領域１２に電荷又は電位として
蓄積される。なお、第１の半導体領域１０が少数キャリ
ア拡散長よりも薄い場合、または第１の半導体領域１０
が半導体基板１１上に形成された場合にあっては、半導
体基板１１が透明基板でかつ第１の半導体領域１０が少
数キャリア拡散長よりも薄い場合は、図１に破線で示す
ように、素子裏面からの光入力も可能である。
【００２５】次に、上記構成の第１の実施例の光電変換
素子において、第１導電形をｎ形とした場合の動作につ
いて説明する。第１の導電領域１３には、第１の電位Ｖ
1D1 （例えば、−３．５Ｖ）が印加されている。ここ
で、第１の絶縁ゲート１８に対し、第１のゲート電位Ｖ
1G1 （例えば、０Ｖ）から第２のゲート電位Ｖ1G2 （例
えば、−５Ｖ）を印加し、再び第１のゲート電位Ｖ1G1
に戻す。すると、第１の絶縁ゲート１８のゲートしきい
値電圧ＶthW の絶対値が１．５Ｖ以下であるとき、書込
みトランジスタ１９が導通して第１の導電領域１３から
第２の導電領域１４へ第１の電位Ｖ1D1 が伝達される。
素子において、第１導電形をｎ形とした場合の動作につ
いて説明する。第１の導電領域１３には、第１の電位Ｖ
1D1 （例えば、−３．５Ｖ）が印加されている。ここ
で、第１の絶縁ゲート１８に対し、第１のゲート電位Ｖ
1G1 （例えば、０Ｖ）から第２のゲート電位Ｖ1G2 （例
えば、−５Ｖ）を印加し、再び第１のゲート電位Ｖ1G1
に戻す。すると、第１の絶縁ゲート１８のゲートしきい
値電圧ＶthW の絶対値が１．５Ｖ以下であるとき、書込
みトランジスタ１９が導通して第１の導電領域１３から
第２の導電領域１４へ第１の電位Ｖ1D1 が伝達される。
【００２６】このとき、第２の半導体領域１２の電位Ｖ
2 は、当該領域１２と第２の導電領域１４とが電気的に
接続されていることから、ほぼ第１の電位Ｖ1D1 とな
る。厳密には、
2 は、当該領域１２と第２の導電領域１４とが電気的に
接続されていることから、ほぼ第１の電位Ｖ1D1 とな
る。厳密には、
【数１】Ｖ2 ＝Ｖ1D1 −（Ｖ1D1 ＋ＶthW −Ｖ1G1)・Ｃ
2D1G／ＣTOT となる。ただし、
2D1G／ＣTOT となる。ただし、
【数２】ＣTOT ＝Ｃ21＋Ｃ23D ＋Ｃ24D ＋Ｃ22G ＋Ｃ
2D1 ＋Ｃ2D1Gである。
2D1 ＋Ｃ2D1Gである。
【００２７】ここで、Ｃ21は第２の半導体領域１２と第
１の半導体領域１０との間の接合容量、Ｃ23D は第２の
半導体領域１２と第３の導電領域１５との間の接合容
量、Ｃ24D は第２の半導体領域１２と第４の導電領域１
６との間の接合容量、Ｃ22G は第２の半導体領域１２と
第２の絶縁ゲート２１との間の容量、Ｃ2D1 は第２の導
電領域１４と第１の半導体領域１０との間の接合容量、
Ｃ2D1Gは第２の導電領域１４と第１の絶縁ゲート１８と
の間の容量である。以上の動作により、初期電位の設定
が行われる。この動作例では、第１の半導体領域１０の
電位と第４の導電領域１６の電位は等しいとする。
１の半導体領域１０との間の接合容量、Ｃ23D は第２の
半導体領域１２と第３の導電領域１５との間の接合容
量、Ｃ24D は第２の半導体領域１２と第４の導電領域１
６との間の接合容量、Ｃ22G は第２の半導体領域１２と
第２の絶縁ゲート２１との間の容量、Ｃ2D1 は第２の導
電領域１４と第１の半導体領域１０との間の接合容量、
Ｃ2D1Gは第２の導電領域１４と第１の絶縁ゲート１８と
の間の容量である。以上の動作により、初期電位の設定
が行われる。この動作例では、第１の半導体領域１０の
電位と第４の導電領域１６の電位は等しいとする。
【００２８】第３の導電領域１５には、第２の電位Ｖ
3D2 （例えば、＋１．５Ｖ）が印加されている。このと
き、第２の半導体領域１２に蓄積されている電荷Ｑ
2 は、
3D2 （例えば、＋１．５Ｖ）が印加されている。このと
き、第２の半導体領域１２に蓄積されている電荷Ｑ
2 は、
【数３】Ｑ2 ＝Ｃ21（Ｖ2 −Ｖ1)＋Ｃ23D （Ｖ2 −
Ｖ3D）＋Ｃ24D （Ｖ2 −Ｖ4D）＋Ｃ22G （Ｖ2 −Ｖ2G）
＋Ｃ2D1(Ｖ2D−Ｖ1)＋Ｃ2D1G（Ｖ2D−Ｖ1G） となる。ここで、Ｖ1 ，Ｖ2 ，Ｖ2D，Ｖ3D，Ｖ4D，Ｖ1G
及びＶ2Gは、それぞれ、第１の半導体領域１０、第２の
半導体領域１２、第２の導電領域１４、第３の導電領域
１５、第４の導電領域１６、第１の絶縁ゲート１８及び
第２の絶縁ゲート２１の各電位である。
Ｖ3D）＋Ｃ24D （Ｖ2 −Ｖ4D）＋Ｃ22G （Ｖ2 −Ｖ2G）
＋Ｃ2D1(Ｖ2D−Ｖ1)＋Ｃ2D1G（Ｖ2D−Ｖ1G） となる。ここで、Ｖ1 ，Ｖ2 ，Ｖ2D，Ｖ3D，Ｖ4D，Ｖ1G
及びＶ2Gは、それぞれ、第１の半導体領域１０、第２の
半導体領域１２、第２の導電領域１４、第３の導電領域
１５、第４の導電領域１６、第１の絶縁ゲート１８及び
第２の絶縁ゲート２１の各電位である。
【００２９】今、便宜上、Ｖ1 ＝Ｖ4D＝０，Ｖ1G＝０，
Ｖ2D＝Ｖ2 とすると、
Ｖ2D＝Ｖ2 とすると、
【数４】Ｑ2 ＝Ｃ21Ｖ2 ＋Ｃ23D （Ｖ2 −Ｖ3D）＋Ｃ
24D Ｖ2＋Ｃ22G （Ｖ2 −Ｖ2G）＋Ｃ2D1 Ｖ2 ＋Ｃ2D1G
Ｖ2 ＝ＣTOT Ｖ2 −Ｃ23D Ｖ3D−Ｃ22G Ｖ2G となり、
24D Ｖ2＋Ｃ22G （Ｖ2 −Ｖ2G）＋Ｃ2D1 Ｖ2 ＋Ｃ2D1G
Ｖ2 ＝ＣTOT Ｖ2 −Ｃ23D Ｖ3D−Ｃ22G Ｖ2G となり、
【数５】Ｖ2 ＝Ｑ2 ／ＣTOT ＋（Ｃ23D Ｖ3D−Ｃ22G Ｖ
2G）／ＣTOT となる。
2G）／ＣTOT となる。
【００３０】上記の各容量は電圧依存性を有するが、こ
こでは、説明を簡単にするために一定とする。また、本
光電変換素子に光が入射されたとき、第２の半導体領域
１２に流れ込む電流をｉph、暗電流をｉd とすると、
こでは、説明を簡単にするために一定とする。また、本
光電変換素子に光が入射されたとき、第２の半導体領域
１２に流れ込む電流をｉph、暗電流をｉd とすると、
【数６】
となる。ここで、Ｑ20は初期電荷量である。ｉphm をｉ
phの積分時間での平均値とすると、
phの積分時間での平均値とすると、
【数７】Ｖ2 ＝Ｖ1D1 ＋（ｉphm ＋ｉd ）ｔ／ＣTOT ＋
ΔＶ2G・Ｃ22G ／ＣTOT となる。
ΔＶ2G・Ｃ22G ／ＣTOT となる。
【００３１】このことは、第２の半導体領域１２の電位
Ｖ2 は、光が強いほど初期電位の設定から一定時間後は
電位変化が大きいことを示している。ただし、ΔＶ
2Gは、
Ｖ2 は、光が強いほど初期電位の設定から一定時間後は
電位変化が大きいことを示している。ただし、ΔＶ
2Gは、
【数８】ΔＶ2G＝（電位の初期設定がなされた後で、第
２の絶縁ゲート２１へ与えられた電位変化）−（Ｖ1D1
＋ＶthW −Ｖ1G1)・Ｃ2D1G／Ｃ22G である。
２の絶縁ゲート２１へ与えられた電位変化）−（Ｖ1D1
＋ＶthW −Ｖ1G1)・Ｃ2D1G／Ｃ22G である。
【００３２】メモリトランジスタ２２のゲートしきい値
電圧ＶthM は、チャネル形成領域２０となる第２の半導
体領域１２と第４の導電領域（ソース）１６との電位差
Ｖ2の関数である。最も簡単には、
電圧ＶthM は、チャネル形成領域２０となる第２の半導
体領域１２と第４の導電領域（ソース）１６との電位差
Ｖ2の関数である。最も簡単には、
【数９】
ＶthM ＝ＶFB＋２φFB＋Ｂ（２φFB−Ｖ2)1/2
となる。ただし、
【数１０】Ｂ＝（ｔ1 ／ε1)（２ｑεS Ｎ2m）1/2
である。
【００３３】ここで、φFBは第２の半導体領域１２のチ
ャネルが形成される部分、即ちチャネル形成領域２０の
フェルミレベル（エネルギーバンドの禁制帯の中央から
測った値）、ε1 はゲート絶縁膜の誘電率、ｔ1 はゲー
ト絶縁膜の厚さ、εS はチャネル形成領域２０の誘電
率、Ｎ2mはチャネル形成領域２０の表面空乏領域の平均
不純物濃度である。
ャネルが形成される部分、即ちチャネル形成領域２０の
フェルミレベル（エネルギーバンドの禁制帯の中央から
測った値）、ε1 はゲート絶縁膜の誘電率、ｔ1 はゲー
ト絶縁膜の厚さ、εS はチャネル形成領域２０の誘電
率、Ｎ2mはチャネル形成領域２０の表面空乏領域の平均
不純物濃度である。
【００３４】第２の絶縁ゲート２１に規定の電圧を印加
すると、第３の導電領域１５と第４の導電領域１６との
間に、メモリトランジスタ２２の電流ＩM が得られる。
このメモリトランジスタ２２の電流ＩM は、
すると、第３の導電領域１５と第４の導電領域１６との
間に、メモリトランジスタ２２の電流ＩM が得られる。
このメモリトランジスタ２２の電流ＩM は、
【数１１】
ＩM ＝（β／２）（Ｖ2G−ＶthM ）p ，ｐ＝１〜２
となる。だだし、
【数１２】β＝（με1 ／ｔ1)（ＷM ／ＬM ）
である。
【００３５】本光電変換素子の利用形態に応じて、ゲー
ト電圧Ｖ2Gを目的にあった値に選ぶことができるが、例
えば、初期電位設定時のメモリトランジスタ２２のゲー
トしきい値電圧をＶthMO（便宜上、数７の式でｔ＝０と
したときの電圧Ｖ2 を使う）とし、Ｖ2G＝ＶthMOとする
と、メモリトランジスタ２２の電流ＩM は、
ト電圧Ｖ2Gを目的にあった値に選ぶことができるが、例
えば、初期電位設定時のメモリトランジスタ２２のゲー
トしきい値電圧をＶthMO（便宜上、数７の式でｔ＝０と
したときの電圧Ｖ2 を使う）とし、Ｖ2G＝ＶthMOとする
と、メモリトランジスタ２２の電流ＩM は、
【数１３】
ＩM ＝（β／２）（ＶthMO−ＶthM ）p
＝（β／２）｛Ｂ（２φFB−Ｖ2(t=0)）1/2 −Ｂ（２φFB−Ｖ2)1/2 ｝p
＝（β／２）〔Ｂ（ｉphm ＋ｉd ）ｔ／ＣTOT ／｛（２φFB−
Ｖ2(t=0)）1/2 ＋（２φFB−Ｖ2 ）1/2 ｝〕p
となる。
【００３６】すなわち、メモリトランジスタ２２の電流
ＩM は、光電流ｉphm ・検出時間積の１〜２乗に比例し
て得られる。この他に、第２の絶縁ゲート２１のゲート
電圧Ｖ2Gをスイープし、メモリトランジスタ２２の電流
ＩM が規定値となる電圧を読み取れば、ゲートしきい値
電圧と一定の差を持った電圧を読み取ることができる。
この電圧と数７及び数９の各式から光電流の大きさを知
ることができる。このとき、第２の絶縁ゲート２１に
は、鋸歯状波電圧を印加することになる。
ＩM は、光電流ｉphm ・検出時間積の１〜２乗に比例し
て得られる。この他に、第２の絶縁ゲート２１のゲート
電圧Ｖ2Gをスイープし、メモリトランジスタ２２の電流
ＩM が規定値となる電圧を読み取れば、ゲートしきい値
電圧と一定の差を持った電圧を読み取ることができる。
この電圧と数７及び数９の各式から光電流の大きさを知
ることができる。このとき、第２の絶縁ゲート２１に
は、鋸歯状波電圧を印加することになる。
【００３７】本光電変換素子において、感度を決める要
因は、暗電流ｉd とゲートしきい値電圧のばらつき及び
温度特性である。暗電流ｉd に関しては、従来素子と影
響は同じである。ゲートしきい値電圧のばらつき及び温
度変化に関しては、本素子と同一チップ内にＶthMO発生
回路を集積することにより、ある程度解決できる。
因は、暗電流ｉd とゲートしきい値電圧のばらつき及び
温度特性である。暗電流ｉd に関しては、従来素子と影
響は同じである。ゲートしきい値電圧のばらつき及び温
度変化に関しては、本素子と同一チップ内にＶthMO発生
回路を集積することにより、ある程度解決できる。
【００３８】このＶthMO発生回路の構成の一例を図２に
示す。同図において、ＶthMO発生用のトランジスタＱ
ref が設けられており、このトランジスタＱref につい
ては、図１のメモリトランジスタ２２と同様な構造とす
る。ＶthMO発生用トランジスタＱref のソースは接地さ
れ、そのドレインには電流設定素子２３を介して電源Ｖ
DDが印加されている。電流設定素子２３は、トランジス
タＱref のゲート電圧がしきい値電圧Ｖthのときに流れ
る電流を設定するためのものである。
示す。同図において、ＶthMO発生用のトランジスタＱ
ref が設けられており、このトランジスタＱref につい
ては、図１のメモリトランジスタ２２と同様な構造とす
る。ＶthMO発生用トランジスタＱref のソースは接地さ
れ、そのドレインには電流設定素子２３を介して電源Ｖ
DDが印加されている。電流設定素子２３は、トランジス
タＱref のゲート電圧がしきい値電圧Ｖthのときに流れ
る電流を設定するためのものである。
【００３９】また、ＶthMO発生用トランジスタＱref の
チャネル形成領域は、
チャネル形成領域は、
【数１４】ＶBIAS＝Ｖ1D1 ＋｛ＶthMO・Ｃ22G −（Ｖ
1D1 ＋ＶthW −Ｖ1G1)・Ｃ2D1G｝／ＣTOT なる電圧でバイアスされている。このバイアス電圧Ｖ
BIAS中の電圧ＶthMOは、ドレインからインピーダンス変
換回路（又は、素子）２４を介して導出される出力電圧
が供給される。本光電変換素子をアレイ状に集積して撮
像素子を構成した場合は、アレイ内でのＶthMOのばらつ
きが残るが、メモリアレイにばらつきの情報を蓄積して
置いて検出信号の補正を行うようにすれば、さらに１桁
程度の補正が可能になる。
1D1 ＋ＶthW −Ｖ1G1)・Ｃ2D1G｝／ＣTOT なる電圧でバイアスされている。このバイアス電圧Ｖ
BIAS中の電圧ＶthMOは、ドレインからインピーダンス変
換回路（又は、素子）２４を介して導出される出力電圧
が供給される。本光電変換素子をアレイ状に集積して撮
像素子を構成した場合は、アレイ内でのＶthMOのばらつ
きが残るが、メモリアレイにばらつきの情報を蓄積して
置いて検出信号の補正を行うようにすれば、さらに１桁
程度の補正が可能になる。
【００４０】さらに、第１の絶縁ゲート１８と第２の絶
縁ゲート２１を同一のアドレス線に接続することができ
る。これは、初期電位の設定時に、第１の絶縁ゲート１
８に印加するゲート電位と、メモリトランジスタ２２の
読出し時に第２の絶縁ゲート２１に印加するゲート電位
は極性が異なるからである。このときに、ＶthMO発生用
トランジスタＱref のチャネル形成領域に対するバイア
ス電圧ＶBIASは、
縁ゲート２１を同一のアドレス線に接続することができ
る。これは、初期電位の設定時に、第１の絶縁ゲート１
８に印加するゲート電位と、メモリトランジスタ２２の
読出し時に第２の絶縁ゲート２１に印加するゲート電位
は極性が異なるからである。このときに、ＶthMO発生用
トランジスタＱref のチャネル形成領域に対するバイア
ス電圧ＶBIASは、
【数１５】ＶBIAS＝Ｖ1D1 ＋｛ＶthMO−（Ｖ1D1 ＋Ｖ
thW −Ｖ1G1)｝・Ｃ22G ／ＣTOT とする。
thW −Ｖ1G1)｝・Ｃ22G ／ＣTOT とする。
【００４１】なお、本実施例では、第２の半導体領域１
２の表面部分に第４の導電領域１６を形成し、この第４
の導電領域１６をソース／ドレイン、第３の導電領域１
５をドレイン／ソース、第２の絶縁ゲート２１をゲート
とし、第３，第４の導電領域１５，１６間の第２の半導
体領域１２の表面部分を第２のチャネル形成領域として
メモリトランジスタ２２を構成するとしたが、第１の半
導体領域１０を第４の導電領域１６と共通領域とし、こ
の第１の半導体領域１０をソース／ドレイン、第３の導
電領域１５をドレイン／ソース、第２の絶縁ゲート２１
をゲートとし、第１の半導体領域１０の表面部分と第３
の導電領域１５との間の第２の半導体領域１２の表面部
分を第２のチャネル形成領域としてメモリトランジスタ
２２を構成するようにしても良い。
２の表面部分に第４の導電領域１６を形成し、この第４
の導電領域１６をソース／ドレイン、第３の導電領域１
５をドレイン／ソース、第２の絶縁ゲート２１をゲート
とし、第３，第４の導電領域１５，１６間の第２の半導
体領域１２の表面部分を第２のチャネル形成領域として
メモリトランジスタ２２を構成するとしたが、第１の半
導体領域１０を第４の導電領域１６と共通領域とし、こ
の第１の半導体領域１０をソース／ドレイン、第３の導
電領域１５をドレイン／ソース、第２の絶縁ゲート２１
をゲートとし、第１の半導体領域１０の表面部分と第３
の導電領域１５との間の第２の半導体領域１２の表面部
分を第２のチャネル形成領域としてメモリトランジスタ
２２を構成するようにしても良い。
【００４２】図３は、本発明の第２の実施例を示す断面
図であり、図中、図１と同等部分には同一符号を付して
示してある。この第２の実施例では、第１の実施例にお
ける第２の半導体領域１２を第２の導電領域１４との共
通領域とし、第１の半導体領域１０を第４の導電領域１
６との共通領域とし、かつ、第１の絶縁ゲート１８と第
２の絶縁ゲート２１とを共通絶縁ゲート３０とすること
により、本光電変換素子を１トランジスタとほぼ同じサ
イズに収めた構成となっている。
図であり、図中、図１と同等部分には同一符号を付して
示してある。この第２の実施例では、第１の実施例にお
ける第２の半導体領域１２を第２の導電領域１４との共
通領域とし、第１の半導体領域１０を第４の導電領域１
６との共通領域とし、かつ、第１の絶縁ゲート１８と第
２の絶縁ゲート２１とを共通絶縁ゲート３０とすること
により、本光電変換素子を１トランジスタとほぼ同じサ
イズに収めた構成となっている。
【００４３】この構成において、共通絶縁ゲート３０下
の第１の半導体領域１０の部分が、第１の実施例におけ
る第４の導電領域１６に相当する。この場合、第２の半
導体領域１２の表面部分に形成された導電領域３１が第
３の導電領域となる。また、第２の半導体領域１２の表
面部分のうち、導電領域３１が存在せず、しかも共通絶
縁ゲート３０の下を除く部分には、高不純物表面領域３
２が形成されている。この高不純物表面領域３２は、半
導体領域１２の表面の意図しない反転を防ぐ作用をな
す。
の第１の半導体領域１０の部分が、第１の実施例におけ
る第４の導電領域１６に相当する。この場合、第２の半
導体領域１２の表面部分に形成された導電領域３１が第
３の導電領域となる。また、第２の半導体領域１２の表
面部分のうち、導電領域３１が存在せず、しかも共通絶
縁ゲート３０の下を除く部分には、高不純物表面領域３
２が形成されている。この高不純物表面領域３２は、半
導体領域１２の表面の意図しない反転を防ぐ作用をな
す。
【００４４】そして、第１の導電領域１３をドレイン／
ソース、第２の半導体領域１２をソース／ドレイン、共
通絶縁ゲート３０をゲート、第１の導電領域１３と第２
の半導体領域１２の表面部分とで挟まれた第１の半導体
領域１０の表面部分を第１のチャネル形成領域３８とす
る書込みトランジスタ１９が構成され、さらに、第３の
導電領域３１をドレイン／ソース、第１の半導体領域１
０をソース／ドレイン、共通絶縁ゲート３０をゲート、
第３の導電領域３１と第１の半導体領域１０の表面部分
とで挟まれた第２の半導体領域１２の表面部分を第２の
チャネル形成領域３９とするメモリトランジスタ２２が
構成されている。
ソース、第２の半導体領域１２をソース／ドレイン、共
通絶縁ゲート３０をゲート、第１の導電領域１３と第２
の半導体領域１２の表面部分とで挟まれた第１の半導体
領域１０の表面部分を第１のチャネル形成領域３８とす
る書込みトランジスタ１９が構成され、さらに、第３の
導電領域３１をドレイン／ソース、第１の半導体領域１
０をソース／ドレイン、共通絶縁ゲート３０をゲート、
第３の導電領域３１と第１の半導体領域１０の表面部分
とで挟まれた第２の半導体領域１２の表面部分を第２の
チャネル形成領域３９とするメモリトランジスタ２２が
構成されている。
【００４５】次に、上記構成の第２の実施例の光電変換
素子において、第１導電形をｎ形とした場合の動作につ
いて説明する。第１の導電領域１３には、第１の電位Ｖ
1D1 （例えば、−３．５Ｖ）が印加されている。ここ
で、共通絶縁ゲート３０に、第１のゲート電位Ｖ
1G1 （例えば、０Ｖ）から第２のゲート電位Ｖ1G2 （例
えば、−５Ｖ）を印加し、再び第１のゲート電位Ｖ1G1
に戻す。
素子において、第１導電形をｎ形とした場合の動作につ
いて説明する。第１の導電領域１３には、第１の電位Ｖ
1D1 （例えば、−３．５Ｖ）が印加されている。ここ
で、共通絶縁ゲート３０に、第１のゲート電位Ｖ
1G1 （例えば、０Ｖ）から第２のゲート電位Ｖ1G2 （例
えば、−５Ｖ）を印加し、再び第１のゲート電位Ｖ1G1
に戻す。
【００４６】すると、共通絶縁ゲート３０をゲート、第
１の導電領域１３及び第２の半導体領域１２をソース／
ドレインとし、第１の導電領域１３と第２の半導体領域
１２の表面部分とで挟まれた第１の半導体領域１０の表
面部分をチャネル形成領域とするトランジスタのゲート
しきい値電圧ＶthW の絶対値が１．５Ｖ以下であると
き、第１の導電領域１３から第２の導電領域１４へ第１
の電位Ｖ1D1 が伝達されて書込みトランジスタ１９が導
通する。
１の導電領域１３及び第２の半導体領域１２をソース／
ドレインとし、第１の導電領域１３と第２の半導体領域
１２の表面部分とで挟まれた第１の半導体領域１０の表
面部分をチャネル形成領域とするトランジスタのゲート
しきい値電圧ＶthW の絶対値が１．５Ｖ以下であると
き、第１の導電領域１３から第２の導電領域１４へ第１
の電位Ｖ1D1 が伝達されて書込みトランジスタ１９が導
通する。
【００４７】このとき、第２の半導体領域１２の電位Ｖ
2 はほぼ第１の電位Ｖ1D1 となる。厳密には、
2 はほぼ第１の電位Ｖ1D1 となる。厳密には、
【数１６】Ｖ2 ＝Ｖ1D1 −（Ｖ1D1 ＋ＶthW −Ｖ1G1)・
Ｃ22D ／ＣTOT となる。ただし、
Ｃ22D ／ＣTOT となる。ただし、
【数１７】ＣTOT ＝Ｃ21＋Ｃ23D ＋Ｃ22G
である。
【００４８】ここで、Ｃ21は第２の半導体領域１２と第
１の半導体領域１０との間の接合容量、Ｃ23D は第２の
半導体領域１２と第３の導電領域３１との間の接合容
量、Ｃ22G は第２の半導体領域１２と共通絶縁ゲート３
０との間の容量である。以上の動作により、初期電位の
設定が行われる。第３の導電領域３１には、第２の電位
Ｖ3D2 （例えば、＋１．５Ｖ）が印加されている。この
とき、第２の半導体領域１２に蓄積されている電荷Ｑ2
は、
１の半導体領域１０との間の接合容量、Ｃ23D は第２の
半導体領域１２と第３の導電領域３１との間の接合容
量、Ｃ22G は第２の半導体領域１２と共通絶縁ゲート３
０との間の容量である。以上の動作により、初期電位の
設定が行われる。第３の導電領域３１には、第２の電位
Ｖ3D2 （例えば、＋１．５Ｖ）が印加されている。この
とき、第２の半導体領域１２に蓄積されている電荷Ｑ2
は、
【数１８】Ｑ2 ＝Ｃ21（Ｖ2 −Ｖ1)＋Ｃ23D （Ｖ2 −Ｖ
3D）＋Ｃ22D （Ｖ2 −Ｖ2G） となる。
3D）＋Ｃ22D （Ｖ2 −Ｖ2G） となる。
【００４９】ここで、Ｖ1 ，Ｖ2 ，Ｖ3D及びＶ2Gは、そ
れぞれ、第１の半導体領域１０、第２の半導体領域１
２、第３の導電領域３１及び共通絶縁ゲート３０の各電
位である。今、便宜上、Ｖ1 ＝０，Ｖ2Gの初期値＝Ｖ
1G1 ＝０とすると、
れぞれ、第１の半導体領域１０、第２の半導体領域１
２、第３の導電領域３１及び共通絶縁ゲート３０の各電
位である。今、便宜上、Ｖ1 ＝０，Ｖ2Gの初期値＝Ｖ
1G1 ＝０とすると、
【数１９】
Ｑ2 ＝Ｃ21Ｖ2 ＋Ｃ23D （Ｖ2 −Ｖ3D）＋Ｃ22G （Ｖ2 −Ｖ2G）
＝ＣTOT Ｖ2 −Ｃ23D Ｖ3D−Ｃ22G Ｖ2G
となり、
【数２０】Ｖ2 ＝Ｑ2 ／ＣTOT ＋（Ｃ23D Ｖ3D−Ｃ22G
Ｖ2G）／ＣTOT となる。
Ｖ2G）／ＣTOT となる。
【００５０】上記の各容量は電圧依存性を有するが、こ
こでは、説明を簡単にするために一定とする。また、本
光電変換素子に光が入射されたとき、第２の半導体領域
１２に流れ込む電流をｉph、暗電流をｉd とすると、
こでは、説明を簡単にするために一定とする。また、本
光電変換素子に光が入射されたとき、第２の半導体領域
１２に流れ込む電流をｉph、暗電流をｉd とすると、
【数２１】
となる。ここで、Ｑ20は初期電荷量である。ｉphm をｉ
phの積分時間での平均値とすると、
phの積分時間での平均値とすると、
【数２２】Ｖ2 ＝Ｖ1D1 ＋（ｉphm ＋ｉd ）ｔ／ＣTOT
＋ΔＶ2G・Ｃ22G ／ＣTOT となる。
＋ΔＶ2G・Ｃ22G ／ＣTOT となる。
【００５１】このことは、第２の半導体領域１２の電位
Ｖ2 は、光が強いほど初期電位の設定から一定時間後は
電位変化が大きいことを示している。ただし、ΔＶ
2Gは、
Ｖ2 は、光が強いほど初期電位の設定から一定時間後は
電位変化が大きいことを示している。ただし、ΔＶ
2Gは、
【数２３】ΔＶ2G＝（電位の初期設定がなされた後で、
共通絶縁ゲート３０へ与えられた電位変化）−（Ｖ1D1
＋ＶthW −Ｖ1G1) である。
共通絶縁ゲート３０へ与えられた電位変化）−（Ｖ1D1
＋ＶthW −Ｖ1G1) である。
【００５２】メモリトランジスタ２２のゲートしきい値
電圧ＶthM は、第２のチャネル形成領域となる第２の半
導体領域１２とソースとなる第１の半導体領域１１との
電位差Ｖ2 の関数である。最も簡単には、
電圧ＶthM は、第２のチャネル形成領域となる第２の半
導体領域１２とソースとなる第１の半導体領域１１との
電位差Ｖ2 の関数である。最も簡単には、
【数２４】
ＶthM ＝ＶFB＋２φFB＋Ｂ（２φFB−Ｖ2)1/2
となる。ただし、
【数２５】Ｂ＝（ｔ1 ／ε1)（２ｑεS Ｎ2m）1/2
である。
【００５３】ここで、φFBは第２の半導体領域１２のチ
ャネルが形成される部分、即ちチャネル形成領域３９の
フェルミレベル（エネルギーバンドの禁制帯の中央から
測った値）、ε1 はゲート絶縁膜の誘電率、ｔ1 はゲー
ト絶縁膜の厚さ、εS はチャネル形成領域３９の誘電
率、Ｎ2mチャネル形成領域３９の表面空乏領域の平均不
純物濃度である。共通絶縁ゲート３０に規定の電圧を印
加すると、第３の導電領域３１と第１の半導体領域１０
の表面部分との間に、メモリトランジスタ２２の電流Ｉ
M が得られる。
ャネルが形成される部分、即ちチャネル形成領域３９の
フェルミレベル（エネルギーバンドの禁制帯の中央から
測った値）、ε1 はゲート絶縁膜の誘電率、ｔ1 はゲー
ト絶縁膜の厚さ、εS はチャネル形成領域３９の誘電
率、Ｎ2mチャネル形成領域３９の表面空乏領域の平均不
純物濃度である。共通絶縁ゲート３０に規定の電圧を印
加すると、第３の導電領域３１と第１の半導体領域１０
の表面部分との間に、メモリトランジスタ２２の電流Ｉ
M が得られる。
【００５４】このメモリトランジスタ２２の電流Ｉ
M は、
M は、
【数２６】
ＩM ＝（β／２）（Ｖ2G−ＶthM ）p ，ｐ＝１〜２
となる。だだし、
【数２７】β＝（με1 ／ｔ1)（ＷM ／ＬM ）
である。
【００５５】本光電変換素子の利用形態に応じて、ゲー
ト電圧Ｖ2Gを目的にあった値に選ぶことができるが、例
えば、初期電位の設定時（厳密には、共通絶縁ゲート３
０にゲート電圧Ｖ2Gをさらに印加した時）におけるメモ
リトランジスタ２２のゲートしきい値電圧をＶthMO（便
宜上、数２２の式でｔ＝０としたときの電圧Ｖ2 を使
う）とし、Ｖ2G＝ＶthMOとすると、メモリトランジスタ
２２の電流ＩM は、
ト電圧Ｖ2Gを目的にあった値に選ぶことができるが、例
えば、初期電位の設定時（厳密には、共通絶縁ゲート３
０にゲート電圧Ｖ2Gをさらに印加した時）におけるメモ
リトランジスタ２２のゲートしきい値電圧をＶthMO（便
宜上、数２２の式でｔ＝０としたときの電圧Ｖ2 を使
う）とし、Ｖ2G＝ＶthMOとすると、メモリトランジスタ
２２の電流ＩM は、
【数２８】
ＩM ＝（β／２）（ＶthMO−ＶthM ）p
＝（β／２）｛Ｂ（２φFB−Ｖ2(t=0)）1/2 −Ｂ（２φFB−Ｖ2)1/2 ｝p
＝（β／２）〔Ｂ（ｉphm ＋ｉd ）ｔ／ＣTOT ／｛（２φFB−
Ｖ2(t=0)）1/2 ＋（２φFB−Ｖ2 ）1/2 ｝〕p
となる。
【００５６】すなわち、メモリトランジスタ２２の電流
ＩM は、光電流ｉphm ・検出時間積の１〜２乗に比例し
て得られる。この他に、共通絶縁ゲート３０のゲート電
圧Ｖ2Gをスイープし、メモリトランジスタ２２の電流Ｉ
M が規定値となる電圧を読み取れば、ゲートしきい値電
圧と一定の差を持った電圧を読み取ることができる。こ
の電圧と数２２及び数２４の各式から光電流の大きさを
知ることができる。このとき、共通絶縁ゲート３０に
は、鋸歯状波電圧を印加することになる。
ＩM は、光電流ｉphm ・検出時間積の１〜２乗に比例し
て得られる。この他に、共通絶縁ゲート３０のゲート電
圧Ｖ2Gをスイープし、メモリトランジスタ２２の電流Ｉ
M が規定値となる電圧を読み取れば、ゲートしきい値電
圧と一定の差を持った電圧を読み取ることができる。こ
の電圧と数２２及び数２４の各式から光電流の大きさを
知ることができる。このとき、共通絶縁ゲート３０に
は、鋸歯状波電圧を印加することになる。
【００５７】本光電変換素子において、感度を決める要
因は、暗電流ｉd とゲートしきい値電圧のばらつき及び
温度特性である。暗電流ｉd に関しては、従来素子と影
響は同じである。ゲートしきい値電圧のばらつき及び温
度変化に関しては、第１の実施例の場合と同様に、本素
子と同一チップ内に図２に示すＶthMO発生回路を集積す
ることにより、ある程度解決できる。なお、本実施例の
場合には、図２のＶthMO発生回路において、ＶthMO発生
用トランジスタＱref のチャネル形成領域を、
因は、暗電流ｉd とゲートしきい値電圧のばらつき及び
温度特性である。暗電流ｉd に関しては、従来素子と影
響は同じである。ゲートしきい値電圧のばらつき及び温
度変化に関しては、第１の実施例の場合と同様に、本素
子と同一チップ内に図２に示すＶthMO発生回路を集積す
ることにより、ある程度解決できる。なお、本実施例の
場合には、図２のＶthMO発生回路において、ＶthMO発生
用トランジスタＱref のチャネル形成領域を、
【数２９】ＶBIAS＝Ｖ1D1 ＋｛ＶthMO−（Ｖ1D1 ＋Ｖ
thW −Ｖ1G1)｝・Ｃ22G ／ＣTOT なる電圧でバイアスする。
thW −Ｖ1G1)｝・Ｃ22G ／ＣTOT なる電圧でバイアスする。
【００５８】上述した本実施例では、第３の導電領域３
１をメモリトランジスタ２２のドレインとして使用して
いるが、その場合は、少なくとも、共通絶縁ゲート３０
下の部分の少なくとも一部では、いわゆるライトリード
ープドレインと呼ばれる程度の比較的不純物濃度の濃く
ない（１０18〜５×１０19原子／ｃｍ3 ）部分を有する
ことが望ましい。
１をメモリトランジスタ２２のドレインとして使用して
いるが、その場合は、少なくとも、共通絶縁ゲート３０
下の部分の少なくとも一部では、いわゆるライトリード
ープドレインと呼ばれる程度の比較的不純物濃度の濃く
ない（１０18〜５×１０19原子／ｃｍ3 ）部分を有する
ことが望ましい。
【００５９】なお、上記のバイアス条件では、第１の半
導体領域１０をメモリトランジスタのソース、導電領域
３１をメモリトランジスタのドレインとして機能させて
いるが、第１の半導体領域１０は、これを基板から電気
的に分離することにより、本光電変換素子をアレイ状に
集積した撮像素子において、配線領域として使用するこ
とができる。また、本実施例において、導電領域３１を
第１の半導体領域１０に対して負にバイアスすることに
より、第１の半導体領域１０をメモリトランジスタのド
レイン、導電領域３１をメモリトランジスタのソースと
して動作させることもできる。
導体領域１０をメモリトランジスタのソース、導電領域
３１をメモリトランジスタのドレインとして機能させて
いるが、第１の半導体領域１０は、これを基板から電気
的に分離することにより、本光電変換素子をアレイ状に
集積した撮像素子において、配線領域として使用するこ
とができる。また、本実施例において、導電領域３１を
第１の半導体領域１０に対して負にバイアスすることに
より、第１の半導体領域１０をメモリトランジスタのド
レイン、導電領域３１をメモリトランジスタのソースと
して動作させることもできる。
【００６０】図４は、本発明の第３の実施例を示す断面
図であり、図中、図３と同等部分には同一符号を付して
示してある。この第３の実施例では、共通絶縁ゲート３
０を第２の半導体領域１２の周囲のほとんどの部分に対
応して配置した構造となっており、それ以外は第２の実
施例と同じである。この構造によれば、第２の実施例に
おける高不純物表面領域３２を不要とし、かつ、メモリ
トランジスタ２２の出力電流を大きくすることができ
る。
図であり、図中、図３と同等部分には同一符号を付して
示してある。この第３の実施例では、共通絶縁ゲート３
０を第２の半導体領域１２の周囲のほとんどの部分に対
応して配置した構造となっており、それ以外は第２の実
施例と同じである。この構造によれば、第２の実施例に
おける高不純物表面領域３２を不要とし、かつ、メモリ
トランジスタ２２の出力電流を大きくすることができ
る。
【００６１】また、この構造をアレイ状に集積して撮像
素子を構成した場合は、第２の半導体領域１２を周囲か
ら挟む第１の導電領域１３は、隣りの画素から溢れてく
る光発生キャリアを吸収して、ブルーミングと呼ばれる
現象を回避する作用もなす。このブルーミングの防止に
は、更に、第１の半導体領域１０を、「第２の導電形を
有する第３の半導体領域ないしは基板」１１と接して設
けて、第２の半導体領域１２と「第３の半導体領域ない
しは基板」１１とで挟まれる第１の半導体領域の部分の
厚さを、画素の一辺よりも小さくすることにより、当該
画素の第１の半導体領域１０から溢れ出る光発生キャリ
アを「第３の半導体領域ないしは基板」１１で吸収する
ことによっても実現できる。この構造は、図１及び図３
の各実施例にも適用できる。
素子を構成した場合は、第２の半導体領域１２を周囲か
ら挟む第１の導電領域１３は、隣りの画素から溢れてく
る光発生キャリアを吸収して、ブルーミングと呼ばれる
現象を回避する作用もなす。このブルーミングの防止に
は、更に、第１の半導体領域１０を、「第２の導電形を
有する第３の半導体領域ないしは基板」１１と接して設
けて、第２の半導体領域１２と「第３の半導体領域ない
しは基板」１１とで挟まれる第１の半導体領域の部分の
厚さを、画素の一辺よりも小さくすることにより、当該
画素の第１の半導体領域１０から溢れ出る光発生キャリ
アを「第３の半導体領域ないしは基板」１１で吸収する
ことによっても実現できる。この構造は、図１及び図３
の各実施例にも適用できる。
【００６２】図５は、第３の実施例の光電変換素子を集
積して構成した撮像素子を示す平面図である。図５にお
いて、各画素の第２の半導体領域１２上には、各画素の
図の上下の配列方向に沿って第３の導電領域３１からの
引出し配線３３がパターニングされている。この引出し
配線３３は、砒素や燐などの不純物を高濃度に含んだ２
００〜５００ｎｍの多結晶シリコン膜、または酸化イン
ジュウム・錫、酸化錫、酸化亜鉛などの透明導電膜から
なる。この引出し配線３３の配線抵抗を下げるために、
引出し配線３３に沿って金属薄膜配線３４がパターニン
グされている。
積して構成した撮像素子を示す平面図である。図５にお
いて、各画素の第２の半導体領域１２上には、各画素の
図の上下の配列方向に沿って第３の導電領域３１からの
引出し配線３３がパターニングされている。この引出し
配線３３は、砒素や燐などの不純物を高濃度に含んだ２
００〜５００ｎｍの多結晶シリコン膜、または酸化イン
ジュウム・錫、酸化錫、酸化亜鉛などの透明導電膜から
なる。この引出し配線３３の配線抵抗を下げるために、
引出し配線３３に沿って金属薄膜配線３４がパターニン
グされている。
【００６３】上記構成の撮像素子においては、各画素の
第３の導電領域３１が縦方向に接続され、共通絶縁ゲー
ト３０が横方向に接続されている。そして、縦横接続の
交差点で画素を選択し（ＸＹアドレス形）、各画素で光
電変換して得られた光情報を読み出すようになってい
る。なお、共通絶縁ゲート３０は、アレイの端部におい
て、コンタクトホール４０を介してゲート配線４１に接
続されている。
第３の導電領域３１が縦方向に接続され、共通絶縁ゲー
ト３０が横方向に接続されている。そして、縦横接続の
交差点で画素を選択し（ＸＹアドレス形）、各画素で光
電変換して得られた光情報を読み出すようになってい
る。なお、共通絶縁ゲート３０は、アレイの端部におい
て、コンタクトホール４０を介してゲート配線４１に接
続されている。
【００６４】また、第１の導電領域（ソース／ドレイ
ン）１３に対する第１の電位Ｖ1D1 の印加は、アレイの
端部において、コンタクトホール３５を介して金属薄膜
配線３６によって行われる。ただし、第１の導電領域１
３の抵抗が動作上問題になる場合には、開口率は悪くな
るが、図６に示すように、適宜間隔を置いて画素間に縦
方向に沿って金属薄膜配線３６をパターニングし、この
金属薄膜配線３６によりコンタクトホール３５を介して
第１の電位Ｖ1D1 を印加するようにすれば良い。
ン）１３に対する第１の電位Ｖ1D1 の印加は、アレイの
端部において、コンタクトホール３５を介して金属薄膜
配線３６によって行われる。ただし、第１の導電領域１
３の抵抗が動作上問題になる場合には、開口率は悪くな
るが、図６に示すように、適宜間隔を置いて画素間に縦
方向に沿って金属薄膜配線３６をパターニングし、この
金属薄膜配線３６によりコンタクトホール３５を介して
第１の電位Ｖ1D1 を印加するようにすれば良い。
【００６５】図７は本発明の第４の実施例を示す平面図
であり、図８はその断面図である。なお、図８におい
て、（Ａ）は図７のＸ‐Ｘ′矢視断面を、（Ｂ）は図７
のＢ‐Ｂ′矢視断面をそれぞれ示している。本実施例で
は、上記各実施例において横方向の画素間にも設けられ
ていた第１の導電領域１３を省いた構造となっている。
この構造によれば、横方向の集積密度を向上できる。
であり、図８はその断面図である。なお、図８におい
て、（Ａ）は図７のＸ‐Ｘ′矢視断面を、（Ｂ）は図７
のＢ‐Ｂ′矢視断面をそれぞれ示している。本実施例で
は、上記各実施例において横方向の画素間にも設けられ
ていた第１の導電領域１３を省いた構造となっている。
この構造によれば、横方向の集積密度を向上できる。
【００６６】また、加工寸法がサブミクロンレベルと小
さい場合には、図８（Ａ）において隣接する第２の半導
体領域１２間の第１の半導体領域１０の部分、さらに
は、図８（Ｂ）において第１の導電領域１３と第２の半
導体領域１２との間の第１の半導体領域１０の部分に、
他の部分よりも高不純物濃度の領域３７を設けて当該領
域間のパンチスルーを防止することが必要となる。
さい場合には、図８（Ａ）において隣接する第２の半導
体領域１２間の第１の半導体領域１０の部分、さらに
は、図８（Ｂ）において第１の導電領域１３と第２の半
導体領域１２との間の第１の半導体領域１０の部分に、
他の部分よりも高不純物濃度の領域３７を設けて当該領
域間のパンチスルーを防止することが必要となる。
【００６７】
【発明の効果】以上詳細に説明したように、請求項１，
２，３または４記載の発明によれば、半導体基板を出発
材料として、熱酸化、リソグラフィ、イオン注入、固相
拡散、ＣＶＤ、スパッタ、要すれば通常のエピタキシャ
ル成長技術等のＬＳＩ技術を用いて製造することがで
き、特別に高抵抗のエピタキシャルウエハも必要とせ
ず、しかも構造、材料パラメータ、電圧レベル等の面で
サブミクロンＭＯＳＬＳＩ技術に良く馴染むので、増幅
機能を有する光電変換素子を低価格にて提供できること
になる。しかも、同一チップ上に集積された手段にてメ
モリトランジスタの初期電位設定時のゲートしきい値電
圧を発生することで、感度を決める要因となるゲートし
きい値電圧のばらつき及び温度変化に関してある程度解
決できるため、感度の良い光電変換素子を実現できる。
２，３または４記載の発明によれば、半導体基板を出発
材料として、熱酸化、リソグラフィ、イオン注入、固相
拡散、ＣＶＤ、スパッタ、要すれば通常のエピタキシャ
ル成長技術等のＬＳＩ技術を用いて製造することがで
き、特別に高抵抗のエピタキシャルウエハも必要とせ
ず、しかも構造、材料パラメータ、電圧レベル等の面で
サブミクロンＭＯＳＬＳＩ技術に良く馴染むので、増幅
機能を有する光電変換素子を低価格にて提供できること
になる。しかも、同一チップ上に集積された手段にてメ
モリトランジスタの初期電位設定時のゲートしきい値電
圧を発生することで、感度を決める要因となるゲートし
きい値電圧のばらつき及び温度変化に関してある程度解
決できるため、感度の良い光電変換素子を実現できる。
【００６８】また、請求項４記載の発明によれば、第２
の半導体領域を第２の導電領域と共通領域とし、かつ第
１の半導体領域を第４の半導体領域と共通領域とし、さ
らに絶縁ゲートを共通ゲートしたことにより、光電変換
素子を１トランジスタとほぼ同じサイズに収めることが
できるので、特に高密度の撮像素子の画素の構成に用い
て有用なものとなる。
の半導体領域を第２の導電領域と共通領域とし、かつ第
１の半導体領域を第４の半導体領域と共通領域とし、さ
らに絶縁ゲートを共通ゲートしたことにより、光電変換
素子を１トランジスタとほぼ同じサイズに収めることが
できるので、特に高密度の撮像素子の画素の構成に用い
て有用なものとなる。
【図１】本発明の第１の実施例を示す断面図である。
【図２】ＶthMO発生回路の構成の一例を示す回路図であ
る。
る。
【図３】本発明の第２の実施例を示す断面図である。
【図４】本発明の第３の実施例を示す断面図である。
【図５】本発明の第３の実施例に係る平面図である。
【図６】本発明の第３の実施例の変形例に係る平面図で
ある。
ある。
【図７】本発明の第４の実施例に係る平面図である。
【図８】本発明の第４の実施例に係る断面図であり、
（Ａ）は図７のＸ‐Ｘ′矢視断面図、（Ｂ）は図７のＹ
‐Ｙ′矢視断面図である。
（Ａ）は図７のＸ‐Ｘ′矢視断面図、（Ｂ）は図７のＹ
‐Ｙ′矢視断面図である。
【図９】ＡＭＩの構成図である。
【図１０】ＳＩＴ型固体撮像素子の構成図である。
【図１１】ＣＭＤ型固体撮像素子の構成図である。
１０ 第１の半導体領域
１２ 第２の半導体領域
１３ 第１の導電領域
１４ 第２の導電領域
１５，３１ 第３の導電領域
１６ 第４の導電領域
１７，２０ チャネル形成領域
１８ 第１の絶縁ゲート
１９ 書込みトランジスタ
２１ 第２の絶縁ゲート
２２ メモリトランジスタ
３０ 共通絶縁ゲート
３３ 引出し配線
３４，３５ 金属薄膜配線
Claims (4)
- 【請求項１】 第１導電形の第１の半導体領域と、 前記第１の半導体領域の表面部分に形成されて前記第１
の半導体領域とｐｎ接合を形成する第２導電形の第２の
半導体領域と、 前記第１の半導体領域の表面部分に前記第２の半導体領
域と離間して形成されて前記第１の半導体領域と第１の
整流接合を形成する第１の導電領域と、 前記第１の半導体領域の表面部分に前記第１の導電領域
と離間して形成されかつ前記第２の半導体領域と電気的
に接続されて前記第１の半導体領域と第２の整流接合を
形成する第２の導電領域と、 前記第２の半導体領域の表面部分に形成されて前記第２
の半導体領域と第３の整流接合を形成する第３の導電領
域と、 前記第１の導電領域と前記第２の導電領域との間の前記
第１の半導体領域の表面部分に規定される第１のチャネ
ル形成領域上に設けられた第１の絶縁ゲートと、 前記第１の半導体領域の表面部分と前記第３の導電領域
との間の前記第２の半導体領域の表面部分に規定される
第２のチャネル形成領域上に設けられた第２の絶縁ゲー
トと、 前記第１の半導体領域上に形成されて、当該第１の半導
体領域、前記第３の導電領域および前記第２の絶縁ゲー
トからなる電界効果トランジスタの初期電位設定時のゲ
ートしきい値電圧を発生する手段とを具備し、 入射光の強度を、前記第２のチャネル形成領域のソース
・ドレイン電流または前記第２の絶縁ゲートのゲートし
きい値電圧としてセンスする ことを特徴とする光電変換
素子。 - 【請求項２】 少なくとも前記第２の半導体領域の表面
部分に前記第３の導電領域と離間して形成されて前記第
２の半導体領域と第４の整流結合を形成する第４の導電
領域を有し、 前記第２の絶縁ゲートは前記第３の導電領域と前記第４
の導電領域との間の前記第２の半導体領域の表面部分に
規定される第２のチャネル形成領域上に設けられたこと
を特徴とする請求項１記載の光電変換素子。 - 【請求項３】 前記第２の導電領域は、前記第２の半導
体領域と共通の半導体領域であることを特徴とする請求
項１または２記載の光電変換素子。 - 【請求項４】 第１導電形の第１の半導体領域と、 前記第１の半導体領域の表面部分に形成されて前記第１
の半導体領域とｐｎ接合を形成する第２導電形の第２の
半導体領域と、 前記第１の半導体領域の表面部分に前記第２の半導体領
域と離間して形成されて前記第１の半導体領域と第１の
整流接合を形成する第１の導電領域と、 前記第２の半導体領域の表面部分に形成されて前記第２
の半導体領域と第３の整流接合を形成する第３の導電領
域と、 前記第２の半導体領域の表面部分と前記第１の導電領域
との間の前記第１の半導体領域の表面部分に規定される
第１のチャネル形成領域上及び前記第１の半導体領域の
表面部分と前記第３の導電領域との間の前記第２の半導
体領域の表面部分に規定される第２のチャネル形成領域
上に設けられた共通絶縁ゲートと、 前記第１の半導体領域上に形成されて、当該第１の半導
体領域、前記第３の導電領域および前記共通絶縁ゲート
からなる電界効果トランジスタの初期電位設定時のゲー
トしきい値電圧を発生する手段とを具備し、 入射光の強度を、前記第２のチャネル形成領域のソース
・ドレイン電流または前記共通絶縁ゲートのゲートしき
い値電圧としてセンスする ことを特徴とする光電変換素
子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21196094A JP3467858B2 (ja) | 1993-11-02 | 1994-08-12 | 光電変換素子 |
| US08/742,445 US5698874A (en) | 1993-11-02 | 1996-11-01 | Photoelectric cell having first and second insulated gates on first and second channel forming regions |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29740093 | 1993-11-02 | ||
| JP5-297400 | 1993-11-02 | ||
| JP21196094A JP3467858B2 (ja) | 1993-11-02 | 1994-08-12 | 光電変換素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176781A JPH07176781A (ja) | 1995-07-14 |
| JP3467858B2 true JP3467858B2 (ja) | 2003-11-17 |
Family
ID=26518929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21196094A Expired - Fee Related JP3467858B2 (ja) | 1993-11-02 | 1994-08-12 | 光電変換素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5698874A (ja) |
| JP (1) | JP3467858B2 (ja) |
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| US6111271A (en) * | 1996-03-28 | 2000-08-29 | University Of Pretoria | Optoelectronic device with separately controllable carrier injection means |
| US5939742A (en) * | 1997-02-10 | 1999-08-17 | Lucent Technologies Inc. | Field-effect photo-transistor |
| US5892253A (en) * | 1997-03-26 | 1999-04-06 | Foveonics, Inc. | Active pixel sensor cell with balanced blue response and reduced noise |
| JPH11191596A (ja) * | 1997-04-02 | 1999-07-13 | Sony Corp | 半導体メモリセル及びその製造方法 |
| US6100556A (en) * | 1997-11-14 | 2000-08-08 | Motorola Inc. | Method of forming a semiconductor image sensor and structure |
| US6127697A (en) * | 1997-11-14 | 2000-10-03 | Eastman Kodak Company | CMOS image sensor |
| US6087686A (en) * | 1997-12-29 | 2000-07-11 | Dalsa, Inc. | Pixel with buried channel spill well and transfer gate |
| US6169318B1 (en) * | 1998-02-23 | 2001-01-02 | Polaroid Corporation | CMOS imager with improved sensitivity |
| JPH11274454A (ja) * | 1998-03-19 | 1999-10-08 | Canon Inc | 固体撮像装置及びその形成方法 |
| US6340826B1 (en) * | 1998-03-30 | 2002-01-22 | Agisilaos Iliadis | Infra-red light emitting Si-MOSFET |
| US6414342B1 (en) * | 1999-06-18 | 2002-07-02 | Micron Technology Inc. | Photogate with improved short wavelength response for a CMOS imager |
| US6486522B1 (en) * | 1999-09-28 | 2002-11-26 | Pictos Technologies, Inc. | Light sensing system with high pixel fill factor |
| JP3724374B2 (ja) * | 2001-01-15 | 2005-12-07 | ソニー株式会社 | 固体撮像装置及びその駆動方法 |
| KR100900080B1 (ko) * | 2001-05-07 | 2009-06-01 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 자기 조립형 폴리머 막을 구비한 메모리 디바이스 및 그제조 방법 |
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| CN1276518C (zh) | 2001-05-07 | 2006-09-20 | 先进微装置公司 | 使用复合分子材料的浮置栅极存储装置 |
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| WO2002091496A2 (en) * | 2001-05-07 | 2002-11-14 | Advanced Micro Devices, Inc. | Reversible field-programmable electric interconnects |
| WO2002091385A1 (en) * | 2001-05-07 | 2002-11-14 | Advanced Micro Devices, Inc. | Molecular memory cell |
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| KR100381026B1 (ko) * | 2001-05-22 | 2003-04-23 | 주식회사 하이닉스반도체 | 펀치전압과 포토다이오드의 집전양을 증가시킬 수 있는씨모스 이미지 센서 및 그 제조 방법 |
| JP3759435B2 (ja) * | 2001-07-11 | 2006-03-22 | ソニー株式会社 | Ｘ−ｙアドレス型固体撮像素子 |
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| US6768157B2 (en) | 2001-08-13 | 2004-07-27 | Advanced Micro Devices, Inc. | Memory device |
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| US6806526B2 (en) | 2001-08-13 | 2004-10-19 | Advanced Micro Devices, Inc. | Memory device |
| KR100860134B1 (ko) | 2001-08-13 | 2008-09-25 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 메모리 셀 |
| KR100433407B1 (ko) * | 2002-02-06 | 2004-05-31 | 삼성광주전자 주식회사 | 업라이트형 진공청소기 |
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| JP2810526B2 (ja) * | 1989-11-21 | 1998-10-15 | キヤノン株式会社 | 光電変換装置及び該装置を搭載した装置 |
| JPH04355964A (ja) * | 1990-12-21 | 1992-12-09 | Mitsubishi Electric Corp | 固体撮像装置及びその製造方法 |
-
1994
- 1994-08-12 JP JP21196094A patent/JP3467858B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-01 US US08/742,445 patent/US5698874A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5698874A (en) | 1997-12-16 |
| JPH07176781A (ja) | 1995-07-14 |
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