JP3724374B2 - 固体撮像装置及びその駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置、特にＭＯＳ型固体撮像装置及びその駆動方法に関する。
【０００２】
【従来の技術】
固体撮像装置として、ＭＯＳ型固体撮像装置が知られている。また、ＭＯＳ型固体撮像装置のうち、画素を構成するフォトダイオードの信号電荷を転送トランジスタを用いた検出部に転送してから読み出す方式の固体撮像装置が知られている。この方式のＭＯＳ型固体撮像装置は、ＣＣＤ型固体撮像装置と異なり、ＣＭＯＳロジック回路を同一チップに搭載しており、画素もロジック回路と同じ低電圧の１電源で動作するように構成されている。このことから、例えば転送トランジスタがｎチャネルＭＯＳトランジスタの場合、画素中の転送トランジスタのゲート電圧は、０Ｖと電源電圧Ｖｄｄの２値であった。
【０００３】
一方、画素のフォトダイオードには、電荷蓄積期間において、入射光量に応じた信号電荷と、光が入射しない場合でもフォトダイオードに流入する暗電流成分（暗電子）の２者が蓄積される。暗電子は読出し時に信号電荷と分離できず、そのばらつきが雑音となる。特に、画素毎の暗電流のばらつきが固定パターン雑音となり、画像が擦りガラスを通して撮影したようになる。また、暗電流の時間的なばらつきがランダム雑音となる。このことから、ＭＯＳ型固体撮像装置では、暗電流を如何に低減するかが、主要な課題となっている。
【０００４】
暗電流低減のための従来技術としては、埋め込みフォトダイオードがある。暗電流の最大の発生源は、フォトダイオードの上側の、ＳｉとＳｉＯ2 の界面であり、ここが空乏化するとフォトダイオードに暗電流が流れ込む。従って、フォトダイオードを構成しているｎ型半導体領域上の酸化膜界面をｐ型領域によって中性化し、暗電流の発生を抑えるようにしている。
【０００５】
図１１は、従来の埋め込みフォトダイオードを有する画素の一部、即ち、埋め込みフォトダイオードと転送トランジスタの断面構造を示す。
図１１の画素７０、即ちその要部は、ｎ型又はｐ型の半導体基板７１上にｐ型の半導体ウェル領域７２が形成され、ｐ型半導体ウェル領域７２の選択酸化（ＬＯＣＯＳ）による素子分離層（ＳｉＯ2 層）７３で区分された画素領域に、フォトダイオードＰＤと転送トランジスタＱT が形成されて成る。フォトダイオードＰＤは、ｐ型半導体ウェル領域７２内に電荷蓄積領域となるｎ型半導体領域７４を形成し、さらにｎ型半導体領域７４の上面にこれと反対導電型のｐ型半導体領域７５を形成して、いわゆる埋め込みフォトダイオードとして構成される。転送トランジスタＱT は、フォトダイオードＰＤのｎ型半導体領域７４を一方のソース・ドレイン領域とし、この領域７４とｐ型半導体ウェル領域７２に形成した他方のｎ型ソース・ドレイン領域７６との間にゲート絶縁膜（例えばＳｉＯ2 膜）７７を介して転送ゲート電極７８を形成して構成される。この転送トランジスタＱの他方のｎ型半導体領域７６が検出部として構成される。
【０００６】
この構成においては、フォトダイオードＰＤを構成するｎ型半導体領域７４上側の酸化膜７９との界面にｐ型半導体領域７５が形成されているので、界面の空乏化が阻止され、界面から発生する暗電流が抑制される。これが埋め込みフォトダイオードである。
【０００７】
【発明が解決しようとする課題】
ところで、ＭＯＳ型固体撮像装置では、低電圧動作が要求される。例えばＣＣＤ型固体撮像装置の電源電圧１２Ｖ等に対して、ＭＯＳ型固体撮像装置は、電源電圧３Ｖ以下などの低電圧が要求される。この場合、低電圧でフォトダイオードの信号を転送できる範囲でしか信号が読み出せないので、飽和信号量を十分確保するのが難しい。このためダイナミックレンジが小さく、階調がとれないという問題があった。
【０００８】
一方、埋め込みフォトダイオードにより、フォトダイオードの酸化膜界面からの暗電流を抑制しているが、しかしながら、残る暗電流成分によっても、低照度では固定パターン雑音やランダム雑音が見られる。このため、高Ｓ／Ｎ、且つ高感度なＭＯＳ型固体撮像装置を提供するために、さらなる改善が望まれていた。
【０００９】
また、ＭＯＳ型固体撮像装置においては、フォトダイオードＰＤに飽和以上の光量が入射したとき、光電変換された信号電荷、即ちこの例では光電子がフォトダイオードＰＤから溢れだす。この光電子がｐ型半導体ウェル領域７２中を拡散して広がり、周囲の画素のフォトダイオードＰＤに侵入して偽信号となる現象をブルーミングと言う。ブルーミング防止のためには、溢れた光電子の流出経路（いわゆるオーバーフローパス）を予め設定して置き、光電子がｐ型半導体ウェル領域７２中に拡散することを防ぐようにする。
従来は、オーバーフローパスを転送トランジスタＱT のチャネル部に設定し、フォトダイオードＰＤで溢れた光電子を転送トランジスタＱT のチャネル部を通って検出部（ｎ型ソース・ドレイン領域７６）側へ流出させていた。なお、この溢れた光電子は検出部より図示せざるもリセットトランジスタ側へ流出される。
【００１０】
しかし、この構成では、転送トランジスタＱT のチャネル部の電位を低くしていくと、即ち、例えば転送ゲート電極７８に０Ｖを与えたときにチャネル部の電位は０．５〜０．６Ｖ程度になり、このチャネル部の電位を０Ｖ側に低くしていくと、オーバーフローパスを通すことのできる電荷量が小さくなる。
ＭＯＳ型固体撮像装置では、飽和信号量を増やしてダイナミックレンジを大きく取るために、転送ゲートに印加するゲート電圧の振幅を大きく取りたい、即ち、電荷蓄積期間での転送トランジスタのチャネル部の電位を低くしたいという要請があった。しかし、従来のＭＯＳ型固体撮像装置では、飽和信号量を増やしてダイナミックレンジを大きくすることと、上述のオーバーフローパスの能力を確保することが両立しないという問題があった。
【００１１】
上述では、信号電荷を電子として転送トランジスタにｎチャネルＭＯＳトランジスタを用いた場合を説明したが、信号電荷をホールとして転送トランジスタに反対導電型のｐチャネルＭＯＳトランジスタを用いた場合にも同様の課題が生じる。
【００１２】
本発明は、上述の点に鑑み、暗電流の更なる低減を可能にした固体撮像装置及びその駆動方法を提供するものである。
本発明は、併せて、オーバーフローパスの機能を確保しブルーミングをより確実に抑制できるようにした固体撮像装置及びその駆動方法を提供するものである。
【００１３】
【課題を解決するための手段】
本発明は、半導体基板に形成されたｐ型のウェル領域の素子分離層で区画された画素領域に、半導体表面のｐ型の保護領域とその下部のｎ型の蓄積領域を有した光電変換素子と、蓄積領域をソ−スとし、ｎ型のドレイン領域に電子を転送するｎ型の転送トランジスタとを備えた画素を有する固体撮像装置及びその駆動方法であって、蓄積領域に電子を蓄積するときの転送トランジスタのゲート電圧を、ウェル領域の電圧に対して負電圧にする。
本発明は、半導体基板に形成されたｎ型のウェル領域の素子分離層で区画された画素領域に、半導体表面のｎ型の保護領域とその下部のｐ型の蓄積領域を有した光電変換素子と、蓄積領域をソ−スとし、ｐ型のドレイン領域に正孔を転送するｐ型の転送トランジスタとを備えた画素を有する固体撮像装置及びその駆動方法であって、蓄積領域に正孔を蓄積するときの転送トランジスタのゲート電圧を、ウェル領域の電圧に対して正電圧にする。
本発明は、光電変換素子の蓄積領域から溢れた電荷を転送トランジスタのチャネル部以外のバルク内を通して流すようにする。
光電変換素子の蓄積領域から溢れた電荷を流す領域は、半導体ウェル領域の不純物濃度より薄い濃度のｎ ― 領域又はｐ ― 領域による半導体領域で形成される。
【００１４】
本発明では、光電変換素子の蓄積領域に電荷として電子、又は正孔を蓄積するときの転送トランジスタのゲート電圧を、ウェル領域の電圧に対して負電圧、又は正電圧とすることにより、転送トランジスタのチャネル部は反転し、チャネル部とゲート絶縁膜との界面からの暗電流成分の発生が抑制される。
光電変換素子の蓄積領域から溢れた電荷を転送トランジスタのチャネル部以外のバルク内を通して流すことにより、いわゆるオーバーフローパス面積が大きくなり、オーバーフローパスとしての機能が上がる。
【００１５】
【発明の実施の形態】
フォトダイオード上面と絶縁膜との界面から発生する暗電流以外の、残る暗電流成分の発生源については種々の説がある。例えば、フォトダイオード上部の酸化膜界面からの暗電流が十分抑えられていないとする説、素子分離層であるＬＯＣＯＳ（選択酸化）絶縁層の端部に欠陥が有って暗電流の発生源になっているとする説、ｐ型半導体ウェル領域、又はｐ型半導体基板のマイノリティーキャリアが拡散によって流入するという説、フォトダイオードとｐ型半導体ウェル領域との間の空乏層での熱的発生によるとする説、等である。
【００１６】
これに対し、本発明者らは残る暗電流成分を慎重に解析した結果、次の点を明らかにした。
（1) 埋め込みフォトダイオードに対しては転送ゲート下の絶縁膜（例えばゲート酸化膜）界面からの暗電流が支配的である。図１０（図１１と同様の構成である）の矢印ａ、ｂで示すように、界面の欠陥８１により転送ゲート下の絶縁膜界面で発生した暗電流は、フォトダイオードＰＤのｎ型半導体領域７４と、検出部となるｎ型ソース・ドレイン領域７６に分かれて流入する。
（2) 転送ゲート下の絶縁膜界面は、３．３Ｖ以下の低電圧でフォトダイオードの信号電荷を転送できる程度に薄くｐ型層を形成しても、暗電流低減の効果は小さい。
（3) 蓄積期間中、転送ゲートを負電圧とし、転送ゲート下の酸化膜界面に正孔のチャネルを形成することによって、残存暗電流の殆どを低減することができる。これによって、Ｓ／Ｎが劇的に向上し、画質を飛躍的に向上することができる。
【００１７】
上記（3)の構成とすることで、フォトダイオードの飽和電荷量が増えるので、ダイナミックレンジを上げ、画の階調を増加させることができる。理由は、転送ゲートに印加するゲート電圧の低レベルを負電位とし、高レベルは変化させなければ、その分転送ゲートの振幅が増加するからである。この飽和電荷量が増える効果は、転送ゲートを負電位とすることで得られるのであり、その負電位が正孔のチャネルを発生させるレベルである必要はない。
【００１８】
一方、フォトダイオードで溢れた電荷を排出するためのオーバーフローパスとしては、転送トランジスタのチャネル部以外のバルク内に形成するのが好ましい。即ち、フォトダイオードの周囲の所定の方向の領域には、半導体ウェル領域を形成せず、代わりに半導体ウェル領域の不純物濃度より薄い不純物濃度のｎ型、又はｐ型半導体領域を形成し、この不純物濃度の薄いｎ- 、又はｐ- 半導体領域をオーバーフローパスとして、例えば基板側へ、或いは検出部側へ、或いは両者へ溢れた電荷を排出するようにする。
【００１９】
この構成により、オーバーフローパスが狭いチャネル部ではなく、断面積の広いバルク部分に設定することができる。オーバーフローパスを広く設定できるので、ブルーミング抑止能力が大きいこと、そのためオーバーフローパスの電位を低めに設定でき、フォトダイオードの飽和信号量を増やし、ダイナミックレンジを大きくすることができる。特に、転送ゲートに負電位を印加するときは、従来例の場合にチャネル部のオーバーフローパスとしての機能が大幅に低下するので、本発明構造が効果的である。
【００２０】
以下、図面を参照して本発明の実施の形態を説明する。
【００２１】
図１は、本発明の固体撮像装置、即ちＭＯＳ型固体撮像装置の一実施の形態を示す。
本実施の形態に係るＭＯＳ型固体撮像装置１は、複数の画素２〔２11、２12、２21、２22〕が行列状に配列されたセンサ部３と、センサ部３を駆動する垂直走査回路４及び水平走査回路５と、センサ部３の一行分の画素２の信号を受けるＣＤＳ（相関二重サンプリング）／信号保持回路６〔６1 、６2 ・・〕と、出力アンプ７を有して成る。
本例では、画素２を便宜的に２個×２個で描いているが、実際には多数配列されている。
【００２２】
各画素２の構成は、光電変換を行うフォトダイオードＰＤ〔ＰＤ11、ＰＤ12、ＰＤ21、ＰＤ22〕と、フォトダイオードＰＤの信号電荷を検出部Ｎ〔Ｎ11、Ｎ12、Ｎ21、Ｎ22〕に転送する転送トランジスタ（ＭＯＳトランジスタ）ＱT 〔ＱT11 、ＱT12 、ＱT21 、ＱT22 〕と、検出部Ｎの電位を垂直信号線８に出力する増幅トランジスタ（ＭＯＳトランジスタ）ＱA 〔ＱA11 、ＱA12 、ＱA21 、ＱA22 〕と、画素２の行を選択するアドレストランジスタ（ＭＯＳトランジスタ）ＱD 〔ＱD11 、ＱD12 、ＱD21 、ＱD22 〕と、検出部Ｎの電位をリセットするリセットトランジスタ（ＭＯＳトランジスタ）ＱR 〔ＱR11 、ＱR12 、ＱR21 、ＱR22 〕とからなる。
【００２３】
フォトダイオードＰＤは、そのカソードが転送トランジスタＱT の一方の主電極に接続され、そのアノードが接地される。転送トランジスタＱT の他方の主電極は、増幅トランジスタＱA のゲート電極に接続されると共に、リセットトランジスタＱR の一方の主電極に接続される。転送トランジスタＱT のゲート電極は垂直走査回路４からの垂直読出し線１１に接続される。
増幅トランジスタＱA は、その一方の主電極が電源電圧Ｖｄｄに接続され、他方の主電極がアドレストランジスタＱD を介して垂直信号線８に接続される。アドレストランジスタＱD のゲート電極は垂直走査回路４からの垂直選択線１２に接続される。
リセットトランジスタＱR は、その他方の主電極が電源電圧Ｖｄｄに接続され、そのゲート電極が垂直走査回路４からのリセット線１３に接続される。
【００２４】
１５は垂直選択線１２に接続されたバッファ回路、１６はリセット線１３に接続されたバッファ回路を示す。
これらバッファ回路１５、１６は、例えば図３に示すように、ｐチャネルＭＯＳトランジスタ２３とｎチャネルＭＯＳトランジスタ２４で形成される、いわゆるＣＭＯＳトランジスタによるインバータ回路により構成される。ｐチャネルＭＯＳトランジスタ２３のドレイン側は電源電圧Ｖｄｄに接続され、ｎチャネルトランジスタ２４のソース側はグランド（ＧＮＤ）に接続される。また、このインバータ回路の入力側が垂直走査回路４に接続され、出力側が垂直選択線１２、又はリセット線１３に接続される。
本例では理解を容易にするために、バッファ回路１５、１６を夫々１段のインバータ回路で構成したが、複数段のインバータ回路で構成することができる。
【００２５】
このバッファ回路１５、１６では、垂直走査回路４側よりパルスの低レベルが入力されたとき、ｐチャネルＭＯＳトランジスタ２３がオンして出力側の垂直選択線１２、又はリセット線１３に電源電圧Ｖｄｄが出力され、パルスの高レベルが入力されたとき、ｎチャネルＭＯＳトランジスタ２４がオンして出力側の垂直選択線１２、又はリセット線１３に負電圧が出力される。
【００２６】
各垂直信号線８は、その一端に定電流源の役目をなす負荷トランジスタ（ＭＯＳトランジスタ）ＱL が接続され、他端にスイッチ素子（ＭＯＳトランジスタ）ＱS を介してＣＤＳ／信号保持回路６が接続される。因みに、ＣＤＳ／信号保持回路６は、時系列で入力される２つの電圧信号の差分を出力する回路である。
なお、負荷トランジスタＱL のゲートには動作パルスφL が印加され、スイッチ素子ＱS には動作パルスφSHが印加される。
【００２７】
ＣＤＳ／信号保持回路６の出力端は水平スイッチ素子（ＭＯＳトランジスタ）ＱH を介して水平信号線９に接続される。水平スイッチ素子ＱH は、そのゲートに印加される水平走査回路５からの水平走査パルスφH 〔φH1、φH2、・・・〕により制御される。
【００２８】
更に、本実施の形態では、電荷蓄積期間中に転送トランジスタＱT のゲート電極に負電圧を印加する手段、本例では負電圧生成回路２１が設けられる。負電圧生成回路２１は、公知の昇圧回路、いわゆる電源電圧から見て、グランド（ＧＮＤ）電圧を負側に昇圧する回路を用いることができる。負電圧生成回路２１の出力は、垂直走査回路４に接続されたバッファ回路３１に入力される。
【００２９】
バッファ回路３１は、例えば図４に示すように、ｐチャネルＭＯＳトランジスタ３３とｎチャネルＭＯＳトランジスタ３４で形成される、いわゆるＣＭＯＳトランジスタによるインバータ回路により構成される。そして、ｐチャネルＭＯＳトランジスタ３３のドレイン側に電源電圧Ｖｄｄが接続され、ｎチャネルトランジスタ３４のソース側に負電圧生成回路２１が接続される。また、このインバータ回路の入力端が垂直走査回路４に接続され、出力端が垂直読出し線１１に接続される。
本例では理解を容易にするために、バッファ回路３１を１段のインバータ回路で構成したが、複数段のインバータ回路で構成することができる。
【００３０】
バッファ回路３１は、図１で示すように、半導体ウェル領域３６によって分離されて形成される。より詳しくは、図４に示すように、ｐチャネルＭＯＳトランジスタ３３はｎ型半導体ウェル領域３７内形成され、ｎチャネルＭＯＳトランジスタ３４はｐ型半導体ウェル領域３８内に形成される。従って、負電圧生成回路２１の出力は、バッファ回路３１のｐ型半導体ウェル領域３８と、このｐ型半導体ウェル領域３８内のｎ型チャネルＭＯＳトランジスタ３４のソース領域に入る。ｎチャネルＭＯＳトランジスタ３４のしきい値は、高く設定される。
【００３１】
このバッファ回路、従ってインバータ回路３１では、垂直走査回路４側よりパルスの低レベルが入力されたとき、ｐチャネルＭＯＳトランジスタ３３がオンして出力側の垂直読出し線１１に電源電圧Ｖｄｄが出力され、パルスの高レベルが入力されたとき、ｎチャネルＭＯＳトランジスタ３４がオンして出力側の垂直読出し線１１に負電圧が出力される。
【００３２】
次に、上述したＭＯＳ型固体撮像装置１の動作を図２の動作タイミングを用いて説明する。ここでは、電源電圧Ｖｄｄを例えば３．０Ｖとし、負電圧生成回路２１の出力を例えば−１．１Ｖとする。また、図１の左下の画素２11に着目する。
先ず、画素２11を含む１行目の画素の非選択時（いわゆる電荷蓄積期間中）は、負荷ＭＯＳトランジスタＱL 〔ＱL1、ＱL2〕のゲートに印加される動作パルスφL 、垂直読出し線１１に供給される読出しパルスφT1、垂直信号線１２に供給される選択パルスφA1、リセット線１３1 に供給されるリセットパルスφR1共に低レベルである。ここで、読出しパルスφT1のみ、負電圧生成回路２１の出力を受けて低レベルが負電位、例えば−１．１Ｖになる。他のφL 、φA1、φR1は０Ｖとなる。
検出部Ｎ11の電位は電源電圧３．０Ｖよりもやや低い値となり、垂直信号線８1 の電位Ｖsig1は０Ｖとなる。これによって、転送トランジスタＱT11 、アドレストランジスタＱD11 、リセットトランジスタＱR11 が共にオフ状態となり、フォトダイオードＰＤ11に信号電荷が蓄積される。本例では、いわゆる光電子蓄積が行われる。
【００３３】
次に、動作パルスφL と選択パルスφA1を高レベルにして、負荷ＭＯＳトランジスタＱL と、１行目のアドレストランジスタＱD ををオン状態にする。このときに、負荷ＭＯＳトランジスタＱL （着目画素２11では負荷トランジスタＱL1〕と１行目の増幅トランジスタＱA （着目画素２11では増幅トランジスタＱA11 ）がソースフォロア回路を組むので、垂直信号線８1 には検出部Ｎ11の電位に対応する電圧が現れる。
【００３４】
次に、リセットトランジスタＱR のゲートにリセットパルスφR1（高レベル）を印加する。このときに、検出部Ｎ11に蓄積されていた暗電荷（本例では暗電子）が掃き捨てられ、検出部Ｎ11が電源電圧Ｖｄｄにリセットされ、垂直信号線８1 の電位も対応する値になる。
【００３５】
次に、垂直信号線８1 の電位をリセットレベルとして、ＣＤＳ／信号保持回路６1 に入力する。
次に、垂直読出し線１１1 を通じて１行目の転送トランジスタＱT に読出しパルス（高レベル）を印加する。このときに、１行目の転送トランジスタＱT がオン状態になり、フォトダイオードＰＤ11の信号電荷と暗電荷が転送トランジスタＱT11 を通して検出部Ｎ11に転送される。これに伴い、検出部Ｎ11の電位が対応して下がる。負荷ＭＯＳトランジスタＱL1と増幅トランジスタＱA11 とによるソースフォロア回路によって、垂直信号線８1 の電位も信号電荷と暗電荷の合計の電荷分だけ変化する。
【００３６】
この垂直信号線８1 の電位を信号レベルとして、スイッチ素子ＱS1を通してＣＤＳ／信号保持回路６1 に入力し、先のリセットレベルとの差分を取り、保持する。
【００３７】
次に、リセットトランジスタＱR にリセット線１３1 を通してリセットパルスφR1（高レベル）を印加し、リセットトランジスタＱR （着目画素２11ではリセットトランジスタＱR11 ）をオン状態にする。検出部Ｎ11が電源電圧にリセットされ、垂直信号線８1 の電位も対応する電位にリセットされる。
選択パルスφA1を低レベル（０Ｖ）に戻す。ソースフォロア回路がオフ状態になるので、その行の画素が非選択状態に復帰し、電荷蓄積が開始する。垂直信号線８1 は０Ｖに戻る。
【００３８】
以後、次の画素の行が選択されるまで、電荷蓄積期間となる。
以上の操作で、着目画素２11以外の画素を含めた１行目の画素が全て同時に駆動され、１行分の信号（即ち信号レベルとリセットレベルの差の信号）がＣＤＳ／信号保持回路６〔６1 、６2 〕に同時に記憶される。
【００３９】
引き続いて、図２には記述してないが、水平走査回路５を駆動し、水平走査パルスφH を水平スイッチ素子ＱH 〔ＱH1、ＱH2〕に印加して、ＣＤＳ／信号保持回路６に保持された１行分の画素の信号を順番に水平信号線９に導いて、出力アンプ７を通して出力端子ｔOUT より出力する。
【００４０】
同様の動作を次の２行目の画素について行えば、２行目の信号が読み出され、垂直走査回路４を順次駆動することにより、全ての行の画素の信号を読み出すことができる。
【００４１】
本実施の形態で重要なことは、電荷蓄積期間に転送トランジスタＱT の転送ゲート電位が負電位になっていることである。この転送ゲート電位が負電位になると、転送ゲート電圧の振幅が増えるので飽和信号量が増加し、ダイナミックレンジが拡大する。
もう一つの重要な点は、転送ゲートの負電位の値が、ゲート下にチャネル（本例では正孔のチャネル）が形成されるレベル（ここでは、−１．１Ｖ）であることである。電荷蓄積期間には光電変換された電荷と同時に暗電流がフォトダイオードＰＤに流れ込むが、フォトダイオードＰＤとして酸化膜との界面にフォトダイオードの電荷蓄積領域（例えばｎ型半導体領域）とは反対導電型の領域（例えば、ｐ型半導体領域）を形成した、いわゆる埋め込みフォトダイオードを用いた場合の主な暗電流の発生源は、前述したように転送ゲート下の酸化膜界面であった。ここに、転送ゲートを負電位として正孔のチャネルを形成することで、転送特性を劣化させることなく、暗電流を防止することができる。
【００４２】
図９は、転送トランジスタＰＤの転送ゲート電極に印加する負電圧に対する画素の暗電流の特性図である。横軸は転送ゲートの負電位〔ゲート電圧の低レベル〕（Ｖ）を、縦軸は暗電流成分の相対値を夫々示す。測定は、画素の回路構成は同じで、レイアウトの異なる２種類の画素について測定した。○印と×印は共に第１レイアウト（同じ画素）の２つのサンプル、◆印と■印は共に第２レイアウト（同じ画素）の２つのサンプルを示す。
図９の特性図から、画素のレイアウトの関係なく、電荷蓄積期間に転送ゲートに負電圧を与えることにより、暗電流が低減することが認められる。そして、負電位が−０．５Ｖ程度から暗電流の低減が生じ、−０．８Ｖ程度以下で略暗電流が０になる。本実施の形態では、転送ゲートに与える負電位としては、−０．５Ｖ以下、好ましくは−０．８以下にすることができる。
【００４３】
図５〜図８は、夫々本発明に適用される画素、特にそのフォトダイオードＰＤ及び転送トランジスタＱT の構成部分の実施の形態を示す。
【００４４】
図５に示す実施の形態は、ｎ型又はｐ型の半導体基板４１上に第２導電型、例えばｐ型の半導体ウェル領域４２が形成され、ｐ型半導体ウェル領域４２の選択酸化（ＬＯＣＯＳ）による素子分離層（ＳｉＯ2 層）４３で区画された画素領域に、フォトダイオードＰＤと転送トランジスタＱT が形成されて成る。フォトダイオードＰＤは、ｐ型半導体ウェル領域４２に電荷蓄積領域となる第１導電型の例えばｎ型半導体領域４４を形成し、さらにｎ型半導体領域４４の表面にこれと反対導電型にｐ型半導体領域４５を形成し、いわゆる埋め込みフォトダイオードとして構成される。
転送トランジスタＱT は、フォトダイオードＰＤのｎ型半導体領域４４を一方のソース・ドレイン領域とし、この領域４４とｐ型半導体ウェル領域４２に形成した他方のソース・ドレイン領域４６との間にゲート絶縁膜（例えばＳｉＯ膜）４７を介して転送ゲート電極４８を形成して構成される。この転送トランジスタＱT の他方のｎ型半導体領域４６が検出部Ｎとして構成される。
この構成においては、フォトダイオードＰＤ上部の絶縁膜（例えば酸化膜）５０との界面と、転送ゲート下のゲート絶縁膜界面に結晶欠陥４０が生じるが、埋め込みフォトダイオードＰＤのｐ型半導体領域４５により、フォトダイオードＰＤの酸化膜界面からの暗電流の発生が防止される。他方、転送ゲート電極４８の電位を負電位、例えば−１．１Ｖにしてゲート電極４８下に反転層、すなわち正孔のチャネル部４９を形成することにより、転送ゲート下界面からの暗電流の発生が防止される。
【００４５】
図６に示す実施の形態は、図５の構成において、半導体基板としてｎ型、又はｐ型半導体ウェル領域４２よりも不純物濃度が薄い濃度のｐ型の半導体基板５１を用い、フォトダイオードＰＤのｎ型半導体領域４４直下に半導体基板５１にまで達するようにｐ型半導体ウェル領域４２の不純物濃度より薄い濃度のｎ- 領域、又はｐ- 領域による半導体領域５２を形成して構成される。その他の構成は、図５と同様であるので対応する部分に同一符号を付して重複説明を省略する。
【００４６】
この構成においては、フォトダイオードＰＤの酸化膜界面からの暗電流、及び転送ゲート下界面からの暗電流の発生が、図５と同様の構成により防止される。さらに、半導体基板５１にｎ型半導体基板、又はｐ型半導体ウェル領域４２より低濃度のｐ型半導体基板を用い、フォトダイオードＰＤ直下のみｐ型半導体ウェル領域４２を形成せずに、代わりにｐ型半導体ウェル領域４２より低濃度のｎ- 領域、又はｐ- 領域による半導体領域５２を形成して構成されるので、電荷のオーバーフローパスが矢印ｃに示すようにフォトダイオードＰＤから半導体基板５１へと縦方向に設定できる。
従って、オーバーフローパス面積を広く設定できるので、オーバーフローパス機能が向上し、ブルーミング抑止能力が大きくなる。このため、オーバーフローパス（半導体領域５２）の電位を低めに設定できるので、フォトダイオードＰＤの飽和信号量を増やし、ダイナミックレンジを大きくすることができる。このオーバーフローパス構造は、転送ゲート負電位とは無関係に有用であるが、転送ゲート負電位と併用すれば、チャネル部のオーバーフローパスとしての能力が弱くなっていることを代替えできるので、特に効果が大きくなる。
【００４７】
図７に示す実施の形態は、図５の構成において、フォトダイオードＰＤ直下から検出部Ｎとなる転送トランジスタＱT のソース・ドレイン領域４６に至る部分に、ｐ型半導体ウェル領域４２の不純物濃度より薄い濃度のｎ- 領域、又はｐ- 領域による半導体領域５４を形成して構成される。少なくとも、フォトダイオードＰＤと検出部Ｎとなるソース・ドレイン領域４６間の領域を薄い濃度のｎ- 領域、又はｐ- 領域による半導体領域５４で形成する。その他の構成は、図５と同様であるので対応する部分に同一符号を付して重複説明を省略する。
この構成においては、フォトダイオードＰＤの酸化膜界面からの暗電流、及び転送ゲート下界面からの暗電流の発生が、図５と同様の構成により防止される。さらに、フォトダイオードＰＤから検出部Ｎのソース・ドレイン領域４６にかけての部分に、ｐ型半導体ウェル領域４２を形成せずに、代わりにｐ型半導体ウェル領域４２の不純物濃度より薄い濃度のｎ- 領域、又はｐ- 領域による半導体領域５４を形成し、オーバーフローパスを矢印ｄに示すようにチャネル部よりも下側を通って検出部Ｎに向けて設定しているので、図６と同様にオーバーフローパス面積が広くブルーミング抑止能力が大きくなること、オーバーフローパス（半導体領域５４）の電位を低めに設定できフォトダイオードＰＤの飽和信号量を増やし、ダイナミックレンジを大きくすることができる。
【００４８】
図８の実施の形態は、図６と図７の構成を組み合わせた構成である。即ち、図５において、ＰＤのｎ型半導体領域４４下からチャネル部下及びｎ型ソース・ドレイン領域の一部にかけての部分の直下に半導体基板５１に達するようにｐ型半導体ウェル領域４２の不純物濃度より薄い濃度のｎ- 領域、又はｐ- 領域による半導体領域５６を形成して構成される。その他の構成は、図５と同様であるので対応する部分に同一符号を付して重複説明を省略する。
この構成においては、オーバーフローパスが矢印ｃ、ｄに示すように基板４１側と検出部Ｎ側に向かうように形成され、前述の図６と同様の効果が得られる。
【００４９】
図６〜図８の薄い濃度のｎ- 領域、又はｐ- 領域による半導体領域５２、５４５６は、特に形成するのではなく、基板不純物濃度をそのまま用いることができる。
【００５０】
上述した本実施の形態に係るＭＯＳ型固体撮像装置１によれば、フォトダイオードＰＤに電荷を蓄積する電荷蓄積期間中に転送トランジスタＱT のゲート電極４８に負電圧を印加することにより、転送ゲート下で発生する暗電流成分が抑制され、固体撮像装置における暗電流を低減できる。この結果、Ｓ／Ｎが向上し、画質を向上することができる。この暗電流の低減自体もダイナミックレンジの向上に寄与する。ゲート電極４８に負電圧を印加することで、ゲート電圧の振幅を大きくすることが可能になり、フォトダイオードＰＤの飽和信号量、即ち飽和電子数を多くし、ダイナミックレンジを広げることができる。
ｎ- 領域、又はｐ- 領域で構成される半導体領域５２、５４又は５６を形成し、オーバーフローパスを転送トランジスタＱT のチャネル部以外のバルク内に形成するので、オーバーフローパス面積が大きく取れ、オーバーフローパスとしての機能が大幅に上がる。したがって、ブルーミングの抑制が良好になる。また、ブルーミングの抑制とダイナミックレンジの拡大とを両立させることができる。
【００５１】
上述の図１では、転送ゲートに負電圧を入力する手段として、負電圧生成回路２１を内蔵した構成としたが、電圧入力端子を別に導出して固体撮像装置外部から負電圧を入力する構成としても良い。
上例の図１では、画素２をフォトダイオードＰＤと４つのＭＯＳトランジスタＱT 、ＱA 、ＱD 、ＱL で構成したが、少なくともフォトダイオードと転送トランジスタＱT を含む構成であれば、その他の構成の画素であっても本発明を適用することができる。
【００５２】
上例では、信号電荷を電子としたＭＯＳ型固体撮像装置に適用した場合であるが、その他、信号電荷をホールとしたＭＯＳ型固体撮像装置にも適用できる。この場合、転送トランジスタは上述とは反対導電型のｐチャネルＭＯＳトランジスタが用いられる。従って、フォトダイオードに電荷を蓄積するときには、ｐチャネルの転送トランジスタのゲート電圧として正電圧、即ち電源電圧以上に昇圧した正電圧を印加するようになす。画素の構成は、前述した図５〜図８において、各基板、半導体領域の導電型を反対導電型に置き替えた構成とすることができる。オーバーフローパスも同様にして形成することができる。
【００５３】
【発明の効果】
本発明に係る固体撮像装置によれば、光電変換素子に電荷として電子、又は正孔を蓄積するときの転送トランジスタのゲート電圧を負電圧、又は正電圧にするように構成することにより、暗電流を激減することができ、Ｓ／Ｎを向上し、画質を向上することができる。負電圧、又は正電圧を利用することで、転送ゲートの振幅を大きく取ることができ、光電変換素子の飽和信号量を大きくし、ダイナミックレンジを拡大することができる。暗電流の低減自体もダイナミックレンジの向上につながる。
【００５４】
転送トランジスタのチャネル部以外のバルク内の基板側、或いは転送トランジスタのドレイン領域側、或いは基板側と前記ドレインが領域側へ通じる領域部を、オーバーフローパスとなるように半導体ウェル領域の不純物濃度より薄い濃度のｎ ― 領域又はｐ ― 領域による半導体領域で形成することにより、オーバーフローパス断面積を広く設定でき、オーバーフローパスの機能を上げてブルーミングを十分に抑制することができる。また、ダイナミックレンジの拡大と両立することができる。
【００５５】
本発明に係る固体撮像装置の駆動方法によれば、光電変換素子に電荷として電子、又は正孔を蓄積するときの転送トランジスタのゲート電圧を負電圧、又は正電圧とすることにより、暗電流を激減させることができ、固体撮像装置のＳ／Ｎ向上、画質向上を図ることができる。また、転送ゲートの振幅が大きくとれるので、光電変換素子の飽和信号量を増大し、ダイナミックレンジの拡大を図ることができる。
光電変換素子から溢れ出た電荷を、転送トランジスタのチャネル部以外のバルク内を通して、基板側、或いはドレイン領域側、或いは基板側とドレイン領域側へ流すようにすることにより、ブルーミングを十分に抑制することが可能になる。ダイナミックレンジとの両立も可能になる。
【図面の簡単な説明】
【図１】本発明の固体撮像装置の一実施の形態を示す構成図である。
【図２】図１の固体撮像装置の動作説明に供する動作タイミング図である。
【図３】本発明に適用される一のバッファ回路の例を示す回路図である。
【図４】本発明に適用される他のバッファ回路の例を示す回路図である。
【図５】本発明に適用される画素を構成するフォトダイオード及び転送トランジスタの構成部分の一実施の形態を示す断面図である。
【図６】本発明に適用される画素を構成するフォトダイオード及び転送トランジスタの構成部分の他の実施の形態を示す断面図である。
【図７】本発明に適用される画素を構成するフォトダイオード及び転送トランジスタの構成部分の他の実施の形態を示す断面図である。
【図８】本発明に適用される画素を構成するフォトダイオード及び転送トランジスタの構成部分の他の実施の形態を示す断面図である。
【図９】本発明の説明に供する転送ゲートの負電位と画素の暗電流の関係を示す特性図である。
【図１０】暗電流の発生の説明に供する断面図である。
【図１１】従来のＭＯＳ型固体撮像装置の画素を構成するフォトダイオード及び転送トランジスタの構成部分を示す断面図である。
【符号の説明】
１・・・固体撮像装置、２・・・画素、３・・・センサ部、４・・・垂直走査回路、５・・・水平走査回路、６・・・ＣＤＳ／信号保持回路、２１・・・負電圧生成回路、ＰＤ・・・フォトダイオード、ＱT ・・・転送トランジスタ、ＱA ・・・増幅トランジスタ、ＱD ・・・アドレストランジスタ、ＱR 、、、リセットトランジスタ、ＱL ・・・負荷トランジスタ、ＱS ・・・スイッチ素子、ＱH ・・・水平スイッチ素子、４１・・・半導体基板、４２・・・半導体ウェル領域、４３・・・素子分離層、４４・・・ｎ型半導体領域、４５・・・ｐ型半導体領域、４６・・・ソース・ドレイン領域（検出部）、４７・・・ゲート絶縁層、４８・・・ゲート電極、５２、５４、５６・・・半導体領域（オーバーフローパス）
【発明の属する技術分野】
本発明は、固体撮像装置、特にＭＯＳ型固体撮像装置及びその駆動方法に関する。
【０００２】
【従来の技術】
固体撮像装置として、ＭＯＳ型固体撮像装置が知られている。また、ＭＯＳ型固体撮像装置のうち、画素を構成するフォトダイオードの信号電荷を転送トランジスタを用いた検出部に転送してから読み出す方式の固体撮像装置が知られている。この方式のＭＯＳ型固体撮像装置は、ＣＣＤ型固体撮像装置と異なり、ＣＭＯＳロジック回路を同一チップに搭載しており、画素もロジック回路と同じ低電圧の１電源で動作するように構成されている。このことから、例えば転送トランジスタがｎチャネルＭＯＳトランジスタの場合、画素中の転送トランジスタのゲート電圧は、０Ｖと電源電圧Ｖｄｄの２値であった。
【０００３】
一方、画素のフォトダイオードには、電荷蓄積期間において、入射光量に応じた信号電荷と、光が入射しない場合でもフォトダイオードに流入する暗電流成分（暗電子）の２者が蓄積される。暗電子は読出し時に信号電荷と分離できず、そのばらつきが雑音となる。特に、画素毎の暗電流のばらつきが固定パターン雑音となり、画像が擦りガラスを通して撮影したようになる。また、暗電流の時間的なばらつきがランダム雑音となる。このことから、ＭＯＳ型固体撮像装置では、暗電流を如何に低減するかが、主要な課題となっている。
【０００４】
暗電流低減のための従来技術としては、埋め込みフォトダイオードがある。暗電流の最大の発生源は、フォトダイオードの上側の、ＳｉとＳｉＯ2 の界面であり、ここが空乏化するとフォトダイオードに暗電流が流れ込む。従って、フォトダイオードを構成しているｎ型半導体領域上の酸化膜界面をｐ型領域によって中性化し、暗電流の発生を抑えるようにしている。
【０００５】
図１１は、従来の埋め込みフォトダイオードを有する画素の一部、即ち、埋め込みフォトダイオードと転送トランジスタの断面構造を示す。
図１１の画素７０、即ちその要部は、ｎ型又はｐ型の半導体基板７１上にｐ型の半導体ウェル領域７２が形成され、ｐ型半導体ウェル領域７２の選択酸化（ＬＯＣＯＳ）による素子分離層（ＳｉＯ2 層）７３で区分された画素領域に、フォトダイオードＰＤと転送トランジスタＱT が形成されて成る。フォトダイオードＰＤは、ｐ型半導体ウェル領域７２内に電荷蓄積領域となるｎ型半導体領域７４を形成し、さらにｎ型半導体領域７４の上面にこれと反対導電型のｐ型半導体領域７５を形成して、いわゆる埋め込みフォトダイオードとして構成される。転送トランジスタＱT は、フォトダイオードＰＤのｎ型半導体領域７４を一方のソース・ドレイン領域とし、この領域７４とｐ型半導体ウェル領域７２に形成した他方のｎ型ソース・ドレイン領域７６との間にゲート絶縁膜（例えばＳｉＯ2 膜）７７を介して転送ゲート電極７８を形成して構成される。この転送トランジスタＱの他方のｎ型半導体領域７６が検出部として構成される。
【０００６】
この構成においては、フォトダイオードＰＤを構成するｎ型半導体領域７４上側の酸化膜７９との界面にｐ型半導体領域７５が形成されているので、界面の空乏化が阻止され、界面から発生する暗電流が抑制される。これが埋め込みフォトダイオードである。
【０００７】
【発明が解決しようとする課題】
ところで、ＭＯＳ型固体撮像装置では、低電圧動作が要求される。例えばＣＣＤ型固体撮像装置の電源電圧１２Ｖ等に対して、ＭＯＳ型固体撮像装置は、電源電圧３Ｖ以下などの低電圧が要求される。この場合、低電圧でフォトダイオードの信号を転送できる範囲でしか信号が読み出せないので、飽和信号量を十分確保するのが難しい。このためダイナミックレンジが小さく、階調がとれないという問題があった。
【０００８】
一方、埋め込みフォトダイオードにより、フォトダイオードの酸化膜界面からの暗電流を抑制しているが、しかしながら、残る暗電流成分によっても、低照度では固定パターン雑音やランダム雑音が見られる。このため、高Ｓ／Ｎ、且つ高感度なＭＯＳ型固体撮像装置を提供するために、さらなる改善が望まれていた。
【０００９】
また、ＭＯＳ型固体撮像装置においては、フォトダイオードＰＤに飽和以上の光量が入射したとき、光電変換された信号電荷、即ちこの例では光電子がフォトダイオードＰＤから溢れだす。この光電子がｐ型半導体ウェル領域７２中を拡散して広がり、周囲の画素のフォトダイオードＰＤに侵入して偽信号となる現象をブルーミングと言う。ブルーミング防止のためには、溢れた光電子の流出経路（いわゆるオーバーフローパス）を予め設定して置き、光電子がｐ型半導体ウェル領域７２中に拡散することを防ぐようにする。
従来は、オーバーフローパスを転送トランジスタＱT のチャネル部に設定し、フォトダイオードＰＤで溢れた光電子を転送トランジスタＱT のチャネル部を通って検出部（ｎ型ソース・ドレイン領域７６）側へ流出させていた。なお、この溢れた光電子は検出部より図示せざるもリセットトランジスタ側へ流出される。
【００１０】
しかし、この構成では、転送トランジスタＱT のチャネル部の電位を低くしていくと、即ち、例えば転送ゲート電極７８に０Ｖを与えたときにチャネル部の電位は０．５〜０．６Ｖ程度になり、このチャネル部の電位を０Ｖ側に低くしていくと、オーバーフローパスを通すことのできる電荷量が小さくなる。
ＭＯＳ型固体撮像装置では、飽和信号量を増やしてダイナミックレンジを大きく取るために、転送ゲートに印加するゲート電圧の振幅を大きく取りたい、即ち、電荷蓄積期間での転送トランジスタのチャネル部の電位を低くしたいという要請があった。しかし、従来のＭＯＳ型固体撮像装置では、飽和信号量を増やしてダイナミックレンジを大きくすることと、上述のオーバーフローパスの能力を確保することが両立しないという問題があった。
【００１１】
上述では、信号電荷を電子として転送トランジスタにｎチャネルＭＯＳトランジスタを用いた場合を説明したが、信号電荷をホールとして転送トランジスタに反対導電型のｐチャネルＭＯＳトランジスタを用いた場合にも同様の課題が生じる。
【００１２】
本発明は、上述の点に鑑み、暗電流の更なる低減を可能にした固体撮像装置及びその駆動方法を提供するものである。
本発明は、併せて、オーバーフローパスの機能を確保しブルーミングをより確実に抑制できるようにした固体撮像装置及びその駆動方法を提供するものである。
【００１３】
【課題を解決するための手段】
本発明は、半導体基板に形成されたｐ型のウェル領域の素子分離層で区画された画素領域に、半導体表面のｐ型の保護領域とその下部のｎ型の蓄積領域を有した光電変換素子と、蓄積領域をソ−スとし、ｎ型のドレイン領域に電子を転送するｎ型の転送トランジスタとを備えた画素を有する固体撮像装置及びその駆動方法であって、蓄積領域に電子を蓄積するときの転送トランジスタのゲート電圧を、ウェル領域の電圧に対して負電圧にする。
本発明は、半導体基板に形成されたｎ型のウェル領域の素子分離層で区画された画素領域に、半導体表面のｎ型の保護領域とその下部のｐ型の蓄積領域を有した光電変換素子と、蓄積領域をソ−スとし、ｐ型のドレイン領域に正孔を転送するｐ型の転送トランジスタとを備えた画素を有する固体撮像装置及びその駆動方法であって、蓄積領域に正孔を蓄積するときの転送トランジスタのゲート電圧を、ウェル領域の電圧に対して正電圧にする。
本発明は、光電変換素子の蓄積領域から溢れた電荷を転送トランジスタのチャネル部以外のバルク内を通して流すようにする。
光電変換素子の蓄積領域から溢れた電荷を流す領域は、半導体ウェル領域の不純物濃度より薄い濃度のｎ ― 領域又はｐ ― 領域による半導体領域で形成される。
【００１４】
本発明では、光電変換素子の蓄積領域に電荷として電子、又は正孔を蓄積するときの転送トランジスタのゲート電圧を、ウェル領域の電圧に対して負電圧、又は正電圧とすることにより、転送トランジスタのチャネル部は反転し、チャネル部とゲート絶縁膜との界面からの暗電流成分の発生が抑制される。
光電変換素子の蓄積領域から溢れた電荷を転送トランジスタのチャネル部以外のバルク内を通して流すことにより、いわゆるオーバーフローパス面積が大きくなり、オーバーフローパスとしての機能が上がる。
【００１５】
【発明の実施の形態】
フォトダイオード上面と絶縁膜との界面から発生する暗電流以外の、残る暗電流成分の発生源については種々の説がある。例えば、フォトダイオード上部の酸化膜界面からの暗電流が十分抑えられていないとする説、素子分離層であるＬＯＣＯＳ（選択酸化）絶縁層の端部に欠陥が有って暗電流の発生源になっているとする説、ｐ型半導体ウェル領域、又はｐ型半導体基板のマイノリティーキャリアが拡散によって流入するという説、フォトダイオードとｐ型半導体ウェル領域との間の空乏層での熱的発生によるとする説、等である。
【００１６】
これに対し、本発明者らは残る暗電流成分を慎重に解析した結果、次の点を明らかにした。
（1) 埋め込みフォトダイオードに対しては転送ゲート下の絶縁膜（例えばゲート酸化膜）界面からの暗電流が支配的である。図１０（図１１と同様の構成である）の矢印ａ、ｂで示すように、界面の欠陥８１により転送ゲート下の絶縁膜界面で発生した暗電流は、フォトダイオードＰＤのｎ型半導体領域７４と、検出部となるｎ型ソース・ドレイン領域７６に分かれて流入する。
（2) 転送ゲート下の絶縁膜界面は、３．３Ｖ以下の低電圧でフォトダイオードの信号電荷を転送できる程度に薄くｐ型層を形成しても、暗電流低減の効果は小さい。
（3) 蓄積期間中、転送ゲートを負電圧とし、転送ゲート下の酸化膜界面に正孔のチャネルを形成することによって、残存暗電流の殆どを低減することができる。これによって、Ｓ／Ｎが劇的に向上し、画質を飛躍的に向上することができる。
【００１７】
上記（3)の構成とすることで、フォトダイオードの飽和電荷量が増えるので、ダイナミックレンジを上げ、画の階調を増加させることができる。理由は、転送ゲートに印加するゲート電圧の低レベルを負電位とし、高レベルは変化させなければ、その分転送ゲートの振幅が増加するからである。この飽和電荷量が増える効果は、転送ゲートを負電位とすることで得られるのであり、その負電位が正孔のチャネルを発生させるレベルである必要はない。
【００１８】
一方、フォトダイオードで溢れた電荷を排出するためのオーバーフローパスとしては、転送トランジスタのチャネル部以外のバルク内に形成するのが好ましい。即ち、フォトダイオードの周囲の所定の方向の領域には、半導体ウェル領域を形成せず、代わりに半導体ウェル領域の不純物濃度より薄い不純物濃度のｎ型、又はｐ型半導体領域を形成し、この不純物濃度の薄いｎ- 、又はｐ- 半導体領域をオーバーフローパスとして、例えば基板側へ、或いは検出部側へ、或いは両者へ溢れた電荷を排出するようにする。
【００１９】
この構成により、オーバーフローパスが狭いチャネル部ではなく、断面積の広いバルク部分に設定することができる。オーバーフローパスを広く設定できるので、ブルーミング抑止能力が大きいこと、そのためオーバーフローパスの電位を低めに設定でき、フォトダイオードの飽和信号量を増やし、ダイナミックレンジを大きくすることができる。特に、転送ゲートに負電位を印加するときは、従来例の場合にチャネル部のオーバーフローパスとしての機能が大幅に低下するので、本発明構造が効果的である。
【００２０】
以下、図面を参照して本発明の実施の形態を説明する。
【００２１】
図１は、本発明の固体撮像装置、即ちＭＯＳ型固体撮像装置の一実施の形態を示す。
本実施の形態に係るＭＯＳ型固体撮像装置１は、複数の画素２〔２11、２12、２21、２22〕が行列状に配列されたセンサ部３と、センサ部３を駆動する垂直走査回路４及び水平走査回路５と、センサ部３の一行分の画素２の信号を受けるＣＤＳ（相関二重サンプリング）／信号保持回路６〔６1 、６2 ・・〕と、出力アンプ７を有して成る。
本例では、画素２を便宜的に２個×２個で描いているが、実際には多数配列されている。
【００２２】
各画素２の構成は、光電変換を行うフォトダイオードＰＤ〔ＰＤ11、ＰＤ12、ＰＤ21、ＰＤ22〕と、フォトダイオードＰＤの信号電荷を検出部Ｎ〔Ｎ11、Ｎ12、Ｎ21、Ｎ22〕に転送する転送トランジスタ（ＭＯＳトランジスタ）ＱT 〔ＱT11 、ＱT12 、ＱT21 、ＱT22 〕と、検出部Ｎの電位を垂直信号線８に出力する増幅トランジスタ（ＭＯＳトランジスタ）ＱA 〔ＱA11 、ＱA12 、ＱA21 、ＱA22 〕と、画素２の行を選択するアドレストランジスタ（ＭＯＳトランジスタ）ＱD 〔ＱD11 、ＱD12 、ＱD21 、ＱD22 〕と、検出部Ｎの電位をリセットするリセットトランジスタ（ＭＯＳトランジスタ）ＱR 〔ＱR11 、ＱR12 、ＱR21 、ＱR22 〕とからなる。
【００２３】
フォトダイオードＰＤは、そのカソードが転送トランジスタＱT の一方の主電極に接続され、そのアノードが接地される。転送トランジスタＱT の他方の主電極は、増幅トランジスタＱA のゲート電極に接続されると共に、リセットトランジスタＱR の一方の主電極に接続される。転送トランジスタＱT のゲート電極は垂直走査回路４からの垂直読出し線１１に接続される。
増幅トランジスタＱA は、その一方の主電極が電源電圧Ｖｄｄに接続され、他方の主電極がアドレストランジスタＱD を介して垂直信号線８に接続される。アドレストランジスタＱD のゲート電極は垂直走査回路４からの垂直選択線１２に接続される。
リセットトランジスタＱR は、その他方の主電極が電源電圧Ｖｄｄに接続され、そのゲート電極が垂直走査回路４からのリセット線１３に接続される。
【００２４】
１５は垂直選択線１２に接続されたバッファ回路、１６はリセット線１３に接続されたバッファ回路を示す。
これらバッファ回路１５、１６は、例えば図３に示すように、ｐチャネルＭＯＳトランジスタ２３とｎチャネルＭＯＳトランジスタ２４で形成される、いわゆるＣＭＯＳトランジスタによるインバータ回路により構成される。ｐチャネルＭＯＳトランジスタ２３のドレイン側は電源電圧Ｖｄｄに接続され、ｎチャネルトランジスタ２４のソース側はグランド（ＧＮＤ）に接続される。また、このインバータ回路の入力側が垂直走査回路４に接続され、出力側が垂直選択線１２、又はリセット線１３に接続される。
本例では理解を容易にするために、バッファ回路１５、１６を夫々１段のインバータ回路で構成したが、複数段のインバータ回路で構成することができる。
【００２５】
このバッファ回路１５、１６では、垂直走査回路４側よりパルスの低レベルが入力されたとき、ｐチャネルＭＯＳトランジスタ２３がオンして出力側の垂直選択線１２、又はリセット線１３に電源電圧Ｖｄｄが出力され、パルスの高レベルが入力されたとき、ｎチャネルＭＯＳトランジスタ２４がオンして出力側の垂直選択線１２、又はリセット線１３に負電圧が出力される。
【００２６】
各垂直信号線８は、その一端に定電流源の役目をなす負荷トランジスタ（ＭＯＳトランジスタ）ＱL が接続され、他端にスイッチ素子（ＭＯＳトランジスタ）ＱS を介してＣＤＳ／信号保持回路６が接続される。因みに、ＣＤＳ／信号保持回路６は、時系列で入力される２つの電圧信号の差分を出力する回路である。
なお、負荷トランジスタＱL のゲートには動作パルスφL が印加され、スイッチ素子ＱS には動作パルスφSHが印加される。
【００２７】
ＣＤＳ／信号保持回路６の出力端は水平スイッチ素子（ＭＯＳトランジスタ）ＱH を介して水平信号線９に接続される。水平スイッチ素子ＱH は、そのゲートに印加される水平走査回路５からの水平走査パルスφH 〔φH1、φH2、・・・〕により制御される。
【００２８】
更に、本実施の形態では、電荷蓄積期間中に転送トランジスタＱT のゲート電極に負電圧を印加する手段、本例では負電圧生成回路２１が設けられる。負電圧生成回路２１は、公知の昇圧回路、いわゆる電源電圧から見て、グランド（ＧＮＤ）電圧を負側に昇圧する回路を用いることができる。負電圧生成回路２１の出力は、垂直走査回路４に接続されたバッファ回路３１に入力される。
【００２９】
バッファ回路３１は、例えば図４に示すように、ｐチャネルＭＯＳトランジスタ３３とｎチャネルＭＯＳトランジスタ３４で形成される、いわゆるＣＭＯＳトランジスタによるインバータ回路により構成される。そして、ｐチャネルＭＯＳトランジスタ３３のドレイン側に電源電圧Ｖｄｄが接続され、ｎチャネルトランジスタ３４のソース側に負電圧生成回路２１が接続される。また、このインバータ回路の入力端が垂直走査回路４に接続され、出力端が垂直読出し線１１に接続される。
本例では理解を容易にするために、バッファ回路３１を１段のインバータ回路で構成したが、複数段のインバータ回路で構成することができる。
【００３０】
バッファ回路３１は、図１で示すように、半導体ウェル領域３６によって分離されて形成される。より詳しくは、図４に示すように、ｐチャネルＭＯＳトランジスタ３３はｎ型半導体ウェル領域３７内形成され、ｎチャネルＭＯＳトランジスタ３４はｐ型半導体ウェル領域３８内に形成される。従って、負電圧生成回路２１の出力は、バッファ回路３１のｐ型半導体ウェル領域３８と、このｐ型半導体ウェル領域３８内のｎ型チャネルＭＯＳトランジスタ３４のソース領域に入る。ｎチャネルＭＯＳトランジスタ３４のしきい値は、高く設定される。
【００３１】
このバッファ回路、従ってインバータ回路３１では、垂直走査回路４側よりパルスの低レベルが入力されたとき、ｐチャネルＭＯＳトランジスタ３３がオンして出力側の垂直読出し線１１に電源電圧Ｖｄｄが出力され、パルスの高レベルが入力されたとき、ｎチャネルＭＯＳトランジスタ３４がオンして出力側の垂直読出し線１１に負電圧が出力される。
【００３２】
次に、上述したＭＯＳ型固体撮像装置１の動作を図２の動作タイミングを用いて説明する。ここでは、電源電圧Ｖｄｄを例えば３．０Ｖとし、負電圧生成回路２１の出力を例えば−１．１Ｖとする。また、図１の左下の画素２11に着目する。
先ず、画素２11を含む１行目の画素の非選択時（いわゆる電荷蓄積期間中）は、負荷ＭＯＳトランジスタＱL 〔ＱL1、ＱL2〕のゲートに印加される動作パルスφL 、垂直読出し線１１に供給される読出しパルスφT1、垂直信号線１２に供給される選択パルスφA1、リセット線１３1 に供給されるリセットパルスφR1共に低レベルである。ここで、読出しパルスφT1のみ、負電圧生成回路２１の出力を受けて低レベルが負電位、例えば−１．１Ｖになる。他のφL 、φA1、φR1は０Ｖとなる。
検出部Ｎ11の電位は電源電圧３．０Ｖよりもやや低い値となり、垂直信号線８1 の電位Ｖsig1は０Ｖとなる。これによって、転送トランジスタＱT11 、アドレストランジスタＱD11 、リセットトランジスタＱR11 が共にオフ状態となり、フォトダイオードＰＤ11に信号電荷が蓄積される。本例では、いわゆる光電子蓄積が行われる。
【００３３】
次に、動作パルスφL と選択パルスφA1を高レベルにして、負荷ＭＯＳトランジスタＱL と、１行目のアドレストランジスタＱD ををオン状態にする。このときに、負荷ＭＯＳトランジスタＱL （着目画素２11では負荷トランジスタＱL1〕と１行目の増幅トランジスタＱA （着目画素２11では増幅トランジスタＱA11 ）がソースフォロア回路を組むので、垂直信号線８1 には検出部Ｎ11の電位に対応する電圧が現れる。
【００３４】
次に、リセットトランジスタＱR のゲートにリセットパルスφR1（高レベル）を印加する。このときに、検出部Ｎ11に蓄積されていた暗電荷（本例では暗電子）が掃き捨てられ、検出部Ｎ11が電源電圧Ｖｄｄにリセットされ、垂直信号線８1 の電位も対応する値になる。
【００３５】
次に、垂直信号線８1 の電位をリセットレベルとして、ＣＤＳ／信号保持回路６1 に入力する。
次に、垂直読出し線１１1 を通じて１行目の転送トランジスタＱT に読出しパルス（高レベル）を印加する。このときに、１行目の転送トランジスタＱT がオン状態になり、フォトダイオードＰＤ11の信号電荷と暗電荷が転送トランジスタＱT11 を通して検出部Ｎ11に転送される。これに伴い、検出部Ｎ11の電位が対応して下がる。負荷ＭＯＳトランジスタＱL1と増幅トランジスタＱA11 とによるソースフォロア回路によって、垂直信号線８1 の電位も信号電荷と暗電荷の合計の電荷分だけ変化する。
【００３６】
この垂直信号線８1 の電位を信号レベルとして、スイッチ素子ＱS1を通してＣＤＳ／信号保持回路６1 に入力し、先のリセットレベルとの差分を取り、保持する。
【００３７】
次に、リセットトランジスタＱR にリセット線１３1 を通してリセットパルスφR1（高レベル）を印加し、リセットトランジスタＱR （着目画素２11ではリセットトランジスタＱR11 ）をオン状態にする。検出部Ｎ11が電源電圧にリセットされ、垂直信号線８1 の電位も対応する電位にリセットされる。
選択パルスφA1を低レベル（０Ｖ）に戻す。ソースフォロア回路がオフ状態になるので、その行の画素が非選択状態に復帰し、電荷蓄積が開始する。垂直信号線８1 は０Ｖに戻る。
【００３８】
以後、次の画素の行が選択されるまで、電荷蓄積期間となる。
以上の操作で、着目画素２11以外の画素を含めた１行目の画素が全て同時に駆動され、１行分の信号（即ち信号レベルとリセットレベルの差の信号）がＣＤＳ／信号保持回路６〔６1 、６2 〕に同時に記憶される。
【００３９】
引き続いて、図２には記述してないが、水平走査回路５を駆動し、水平走査パルスφH を水平スイッチ素子ＱH 〔ＱH1、ＱH2〕に印加して、ＣＤＳ／信号保持回路６に保持された１行分の画素の信号を順番に水平信号線９に導いて、出力アンプ７を通して出力端子ｔOUT より出力する。
【００４０】
同様の動作を次の２行目の画素について行えば、２行目の信号が読み出され、垂直走査回路４を順次駆動することにより、全ての行の画素の信号を読み出すことができる。
【００４１】
本実施の形態で重要なことは、電荷蓄積期間に転送トランジスタＱT の転送ゲート電位が負電位になっていることである。この転送ゲート電位が負電位になると、転送ゲート電圧の振幅が増えるので飽和信号量が増加し、ダイナミックレンジが拡大する。
もう一つの重要な点は、転送ゲートの負電位の値が、ゲート下にチャネル（本例では正孔のチャネル）が形成されるレベル（ここでは、−１．１Ｖ）であることである。電荷蓄積期間には光電変換された電荷と同時に暗電流がフォトダイオードＰＤに流れ込むが、フォトダイオードＰＤとして酸化膜との界面にフォトダイオードの電荷蓄積領域（例えばｎ型半導体領域）とは反対導電型の領域（例えば、ｐ型半導体領域）を形成した、いわゆる埋め込みフォトダイオードを用いた場合の主な暗電流の発生源は、前述したように転送ゲート下の酸化膜界面であった。ここに、転送ゲートを負電位として正孔のチャネルを形成することで、転送特性を劣化させることなく、暗電流を防止することができる。
【００４２】
図９は、転送トランジスタＰＤの転送ゲート電極に印加する負電圧に対する画素の暗電流の特性図である。横軸は転送ゲートの負電位〔ゲート電圧の低レベル〕（Ｖ）を、縦軸は暗電流成分の相対値を夫々示す。測定は、画素の回路構成は同じで、レイアウトの異なる２種類の画素について測定した。○印と×印は共に第１レイアウト（同じ画素）の２つのサンプル、◆印と■印は共に第２レイアウト（同じ画素）の２つのサンプルを示す。
図９の特性図から、画素のレイアウトの関係なく、電荷蓄積期間に転送ゲートに負電圧を与えることにより、暗電流が低減することが認められる。そして、負電位が−０．５Ｖ程度から暗電流の低減が生じ、−０．８Ｖ程度以下で略暗電流が０になる。本実施の形態では、転送ゲートに与える負電位としては、−０．５Ｖ以下、好ましくは−０．８以下にすることができる。
【００４３】
図５〜図８は、夫々本発明に適用される画素、特にそのフォトダイオードＰＤ及び転送トランジスタＱT の構成部分の実施の形態を示す。
【００４４】
図５に示す実施の形態は、ｎ型又はｐ型の半導体基板４１上に第２導電型、例えばｐ型の半導体ウェル領域４２が形成され、ｐ型半導体ウェル領域４２の選択酸化（ＬＯＣＯＳ）による素子分離層（ＳｉＯ2 層）４３で区画された画素領域に、フォトダイオードＰＤと転送トランジスタＱT が形成されて成る。フォトダイオードＰＤは、ｐ型半導体ウェル領域４２に電荷蓄積領域となる第１導電型の例えばｎ型半導体領域４４を形成し、さらにｎ型半導体領域４４の表面にこれと反対導電型にｐ型半導体領域４５を形成し、いわゆる埋め込みフォトダイオードとして構成される。
転送トランジスタＱT は、フォトダイオードＰＤのｎ型半導体領域４４を一方のソース・ドレイン領域とし、この領域４４とｐ型半導体ウェル領域４２に形成した他方のソース・ドレイン領域４６との間にゲート絶縁膜（例えばＳｉＯ膜）４７を介して転送ゲート電極４８を形成して構成される。この転送トランジスタＱT の他方のｎ型半導体領域４６が検出部Ｎとして構成される。
この構成においては、フォトダイオードＰＤ上部の絶縁膜（例えば酸化膜）５０との界面と、転送ゲート下のゲート絶縁膜界面に結晶欠陥４０が生じるが、埋め込みフォトダイオードＰＤのｐ型半導体領域４５により、フォトダイオードＰＤの酸化膜界面からの暗電流の発生が防止される。他方、転送ゲート電極４８の電位を負電位、例えば−１．１Ｖにしてゲート電極４８下に反転層、すなわち正孔のチャネル部４９を形成することにより、転送ゲート下界面からの暗電流の発生が防止される。
【００４５】
図６に示す実施の形態は、図５の構成において、半導体基板としてｎ型、又はｐ型半導体ウェル領域４２よりも不純物濃度が薄い濃度のｐ型の半導体基板５１を用い、フォトダイオードＰＤのｎ型半導体領域４４直下に半導体基板５１にまで達するようにｐ型半導体ウェル領域４２の不純物濃度より薄い濃度のｎ- 領域、又はｐ- 領域による半導体領域５２を形成して構成される。その他の構成は、図５と同様であるので対応する部分に同一符号を付して重複説明を省略する。
【００４６】
この構成においては、フォトダイオードＰＤの酸化膜界面からの暗電流、及び転送ゲート下界面からの暗電流の発生が、図５と同様の構成により防止される。さらに、半導体基板５１にｎ型半導体基板、又はｐ型半導体ウェル領域４２より低濃度のｐ型半導体基板を用い、フォトダイオードＰＤ直下のみｐ型半導体ウェル領域４２を形成せずに、代わりにｐ型半導体ウェル領域４２より低濃度のｎ- 領域、又はｐ- 領域による半導体領域５２を形成して構成されるので、電荷のオーバーフローパスが矢印ｃに示すようにフォトダイオードＰＤから半導体基板５１へと縦方向に設定できる。
従って、オーバーフローパス面積を広く設定できるので、オーバーフローパス機能が向上し、ブルーミング抑止能力が大きくなる。このため、オーバーフローパス（半導体領域５２）の電位を低めに設定できるので、フォトダイオードＰＤの飽和信号量を増やし、ダイナミックレンジを大きくすることができる。このオーバーフローパス構造は、転送ゲート負電位とは無関係に有用であるが、転送ゲート負電位と併用すれば、チャネル部のオーバーフローパスとしての能力が弱くなっていることを代替えできるので、特に効果が大きくなる。
【００４７】
図７に示す実施の形態は、図５の構成において、フォトダイオードＰＤ直下から検出部Ｎとなる転送トランジスタＱT のソース・ドレイン領域４６に至る部分に、ｐ型半導体ウェル領域４２の不純物濃度より薄い濃度のｎ- 領域、又はｐ- 領域による半導体領域５４を形成して構成される。少なくとも、フォトダイオードＰＤと検出部Ｎとなるソース・ドレイン領域４６間の領域を薄い濃度のｎ- 領域、又はｐ- 領域による半導体領域５４で形成する。その他の構成は、図５と同様であるので対応する部分に同一符号を付して重複説明を省略する。
この構成においては、フォトダイオードＰＤの酸化膜界面からの暗電流、及び転送ゲート下界面からの暗電流の発生が、図５と同様の構成により防止される。さらに、フォトダイオードＰＤから検出部Ｎのソース・ドレイン領域４６にかけての部分に、ｐ型半導体ウェル領域４２を形成せずに、代わりにｐ型半導体ウェル領域４２の不純物濃度より薄い濃度のｎ- 領域、又はｐ- 領域による半導体領域５４を形成し、オーバーフローパスを矢印ｄに示すようにチャネル部よりも下側を通って検出部Ｎに向けて設定しているので、図６と同様にオーバーフローパス面積が広くブルーミング抑止能力が大きくなること、オーバーフローパス（半導体領域５４）の電位を低めに設定できフォトダイオードＰＤの飽和信号量を増やし、ダイナミックレンジを大きくすることができる。
【００４８】
図８の実施の形態は、図６と図７の構成を組み合わせた構成である。即ち、図５において、ＰＤのｎ型半導体領域４４下からチャネル部下及びｎ型ソース・ドレイン領域の一部にかけての部分の直下に半導体基板５１に達するようにｐ型半導体ウェル領域４２の不純物濃度より薄い濃度のｎ- 領域、又はｐ- 領域による半導体領域５６を形成して構成される。その他の構成は、図５と同様であるので対応する部分に同一符号を付して重複説明を省略する。
この構成においては、オーバーフローパスが矢印ｃ、ｄに示すように基板４１側と検出部Ｎ側に向かうように形成され、前述の図６と同様の効果が得られる。
【００４９】
図６〜図８の薄い濃度のｎ- 領域、又はｐ- 領域による半導体領域５２、５４５６は、特に形成するのではなく、基板不純物濃度をそのまま用いることができる。
【００５０】
上述した本実施の形態に係るＭＯＳ型固体撮像装置１によれば、フォトダイオードＰＤに電荷を蓄積する電荷蓄積期間中に転送トランジスタＱT のゲート電極４８に負電圧を印加することにより、転送ゲート下で発生する暗電流成分が抑制され、固体撮像装置における暗電流を低減できる。この結果、Ｓ／Ｎが向上し、画質を向上することができる。この暗電流の低減自体もダイナミックレンジの向上に寄与する。ゲート電極４８に負電圧を印加することで、ゲート電圧の振幅を大きくすることが可能になり、フォトダイオードＰＤの飽和信号量、即ち飽和電子数を多くし、ダイナミックレンジを広げることができる。
ｎ- 領域、又はｐ- 領域で構成される半導体領域５２、５４又は５６を形成し、オーバーフローパスを転送トランジスタＱT のチャネル部以外のバルク内に形成するので、オーバーフローパス面積が大きく取れ、オーバーフローパスとしての機能が大幅に上がる。したがって、ブルーミングの抑制が良好になる。また、ブルーミングの抑制とダイナミックレンジの拡大とを両立させることができる。
【００５１】
上述の図１では、転送ゲートに負電圧を入力する手段として、負電圧生成回路２１を内蔵した構成としたが、電圧入力端子を別に導出して固体撮像装置外部から負電圧を入力する構成としても良い。
上例の図１では、画素２をフォトダイオードＰＤと４つのＭＯＳトランジスタＱT 、ＱA 、ＱD 、ＱL で構成したが、少なくともフォトダイオードと転送トランジスタＱT を含む構成であれば、その他の構成の画素であっても本発明を適用することができる。
【００５２】
上例では、信号電荷を電子としたＭＯＳ型固体撮像装置に適用した場合であるが、その他、信号電荷をホールとしたＭＯＳ型固体撮像装置にも適用できる。この場合、転送トランジスタは上述とは反対導電型のｐチャネルＭＯＳトランジスタが用いられる。従って、フォトダイオードに電荷を蓄積するときには、ｐチャネルの転送トランジスタのゲート電圧として正電圧、即ち電源電圧以上に昇圧した正電圧を印加するようになす。画素の構成は、前述した図５〜図８において、各基板、半導体領域の導電型を反対導電型に置き替えた構成とすることができる。オーバーフローパスも同様にして形成することができる。
【００５３】
【発明の効果】
本発明に係る固体撮像装置によれば、光電変換素子に電荷として電子、又は正孔を蓄積するときの転送トランジスタのゲート電圧を負電圧、又は正電圧にするように構成することにより、暗電流を激減することができ、Ｓ／Ｎを向上し、画質を向上することができる。負電圧、又は正電圧を利用することで、転送ゲートの振幅を大きく取ることができ、光電変換素子の飽和信号量を大きくし、ダイナミックレンジを拡大することができる。暗電流の低減自体もダイナミックレンジの向上につながる。
【００５４】
転送トランジスタのチャネル部以外のバルク内の基板側、或いは転送トランジスタのドレイン領域側、或いは基板側と前記ドレインが領域側へ通じる領域部を、オーバーフローパスとなるように半導体ウェル領域の不純物濃度より薄い濃度のｎ ― 領域又はｐ ― 領域による半導体領域で形成することにより、オーバーフローパス断面積を広く設定でき、オーバーフローパスの機能を上げてブルーミングを十分に抑制することができる。また、ダイナミックレンジの拡大と両立することができる。
【００５５】
本発明に係る固体撮像装置の駆動方法によれば、光電変換素子に電荷として電子、又は正孔を蓄積するときの転送トランジスタのゲート電圧を負電圧、又は正電圧とすることにより、暗電流を激減させることができ、固体撮像装置のＳ／Ｎ向上、画質向上を図ることができる。また、転送ゲートの振幅が大きくとれるので、光電変換素子の飽和信号量を増大し、ダイナミックレンジの拡大を図ることができる。
光電変換素子から溢れ出た電荷を、転送トランジスタのチャネル部以外のバルク内を通して、基板側、或いはドレイン領域側、或いは基板側とドレイン領域側へ流すようにすることにより、ブルーミングを十分に抑制することが可能になる。ダイナミックレンジとの両立も可能になる。
【図面の簡単な説明】
【図１】本発明の固体撮像装置の一実施の形態を示す構成図である。
【図２】図１の固体撮像装置の動作説明に供する動作タイミング図である。
【図３】本発明に適用される一のバッファ回路の例を示す回路図である。
【図４】本発明に適用される他のバッファ回路の例を示す回路図である。
【図５】本発明に適用される画素を構成するフォトダイオード及び転送トランジスタの構成部分の一実施の形態を示す断面図である。
【図６】本発明に適用される画素を構成するフォトダイオード及び転送トランジスタの構成部分の他の実施の形態を示す断面図である。
【図７】本発明に適用される画素を構成するフォトダイオード及び転送トランジスタの構成部分の他の実施の形態を示す断面図である。
【図８】本発明に適用される画素を構成するフォトダイオード及び転送トランジスタの構成部分の他の実施の形態を示す断面図である。
【図９】本発明の説明に供する転送ゲートの負電位と画素の暗電流の関係を示す特性図である。
【図１０】暗電流の発生の説明に供する断面図である。
【図１１】従来のＭＯＳ型固体撮像装置の画素を構成するフォトダイオード及び転送トランジスタの構成部分を示す断面図である。
【符号の説明】
１・・・固体撮像装置、２・・・画素、３・・・センサ部、４・・・垂直走査回路、５・・・水平走査回路、６・・・ＣＤＳ／信号保持回路、２１・・・負電圧生成回路、ＰＤ・・・フォトダイオード、ＱT ・・・転送トランジスタ、ＱA ・・・増幅トランジスタ、ＱD ・・・アドレストランジスタ、ＱR 、、、リセットトランジスタ、ＱL ・・・負荷トランジスタ、ＱS ・・・スイッチ素子、ＱH ・・・水平スイッチ素子、４１・・・半導体基板、４２・・・半導体ウェル領域、４３・・・素子分離層、４４・・・ｎ型半導体領域、４５・・・ｐ型半導体領域、４６・・・ソース・ドレイン領域（検出部）、４７・・・ゲート絶縁層、４８・・・ゲート電極、５２、５４、５６・・・半導体領域（オーバーフローパス）
Claims (23)
- 半導体基板に形成されたｐ型のウェル領域の素子分離層で区画された画素領域に、半導体表面のｐ型の保護領域とその下部のｎ型の蓄積領域を有した光電変換素子と、前記蓄積領域をソースとし、ｎ型のドレイン領域に電子を転送するｎ型の転送トランジスタとを備えた画素を有し、
前記蓄積領域に電子を蓄積するときの前記転送トランジスタのゲート電圧が、前記ウェル領域の電圧に対して負電圧とされる
ことを特徴とする固体撮像装置。 - 前記負電圧は、前記転送トランジスタのゲート下のチャネル部が反転される電圧とされる
ことを特徴とする請求項１記載の固体撮像装置。 - 前記負電圧は、−０．５Ｖ以下である
ことを特徴とする請求項１記載の固体撮像装置。 - 電源電圧とグランド電圧を用いて、前記グランド電圧を負側に昇圧することで、前記負電圧を生成する昇圧回路を備える
ことを特徴とする請求項１記載の固体撮像装置。 - 半導体基板に形成されたｎ型のウェル領域の素子分離層で区画された画素領域に、半導体表面のｎ型の保護領域とその下部のｐ型の蓄積領域を有した光電変換素子と、前記蓄積領域をソースとし、ｐ型のドレイン領域に正孔を転送するｐ型の転送トランジスタとを備えた画素を有し、
前記蓄積領域に正孔を蓄積するときの前記転送トランジスタのゲート電圧が、前記ウェル領域の電圧に対して正電圧とされる
ことを特徴とする固体撮像装置。 - 前記正電圧は、前記転送トランジスタのゲート下のチャネル部が反転される電圧とされる
ことを特徴とする請求項５記載の固体撮像装置。 - 前記正電圧は、電源電圧以上である
ことを特徴とする請求項５記載の固体撮像装置。 - 電源電圧とグランド電圧を用いて、前記電源電圧を正側に昇圧することで、前記正電圧を生成する昇圧回路を備える
ことを特徴とする請求項５記載の固体撮像装置。 - 前記半導体基板は、前記ウェル領域と同一の導電型で不純物濃度が低いか、または前記ウェル領域と逆の導電型とされ、
前記蓄積領域の直下の前記半導体基板に至る領域が、前記ウェル領域の不純物濃度より薄い濃度のｎ ― 領域又はｐ ― 領域による半導体領域で形成されて成る
ことを特徴とする請求項１又は５記載の固体撮像装置。 - 前記画素領域の前記蓄積領域から前記ドレイン領域に至る領域が、前記ウェル領域の不純物濃度より薄い濃度のｎ ― 領域又はｐ ― 領域による半導体領域で形成されて成る
ことを特徴とする請求項１又は５記載の固体撮像装置。 - 前記半導体基板は、前記ウェル領域と同一の導電型で不純物濃度が低いか、または前記ウェル領域と逆の導電型とされ、
前記蓄積領域の直下の前記半導体基板に至る領域と、前記蓄積領域から前記ドレイン領域に至る領域が、
前記ウェル領域の不純物濃度より薄い濃度のｎ ― 領域又はｐ ― 領域による半導体領域で形成されて成る
ことを特徴とする請求項１又は５記載の固体撮像装置。 - 半導体基板に形成されたｐ型のウェル領域の素子分離層で区画された画素領域に、半導体表面のｐ型の保護領域とその下部のｎ型の蓄積領域を有した光電変換素子と、前記蓄積領域をソースとし、ｎ型のドレイン領域に電子を転送するｎ型の転送トランジスタとを備えた画素を有する固体撮像装置の駆動方法であって、
前記蓄積領域に電子を蓄積するときの前記転送トランジスタのゲート電圧を、前記ウェル領域の電圧に対して負電圧とする
ことを特徴とする固体撮像装置の駆動方法。 - 前記負電圧を、前記転送トランジスタのゲート下のチャネル部が反転される電圧とする
ことを特徴とする請求項１２記載の固体撮像装置の駆動方法。 - 前記負電圧を、−０．５Ｖ以下とする
ことを特徴とする請求項１２記載の固体撮像装置の駆動方法。 - 前記半導体基板は、前記ウェル領域と同一の導電型で不純物濃度が低いか、または前記ウェル領域と逆の導電型とされ、
前記蓄積領域から溢れ出た電荷を前記半導体基板側に捨てる
ことを特徴とする請求項１２記載の固体撮像装置の駆動方法。 - 前記蓄積領域から溢れ出た電荷を前記転送トランジスタのチャネル部の下側を通して前記ドレイン領域へ流す
ことを特徴とする請求項１２記載の固体撮像装置の駆動方法。 - 前記半導体基板は、前記ウェル領域と同一の導電型で不純物濃度が低いか、または前記ウェル領域と逆の導電型とされ、
前記蓄積領域から溢れ出た電荷を、前記半導体基板側と、前記転送トランジスタのチャネル部下側を通して前記ドレイン領域との双方へ流す
ことを特徴とする請求項１２記載の固体撮像装置の駆動方法。 - 半導体基板に形成されたｎ型のウェル領域の素子分離層で区画された画素領域に、半導体表面のｎ型の保護領域とその下部のｐ型の蓄積領域を有した光電変換素子と、前記蓄積領域をソースとし、ｐ型のドレイン領域に正孔を転送するｐ型の転送トランジスタとを備えた画素を有する固体撮像装置の駆動方法であって、
前記蓄積領域に正孔を蓄積するときの前記転送トランジスタのゲート電圧を、前記ウェル領域の電圧に対して正電圧とする
ことを特徴とする固体撮像装置の駆動方法。 - 前記正電圧を、前記転送トランジスタのゲート下のチャネル部が反転される電圧とする
ことを特徴とする請求項１８記載の固体撮像装置の駆動方法。 - 前記正電圧を、電源電圧以上とする
ことを特徴とする請求項１８記載の固体撮像装置の駆動方法。 - 前記半導体基板は、前記ウェル領域と同一の導電型で不純物濃度が低いか、または前記ウェル領域と逆の導電型とされ、
前記蓄積領域から溢れ出た電荷を前記半導体基板側に捨てる
ことを特徴とする請求項１８記載の固体撮像装置の駆動方法。 - 前記蓄積領域から溢れ出た電荷を前記転送トランジスタのチャネル部の下側を通して前記ドレイン領域へ流す
ことを特徴とする請求項１８記載の固体撮像装置の駆動方法。 - 前記半導体基板は、前記ウェル領域と同一の導電型で不純物濃度が低いか、または前記ウェル領域と逆の導電型とされ、
前記蓄積領域から溢れ出た電荷を、前記半導体基板側と、前記転送トランジスタのチャネル部下側を通して前記ドレイン領域との双方へ流す
ことを特徴とする請求項１８記載の固体撮像装置の駆動方法。
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