WO2011096207A1 - 固体撮像装置 - Google Patents

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WO2011096207A1
WO2011096207A1 PCT/JP2011/000574 JP2011000574W WO2011096207A1 WO 2011096207 A1 WO2011096207 A1 WO 2011096207A1 JP 2011000574 W JP2011000574 W JP 2011000574W WO 2011096207 A1 WO2011096207 A1 WO 2011096207A1
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楠田　将之
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コニカミノルタオプト株式会社
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    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters

Definitions

  • the present invention relates to a CMOS type solid-state imaging device.
  • a solid-state imaging device including a pixel circuit having a linear log characteristic in which a low luminance side has a linear characteristic and a high luminance side has a logarithmic characteristic is known. .
  • Patent Document 1 includes an embedded photodiode and a transfer transistor that transfers signal charges accumulated in the photodiode to a floating diffusion. By driving the transfer transistor at an intermediate potential during an exposure period, A pixel circuit that realizes linear log characteristics by logarithmically compressing signal charges accumulated in a photodiode is disclosed.
  • the pixel circuit described in Patent Document 1 employs an embedded photodiode, the dark current generated on the surface of the photodiode can be suppressed, and variations in signal components caused by the dark current for each pixel circuit can be suppressed. Can be suppressed. Further, since the pixel circuit of Patent Document 1 removes a noise component by correlated double sampling, kTC noise generated at the time of resetting the floating diffusion can be removed.
  • Patent Document 1 an embedded photodiode is used to suppress dark current generated on the surface of the photodiode, but an intermediate potential is applied to the transfer transistor during the entire exposure period. Has been. Therefore, in Patent Document 1, it is difficult to suppress the dark current generated at the interface between the Si substrate and SiO 2 formed below the gate of the transfer transistor. Therefore, there is room for further improvement in suppressing the dark current generated in the pixel circuit.
  • This invention is providing the solid-state imaging device which can suppress dark current more.
  • a solid-state imaging device is a CMOS solid-state imaging device including a pixel circuit having a linear log characteristic including a linear characteristic and a logarithmic characteristic with an inflection point as a boundary, and the pixel circuit exposes an object.
  • Embedded photoelectric conversion element for storing signal charge
  • floating diffusion for converting signal charge stored by the photoelectric conversion element into a voltage signal
  • signal charge stored by the photoelectric conversion element for the floating diffusion The pixel circuit so that an exposure period in which signal charges are accumulated in the photoelectric conversion element and a transfer period in which the signal charges accumulated in the exposure period are transferred to the floating diffusion are repeated.
  • a control unit for controlling, the control unit divides the exposure period into a plurality of periods, An intermediate potential for driving the pixel circuit with the linear log characteristics is applied to the gate of the transfer transistor in at least one period, and the intermediate voltage is applied to the gate of the transfer transistor in the remaining period of the exposure period.
  • a bias voltage having a voltage value close to the potential in the direction of closing the gate is applied.
  • FIG. 1 is an overall configuration diagram of a solid-state imaging device according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram of a pixel circuit constituting the pixel array unit of FIG. 1.
  • A shows a timing chart of the pixel circuit shown in FIG. 2
  • B is a graph showing photoelectric conversion characteristics of the pixel circuit driven according to the timing chart of (A).
  • FIG. 2 is a circuit diagram of a vertical scanning unit when a circuit of a comparative example is adopted as the vertical scanning unit shown in FIG. 1.
  • 5 is a timing chart showing an operation of the vertical scanning unit shown in FIG. 4.
  • FIG. 2 is a circuit diagram of one column ADC constituting the column ADC array section shown in FIG. 1.
  • FIG. 7 is a timing chart showing an operation of the column ADC shown in FIG. 6.
  • 2 is a timing chart illustrating an outline of operation of the solid-state imaging device illustrated in FIG. 1. It is a circuit diagram of the vertical scanning part by embodiment of this invention. 10 is a timing chart of the vertical scanning unit shown in FIG. 9.
  • FIG. 1 is an overall configuration diagram of a solid-state imaging device according to an embodiment of the present invention.
  • the solid-state imaging device is a column-parallel AD conversion method (column AD conversion method)
  • CMOS Complementary Metal Oxide Semiconductor
  • FIG. 1 is an overall configuration diagram of a solid-state imaging device according to an embodiment of the present invention.
  • the solid-state imaging device is a column-parallel AD conversion method (column AD conversion method)
  • CMOS Complementary Metal Oxide Semiconductor type solid-state imaging device, which includes a pixel array unit 1, a control unit 2, a column An ADC array unit 3, a PLL 5, a temperature sensor 6, a lamp generator 7, a sense amplifier 8, a serializer 9, a clock terminal 11, an image processing unit 12, and an output terminal 13 are provided.
  • the pixel array unit 1 to the output terminal 13 other than the image processing unit 12 are integrated on one chip and constitute a solid-state imaging device.
  • the pixel array unit 1 includes a plurality of pixel circuits GC (see FIG. 2) arranged in a matrix in N (N is a positive integer of 2 or more) rows ⁇ M (M is a positive integer) columns. .
  • the pixel circuits GC are arranged in a matrix of 14 rows ⁇ 18 columns.
  • FIG. 2 is a circuit diagram of the pixel circuit GC shown in FIG.
  • the pixel circuit GC includes a CMOS pixel circuit GC including a photoelectric conversion element PD, a transfer transistor TX, a reset transistor RST, an amplification transistor SF, and a row selection transistor SL.
  • the photoelectric conversion element PD is composed of an embedded photoelectric conversion element, receives light from the subject, and accumulates signal charges corresponding to the received light quantity.
  • the cathode of the photoelectric conversion element PD is connected to the source of the transfer transistor TX.
  • PVSS which is a driving voltage is input to the anode of the photoelectric conversion element PD.
  • the transfer transistor TX is composed of, for example, an n-channel MOS (Metal Oxide Semiconductor) transistor, and transfers the signal charge accumulated by the photoelectric conversion element PD to a floating diffusion (hereinafter referred to as “FD”).
  • the gate of the transfer transistor TX is input with a driving voltage ⁇ TX and is driven by ⁇ TX. By adjusting the voltage of ⁇ TX, an on voltage, an intermediate potential, and a bias voltage are applied to the gate of the transfer transistor TX.
  • the drain of the transfer transistor TX is connected to the FD.
  • the FD accumulates the signal charges transferred from the photoelectric conversion element PD, and converts the accumulated signal charges into a voltage signal having a level corresponding to the magnitude.
  • the reset transistor RST is composed of, for example, an n-channel type MOS transistor, the gate is input with ⁇ RST as a signal for turning on and off the reset transistor RST, the drain is input with a drive voltage PVDD, and the source is FD To the gate of the amplification transistor SF.
  • the reset transistor RST is turned on / off under the control of the vertical scanning unit 21 to reset the FD.
  • PVDD and PVSS are output from a voltage source (not shown), and ⁇ RST is output from the vertical scanning unit 21.
  • the amplification transistor SF is composed of, for example, an n-channel MOS transistor, the gate is connected to the transfer transistor TX and the reset transistor RST via the FD, the drive voltage PVDD is input to the drain, and the source is the row selection transistor SL. It is connected to the. Then, the amplification transistor SF amplifies the pixel signal output from the FD and outputs it to the row selection transistor SL.
  • the row selection transistor SL is composed of, for example, an n-channel type MOS transistor, the gate selection signal ⁇ VSEN is input to the gate, the drain is connected to the amplification transistor SF, and the source is connected to the corresponding column via the vertical signal line L1. Connected to the column ADC. Then, the row selection transistor SL outputs the pixel signal amplified by the amplification transistor SF to the column ADC of the corresponding column via the vertical signal line L1.
  • ⁇ VSEN is output from the vertical scanning unit 21.
  • control unit 2 includes a vertical scanning unit 21, a timing generator 22, and a digital-analog converter (hereinafter referred to as “DAC”) 23.
  • the control unit 2 includes a photoelectric conversion element PD.
  • the pixel circuit GC is controlled so that the exposure period TE in which the signal charges are accumulated and the transfer period TT in which the signal charges accumulated in the exposure period TE are transferred to the FD are repeated.
  • control unit 2 divides the exposure period TE into a plurality of periods, and applies an intermediate potential for driving the pixel circuit GC with linear log characteristics to the gate of the transfer transistor TX in at least one period.
  • a bias voltage having a voltage value in the direction of closing the gate with respect to the intermediate potential is applied to the gate of the transfer transistor TX.
  • the control unit 2 divides one exposure period TE into two periods of a first half period TF and a second half period TB, and in the first half period TF, the gate of the transfer transistor TX A bias voltage VL is applied to the gate electrode, and an intermediate potential VM is applied to the gate of the transfer transistor TX in the latter half period TB.
  • the photoelectric conversion element PD can accumulate signal charges with linear characteristics in the first half period TF, and can accumulate signal charges with linear log characteristics in the second half period TB, and is saturated even when a bright subject is exposed.
  • the signal charge can be accumulated without any change, the linear log characteristic is maintained, and the dynamic range can be secured.
  • the transfer transistor TX is composed of an n-channel MOS transistor, a voltage value lower than the intermediate potential VM may be adopted as the bias voltage VL.
  • the dark current generated at the interface between the substrate layer and the insulating layer below the gate increases as the gate opening increases. Accordingly, by applying a bias voltage VL lower than the intermediate potential VM to the transfer transistor TX in the first half period TF, the opening of the gate of the transfer transistor TX is reduced, and the dark current generated in the transfer transistor TX can be reduced. it can. As a result, the dark current flowing backward from the transfer transistor TX to the photoelectric conversion element PD is further reduced, and the dark current contained in the signal charge accumulated in the photoelectric conversion element PD can be suppressed.
  • the gate of the transfer transistor TX can be completely closed, and the dark current generated in the transfer transistor TX can be further suppressed.
  • the bias voltage VL when a negative value is adopted as the bias voltage VL, holes can be generated under the gate of the transfer transistor TX, and electrons generated under the gate are combined with the holes to disappear, The dark current generated by the transfer transistor TX can be further suppressed. As a result, the dark current flowing backward from the transfer transistor TX to the photoelectric conversion element PD is further reduced, and the dark current included in the signal charge accumulated in the photoelectric conversion element PD can be further suppressed.
  • control unit 2 divides the exposure period TE into two so that the first half period TF and the second half period TB have substantially the same length.
  • ⁇ TX is set to the intermediate potential VM in order to make the photoelectric conversion characteristics of the pixel circuit GC linear characteristics.
  • the linear log characteristic refers to a photoelectric conversion characteristic in which the low luminance side is a linear characteristic and the high luminance side is a logarithmic characteristic at the inflection point.
  • the signal charge has a linear characteristic with respect to the amount of light until the potential of the signal charge accumulated in the photoelectric conversion element PD becomes the intermediate potential VM. Accumulated.
  • the photoelectric conversion element PD accumulates part of the signal charge while leaking to the FD. Accumulate charge.
  • the pixel circuit GC can be given a linear log characteristic.
  • the value of the intermediate potential VM a predetermined value experimentally obtained for realizing the linear log characteristic may be adopted.
  • the value of the bias voltage VL is a preferable value for suppressing dark current, and a predetermined value obtained experimentally may be adopted.
  • the vertical scanning unit 21 cyclically selects the pixel circuits GC in each row constituting the pixel array unit 1 in synchronization with various signals such as a vertical synchronization signal output from the timing generator 22. Thus, the pixel array unit 1 is vertically scanned. In addition, the vertical scanning unit 21 drives each pixel circuit GC by outputting various signals to each pixel circuit GC in the selected row.
  • the timing generator 22 generates timing signals necessary for controlling the solid-state imaging device, such as a vertical synchronization signal and a horizontal synchronization signal, according to the clock signal supplied from the PLL 5, and controls the entire solid-state imaging device. Further, the timing generator 22 includes a register for storing a set value of the timing signal and the like. The register is written with a set value by serial communication with an external device connected via a communication terminal (not shown).
  • the set value includes, for example, a set value for determining values of an on-voltage, an intermediate potential, and a bias voltage for driving a transfer transistor TX (see FIG. 2) described later.
  • the pixel array unit 1 includes, for example, a plurality of types of pixel circuits GC for acquiring pixel signals of a plurality of color components such as R (red), G (green), and B (blue). They are regularly arranged according to a predetermined arrangement method such as an arrangement. Therefore, the timing generator 22 stores in advance a set value that defines an intermediate potential and a bias voltage for each type of the pixel circuit GC in the register, and an intermediate potential and a set value that are defined by the set value according to the type of the pixel circuit GC. The DAC 23 and the vertical scanning unit 21 are controlled so that each pixel circuit GC is driven by the bias voltage.
  • the timing generator 22 stores in advance which type of pixel circuit GC is arranged in each row and each column of the pixel array unit 1. For example, the timing generator 22 selects one row with the vertical scanning unit 21. In this case, it is specified which type of pixel circuit GC is arranged in each column of the row. Then, the timing generator 22 outputs a set value corresponding to the specified type to the DAC 23 for digital / analog conversion. Then, the timing generator 22 outputs the intermediate potential and the bias voltage corresponding to the specified type to the transfer transistor TX of the pixel circuit GC in each column of the row selected by the vertical scanning unit 21. 21 is controlled.
  • each pixel circuit GC can be driven with an appropriate dynamic range according to the type. Further, by driving each pixel circuit GC with a bias voltage corresponding to the type, dark current generated in the transfer transistor TX of each pixel circuit GC can be effectively suppressed.
  • the timing generator 22 changes the intermediate potential of each pixel circuit GC based on the temperature data detected by the temperature sensor 6 so that the variation of the inflection point in each pixel circuit GC is suppressed.
  • the temperature data detected by the temperature sensor 6 is converted to digital by the column ADC array unit 3 and then output to the image processing unit 12.
  • the image processing unit 12 corrects the intermediate potential determined for each type of the pixel circuit GC in accordance with the digitally converted temperature data, and writes a set value that defines the corrected intermediate potential in the register of the timing generator 22.
  • the image processing unit 12 stores in advance a function indicating the relationship between the intermediate potential and the temperature for each type of the pixel circuit GC. Then, the image processing unit 12 determines an intermediate potential corresponding to the temperature detected by the temperature sensor 6 according to this function, and writes a setting value for driving the pixel circuit GC with the intermediate potential in the register.
  • the timing generator 22 drives the transfer transistor TX of the pixel circuit GC according to the set value rewritten by the image processing unit 12. Thereby, the fluctuation
  • a DAC (digital / analog converter) 23 converts a digital signal output from the timing generator 22 into an analog signal and supplies the analog signal to the vertical scanning unit 21.
  • the DAC 23 converts the setting value for defining the intermediate potential and the bias voltage output from the timing generator 22 into an analog signal, generates the intermediate potential and the bias voltage, and supplies the intermediate potential and the bias voltage to the vertical scanning unit 21.
  • the column ADC array unit 3 includes M column ADCs corresponding to the respective columns of the pixel array unit 1 and one column ADC for analog-to-digital conversion of analog temperature data output from the temperature sensor 6. ing.
  • the column ADC is connected to the pixel circuit GC of each column via the vertical signal line L1 corresponding to each column of the pixel array unit 1.
  • the column ADC reads pixel signals from the pixel circuits GC in the row selected by the vertical scanning unit 21, performs correlated double sampling processing and analog-digital conversion processing, and holds the obtained digital video signal.
  • the column drive unit 4 is configured by a shift register, for example.
  • the column driving unit 4 cyclically selects the column ADC of each column by sequentially outputting a column selection signal synchronized with the horizontal synchronization signal output from the timing generator 22 to the column ADC in one horizontal scanning period. To do.
  • the column ADC array unit 3 is horizontally scanned, and digital video signals held by the column ADCs in each column are sequentially output to the sense amplifier 8.
  • the PLL 5 multiplies a clock signal supplied from an external device via the clock terminal 11 and outputs the result to the timing generator 22.
  • a 54 MHz clock signal is supplied to the clock terminal 11, and the PLL 5 multiplies the 54 MHz clock signal by 2 and supplies the 108 MHz clock signal to the timing generator 22.
  • the temperature sensor 6 detects the junction temperature, which is the temperature inside the solid-state imaging device, and outputs analog temperature data proportional to the junction temperature to the column ADC to which the pixel circuit GC is not connected.
  • the rightmost column ADC of the column ADC array unit 3 is employed as the column ADC to which the pixel circuit GC is not connected. Then, the temperature data output from the temperature sensor 6 is output to the rightmost column ADC and subjected to analog-digital conversion.
  • the lamp generator 7 generates a ramp signal and outputs it to each column ADC.
  • the sense amplifier 8 amplifies the digital video signal output from the column ADC array unit 3 via the horizontal signal line L 2 and outputs the amplified signal to the serializer 9.
  • the column ADC generates a 14-bit digital video signal, shifts the phase of each bit signal by 180 degrees, and shifts the phase by 180 degrees and the signal that is not shifted in phase.
  • a total of 28 signals consisting of are output to the sense amplifier 8. Therefore, the total number of horizontal signal lines L2 connecting the column ADC array unit 3 and the sense amplifier 8 is 28.
  • the sense amplifier 8 amplifies the signals flowing through the 28 horizontal signal lines L2, shapes the waveform of each signal, and outputs the waveform to the serializer 9.
  • the serializer 9 is, for example, an LVDS (Low Voltage differential). singalings) standard serializer.
  • the serializer 9 differentially amplifies the signal output in parallel via the 28 horizontal signal lines L2 from the sense amplifier 8 to obtain a 14-bit signal.
  • the serializer 9 converts the 14-bit signal from a parallel signal to a serial signal and outputs the converted signal to the output terminal 13.
  • the output terminal 13 outputs a signal from the serializer 9 to the image processing unit 12.
  • the image processing unit 12 is configured by, for example, a dedicated hardware circuit, and performs various image processing on the video signal output from each column ADC.
  • the image processing unit 12 determines an intermediate potential to be applied to the gate of the transfer transistor TX of each pixel circuit GC in accordance with the temperature data detected by the temperature sensor 6 as described above, and performs inflection. Processing is performed to suppress point fluctuations.
  • FIG. 3A shows a timing chart of the pixel circuit GC.
  • the pixel circuit GC has four periods that are cyclically repeated such as a reset period t0, a noise reading period t1, a transfer period t2 (TT), and a signal reading period t3. Is output.
  • the reset period t0 corresponds to a period from immediately after the end of the signal readout period t3 to just before the start of the noise readout period t1. That is, in the exposure period TE (TE1, TE2), almost the entire period other than the noise reading period t1 and the signal reading period t3 is the reset period t0.
  • ⁇ RST is set to Hi
  • the reset transistor RST is turned on
  • ⁇ VSEN is set to Lo
  • the row selection transistor SL is turned off
  • ⁇ TX is set to the intermediate potential VM.
  • the FD is reset by the reset transistor RST, and the level of the FD is set to PVDD.
  • ⁇ TX is set to the intermediate potential VM, the signal charge leaking from the photoelectric conversion element PD to the FD is discharged from the FD.
  • ⁇ RST is set to Lo
  • ⁇ VSEN is set to Hi
  • ⁇ TX is set to the intermediate potential VM
  • the reset transistor RST is turned off
  • the row selection transistor SL is turned on
  • the transfer transistor TX is driven with the intermediate potential VM. Yes.
  • This noise signal mainly includes kTC noise generated when the FD is reset, and varies for each pixel circuit GC.
  • the FD reset level of the FD since the voltage signal of the FD reset level is read in a state where the FD is not reset by the reset transistor RST in the noise readout period t1, the FD reset level of the FD having variations for each pixel circuit GC is detected. A voltage signal can be accurately output as a noise signal.
  • ⁇ TX is set to the bias voltage VL, the gate of the transfer transistor TX is closed, the exposure of the next frame by the photoelectric conversion element PD is started, and the exposure period TE2 is started.
  • ⁇ RST is set to Lo
  • ⁇ VSEN is set to Hi
  • ⁇ TX is set to the bias voltage VL
  • the signal charge is converted into a voltage signal by the FD
  • the converted voltage signal is read by the amplification transistor SF and the row selection transistor SL.
  • a column ADC takes the difference between the noise signal read in the noise reading period t1 and the noise + video signal read in the signal reading period t3 by correlated double sampling, and converts it into a noise + video signal.
  • the noise component contained is removed, and the video signal is extracted.
  • FIG. 3B is a graph showing the photoelectric conversion characteristics of the pixel circuit GC driven according to the timing chart of FIG. 3B, the vertical axis is a linear axis and indicates a video signal output from the pixel circuit GC, and the horizontal axis is a logarithmic axis and indicates the incident light intensity to the photoelectric conversion element PD.
  • the low luminance region has a linear characteristic and the high luminance region has a log (logarithmic) characteristic at the inflection point P1.
  • the linear characteristic rises in a curve and the log characteristic rises almost linearly because the horizontal axis is a logarithmic axis.
  • FIG. 4 shows a circuit diagram of the vertical scanning unit 21 when the circuit of the comparative example is adopted as the vertical scanning unit 21 shown in FIG.
  • FIG. 4 shows a circuit diagram when the number of rows of the pixel array section 1 is six. Specifically, the circuit groups of the first to sixth rows from the bottom shown in FIG. 4 correspond to the first to sixth rows from the bottom of the pixel array unit 1 shown in FIG.
  • the vertical scanning unit 21 shown in FIG. 4 includes six output units OP1 to OP6 corresponding to each row of the pixel array unit 1, and a shift register SR1 (an example of a first shift register).
  • the shift register SR1 cyclically selects each row of the pixel array unit 1 for each predetermined H period, and outputs a first selection signal (Hi SEL1a to SEL1f) to the output units OP1 to OP6 corresponding to the selected row.
  • the output units OP1 to OP6 each include an AND gate AG and an analog driver AD.
  • the AND gates AG corresponding to the first to sixth rows are described as AND gates AG1 to AG6, respectively.
  • the analog driver AD in each row is distinguished, the analog drivers AD corresponding to the first to sixth rows are described as analog drivers AD1 to AD6, respectively.
  • the shift register SR1 is a 6-bit shift register including six latch units VSR corresponding to each row of the pixel array unit 1. When distinguishing the latch units VSR of each row, the latch units VSR of the first to sixth rows are described as latch units VSR1 to VSR6, respectively.
  • the latch units VSR1 to VSR6 have output terminals connected to the input terminals of the AND gates AG1 to AG6, respectively.
  • a pulse signal VS1 for starting the operation of the shift register SR1 is input to the latch unit VSR1.
  • the pulse signal VS1 is synchronized with the vertical synchronization signal, and rises after a predetermined period has elapsed from the rise of the vertical synchronization signal, for example, and is output from the timing generator 22 shown in FIG.
  • the vertical synchronization signal is a signal for the pixel array unit 1 to define the readout start timing of the pixel signal for one frame.
  • One frame refers to image data composed of pixel signals read by all the pixel circuits GC in N rows and M columns constituting the pixel array unit 1, that is, one piece of image data.
  • the latch unit VSR1 sets the output signal SEL1a to Hi, and outputs the first selection signal to the latch unit VSR2 and the AND gate AG1 in the next stage. Then, when a predetermined H period has elapsed, the latch unit VSR1 sets SEL1a to Lo and ends the output of the first selection signal.
  • the latch unit VSR2 sets the output signal SEL1b to Hi and outputs the first selection signal to the latch unit VSR3 and the AND gate AG2. Then, when the H period has elapsed, the latch unit VSR2 sets SEL1b to Lo and ends the output of the first selection signal.
  • the shift register SR1 sequentially shifts the first selection signal toward the latch units VSR1 to VSR6 in units of H periods.
  • the shift register SR1 receives the pulse signal VS1 again in the latch unit VSR1, and sequentially shifts the first selection signal toward the latch units VSR1 to VSR6 in units of H period.
  • TXin is input to the other input terminal.
  • TXin is output from the timing generator 22, for example, and is a signal whose period from ⁇ TXa to ⁇ TXf is an H period, and rises in synchronization with the rise of each of SEL1a to SEL1f.
  • Analog driver AD is connected to the output terminal of AND gate AG in the corresponding row.
  • the analog driver AD receives the ON voltage VH and the intermediate potential VM.
  • the analog driver AD outputs an ON voltage VH when a Hi signal is input from the AND gate AG, and outputs an intermediate potential VM when a Lo signal is input from the AND gate AG.
  • the ON voltage VH and the intermediate potential VM are output from the DAC 23.
  • the analog driver AD is connected to the pixel circuit GC in each row of the pixel array unit 1 in the corresponding row.
  • the analog driver AD1 when the Hi signal is input from the AND gate AG1, the analog driver AD1 outputs the ON voltage VH to the gates of the transfer transistors TX of the M pixel circuits GC in the first row of the pixel array unit 1, and the AND driver AG1
  • the intermediate potential VM is output to the gates of the transfer transistors TX of the M pixel circuits GC in the first row of the pixel array unit 1.
  • FIG. 5 is a timing chart showing the operation of the vertical scanning unit 21 shown in FIG.
  • the pulse signal VS1 is input to the latch unit VSR1 every 6H period.
  • the shift register SR1 sequentially sets SEL1a to SEL1f to Hi in units of H periods.
  • ⁇ TXa changes from VM to VH when SEL1a becomes Hi, and outputs the ON voltage VH to the gate of the transfer transistor TX of the pixel circuit GC in the first row.
  • the transfer period TT of the pixel circuit GC in the first row is started.
  • the transfer period TT ends and the exposure period TE starts, and the transfer transistor TX of the pixel circuit GC in the first row is driven with the intermediate potential VM.
  • the pixel circuit GC in the first row can accumulate signal charges with linear log characteristics.
  • ⁇ TXb changes from VM to VH when SEL1b becomes Hi, and outputs the ON voltage VH to the gate of the transfer transistor TX of the pixel circuit GC in the second row. Thereby, the transfer period TT of the pixel circuit GC in the second row is started.
  • ⁇ TXb becomes VM in accordance with Lo of TXin
  • the transfer period TT ends and the exposure period TE starts, and the transfer transistor TX of the pixel circuit GC in the second row is driven with the intermediate potential VM.
  • the pixel circuits GC in the second row can accumulate signal charges with linear log characteristics.
  • ⁇ TXc to ⁇ TXf sequentially become VH according to Hi of SEL1c to SEL1f, and the transfer period of the pixel circuits GC in the third to sixth rows is started.
  • the transfer transistors TX of the pixel circuits GC in the third to sixth rows are driven with the intermediate potential VM.
  • the pixel circuits GC in the third to sixth rows have linear log characteristics.
  • FIG. 6 is a circuit diagram of one column ADC constituting the column ADC array unit 3 shown in FIG.
  • the column ADC includes a column amplifier 10, a clamp unit 20, a comparator unit 30, an LCK latch circuit 40, a latch unit 50, a successive approximation signal generation unit 60, an SA register 70, a noise level limiting transistor 80, and a dark current removal unit 90. ing.
  • ⁇ GainA, ⁇ GainB, ⁇ GainC, ⁇ ARST, ⁇ CL, ⁇ SH, ⁇ CMP, ⁇ CRST1, and ⁇ CRST2 indicate control signals, and are output from the timing generator 22, for example.
  • VRAMP indicates a ramp signal and is output from the ramp generator 7.
  • the column amplifier 10 performs amplification processing on the pixel signal Video output from the pixel array unit 1 while performing correlated double sampling processing, and removes a noise signal from the pixel signal Video.
  • the column amplifier 10 includes an operational amplifier A10, capacitors CA, CB, CC, and CF, and switches SWA, SWB, SWC, and SW11.
  • Capacitors CA, CB, and CC are connected to the negative terminal side of the operational amplifier A10 via switches SWA, SWB, and SWC.
  • the capacitor CF is a feedback capacitor provided between the input and output terminals of the operational amplifier A10.
  • the switch SWA is a switch for connecting the capacitor CA to the operational amplifier A10.
  • the capacitor CA is disconnected from the negative terminal of the operational amplifier A10.
  • the switches SWB and SWC are switches for connecting the capacitors CB and CC to the operational amplifier A10.
  • the clamp unit 20 is provided on the output terminal side of the column amplifier 10 and clamps the black level of AOUT that is a signal output from the column amplifier 10 to a clamp voltage VCL that is a predetermined constant voltage.
  • the switch SW22 has one end connected to the capacitor C21 and the other end connected to the comparator unit 30 via the capacitor C22.
  • the capacitor Cx has one end connected to the capacitor C21 and the other end grounded to hold AOUT.
  • the comparator unit 30 includes switches SW31 and SW32, a capacitor C31, and comparators A31 and A32.
  • the switch SW23 is connected to the negative terminal of the comparator A31 via the capacitor C22.
  • the switch SW23 is turned on, and VRAMP is input to the negative terminal of the comparator A31.
  • it becomes Lo it turns off and VRAMP is not input to the minus terminal of the comparator A31.
  • the video signal is AD converted into an upper bit group of upper 4 bits and a lower bit group of lower 10 bits.
  • the column ADC performs AD conversion on the upper bit group by the successive approximation AD conversion method, and AD converts the lower bit group by the integration AD conversion method.
  • the switch SW31 is connected between the input and output terminals of the comparator A31.
  • the comparator A31 is reset, and the negative terminal of the comparator A31 and the output terminal of the comparator A31
  • the potential is set to a predetermined reset level (hereinafter referred to as “VOPC”). Note that VOPC is always applied to the plus terminal of the comparator A31.
  • Comparator A31 compares the signal input to the negative terminal (hereinafter referred to as “CIN”) with VOPC. When CIN exceeds VOPC, the output signal is inverted to a low level, and when CIN falls below VOPC, Invert the output signal to high level.
  • CIN negative terminal
  • the comparator A32 is reset, and the negative terminal of the comparator A32 and the output terminal of the comparator A32 are connected.
  • the potential is set to VOPC which is a reset level. Note that VOPC is always applied to the plus terminal of the comparator A32.
  • the comparator A32 has a negative terminal connected to the comparator A31 via the capacitor C31, and when the output signal from the comparator A31 exceeds VOPC, the output signal (hereinafter referred to as “COUT”) is inverted to Lo and the comparator A31. When the output signal from VOPC falls below VOPC, COUT is inverted to Hi.
  • the LCK latch circuit 40 latches a value of 1 by default, and in the first TSA for determining D1, if COUT does not invert, 1 is latched by the latch circuit 51 of D1, and COUT Is inverted, the 0 is latched by the latch circuit 51 of D1.
  • the LCK latch circuit 40 causes the latch circuit 51 of D2 to latch 1 if the value of 1 is latched when COUT is not inverted. If the value is latched, 0 is latched by the latch circuit 51 of D2.
  • the LCK latch circuit 40 inverts 1 if the value of 1 is latched, latches 0, and causes the latch circuit 51 of D2 to latch 0. If the value of 0 is latched, 0 is inverted, 1 is latched, and 1 is latched by the latch circuit 51 of D2. Similarly for D3 and D4, the LCK latch circuit 40 determines the value of the bit.
  • the upper bit values D1 to D4 are determined by a successive approximation type, but when the magnitude relationship between CIN and VOPC input to the comparator unit 30 is delicate, COUT changes toward the end of the TSA. Such a situation can occur.
  • the capacitive load from the output terminal of the comparator A32 to the latch unit 50 is not equal to the capacitive load from the output terminal of the comparator A32 to the SA register 70.
  • the capacitive load is large and the propagation delay amount is also large.
  • the LCK latch circuit 40 is required. That is, the LCK latch circuit 40 is driven by ⁇ LCK, and as shown in FIG. 7, ⁇ LCK is a pulse signal having a slightly shorter period of Hi than TSA, so that the inversion of COUT just before the end of TSA is reversed by the SA register 70 and the latch. The same value can be latched in the latch unit 50 and the SA register 70 without being propagated to the unit 50. As a result, the black spot noise and white spot noise described above can be prevented from appearing in the output image.
  • the counter 100 is constituted by, for example, a 10-bit counter provided in the timing generator 22 shown in FIG. 1. After the input to the comparator unit 30 of VRAMP is started, CIN reaches VOPC and COUT is inverted. And the count value is latched by ten latch circuits 51 that latch as D5 to D14.
  • the successive approximation signal generator 60 includes capacitors C1 to C4 as successive approximation capacitors and switches SW1 to SW4. Capacitors C1 to C4 output signals having different levels to the column amplifier 10 corresponding to the respective bits of the upper bit group. Specifically, one end of each of the capacitors C1 to C4 is connected to a voltage source (not shown) that outputs a reference voltage (hereinafter referred to as “VREF”) via the switches SW1 to SW4, and the other end is connected to the operational amplifier A10. Is connected to the negative terminal.
  • a voltage source not shown
  • VREF reference voltage
  • the capacitors C1 to C4 correspond to D1 to D4, where each bit of the upper bit group is D1 to D4 in order from the most significant bit.
  • ⁇ SA1 to ⁇ SA4 are output by the SA register 70.
  • the SA register 70 sequentially switches the connection relationship between the capacitors C1 to C4 and the column amplifier 10, and based on the LOUT output from the comparator unit 30, the value of the upper bits (D1) of the video signal by the successive approximation AD conversion method To D4).
  • the SA register 70 sequentially connects the capacitors C1 to C4 to the column amplifier 10 in the descending order of capacity, and the LOUT when the capacitor C1 to C4 is connected to the column amplifier 10 is one of the capacitors C1 to C4. Based on the presence or absence of inversion, whether to maintain the connection of the one capacitor to the column amplifier 10 is determined, and the value of the bit corresponding to the one capacitor is determined.
  • the SA register 70 sequentially connects the capacitors C2 to C4 to the column amplifier 10, and when LOUT when a certain capacitor is connected is inverted, the bit value corresponding to the one capacitor is increased by one.
  • the connection of the one capacitor to the column amplifier 10 is maintained, and the one capacitor corresponds to the one capacitor.
  • the connection of the one capacitor to the column amplifier 10 is cut off.
  • the SA register 70 operates in the same manner as the LCK latch circuit 40, and turns on and off the switches SW1 to SW4 according to the latched values of D1 to D4.
  • the noise level limiting transistor 80 is configured by, for example, an n-channel MOS transistor in which ⁇ CLIP that is a driving signal is input to the gate, VDD is input to the drain, and the source is connected to the input side of the column amplifier 10. . Then, as shown in FIG. 7, the noise level limiting transistor 80 is driven by ⁇ CLIP set to an intermediate potential in the noise readout period, and suppresses the black / white reversal phenomenon that occurs when an extremely bright subject is exposed. .
  • the black-and-white reversal phenomenon means that when an extremely bright subject is exposed, the reset of the FD is not successful, and the level of the noise signal that should originally be a high potential is lowered. This is a phenomenon in which the video signal obtained is low, and an extremely bright subject that should be reproduced brightly is reproduced darkly.
  • the transfer transistor TX is driven at the intermediate potential VM
  • the photoelectric conversion element PD continues to be exposed. Therefore, when an extremely bright subject is exposed, the FD has a photoelectric conversion element. Signal charge flows from the PD. In this case, the level of the noise signal read during the noise reading period is greatly reduced from the assumed level. For this reason, when correlated double sampling processing is performed using a noise signal whose level has been reduced, an extremely bright subject is reproduced darkly, resulting in a black and white reversal phenomenon.
  • ⁇ CLIP is output from the timing generator 22 and does not become Hi completely, but drives the noise level limiting transistor 80 with an intermediate potential determined according to a set value stored in advance in a register in the timing generator 22.
  • ⁇ CLIP is generated by converting the set value stored in the register of the timing generator 22 shown in FIG. 1 into an analog signal by the DAC 23.
  • the pulse height of ⁇ CLIP is such that a high-level noise signal output from the pixel circuit GC is not reset by the noise level limiting transistor 80 when an object in a normal luminance range in which the black and white inversion phenomenon does not occur is exposed.
  • the noise level limiting transistor 80 resets a noise signal having a low level that is output from the pixel circuit GC when an extremely high-brightness subject that has a black / white reversal phenomenon is exposed. Is set to the specified level.
  • the noise signal when the level of the noise signal is equal to or higher than a certain value, the noise signal is input to the column amplifier 10 as it is, and when the level of the noise signal is equal to or lower than the certain value, the level of the noise signal is reduced to the noise level limiting transistor.
  • the signal is raised by 80 and inputted to the column amplifier 10.
  • the high-potential noise signal that has been raised to a certain value by the noise level limiting transistor 80 is used without using the noise signal that has decreased at the time of ultra-high luminance, the black and white generated by the correlated double sampling processing is used. Inversion can be suppressed.
  • a plurality of setting values are prepared, and an intermediate potential for driving the noise level limiting transistor 80 so that an appropriate setting value is selected from the plurality of setting values according to the luminance of the subject, for example. You may comprise so that can be selected suitably.
  • the dark current removing unit 90 inputs an offset signal for removing the dark current component included in the noise + video signal to the column amplifier 10 in the signal reading period.
  • the dark current removing unit 90 includes a switch SW5 and a capacitor C5.
  • One end of the switch SW5 is input VOFST, which is a control signal for generating an offset signal, and the other end is connected to the negative terminal of the operational amplifier A10 via the capacitor C5.
  • VOFST is generated by converting the set value set by the timing generator 22 into an analog signal by the DAC 23.
  • ⁇ OFST is output to the column ADC via the DAC 23 under the control of the timing generator 22.
  • the level of the noise signal is a voltage level at the time of resetting, the value is determined irrespective of the dark current, but the noise + video signal includes a dark current component.
  • the noise + video signal has a lower voltage level than the noise signal. Therefore, when correlated double sampling is performed by the column ADC, data corresponding to the dark current component is output from the column ADC due to the noise + dark current component included in the video signal, even in the dark state. That is, data that is output when a bright subject is exposed is output from the column ADC.
  • the dark current removing unit 90 subtracts the dark current component from the noise + video signal before the correlated double sampling process is executed, and even when the dark current component increases, a bright subject is exposed in the dark. This prevents the output of data from the column ADC.
  • ⁇ OFST is Hi during a period from the start time of the upper A / D conversion period in the signal readout period (Noise + Signal) to the time T5 when the input of VRAMP is started.
  • the operation of the dark current removing unit 90 will be briefly described. It can be said that the operation is to always depress AOUT while ⁇ OFST is Hi and remove the dark current component from AOUT.
  • the dark current component can be removed from the noise + video signal by VOFST, C5, and CF.
  • the dark current removing unit 90 is connected to the input side of the column amplifier 10, and performs processing on the analog state noise + video signal before A / D conversion. For this reason, even if the dark current component is 0.2 V as described above, the VOFST is adjusted so that the dark current component for 0.2 V is offset from the noise + video signal. The loss of 0.2V can be eliminated.
  • the timing generator 22 may determine a set value for defining VOFST according to the temperature data detected by the temperature sensor 6.
  • the value of VOFST corresponding to the value of the temperature data may be determined using a predetermined function that defines the relationship between temperature and VOFST.
  • the timing generator 22 drives the dark current removing unit 90 only when, for example, the temperature of the pixel array unit 1 rises so that the influence of the dark current can no longer be ignored. In other cases, the timing generator 22 removes the dark current.
  • the unit 90 may not be driven.
  • FIG. 7 is a timing chart showing the operation of the column ADC.
  • SWA and SWB are turned on, capacitors CA and CB are connected to operational amplifier A10, and capacitor CC is not connected to operational amplifier A10.
  • the noise signal Noise is sampled and held by the capacitors CA and CB.
  • a noise + video signal (Noise + Signal) is output as a pixel signal Video from the pixel array unit 1 through the vertical signal line L1.
  • the noise + video signal is lower in potential than the noise signal by the video component included in the noise + video signal.
  • the output signal AOUT of the column amplifier 10 increases from VOPA by Signal ⁇ ((CA + CB) / CF) according to the magnitude of the video component (Signal).
  • ⁇ SA1 Hi
  • the capacitor C1 is connected to the column amplifier 10
  • the potential input to the column amplifier 10 increases only by VREF ⁇ C1
  • AOUT decreases by VREF ⁇ (C1 / CF).
  • the LCK latch circuit 40 latches 1 because CIN> VOPC and COUT is not inverted.
  • FIG. 8 is a timing chart showing an outline of the operation of the solid-state imaging device shown in FIG. VD shown in FIG. 8 is a vertical synchronizing signal, and is a Lo active signal that becomes Lo once in one frame period.
  • the pixel array unit 1 has N rows, one frame period is equal to an N ⁇ H period.
  • VS1 graduated to VD indicates the timing when VS1 shown in FIG. 10 rises to Hi.
  • the transfer period TT starts, and when the transfer period TT ends, the period until VS1 rises to Hi next becomes the exposure period TE. Thereafter, the pixel circuit GC in the first row repeats the transfer period TT and the exposure period TE.
  • the transfer period TT of the pixel circuit GC in the second row starts.
  • the transfer period TT ends, the H period rises after VS1 rises to Hi next.
  • the exposure period TE is until the elapsed time.
  • the pixel circuit GC in the second row repeats the transfer period TT and the exposure period TE.
  • the pixel circuits GC in the third and subsequent rows also sequentially repeat the transfer period TT and the exposure period TE following the pixel circuit GC in the second row.
  • the exposure period TE of each row is divided into two, the negative bias voltage VL is applied to the transfer transistor TX in the first half period TF, and the intermediate potential VM is applied to the transfer transistor TX in the second half period TB.
  • the pixel circuit GC in the first row is assigned the reset period t0 and the noise readout period t1 shown in FIG. 3, and the FD is reset.
  • the noise signal is output to the column ADC.
  • the pixel circuit GC in the second row is assigned the reset period t0 and the noise readout period t1 shown in FIG. 3 until the H period elapses after VS1 rises, the FD is reset, and the noise signal Is output to the column ADC.
  • the intermediate potential VM is always applied to the gate of the transfer transistor TX, and the transfer gate is half open.
  • a negative bias is applied to the transfer transistor in the CCD image sensor. It is known that dark current generated at the interface between the substrate layer and the insulating layer of the gate of the transfer transistor can be reduced.
  • the signal charge transfer method is completely different between the CCD image sensor and the CCD image sensor, the dark current generated in the transfer transistor TX is simply applied to the CMOS image sensor using the method used in the CCD image sensor. It is difficult to achieve both reduction and expansion of the dynamic range.
  • the transfer transistor TX is driven with the negative bias voltage VL in the first half period TF of the exposure period TE, and is generated at the interface between the substrate layer and the insulating layer below the gate of the transfer transistor TX. Dark current is reduced.
  • the transfer transistor TX is driven at the intermediate potential VM in the second half period TB of the exposure period TE, thereby logarithmically compressing the photoelectric conversion element PD, realizing a high dynamic range, and reducing the dark current. Both reduction and dynamic range expansion are achieved.
  • the dark current generated in the transfer transistor TX can be reduced according to the length of the first half period TF, which is a period during which the negative bias voltage VL is applied.
  • the length of the first half period TF is set to about 1 ⁇ 2 of the exposure period TE, the dark current can be reduced to about 1 ⁇ 2.
  • FIG. 9 shows a circuit diagram of the vertical scanning unit 21 according to the embodiment of the present invention.
  • FIG. 10 shows a timing chart of the vertical scanning unit 21 shown in FIG.
  • FIG. 10 shows a circuit diagram in the case where the number of rows of the pixel array section 1 is six. Specifically, the circuit groups of the first to sixth rows from the bottom shown in FIG. 10 correspond to the first to sixth rows from the bottom of the pixel array section 1 shown in FIG.
  • the vertical scanning unit 21 shown in FIG. 9 further includes a shift register SR2 (an example of a second shift register) and selectors SEL1 to SEL6 with respect to the vertical scanning unit 21 of the comparative example shown in FIG.
  • SR2 an example of a second shift register
  • selectors SEL1 to SEL6 with respect to the vertical scanning unit 21 of the comparative example shown in FIG.
  • FIG. 9 the description of the same parts as those in FIG. 4 is omitted.
  • the shift register SR2 cyclically selects each row of the pixel array section 1 by a predetermined H period with a delay of a predetermined period (eg, 3H period) with respect to the shift register SR1, and selectors SEL1 to SEL1 to SEL1 corresponding to the selected row.
  • the second selection signals (Hi SEL2a to SEL2f) are output to the SEL6 and the output units OP1 to OP6.
  • the selectors SEL1 to SEL6 receive the bias voltage VL from the DAC 23, for example, during the period from when the first selection signal is input until the next second selection signal is input. Are output to the output units OP1 to OP6. On the other hand, the selectors SEL1 to SEL6 output the intermediate potential VM to the output units OP1 to OP6 of the corresponding row during a period from when the second selection signal is input until the next first selection signal is input.
  • the output units OP1 to OP6 output the on-voltage VH to the gates of the transfer transistors TX of the pixel circuits GC in the corresponding row in a predetermined period shorter than the H period after the first selection signal is input, and in other periods
  • the bias voltage VL or the intermediate potential VM output from the selectors SEL1 to SEL6 is output to the gate.
  • the output units OP1 to OP6 include an AND gate AG and an analog driver AD.
  • SEL1x indicates a signal output from the latch unit VSR of a certain x row.
  • the analog driver AD of each row When the Hi signal is input from the AND gate AG of the corresponding row, the analog driver AD of each row outputs the ON voltage VH to the gate of the transfer transistor TX of the pixel circuit GC of the corresponding row.
  • the analog driver AD of each row when the Lo signal is input from the AND gate AG of the corresponding row, the analog driver AD of each row is connected to the gate of the transfer transistor TX of the pixel circuit GC of the corresponding row from the selectors SEL1 to SEL6 of the corresponding row.
  • the output bias voltage VL or intermediate potential VM is output.
  • the shift register SR2 is a 6-bit shift register including six latch units VSR corresponding to each row of the pixel array unit 1. In order to distinguish the latch units VSR in each row, the latch units VSR in the first to sixth rows are described as latch units VSR11 to VSR16.
  • the latch units VSR11 to VSR16 have output terminals connected to the input terminals of the selectors SEL1 to SEL6 in the corresponding row.
  • a pulse signal VS2 for starting the operation of the shift register SR2 is input to the latch unit VSR11.
  • the pulse signal VS2 is a signal that rises, for example, after a lapse of 3H period from the rising time of the pulse signal VS1, and is output from the timing generator 22 shown in FIG. 1, for example.
  • the length of the first half period TF and the second half period TB can be adjusted by adjusting the rising timing of the pulse signal VS2.
  • the pulse signal VS2 is raised from the pulse signal VS1 after n (n is an integer of 1 to 5) ⁇ H period
  • the first half period TF is adjusted to a period obtained by subtracting the transfer period TT from the n ⁇ H period.
  • the second half period TB can be adjusted to 6H period ⁇ n ⁇ H period.
  • the numbers surrounded by circles indicate what number of H periods the H period corresponds to when the pulse signal VS ⁇ b> 1 becomes Hi.
  • the pulse signal VS1 is set to Hi
  • the Hi SEL1a is output from the latch unit VSR1
  • the first selection signal in the first row is output.
  • the AND gate AG1 outputs a Hi signal to the analog driver AD1.
  • the transfer transistor TX of the pixel circuit GC in the first row is driven by the on-voltage VH and the gate is fully opened, and the signal charge accumulated in the photoelectric conversion element PD is transferred to the FD.
  • SEL1c to SEL1f are sequentially set to Hi and the transfer period TT of the 3rd to 6th lines is executed in the same manner as the 1st and 2nd lines, and the first half of the 3rd to 6th lines.
  • the period TF is started.
  • the pulse signal VS2 is set to Hi
  • the Hi SEL2a is output from the latch unit VSR11
  • the second selection signal in the first row is output.
  • next pulse signal VS1 becomes Hi
  • the second half period TB of the first row is ended, and the transfer period TT of the first row is started.
  • ⁇ TX is not set to the intermediate potential VM, but is set to the bias voltage VL.
  • the bias voltage VL is a negative voltage.
  • the gate of the transfer transistor TX is completely closed, so that the pixel circuit GC is driven with linear characteristics and the dynamic range cannot be expanded.
  • the pulse signal VS2 is set to Hi after a period of 3H since the pulse signal VS1 is set to Hi.
  • ⁇ TXa is set to VM, and the transfer transistor TX in the first row is driven with the intermediate potential VM.
  • the signal charge accumulated in the photoelectric conversion element PD is logarithmically compressed, and the pixel circuit GC can be driven with linear log characteristics, thereby reducing dark current and expanding dynamic range. Can be achieved.
  • the bias voltage VL and the intermediate potential VM are switched every half period, but the present invention is not limited to this.
  • the period during which the pixel circuit GC is driven with the linear log characteristic in one frame period is about 1 ⁇ 2, which is shorter than the vertical scanning unit 21 of the comparative example shown in FIG. Since the pixel circuit GC shown in FIG. 2 is driven as shown in FIG. 3A, the integration time is lost with respect to the light in the log region, and as a result, the driving time of the linear log characteristic becomes 1 ⁇ 2. There is no problem.
  • the pixel circuit GC can output a pixel signal having a linear characteristic when the exposure period TE ends when the amount of incident light is small.
  • the transfer transistor TX is driven by the bias voltage VL during the first half of the exposure period TE, the gate of the transfer transistor TX is closed. Therefore, signal charges are accumulated in the photoelectric conversion element PD with linear characteristics. In some cases, the photoelectric conversion element PD may be saturated in the first half of the period.
  • the linear log characteristic can be realized even if the period of the linear log characteristic is a part of the exposure period TE.
  • the exposure period TE is divided into two periods of the first half period TF and the second half period TB, and the negative bias voltage VL is applied to the gate of the transfer transistor TX in the first half period TF. ing. Therefore, dark current generated at the interface between the substrate layer and the insulating layer below the gate of the transfer transistor TX can be suppressed as compared with the case where the entire exposure period TE is driven by the intermediate potential VM.
  • the exposure period TE is divided into two periods, a first half period TF and a second half period TB, but the present invention is not limited to this. That is, the exposure period TE may be divided into three or more periods, the pixel circuit GC may be driven with the bias voltage VL in at least one period, and the pixel circuit GC may be driven with the intermediate potential VM in the remaining period.
  • a period in which the pixel circuit GC is driven with the intermediate potential VM and a period in which the pixel circuit GC is driven with the bias voltage VL may appear alternately.
  • the bias voltage VL has a negative voltage value, but the present invention is not limited to this. That is, as long as it has a voltage value equal to or lower than the intermediate potential VM, even a positive voltage value can be adopted as the voltage value of the bias voltage VL.
  • an n-channel MOS transistor is employed as the transfer transistor TX.
  • the present invention is not limited to this, and a p-channel MOS transistor may be employed.
  • the positive bias voltage VL is applied to suppress the dark current in the first half period TF, and the second half period.
  • a negative intermediate potential VM may be applied so that the gate of the transfer transistor TX is opened by half and the linear log characteristic is realized.
  • a negative voltage value may be adopted as the bias voltage VL as long as the voltage value is larger than the intermediate potential VM.
  • a solid-state imaging device is a CMOS-type solid-state imaging device including a pixel circuit having a linear log characteristic including a linear characteristic and a logarithmic characteristic with an inflection point as a boundary.
  • An embedded photoelectric conversion element that exposes a subject and accumulates signal charge, a floating diffusion that converts signal charge accumulated by the photoelectric conversion element into a voltage signal, and signal charge accumulated by the photoelectric conversion element
  • a transfer transistor for transferring to the floating diffusion, and an exposure period for storing the signal charge in the photoelectric conversion element and a transfer period for transferring the signal charge stored in the exposure period to the floating diffusion are repeated.
  • a control unit that controls the pixel circuit; and the control unit divides the exposure period into a plurality of periods.
  • An intermediate potential for driving the pixel circuit with the linear log characteristics is applied to the gate of the transfer transistor in at least one period, and the gate of the transfer transistor is applied to the gate of the transfer transistor in the remaining period of the exposure period.
  • a bias voltage having a voltage value in a direction of closing the gate with respect to an intermediate potential is applied.
  • the exposure period is divided into a plurality of periods, and an intermediate potential for driving the pixel circuit with linear log characteristics is applied to the gate of the transfer transistor in at least one divided period. Therefore, the pixel circuit can have a linear log characteristic, and the dynamic range of the pixel circuit can be expanded.
  • a bias voltage having a voltage value in a direction of closing the gate with respect to the intermediate potential is applied to the gate of the transfer transistor. Therefore, dark current generated at the interface between the substrate layer and the insulating layer below the gate electrode of the transfer transistor can be suppressed as compared with the case where the entire exposure period is driven at an intermediate potential.
  • the dark current tends to increase as the gate opening increases, but the transfer is performed so that the gate is closed in a part of the exposure period, compared to the case of being driven at an intermediate potential. Since the transistor is driven, dark current generated in the transfer transistor can be suppressed accordingly.
  • control unit divides the exposure period into two periods, a first half period and a second half period.
  • control unit applies the bias voltage to the gate in the first half period, and applies the intermediate potential to the gate in the second half period.
  • the transfer transistor is driven by the bias voltage in the first half of one exposure period and is driven by the intermediate potential in the second half of one exposure period, so that a dynamic range can be ensured.
  • the photoelectric conversion element can accumulate the signal charge with the linear characteristic in the first half period and the signal charge with the linear log characteristic in the second half period. It becomes possible. As a result, even when a bright subject is exposed, signal charges can be accumulated without saturation, linear log characteristics can be maintained, and a dynamic range can be secured.
  • the pixel circuit is arranged in a matrix with N (N is an integer of 2 or more) rows ⁇ M (M is a positive integer) column, and constitutes a pixel array unit.
  • a vertical scanning unit that cyclically selects each row of the pixel array unit, wherein the vertical scanning unit includes N output units corresponding to each row of the pixel array unit, and N units corresponding to each row of the pixel array unit;
  • the first shift register that cyclically selects each row of the pixel array unit for each predetermined H period, outputs a first selection signal to the selector and output unit corresponding to the selected row, and the first shift
  • Each row of the pixel array section is cyclically selected for each H period with a delay of n (n is an integer not less than 1 and not more than N ⁇ 1) ⁇ H from the register, and a selector and an output corresponding to the selected row Outputs the second selection signal to the unit
  • a second shift register, and each selector outputs the bias voltage to an output section of a
  • the intermediate potential is output to the output unit of the corresponding row during a period from when the second selection signal is input until the next first selection signal is input, and each output unit receives the first selection signal
  • An ON voltage is output to the gate of the transfer transistor of the pixel circuit in the corresponding row in a predetermined period shorter than the H period from the input, and the bias voltage output from the selector to the gate or the other in the other period It is preferable to output an intermediate potential.
  • the output timing of the second selection signal can be changed by setting n in each pixel circuit, and the length of the second half period can be adjusted in units of H periods.
  • Each output unit includes an AND gate and an analog driver, and each AND gate outputs a high-level signal to the analog driver in the corresponding row in the predetermined period after the first selection signal is input.
  • each analog driver When a high level signal is input from the AND gate of the corresponding row, each analog driver outputs the ON voltage to the gate of the transfer transistor of the pixel circuit of the corresponding row, and from the AND gate of the corresponding row.
  • a low level signal it is preferable that the bias voltage or the intermediate potential output from the selector is output to the gate.
  • the output unit is configured by an analog driver, the on voltage, the bias voltage, and the intermediate potential can be easily switched.
  • the transfer transistor is an n-channel transistor, and the bias voltage is a negative voltage.
  • the transfer transistor is an n-channel transistor, it is possible to generate holes below the gate of the transfer transistor by applying a negative bias voltage to the gate of the transfer transistor. It becomes. As a result, electrons generated at the gate are combined with holes and disappear, and the dark current can be further suppressed.

Abstract

　制御部２は、光電変換素子ＰＤに信号電荷を蓄積させる露光期間ＴＥと、露光期間ＴＥで蓄積された信号電荷をＦＤに転送する転送期間ＴＴとが繰り返されるように画素回路ＧＣを制御する。そして、制御部２は、露光期間ＴＥを前半期間ＴＦと後半期間ＴＢとの２つの期間に分割し、前半期間ＴＦにおいて、転送トランジスタＴＸのゲートに、負のバイアス電圧を印加し、後半期間ＴＢにおいて、転送トランジスタＴＸのゲートに、画素回路ＧＣをリニアログ特性で駆動させるための中間電位ＶＭを印加する。

Description

固体撮像装置
　本発明は、ＣＭＯＳ型の固体撮像装置に関するものである。
　近年、ダイナミックレンジの拡大を図るために、変曲点を境に低輝度側が線形特性であり、高輝度側が対数特性であるリニアログ特性を有する画素回路から構成される固体撮像装置が知られている。
　例えば、特許文献１には、埋め込み型のフォトダイオードと、フォトダイオードに蓄積された信号電荷をフローティングディフュージョンに転送する転送トランジスタとを備え、露光期間中に転送トランジスタを中間電位で駆動することで、フォトダイオードに蓄積された信号電荷を対数的に圧縮し、リニアログ特性を実現する画素回路が開示されている。
　特許文献１記載の画素回路は、埋め込み型のフォトダイオードを採用しているため、フォトダイオード表面で発生する暗電流を抑制することができ、画素回路毎の暗電流に起因する信号成分のバラツキを抑制することができる。また、特許文献１の画素回路は、相関二重サンプリングにより、ノイズ成分を除去しているため、フローティングディフュージョンのリセット時に発生するｋＴＣノイズを除去することができる。
　しかしながら、特許文献１では、埋込型のフォトダイオードを採用することで、フォトダイオード表面に発生する暗電流の抑制が図られているが、露光期間の全期間において、転送トランジスタに中間電位が印加されている。そのため、特許文献１では、転送トランジスタのゲートの下部に形成されたＳｉ基板とＳｉＯ２との界面で発生する暗電流を抑制することが困難である。したがって、画素回路で発生する暗電流を抑制するには更に改善の余地がある。
特開２００６－５０５４４号公報
　本発明は、暗電流をより多く抑制することができる固体撮像装置を提供することである。
　本発明の一局面による固体撮像装置は、変曲点を境に線形特性と対数特性とからなるリニアログ特性の画素回路を備えるＣＭＯＳ型の固体撮像装置であって、前記画素回路は、被写体を露光して信号電荷を蓄積する埋込型の光電変換素子と、前記光電変換素子により蓄積された信号電荷を電圧信号に変換するフローティングディフュージョンと、前記光電変換素子により蓄積された信号電荷を前記フローティングディフュージョンに転送する転送トランジスタとを備え、前記光電変換素子に信号電荷を蓄積させる露光期間と、前記露光期間で蓄積された信号電荷を前記フローティングディフュージョンに転送する転送期間とが繰り返されるように前記画素回路を制御する制御部を備え、前記制御部は、前記露光期間を複数の期間に分割し、少なくとも１つの期間において、前記転送トランジスタのゲートに、前記画素回路を前記リニアログ特性で駆動させるための中間電位を印加し、前記露光期間の残りの期間において、前記転送トランジスタのゲートに、前記中間電位よりも前記ゲートを閉める方向の電圧値を有するバイアス電圧を印加する。
本発明の実施の形態による固体撮像装置の全体構成図である。 図１の画素アレイ部を構成する画素回路の回路図である。 （Ａ）は図２に示す画素回路のタイミングチャートを示し、（Ｂ）は（Ａ）のタイミングチャートに従って駆動される画素回路の光電変換特性を示したグラフである。 図１に示す垂直走査部として比較例の回路を採用した場合の垂直走査部の回路図である。 図４に示す垂直走査部の動作を示すタイミングチャートである。 図１に示すカラムＡＤＣアレイ部を構成する１個のカラムＡＤＣの回路図である。 図６に示すカラムＡＤＣの動作を示すタイミングチャートである。 図１に示す固体撮像装置の動作の概要を示すタイミングチャートである。 本発明の実施の形態による垂直走査部の回路図である。 図９に示す垂直走査部のタイミングチャートである。
　以下、本発明の実施の形態による固体撮像装置について、図面を参照しながら説明する。図１は、本発明の実施の形態による固体撮像装置の全体構成図である。図１に示すように固体撮像装置は、列並列型ＡＤ変換方式（カラムＡＤ変換方式）のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の固体撮像装置であって、画素アレイ部１、制御部２、カラムＡＤＣアレイ部３、ＰＬＬ５、温度センサ６、ランプジェネレータ７、センスアンプ８、シリアライザ９、クロック端子１１、画像処理部１２、及び出力端子１３を備えている。
　本実施の形態では、画像処理部１２以外の画素アレイ部１～出力端子１３は、１チップに集積化されており、固体撮像素子を構成している。
　画素アレイ部１は、Ｎ（Ｎは２以上の正の整数）行×Ｍ（Ｍは正の整数）列にマトリックス状に配列された複数の画素回路ＧＣ（図２参照）により構成されている。なお、図１の例では、画素回路ＧＣは、１４行×１８列でマトリックス状に配列されている。
　図２は、図１に示す画素回路ＧＣの回路図である。図２に示すように画素回路ＧＣは、光電変換素子ＰＤ、転送トランジスタＴＸ、リセットトランジスタＲＳＴ、増幅トランジスタＳＦ、及び行選択トランジスタＳＬを備える、ＣＭＯＳの画素回路ＧＣにより構成されている。
　光電変換素子ＰＤは、埋込型の光電変換素子により構成され、被写体からの光を受光し、受光した光量に応じた信号電荷を蓄積する。ここで、光電変換素子ＰＤは、カソードが転送トランジスタＴＸのソースに接続されている。また、光電変換素子ＰＤはアノードに、駆動電圧であるＰＶＳＳが入力される。
　転送トランジスタＴＸは、例えばｎチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタにより構成され、光電変換素子ＰＤにより蓄積された信号電荷をフローティングディフュージョン（以下、「ＦＤ」と記述する）に転送する。転送トランジスタＴＸのゲートは、駆動電圧であるφＴＸが入力され、φＴＸによって駆動される。このφＴＸの電圧を調整することで、転送トランジスタＴＸのゲートには、オン電圧、中間電位、及びバイアス電圧が印加される。また、転送トランジスタＴＸのドレインは、ＦＤに接続されている。
　ＦＤは、光電変換素子ＰＤから転送された信号電荷を蓄積し、蓄積した信号電荷を、その大きさに応じたレベルを有する電圧信号に変換する。
　リセットトランジスタＲＳＴは、例えばｎチャネル型のＭＯＳトランジスタにより構成され、ゲートにリセットトランジスタＲＳＴをオン・オフするための信号であるφＲＳＴが入力され、ドレインに駆動電圧であるＰＶＤＤが入力され、ソースがＦＤを介して増幅トランジスタＳＦのゲートに接続されている。
　そして、リセットトランジスタＲＳＴは、垂直走査部２１の制御の下、オン・オフし、ＦＤをリセットする。なお、ＰＶＤＤ、ＰＶＳＳは図略の電圧源から出力され、φＲＳＴは、垂直走査部２１から出力される。
　増幅トランジスタＳＦは、例えばｎチャネル型のＭＯＳトランジスタにより構成され、ゲートがＦＤを介して転送トランジスタＴＸ及びリセットトランジスタＲＳＴに接続され、ドレインに駆動電圧であるＰＶＤＤが入力され、ソースが行選択トランジスタＳＬに接続されている。そして、増幅トランジスタＳＦは、ＦＤから出力される画素信号を増幅して行選択トランジスタＳＬに出力する。
　行選択トランジスタＳＬは、例えばｎチャネル型のＭＯＳトランジスタにより構成され、ゲートに行選択信号であるφＶＳＥＮが入力され、ドレインが増幅トランジスタＳＦに接続され、ソースが垂直信号線Ｌ１を介して対応する列のカラムＡＤＣに接続されている。そして、行選択トランジスタＳＬは、増幅トランジスタＳＦにより増幅された画素信号を、垂直信号線Ｌ１を介して対応する列のカラムＡＤＣに出力する。ここで、φＶＳＥＮは垂直走査部２１から出力される。
　図１に戻り、制御部２は、垂直走査部２１、タイミングジェネレータ２２、及びデジタルアナログコンバータ（以下、「ＤＡＣ」と記述する。）２３を備え、図１０に示すように、光電変換素子ＰＤに信号電荷を蓄積させる露光期間ＴＥと、露光期間ＴＥで蓄積された信号電荷をＦＤに転送する転送期間ＴＴとが繰り返されるように画素回路ＧＣを制御する。
　そして、制御部２は、露光期間ＴＥを複数の期間に分割し、少なくとも１つの期間において、転送トランジスタＴＸのゲートに、画素回路ＧＣをリニアログ特性で駆動させるための中間電位を印加し、露光期間ＴＥの残りの期間において、転送トランジスタＴＸのゲートに、中間電位よりもゲートを閉める方向の電圧値を有するバイアス電圧を印加する。
　本実施の形態では、制御部２は、図１０に示すように、１つの露光期間ＴＥを前半期間ＴＦと後半期間ＴＢとの２つの期間に分割し、前半期間ＴＦにおいて、転送トランジスタＴＸのゲートにバイアス電圧ＶＬを印加し、後半期間ＴＢにおいて、転送トランジスタＴＸのゲートに中間電位ＶＭを印加している。
　そのため、光電変換素子ＰＤは、前半期間ＴＦでリニア特性で信号電荷を蓄積し、後半期間ＴＢでリニアログ特性で信号電荷を蓄積することが可能となり、明るい被写体を露光した場合であっても飽和することなく信号電荷を蓄積することができ、リニアログ特性が維持され、ダイナミックレンジを確保することが可能となる。
　ここで、転送トランジスタＴＸは、ｎチャネル型のＭＯＳトランジスタにより構成されているため、バイアス電圧ＶＬとしては、中間電位ＶＭよりも低い値の電圧値を採用すればよい。
　転送トランジスタＴＸは、ゲートの開度が増大するにつれて、ゲートの下部の基板層と絶縁層との界面で発生する暗電流が増大する。したがって、前半期間ＴＦにおいて、中間電位ＶＭより低いバイアス電圧ＶＬを転送トランジスタＴＸに印加することで、転送トランジスタＴＸのゲートの開度が小さくなり、転送トランジスタＴＸで発生する暗電流を低下させることができる。その結果、転送トランジスタＴＸから光電変換素子ＰＤに逆流する暗電流が更に減少され、光電変換素子ＰＤに蓄積される信号電荷に含まれる暗電流を抑制することができる。
　したがって、バイアス電圧ＶＬとして０を採用すると、転送トランジスタＴＸのゲートを完全に閉じることが可能となり、転送トランジスタＴＸで生じる暗電流をより抑制することが可能となる。
　また、バイアス電圧ＶＬとして負の値を採用すると、転送トランジスタＴＸのゲートの下側に正孔を生じさせることが可能となり、ゲートの下側で発生する電子を正孔と結合させて消滅させ、転送トランジスタＴＸで生成される暗電流を更に抑制することができる。その結果、転送トランジスタＴＸから光電変換素子ＰＤに逆流する暗電流が更に減少され、光電変換素子ＰＤに蓄積される信号電荷に含まれる暗電流を更に抑制することが可能となる。
　なお、本実施の形態では、制御部２は、図１０に示すように、前半期間ＴＦと後半期間ＴＢとがほぼ同じ長さとなるように露光期間ＴＥを２分割している。
　ここで、後半期間ＴＢにおいて、φＴＸを中間電位ＶＭに設定するのは、画素回路ＧＣの光電変換特性をリニアログ特性にするためである。ここで、リニアログ特性は、変曲点を境に低輝度側が線形特性、高輝度側が対数特性となる光電変換特性のことを指す。
　すなわち、φＴＸを中間電位ＶＭに設定することで、光電変換素子ＰＤに蓄積される信号電荷のポテンシャルが中間電位ＶＭになるまでは、光電変換素子ＰＤには信号電荷が光量に対してリニア特性で蓄積される。一方、光電変換素子ＰＤに蓄積される信号電荷のポテンシャルが中間電位ＶＭを超えると、光電変換素子ＰＤは、信号電荷の一部をＦＤに漏らしつつ蓄積するため、光量に対してログ特性で信号電荷を蓄積する。これにより、画素回路ＧＣに、リニアログ特性を持たせることが可能となる。
　なお、中間電位ＶＭの値としては、リニアログ特性を実現するために実験的に得られた予め定められた値を採用すればよい。また、バイアス電圧ＶＬの値としては、暗電流を抑制するうえで好ましい値であって、実験的に得られた予め定められた値を採用すればよい。
　図１に戻り、垂直走査部２１は、タイミングジェネレータ２２から出力される垂直同期信号等の種々の信号に同期して、画素アレイ部１を構成する各行の画素回路ＧＣをサイクリックに選択することで、画素アレイ部１を垂直走査する。また、垂直走査部２１は、選択した行の各画素回路ＧＣに、種々の信号を出力することで、各画素回路ＧＣを駆動する。
　タイミングジェネレータ２２は、ＰＬＬ５から供給されるクロック信号に従って、垂直同期信号及び水平同期信号等の、固体撮像装置を制御するうえで必要となるタイミング信号を生成し、固体撮像装置の全体制御を司る。また、タイミングジェネレータ２２は、タイミング信号の設定値等を記憶するためのレジスタを備えている。なお、レジスタは、図略の通信端子を介して接続される外部の装置と例えばシリアル通信することによって設定値が書き込まれる。ここで、設定値としては、例えば後述する転送トランジスタＴＸ（図２参照）を駆動するためのオン電圧、中間電位、及びバイアス電圧の値を定めるための設定値等が含まれる。
　本実施の形態では、画素アレイ部１は、例えばＲ（赤），Ｇ（緑），Ｂ（青）等の複数の色成分の画素信号を取得するための複数種類の画素回路ＧＣが、ベイヤー配列等の所定の配列方式に従って、規則的に配列されている。よって、タイミングジェネレータ２２は、レジスタに画素回路ＧＣの種類毎の中間電位及びバイアス電圧を規定する設定値を予め記憶しており、画素回路ＧＣの種類に応じた設定値により規定される中間電位及びバイアス電圧によって各画素回路ＧＣが駆動されるように、ＤＡＣ２３及び垂直走査部２１を制御する。
　具体的には、タイミングジェネレータ２２は、画素アレイ部１の各行各列にどの種類の画素回路ＧＣが配列されているかを予め記憶しており、例えば、垂直走査部２１がある１行を選択した場合、その行の各列にどの種類の画素回路ＧＣが配列されているかを特定する。そして、タイミングジェネレータ２２は、特定した種類に応じた設定値をＤＡＣ２３に出力してデジタルアナログ変換させる。そして、タイミングジェネレータ２２は、特定した種類に応じた中間電位及びバイアス電圧が、垂直走査部２１により選択された行の各列の画素回路ＧＣの転送トランジスタＴＸに出力されるように、垂直走査部２１を制御する。
　このように、種類に応じた中間電位で各画素回路ＧＣを駆動することで、各画素回路ＧＣを種類に応じた適切なダイナミックレンジで駆動させることができる。また、種類に応じたバイアス電圧で各画素回路ＧＣを駆動することで、各画素回路ＧＣの転送トランジスタＴＸで発生する暗電流を効果的に抑制することができる。
　また、タイミングジェネレータ２２は、温度センサ６により検出された温度データに基づいて、各画素回路ＧＣにおける変曲点の変動が抑制されるように各画素回路ＧＣの中間電位を変更する。
　ここで、温度センサ６により検出された温度データは、カラムＡＤＣアレイ部３でデジタルに変換された後、画像処理部１２に出力される。画像処理部１２は、デジタルに変換された温度データに従って、画素回路ＧＣの種類毎に定められた中間電位を補正し、補正後の中間電位を規定する設定値を、タイミングジェネレータ２２のレジスタに書き込む。ここで、画像処理部１２は、例えば、画素回路ＧＣの種類毎に中間電位と温度との関係を示す関数を予め記憶している。そして、画像処理部１２は、この関数に従って、温度センサ６により検出された温度に対応する中間電位を決定し、その中間電位で画素回路ＧＣを駆動するための設定値をレジスタに書き込む。
　そして、タイミングジェネレータ２２は、画像処理部１２により書き換えられた設定値に従って、画素回路ＧＣの転送トランジスタＴＸを駆動する。これにより、ジャンクション温度の変動による各画素回路ＧＣの変曲点の変動が抑制される。
　ＤＡＣ（デジタルアナログコンバータ）２３は、タイミングジェネレータ２２から出力されるデジタルの信号をアナログの信号に変換して、垂直走査部２１に供給する。例えば、ＤＡＣ２３は、タイミングジェネレータ２２から出力される中間電位及びバイアス電圧を規定するための設定値を、アナログ信号に変換して中間電位及びバイアス電圧を生成し、垂直走査部２１に供給する。
　カラムＡＤＣアレイ部３は、画素アレイ部１の各列に対応するＭ個のカラムＡＤＣと、温度センサ６から出力されたアナログの温度データをアナログデジタル変換するための１個のカラムＡＤＣとを備えている。カラムＡＤＣは、画素アレイ部１の各列に対応する垂直信号線Ｌ１を介して各列の画素回路ＧＣと接続されている。そして、カラムＡＤＣは、垂直走査部２１により選択された行の画素回路ＧＣから画素信号を読み出し、相関二重サンプリング処理及びアナログデジタル変換処理を行い、得られたデジタルの映像信号を保持する。
　列駆動部４は、例えばシフトレジスタにより構成されている。そして、列駆動部４は、タイミングジェネレータ２２から出力される水平同期信号に同期した列選択信号を１水平走査期間においてカラムＡＤＣに順次に出力することで、各列のカラムＡＤＣをサイクリックに選択する。これにより、カラムＡＤＣアレイ部３が水平走査され、各列のカラムＡＤＣが保持するデジタルの映像信号がセンスアンプ８に順次に出力される。
　ＰＬＬ５は、クロック端子１１を介して外部の装置から供給されるクロック信号を逓倍し、タイミングジェネレータ２２に出力する。本実施の形態において、クロック端子１１には、例えば、５４ＭＨｚのクロック信号が供給され、ＰＬＬ５は、この５４ＭＨｚのクロック信号を２逓倍して、１０８ＭＨｚのクロック信号をタイミングジェネレータ２２に供給する。
　温度センサ６は、固体撮像装置内部の温度であるジャンクション温度を検出し、ジャンクション温度に比例するアナログの温度データを、画素回路ＧＣが接続されていないカラムＡＤＣに出力する。図１の例では、画素回路ＧＣが接続されていないカラムＡＤＣとしては、カラムＡＤＣアレイ部３の最右列のカラムＡＤＣが採用されている。そして、温度センサ６から出力された温度データは、この最右列のカラムＡＤＣに出力され、アナログデジタル変換される。
　ランプジェネレータ７は、ランプ信号を生成して、各カラムＡＤＣに出力する。センスアンプ８は、カラムＡＤＣアレイ部３から水平信号線Ｌ２を介して出力されるデジタルの映像信号を増幅し、シリアライザ９に出力する。本実施の形態では、カラムＡＤＣは、１４ビットのデジタルの映像信号を生成し、各ビットの信号の位相を１８０度ずらし、位相が１８０度ずらされた信号と、位相がずらされていない信号とからなる合計２８個の信号をセンスアンプ８に出力する。よって、カラムＡＤＣアレイ部３とセンスアンプ８とを接続する水平信号線Ｌ２は、合計２８本となる。そして、センスアンプ８は、２８本の水平信号線Ｌ２を流れる信号をそれぞれ増幅して、各信号の波形を成形してシリアライザ９に出力する。
　シリアライザ９は、例えば、ＬＶＤＳ（Low Voltage differential
singalings）規格に準拠したシリアライザにより構成されている。そして、シリアライザ９は、センスアンプ８から２８本の水平信号線Ｌ２を介してパラレルで出力される信号を差動増幅して１４ビットの信号とする。そして、シリアライザ９は、１４ビットの信号をパラレルの信号からシリアルの信号に変換して出力端子１３に出力する。出力端子１３は、シリアライザ９からの信号を画像処理部１２に出力する。
　画像処理部１２は、例えば専用のハードウエア回路により構成され、各カラムＡＤＣから出力された映像信号に種々の画像処理を施す。本実施の形態では、画像処理部１２は、上述したように温度センサ６により検出された温度データに応じて、各画素回路ＧＣの転送トランジスタＴＸのゲートに付与する中間電位を決定し、変曲点の変動を抑制する処理を行っている。
　図３（Ａ）は、画素回路ＧＣのタイミングチャートを示している。図３（Ａ）に示すように画素回路ＧＣは、リセット期間ｔ０、ノイズ読出期間ｔ１、転送期間ｔ２（ＴＴ）、信号読出期間ｔ３というように、４つの期間がサイクリックに繰り返され、画素信号を出力する。
　具体的には、リセット期間ｔ０は、信号読出期間ｔ３の終了直後からノイズ読出期間ｔ１の開始直前までの期間が該当する。つまり、露光期間ＴＥ（ＴＥ１，ＴＥ２）において、ノイズ読出期間ｔ１及び信号読出期間ｔ３以外のほぼ全期間がリセット期間ｔ０となる。
　リセット期間ｔ０においては、φＲＳＴがＨｉにされてリセットトランジスタＲＳＴがオンされ、φＶＳＥＮがＬｏにされて行選択トランジスタＳＬがオフされ、φＴＸが中間電位ＶＭに設定されている。
　つまり、リセット期間ｔ０においては、リセットトランジスタＲＳＴによってＦＤがリセットされ、ＦＤのレベルがＰＶＤＤとされる。これにより、φＴＸが中間電位ＶＭに設定されているために光電変換素子ＰＤからＦＤに漏れ出る信号電荷がＦＤから排出される。
　ノイズ読出期間ｔ１において、φＲＳＴがＬｏにされ、φＶＳＥＮがＨｉにされ、φＴＸが中間電位ＶＭにされ、リセットトランジスタＲＳＴがオフ、行選択トランジスタＳＬがオン、転送トランジスタＴＸが中間電位ＶＭで駆動されている。
　これにより、ＦＤのリセットレベルの電圧信号が、増幅トランジスタＳＦ及び行選択トランジスタＳＬによって読み出され、ノイズ信号として対応する列のカラムＡＤＣに出力される。このノイズ信号には、主にＦＤのリセット時に生じるｋＴＣノイズが含まれ、画素回路ＧＣ毎にばらついている。
　ここで、ノイズ読出期間ｔ１において、ＦＤのリセットレベルの電圧信号が、リセットトランジスタＲＳＴによりＦＤがリセットされていない状態で読み出されているため、画素回路ＧＣ毎にバラツキを有するＦＤのリセットレベルの電圧信号をノイズ信号として精度良く出力することができる。
　転送期間ｔ２において、φＲＳＴがＬｏ、φＶＳＥＮがＬｏ、φＴＸがＶＨにされ、リセットトランジスタＲＳＴがオフ、行選択トランジスタＳＬがオフ、転送トランジスタがオンにされている。これにより、転送トランジスタＴＸのゲートが全開し、露光期間ＴＥ１において光電変換素子ＰＤに蓄積された信号電荷がＦＤに転送される。これにより、ＦＤの電圧が信号電荷に応じて減少する。
　転送期間ｔ２が終了すると、φＴＸがバイアス電圧ＶＬにされ、転送トランジスタＴＸのゲートが閉じられ、光電変換素子ＰＤによる次のフレームの露光が開始され、露光期間ＴＥ２が開始される。
　信号読出期間ｔ３において、φＲＳＴがＬｏ、φＶＳＥＮがＨｉ、φＴＸがバイアス電圧ＶＬにされ、ＦＤにより信号電荷が電圧信号に変換され、変換された電圧信号が増幅トランジスタＳＦ及び行選択トランジスタＳＬにより読み出され、ノイズ＋映像信号として対応する列のカラムＡＤＣに出力される。
　なお、後述するカラムＡＤＣは、相関二重サンプリングにより、ノイズ読出期間ｔ１で読み出されたノイズ信号と信号読出期間ｔ３で読み出されたノイズ＋映像信号との差分をとり、ノイズ＋映像信号に含まれるノイズ成分を除去し、映像信号を抽出する。
　そして、信号読出期間ｔ３が終了すると、φＲＳＴが再びＨｉとされ、ＦＤがリセットされ、ＦＤの電圧がＰＶＤＤにされ、次のリセット期間ｔ０が開始される。
　図３（Ｂ）は、図３（Ａ）のタイミングチャートに従って駆動される画素回路ＧＣの光電変換特性を示したグラフである。図３（Ｂ）において、縦軸は線形軸であり画素回路ＧＣから出力される映像信号を示し、横軸は対数軸であり光電変換素子ＰＤへの入射光強度を示している。
　このグラフから分かるように、変曲点Ｐ１を境に低輝度領域がリニア（線形）特性を有し、高輝度領域がログ（対数）特性を有していることが分かる。なお、図３（Ｂ）のグラフにおいて、リニア特性がカーブを描いて上昇し、ログ特性がほぼ直線状に上昇しているのは、横軸を対数軸としたからである。
　図４は、図１に示す垂直走査部２１として比較例の回路を採用した場合の垂直走査部２１の回路図を示している。なお、図４は、画素アレイ部１の行数が６行の場合における回路図を示している。具体的には、図４に示す下から１～６行目の各行の回路群が、図１に示す画素アレイ部１の下から１～６行目に対応している。
　図４に示す垂直走査部２１は、画素アレイ部１の各行に対応する６個の出力部ＯＰ１～ＯＰ６と、シフトレジスタＳＲ１（第１シフトレジスタの一例）とを備えている。シフトレジスタＳＲ１は、画素アレイ部１の各行を所定のＨ期間ずつサイクリックに選択し、選択した行に対応する出力部ＯＰ１～ＯＰ６に第１選択信号（ＨｉのＳＥＬ１ａ～ＳＥＬ１ｆ）を出力する。
　出力部ＯＰ１～ＯＰ６は、それぞれ、ＡＮＤゲートＡＧと、アナログドライバＡＤとを備えている。なお、各行のＡＮＤゲートＡＧを区別する場合は、１～６行目に対応するＡＮＤゲートＡＧをそれぞれＡＮＤゲートＡＧ１～ＡＧ６と記述する。また、各行のアナログドライバＡＤを区別する場合は、１～６行目に対応するアナログドライバＡＤをそれぞれアナログドライバＡＤ１～ＡＤ６と記述する。
　シフトレジスタＳＲ１は、画素アレイ部１の各行に対応する６個のラッチ部ＶＳＲを備える６ビットのシフトレジスタである。なお、各行のラッチ部ＶＳＲを区別する場合は、１～６行目のラッチ部ＶＳＲをそれぞれラッチ部ＶＳＲ１～ＶＳＲ６と記述する。
　ラッチ部ＶＳＲ１～ＶＳＲ６は、それぞれ、出力端子がＡＮＤゲートＡＧ１～ＡＧ６の入力端子に接続されている。ラッチ部ＶＳＲ１には、シフトレジスタＳＲ１に動作を開始させるためのパルス信号ＶＳ１が入力される。このパルス信号ＶＳ１は、垂直同期信号に同期しており、例えば、垂直同期信号の立ち上がりから所定期間経過後に立ち上がり、例えば図１に示すタイミングジェネレータ２２から出力される。
　ここで、垂直同期信号は、画素アレイ部１が１フレーム分の画素信号の読み出し開始タイミングを規定するための信号である。また、１フレームとは、画素アレイ部１を構成するＮ行Ｍ列の全ての画素回路ＧＣによって読み出される画素信号から構成される画像データのこと、つまり、１枚の画像データのことを指す。
　ラッチ部ＶＳＲ１は、パルス信号ＶＳ１がＨｉになると、出力信号であるＳＥＬ１ａをＨｉにして、次段のラッチ部ＶＳＲ２及びＡＮＤゲートＡＧ１に第１選択信号を出力する。そして、ラッチ部ＶＳＲ１は、所定のＨ期間が経過すると、ＳＥＬ１ａをＬｏにして第１選択信号の出力を終了する。
　ラッチ部ＶＳＲ２は、ＳＥＬ１ａがＬｏになると、出力信号であるＳＥＬ１ｂをＨｉにして第１選択信号をラッチ部ＶＳＲ３及びＡＮＤゲートＡＧ２に出力する。そして、ラッチ部ＶＳＲ２は、Ｈ期間が経過すると、ＳＥＬ１ｂをＬｏにし、第１選択信号の出力を終了する。
　このようにして、シフトレジスタＳＲ１は、Ｈ期間単位で、第１選択信号をラッチ部ＶＳＲ１～ＶＳＲ６に向けて順次にシフトさせる。そして、シフトレジスタＳＲ１は、６Ｈ期間が経過すると、再び、ラッチ部ＶＳＲ１にパルス信号ＶＳ１が入力され、Ｈ期間単位で、第１選択信号をラッチ部ＶＳＲ１～ＶＳＲ６に向けて順次にシフトさせる。
　ＡＮＤゲートＡＧ１～ＡＧ６は、一方の入力端子にＳＥＬ１ａ～ＳＥＬ１ｆが入力され、他方の入力端子にＴＸｉｎが入力される。ここで、ＴＸｉｎは、例えば、タイミングジェネレータ２２から出力され、φＴＸａ～φＴＸｆの元になる周期がＨ期間の信号であり、ＳＥＬ１ａ～ＳＥＬ１ｆのそれぞれの立ち上がりに同期して立ち上がる。そして、ＡＮＤゲートＡＧは、ＳＥＬ１ｘ（ｘ＝ａ～ｆ）とＴＸｉｎとの論理積をとり、Ｈｉ又はＬｏの信号を対応する行のアナログドライバＡＤに出力する。
　アナログドライバＡＤは、対応する行のＡＮＤゲートＡＧの出力端子と接続されている。また、アナログドライバＡＤは、オン電圧ＶＨ及び中間電位ＶＭが入力されている。そして、アナログドライバＡＤは、ＡＮＤゲートＡＧからＨｉの信号が入力されると、オン電圧ＶＨを出力し、ＡＮＤゲートＡＧからＬｏの信号が入力されると、中間電位ＶＭを出力する。なお、オン電圧ＶＨ及び中間電位ＶＭは、ＤＡＣ２３から出力される。
　また、アナログドライバＡＤは、対応する行の画素アレイ部１の各行の画素回路ＧＣと接続されている。例えば、アナログドライバＡＤ１は、ＡＮＤゲートＡＧ１からＨｉの信号が入力されると、画素アレイ部１の１行目のＭ個の画素回路ＧＣの転送トランジスタＴＸのゲートにオン電圧ＶＨを出力し、ＡＮＤゲートＡＧ１からＬｏの信号が入力されると、画素アレイ部１の１行目のＭ個の画素回路ＧＣの転送トランジスタＴＸのゲートに中間電位ＶＭを出力する。
　図５は、図４に示す垂直走査部２１の動作を示すタイミングチャートである。パルス信号ＶＳ１は、ラッチ部ＶＳＲ１に６Ｈ期間ごとに入力される。
　シフトレジスタＳＲ１は、Ｈ期間単位で、ＳＥＬ１ａ～ＳＥＬ１ｆを順次にＨｉにする。
　φＴＸａは、ＳＥＬ１ａがＨｉになるとＶＭからＶＨになり、１行目の画素回路ＧＣの転送トランジスタＴＸのゲートにオン電圧ＶＨを出力する。これにより、１行目の画素回路ＧＣの転送期間ＴＴが開始される。ＴＸｉｎのＬｏに応じて、φＴＸａがＶＭになると転送期間ＴＴが終了して露光期間ＴＥとなり、１行目の画素回路ＧＣの転送トランジスタＴＸは中間電位ＶＭで駆動される。これにより１行目の画素回路ＧＣはリニアログ特性で信号電荷を蓄積することができる。
　φＴＸｂは、ＳＥＬ１ｂがＨｉになるとＶＭからＶＨになり、２行目の画素回路ＧＣの転送トランジスタＴＸのゲートにオン電圧ＶＨを出力する。これにより、２行目の画素回路ＧＣの転送期間ＴＴが開始される。ＴＸｉｎのＬｏに応じて、φＴＸｂがＶＭになると、転送期間ＴＴが終了して露光期間ＴＥとなり、２行目の画素回路ＧＣの転送トランジスタＴＸは中間電位ＶＭで駆動される。これにより２行目の画素回路ＧＣは、リニアログ特性で信号電荷を蓄積することができる。
　以後、ＳＥＬ１ｃ～ＳＥＬ１ｆのＨｉに応じて、φＴＸｃ～φＴＸｆが順次にＶＨになり、３～６行目の画素回路ＧＣの転送期間が開始される。
　また、ＴＸｉｎのＬｏに応じて、φＴＸｃ～φＴＸｆが順次にＶＭになると、３～６行目の画素回路ＧＣの転送トランジスタＴＸが中間電位ＶＭで駆動される。これにより、３～６行目の画素回路ＧＣがリニアログ特性を有することになる。
　図６は、図１に示すカラムＡＤＣアレイ部３を構成する１個のカラムＡＤＣの回路図である。カラムＡＤＣは、カラムアンプ１０、クランプ部２０、コンパレータ部３０、ＬＣＫラッチ回路４０、ラッチ部５０、逐次比較信号生成部６０、ＳＡレジスタ７０、ノイズレベル制限トランジスタ８０、及び暗電流除去部９０を備えている。
　図６において、φＧａｉｎＡ，φＧａｉｎＢ，φＧａｉｎＣ，φＡＲＳＴ，φＣＬ，φＳＨ，φＣＭＰ，φＣＲＳＴ１，φＣＲＳＴ２は制御信号を示し、例えばタイミングジェネレータ２２から出力される。また、ＶＲＡＭＰはランプ信号を示し、ランプジェネレータ７から出力される。
　カラムアンプ１０は、画素アレイ部１から出力された画素信号Ｖｉｄｅｏに対して、相関二重サンプリング処理を行いながら増幅処理を行い、画素信号Ｖｉｄｅｏからノイズ信号を除去する。
　具体的にはカラムアンプ１０は、オペアンプＡ１０、コンデンサＣＡ，ＣＢ，ＣＣ，ＣＦ、及びスイッチＳＷＡ，ＳＷＢ，ＳＷＣ，ＳＷ１１を備えている。コンデンサＣＡ，ＣＢ，ＣＣは、オペアンプＡ１０のマイナス端子側にスイッチＳＷＡ，ＳＷＢ，ＳＷＣを介して接続されている。コンデンサＣＦは、オペアンプＡ１０の入出力端子間に設けられた帰還コンデンサである。
　スイッチＳＷＡは、コンデンサＣＡをオペアンプＡ１０に接続するためのスイッチであり、例えばφＧａｉｎＡ＝ＨｉのときオンしてコンデンサＣＡをオペアンプＡ１０のマイナス端子に接続し、φＧａｉｎＡ＝Ｌｏ（ローレベル）のときオフしてコンデンサＣＡをオペアンプＡ１０のマイナス端子から切り離す。スイッチＳＷＢ，ＳＷＣもスイッチＳＷＡと同様、コンデンサＣＢ，ＣＣをオペアンプＡ１０に接続するためのスイッチである。
　スイッチＳＷ１１は、コンデンサＣＦと並列接続され、φＡＲＳＴ＝Ｈｉのときオンし、φＡＲＳＴ＝Ｌｏのときオフし、カラムアンプ１０をリセットし、オペアンプＡ１０のマイナス端子とオペアンプＡ１０の出力端子との電位を所定のリセットレベル（以下、「ＶＯＰＡ」と記述する。）にする。なお、オペアンプＡ１０のプラス端子には常にＶＯＰＡが印加されている。
　ここで、カラムアンプ１０は、スイッチＳＷＡ＝オンの場合、入力される信号をＣＡ／ＣＦの利得で増幅し、スイッチＳＷＢ＝オンの場合、入力される信号をＣＢ／ＣＦの利得で増幅し、スイッチＳＷＣ＝オンの場合、入力される信号をＣＣ／ＣＦの利得で増幅し、スイッチＳＷＡ，ＳＷＢ，ＳＷＣ＝オンの場合、入力される信号を（ＣＡ＋ＣＢ＋ＣＣ）／ＣＦの利得で増幅する。
　クランプ部２０は、カラムアンプ１０の出力端子側に設けられ、カラムアンプ１０から出力された信号であるＡＯＵＴの黒レベルを所定の定電圧であるクランプ電圧ＶＣＬにクランプする。ここで、クランプ部２０は、スイッチＳＷ２１，ＳＷ２２、及びコンデンサＣ２１，Ｃ２２を備えている。スイッチＳＷ２１は一端がコンデンサＣ２１，Ｃｘを介して接地されると共に、コンデンサＣ２１を介してオペアンプＡ１０の出力端子に接続され、他端がクランプ電圧ＶＣＬを出力するクランプ電圧源（図略）に接続され、φＣＬ＝Ｈｉのときオンし、φＣＬ＝Ｌｏのときオフする。
　スイッチＳＷ２２は、一端がコンデンサＣ２１に接続され、他端がコンデンサＣ２２を介してコンパレータ部３０に接続され、φＳＨ＝Ｈｉのときオンして、カラムアンプ１０及びコンパレータ部３０間を接続し、φＳＨ＝Ｌｏのときオフして、カラムアンプ１０及びコンパレータ部３０間を遮断する。
　コンデンサＣｘは、一端がコンデンサＣ２１に接続され、他端が接地され、ＡＯＵＴを保持する。
　コンパレータ部３０は、スイッチＳＷ３１，ＳＷ３２、コンデンサＣ３１、及びコンパレータＡ３１，Ａ３２を備えている。
　スイッチＳＷ２３は、コンデンサＣ２２を介してコンパレータＡ３１のマイナス端子に接続され、他端にＶＲＡＭＰが入力され、φＣＭＰ＝Ｈｉになったときオンして、ＶＲＡＭＰをコンパレータＡ３１のマイナス端子に入力し、φＣＭＰ＝Ｌｏになったときオフして、ＶＲＡＭＰをコンパレータＡ３１のマイナス端子に入力しない。
　本実施の形態では、映像信号は上位４ビットの上位ビット群と下位１０ビットの下位ビット群とに分けてＡＤ変換される。そして、カラムＡＤＣは、上位ビット群を逐次比較型ＡＤ変換方式によりＡＤ変換し、下位ビット群を積分型ＡＤ変換方式によりＡＤ変換する。
　そのため、ＶＲＡＭＰは下位ビット群をＡＤ変換するために、例えば０～１０２３（＝２１０）の範囲で直線状に経時的に増大するランプ信号が採用される。
　スイッチＳＷ３１は、コンパレータＡ３１の入出力端子間に接続され、φＣＲＳＴ１＝Ｈｉのときオンし、φＣＲＳＴ１＝Ｌｏのときオフし、コンパレータＡ３１をリセットさせ、コンパレータＡ３１のマイナス端子とコンパレータＡ３１の出力端子との電位を所定のリセットレベル（以下、「ＶＯＰＣ」と記す。）にする。なお、コンパレータＡ３１のプラス端子には常にＶＯＰＣが印加されている。
　コンパレータＡ３１は、マイナス端子に入力される信号（以下、「ＣＩＮ」と記す。）をＶＯＰＣと比較し、ＣＩＮがＶＯＰＣを超えると、出力信号をローレベルに反転させ、ＣＩＮがＶＯＰＣを下回ると、出力信号をハイレベルに反転させる。
　スイッチＳＷ３２は、コンパレータＡ３２の入出力端子間に接続され、φＣＲＳＴ２＝Ｈｉのときオンし、φＣＲＳＴ２＝Ｌｏのときオフし、コンパレータＡ３２をリセットし、コンパレータＡ３２のマイナス端子とコンパレータＡ３２の出力端子との電位をリセットレベルであるＶＯＰＣにする。なお、コンパレータＡ３２のプラス端子には常にＶＯＰＣが印加されている。
　コンパレータＡ３２は、マイナス端子がコンデンサＣ３１を介してコンパレータＡ３１に接続され、コンパレータＡ３１からの出力信号がＶＯＰＣを超えると、出力信号（以下、「ＣＯＵＴ」と記す。）をＬｏに反転させ、コンパレータＡ３１からの出力信号がＶＯＰＣを下回ると、ＣＯＵＴをＨｉに反転させる。
　ＬＣＫラッチ回路４０は、上位ビット群のビットの値（＝Ｄ１～Ｄ４）を決定するための１ビットのラッチ回路である。具体的には、ＬＣＫラッチ回路４０は、図７に示すように、上位ビット群の１つビットの値を決定するための期間であるＴＳＡよりもＨｉの期間が短いφＬＣＫが入力され、φＬＣＫがＨｉの期間において、ＣＯＵＴの反転の有無を検出し、ＣＯＵＴが反転した場合は、現在ラッチしている値を反転させて、ＣＯＵＴが反転しない場合は、現在ラッチしている値を反転させない。そして、ＬＣＫラッチ回路４０は、φＬＣＫが例えばＬｏに切り替わると、現在ラッチしているビットの値をＬＯＵＴとして出力し、後段の対応するビットのラッチ回路５１にラッチさせる。
　例えば、ＬＣＫラッチ回路４０は、デフォルトで１の値をラッチしており、Ｄ１を決定するための１回目のＴＳＡにおいて、ＣＯＵＴが反転しない場合は、１をＤ１のラッチ回路５１にラッチさせ、ＣＯＵＴが反転した場合は、０をＤ１のラッチ回路５１にラッチさせる。
　また、ＬＣＫラッチ回路４０は、Ｄ２を決定するための２回目のＴＳＡにおいて、ＣＯＵＴが反転しない場合は、１の値をラッチしていれば、１をＤ２のラッチ回路５１にラッチさせ、０の値をラッチしていれば、０をＤ２のラッチ回路５１にラッチさせる。
　一方、ＬＣＫラッチ回路４０は、２回目のＴＳＡにおいて、ＣＯＵＴが反転した場合は、１の値をラッチしていれば１を反転させて０をラッチし、０をＤ２のラッチ回路５１にラッチさせ、０の値をラッチしていれば０を反転させて１をラッチし、１をＤ２のラッチ回路５１にラッチさせる。Ｄ３、Ｄ４についても同様にして、ＬＣＫラッチ回路４０は、ビットの値を決定する。
　次に、ＬＣＫラッチ回路４０を設けた理由について説明する。このＬＣＫラッチ回路４０を設けていない場合は、下記に示す不具合が起きる。
　上位ビットの値であるＤ１～Ｄ４は、逐次比較型で決定されるが、コンパレータ部３０に入力されるＣＩＮとＶＯＰＣとの大小関係が微妙な場合、ＣＯＵＴがＴＳＡの最後の方で変化するというような状況が起こり得る。
　コンパレータＡ３２の出力端子からラッチ部５０までの容量負荷と、コンパレータＡ３２の出力端子からＳＡレジスタ７０までの容量負荷とは等しくない。図６ではコンパレータＡ３２の出力端子からＳＡレジスタ７０までの配線長は、コンパレータＡ３２の出力端子からラッチ部５０までの配線長よりも長いため、容量負荷が大きく、伝播遅延量も多い。
　もし、ＴＳＡの終了間際にＣＯＵＴがＨｉからＬｏに反転した場合、ＬＣＫラッチ回路４０がないとすると、コンパレータＡ３２及びラッチ部５０間の容量負荷は、コンパレータＡ３２及びＳＡレジスタ７０間の容量負荷よりも少ないので、ラッチ部５０には、ＣＯＵＴの反転が伝播されるが、ＳＡレジスタ７０にはＣＯＵＴの反転が伝播されない。
　これにより、例えば、ラッチ部５０のＤ１では０がラッチされているが、ＳＡレジスタ７０のＤ１では１がラッチされるという事態が発生し、ＳＡレジスタ７０とラッチ部５０とは、本来、同じ値をラッチする必要があるはずのところ、異なった値をラッチしてしまう。
　画素信号として外部に出力されるのは、ラッチ部５０にラッチされたデータなので、上記のケースでは、０が出力されるが、ＳＡレジスタ７０には１がラッチされる。そのため、カラムＡＤＣ内部では１として処理されて、カラムアンプ１０に接続されるコンデンサＣ１～Ｃ４が決定されるが、画素信号としては０が出力されるので、出力画像に黒点ノイズが観測される虞がある。つまり、本来的には１が出力されるべきところを、０が出力されているため、出力画像には、周囲よりも暗く小さな、いわゆる黒点ノイズが現れる可能性がある。
　また、上記のケースとは逆にＴＳＡの最後でＣＯＵＴがＬｏからＨｉに反転し、ＳＡレジスタ７０に０がラッチされ、ラッチ部５０に１がラッチされたとすると、出力画像には、周囲よりも明るく小さな、いわゆる白点ノイズが観測されてしまう。
　そこで、上記問題を解決するために、ＬＣＫラッチ回路４０が必要となる。すなわち、ＬＣＫラッチ回路４０はφＬＣＫで駆動され、図７に示すようにφＬＣＫはＴＳＡよりもＨｉの期間が少し少し短いパルス信号であるため、ＴＳＡ終了間際でのＣＯＵＴの反転がＳＡレジスタ７０及びラッチ部５０に伝播されなくなり、ラッチ部５０及びＳＡレジスタ７０に同一の値をラッチさせることができる。その結果、上述の黒点ノイズや白点ノイズが出力画像に現れることを防止することができる。
　ラッチ部５０は、上位ビット群のビットの値（＝Ｄ１～Ｄ４）、下位ビット群の各ビットの値（＝Ｄ５～Ｄ１４）をラッチする１４個のラッチ回路５１を備えている。
　カウンタ１００は、例えば図１に示すタイミングジェネレータ２２内に設けられた１０ビットのカウンタにより構成され、ＶＲＡＭＰのコンパレータ部３０への入力が開始されてから、ＣＩＮがＶＯＰＣに到達してＣＯＵＴが反転するまでの時間をカウントし、カウント値を、Ｄ５～Ｄ１４としてラッチする１０個のラッチ回路５１にラッチさせる。
　逐次比較信号生成部６０は、逐次比較コンデンサとしてのコンデンサＣ１～Ｃ４、及びスイッチＳＷ１～ＳＷ４を備えている。コンデンサＣ１～Ｃ４は、上位ビット群の各ビットに対応し、それぞれレベルの異なる信号をカラムアンプ１０に出力する。具体的には、コンデンサＣ１～Ｃ４は、一端がスイッチＳＷ１～ＳＷ４を介して基準電圧（以下、「ＶＲＥＦ」と記す。）を出力する電圧源（図略）に接続され、他端がオペアンプＡ１０のマイナス端子に接続されている。
　本実施の形態では、コンデンサＣ１～Ｃ４は、それぞれ、上位ビット群の各ビットを最上位ビットから順にＤ１～Ｄ４とすると、Ｄ１～Ｄ４に対応している。
　ここで、ＫＧ・Ｓｉｇｎａｌ・（（ＣＡ＋ＣＢ＋ＣＣ）／ＣＦ）のダイナミックレンジをＷとすると（但し、ＫＧ＝Ｃ２１／（Ｃ２１＋Ｃ２２））、コンデンサＣ１～Ｃ４の容量はそれぞれ、例えばＫＧ・（Ｃ１／ＣＦ）・ＶＲＥＦ＝Ｗ／２、ＫＧ・（Ｃ２／ＣＦ）・ＶＲＥＦ＝Ｗ／４、ＫＧ・（Ｃ３／ＣＦ）・ＶＲＥＦ＝Ｗ／８、ＫＧ・（Ｃ４／ＣＦ）・ＶＲＥＦ＝Ｗ／１６となるように設定されている。そして、Ｄ１～Ｄ４が１か０かを決める閾値をそれぞれＴＨ１～ＴＨ４とすると、ＴＨ１＝Ｗ／２、ＴＨ２＝Ｗ／４、ＴＨ３＝Ｗ／８、ＴＨ４＝Ｗ／１６となる。
　スイッチＳＷ１～ＳＷ４は、それぞれ、φＳＡ１～φＳＡ４＝ＨｉのときオンしてＣ１～Ｃ４をＶＲＥＦに接続し、φＳＡ１～φＳＡ４＝ＬｏのときオフしてＣ１～Ｃ４を接地端子に接続する。ここで、φＳＡ１～φＳＡ４は、ＳＡレジスタ７０により出力される。
　ＳＡレジスタ７０は、コンデンサＣ１～Ｃ４とカラムアンプ１０との接続関係を逐次切り替えて、コンパレータ部３０から出力されるＬＯＵＴを基に、逐次比較型ＡＤ変換方式により映像信号の上位ビットの値（Ｄ１～Ｄ４）を決定する。
　ここで、ＳＡレジスタ７０は、コンデンサＣ１～Ｃ４を、容量の大きい順番でカラムアンプ１０に逐次に接続し、コンデンサＣ１～Ｃ４のうちのある１つのコンデンサをカラムアンプ１０に接続したときのＬＯＵＴの反転の有無に基づいて、当該１つのコンデンサのカラムアンプ１０への接続を維持するか否かを決定すると共に、当該１つのコンデンサに対応するビットの値を決定する。
　具体的には、ＳＡレジスタ７０は、コンデンサＣ１をカラムアンプ１０に接続し、ＬＯＵＴが反転しない場合、Ｄ１＝１をラッチして、φＳＡ１＝Ｈｉを維持する。一方、ＳＡレジスタ７０は、コンデンサＣ１をカラムアンプ１０に接続し、ＬＯＵＴが反転した場合、Ｄ１＝０をラッチして、φＳＡ１＝Ｌｏに切り替える。
　そして、ＳＡレジスタ７０は、コンデンサＣ２～Ｃ４を逐次カラムアンプ１０に接続し、ある１つのコンデンサを接続したときのＬＯＵＴが反転した場合、当該１つのコンデンサに対応するビットの値を１つ上位のビットの値と逆の値でラッチすると共に、当該１つのコンデンサに対応するビットとして１をラッチした場合は、当該１つのコンデンサのカラムアンプ１０への接続を維持し、当該１つのコンデンサに対応するビットとして０をラッチした場合は、当該１つのコンデンサのカラムアンプ１０への接続を遮断する。
　つまり、ＳＡレジスタ７０は、ＬＣＫラッチ回路４０と同様に動作して、ラッチしているＤ１～Ｄ４の値に応じて、スイッチＳＷ１～ＳＷ４をオン・オフさせる。
　ノイズレベル制限トランジスタ８０は、例えば、ゲートに駆動信号であるφＣＬＩＰが入力され、ドレインにＶＤＤが入力され、ソースがカラムアンプ１０の入力側に接続されたｎチャネル型のＭＯＳトランジスタにより構成されている。そして、ノイズレベル制限トランジスタ８０は、図７に示すように、ノイズ読出期間において、中間電位に設定されたφＣＬＩＰにより駆動され、超高輝度な被写体を露光したときに発生する白黒反転現象を抑制する。
　ここで、白黒反転現象とは、超高輝度な被写体を露光した時にＦＤのリセットが上手くいかずに、本来、高電位であるはずのノイズ信号のレベルが下がってしまい、相関二重サンプリング処理により得られる映像信号が低くなり、明るく再現されるはずの超高輝度な被写体が暗く再現されてしまう現象である。
　ノイズ読出期間においては、転送トランジスタＴＸは中間電位ＶＭで駆動されているといえども、光電変換素子ＰＤは露光を継続しているため、超高輝度の被写体を露光すると、ＦＤには光電変換素子ＰＤから信号電荷が流れ込む。この場合、ノイズ読出期間において読み出されるノイズ信号のレベルが、想定されるレベルよりも大きく低下してしまう。そのため、このレベルが低下したノイズ信号を用いて相関二重サンプリング処理を行うと、超高輝度の被写体が暗く再現され、白黒反転現象が発生してしまうのである。
　ここで、φＣＬＩＰはタイミングジェネレータ２２から出力され、完全にＨｉにはならず、タイミングジェネレータ２２内のレジスタに予め格納された設定値にしたがって決定される中間電位でノイズレベル制限トランジスタ８０を駆動する。なお、φＣＬＩＰは、図１に示すタイミングジェネレータ２２のレジスタに格納された設定値がＤＡＣ２３によりアナログ信号に変換されることで生成される。
　φＣＬＩＰが完全にＨｉになってしまうと、ノイズ信号はＶＤＤのレベルとなってしまい、ＦＤのリセットレベルが全く考慮されずにノイズ信号が読み出されてしまい、カラムアンプ１０は、相関二重サンプリングができなくなってしまう。そこで、φＣＬＩＰのパルス高をＨｉレベルよりも低い中間電位に設定することで、ＦＤのリセットレベルが考慮されたノイズ信号をカラムアンプ１０に入力することが可能となる。
　ここで、φＣＬＩＰのパルス高は、白黒反転現象が起こらないような通常の輝度範囲の被写体を露光した場合に画素回路ＧＣから出力されるレベルの高いノイズ信号が、ノイズレベル制限トランジスタ８０によってリセットされないようなレベルであって、白黒反転現象が発生する超高輝度の被写体を露光した場合に画素回路ＧＣから出力されるレベルの低いノイズ信号が、ノイズレベル制限トランジスタ８０によってリセットされるような予め定められたレベルに設定されている。つまり、ノイズ信号のレベルが一定の値以上の場合は、そのノイズ信号がそのままカラムアンプ１０へと入力され、ノイズ信号のレベルが一定の値以下になると、そのノイズ信号のレベルがノイズレベル制限トランジスタ８０によって上昇されてカラムアンプ１０へと入力される。
　これにより、超高輝度時に低下したノイズ信号を使用することなく、ノイズレベル制限トランジスタ８０により一定の値に上昇された高電位のノイズ信号が使用されるため、相関二重サンプリング処理により発生する白黒反転を抑制することできる。
　なお、設定値を複数用意しておき、例えば被写体の輝度に応じて、これら複数の設定値の中から適切な設定値が選択されるように、ノイズレベル制限トランジスタ８０を駆動するための中間電位を適宜選択できるように構成してもよい。
　暗電流除去部９０は、信号読出期間において、ノイズ＋映像信号に含まれる暗電流成分を除去するためのオフセット信号をカラムアンプ１０に入力する。ここで、暗電流除去部９０は、スイッチＳＷ５と、コンデンサＣ５とを備えている。スイッチＳＷ５は一端にオフセット信号を生成するための制御信号であるＶＯＦＳＴが入力され、他端はコンデンサＣ５を介してオペアンプＡ１０のマイナス端子に接続されている。
　ここで、ＶＯＦＳＴは、タイミングジェネレータ２２により設定された設定値が、ＤＡＣ２３によりアナログ信号に変換されることで生成される。また、φＯＦＳＴは、タイミングジェネレータ２２の制御の下、ＤＡＣ２３を介してカラムＡＤＣに出力される。
　画素アレイ部１が暗い被写体を露光する暗時において、画素アレイ部１の環境温度が低く、暗電流が無視できるほど少ない場合、ＦＤの電圧は、図３（Ａ）の点線で示すように推移する。この場合、ノイズ＋映像信号のレベルがノイズ信号のレベルと同じになり、カラムＡＤＣで相関二重サンプリングを行ってノイズ成分を除去すると、カラムＡＤＣからは例えば０等の暗い被写体を示すデータが出力され、問題ない。
　しかしながら、暗時において、画素アレイ部１の環境温度が高く、暗電流が無視できないほど多い場合、暗時にも関わらずＦＤの電圧は、図３（Ａ）の実線に示すように推移する。
　ここで、ノイズ信号のレベルはリセット時における電圧レベルであるため、暗電流とは無関係にその値が定まるが、ノイズ＋映像信号には暗電流成分が含まれてしまう。その結果、暗時にも関わらず、ノイズ＋映像信号はノイズ信号に比べて低い電圧レベルとなる。よって、カラムＡＤＣにより相関二重サンプリングすると、ノイズ＋映像信号に含まれる暗電流成分によって、暗時であるにも関わらずカラムＡＤＣから暗電流成分に応じたデータが出力されてしまう。つまり、あたかも明るい被写体を露光したときに出力されるようなデータがカラムＡＤＣから出力されてしまう。
　そこで、暗電流除去部９０にて、相関二重サンプリング処理が実行される前に、ノイズ＋映像信号から暗電流成分を引き算し、暗電流成分が増加した場合でも、暗時において明るい被写体を露光したときに出力されるようなデータがカラムＡＤＣから出力されることを防止している。
　図７に示すようにφＯＦＳＴは、信号読出期間（Ｎｏｉｓｅ＋Ｓｉｇｎａｌ）内の上位Ａ／Ｄ変換期間の開始時刻からＶＲＡＭＰの入力が開始される時刻Ｔ５までの期間にＨｉとなっている。
　φＯＦＳＴがＨｉになると、スイッチＳＷ５がオンされ、オペアンプＡ１０のマイナス端子はＶＯＦＳＴ・（Ｃ５／ＣＦ）だけ電位が上昇する。オペアンプＡ１０のマイナス端子の電位が上昇すると、オペアンプＡ１０の出力端子の電位であるＡＯＵＴは、ＶＯＦＳＴ・（Ｃ５／ＣＦ）だけ低下する。
　暗電流除去部９０の動作を簡単に説明すると、φＯＦＳＴがＨｉの期間に常にＡＯＵＴを押し下げて、ＡＯＵＴから暗電流成分を除去する動作と言える。
　このようにＶＯＦＳＴとＣ５、ＣＦによって、ノイズ＋映像信号から暗電流成分を除去することが可能になる。ここで、暗電流除去部９０はカラムアンプ１０の入力側に接続されており、Ａ／Ｄ変換される前のアナログの状態のノイズ＋映像信号に対して処理を行っている。そのため、上述のように暗電流成分が０．２Ｖあったとしても、ノイズ＋映像信号から０．２Ｖ分の暗電流成分がオフセットされるようにＶＯＦＳＴを調整することで、画素信号の入力レンジの０．２Ｖ分の損を解消することができる。
　なお、タイミングジェネレータ２２は、温度センサ６により検出された温度データに従って、ＶＯＦＳＴを規定するための設定値を定めればよい。この場合、温度とＶＯＦＳＴとの関係を定める予め定められた関数を用いて、温度データの値に応じたＶＯＦＳＴの値を決定すればよい。また、タイミングジェネレータ２２は、例えば、画素アレイ部１の温度が上昇し、暗電流の影響が無視できなくなるようになった場合のみ暗電流除去部９０を駆動させ、それ以外の場合は暗電流除去部９０を駆動させないようにしてもよい。
　次に、図６に示すカラムＡＤＣの動作について説明する。図７は、カラムＡＤＣの動作を示すタイミングチャートである。以下のタイミングチャートでは、ＳＷＡ，ＳＷＢがオンされ、コンデンサＣＡ，ＣＢがオペアンプＡ１０に接続され、コンデンサＣＣはオペアンプＡ１０に接続されていないものとする。
　まず、垂直信号線Ｌ１に画素回路ＧＣからのノイズ信号Ｎｏｉｓｅが画素信号Ｖｉｄｅｏとして出力されると、φＡＲＳＴ、φＣＬ、φＣＲＳＴ１、φＣＲＳＴ２、φＣＬＩＰ、φＳＨが一定期間Ｈｉにされ、カラムアンプ１０、クランプ部２０、コンパレータ部３０がリセットされる。
　次に、ノイズ信号Ｎｏｉｓｅが、コンデンサＣＡ，ＣＢでサンプルホールドされる。
　次に、画素アレイ部１から垂直信号線Ｌ１を介して、ノイズ＋映像信号（Ｎｏｉｓｅ＋Ｓｉｇｎａｌ）が画素信号Ｖｉｄｅｏとして出力される。
　ここで、ノイズ＋映像信号は、ノイズ信号よりもノイズ＋映像信号に含まれる映像成分だけ低電位である。そして、画素信号Ｖｉｄｅｏが映像成分だけ低下すると、カラムアンプ１０の出力信号であるＡＯＵＴは、映像成分（Ｓｉｇｎａｌ）の大きさに従って、ＶＯＰＡからＳｉｇｎａｌ・（（ＣＡ＋ＣＢ）／ＣＦ）だけ増大する。
　また、クランプ部２０のゲインＫＧがＫＧ＝Ｃ２１／（Ｃ２１＋Ｃ２２）であるため、ＣＩＮはＶＯＰＣからＫＧ・Ｓｉｇｎａｌ・（（ＣＡ＋ＣＢ）／ＣＦ）だけ増大する。このとき、コンパレータ部３０は、ＣＩＮ＞ＶＯＰＣとなるため、ＣＯＵＴをＨｉに反転させる。
　次に、φＳＡ１＝Ｈｉになり、カラムアンプ１０にコンデンサＣ１が接続され、カラムアンプ１０に入力される電位がＶＲＥＦ・Ｃ１だけが上昇し、ＡＯＵＴはＶＲＥＦ・（Ｃ１／ＣＦ）だけ低下する。これに伴って、ＣＩＮはＫＧ・ＶＲＥＦ・（Ｃ１／ＣＦ）＝ＴＨ１だけ低下してレベルＶＬ１となる（期間Ｔ１）。
　このとき、ＳＡレジスタ７０は、ＣＩＮ＞ＶＯＰＣであり、ＣＯＵＴが反転しないため、φＳＡ１＝Ｈｉを維持し、Ｄ１＝１をラッチする（期間Ｔ１）。すなわち、ＳＡレジスタ７０は、初期のＣＩＮ（＝ＫＧ・Ｓｉｇｎａｌ・（ＣＡ＋ＣＢ）／ＣＦ）とＤ１の閾値であるＴＨ１（＝ＫＧ・ＶＲＥＦ・（Ｃ１／ＣＦ））とを比較し、ＣＩＮ＞ＴＨ１であるため、φＳＡ１＝Ｈｉを維持し、Ｄ１＝１にする。
　また、期間Ｔ１のφＬＣＫがＨｉの期間において、ＬＣＫラッチ回路４０は、ＣＩＮ＞ＶＯＰＣであり、ＣＯＵＴが反転しないため１をラッチする。そして、Ｄ１のラッチ回路５１は、ＬＣＫラッチ回路４０に１がラッチされたため、１をラッチする。これにより、Ｄ１＝１が決定される。
　次に、φＳＡ１＝Ｈｉの状態で、φＳＡ２＝Ｈｉにされ、カラムアンプ１０にコンデンサＣ２が接続される。これにより、ＣＩＮがレベルＶＬ１からＫＧ・ＶＲＥＦ・（Ｃ２／ＣＦ）＝ＴＨ２だけ低下し、ＣＩＮ＜ＶＰＯＣとなり、ＣＯＵＴがＨｉからＬｏに反転する。そのため、ＳＡレジスタ７０は、φＳＡ２＝Ｌｏに戻してコンデンサＣ２をカラムアンプ１０から切り離し、Ｄ２＝０をラッチする（期間Ｔ２）。
　すなわち、ＳＡレジスタ７０は、初期のＣＩＮから期間Ｔ１によってＴＨ１が差し引かれたα（＝初期のＣＩＮ－ＴＨ１）とＤ２の閾値であるＴＨ２（＝ＫＧ・ＶＲＥＦ・（Ｃ２／ＣＦ）とを比較し、初期のＣＩＮ－ＴＨ１＜ＴＨ２なので、φＳＡ２＝Ｌｏに戻して、Ｄ２＝０をラッチする。
　また、期間Ｔ２のφＬＣＫがＨｉの期間において、ＬＣＫラッチ回路４０は、ＣＩＮ＜ＶＯＰＣとなり、ＣＯＵＴが反転するため、Ｄ２＝０をラッチする。そして、Ｄ２のラッチ回路５１は、ＬＣＫラッチ回路４０に０がラッチされたため、０をラッチする。これにより、Ｄ２＝０が決定される。
　次に、ＳＡレジスタ７０は、φＳＡ１＝Ｈｉ、φＳＡ２＝Ｌｏの状態で、φＳＡ３＝Ｈｉにし、コンデンサＣ３をカラムアンプ１０に接続する。これにより、ＣＩＮがレベルＶＬ１からＫＧ・ＶＲＥＦ・（Ｃ３／ＣＦ）＝ＴＨ３だけ低いレベルまで上昇するが、ＣＩＮ＜ＶＰＯＣであり、ＣＯＵＴがＬｏを維持する。そのため、ＳＡレジスタ７０は、φＳＡ３をＬｏに戻して、Ｄ３＝０をラッチする（期間Ｔ３）。
　すなわち、ＳＡレジスタ７０は、β＝ＴＨ２－（初期のＣＩＮ－ＴＨ１）とγ（＝ＴＨ２－ＴＨ３）とを比較し、ＴＨ２－（初期のＣＩＮ－ＴＨ１）＞ＴＨ２－ＴＨ３ということは、初期のＣＩＮ－ＴＨ１＜ＴＨ３ということなので、Ｄ３＝０とし、φＳＡ３＝Ｌｏに戻す。なお、ＴＨ３はＤ３の閾値でありＴＨ３＝ＫＧ・ＶＲＥＦ・（Ｃ３／ＣＦ））である。
　また、期間Ｔ３のφＬＣＫがＨｉの期間において、ＬＣＫラッチ回路４０は、ＣＩＮ＜ＶＯＰＣが維持され、ＣＯＵＴが反転しないため、Ｄ３＝０をラッチする。そして、Ｄ３のラッチ回路５１は、ＬＣＫラッチ回路４０に０がラッチされたため、０をラッチする。これにより、Ｄ３＝０が決定される。
　次に、ＳＡレジスタ７０は、φＳＡ１＝Ｈｉ、φＳＡ２＝Ｌｏ、φＳＡ３＝Ｌｏの状態で、φＳＡ４＝Ｈｉにし、コンデンサＣ４をカラムアンプ１０に接続する。これにより、ＣＩＮがレベルＶＬ１からＫＧ・ＶＲＥＦ・（Ｃ４／ＣＦ）だけ低いレベルであるＶＬ２まで上昇し、ＣＩＮ＞ＶＰＯＣとなり、ＣＯＵＴがＬｏからＨｉに反転する。そのため、ＳＡレジスタ７０は、φＳＡ４＝Ｈｉを維持して、Ｄ４＝１をラッチする（期間Ｔ４）。
　すなわち、ＳＡレジスタ７０は、ＴＨ３－（初期のＣＩＮ－ＴＨ１）とＴＨ３－ＴＨ４とを比較し、ＴＨ３－（初期のＣＩＮ－ＴＨ１）＜ＴＨ３－ＴＨ４ということは、初期のＣＩＮ－ＴＨ１＞ＴＨ４ということなので、Ｄ４＝１とし、φＳＡ４＝Ｈｉを維持する。なお、ＴＨ４はＤ４の閾値でありＴＨ４＝ＶＲＥＦ・（Ｃ４／ＣＦ））である。
　また、期間Ｔ４のφＬＣＫがＨｉの期間において、ＬＣＫラッチ回路４０は、ＣＩＮ＞ＶＯＰＣとなり、ＣＯＵＴが反転するため、Ｄ４＝１をラッチする。そして、Ｄ４のラッチ回路５１は、ＬＣＫラッチ回路４０に１がラッチされたため、１をラッチする。これにより、Ｄ４＝１が決定される。
　以上により上位ビット群のＡＤ変換期間が終了し、Ｄ１～Ｄ４＝１，０，０，１とされる。この時点において、レベルがＶＬ２のＣＩＮはコンデンサＣ２２で保持されている。
　次に、φＣＲＳＴ１，φＣＲＳＴ２が一定期間Ｈｉにされ、コンパレータＡ３１，Ａ３２がリセットされ、ＣＯＵＴ＝ＶＯＰＣにされる。
　次に、φＳＨ＝Ｌｏとなりコンパレータ部３０及びクランプ部２０間が遮断され、φＣＭＰ＝ＨｉとなりＶＲＡＭＰがコンパレータ部３０へ入力され、コンデンサＣ２２に保持されたレベルＶＬ２のＣＩＮにＶＲＡＭＰが重畳され、ＣＩＮがＶＬ２からＶＲＡＭＰの初期レベルに応じてレベルΔＶａだけ低下する（時刻Ｔ５）。これにより、ＣＩＮ＜ＶＯＰＣとなり、ＣＯＵＴがＶＯＰＣからＬｏに反転する。また、時刻Ｔ５において、カウンタ１００は、カウント動作を開始する。
　次に、ＣＩＮがＶＯＰＣのレベルを超えると（時刻Ｔ６）、ＣＯＵＴはＬｏからＨｉに反転する。そして、カウンタ１００は、カウント動作を停止し、時刻Ｔ６におけるカウント値をＤ５～Ｄ１４のラッチ回路５１にラッチする。これにより、下位ビット群の各ビットの値が決定される。
　図８は、図１に示す固体撮像装置の動作の概要を示すタイミングチャートである。図８に示すＶＤは垂直同期信号であり、１フレーム期間に１回、ＬｏになるＬｏアクティブの信号である。ここで、画素アレイ部１がＮ行であるとすると、１フレーム期間は、Ｎ×Ｈ期間に等しい。
　ＶＤに目盛ったＶＳ１は、図１０に示すＶＳ１がＨｉに立ち上がるタイミングを示している。１行目の画素回路ＧＣにおいて、ＶＳ１がＨｉに立ち上がると、転送期間ＴＴが開始され、転送期間ＴＴが終了すると、次にＶＳ１がＨｉに立ち上がるまでの期間が露光期間ＴＥとなる。以後、１行目の画素回路ＧＣは、転送期間ＴＴと露光期間ＴＥとを繰り返す。
　また、ＶＳ１がＨｉに立ち上がってからＨ期間が経過したとき、２行目の画素回路ＧＣの転送期間ＴＴが開始され、転送期間ＴＴが終了すると、次にＶＳ１がＨｉに立ち上がってからＨ期間が経過する時刻までが露光期間ＴＥとなる。以後、２行目の画素回路ＧＣは、転送期間ＴＴと露光期間ＴＥとを繰り返す。
　３行目以降の画素回路ＧＣも２行目の画素回路ＧＣに続いて、順次、転送期間ＴＴと露光期間ＴＥとを繰り返す。
　そして、各行の露光期間ＴＥは２分割され、前半期間ＴＦにおいて、転送トランジスタＴＸは負のバイアス電圧ＶＬが印加され、後半期間ＴＢにおいて、転送トランジスタＴＸは中間電位ＶＭが印加される。
　なお、図８において、ＶＤが立ち下がってからＶＳ１が立ち上がるまでの間に、１行目の画素回路ＧＣは、図３に示すリセット期間ｔ０とノイズ読出期間ｔ１とが割り当てられ、ＦＤがリセットされ、ノイズ信号をカラムＡＤＣに出力する。
　また、ＶＳ１が立ち上がってからＨ期間が経過するまでの間に、２行目の画素回路ＧＣは、図３に示すリセット期間ｔ０とノイズ読出期間ｔ１とが割り当てられ、ＦＤがリセットされ、ノイズ信号をカラムＡＤＣに出力する。
　図５に示す比較例の垂直走査部２１では、露光期間ＴＥにおいて、転送トランジスタＴＸのゲートには常に中間電位ＶＭが印加され、転送ゲートは半分だけ開いた状態となっている。一方、非特許文献（J.Hynecek、 “Virtual Phase CCD Technology.” IEDM Tech.Dig.1979.pp611）にも記載されているように、ＣＣＤイメージセンサにおいて、転送トランジスタに負バイアスを印加することによって、転送トランジスタのゲートの基板層と絶縁層との界面で発生する暗電流を低減できることが知られている。
　しかしながら、ＣＣＤイメージセンサとＣＣＤイメージセンサとでは信号電荷の転送手法が全く異なるため、ＣＣＤイメージセンサで行われていた手法を単にＣＭＯＳイメージセンサに適用しただけでは、転送トランジスタＴＸで発生する暗電流の低減と、ダイナミックレンジの拡大とを両立させることは困難である。
　そこで、本固体撮像装置では、露光期間ＴＥの前半期間ＴＦにおいて転送トランジスタＴＸを負のバイアス電圧ＶＬで駆動させることで、転送トランジスタＴＸのゲートの下部の基板層と絶縁層との界面で発生する暗電流を低減させている。また、本固体撮像装置では、露光期間ＴＥの後半期間ＴＢにおいて転送トランジスタＴＸを中間電位ＶＭで駆動させることで、光電変換素子ＰＤを対数圧縮させて、高ダイナミックレンジ化を実現し、暗電流の低減とダイナミックレンジの拡大との両立を図っている。
　これにより、露光期間ＴＥにおいて、負のバイアス電圧ＶＬを印加する期間である前半期間ＴＦの長さに応じて転送トランジスタＴＸで発生する暗電流を低減させることができる。例えば、前半期間ＴＦの長さを露光期間ＴＥの約１／２に設定すると、暗電流を約１／２にすることができる。
　図９は、本発明の実施の形態による垂直走査部２１の回路図を示している。図１０は、図９に示す垂直走査部２１のタイミングチャートを示している。なお、図１０は、画素アレイ部１の行数が６行の場合における回路図を示している。具体的には、図１０に示す下から１～６行目の各行の回路群が、図１に示す画素アレイ部１の下から１～６行目に対応している。
　図９に示す垂直走査部２１は、図４に示す比較例の垂直走査部２１に対して、シフトレジスタＳＲ２（第２シフトレジスタの一例）及びセレクタＳＥＬ１～ＳＥＬ６を更に備えている。なお、図９において図４と重複する部分は説明を省略する。
　シフトレジスタＳＲ２は、シフトレジスタＳＲ１に対して所定期間（例えば、３Ｈ期間）遅延して、画素アレイ部１の各行を所定のＨ期間ずつサイクリックに選択し、選択した行に対応するセレクタＳＥＬ１～ＳＥＬ６及び出力部ＯＰ１～ＯＰ６に第２選択信号（ＨｉのＳＥＬ２ａ～ＳＥＬ２ｆ）を出力する。
　セレクタＳＥＬ１～ＳＥＬ６は、例えばＤＡＣ２３からバイアス電圧ＶＬ及び中間電位ＶＭが入力され、第１選択信号が入力されてから次の第２選択信号が入力されるまでの期間、バイアス電圧ＶＬを対応する行の出力部ＯＰ１～ＯＰ６に出力する。一方、セレクタＳＥＬ１～ＳＥＬ６は、第２選択信号が入力されてから次の第１選択信号が入力されるまでの期間、中間電位ＶＭを対応する行の出力部ＯＰ１～ＯＰ６に出力する。
　出力部ＯＰ１～ＯＰ６は、第１選択信号が入力されてからＨ期間より短い所定期間において、対応する行の画素回路ＧＣの転送トランジスタＴＸのゲートにオン電圧ＶＨを出力し、それ以外の期間において、ゲートにセレクタＳＥＬ１～ＳＥＬ６から出力されるバイアス電圧ＶＬ又は中間電位ＶＭを出力する。そして、出力部ＯＰ１～ＯＰ６は、ＡＮＤゲートＡＧ及びアナログドライバＡＤを備えている。
　各行のＡＮＤゲートＡＧは、第１選択信号が入力されてから所定期間において、Ｈｉの信号を対応する行のアナログドライバＡＤに出力する。具体的には、各行のＡＮＤゲートＡＧは、ＳＥＬ１ｘ（ｘ＝１～６）とＴＸｉｎとの論理積をとり、対応する行のアナログドライバＡＤに出力する。ここで、ＳＥＬ１ｘはあるｘ行のラッチ部ＶＳＲから出力される信号を示す。
　各行のアナログドライバＡＤは、対応する行のＡＮＤゲートＡＧからＨｉの信号が入力された場合、対応する行の画素回路ＧＣの転送トランジスタＴＸのゲートにオン電圧ＶＨを出力する。一方、各行のアナログドライバＡＤは、対応する行のＡＮＤゲートＡＧからＬｏの信号が入力された場合、対応する行の画素回路ＧＣの転送トランジスタＴＸのゲートに、対応する行のセレクタＳＥＬ１～ＳＥＬ６から出力されているバイアス電圧ＶＬ又は中間電位ＶＭを出力する。
　シフトレジスタＳＲ２は、画素アレイ部１の各行に対応する６個のラッチ部ＶＳＲを備える６ビットのシフトレジスタである。なお、各行のラッチ部ＶＳＲを区別する場合は、１～６行目のラッチ部ＶＳＲをラッチ部ＶＳＲ１１～ＶＳＲ１６と記述する。
　ラッチ部ＶＳＲ１１～ＶＳＲ１６は、出力端子が対応する行のセレクタＳＥＬ１～ＳＥＬ６の入力端子に接続されている。ラッチ部ＶＳＲ１１には、シフトレジスタＳＲ２に動作を開始させるためのパルス信号ＶＳ２が入力される。このパルス信号ＶＳ２は、パルス信号ＶＳ１の立ち上がり時刻から例えば３Ｈ期間経過後に立ち上がる信号であり、例えば図１に示すタイミングジェネレータ２２から出力される。
　なお、パルス信号ＶＳ２の立ち上がりタイミングを調節することで、前半期間ＴＦと後半期間ＴＢとの長さを調節することができる。例えば、パルス信号ＶＳ２をパルス信号ＶＳ１からｎ（ｎは１以上５以下の整数）×Ｈ期間経過後に立ち上がらせた場合、前半期間ＴＦをｎ×Ｈ期間から転送期間ＴＴを差し引いた期間に調節することができ、後半期間ＴＢを６Ｈ期間－ｎ×Ｈ期間に調節することができる。
　次に、図１０を用いて図９に示す垂直走査部２１の動作について説明する。なお、図１０において、丸で囲んだ数字は、パルス信号ＶＳ１がＨｉになった時を基準として、Ｈ期間が何番目のＨ期間に該当するかを示している。まず、１番目のＨ期間において、パルス信号ＶＳ１がＨｉにされ、ラッチ部ＶＳＲ１からＨｉのＳＥＬ１ａが出力され、１行目における第１選択信号が出力される。
　また、１番目のＨ期間において、ＳＥＬ１ａがＨｉになるのと同時に、ＴＸｉｎがＨｉとなり、ＴＸｉｎとＳＥＬ１ａとの論理積が１となるため、ＡＮＤゲートＡＧ１は、Ｈｉの信号をアナログドライバＡＤ１に出力する。アナログドライバＡＤ１は、Ｈｉの信号が入力されるため、φＴＸａ＝ＶＨにし、１行目の転送期間ＴＴを開始させる。これにより、１行目の画素回路ＧＣの転送トランジスタＴＸは、オン電圧ＶＨで駆動されてゲートが全開し、光電変換素子ＰＤに蓄積された信号電荷をＦＤに転送する。
　また、１番目のＨ期間において、ＳＥＬ１ａ＝Ｈｉ、ＳＥＬ２ａ＝Ｌｏのため、セレクタＳＥＬ１は、アナログドライバＡＤ１にバイアス電圧ＶＬを出力する。
　そして、１番目のＨ期間において、ＴＸｉｎがＬｏになると、ＴＸｉｎとＳＥＬ１ａとの論理積が０となるため、ＡＮＤゲートＡＧ１は、Ｌｏの信号をアナログドライバＡＤ１に出力する。アナログドライバＡＤ１は、Ｌｏの信号が入力され、かつ、セレクタＳＥＬ１からバイアス電圧ＶＬが入力されているため、φＴＸａ＝ＶＬにし、１行目の転送期間ＴＴを終了させ、１行目の前半期間ＴＦを開始させる。これにより、１行目の画素回路ＧＣの転送トランジスタＴＸは、バイアス電圧ＶＬで駆動され、ゲートを閉じ、光電変換素子ＰＤによる露光を開始させる。
　２番目のＨ期間において、ＳＥＬ１ｂ＝Ｈｉとなり、１行目と同様にして、φＴＸｂ＝ＶＨとなり、２行目の転送期間ＴＴが開始される。また、２番目のＨ期間において、ＴＸｉｎ＝Ｌｏになると、１行目と同様にして、φＴＸｂ＝ＶＬとなり、２行目の転送期間ＴＴが終了し、２行目の前半期間ＴＦが開始される。これにより、２行目の画素回路ＧＣの転送トランジスタＴＸは、バイアス電圧ＶＬで駆動され、ゲートを閉じ、光電変換素子ＰＤによる露光を開始させる。
　以後、３～６番目のＨ期間において、ＳＥＬ１ｃ～ＳＥＬ１ｆが順次にＨｉとなり、１，２行目と同様にして、３～６行目の転送期間ＴＴが実行され、３～６行目の前半期間ＴＦが開始される。
　４番目のＨ期間において、パルス信号ＶＳ２がＨｉにされ、ラッチ部ＶＳＲ１１からＨｉのＳＥＬ２ａが出力され、１行目における第２選択信号が出力される。
　また、４番目のＨ期間において、ＳＥＬ２ａ＝Ｈｉ、ＳＥＬ１ａ＝Ｌｏのため、セレクタＳＥＬ１は、アナログドライバＡＤ１に中間電位ＶＭを出力する。
　そして、４番目のＨ期間において、ＳＥＬ１ａ＝Ｌｏであり、ＴＸｉｎとＳＥＬ１ａとの論理積が０であるため、ＡＮＤゲートＡＧ１は、Ｌｏの信号をアナログドライバＡＤ１に出力する。アナログドライバＡＤ１は、Ｌｏの信号が入力され、かつ、セレクタＳＥＬ１から中間電位ＶＭが入力されているため、φＴＸａ＝ＶＭにし、１行目の前半期間ＴＦを終了させ、１行目の後半期間ＴＢを開始させる。これにより、１行目の画素回路ＧＣの転送トランジスタＴＸは、中間電位ＶＭで駆動され、ゲートを半分だけ開いた状態にし、光電変換素子ＰＤによる露光を継続させている。
　５番目のＨ期間において、ＳＥＬ２ｂ＝Ｈｉ、ＳＥＬ１ｂ＝Ｌｏのため、１行目と同様、２行目の前半期間ＴＦが終了され、２行目の後半期間ＴＢが開始される。
　以後、６番目～次の１～３番目のＨ期間において、ＳＥＬ２ｃ～ＳＥＬ２ｆが順次にＨｉとなり、１，２行目と同様にして、３～６行目の後半期間ＴＢが開始される。
　次のパルス信号ＶＳ１がＨｉになると、次の１番目のＨ期間が開始され、再び、ＳＥＬ１ａ＝Ｈｉとなり、前の１番目のＨ期間と同様、１行目の転送期間ＴＴが開始される。これにより、１行目の後半期間ＴＢが終了され、１行目の転送期間ＴＴが開始される。
　このように、本固体撮像装置では、転送期間ＴＴが終了すると、φＴＸを中間電位ＶＭに設定するのではなく、バイアス電圧ＶＬに設定している。ここで、バイアス電圧ＶＬは負の電圧である。これにより、転送トランジスタＴＸのゲートの下側のＳｉからなる基板層とＳｉＯ２からなる絶縁層との界面で発生する暗電流を抑制することができる。
　転送トランジスタＴＸのゲートに負のバイアス電圧ＶＬを印加すると、ゲート電極の下側に正孔が蓄積される。そのため、基板層と絶縁層との界面で電子が発生しても、正孔と再結合して消滅するため、暗電流を抑制することができる。
　しかしながら、露光期間ＴＥの全期間をバイアス電圧ＶＬにすると、転送トランジスタＴＸのゲートが完全に閉じられてしまうため、画素回路ＧＣはリニア特性で駆動されてしまい、ダイナミックレンジを広げることができない。
　一方、本固体撮像装置では、図１０に示すようにパルス信号ＶＳ１がＨｉになってから３Ｈ期間後にパルス信号ＶＳ２がＨｉにされている。
　そのため、前半期間ＴＦの終了後、φＴＸａがＶＭに設定され、１行目の転送トランジスタＴＸが中間電位ＶＭで駆動される。これにより、図３（Ｂ）で示したように光電変換素子ＰＤに蓄積される信号電荷は対数圧縮され、画素回路ＧＣをリニアログ特性で駆動させることができ、暗電流の低減とダイナミックレンジの拡大との両立を図ることができる。
　ここで、図１０では、１フレーム期間である６Ｈ期間のうち約半分の期間において、転送トランジスタＴＸがバイアス電圧ＶＬで駆動されているため、図４に示す比較例の水平走査回路に比べて暗電流を約１／２にすることができる。
　なお、図１０では、約半分の期間ずつバイアス電圧ＶＬと中間電位ＶＭとを切り替えているが、これに限定されるわけではない。
　ここで、１フレーム期間のうち画素回路ＧＣがリニアログ特性で駆動されている期間が約１／２になっており、図４に示す比較例の垂直走査部２１に比べて短くなっているが、図２に示す画素回路ＧＣは図３（Ａ）で示すように駆動されているため、ログ領域の光に対しては、積分性がなくなる結果、リニアログ特性の駆動時間が１／２になっても何ら問題はない。
　例えば、入射光量が少ない場合を考える。露光期間ＴＥの前半１／２の期間は、転送トランジスタＴＸがバイアス電圧ＶＬで駆動されているため、転送トランジスタＴＸのゲートは閉じており、光電変換素子ＰＤにはリニア特性で信号電荷が蓄積される。
　この場合、露光期間ＴＥの後半１／２の期間になって、転送トランジスタＴＸが中間電位ＶＭで駆動されても、入射光量が少ないため、光電変換素子ＰＤからＦＤに信号電荷は漏れ出ない。したがって、画素回路ＧＣは、入射光量が少ない場合、露光期間ＴＥが終了したときにリニア特性の画素信号を出力することができる。
　反対に入射光量が多い場合を考える。露光期間ＴＥの前半１／２の期間は転送トランジスタＴＸがバイアス電圧ＶＬで駆動されているため、転送トランジスタＴＸのゲートは閉まっている。したがって、光電変換素子ＰＤにはリニア特性で信号電荷が蓄積される。場合によっては、前半１／２の期間において光電変換素子ＰＤが飽和している場合も考えられる。
　この状態で露光期間ＴＥの後半１／２の期間を迎え、転送トランジスタＴＸが中間電位ＶＭで駆動されると、転送トランジスタＴＸのゲートが半分開いた状態となるので、光電変換素子ＰＤにおいて半分開いた状態のゲートのポテンシャルを超える信号電荷はＦＤ側へと捨てられる。
　その後、続けて強い光が入射されると、ゲートが半分開いた状態であるため、信号電荷は対数圧縮され、リニアログ特性を示すことになる。
　このように、リニアログ特性のログ領域では積分性という概念がないので、入射光量に対する光電変換素子ＰＤからＦＤへの信号電荷の溢れ具合のみが出力と関係する。よって、リニアログ特性となる期間が露光期間ＴＥの一部であってもリニアログ特性を実現することができる。
　以上、本固体撮像装置によれば、露光期間ＴＥが前半期間ＴＦと後半期間ＴＢとの２つの期間に分割され、前半期間ＴＦにおいて、転送トランジスタＴＸのゲートに、負のバイアス電圧ＶＬが印加されている。そのため、露光期間ＴＥの全期間を中間電位ＶＭで駆動させる場合に比べて、転送トランジスタＴＸのゲートの下部の基板層と絶縁層との界面で発生する暗電流を抑制することができる。
　また、後半期間ＴＢにおいて、転送トランジスタＴＸのゲートに、画素回路ＧＣをリニアログ特性で駆動させるための中間電位ＶＭが印加されている。そのため、画素回路ＧＣのダイナミックレンジを拡大することができる。
　なお、上記説明では、露光期間ＴＥを前半期間ＴＦと後半期間ＴＢとの２つの期間に分けたが本発明は、これに限定されない。すなわち、露光期間ＴＥを３つ以上の期間に分け、少なくとも１つの期間において、画素回路ＧＣをバイアス電圧ＶＬで駆動させ、残りの期間において、画素回路ＧＣを中間電位ＶＭで駆動させてもよい。
　また、露光期間ＴＥを３つ以上の期間に分けた場合、画素回路ＧＣを中間電位ＶＭで駆動させる期間と画素回路ＧＣをバイアス電圧ＶＬで駆動させる期間とが交互に現れるようにすればよい。
　また、上記説明では、バイアス電圧ＶＬは負の電圧値を有するものとしたが、本発明はこれに限定されない。すなわち、中間電位ＶＭ以下の電圧値を有していれば、正の電圧値であってもバイアス電圧ＶＬの電圧値として採用することができる。
　また、上記説明では、転送トランジスタＴＸとしてｎチャネル型のＭＯＳトランジスタを採用したが、本発明はこれに限定されず、ｐチャネル型のＭＯＳトランジスタを採用してもよい。
　この場合、転送トランジスタＴＸは、負の電圧値の絶対値が増大するにつれてゲートの開度が大きくなるため、前半期間ＴＦにおいて、正のバイアス電圧ＶＬを印加して暗電流を抑制し、後半期間ＴＢにおいて、負の中間電位ＶＭを印加して転送トランジスタＴＸのゲートを半分だけ開いた状態にしてリニアログ特性を実現すればよい。この場合、中間電位ＶＭよりも大きい電圧値であれば、負の電圧値をバイアス電圧ＶＬとして採用してもよい。
　上記固体撮像装置の技術的特徴は下記のようにまとめられる。
　（１）本発明の一局面による固体撮像装置は、変曲点を境に線形特性と対数特性とからなるリニアログ特性の画素回路を備えるＣＭＯＳ型の固体撮像装置であって、前記画素回路は、被写体を露光して信号電荷を蓄積する埋込型の光電変換素子と、前記光電変換素子により蓄積された信号電荷を電圧信号に変換するフローティングディフュージョンと、前記光電変換素子により蓄積された信号電荷を前記フローティングディフュージョンに転送する転送トランジスタとを備え、前記光電変換素子に信号電荷を蓄積させる露光期間と、前記露光期間で蓄積された信号電荷を前記フローティングディフュージョンに転送する転送期間とが繰り返されるように前記画素回路を制御する制御部を備え、前記制御部は、前記露光期間を複数の期間に分割し、少なくとも１つの期間において、前記転送トランジスタのゲートに、前記画素回路を前記リニアログ特性で駆動させるための中間電位を印加し、前記露光期間の残りの期間において、前記転送トランジスタのゲートに、前記中間電位よりも前記ゲートを閉める方向の電圧値を有するバイアス電圧を印加する。
　この構成によれば、露光期間が複数の期間に分割され、分割された少なくとも１つの期間において、転送トランジスタのゲートに、画素回路をリニアログ特性で駆動させるための中間電位が印加される。そのため、画素回路にリニアログ特性を持たせることができ、画素回路のダイナミックレンジの拡大を図ることができる。
　また、分割された露光期間の残りの期間において、転送トランジスタのゲートに、中間電位よりもゲートを閉める方向の電圧値を有するバイアス電圧が印加されている。そのため、１つの露光期間の全期間を中間電位で駆動させる場合に比べて、転送トランジスタのゲートの電極下部の基板層と絶縁層との界面で発生する暗電流を抑制することができる。
　つまり、転送トランジスタにおいては、ゲートの開度が増大するにつれて暗電流が増大する傾向にあるが、露光期間の一部の期間において、中間電位で駆動される場合よりもゲートが閉じられるように転送トランジスタが駆動されるため、その分、転送トランジスタで発生する暗電流を抑制することが可能となる。
　（２）前記制御部は、前記露光期間を前半期間と後半期間との２つの期間に分割することが好ましい。
　この構成によれば、１つの露光期間が前半期間と後半期間との２つの期間に分割されるため、制御の簡便化を図ることができる。
　（３）前記制御部は、前記前半期間において、前記ゲートに前記バイアス電圧を印加し、前記後半期間において、前記ゲートに前記中間電位を印加することが好ましい。
　この構成によれば、転送トランジスタは、１つの露光期間の前半期間においてバイアス電圧により駆動され、１つの露光期間の後半期間において中間電位により駆動されるため、ダイナミックレンジを確保することができる。つまり、前半期間をバイアス電圧、後半期間を中間電位とすることで、光電変換素子は、前半期間にてリニア特性で信号電荷を蓄積し、後半期間にてリニアログ特性で信号電荷を蓄積することが可能となる。その結果、明るい被写体を露光した場合であっても飽和することなく信号電荷を蓄積することが可能となり、リニアログ特性が維持され、ダイナミックレンジを確保することが可能となる。
　（４）前記画素回路は、Ｎ（Ｎは２以上の整数）行×Ｍ（Ｍは正の整数）列でマトリックス状に配列されることで画素アレイ部を構成し、前記制御部は、前記画素アレイ部の各行をサイクリックに選択する垂直走査部を備え、前記垂直走査部は、前記画素アレイ部の各行に対応するＮ個の出力部と、前記画素アレイ部の各行に対応するＮ個のセレクタと、前記画素アレイ部の各行を所定のＨ期間ずつサイクリックに選択し、選択した行に対応するセレクタ及び出力部に第１選択信号を出力する第１シフトレジスタと、前記第１シフトレジスタよりもｎ（ｎは１以上、かつ、Ｎ－１以下の整数）×Ｈ期間遅延して前記画素アレイ部の各行をＨ期間ずつサイクリックに選択し、選択した行に対応するセレクタ及び出力部に第２選択信号を出力する第２シフトレジスタとを備え、各セレクタは、前記第１選択信号が入力されてから次の第２選択信号が入力されるまでの期間、前記バイアス電圧を対応する行の出力部に出力する一方、前記第２選択信号が入力されてから次の第１選択信号が入力されるまでの期間、前記中間電位を対応する行の出力部に出力し、各出力部は、前記第１選択信号が入力されてからＨ期間より短い所定期間において、対応する行の画素回路の転送トランジスタのゲートにオン電圧を出力し、それ以外の期間において、前記ゲートに前記セレクタから出力される前記バイアス電圧又は前記中間電位を出力することが好ましい。
　この構成によれば、各画素回路において、ｎを設定することで第２選択信号の出力タイミングを変更することが可能となり、Ｈ期間単位で後半期間の長さを調節することができる。
　（５）各出力部は、ＡＮＤゲートとアナログドライバとを備え、各ＡＮＤゲートは、前記第１選択信号が入力されてから前記所定期間において、ハイレベルの信号を対応する行のアナログドライバに出力し、各アナログドライバは、対応する行のＡＮＤゲートからハイレベルの信号が入力された場合、対応する行の画素回路の転送トランジスタのゲートに前記オン電圧を出力し、対応する行のＡＮＤゲートからローレベルの信号が入力された場合、前記ゲートに前記セレクタから出力される前記バイアス電圧又は前記中間電位を出力することが好ましい。
　この構成によれば、出力部がアナログドライバにより構成されているため、オン電圧、バイアス電圧、及び中間電位の切り替えが容易に行うことができる。
　（６）前記転送トランジスタは、ｎチャネル型のトランジスタであり、前記バイアス電圧は負の電圧であることが好ましい。
　この構成によれば、転送トランジスタをｎチャネル型のトランジスタで構成したため、転送トランジスタのゲートに負のバイアス電圧を印加することで、前記転送トランジスタのゲートの下側に正孔を生じさせることが可能となる。その結果、ゲートで発生する電子が正孔と結合して消滅し、暗電流を更に抑制することができる。

Claims (6)

  1. 　変曲点を境に線形特性と対数特性とからなるリニアログ特性の画素回路を備えるＣＭＯＳ型の固体撮像装置であって、
    　前記画素回路は、
    　被写体を露光して信号電荷を蓄積する埋込型の光電変換素子と、
    　前記光電変換素子により蓄積された信号電荷を電圧信号に変換するフローティングディフュージョンと、
    　前記光電変換素子により蓄積された信号電荷を前記フローティングディフュージョンに転送する転送トランジスタとを備え、
    　前記光電変換素子に信号電荷を蓄積させる露光期間と、前記露光期間で蓄積された信号電荷を前記フローティングディフュージョンに転送する転送期間とが繰り返されるように前記画素回路を制御する制御部を備え、
    　前記制御部は、前記露光期間を複数の期間に分割し、少なくとも１つの期間において、前記転送トランジスタのゲートに、前記画素回路を前記リニアログ特性で駆動させるための中間電位を印加し、前記露光期間の残りの期間において、前記転送トランジスタのゲートに、前記中間電位よりも前記ゲートを閉める方向の電圧値を有するバイアス電圧を印加する固体撮像装置。
  2. 　前記制御部は、前記露光期間を前半期間と後半期間との２つの期間に分割する請求項１記載の固体撮像装置。
  3. 　前記制御部は、前記前半期間において、前記ゲートに前記バイアス電圧を印加し、前記後半期間において、前記ゲートに前記中間電位を印加する請求項２記載の固体撮像装置。
  4. 　前記画素回路は、Ｎ（Ｎは２以上の整数）行×Ｍ（Ｍは正の整数）列でマトリックス状に配列されることで画素アレイ部を構成し、
    　前記制御部は、前記画素アレイ部の各行をサイクリックに選択する垂直走査部を備え、
    　前記垂直走査部は、
    　前記画素アレイ部の各行に対応するＮ個の出力部と、
    　前記画素アレイ部の各行に対応するＮ個のセレクタと、
    　前記画素アレイ部の各行を所定のＨ期間ずつサイクリックに選択し、選択した行に対応するセレクタ及び出力部に第１選択信号を出力する第１シフトレジスタと、
    　前記第１シフトレジスタよりもｎ（ｎは１以上、かつ、Ｎ－１以下の整数）×Ｈ期間遅延して前記画素アレイ部の各行をＨ期間ずつサイクリックに選択し、選択した行に対応するセレクタ及び出力部に第２選択信号を出力する第２シフトレジスタとを備え、
    　各セレクタは、前記第１選択信号が入力されてから次の第２選択信号が入力されるまでの期間、前記バイアス電圧を対応する行の出力部に出力する一方、前記第２選択信号が入力されてから次の第１選択信号が入力されるまでの期間、前記中間電位を対応する行の出力部に出力し、
    　各出力部は、前記第１選択信号が入力されてからＨ期間より短い所定期間において、対応する行の画素回路の転送トランジスタのゲートにオン電圧を出力し、それ以外の期間において、前記ゲートに前記セレクタから出力される前記バイアス電圧又は前記中間電位を出力する請求項３記載の固体撮像装置。
  5. 　各出力部は、ＡＮＤゲートとアナログドライバとを備え、
    　各ＡＮＤゲートは、前記第１選択信号が入力されてから前記所定期間において、ハイレベルの信号を対応する行のアナログドライバに出力し、
    　各アナログドライバは、対応する行のＡＮＤゲートからハイレベルの信号が入力された場合、対応する行の画素回路の転送トランジスタのゲートに前記オン電圧を出力し、対応する行のＡＮＤゲートからローレベルの信号が入力された場合、前記ゲートに前記セレクタから出力される前記バイアス電圧又は前記中間電位を出力する請求項４記載の固体撮像装置。
  6. 　前記転送トランジスタは、ｎチャネル型のトランジスタであり、
    　前記バイアス電圧は負の電圧である請求項１記載の固体撮像装置。
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