以下、本発明の実施の形態による固体撮像装置について、図面を参照しながら説明する。図1は、本発明の実施の形態による固体撮像装置の全体構成図である。図1に示すように固体撮像装置は、列並列型AD変換方式(カラムAD変換方式)のCMOS(Complementary Metal Oxide Semiconductor)型の固体撮像装置であって、画素アレイ部1、行駆動部2(垂直走査部の一例)、カラムADCアレイ部3(読出部の一例)、列駆動部4、PLL5、タイミングジェネレータ6(制御部の一例)、DAC7(制御部の一例)、温度センサ8(温度検出部の一例)、ランプジェネレータ9、センスアンプSA、シリアライザ11、出力端子12、クロック端子13、及び画像処理部14を備えている。
本実施の形態では、画像処理部14以外の画素アレイ部1〜クロック端子13は、1チップに集積化されており、固体撮像素子を構成している。
画素アレイ部1は、M(Mは2以上の正の整数)行×N(Nは2以上の正の整数)列にマトリックス状に配列された複数の画素回路GC(図略)により構成されている。なお、図1の例では、画素回路GCは、14行×18列でマトリックス状に配列されている。
行駆動部2は、例えば、垂直走査回路と、ドライバ回路とを備えている。垂直走査回路は、例えば、シフトレジスタにより構成され、タイミングジェネレータ6から出力される垂直同期信号に同期して、画素アレイ部1を構成する各行の画素回路GCをサイクリックに選択することで、画素アレイ部1を垂直走査する。
ドライバ回路は、画素制御信号を生成し、垂直走査回路により選択された行に属する各画素回路GCに画素制御信号を出力することで、各画素回路GCを駆動する。
カラムADCアレイ部3は、画素アレイ部1の各列に対応するN個のカラムADC(読出回路の一例)と、温度センサ8から出力されたアナログの温度データをアナログデジタル変換するための1個のカラムADCとを備えている。カラムADCは、画素アレイ部1の各列に対応する垂直信号線L1を介して各列の画素回路GCと接続され、垂直走査回路により選択された行の画素回路から画素信号を読み出し、相関二重サンプリング処理及びアナログデジタル変換処理を行い、得られたデジタルの映像信号を保持する。
列駆動部4は、例えばシフトレジスタにより構成され、タイミングジェネレータ6から出力される水平同期信号に同期した列選択信号を出力することで、1水平走査期間において、各列のカラムADCをサイクリックに選択し、カラムADCアレイ部3を水平走査し、各列のカラムADCが保持するデジタルの映像信号をセンスアンプSAに順次に出力させる。
PLL5は、クロック端子13を介して外部の装置から供給されるクロック信号(SYSCLK)を逓倍し、タイミングジェネレータ6に出力する。本実施の形態において、クロック端子13には、例えば、54MHzのクロック信号が供給され、PLL5は、この54MHzのクロック信号を2逓倍して、108MHzのクロック信号をタイミングジェネレータ6に供給する。
タイミングジェネレータ6は、PLL5から供給されるクロック信号に従って、垂直同期信号及び水平同期信号等の、固体撮像装置を制御するうえで必要となるタイミング信号を生成し、固体撮像装置の全体制御を司る。また、タイミングジェネレータ6は、タイミング信号の設定値等を記憶するためのレジスタを備えている。なお、レジスタは、図略の通信端子を介して接続される外部の装置と例えばシリアル通信することによって設定値が書き込まれる。ここで、設定値としては、例えば後述する転送トランジスタTX(図2参照)を駆動するための中間電位の値を定めるための設定値等が含まれる。
本実施の形態では、画素アレイ部1は、例えばR(赤),G(緑),B(青)等の複数の色成分の画素信号を取得するための複数種類の画素回路GCが、ベイヤー配列等の所定の配列方式に従って、規則的に配列されている。よって、タイミングジェネレータ6は、レジスタに画素回路GCの種類毎の中間電位を規定する予め定められた設定値を記憶している。そして、タイミングジェネレータ6は、画素回路GCの種類に応じた設定値により規定される中間電位によって各画素回路GCが駆動されるように、DAC7及び行駆動部2を制御する。
具体的には、タイミングジェネレータ6は、画素アレイ部1の各行各列にどの種類の画素回路GCが配列されているかを予め記憶している。行駆動部2がある1行を選択した場合、タイミングジェネレータ6は、その行の各列にどの種類の画素回路GCが配列されているかを特定し、特定した種類に応じた設定値をDAC7に出力する。そして、タイミングジェネレータ6は、設定値をDAC7にデジタルアナログ変換させる。デジタルアナログ変換された設定値は行動制御部2に入力される。行駆動部2は、タイミングジェネレータ6の制御の下、入力された設定値によって規定される中間電位を、選択した各列の画素回路GCの転送トランジスタTXに出力する。
このように、種類に応じた中間電位で画素回路GCを駆動することで、各画素回路GCは、自身の種類に応じた適切なダイナミックレンジを得ることができる。
また、タイミングジェネレータ6は、温度センサ8により検出された温度データに基づいて、各画素回路GCにおける変曲点の変動が抑制されるように各画素回路GCの中間電位を変更する。
ここで、温度センサ8により検出された温度データは、カラムADCアレイ部3でデジタルの温度データに変換された後、画像処理部14に出力される。画像処理部14は、デジタルに変換された温度データに従って、画素回路GCの種類毎に定められた中間電位を補正し、補正後の中間電位を規定する設定値を、タイミングジェネレータ6のレジスタに書き込む。ここで、画像処理部14は、例えば、画素回路GCの種類毎に、中間電位と温度との関係を示す関数を予め記憶しており、この関数に従って、温度センサ8により検出された温度に対応する中間電位を決定する。そして、画像処理部14は、決定した中間電位で画素回路を駆動するための設定値をレジスタに書き込めばよい。
そして、タイミングジェネレータ6は、画像処理部14により書き換えられた設定値に従って、画素回路GCの転送トランジスタTXを駆動すればよい。これにより、ジャンクション温度の変動による各画素回路GCの変曲点の変動が抑制される。
DAC(デジタルアナログコンバータ)7は、タイミングジェネレータ6から出力されるデジタルの信号をアナログの信号に変換して、行駆動部2に供給する。例えば、DAC7は、タイミングジェネレータ6から出力される中間電位を規定するための設定値を、アナログ信号に変換して中間電位を生成し、行駆動部2に供給する。
温度センサ8は、固体撮像装置内部の温度であるジャンクション温度を検出し、ジャンクション温度に比例するアナログの温度データを、画素回路GCが接続されていないカラムADCに出力する。図1の例では、画素回路GCが接続されていないカラムADCとしては、カラムADCアレイ部3の最右列のカラムADCが採用されている。そして、温度センサ8から出力された温度データは、この最右列のカラムADCに出力され、アナログデジタル変換される。
ランプジェネレータ9は、ランプ信号を生成して、各カラムADCに出力する。センスアンプSAは、カラムADCアレイ部3から水平信号線L2を介して出力されるデジタルの映像信号を増幅し、シリアライザ11に出力する。本実施の形態では、カラムADCは、14ビットのデジタルの映像信号を生成し、各ビットの信号の位相を180度ずらし、位相が180度ずらされた信号と、位相がずらされていない信号とからなる合計28個の信号をセンスアンプSAに出力する。よって、カラムADCアレイ部3とセンスアンプSAとを接続する水平信号線L2は、合計28本となる。そして、センスアンプSAは、28本の水平信号線L2を流れる信号をそれぞれ増幅して、各信号の波形を成形してシリアライザ11に出力する。
シリアライザ11は、例えば、LVDS(Low Voltage differential singalings)規格に準拠したシリアライザにより構成され、センスアンプSAから28本の水平信号線L2を介してパラレルで出力される信号を差動増幅して14ビットの信号とし、パラレルに変換して出力端子12に出力する。出力端子12は、シリアライザ11からの信号を画像処理部14に出力する。
画像処理部14は、例えば専用のハードウエア回路により構成され、各カラムADCから出力された映像信号に種々の画像処理を施す。本実施の形態では、画像処理部14は、上述したように温度センサ8により検出された温度データに応じて、各画素回路GCの転送トランジスタTXのゲートに付与する中間電位を決定し、変曲点の変動を抑制する処理を行っている。
図2は、画素回路GCの回路図を示している。図2に示すように画素回路GCは、光電変換素子PD、転送トランジスタTX、リセットトランジスタRST、増幅トランジスタSF、及び行選択トランジスタSELを備える、CMOSの画素回路GCにより構成されている。
光電変換素子PDは被写体からの光を受光し、受光した光量に応じた信号電荷を蓄積する。ここで、光電変換素子PDはアノードが接地され、カソードが転送トランジスタTXのソースに接続されている。光電変換素子PDはアノードに、駆動電圧であるPVSSが入力される。
転送トランジスタTXは、光電変換素子PDにより蓄積された信号電荷をフローティングディフュージョン(以下、「FD」と記述する)に転送する。転送トランジスタTXのゲートは、駆動電圧であるφTXが入力され、φTXによってオン・オフされる。転送トランジスタTXのドレインは、FDに接続されている。このφTXの電圧を調整することで、転送トランジスタTXは中間電位で駆動される。
FDは、光電変換素子PDから転送された信号電荷を蓄積し、蓄積した信号電荷を、その大きさに応じたレベルを有する電圧信号に変換する。
リセットトランジスタRSTは、例えばnMOS(negative channel Metal Oxide Semiconductor)により構成され、ゲートにリセットトランジスタRSTをオン・オフするための信号であるφRSTが入力され、ドレインに駆動電圧であるPVDDが入力され、ソースがFDを介して増幅トランジスタSFのゲートに接続されている。
そして、リセットトランジスタRSTは、行駆動部2の制御の下、オン・オフし、FDをリセットする。なお、PVDD、PVSSは図略の電圧源から出力され、φRSTは、行駆動部2から出力される。
増幅トランジスタSFは、例えばnMOSにより構成され、ゲートがFDを介して転送トランジスタTX及びリセットトランジスタRSTに接続され、ドレインに駆動電圧であるPVDDが入力され、ソースが行選択トランジスタSELに接続されている。そして、増幅トランジスタSFは、FDから出力される画素信号を増幅して行選択トランジスタSELに出力する。
行選択トランジスタSELは、例えばnMOSにより構成され、ゲートに行選択信号であるφVSENが入力され、ドレインが増幅トランジスタSFに接続され、ソースが垂直信号線L1を介して対応する列のカラムADCに接続されている。そして、行選択トランジスタSELは、増幅トランジスタSFにより増幅された画素信号を、垂直信号線L1を介して対応する列のカラムADCに出力する。ここで、φVSENは行駆動部2から出力される。
図3(A)は、画素回路GCのタイミングチャートを示している。図3(A)に示すように画素回路GCは、露光期間t0,t4、ノイズ読出期間t1、転送期間t2、信号読出期間t3というように、4つの期間がサイクリックに繰り返され、画素信号を出力する。
具体的には、露光期間t0は、前フレームの信号読出期間(図略)が終了すると、開始される。露光期間t0においては、φRSTがHiにされてリセットトランジスタRSTがオンされ、φVSENがLoにされて行選択トランジスタSELがオフされ、φTXがHiとLoとの中間の中間電位に設定され、転送トランジスタTXのゲートが少し開いた状態にされている。これにより、図7に示すように、光電変換素子PDに蓄積される信号電荷が一定の値を超えるまでは、光電変換素子PDには信号電荷が光量に対して線形的に蓄積される。一方、光電変換素子PDに蓄積される信号電荷が一定の値を超えると、光電変換素子PDには信号電荷の一部がFDに漏れつつ蓄積されるため、信号電荷は光量に対して対数的に蓄積される。
また、露光期間t0において、φRSTはHiにされてFDがリセットされているため、FDは光電変換素子PDから漏れ出る信号電荷を排出する。そのため、露光期間t0において、FDの電圧信号のレベルは、常時、PVDDに保持される。
ノイズ読出期間t1において、φRSTがLoにされ、φVSENがHiにされ、φTXがLoにされ、リセットトランジスタRSTがオフ、行選択トランジスタSELがオン、転送トランジスタTXがオフにされる。
これにより、転送トランジスタTXのゲートが閉じられた状態で、FDのリセットレベルの電圧信号が、増幅トランジスタSF及び行選択トランジスタSELによって読み出され、ノイズ信号として対応する列のカラムADCに出力される。このノイズ信号には、主にFDのリセット時に生じるkTCノイズが含まれ、画素回路GC毎にばらついている。
ここで、ノイズ読出期間t1において、FDのリセットレベルの電圧信号が、リセットトランジスタRSTによりFDがリセットされていない状態で読み出されているため、画素回路GC毎にバラツキを有するFDのリセットレベルの電圧信号をノイズ信号として精度良く出力することができる。
転送期間t2において、φRSTがLo、φVSENがLo、φTXがHiにされ、リセットトランジスタRSTがオフ、行選択トランジスタSELがオフ、転送トランジスタがオンされる。これにより、転送トランジスタTXのゲートが全開し、光電変換素子PDに蓄積された信号電荷がFDに転送される。
信号読出期間t3において、φRSTがLo、φVSENがHi、φTXがLoにされ、FDにより信号電荷が電圧信号に変換され、変換された電圧信号が増幅トランジスタSF及び行選択トランジスタSELにより読み出され、ノイズ+映像信号として対応する列のカラムADCに出力される。
信号読出期間t3が終了すると、次の露光期間t4が開始され、次のフレームの映像信号を得るための露光処理が開始される。
なお、後述するカラムADCは、相関二重サンプリングにより、ノイズ読出期間で読み出されたノイズ信号と信号読出期間で読み出されたノイズ+映像信号との差分がとられ、ノイズ+映像信号に含まれるノイズ成分が除去され、映像信号が抽出される。
図3(B)は、図3(A)のタイミングチャートに従って駆動される画素回路GCの光電変換特性を示したグラフである。図3(B)において、縦軸は線形軸であり画素回路GCから出力される映像信号を示し、横軸は対数軸であり光電変換素子PDへの入射光強度を示している。
このグラフから分かるように、変曲点P1を境に低輝度領域がリニア(線形)特性α1を有し、高輝度領域がログ(対数)特性α2を有していることが分かる。なお、図3(B)のグラフにおいて、リニア特性α1がカーブを描いて上昇し、ログ特性α2がほぼ直線状に上昇しているのは、横軸を対数軸としたからである。
そして、点線の丸枠で囲った領域に示すように、ログ特性α2は高輝度側において直線的に変化せず、カーブを描いて変化しており、線形的に変化していることが分かる。
これは、図3(A)に示すノイズ読出期間t1において、φTXがLoにされ、転送トランジスタTXのゲートが完全に閉じられるからである。
すなわち、ノイズ読出期間t1において転送トランジスタTXを完全にオフすると、ノイズ読出期間t1といえども、光電変換素子PDは露光を継続しているため、被写体が高輝度であれば、光電変換素子PDは線形的に信号電荷を蓄積する。
よって、高輝度の被写体を露光した場合、転送期間t2が開始される直前において、光電変換素子PDには、下層に線形的に蓄積された信号電荷と、中間層に対数的に蓄積された信号電荷と、上層に線形的に蓄積された信号電荷との3層の信号電荷が蓄積されることになる。これにより、この上層に線形的に蓄積された信号電荷が、図3(B)に示すように高輝度側に現れ、ログ特性α2の高輝度側が線形的に変化するのである。
これを防止する場合、以下のように画素回路GCを駆動することが好ましい。図4(A)は、図2に示す画素回路GCのタイミングチャートの変形例である。また、図4(B)は、図4(A)に示すタイミングチャートに従って画素回路GCを駆動させたときの光電変換特性を示したグラフである。なお、図4(A)において、縦軸及び横軸は図3(A)に示す縦軸及び横軸と同一である。
図4(A)に示すタイミングチャートと図3(A)に示すタイミングチャートとの相違点は、ノイズ読出期間t1と信号読出期間t3とにある。
すなわち、図4(A)に示すノイズ読出期間t1において、φTXは、露光期間t0と同様、中間電位が継続して設定されている。そのため、転送トランジスタTXを中間電位で駆動すると、ノイズ読出期間t1において、被写体が高輝度で露光されたとしても、光電変換素子PDに蓄積される信号電荷はFDへと漏れ出ることになり、光電変換素子PDは、対数的に信号電荷を蓄積する。
つまり、高輝度の被写体が露光された場合、光電変換素子PDには、下層に線形的に蓄積された信号電荷と、上層に対数的に蓄積された信号電荷との2層の信号電荷が蓄積されることになる。これにより、図4(B)に示すように、ログ特性α2は高輝度側においてもほぼ対数的に変化することになり、図3(B)に示すような、ログ特性α2の高輝度側でリニア特性が現れることを抑制することができる。
また、図4(A)のタイミングチャートにおいては、信号読出期間t3においても、φTXは中間電位に設定されている。これにより、信号読出期間t3においても、転送トランジスタTXはノイズ読出期間t1と同一の中間電位で駆動されるため、ノイズ読出期間t1及び信号読出期間t3において、FDの電圧信号のリセットレベルを等しくすることができる。
図5は、リニアログ特性ではなくリニア特性で画素回路GCを駆動させるときのタイミングチャートを示している。図5においても、図3(A)、図4(A)と同様、露光期間t0、ノイズ読出期間t1、転送期間t2、信号読出期間t3、露光期間t4というように、4つの期間がサイクリックに繰り返され、画素信号が出力される。
露光期間t0において、φTXはLoとされ、転送トランジスタTXのゲートが完全に閉じられているため、光電変換素子PDに蓄積された信号電荷は、FDに漏れ出ることなく線形的に蓄積される。
また、露光期間t0において、転送トランジスタTXのゲートが完全に閉じられているため、光電変換素子PDからFDへ信号電荷は漏れ出ない。よって、φRSTは、露光期間t0の全区間に渡ってHiとされておらず、FDからリセットレベルの電圧信号を読み出す直前の露光期間t0の一部の区間のみHiにされている。
図6(A)は画素回路GCをリニア特性で駆動させたときの画素回路GCのポテンシャル図を示している。図6(A)は露光期間におけるポテンシャル図である。露光期間においては、転送トランジスタTXのゲートが閉じられているため、光電変換素子PDには、入射光に対して信号電荷が線形的に蓄積されている。図6(A)においては、光電変換素子PDの飽和電荷量(以下、「QPD」と記述する。)とFDの取扱電荷量(以下、「QFD」と記述する。)とは、光電変換素子PDで蓄積された信号電荷の全てをFDで受け止める必要があるため、QPD<QFDという関係が成り立つように画素回路GCが設計されている。
図6(B)は、QPDとQFDとを説明するための画素回路GCのポテンシャル図である。図6(B)に示すように、QPDは、光電変換素子PDの容量(以下、「CPD」と記述する。)、光電変換素子PDの電圧振幅(以下、「VPD」と記述する。)との積(=CPD・VPD)で決定される。
ここで、CPD及びVPDは、画素回路GCの設計パラメータと製造パラメータとの両方で決定することができ、本実施の形態では、例えば、光電変換素子PDの面積を調節して、CPD及びVPDを調節することで、QPDが決定されている。
また、QFDは、FDの容量(以下、「CFD」と記述する。)とFDの電圧振幅(以下、「VFD」と記述する)との積で決定される。ここで、CFDは、FDの設計パラメータと製造パラメータとの両方で決定され、本実施の形態では、例えばFDの面積を調節することでCFDを決定している。
また、VFDは、FDのリセットレベルLV1と、転送トランジスタTXを全開した時の転送トランジスタTXのFD側の電位LV2とから決定される。
図6(B)では、QPD<QFDが成り立つように画素回路GCが設計されている。ここでは、CPD<CFDとすることで、QPD<QFDが実現されている。埋め込み型の光電変換素子の場合、感度は主にCPDではなく、CFDによって決定されている。そのため、CPDが大きくなるとCFDも大きくしなければならなくなり、感度の低下が懸念される。
特に、画素回路GCのサイズが大きくなるとCPDが大きくなってしまうため、それに合わせてCFDも大きくしなければならなくなる。CFDが大きくなると、電子1個に対するFDの電圧の変化量が小さくなり、FDでの電荷電圧変換係数が小さくなり、画素回路GC以降で発生するノイズに対して耐性が低下し、S/N比が悪化する。
そこで、本実施の形態においては、画素回路GCは、QPD>QFDの関係を満たすように設計されている。ここでは、CPD>CFDとすることで、QPD>QFDが実現されているものとする。
図7(A)は、QPD>QFDの関係を満たすように設計された画素回路GCをリニアログ特性で駆動したときの露光期間におけるポテンシャル図を示している。露光期間において、φTXは中間電位に設定されているため、信号電荷は、一定の値以上蓄積されると、光電変換素子PDからFDへと漏れつつ光電変換素子PDに蓄積される。そのため、光電変換素子PDには、入射光に対して線形的に蓄積された信号電荷LR1と、入射光に対して対数的に蓄積された信号電荷LR2との2層の信号電荷が積み重なって蓄積されている。
図7(B)は、QPD>QFDの関係を満たすように設計された画素回路GCをリニアログ特性で駆動したときの転送期間におけるポテンシャル図を示している。なお、本実施の形態で示すポテンシャル図は、上に向かうにつれて電位が低下しているものとする。図7(A)に示すように、露光期間においてφRSTは高電位に設定されているため、FDはリセットトランジスタRSTによりリセットされ、常にPVDDの電位を維持する。よって、露光期間において、光電変換素子PDからFDに漏れ出る信号電荷はPVDD側へと排出される。
また、図7(A)、(B)に示すように、CFDの幅は図6(A)、(B)に比べて短く設計されており、QFDはQPDよりも小さくなるように設計されていることが分かる。
これにより、QFD>QPDに設計した場合に比べて、電荷電圧変換係数を増大させることができ、画素回路GC以降で発生するノイズに対して耐性が高くなり、S/N比を高くすることができる。
図8は、リニア特性で駆動された画素回路GCの光電変換特性を示したグラフであり、G1はQPD<QFDの関係を満たすように設計された画素回路GCにおける光電変換特性を示し、G2はQPD>QFDの関係を満たすように設計された画素回路GCにおける光電変換特性を示している。なお、図8において、縦軸は映像信号を示し、横軸は入射光強度を示している。
グラフG2の傾きはグラフG1の傾きより大きくなっており、QPD>QFD、つまり、CPD>CFDの関係を満たすように設計された画素回路GCの感度は、QPD<QFD、つまり、CPD<CFDの関係を満たすように設計された画素回路GCの感度よりも高くなっていることが分かる。
ここで、QPD>QFDの関係を満たす画素回路GCの飽和レベルは、G2に示すようにCFDで決まる。また、QPD<QFDの関係を満たす画素回路GCの飽和レベルは、G1に示すようにCPDで決まる。
したがって、QPD>QFD、つまり、CPD>CFDとなるように画素回路GCを設計した場合のダイナミックレンジD2は、QPD<QFD、つまり、CPD<CFDとなるように画素回路GCを設計した場合のダイナミックレンジD1に比べて狭くなる。
G2の場合、画素回路GCはCPD>CFDとなるように設計されているため、FDは光電変換素子PDで発生した信号電荷の全てを受け取ることができない。このため、QPD>QFDの画素回路GCにおいて、飽和レベルはCFDで決定されるのである。
したがって、リニア特性で画素回路GCを駆動した場合、CPD>CFDとすることで感度を高めることはできるが、同時にダイナミックレンジの低下を招いてしまう。
しかしながら、本実施の形態の画素回路GCは、リニアログ特性で駆動されている。図9は、CPD>CFDの関係を満たす画素回路GCを、リニアログ特性で駆動した場合と、リニア特性で駆動させた場合との光電変換特性の比較図である。
図9においては、G21が画素回路GCをリニア特性で駆動した場合の光電変換特性を示しており、G22が画素回路GCをリニアログ特性で駆動した場合の光電変換特性を示している。
G21,G22は共に、CPD>CFDに設定されているため、低輝度領域の感度はどちらも同じリニア特性を有しており、図8のG1と比較して高感度になっていることが分かる。G21では、リニア特性のみ有しているため、映像信号のレベルがCFDにより定まる飽和レベルに直ぐに到達しており、ダイナミックレンジD21が狭くなっていることが分かる。一方、G22では、変曲点P1を境にリニア特性からログ特性に転じるため、映像信号のレベルがCFDにより定まる飽和レベルには、直ぐには到達せず、ダイナミックレンジD22が広くなっていることが分かる。
したがって、CPD>CFDとして感度を高めたとしても、リニアログ特性で駆動させることで画素回路GCのダイナミックレンジD22を広くすることができる。
このように、CPD>CFDとした場合でもリニアログ特性で画素回路GCを駆動にすれば、低輝度領域での高感度は維持しつつ、広いダイナミックレンジを実現することができる。つまり、CFDを小さくし、かつリニアログ特性で駆動することによって、低輝度領域での感度の向上と、ダイナミックレンジの拡大とを両立することが可能になるのである。
図10は、図1に示すカラムADCアレイ部3を構成する1個のカラムADCの回路図を示している。カラムADCは、カラムアンプ10(相関二重サンプリング部)、クランプ部20、コンパレータ部30、LCKラッチ回路40、ラッチ部50、逐次比較信号生成部60、SAレジスタ70、ノイズレベル制限トランジスタ80、及び暗電流除去部90を備えている。
図10において、φGainA,φGainB,φGainC,φARST,φCL,φSH,φCMP,φCRST1,φCRST2は制御信号を示し、例えばタイミングジェネレータ6から出力される。また、VRAMPはランプ信号を示し、ランプジェネレータ9から出力される。
カラムアンプ10は、画素アレイ部1から出力された画素信号Videoに対して、相関二重サンプリング処理を行いながら増幅処理を行い、画素信号Videoからノイズ信号を除去する。
具体的にはカラムアンプ10は、オペアンプA10と、コンデンサCA,CB,CC,CF、及びスイッチSWA,SWB,SWC,SW11を備えている。コンデンサCA,CB,CCは、オペアンプA10のマイナス端子側にスイッチSWA,SWB,SWCを介して接続されている。コンデンサCFは、オペアンプA10の入出力端子間に設けられた帰還コンデンサである。
スイッチSWAは、コンデンサCAをオペアンプA10に接続するためのスイッチであり、例えばφGainA=HiのときオンしてコンデンサCAをオペアンプA10のマイナス端子に接続し、φGainA=Lo(ローレベル)のときオフしてコンデンサCAをオペアンプA10のマイナス端子から切り離す。スイッチSWB,SWCもスイッチSWAと同様、コンデンサCB,CCをオペアンプA10に接続するためのスイッチである。
スイッチSW11は、コンデンサCFと並列接続され、φARST=Hiのときオンし、φARST=Loのときオフし、カラムアンプ10をリセットし、オペアンプA10のマイナス端子とオペアンプA10の出力端子との電位を所定のリセットレベル(以下、「VOPA」と記す。)にする。なお、オペアンプA10のプラス端子には常にVOPAが印加されている。
ここで、カラムアンプ10は、スイッチSWA=オンの場合、入力される信号をCA/CFの利得で増幅し、スイッチSWB=オンの場合、入力される信号をCB/CFの利得で増幅し、スイッチSWC=オンの場合、入力される信号をCC/CFの利得で増幅し、スイッチSWA,SWB,SWC=オンの場合、入力される信号を(CA+CB+CC)/CFの利得で増幅する。
クランプ部20は、カラムアンプ10の出力端子側に設けられ、カラムアンプ10から出力された信号であるAOUTの黒レベルを所定の定電圧であるクランプ電圧VCLに固定する。ここで、クランプ部20は、スイッチSW21,SW22、及びコンデンサC21,C22を備えている。スイッチSW21は一端がコンデンサC21,Cxを介して接地されると共に、コンデンサC21を介してオペアンプA10の出力端子に接続され、他端がクランプ電圧VCLを出力するクランプ電圧源(図略)に接続され、φCL=Hiのときオンし、φCL=Loのときオフする。
スイッチSW22は、一端がコンデンサC21に接続され、他端がコンデンサC22を介してコンパレータ部30に接続され、φSH=Hiのときオンして、カラムアンプ10及びコンパレータ部30間を接続し、φSH=Loのときオフして、カラムアンプ10及びコンパレータ部30間を遮断する。
コンデンサCxは、一端がコンデンサC21に接続され、他端が接地され、AOUTを保持する。
コンパレータ部30は、スイッチSW31,SW32、コンデンサC31、及びコンパレータA31,A32を備えている。
スイッチSW23は、コンデンサC22を介してコンパレータA31のマイナス端子に接続され、他端にVRAMPが入力され、φCMP=Hiになったときオンして、VRAMPをコンパレータA31のマイナス端子に入力し、φCMP=Loになったときオフして、VRAMPをコンパレータA31のマイナス端子に入力しない。
本実施の形態では、映像信号は上位4ビットの上位ビット群と下位10ビットの下位ビット群とに分けてAD変換される。そして、カラムADCは、上位ビット群を逐次比較型AD変換方式によりAD変換し、下位ビット群を積分型AD変換方式によりAD変換する。
そのため、VRAMPは下位ビット群をAD変換するために、例えば0〜1023(=210)の範囲で直線状に経時的に増大するランプ信号が採用される。
スイッチSW31は、コンパレータA31の入出力端子間に接続され、φCRST1=Hiのときオンし、φCRST1=Loのときオフし、コンパレータA31をリセットさせ、コンパレータA31のマイナス端子とコンパレータA31の出力端子との電位を所定のリセットレベル(以下、「VOPC」と記す。)にする。なお、コンパレータA31のプラス端子には常にVOPCが印加されている。
コンパレータA31は、マイナス端子に入力される信号(以下、「CIN」と記す。)をVOPCと比較し、CINがVOPCを超えると、出力信号をローレベルに反転させ、CINがVOPCを下回ると、出力信号をハイレベルに反転させる。
スイッチSW32は、コンパレータA32の入出力端子間に接続され、φCRST2=Hiのときオンし、φCRST2=Loのときオフし、コンパレータA32をリセットし、コンパレータA32のマイナス端子とコンパレータA32の出力端子との電位をリセットレベルであるVOPCにする。なお、コンパレータA32のプラス端子には常にVOPCが印加されている。
コンパレータA32は、マイナス端子がコンデンサC31を介してコンパレータA31に接続され、コンパレータA31からの出力信号がVOPCを超えると、出力信号(以下、「COUT」と記す。)をLoに反転させ、コンパレータA31からの出力信号がVOPCを下回ると、COUTをHiに反転させる。
LCKラッチ回路40は、上位ビット群のビットの値(=D1〜D4)を決定するための1ビットのラッチ回路である。具体的には、LCKラッチ回路40は、図11に示すように、上位ビット群の1つのビットの値を決定するための期間であるTSAよりもHiの期間が短いφLCKが入力され、φLCKがHiの期間において、COUTの反転の有無を検出し、COUTが反転した場合は、現在ラッチしている値を反転させて、COUTが反転しない場合は、現在ラッチしている値を反転させない。そして、LCKラッチ回路40は、φLCKが例えばLoに切り替わると、現在ラッチしているビットの値をLOUTとして出力し、後段の対応するビットのラッチ回路51にラッチさせる。
例えば、LCKラッチ回路40は、デフォルトで1の値をラッチしており、D1を決定するための1回目のTSAにおいて、VOPCが反転しない場合は、1をD1のラッチ回路51にラッチさせ、VOPCが反転した場合は、0をD1のラッチ回路51にラッチさせる。
また、LCKラッチ回路40は、D2を決定するための2回目のTSAにおいて、VOPCが反転しない場合は、1の値をラッチしていれば、1をD2のラッチ回路51にラッチさせ、0の値をラッチしていれば、0をD2のラッチ回路51にラッチさせる。
一方、LCKラッチ回路40は、2回目のTSAにおいて、VOPCが反転した場合は、1の値をラッチしていれば1を反転させて0をラッチし、0をD2のラッチ回路51にラッチさせ、0の値をラッチしていれば0を反転させて1をラッチし、1をD2のラッチ回路51にラッチさせる。D3、D4についても同様にして、LCKラッチ回路40は、ビットの値を決定する。
次に、LCKラッチ回路40を設けた理由について説明する。このLCKラッチ回路40を設けていない場合は、下記に示す不具合が起きる。
上位ビットの値であるD1〜D4は、逐次比較型で実行されるが、コンパレータ部30に入力されるCINとVOPCとの大小関係に大差がない場合、COUTがTSAの最後の方で変化するというような状況が起こり得る。
コンパレータA32の出力端子からラッチ部50までの容量負荷と、コンパレータA32の出力端子からSAレジスタ70までの容量負荷とは等しくない。図10ではコンパレータA32の出力端子からSAレジスタ70までの配線長は、コンパレータA32の出力端子からラッチ部50までの配線長よりも長いため、容量負荷が大きく、伝播遅延量も多い。
もし、TSAの終了間際にCOUTがHiからLoに反転した場合、LCKラッチ回路40がないとすると、コンパレータA32及びラッチ部50間の容量負荷は、コンパレータA32及びSAレジスタ70間の容量負荷よりも少ないので、ラッチ部50には、COUTの反転が伝播されるが、SAレジスタ70にはCOUTの反転が伝播されない。
これにより、例えば、ラッチ部50のD1では0がラッチされているが、SAレジスタ70のD1では1がラッチされるという事態が発生し、SAレジスタ70とラッチ部50とは、本来、同じ値をラッチする必要があるはずのところ、異なった値をラッチしてしまう。
画素信号として外部に出力されるのは、ラッチ部50にラッチされたデータなので、上記のケースでは、0が出力されるが、SAレジスタ70には1がラッチされる。そのため、カラムADC内部ではD1=1として処理されて、カラムアンプ10に接続されるコンデンサC1〜C4が決定されるが、外部に出力される画素信号は0であるため、出力画像に黒点ノイズが観測される虞がある。つまり、本来的には1が出力されるべきところを、0が出力されているため、出力画像には、周囲よりも暗く小さな、いわゆる黒点ノイズが現れる可能性がある。
また、上記のケースとは逆にTSAの最後でCOUTがLoからHiに反転し、SAレジスタ70に0がラッチされ、ラッチ部50に1がラッチされたとすると、出力画像には、周囲よりも明るく小さな、いわゆる白点ノイズが観測されてしまう。
そこで、上記問題を解決するために、LCKラッチ回路40を設けた。すなわち、LCKラッチ回路40はφLCKで駆動され、図11に示すようにφLCKはTSAよりもHiの期間が少し少し短いパルス信号であるため、TSA終了間際でのCOUTの反転がSAレジスタ70及びラッチ部50に伝播されなくなり、ラッチ部50及びSAレジスタ70に同一の値をラッチさせることができる。その結果、上述の黒点ノイズや白点ノイズが出力画像に現れることを防止することができる。
ラッチ部50は、上位ビット群のビットの値(=D1〜D4)、下位ビット群の各ビットの値(=D5〜D14)をラッチする14個のラッチ回路51を備えている。
カウンタ100は、例えば図1に示すタイミングジェネレータ6内に設けられた10ビットのカウンタにより構成され、VRAMPのコンパレータ部30への入力が開始されてから、CINがVOPCに到達してCOUTが反転するまでの時間をカウントし、カウント値を、D5〜D14をラッチする10個のラッチ回路51にラッチさせる。
逐次比較信号生成部60は、逐次比較コンデンサとしてのコンデンサC1〜C4、及びスイッチSA1〜SA4を備えている。コンデンサC1〜C4は、上位ビット群の各ビットに対応し、それぞれレベルの異なる信号をカラムアンプ10に出力する。具体的には、コンデンサC1〜C4は、一端がスイッチSA1〜SA4を介して基準電圧(以下、「VREF」と記す。)を出力する電圧源(図略)に接続され、他端がオペアンプA10のマイナス端子に接続されている。
本実施の形態では、コンデンサC1〜C4は、それぞれ、上位ビット群の各ビットを最上位ビットから順にD1〜D4とすると、D1〜D4に対応している。
ここで、KG・Signal・((CA+CB+CC)/CF)のダイナミックレンジをWとすると(但し、KG=C21/(C21+C22))、コンデンサC1〜C4の容量はそれぞれ、例えばKG・(C1/CF)・VREF=W/2、KG・(C2/CF)・VREF=W/4、KG・(C3/CF)・VREF=W/8、KG・(C4/CF)・VREF=W/16となるように設定されている。そして、D1〜D4が1か0かを決める閾値をそれぞれTH1〜TH4とすると、TH1=W/2、TH2=W/4、TH3=W/8、TH4=W/16となる。
スイッチSW1〜SW4は、それぞれ、φSA1〜φSA4=HiのときオンしてC1〜C4をVREFに接続し、φSA1〜φSA4=LoのときオフしてC1〜C4を接地端子(Ground)に接続する。ここで、φSA1〜φSA4は、SAレジスタ70により出力される。
SAレジスタ70は、コンデンサC1〜C4とカラムアンプ10との接続関係を逐次切り替えて、コンパレータ部30から出力されるLOUTを基に、逐次比較型AD変換方式により映像信号の上位ビットの値(D1〜D4)を決定する。
ここで、SAレジスタ70は、コンデンサC1〜C4を、容量の大きい順番でカラムアンプ10に逐次に接続し、コンデンサC1〜C4のうちのある1つのコンデンサをカラムアンプ10に接続したときのLOUTの反転の有無に基づいて、当該1つのコンデンサのカラムアンプ10への接続を維持するか否かを決定すると共に、当該1つのコンデンサに対応するビットの値を決定する。
具体的には、SAレジスタ70は、コンデンサC1をカラムアンプ10に接続し、LOUTが反転しない場合、D1=1をラッチして、φSA1=Hiを維持する。一方、SAレジスタ70は、コンデンサC1をカラムアンプ10に接続し、LOUTが反転した場合、D1=0をラッチして、φSA1=Loに切り替える。
そして、SAレジスタ70は、コンデンサC2〜C4を逐次カラムアンプ10に接続し、ある1つのコンデンサを接続したときのLOUTが反転した場合、当該1つのコンデンサに対応するビットの値を1つ上位のビットの値と逆の値でラッチすると共に、当該1つのコンデンサに対応するビットとして1をラッチした場合は、当該1つのコンデンサのカラムアンプ10への接続を維持し、当該1つのコンデンサに対応するビットとして0をラッチした場合は、当該1つのコンデンサのカラムアンプ10への接続を遮断する。
つまり、SAレジスタ70は、LCKラッチ回路40と同様に動作して、ラッチしているD1〜D4の値に応じて、スイッチSW1〜SW4をオン・オフさせる。
ノイズレベル制限トランジスタ80は、例えば、ゲートに駆動信号であるφCLIPが入力され、ドレインにVDDが入力され、ソースがカラムアンプ10の入力側に接続されたnMOSトランジスタにより構成されている。そして、ノイズレベル制限トランジスタ80は、図11に示すように、ノイズ読出期間において、中間電位に設定されたφCLIPにより駆動され、超高輝度な被写体を露光したときに発生する白黒反転現象を抑制する。
ここで、白黒反転現象とは、超高輝度な被写体を露光した時にFDのリセットが上手くいかずに、本来、高電位であるはずのノイズ信号のレベルが下がってしまい、相関二重サンプリング処理により得られる映像信号が低くなり、明るく再現されるはずの超高輝度な被写体が暗く再現されてしまう現象である。
ノイズ読出期間においては、転送トランジスタTXは完全にオフ又は中間電位で駆動されているといえども、光電変換素子PDは露光を継続しているため、超高輝度の被写体を露光すると、FDには光電変換素子PDから信号電荷が流れ込む。この場合、ノイズ読出期間において読み出されるノイズ信号のレベルが、想定されるレベルよりも大きく低下してしまう。そのため、このレベルが低下したノイズ信号を用いて相関二重サンプリング処理を行うと、超高輝度の被写体が暗く再現され、白黒反転現象が発生してしまうのである。
ここで、φCLIPはタイミングジェネレータ6から出力され、完全にHiにはならず、タイミングジェネレータ6内のレジスタに予め格納された設定値にしたがって決定される中間電位でノイズレベル制限トランジスタ80を駆動する。なお、φCLIPは、図1に示すタイミングジェネレータ6のレジスタに格納された設定値がDAC7によりアナログ信号に変換されることで生成される。
φCLIPが完全にHiになってしまうと、ノイズ信号はVDDのレベルとなってしまい、FDのリセットレベルが全く考慮されずにノイズ信号が読み出されてしまい、カラムアンプ10は、相関二重サンプリングができなくなってしまう。そこで、φCLIPのパルス高をHiレベルよりも低い中間電位に設定することで、FDのリセットレベルが考慮されたノイズ信号をカラムアンプ10に入力することが可能となる。
ここで、φCLIPのパルス高は、白黒反転現象が起こらないような通常の輝度範囲の被写体を露光した場合に画素回路GCから出力されるレベルの高いノイズ信号が、ノイズレベル制限トランジスタ80によってリセットされないようなレベルであって、白黒反転現象が発生する超高輝度の被写体を露光した場合に画素回路GCから出力されるレベルの低いノイズ信号が、ノイズレベル制限トランジスタ80によってリセットされるような予め定められたレベルに設定されている。つまり、ノイズ信号のレベルが一定の値以上の場合は、そのノイズ信号がそのままカラムアンプ10へと入力され、ノイズ信号のレベルが一定の値以下になると、そのノイズ信号のレベルがノイズレベル制限トランジスタ80によって上昇されてカラムアンプ10へと入力される。
これにより、超高輝度時に低下したノイズ信号を使用することなく、ノイズレベル制限トランジスタ80により一定の値に上昇された高電位のノイズ信号が使用されるため、相関二重サンプリング処理により発生する白黒反転を抑制することできる。
なお、設定値を複数用意しておき、例えば被写体の輝度に応じて、これら複数の設定値の中から適切な設定値が選択されるように、ノイズレベル制限トランジスタ80を駆動するための中間電位を適宜選択できるように構成してもよい。
暗電流除去部90は、信号読出期間において、ノイズ+映像信号に含まれる暗電流成分を除去するためのオフセット信号をカラムアンプ10に入力する。ここで、暗電流除去部90は、スイッチSW5と、コンデンサC5とを備えている。スイッチSW5は一端にオフセット信号を生成するための制御信号であるVOFSTが入力され、他端はコンデンサC5を介してオペアンプA10のマイナス端子に接続されている。
ここで、VOFSTは、タイミングジェネレータ6により設定された設定値が、DAC7によりアナログ信号に変換されることで生成される。また、φOFSTは、タイミングジェネレータ6の制御の下、DAC7を介してカラムADCに出力される。
画素アレイ部1の環境温度が上昇して光電変換素子PDの暗電流が増加すると、ノイズ+映像信号のノイズ成分には暗電流成分が含まれ、ノイズ+映像信号のノイズ成分は、ノイズ信号に比べて、暗電流成分だけレベルが低下する。ここで、ノイズ信号に暗電流成分が含まれないのは、ノイズ読出期間においては、転送トランジスタTXのゲートは閉じられており、FDには光電変換素子PDから暗電流による信号電荷が流れ込まないからである。そのため、暗い被写体を露光したにもかかわらず、暗い被写体が出力画像に明るく再現されてしまう。
例えば、カラムADCに入力される画素信号の入力レンジを1.0Vとすると、暗電流成分が0.2Vの場合、残りの0.8Vを用いて映像信号をA/D変換する必要がある。そこで、暗電流除去部90にて、相関二重サンプリング処理が実行される前に、ノイズ+映像信号から暗電流成分を引き算し、暗電流成分が増加した場合でも画素信号の入力レンジをフルに使用することを実現している。
図11に示すようにφOFSTは、信号読出期間(Noise+Signal)内の上位A/D変換期間の開始時刻からVRAMPの入力が開始される時刻T5までの期間にHiとなっている。
φOFSTがHiになると、スイッチSW5がオンされ、オペアンプA10のマイナス端子はVOFST・(C5/CF)だけ電位が上昇する。オペアンプA10のマイナス端子の電位が上昇すると、オペアンプA10の出力端子の電位であるAOUTは、VOFST・(C5/CF)だけ低下する。
暗電流除去部90の動作を簡単に説明すると、φOFSTがHiの期間に常にAOUTを押し下げて、AOUTから暗電流成分を除去する動作と言える。
このようにVOFSTとC5、CFによって、ノイズ+映像信号から暗電流成分を除去することが可能になる。ここで、暗電流除去部90はカラムアンプ10の入力側に接続されており、A/D変換される前のアナログの状態のノイズ+映像信号に対して処理を行っている。そのため、上述のように暗電流成分が0.2Vあったとしても、ノイズ+映像信号から0.2V分の暗電流成分がオフセットされるようにVOFSTを調整することで、画素信号の入力レンジの0.2V分の損を解消することができる。
なお、タイミングジェネレータ6は、温度センサ8により検出された温度データに従って、VOFSTを規定するための設定値を定めればよい。この場合、温度とVOFSTとの関係を定める予め定められた関数を用いて、温度データの値に応じたVOFSTの値を決定すればよい。また、タイミングジェネレータ6は、例えば、画素アレイ部1の温度が上昇し、暗電流の影響が無視できなくなるようになった場合のみ暗電流除去部90を駆動させ、それ以外の場合は暗電流除去部90を駆動させないようにしてもよい。
次に、図10に示すカラムADCの動作について説明する。図11は、カラムADCの動作を示すタイミングチャートである。以下のタイミングチャートでは、SWA,SWBがオンされ、コンデンサCA,CBがオペアンプA10に接続され、コンデンサCCはオペアンプA10に接続されていないものとする。
まず、垂直信号線L1に画素回路GCからのノイズ信号Noiseが画素信号Videoとして出力されると、φARST、φCL、φCRST1、φCRST2、φCLIP、φSHが一定期間Hiにされ、カラムアンプ10、クランプ部20、コンパレータ部30がリセットされる。
次に、ノイズ信号Noiseが、コンデンサCA,CBでサンプルホールドされる。
次に、画素アレイ部1から垂直信号線L1を介して、ノイズ+映像信号(Noise+Signal)が画素信号Videoとして出力される。
ここで、ノイズ+映像信号は、ノイズ信号よりもノイズ+映像信号に含まれる映像成分だけ低電位である。そして、画素信号Videoが映像成分だけ低下すると、カラムアンプ10の出力信号であるAOUTは、映像成分(Signal)の大きさに従って、VOPAからSignal・((CA+CB)/CF)だけ増大する。
また、クランプ部20のゲインKGがKG=C21/(C21+C22)であるため、CINはVOPCからKG・Signal・((CA+CB)/CF)だけ増大する。このとき、コンパレータ部30は、CIN>VOPCとなるため、COUTをHiに反転させる。
次に、φSA1=Hiになり、カラムアンプ10にコンデンサC1が接続され、カラムアンプ10に入力される電位がVREF・C1だけが上昇し、AOUTはVREF・(C1/CF)だけ低下する。これに伴って、CINはKG・VREF・(C1/CF)=TH1だけ低下してレベルVL1となる(期間T1)。
このとき、SAレジスタ70は、CIN>VOPCであり、COUTが反転しないため、φSA1=Hiを維持し、D1=1をラッチする(期間T1)。すなわち、SAレジスタ70は、初期のCIN(=KG・Signal・(CA+CB)/CF)とD1の閾値であるTH1(=KG・VREF・(C1/CF))とを比較し、CIN>TH1であるため、φSA1=Hiを維持し、D1=1にする。
また、期間T1のφLCKがHiの期間において、LCKラッチ回路40は、CIN>VOPCであり、COUTが反転しないため1をラッチする。そして、D1のラッチ回路51は、LCKラッチ回路40に1がラッチされたため、1をラッチする。これにより、D1=1が決定される。
次に、φSA1=Hiの状態で、φSA2=Hiにされ、カラムアンプ10にコンデンサC2が接続される。これにより、CINがレベルVL1からKG・VREF・(C2/CF)=TH2だけ低下し、CIN<VPOCとなり、COUTがHiからLoに反転するため、SAレジスタ70は、φSA2=Loに戻してコンデンサC2をカラムアンプ10から切り離し、D2=0をラッチする(期間T2)。
すなわち、SAレジスタ70は、初期のCINから期間T1によってTH1が差し引かれたα(=初期のCIN−TH1)とD2の閾値であるTH2(=KG・VREF・(C2/CF)とを比較し、初期のCIN−TH1<TH2なので、φSA2=Loに戻して、D2=0をラッチする。
また、期間T2のφLCKがHiの期間において、LCKラッチ回路40は、CIN<VOPCとなり、COUTが反転するため、D2=0をラッチする。そして、D2のラッチ回路51は、LCKラッチ回路40に0がラッチされたため、0をラッチする。これにより、D2=0が決定される。
次に、SAレジスタ70は、φSA1=Hi、φSA2=Loの状態で、φSA3=Hiにし、コンデンサC3をカラムアンプ10に接続する。これにより、CINがレベルVL1からKG・VREF・(C3/CF)=TH3だけ低いレベルまで上昇するが、CIN<VPOCであり、COUTがLoを維持するため、SAレジスタ70は、φSA3をLoに戻して、D3=0をラッチする(期間T3)。
すなわち、SAレジスタ70は、β=TH2−(初期のCIN−TH1)とγ(=TH2−TH3)とを比較し、TH2−(初期のCIN−TH1)>TH2−TH3ということは、初期のCIN−TH1<TH3ということなので、D3=0とし、φSA3=Loに戻す。なお、TH3はD3の閾値でありTH3=KG・VREF・(C3/CF))である。
また、期間T3のφLCKがHiの期間において、LCKラッチ回路40は、CIN<VOPCが維持され、COUTが反転しないため、D3=0をラッチする。そして、D3のラッチ回路51は、LCKラッチ回路40に0がラッチされたため、0をラッチする。これにより、D3=0が決定される。
次に、SAレジスタ70は、φSA1=Hi、φSA2=Lo、φSA3=Loの状態で、φSA4=Hiにし、コンデンサC4をカラムアンプ10に接続する。これにより、CINがレベルVL1からKG・VREF・(C4/CF)だけ低いレベルであるVL2まで上昇し、CIN>VPOCとなり、COUTがLoからHiに反転するため、SAレジスタ70は、φSA4=Hiを維持して、D4=1をラッチする(期間T4)。
すなわち、SAレジスタ70は、TH3−(初期のCIN−TH1)とTH3−TH4とを比較し、TH3−(初期のCIN−TH1)<TH3−TH4ということは、初期のCIN−TH1>TH4ということなので、D4=1とし、φSA4=Hiを維持する。なお、TH4はD4の閾値でありTH4=VREF・(C4/CF))である。
また、期間T4のφLCKがHiの期間において、LCKラッチ回路40は、CIN>VOPCとなり、COUTが反転するため、D4=1をラッチする。そして、D4のラッチ回路51は、LCKラッチ回路40に1がラッチされたため、1をラッチする。これにより、D4=1が決定される。
以上により上位ビット群のAD変換期間が終了し、D1〜D4=1,0,0,1とされる。この時点において、レベルがVL2のCINはコンデンサC22で保持されている。
次に、φCRST1,φCRST2が一定期間Hiにされ、コンパレータA31,A32がリセットされ、COUT=VOPCにされる。
次に、φSH=Loとなりコンパレータ部30及びクランプ部20間が遮断され、φCMP=HiとなりVRAMPがコンパレータ部30へ入力され、コンデンサC22に保持されたレベルVL2のCINにVRAMPが重畳され、CINがVL2からVRAMPの初期レベルに応じてレベルΔVaだけ低下する(時刻T5)。これにより、CIN<VOPCとなり、COUTがVOPCからLoに反転する。また、時刻T5において、カウンタ100は、カウント動作を開始する。
次に、CINがVOPCのレベルを超えると(時刻T6)、COUTはLoからHiに反転する。そして、カウンタ100は、カウント動作を停止し、時刻T6におけるカウント値をD5〜D14のラッチ回路51にラッチする。これにより、下位ビット群の各ビットの値が決定される。
図12(A)は本発明の実施の形態による固体撮像装置が1フレームの画素信号を読み出すときのタイミングチャートを示している。図12(A)において1フレームは、1H期間〜525H期間までの512個のH期間で構成されている。ここで、H期間は、固体撮像装置から1行分の映像信号が出力されるのに要する期間である。また、VDは1枚の映像信号の読み出しタイミングを決定する垂直同期信号を示し、HDは1行の映像信号の読み出しタイミングを決定する水平同期信号を示している。
画素アレイ部1の総行数を512Hとした場合、固体撮像装置は、2H期間から513H期間までの512個のH期間において、512行分の映像信号を出力する。残りの514H期間から525H期間までの12個のH期間は、Vブランク期間となるが、このVブランク期間において、被写体の情報とは関係のない固体撮像装置の補正データを出力しても問題はない。
そこで、本実施の形態では、514H期間から518H期間までの5個のH期間を、カラムADCの補正データ出力期間としている。
カラムADCは図10に示すように、コンデンサC1、C2、C3、C4、C5の5つのコンデンサとコンデンサCFとの容量値の比によって、A/D変換を行ったり、暗電流成分を除去したりしている。ここで、これらのコンデンサの容量値は、各列のカラムADCにおいて別々の値を有しており、列毎にばらついている。
これらのコンデンサの容量値が列毎にばらついていると、カラムアンプ10のゲインが列毎にバラつくと共に、暗電流除去部90によるオフセット量が列毎にばらついてしまう。そうすると、出力画像に例えば縦筋ノイズが現れ、画質の劣化を招いてしてしまう。
そこで、本実施の形態では、図12(A)に示すように、各列のカラムADCを構成するコンデンサC1〜C5の容量値のバラツキを補正するために使用される測定データを、514H期間から518H期間までの5個のH期間にかけて出力している。
具体的には、カラムアンプ10の入力側に定電圧源を設ける。そして、514H期間において、定電圧源が、コンデンサC1〜C5のうち、コンデンサC5のみがカラムアンプ10に接続されるような疑似画素信号をカラムアンプ10に入力する。そして、カラムADCは、その時、ラッチ部50にラッチされる値を測定データとして出力する。
次に、515H期間において、定電圧源が、コンデンサC1〜C5のうち、コンデンサC4のみがカラムアンプに接続されるような疑似画素信号をカラムアンプに入力する。そして、カラムADCは、その時、ラッチ部50にラッチされる値を測定データとして出力する。
同様にして、516H期間ではコンデンサC3、517H期間ではコンデンサC2、518H期間ではコンデンサC1がカラムアンプ10に接続されるような疑似画素信号を定電圧源がカラムADCに出力し、カラムADCは、その時、ラッチ部50にラッチされる値を測定データとして出力する。
そして、画像処理部14は、これらの測定データを用いて、コンデンサC1〜C5の容量値の列毎のバラツキが除去されるように、固体撮像素子から出力されたデジタルの映像信号を補正すればよい。これにより、縦筋状のノイズを抑制することができる。
図12(B)は、図12(A)のタイミングチャートに従って、固体撮像素子から出力される1画素のデジタルの映像信号である画素データを1枚の画像のようにして配列したときの配列マップを示している。この配列マップに示すように、中央部には、被写体を露光して得られた画素データが配列された有効画素エリアが位置している。有効画素部の左右、上下の周囲には、遮光画素から出力された画素データが配列された遮光画素エリアが位置している。また、右側の遮光画素エリアの外側、すなわち、最右列には温度センサ8により出力された温度データからなる温度データエリアが位置している。以上の遮光画素エリア、有効画素エリア、及び温度データエリアは、1〜512行目に位置している。
そして、513行目から517行目の5行において、各列のカラムADCから出力された測定データが配列された測定データエリアが位置している。
図13(A)〜(F)は、画素アレイ部1における各画素回路GCに取り付けられたカラーフィルタの配列パターンを示している。もちろん、画素アレイ部1にカラーフィルタを取り付けない場合は、本固体撮像装置は、モノクロセンサとなる。
図13(A)の配列パターンはRGBの原色ベイヤー配列である。図13(B)の配列パターンはCMYの補色ベイヤー配列である。図13(C)の配列パターンはR,G,Bに加えてカラーフィルタが取り付けられていないホワイト(W)を加えた配列パターンである。図13(D)は、イエロー(Ye)、R、赤外光(IR)、及びホワイト(W)の配列パターンである。図13(E)は、イエロー(Ye)、ホワイト(W)、Gからなる配列パターンである。図13(F)は、イエロー(Ye)、ホワイト(W)、R、からなる配列パターンである。
図13(D)に示すように、本来カラー画像の際には不要となる赤外光を使用した配列パターンにおいては、更なる感度の向上が期待できる。
また、露光期間中に転送トランジスタTXを中間電位で駆動させてリニアログ特性を実現するCMOSの固体撮像装置においては、下記の問題がある。図14(A)は、比較例における画素回路GCのレイアウト図を示し、図14(B)は本実施の形態における画素回路GCのレイアウト図を示している。
CMOSの固体撮像装置における画素回路GCは、受光部の開口率を稼ぐために、通常は、図14(A)に示すように転送トランジスタTXのゲート長Lが極力短くなるように設計されている。このように、ゲート長を極力短くなるように設計すると、ショートチャネル効果が発生する可能性がある。ショートチャネル効果とは、ゲート下のチャネルのソース端、ドレイン端に生じる空乏層の厚みがチャネル長に対して無視できないぐらいの大きさとなり、実効的なチャネル長が短くなり、トランジスタのスイッチング性能の劣化や、閾値値電圧の極端な低下をもたらす現象のことを指す。
リニアログ特性の画素回路GCでは、動作原理としてサブスレッショルド特性が利用されている。ショートチャネル効果によって発生する転送トランジスタTXのスイッチング特性の劣化や、閾値電圧の低下は、サブスレッショルド特性に大きく影響する。そのため、製造ばらつきによって、サブスレショルド特性がばらつくと、光電変換特性、特にログ領域での光電変換特性が画素毎の大きくばらついてしまう。
そこで、図14(B)に示すように、受光部の開口率を犠牲にしてでもゲート長Lを長めに設計する。これにより、ショートチャネル効果の発生が抑制され、光電変換特性のばらつきを低減させることができる。
このように、本実施の形態による固体撮像装置によれば、FDの取扱電荷量は、光電変換素子PDの飽和電荷量よりも小さく設定されている。よって、FDの取扱電荷量を小さくして、FDにおける電荷電圧変換係数を増大させることが可能となり、画素回路GCの感度を向上させることができる。
また、画素回路GCは変曲点を境に線形特性と対数特性とを含む光電変換特性を有しているため、FDの取扱電荷量を小さくしたとしても、ダイナミックレンジの低下を抑制することができる。
上記固体撮像装置の技術的特徴を下記にまとめる。
(1)本発明の一局面による固体撮像装置は、CMOS型の固体撮像装置であって、変曲点を境に線形特性と対数特性とを含む光電変換特性を有する複数の画素回路を含み、前記画素回路は、被写体を露光して信号電荷を蓄積する光電変換素子と、前記光電変換素子により蓄積された信号電荷を電圧信号に変換するフローティングディフュージョンとを含み、前記フローティングディフュージョンは、取扱電荷量が前記光電変換素子の飽和電荷量よりも小さく設定されている。
この構成によれば、フローティングディフュージョンの取扱電荷量は、光電変換素子の飽和電荷量よりも小さく設定されている。よって、フローティングディフュージョンの取扱電荷量を小さくして、フローティングディフュージョンにおける電荷電圧変換係数を増大させることが可能となり、画素回路の感度を向上させることができる。
また、画素回路は変曲点を境に線形特性と対数特性とを含む光電変換特性を有しているため、フローティングディフュージョンの取扱電荷量を小さくしたとしても、ダイナミックレンジの低下を抑制することができる。ここで、取扱電荷量は、フローティングディフュージョンが蓄積することのできる最大の電荷量を指す。
(2)前記画素回路は、前記光電変換素子により蓄積された信号電荷を前記フローティングディフュージョンに転送する転送トランジスタを含み、露光期間において、前記転送トランジスタを中間電位で駆動させる制御部を更に備えることが好ましい。
この構成によれば、露光期間において、転送トランジスタが中間電位で駆動されるため、光電変換素子に蓄積される信号電荷は、一定の量を超えると、フローティングディフュージョンに漏れ出ることになる。これにより、高輝度の被写体を露光した場合、光電変換素子に蓄積される信号電荷は、光量に応じて対数的に増大することになる。一方、低輝度の被写体を露光した場合、光電変換素子に蓄積される信号電荷は、フローティングディフュージョン側に漏れ出ない。そのため、低輝度の被写体を露光した場合、光電変換素子に蓄積される信号電荷は、光量に応じて線形的に増大することになる。そのため、変曲点を境に、低輝側が線形特性、高輝度側が対数特性となるリニアログ特性を有する画素回路を実現することができる。
(3)前記画素回路の温度を検出する温度検出部を更に備え、前記制御部は、前記温度検出部により検出された温度に基づいて、各画素回路における前記変曲点の変動が抑制されるように、前記中間電位を変更することが好ましい。
この構成によれば、画素回路の温度変化に起因する変曲点の変動を抑制することができる。
(4)前記画素回路は、複数種類存在し、前記制御部は、前記画素回路の種類に応じて予め定められた中間電位を生成し、前記転送トランジスタは、前記制御部により、自身が属する画素回路の種類に応じた中間電位によって駆動されることが好ましい。
この構成によれば、画素回路の種類に応じて好ましい変曲点を適宜設定することができる。
(5)前記画素回路は、前記フローティングディフュージョンをリセットするリセットトランジスタと、前記フローティングディフュージョンの電圧信号を画素信号として出力する行選択トランジスタとを含み、前記制御部は、露光期間において、前記リセットトランジスタをオンにして前記フローティングディフュージョンをリセットし、前記露光期間に続くノイズ読出期間において、前記リセットトランジスタをオフにし、前記転送トランジスタをオフにし、かつ、前記行選択トランジスタをオンにすることが好ましい。
この構成によれば、ノイズ読出期間において、リセットトランジスタ及び転送トランジスタをオフにした状態で、行選択トランジスタがオンされるため、画素毎に異なるフローティングディフュージョンのリセットレベルをノイズ信号として正確に読み出すことができる。
(6)前記画素回路は、前記フローティングディフュージョンをリセットするリセットトランジスタと、前記フローティングディフュージョンの電圧信号を、画素信号として出力する行選択トランジスタとを含み、前記制御部は、露光期間において、前記リセットトランジスタをオンにして前記ローティングディフュージョンをリセットし、前記露光期間に続くノイズ読出期間において、前記リセットトランジスタをオフにし、前記転送トランジスタを前記中間電位で駆動し、かつ、前記行選択トランジスタをオンにすることが好ましい。
この構成によれば、ノイズ読出期間において、リセットトランジスタがオフされ、転送トランジスタが中間電位で駆動されるため、画素回路の光電変換特性において、対数特性を有する領域である対数領域の高輝度側で線形特性が現れることを防止することができる。つまり、ノイズ読出期間において転送トランジスタのゲートを完全に閉じると、ノイズ読出期間といえども、光電変換素子は露光を継続しているため、被写体が高輝度であれば、光電変換素子は線形的に信号電荷を蓄積する。一方、ノイズ読出期間において、転送トランジスタを中間電位で駆動すると、ノイズ読出期間において、高輝度の被写体を露光したとしても、光電変換素子に蓄積される信号電荷はフローティングディフュージョンへと漏れ出ることになり、光電変換素子は、対数的に信号電荷を蓄積することが可能となる。これにより、画素回路の光電変換特性において、対数領域の高輝度側で線形特性が現れることを防止することができる。
(7)前記制御部は、前記ノイズ読出期間に続く転送期間において、前記転送トランジスタをオンにして前記光電変換素子に蓄積された電荷を前記フローティングディフュージョンに転送し、前記転送期間に続く信号読出期間において、前記転送トランジスタを前記中間電位で駆動し、かつ、前記行選択トランジスタをオンにすることが好ましい。
この構成によれば、信号読出期間においても、転送トランジスタはノイズ読出期間と同一の中間電位で駆動されるため、ノイズ読出期間及び信号読出期間において、フローティングディフュージョンの電圧信号のリセットレベルを等しくすることができる。
(8)前記画素回路は、所定行×所定列でマトリックス状に配列された画素アレイ部を構成し、前記画素アレイ部の各行を順次選択する垂直走査部と、前記画素回路の各列に対応して設けられ、前記垂直走査部により選択された行の画素回路から画素信号を読み出し、アナログデジタル変換する複数の読出部とを備え、前記読出部は、ノイズ読出期間において前記画素回路から出力された画素信号であるノイズ信号から、信号読出期間において前記画素回路から出力された画素信号であるノイズ+映像信号を差し引くことで、前記ノイズ+映像信号に含まれるノイズ成分を除去する相関二重サンプリング回路と、前記信号読出期間において、前記ノイズ+映像信号に含まれる暗電流成分を除去するためのオフセット信号を前記相関二重サンプリング回路に入力する暗電流除去部とを備えることが好ましい。
この構成によれば、ノイズ読出期間において出力されたノイズ信号には含まれていないが、信号読出期間において出力されたノイズ+映像信号に含まれる光電変換素子の暗電流に起因する暗電流成分が除去されるため、相関二重サンプリング回路においてノイズ成分を精度良く除去することができる。
(9)前記読出部は、前記相関二重サンプリング回路の入力端子に接続されたノイズレベル制限トランジスタを含み、前記制御部は、前記ノイズ読出期間において、前記ノイズ信号が所定レベル以下になることが防止されるように所定の中間電位で前記ノイズレベル制限トランジスタを駆動することが好ましい。
この構成によれば、ノイズ読出期間においては、転送トランジスタが完全にオフ又は中間電位で駆動されているといえども、光電変換素子は露光を継続しているため、超高輝度の被写体を露光すると、フローティングディフュージョンには光電変換素子から信号電荷が流れ込む。この場合、ノイズ読出期間において読み出されるノイズ信号のレベルは、想定されるレベルよりも大きく低下してしまう。
一方、超高輝度の被写体を露光した場合、信号読出期間において、読み出されるノイズ+映像信号のレベルは低くなる。よって、相関二重サンプリング回路により、ノイズ信号とノイズ+映像信号との差分をとった場合、ノイズ読出期間で読み出したノイズ信号のレベルが本来のレベルよりも大幅に低くなっているため、映像信号のレベルが本来的に得られる映像信号に比べて大幅に小さくなってしまうという、いわゆる白黒反転現象が発生する。
そこで、上記構成においては、ノイズ読出期間において読み出されるノイズ信号が所定レベル以下になることが防止されるため、超高輝度の被写体を露光したとしても、ノイズ信号が一定のレベルに維持され、相関二重サンプリングによりノイズ信号とノイズ+映像信号との差分をとった場合、本来的に得られるレベルに近いレベルの映像信号を得ることができ、白黒反転現象を抑制することができる。