JPWO2011052155A1 - 固体撮像装置 - Google Patents

Abstract

変曲点を境に線形特性と対数特性とを含む光電変換特性を有する複数の画素回路ＧＣを含み、画素回路ＧＣは、被写体を露光して信号電荷を蓄積する光電変換素子ＰＤと、光電変換素子ＰＤにより蓄積された信号電荷を電圧信号に変換するフローティングディフュージョンＦＤとを含み、フローティングディフュージョンＦＤは、取扱電荷量が光電変換素子ＰＤの飽和電荷量よりも小さく設定されている。

Description

本発明は、ＣＭＯＳ型の固体撮像装置に関するものである。

近年、ダイナミックレンジの拡大を図るために、変曲点を境に低輝度側が線形特性であり、高輝度側が対数特性であるリニアログ特性を有する画素回路から構成される固体撮像装置が知られている。

例えば、特許文献１には、埋め込み型のフォトダイオードと、フォトダイオードに蓄積された信号電荷をフローティングディフュージョンに転送する転送トランジスタとを備え、露光期間中に転送ゲートを中間電位で駆動することで、フォトダイオードに蓄積された信号電荷を対数的に圧縮し、リニアログ特性を実現する画素回路が開示されている。

特許文献１記載の画素回路は、埋め込み型のフォトダイオードを採用しているため、フォトダイオード表面で発生する暗電流を抑制することができ、画素回路毎の暗電流に起因する信号成分のバラツキを抑制することができる。また、特許文献１の画素回路は、相関二重サンプリングにより、ノイズ成分を除去しているため、フローティングディフュージョンのリセット時に発生するｋＴＣノイズを除去することができる。

ところで、特許文献１に記載された画素回路では、フォトダイオードの飽和電荷量と、フローティングディフュージョンの取扱電荷量との関係についての開示がない。フローティングディフュージョンは、フォトダイオードに蓄積された全ての信号電荷を蓄積する必要があるため、フローティングディフュージョンの取扱電荷量は、フォトダイオードの飽和電荷量よりも大きく設定されるのが一般的である。

しかしながら、埋込型のフォトダイオードを採用した場合、画素回路の感度は主に、フォトダイオードの飽和電荷量ではなく、フローティングディフュージョンの取扱電荷量によって決定される。したがって、フォトダイオードの飽和電荷量を大きくすると、それに伴ってフローティングディフュージョンの取扱電荷量も大きくしなければならなくなり、感度の低下が懸念される。

すなわち、フローティングディフュージョンの電圧は、フォトダイオードから転送される電子数に依存するが、フローティングディフュージョンの取扱電荷量が大きくなると、電子１個に対するフローティングディフュージョンの電圧の変動量が小さくなり、フローティングディフュージョンに転送される信号電荷と電圧との関係を規定する電荷電圧変換係数が小さくなるため、画素回路の感度が低下するのである。

特開２００６−５０５４４号公報

本発明の目的は、感度の向上を図ると同時に、ダイナミックレンジの低下を抑制することができる固体撮像装置を提供することである。

本発明の一局面による固体撮像装置は、ＣＭＯＳ型の固体撮像装置であって、変曲点を境に線形特性と対数特性とを含む光電変換特性を有する複数の画素回路を含み、前記画素回路は、被写体を露光して信号電荷を蓄積する光電変換素子と、前記光電変換素子により蓄積された信号電荷を電圧信号に変換するフローティングディフュージョンとを含み、前記フローティングディフュージョンは、取扱電荷量が前記光電変換素子の飽和電荷量よりも小さく設定されている。

本発明の実施の形態による固体撮像装置の全体構成図である。 本発明の実施の形態による画素回路の回路図である。 （Ａ）は、画素回路のタイミングチャートである。（Ｂ）は、（Ａ）のタイミングチャートに従って駆動される画素回路の光電変換特性を示したグラフである。 （Ａ）は、図２に示す画素回路のタイミングチャートの変形例である。（Ｂ）は、（Ａ）に示すタイミングチャートに従って画素回路を駆動させたときの光電変換特性を示したグラフである。 リニアログ特性ではなくリニア特性で画素回路を駆動させるときのタイミングチャートを示している。 （Ａ）は画素回路をリニア特性で駆動させたときの画素回路のポテンシャル図を示している。（Ｂ）は、ＱＰＤとＱＦＤとを説明するための画素回路のポテンシャル図である。 （Ａ）は、ＱＰＤ＞ＱＦＤの関係を満たすように設計された画素回路をリニアログ特性で駆動したときの露光期間におけるポテンシャル図を示している。（Ｂ）は、ＱＰＤ＞ＱＦＤの関係を満たすように設計された画素回路をリニアログ特性で駆動したときの転送期間におけるポテンシャル図を示している。 リニア特性で駆動された画素回路の光電変換特性を示したグラフである。 ＣＰＤ＞ＣＦＤの関係を満たす画素回路を、リニアログ特性またはリニア特性で駆動させた場合の比較図である。 図１に示すカラムＡＤＣの回路図を示している。 図１０に示すカラムＡＤＣの動作を示すタイミングチャートである。 （Ａ）は本発明の実施の形態による固体撮像装置が１フレームの画素信号を読み出すときのタイミングチャートを示している。（Ｂ）は、（Ａ）のタイミングチャートに従って、固体撮像素子から出力される画素データを１枚の画像のようにして配列したときの配列マップである。 （Ａ）〜（Ｆ）は、画素アレイ部における各画素回路ＧＣに取り付けられたカラーフィルタの配列パターンである。 （Ａ）は、比較例における画素回路のレイアウト図であり、（Ｂ）は本実施の形態における画素回路のレイアウト図である。

以下、本発明の実施の形態による固体撮像装置について、図面を参照しながら説明する。図１は、本発明の実施の形態による固体撮像装置の全体構成図である。図１に示すように固体撮像装置は、列並列型ＡＤ変換方式（カラムＡＤ変換方式）のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の固体撮像装置であって、画素アレイ部１、行駆動部２（垂直走査部の一例）、カラムＡＤＣアレイ部３（読出部の一例）、列駆動部４、ＰＬＬ５、タイミングジェネレータ６（制御部の一例）、ＤＡＣ７（制御部の一例）、温度センサ８（温度検出部の一例）、ランプジェネレータ９、センスアンプＳＡ、シリアライザ１１、出力端子１２、クロック端子１３、及び画像処理部１４を備えている。

本実施の形態では、画像処理部１４以外の画素アレイ部１〜クロック端子１３は、１チップに集積化されており、固体撮像素子を構成している。

画素アレイ部１は、Ｍ（Ｍは２以上の正の整数）行×Ｎ（Ｎは２以上の正の整数）列にマトリックス状に配列された複数の画素回路ＧＣ（図略）により構成されている。なお、図１の例では、画素回路ＧＣは、１４行×１８列でマトリックス状に配列されている。

行駆動部２は、例えば、垂直走査回路と、ドライバ回路とを備えている。垂直走査回路は、例えば、シフトレジスタにより構成され、タイミングジェネレータ６から出力される垂直同期信号に同期して、画素アレイ部１を構成する各行の画素回路ＧＣをサイクリックに選択することで、画素アレイ部１を垂直走査する。

ドライバ回路は、画素制御信号を生成し、垂直走査回路により選択された行に属する各画素回路ＧＣに画素制御信号を出力することで、各画素回路ＧＣを駆動する。

カラムＡＤＣアレイ部３は、画素アレイ部１の各列に対応するＮ個のカラムＡＤＣ（読出回路の一例）と、温度センサ８から出力されたアナログの温度データをアナログデジタル変換するための１個のカラムＡＤＣとを備えている。カラムＡＤＣは、画素アレイ部１の各列に対応する垂直信号線Ｌ１を介して各列の画素回路ＧＣと接続され、垂直走査回路により選択された行の画素回路から画素信号を読み出し、相関二重サンプリング処理及びアナログデジタル変換処理を行い、得られたデジタルの映像信号を保持する。

列駆動部４は、例えばシフトレジスタにより構成され、タイミングジェネレータ６から出力される水平同期信号に同期した列選択信号を出力することで、１水平走査期間において、各列のカラムＡＤＣをサイクリックに選択し、カラムＡＤＣアレイ部３を水平走査し、各列のカラムＡＤＣが保持するデジタルの映像信号をセンスアンプＳＡに順次に出力させる。

ＰＬＬ５は、クロック端子１３を介して外部の装置から供給されるクロック信号（ＳＹＳＣＬＫ）を逓倍し、タイミングジェネレータ６に出力する。本実施の形態において、クロック端子１３には、例えば、５４ＭＨｚのクロック信号が供給され、ＰＬＬ５は、この５４ＭＨｚのクロック信号を２逓倍して、１０８ＭＨｚのクロック信号をタイミングジェネレータ６に供給する。

タイミングジェネレータ６は、ＰＬＬ５から供給されるクロック信号に従って、垂直同期信号及び水平同期信号等の、固体撮像装置を制御するうえで必要となるタイミング信号を生成し、固体撮像装置の全体制御を司る。また、タイミングジェネレータ６は、タイミング信号の設定値等を記憶するためのレジスタを備えている。なお、レジスタは、図略の通信端子を介して接続される外部の装置と例えばシリアル通信することによって設定値が書き込まれる。ここで、設定値としては、例えば後述する転送トランジスタＴＸ（図２参照）を駆動するための中間電位の値を定めるための設定値等が含まれる。

本実施の形態では、画素アレイ部１は、例えばＲ（赤），Ｇ（緑），Ｂ（青）等の複数の色成分の画素信号を取得するための複数種類の画素回路ＧＣが、ベイヤー配列等の所定の配列方式に従って、規則的に配列されている。よって、タイミングジェネレータ６は、レジスタに画素回路ＧＣの種類毎の中間電位を規定する予め定められた設定値を記憶している。そして、タイミングジェネレータ６は、画素回路ＧＣの種類に応じた設定値により規定される中間電位によって各画素回路ＧＣが駆動されるように、ＤＡＣ７及び行駆動部２を制御する。

具体的には、タイミングジェネレータ６は、画素アレイ部１の各行各列にどの種類の画素回路ＧＣが配列されているかを予め記憶している。行駆動部２がある１行を選択した場合、タイミングジェネレータ６は、その行の各列にどの種類の画素回路ＧＣが配列されているかを特定し、特定した種類に応じた設定値をＤＡＣ７に出力する。そして、タイミングジェネレータ６は、設定値をＤＡＣ７にデジタルアナログ変換させる。デジタルアナログ変換された設定値は行動制御部２に入力される。行駆動部２は、タイミングジェネレータ６の制御の下、入力された設定値によって規定される中間電位を、選択した各列の画素回路ＧＣの転送トランジスタＴＸに出力する。

このように、種類に応じた中間電位で画素回路ＧＣを駆動することで、各画素回路ＧＣは、自身の種類に応じた適切なダイナミックレンジを得ることができる。

また、タイミングジェネレータ６は、温度センサ８により検出された温度データに基づいて、各画素回路ＧＣにおける変曲点の変動が抑制されるように各画素回路ＧＣの中間電位を変更する。

ここで、温度センサ８により検出された温度データは、カラムＡＤＣアレイ部３でデジタルの温度データに変換された後、画像処理部１４に出力される。画像処理部１４は、デジタルに変換された温度データに従って、画素回路ＧＣの種類毎に定められた中間電位を補正し、補正後の中間電位を規定する設定値を、タイミングジェネレータ６のレジスタに書き込む。ここで、画像処理部１４は、例えば、画素回路ＧＣの種類毎に、中間電位と温度との関係を示す関数を予め記憶しており、この関数に従って、温度センサ８により検出された温度に対応する中間電位を決定する。そして、画像処理部１４は、決定した中間電位で画素回路を駆動するための設定値をレジスタに書き込めばよい。

そして、タイミングジェネレータ６は、画像処理部１４により書き換えられた設定値に従って、画素回路ＧＣの転送トランジスタＴＸを駆動すればよい。これにより、ジャンクション温度の変動による各画素回路ＧＣの変曲点の変動が抑制される。

ＤＡＣ（デジタルアナログコンバータ）７は、タイミングジェネレータ６から出力されるデジタルの信号をアナログの信号に変換して、行駆動部２に供給する。例えば、ＤＡＣ７は、タイミングジェネレータ６から出力される中間電位を規定するための設定値を、アナログ信号に変換して中間電位を生成し、行駆動部２に供給する。

温度センサ８は、固体撮像装置内部の温度であるジャンクション温度を検出し、ジャンクション温度に比例するアナログの温度データを、画素回路ＧＣが接続されていないカラムＡＤＣに出力する。図１の例では、画素回路ＧＣが接続されていないカラムＡＤＣとしては、カラムＡＤＣアレイ部３の最右列のカラムＡＤＣが採用されている。そして、温度センサ８から出力された温度データは、この最右列のカラムＡＤＣに出力され、アナログデジタル変換される。

ランプジェネレータ９は、ランプ信号を生成して、各カラムＡＤＣに出力する。センスアンプＳＡは、カラムＡＤＣアレイ部３から水平信号線Ｌ２を介して出力されるデジタルの映像信号を増幅し、シリアライザ１１に出力する。本実施の形態では、カラムＡＤＣは、１４ビットのデジタルの映像信号を生成し、各ビットの信号の位相を１８０度ずらし、位相が１８０度ずらされた信号と、位相がずらされていない信号とからなる合計２８個の信号をセンスアンプＳＡに出力する。よって、カラムＡＤＣアレイ部３とセンスアンプＳＡとを接続する水平信号線Ｌ２は、合計２８本となる。そして、センスアンプＳＡは、２８本の水平信号線Ｌ２を流れる信号をそれぞれ増幅して、各信号の波形を成形してシリアライザ１１に出力する。

シリアライザ１１は、例えば、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｎｇａｌｉｎｇｓ）規格に準拠したシリアライザにより構成され、センスアンプＳＡから２８本の水平信号線Ｌ２を介してパラレルで出力される信号を差動増幅して１４ビットの信号とし、パラレルに変換して出力端子１２に出力する。出力端子１２は、シリアライザ１１からの信号を画像処理部１４に出力する。

画像処理部１４は、例えば専用のハードウエア回路により構成され、各カラムＡＤＣから出力された映像信号に種々の画像処理を施す。本実施の形態では、画像処理部１４は、上述したように温度センサ８により検出された温度データに応じて、各画素回路ＧＣの転送トランジスタＴＸのゲートに付与する中間電位を決定し、変曲点の変動を抑制する処理を行っている。

図２は、画素回路ＧＣの回路図を示している。図２に示すように画素回路ＧＣは、光電変換素子ＰＤ、転送トランジスタＴＸ、リセットトランジスタＲＳＴ、増幅トランジスタＳＦ、及び行選択トランジスタＳＥＬを備える、ＣＭＯＳの画素回路ＧＣにより構成されている。

光電変換素子ＰＤは被写体からの光を受光し、受光した光量に応じた信号電荷を蓄積する。ここで、光電変換素子ＰＤはアノードが接地され、カソードが転送トランジスタＴＸのソースに接続されている。光電変換素子ＰＤはアノードに、駆動電圧であるＰＶＳＳが入力される。

転送トランジスタＴＸは、光電変換素子ＰＤにより蓄積された信号電荷をフローティングディフュージョン（以下、「ＦＤ」と記述する）に転送する。転送トランジスタＴＸのゲートは、駆動電圧であるφＴＸが入力され、φＴＸによってオン・オフされる。転送トランジスタＴＸのドレインは、ＦＤに接続されている。このφＴＸの電圧を調整することで、転送トランジスタＴＸは中間電位で駆動される。

ＦＤは、光電変換素子ＰＤから転送された信号電荷を蓄積し、蓄積した信号電荷を、その大きさに応じたレベルを有する電圧信号に変換する。

リセットトランジスタＲＳＴは、例えばｎＭＯＳ（ｎｅｇａｔｉｖｅ ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）により構成され、ゲートにリセットトランジスタＲＳＴをオン・オフするための信号であるφＲＳＴが入力され、ドレインに駆動電圧であるＰＶＤＤが入力され、ソースがＦＤを介して増幅トランジスタＳＦのゲートに接続されている。

そして、リセットトランジスタＲＳＴは、行駆動部２の制御の下、オン・オフし、ＦＤをリセットする。なお、ＰＶＤＤ、ＰＶＳＳは図略の電圧源から出力され、φＲＳＴは、行駆動部２から出力される。

増幅トランジスタＳＦは、例えばｎＭＯＳにより構成され、ゲートがＦＤを介して転送トランジスタＴＸ及びリセットトランジスタＲＳＴに接続され、ドレインに駆動電圧であるＰＶＤＤが入力され、ソースが行選択トランジスタＳＥＬに接続されている。そして、増幅トランジスタＳＦは、ＦＤから出力される画素信号を増幅して行選択トランジスタＳＥＬに出力する。

行選択トランジスタＳＥＬは、例えばｎＭＯＳにより構成され、ゲートに行選択信号であるφＶＳＥＮが入力され、ドレインが増幅トランジスタＳＦに接続され、ソースが垂直信号線Ｌ１を介して対応する列のカラムＡＤＣに接続されている。そして、行選択トランジスタＳＥＬは、増幅トランジスタＳＦにより増幅された画素信号を、垂直信号線Ｌ１を介して対応する列のカラムＡＤＣに出力する。ここで、φＶＳＥＮは行駆動部２から出力される。

図３（Ａ）は、画素回路ＧＣのタイミングチャートを示している。図３（Ａ）に示すように画素回路ＧＣは、露光期間ｔ０，ｔ４、ノイズ読出期間ｔ１、転送期間ｔ２、信号読出期間ｔ３というように、４つの期間がサイクリックに繰り返され、画素信号を出力する。

具体的には、露光期間ｔ０は、前フレームの信号読出期間（図略）が終了すると、開始される。露光期間ｔ０においては、φＲＳＴがＨｉにされてリセットトランジスタＲＳＴがオンされ、φＶＳＥＮがＬｏにされて行選択トランジスタＳＥＬがオフされ、φＴＸがＨｉとＬｏとの中間の中間電位に設定され、転送トランジスタＴＸのゲートが少し開いた状態にされている。これにより、図７に示すように、光電変換素子ＰＤに蓄積される信号電荷が一定の値を超えるまでは、光電変換素子ＰＤには信号電荷が光量に対して線形的に蓄積される。一方、光電変換素子ＰＤに蓄積される信号電荷が一定の値を超えると、光電変換素子ＰＤには信号電荷の一部がＦＤに漏れつつ蓄積されるため、信号電荷は光量に対して対数的に蓄積される。

また、露光期間ｔ０において、φＲＳＴはＨｉにされてＦＤがリセットされているため、ＦＤは光電変換素子ＰＤから漏れ出る信号電荷を排出する。そのため、露光期間ｔ０において、ＦＤの電圧信号のレベルは、常時、ＰＶＤＤに保持される。

ノイズ読出期間ｔ１において、φＲＳＴがＬｏにされ、φＶＳＥＮがＨｉにされ、φＴＸがＬｏにされ、リセットトランジスタＲＳＴがオフ、行選択トランジスタＳＥＬがオン、転送トランジスタＴＸがオフにされる。

これにより、転送トランジスタＴＸのゲートが閉じられた状態で、ＦＤのリセットレベルの電圧信号が、増幅トランジスタＳＦ及び行選択トランジスタＳＥＬによって読み出され、ノイズ信号として対応する列のカラムＡＤＣに出力される。このノイズ信号には、主にＦＤのリセット時に生じるｋＴＣノイズが含まれ、画素回路ＧＣ毎にばらついている。

ここで、ノイズ読出期間ｔ１において、ＦＤのリセットレベルの電圧信号が、リセットトランジスタＲＳＴによりＦＤがリセットされていない状態で読み出されているため、画素回路ＧＣ毎にバラツキを有するＦＤのリセットレベルの電圧信号をノイズ信号として精度良く出力することができる。

転送期間ｔ２において、φＲＳＴがＬｏ、φＶＳＥＮがＬｏ、φＴＸがＨｉにされ、リセットトランジスタＲＳＴがオフ、行選択トランジスタＳＥＬがオフ、転送トランジスタがオンされる。これにより、転送トランジスタＴＸのゲートが全開し、光電変換素子ＰＤに蓄積された信号電荷がＦＤに転送される。

信号読出期間ｔ３において、φＲＳＴがＬｏ、φＶＳＥＮがＨｉ、φＴＸがＬｏにされ、ＦＤにより信号電荷が電圧信号に変換され、変換された電圧信号が増幅トランジスタＳＦ及び行選択トランジスタＳＥＬにより読み出され、ノイズ＋映像信号として対応する列のカラムＡＤＣに出力される。

信号読出期間ｔ３が終了すると、次の露光期間ｔ４が開始され、次のフレームの映像信号を得るための露光処理が開始される。

なお、後述するカラムＡＤＣは、相関二重サンプリングにより、ノイズ読出期間で読み出されたノイズ信号と信号読出期間で読み出されたノイズ＋映像信号との差分がとられ、ノイズ＋映像信号に含まれるノイズ成分が除去され、映像信号が抽出される。

図３（Ｂ）は、図３（Ａ）のタイミングチャートに従って駆動される画素回路ＧＣの光電変換特性を示したグラフである。図３（Ｂ）において、縦軸は線形軸であり画素回路ＧＣから出力される映像信号を示し、横軸は対数軸であり光電変換素子ＰＤへの入射光強度を示している。

このグラフから分かるように、変曲点Ｐ１を境に低輝度領域がリニア（線形）特性α１を有し、高輝度領域がログ（対数）特性α２を有していることが分かる。なお、図３（Ｂ）のグラフにおいて、リニア特性α１がカーブを描いて上昇し、ログ特性α２がほぼ直線状に上昇しているのは、横軸を対数軸としたからである。

そして、点線の丸枠で囲った領域に示すように、ログ特性α２は高輝度側において直線的に変化せず、カーブを描いて変化しており、線形的に変化していることが分かる。

これは、図３（Ａ）に示すノイズ読出期間ｔ１において、φＴＸがＬｏにされ、転送トランジスタＴＸのゲートが完全に閉じられるからである。

すなわち、ノイズ読出期間ｔ１において転送トランジスタＴＸを完全にオフすると、ノイズ読出期間ｔ１といえども、光電変換素子ＰＤは露光を継続しているため、被写体が高輝度であれば、光電変換素子ＰＤは線形的に信号電荷を蓄積する。

よって、高輝度の被写体を露光した場合、転送期間ｔ２が開始される直前において、光電変換素子ＰＤには、下層に線形的に蓄積された信号電荷と、中間層に対数的に蓄積された信号電荷と、上層に線形的に蓄積された信号電荷との３層の信号電荷が蓄積されることになる。これにより、この上層に線形的に蓄積された信号電荷が、図３（Ｂ）に示すように高輝度側に現れ、ログ特性α２の高輝度側が線形的に変化するのである。

これを防止する場合、以下のように画素回路ＧＣを駆動することが好ましい。図４（Ａ）は、図２に示す画素回路ＧＣのタイミングチャートの変形例である。また、図４（Ｂ）は、図４（Ａ）に示すタイミングチャートに従って画素回路ＧＣを駆動させたときの光電変換特性を示したグラフである。なお、図４（Ａ）において、縦軸及び横軸は図３（Ａ）に示す縦軸及び横軸と同一である。

図４（Ａ）に示すタイミングチャートと図３（Ａ）に示すタイミングチャートとの相違点は、ノイズ読出期間ｔ１と信号読出期間ｔ３とにある。

すなわち、図４（Ａ）に示すノイズ読出期間ｔ１において、φＴＸは、露光期間ｔ０と同様、中間電位が継続して設定されている。そのため、転送トランジスタＴＸを中間電位で駆動すると、ノイズ読出期間ｔ１において、被写体が高輝度で露光されたとしても、光電変換素子ＰＤに蓄積される信号電荷はＦＤへと漏れ出ることになり、光電変換素子ＰＤは、対数的に信号電荷を蓄積する。

つまり、高輝度の被写体が露光された場合、光電変換素子ＰＤには、下層に線形的に蓄積された信号電荷と、上層に対数的に蓄積された信号電荷との２層の信号電荷が蓄積されることになる。これにより、図４（Ｂ）に示すように、ログ特性α２は高輝度側においてもほぼ対数的に変化することになり、図３（Ｂ）に示すような、ログ特性α２の高輝度側でリニア特性が現れることを抑制することができる。

また、図４（Ａ）のタイミングチャートにおいては、信号読出期間ｔ３においても、φＴＸは中間電位に設定されている。これにより、信号読出期間ｔ３においても、転送トランジスタＴＸはノイズ読出期間ｔ１と同一の中間電位で駆動されるため、ノイズ読出期間ｔ１及び信号読出期間ｔ３において、ＦＤの電圧信号のリセットレベルを等しくすることができる。

図５は、リニアログ特性ではなくリニア特性で画素回路ＧＣを駆動させるときのタイミングチャートを示している。図５においても、図３（Ａ）、図４（Ａ）と同様、露光期間ｔ０、ノイズ読出期間ｔ１、転送期間ｔ２、信号読出期間ｔ３、露光期間ｔ４というように、４つの期間がサイクリックに繰り返され、画素信号が出力される。

露光期間ｔ０において、φＴＸはＬｏとされ、転送トランジスタＴＸのゲートが完全に閉じられているため、光電変換素子ＰＤに蓄積された信号電荷は、ＦＤに漏れ出ることなく線形的に蓄積される。

また、露光期間ｔ０において、転送トランジスタＴＸのゲートが完全に閉じられているため、光電変換素子ＰＤからＦＤへ信号電荷は漏れ出ない。よって、φＲＳＴは、露光期間ｔ０の全区間に渡ってＨｉとされておらず、ＦＤからリセットレベルの電圧信号を読み出す直前の露光期間ｔ０の一部の区間のみＨｉにされている。

図６（Ａ）は画素回路ＧＣをリニア特性で駆動させたときの画素回路ＧＣのポテンシャル図を示している。図６（Ａ）は露光期間におけるポテンシャル図である。露光期間においては、転送トランジスタＴＸのゲートが閉じられているため、光電変換素子ＰＤには、入射光に対して信号電荷が線形的に蓄積されている。図６（Ａ）においては、光電変換素子ＰＤの飽和電荷量（以下、「ＱＰＤ」と記述する。）とＦＤの取扱電荷量（以下、「ＱＦＤ」と記述する。）とは、光電変換素子ＰＤで蓄積された信号電荷の全てをＦＤで受け止める必要があるため、ＱＰＤ＜ＱＦＤという関係が成り立つように画素回路ＧＣが設計されている。

図６（Ｂ）は、ＱＰＤとＱＦＤとを説明するための画素回路ＧＣのポテンシャル図である。図６（Ｂ）に示すように、ＱＰＤは、光電変換素子ＰＤの容量（以下、「ＣＰＤ」と記述する。）、光電変換素子ＰＤの電圧振幅（以下、「ＶＰＤ」と記述する。）との積（＝ＣＰＤ・ＶＰＤ）で決定される。

ここで、ＣＰＤ及びＶＰＤは、画素回路ＧＣの設計パラメータと製造パラメータとの両方で決定することができ、本実施の形態では、例えば、光電変換素子ＰＤの面積を調節して、ＣＰＤ及びＶＰＤを調節することで、ＱＰＤが決定されている。

また、ＱＦＤは、ＦＤの容量（以下、「ＣＦＤ」と記述する。）とＦＤの電圧振幅（以下、「ＶＦＤ」と記述する）との積で決定される。ここで、ＣＦＤは、ＦＤの設計パラメータと製造パラメータとの両方で決定され、本実施の形態では、例えばＦＤの面積を調節することでＣＦＤを決定している。

また、ＶＦＤは、ＦＤのリセットレベルＬＶ１と、転送トランジスタＴＸを全開した時の転送トランジスタＴＸのＦＤ側の電位ＬＶ２とから決定される。

図６（Ｂ）では、ＱＰＤ＜ＱＦＤが成り立つように画素回路ＧＣが設計されている。ここでは、ＣＰＤ＜ＣＦＤとすることで、ＱＰＤ＜ＱＦＤが実現されている。埋め込み型の光電変換素子の場合、感度は主にＣＰＤではなく、ＣＦＤによって決定されている。そのため、ＣＰＤが大きくなるとＣＦＤも大きくしなければならなくなり、感度の低下が懸念される。

特に、画素回路ＧＣのサイズが大きくなるとＣＰＤが大きくなってしまうため、それに合わせてＣＦＤも大きくしなければならなくなる。ＣＦＤが大きくなると、電子１個に対するＦＤの電圧の変化量が小さくなり、ＦＤでの電荷電圧変換係数が小さくなり、画素回路ＧＣ以降で発生するノイズに対して耐性が低下し、Ｓ／Ｎ比が悪化する。

そこで、本実施の形態においては、画素回路ＧＣは、ＱＰＤ＞ＱＦＤの関係を満たすように設計されている。ここでは、ＣＰＤ＞ＣＦＤとすることで、ＱＰＤ＞ＱＦＤが実現されているものとする。

図７（Ａ）は、ＱＰＤ＞ＱＦＤの関係を満たすように設計された画素回路ＧＣをリニアログ特性で駆動したときの露光期間におけるポテンシャル図を示している。露光期間において、φＴＸは中間電位に設定されているため、信号電荷は、一定の値以上蓄積されると、光電変換素子ＰＤからＦＤへと漏れつつ光電変換素子ＰＤに蓄積される。そのため、光電変換素子ＰＤには、入射光に対して線形的に蓄積された信号電荷ＬＲ１と、入射光に対して対数的に蓄積された信号電荷ＬＲ２との２層の信号電荷が積み重なって蓄積されている。

図７（Ｂ）は、ＱＰＤ＞ＱＦＤの関係を満たすように設計された画素回路ＧＣをリニアログ特性で駆動したときの転送期間におけるポテンシャル図を示している。なお、本実施の形態で示すポテンシャル図は、上に向かうにつれて電位が低下しているものとする。図７（Ａ）に示すように、露光期間においてφＲＳＴは高電位に設定されているため、ＦＤはリセットトランジスタＲＳＴによりリセットされ、常にＰＶＤＤの電位を維持する。よって、露光期間において、光電変換素子ＰＤからＦＤに漏れ出る信号電荷はＰＶＤＤ側へと排出される。

また、図７（Ａ）、（Ｂ）に示すように、ＣＦＤの幅は図６（Ａ）、（Ｂ）に比べて短く設計されており、ＱＦＤはＱＰＤよりも小さくなるように設計されていることが分かる。

これにより、ＱＦＤ＞ＱＰＤに設計した場合に比べて、電荷電圧変換係数を増大させることができ、画素回路ＧＣ以降で発生するノイズに対して耐性が高くなり、Ｓ／Ｎ比を高くすることができる。

図８は、リニア特性で駆動された画素回路ＧＣの光電変換特性を示したグラフであり、Ｇ１はＱＰＤ＜ＱＦＤの関係を満たすように設計された画素回路ＧＣにおける光電変換特性を示し、Ｇ２はＱＰＤ＞ＱＦＤの関係を満たすように設計された画素回路ＧＣにおける光電変換特性を示している。なお、図８において、縦軸は映像信号を示し、横軸は入射光強度を示している。

グラフＧ２の傾きはグラフＧ１の傾きより大きくなっており、ＱＰＤ＞ＱＦＤ、つまり、ＣＰＤ＞ＣＦＤの関係を満たすように設計された画素回路ＧＣの感度は、ＱＰＤ＜ＱＦＤ、つまり、ＣＰＤ＜ＣＦＤの関係を満たすように設計された画素回路ＧＣの感度よりも高くなっていることが分かる。

ここで、ＱＰＤ＞ＱＦＤの関係を満たす画素回路ＧＣの飽和レベルは、Ｇ２に示すようにＣＦＤで決まる。また、ＱＰＤ＜ＱＦＤの関係を満たす画素回路ＧＣの飽和レベルは、Ｇ１に示すようにＣＰＤで決まる。

したがって、ＱＰＤ＞ＱＦＤ、つまり、ＣＰＤ＞ＣＦＤとなるように画素回路ＧＣを設計した場合のダイナミックレンジＤ２は、ＱＰＤ＜ＱＦＤ、つまり、ＣＰＤ＜ＣＦＤとなるように画素回路ＧＣを設計した場合のダイナミックレンジＤ１に比べて狭くなる。

Ｇ２の場合、画素回路ＧＣはＣＰＤ＞ＣＦＤとなるように設計されているため、ＦＤは光電変換素子ＰＤで発生した信号電荷の全てを受け取ることができない。このため、ＱＰＤ＞ＱＦＤの画素回路ＧＣにおいて、飽和レベルはＣＦＤで決定されるのである。

したがって、リニア特性で画素回路ＧＣを駆動した場合、ＣＰＤ＞ＣＦＤとすることで感度を高めることはできるが、同時にダイナミックレンジの低下を招いてしまう。

しかしながら、本実施の形態の画素回路ＧＣは、リニアログ特性で駆動されている。図９は、ＣＰＤ＞ＣＦＤの関係を満たす画素回路ＧＣを、リニアログ特性で駆動した場合と、リニア特性で駆動させた場合との光電変換特性の比較図である。

図９においては、Ｇ２１が画素回路ＧＣをリニア特性で駆動した場合の光電変換特性を示しており、Ｇ２２が画素回路ＧＣをリニアログ特性で駆動した場合の光電変換特性を示している。

Ｇ２１，Ｇ２２は共に、ＣＰＤ＞ＣＦＤに設定されているため、低輝度領域の感度はどちらも同じリニア特性を有しており、図８のＧ１と比較して高感度になっていることが分かる。Ｇ２１では、リニア特性のみ有しているため、映像信号のレベルがＣＦＤにより定まる飽和レベルに直ぐに到達しており、ダイナミックレンジＤ２１が狭くなっていることが分かる。一方、Ｇ２２では、変曲点Ｐ１を境にリニア特性からログ特性に転じるため、映像信号のレベルがＣＦＤにより定まる飽和レベルには、直ぐには到達せず、ダイナミックレンジＤ２２が広くなっていることが分かる。

したがって、ＣＰＤ＞ＣＦＤとして感度を高めたとしても、リニアログ特性で駆動させることで画素回路ＧＣのダイナミックレンジＤ２２を広くすることができる。

このように、ＣＰＤ＞ＣＦＤとした場合でもリニアログ特性で画素回路ＧＣを駆動にすれば、低輝度領域での高感度は維持しつつ、広いダイナミックレンジを実現することができる。つまり、ＣＦＤを小さくし、かつリニアログ特性で駆動することによって、低輝度領域での感度の向上と、ダイナミックレンジの拡大とを両立することが可能になるのである。

図１０は、図１に示すカラムＡＤＣアレイ部３を構成する１個のカラムＡＤＣの回路図を示している。カラムＡＤＣは、カラムアンプ１０（相関二重サンプリング部）、クランプ部２０、コンパレータ部３０、ＬＣＫラッチ回路４０、ラッチ部５０、逐次比較信号生成部６０、ＳＡレジスタ７０、ノイズレベル制限トランジスタ８０、及び暗電流除去部９０を備えている。

図１０において、φＧａｉｎＡ，φＧａｉｎＢ，φＧａｉｎＣ，φＡＲＳＴ，φＣＬ，φＳＨ，φＣＭＰ，φＣＲＳＴ１，φＣＲＳＴ２は制御信号を示し、例えばタイミングジェネレータ６から出力される。また、ＶＲＡＭＰはランプ信号を示し、ランプジェネレータ９から出力される。

カラムアンプ１０は、画素アレイ部１から出力された画素信号Ｖｉｄｅｏに対して、相関二重サンプリング処理を行いながら増幅処理を行い、画素信号Ｖｉｄｅｏからノイズ信号を除去する。

具体的にはカラムアンプ１０は、オペアンプＡ１０と、コンデンサＣＡ，ＣＢ，ＣＣ，ＣＦ、及びスイッチＳＷＡ，ＳＷＢ，ＳＷＣ，ＳＷ１１を備えている。コンデンサＣＡ，ＣＢ，ＣＣは、オペアンプＡ１０のマイナス端子側にスイッチＳＷＡ，ＳＷＢ，ＳＷＣを介して接続されている。コンデンサＣＦは、オペアンプＡ１０の入出力端子間に設けられた帰還コンデンサである。

スイッチＳＷＡは、コンデンサＣＡをオペアンプＡ１０に接続するためのスイッチであり、例えばφＧａｉｎＡ＝ＨｉのときオンしてコンデンサＣＡをオペアンプＡ１０のマイナス端子に接続し、φＧａｉｎＡ＝Ｌｏ（ローレベル）のときオフしてコンデンサＣＡをオペアンプＡ１０のマイナス端子から切り離す。スイッチＳＷＢ，ＳＷＣもスイッチＳＷＡと同様、コンデンサＣＢ，ＣＣをオペアンプＡ１０に接続するためのスイッチである。

スイッチＳＷ１１は、コンデンサＣＦと並列接続され、φＡＲＳＴ＝Ｈｉのときオンし、φＡＲＳＴ＝Ｌｏのときオフし、カラムアンプ１０をリセットし、オペアンプＡ１０のマイナス端子とオペアンプＡ１０の出力端子との電位を所定のリセットレベル（以下、「ＶＯＰＡ」と記す。）にする。なお、オペアンプＡ１０のプラス端子には常にＶＯＰＡが印加されている。

ここで、カラムアンプ１０は、スイッチＳＷＡ＝オンの場合、入力される信号をＣＡ／ＣＦの利得で増幅し、スイッチＳＷＢ＝オンの場合、入力される信号をＣＢ／ＣＦの利得で増幅し、スイッチＳＷＣ＝オンの場合、入力される信号をＣＣ／ＣＦの利得で増幅し、スイッチＳＷＡ，ＳＷＢ，ＳＷＣ＝オンの場合、入力される信号を（ＣＡ＋ＣＢ＋ＣＣ）／ＣＦの利得で増幅する。

クランプ部２０は、カラムアンプ１０の出力端子側に設けられ、カラムアンプ１０から出力された信号であるＡＯＵＴの黒レベルを所定の定電圧であるクランプ電圧ＶＣＬに固定する。ここで、クランプ部２０は、スイッチＳＷ２１，ＳＷ２２、及びコンデンサＣ２１，Ｃ２２を備えている。スイッチＳＷ２１は一端がコンデンサＣ２１，Ｃｘを介して接地されると共に、コンデンサＣ２１を介してオペアンプＡ１０の出力端子に接続され、他端がクランプ電圧ＶＣＬを出力するクランプ電圧源（図略）に接続され、φＣＬ＝Ｈｉのときオンし、φＣＬ＝Ｌｏのときオフする。

スイッチＳＷ２２は、一端がコンデンサＣ２１に接続され、他端がコンデンサＣ２２を介してコンパレータ部３０に接続され、φＳＨ＝Ｈｉのときオンして、カラムアンプ１０及びコンパレータ部３０間を接続し、φＳＨ＝Ｌｏのときオフして、カラムアンプ１０及びコンパレータ部３０間を遮断する。

コンデンサＣｘは、一端がコンデンサＣ２１に接続され、他端が接地され、ＡＯＵＴを保持する。

コンパレータ部３０は、スイッチＳＷ３１，ＳＷ３２、コンデンサＣ３１、及びコンパレータＡ３１，Ａ３２を備えている。

スイッチＳＷ２３は、コンデンサＣ２２を介してコンパレータＡ３１のマイナス端子に接続され、他端にＶＲＡＭＰが入力され、φＣＭＰ＝Ｈｉになったときオンして、ＶＲＡＭＰをコンパレータＡ３１のマイナス端子に入力し、φＣＭＰ＝Ｌｏになったときオフして、ＶＲＡＭＰをコンパレータＡ３１のマイナス端子に入力しない。

本実施の形態では、映像信号は上位４ビットの上位ビット群と下位１０ビットの下位ビット群とに分けてＡＤ変換される。そして、カラムＡＤＣは、上位ビット群を逐次比較型ＡＤ変換方式によりＡＤ変換し、下位ビット群を積分型ＡＤ変換方式によりＡＤ変換する。

そのため、ＶＲＡＭＰは下位ビット群をＡＤ変換するために、例えば０〜１０２３（＝２^１０）の範囲で直線状に経時的に増大するランプ信号が採用される。

スイッチＳＷ３１は、コンパレータＡ３１の入出力端子間に接続され、φＣＲＳＴ１＝Ｈｉのときオンし、φＣＲＳＴ１＝Ｌｏのときオフし、コンパレータＡ３１をリセットさせ、コンパレータＡ３１のマイナス端子とコンパレータＡ３１の出力端子との電位を所定のリセットレベル（以下、「ＶＯＰＣ」と記す。）にする。なお、コンパレータＡ３１のプラス端子には常にＶＯＰＣが印加されている。

コンパレータＡ３１は、マイナス端子に入力される信号（以下、「ＣＩＮ」と記す。）をＶＯＰＣと比較し、ＣＩＮがＶＯＰＣを超えると、出力信号をローレベルに反転させ、ＣＩＮがＶＯＰＣを下回ると、出力信号をハイレベルに反転させる。

スイッチＳＷ３２は、コンパレータＡ３２の入出力端子間に接続され、φＣＲＳＴ２＝Ｈｉのときオンし、φＣＲＳＴ２＝Ｌｏのときオフし、コンパレータＡ３２をリセットし、コンパレータＡ３２のマイナス端子とコンパレータＡ３２の出力端子との電位をリセットレベルであるＶＯＰＣにする。なお、コンパレータＡ３２のプラス端子には常にＶＯＰＣが印加されている。

コンパレータＡ３２は、マイナス端子がコンデンサＣ３１を介してコンパレータＡ３１に接続され、コンパレータＡ３１からの出力信号がＶＯＰＣを超えると、出力信号（以下、「ＣＯＵＴ」と記す。）をＬｏに反転させ、コンパレータＡ３１からの出力信号がＶＯＰＣを下回ると、ＣＯＵＴをＨｉに反転させる。

ＬＣＫラッチ回路４０は、上位ビット群のビットの値（＝Ｄ１〜Ｄ４）を決定するための１ビットのラッチ回路である。具体的には、ＬＣＫラッチ回路４０は、図１１に示すように、上位ビット群の１つのビットの値を決定するための期間であるＴＳＡよりもＨｉの期間が短いφＬＣＫが入力され、φＬＣＫがＨｉの期間において、ＣＯＵＴの反転の有無を検出し、ＣＯＵＴが反転した場合は、現在ラッチしている値を反転させて、ＣＯＵＴが反転しない場合は、現在ラッチしている値を反転させない。そして、ＬＣＫラッチ回路４０は、φＬＣＫが例えばＬｏに切り替わると、現在ラッチしているビットの値をＬＯＵＴとして出力し、後段の対応するビットのラッチ回路５１にラッチさせる。

例えば、ＬＣＫラッチ回路４０は、デフォルトで１の値をラッチしており、Ｄ１を決定するための１回目のＴＳＡにおいて、ＶＯＰＣが反転しない場合は、１をＤ１のラッチ回路５１にラッチさせ、ＶＯＰＣが反転した場合は、０をＤ１のラッチ回路５１にラッチさせる。

また、ＬＣＫラッチ回路４０は、Ｄ２を決定するための２回目のＴＳＡにおいて、ＶＯＰＣが反転しない場合は、１の値をラッチしていれば、１をＤ２のラッチ回路５１にラッチさせ、０の値をラッチしていれば、０をＤ２のラッチ回路５１にラッチさせる。

一方、ＬＣＫラッチ回路４０は、２回目のＴＳＡにおいて、ＶＯＰＣが反転した場合は、１の値をラッチしていれば１を反転させて０をラッチし、０をＤ２のラッチ回路５１にラッチさせ、０の値をラッチしていれば０を反転させて１をラッチし、１をＤ２のラッチ回路５１にラッチさせる。Ｄ３、Ｄ４についても同様にして、ＬＣＫラッチ回路４０は、ビットの値を決定する。

次に、ＬＣＫラッチ回路４０を設けた理由について説明する。このＬＣＫラッチ回路４０を設けていない場合は、下記に示す不具合が起きる。

上位ビットの値であるＤ１〜Ｄ４は、逐次比較型で実行されるが、コンパレータ部３０に入力されるＣＩＮとＶＯＰＣとの大小関係に大差がない場合、ＣＯＵＴがＴＳＡの最後の方で変化するというような状況が起こり得る。

コンパレータＡ３２の出力端子からラッチ部５０までの容量負荷と、コンパレータＡ３２の出力端子からＳＡレジスタ７０までの容量負荷とは等しくない。図１０ではコンパレータＡ３２の出力端子からＳＡレジスタ７０までの配線長は、コンパレータＡ３２の出力端子からラッチ部５０までの配線長よりも長いため、容量負荷が大きく、伝播遅延量も多い。

もし、ＴＳＡの終了間際にＣＯＵＴがＨｉからＬｏに反転した場合、ＬＣＫラッチ回路４０がないとすると、コンパレータＡ３２及びラッチ部５０間の容量負荷は、コンパレータＡ３２及びＳＡレジスタ７０間の容量負荷よりも少ないので、ラッチ部５０には、ＣＯＵＴの反転が伝播されるが、ＳＡレジスタ７０にはＣＯＵＴの反転が伝播されない。

これにより、例えば、ラッチ部５０のＤ１では０がラッチされているが、ＳＡレジスタ７０のＤ１では１がラッチされるという事態が発生し、ＳＡレジスタ７０とラッチ部５０とは、本来、同じ値をラッチする必要があるはずのところ、異なった値をラッチしてしまう。

画素信号として外部に出力されるのは、ラッチ部５０にラッチされたデータなので、上記のケースでは、０が出力されるが、ＳＡレジスタ７０には１がラッチされる。そのため、カラムＡＤＣ内部ではＤ１＝１として処理されて、カラムアンプ１０に接続されるコンデンサＣ１〜Ｃ４が決定されるが、外部に出力される画素信号は０であるため、出力画像に黒点ノイズが観測される虞がある。つまり、本来的には１が出力されるべきところを、０が出力されているため、出力画像には、周囲よりも暗く小さな、いわゆる黒点ノイズが現れる可能性がある。

また、上記のケースとは逆にＴＳＡの最後でＣＯＵＴがＬｏからＨｉに反転し、ＳＡレジスタ７０に０がラッチされ、ラッチ部５０に１がラッチされたとすると、出力画像には、周囲よりも明るく小さな、いわゆる白点ノイズが観測されてしまう。

そこで、上記問題を解決するために、ＬＣＫラッチ回路４０を設けた。すなわち、ＬＣＫラッチ回路４０はφＬＣＫで駆動され、図１１に示すようにφＬＣＫはＴＳＡよりもＨｉの期間が少し少し短いパルス信号であるため、ＴＳＡ終了間際でのＣＯＵＴの反転がＳＡレジスタ７０及びラッチ部５０に伝播されなくなり、ラッチ部５０及びＳＡレジスタ７０に同一の値をラッチさせることができる。その結果、上述の黒点ノイズや白点ノイズが出力画像に現れることを防止することができる。

ラッチ部５０は、上位ビット群のビットの値（＝Ｄ１〜Ｄ４）、下位ビット群の各ビットの値（＝Ｄ５〜Ｄ１４）をラッチする１４個のラッチ回路５１を備えている。

カウンタ１００は、例えば図１に示すタイミングジェネレータ６内に設けられた１０ビットのカウンタにより構成され、ＶＲＡＭＰのコンパレータ部３０への入力が開始されてから、ＣＩＮがＶＯＰＣに到達してＣＯＵＴが反転するまでの時間をカウントし、カウント値を、Ｄ５〜Ｄ１４をラッチする１０個のラッチ回路５１にラッチさせる。

逐次比較信号生成部６０は、逐次比較コンデンサとしてのコンデンサＣ１〜Ｃ４、及びスイッチＳＡ１〜ＳＡ４を備えている。コンデンサＣ１〜Ｃ４は、上位ビット群の各ビットに対応し、それぞれレベルの異なる信号をカラムアンプ１０に出力する。具体的には、コンデンサＣ１〜Ｃ４は、一端がスイッチＳＡ１〜ＳＡ４を介して基準電圧（以下、「ＶＲＥＦ」と記す。）を出力する電圧源（図略）に接続され、他端がオペアンプＡ１０のマイナス端子に接続されている。

本実施の形態では、コンデンサＣ１〜Ｃ４は、それぞれ、上位ビット群の各ビットを最上位ビットから順にＤ１〜Ｄ４とすると、Ｄ１〜Ｄ４に対応している。

ここで、ＫＧ・Ｓｉｇｎａｌ・（（ＣＡ＋ＣＢ＋ＣＣ）／ＣＦ）のダイナミックレンジをＷとすると（但し、ＫＧ＝Ｃ２１／（Ｃ２１＋Ｃ２２））、コンデンサＣ１〜Ｃ４の容量はそれぞれ、例えばＫＧ・（Ｃ１／ＣＦ）・ＶＲＥＦ＝Ｗ／２、ＫＧ・（Ｃ２／ＣＦ）・ＶＲＥＦ＝Ｗ／４、ＫＧ・（Ｃ３／ＣＦ）・ＶＲＥＦ＝Ｗ／８、ＫＧ・（Ｃ４／ＣＦ）・ＶＲＥＦ＝Ｗ／１６となるように設定されている。そして、Ｄ１〜Ｄ４が１か０かを決める閾値をそれぞれＴＨ１〜ＴＨ４とすると、ＴＨ１＝Ｗ／２、ＴＨ２＝Ｗ／４、ＴＨ３＝Ｗ／８、ＴＨ４＝Ｗ／１６となる。

スイッチＳＷ１〜ＳＷ４は、それぞれ、φＳＡ１〜φＳＡ４＝ＨｉのときオンしてＣ１〜Ｃ４をＶＲＥＦに接続し、φＳＡ１〜φＳＡ４＝ＬｏのときオフしてＣ１〜Ｃ４を接地端子（Ｇｒｏｕｎｄ）に接続する。ここで、φＳＡ１〜φＳＡ４は、ＳＡレジスタ７０により出力される。

ＳＡレジスタ７０は、コンデンサＣ１〜Ｃ４とカラムアンプ１０との接続関係を逐次切り替えて、コンパレータ部３０から出力されるＬＯＵＴを基に、逐次比較型ＡＤ変換方式により映像信号の上位ビットの値（Ｄ１〜Ｄ４）を決定する。

ここで、ＳＡレジスタ７０は、コンデンサＣ１〜Ｃ４を、容量の大きい順番でカラムアンプ１０に逐次に接続し、コンデンサＣ１〜Ｃ４のうちのある１つのコンデンサをカラムアンプ１０に接続したときのＬＯＵＴの反転の有無に基づいて、当該１つのコンデンサのカラムアンプ１０への接続を維持するか否かを決定すると共に、当該１つのコンデンサに対応するビットの値を決定する。

具体的には、ＳＡレジスタ７０は、コンデンサＣ１をカラムアンプ１０に接続し、ＬＯＵＴが反転しない場合、Ｄ１＝１をラッチして、φＳＡ１＝Ｈｉを維持する。一方、ＳＡレジスタ７０は、コンデンサＣ１をカラムアンプ１０に接続し、ＬＯＵＴが反転した場合、Ｄ１＝０をラッチして、φＳＡ１＝Ｌｏに切り替える。

そして、ＳＡレジスタ７０は、コンデンサＣ２〜Ｃ４を逐次カラムアンプ１０に接続し、ある１つのコンデンサを接続したときのＬＯＵＴが反転した場合、当該１つのコンデンサに対応するビットの値を１つ上位のビットの値と逆の値でラッチすると共に、当該１つのコンデンサに対応するビットとして１をラッチした場合は、当該１つのコンデンサのカラムアンプ１０への接続を維持し、当該１つのコンデンサに対応するビットとして０をラッチした場合は、当該１つのコンデンサのカラムアンプ１０への接続を遮断する。

つまり、ＳＡレジスタ７０は、ＬＣＫラッチ回路４０と同様に動作して、ラッチしているＤ１〜Ｄ４の値に応じて、スイッチＳＷ１〜ＳＷ４をオン・オフさせる。

ノイズレベル制限トランジスタ８０は、例えば、ゲートに駆動信号であるφＣＬＩＰが入力され、ドレインにＶＤＤが入力され、ソースがカラムアンプ１０の入力側に接続されたｎＭＯＳトランジスタにより構成されている。そして、ノイズレベル制限トランジスタ８０は、図１１に示すように、ノイズ読出期間において、中間電位に設定されたφＣＬＩＰにより駆動され、超高輝度な被写体を露光したときに発生する白黒反転現象を抑制する。

ここで、白黒反転現象とは、超高輝度な被写体を露光した時にＦＤのリセットが上手くいかずに、本来、高電位であるはずのノイズ信号のレベルが下がってしまい、相関二重サンプリング処理により得られる映像信号が低くなり、明るく再現されるはずの超高輝度な被写体が暗く再現されてしまう現象である。

ノイズ読出期間においては、転送トランジスタＴＸは完全にオフ又は中間電位で駆動されているといえども、光電変換素子ＰＤは露光を継続しているため、超高輝度の被写体を露光すると、ＦＤには光電変換素子ＰＤから信号電荷が流れ込む。この場合、ノイズ読出期間において読み出されるノイズ信号のレベルが、想定されるレベルよりも大きく低下してしまう。そのため、このレベルが低下したノイズ信号を用いて相関二重サンプリング処理を行うと、超高輝度の被写体が暗く再現され、白黒反転現象が発生してしまうのである。

ここで、φＣＬＩＰはタイミングジェネレータ６から出力され、完全にＨｉにはならず、タイミングジェネレータ６内のレジスタに予め格納された設定値にしたがって決定される中間電位でノイズレベル制限トランジスタ８０を駆動する。なお、φＣＬＩＰは、図１に示すタイミングジェネレータ６のレジスタに格納された設定値がＤＡＣ７によりアナログ信号に変換されることで生成される。

φＣＬＩＰが完全にＨｉになってしまうと、ノイズ信号はＶＤＤのレベルとなってしまい、ＦＤのリセットレベルが全く考慮されずにノイズ信号が読み出されてしまい、カラムアンプ１０は、相関二重サンプリングができなくなってしまう。そこで、φＣＬＩＰのパルス高をＨｉレベルよりも低い中間電位に設定することで、ＦＤのリセットレベルが考慮されたノイズ信号をカラムアンプ１０に入力することが可能となる。

ここで、φＣＬＩＰのパルス高は、白黒反転現象が起こらないような通常の輝度範囲の被写体を露光した場合に画素回路ＧＣから出力されるレベルの高いノイズ信号が、ノイズレベル制限トランジスタ８０によってリセットされないようなレベルであって、白黒反転現象が発生する超高輝度の被写体を露光した場合に画素回路ＧＣから出力されるレベルの低いノイズ信号が、ノイズレベル制限トランジスタ８０によってリセットされるような予め定められたレベルに設定されている。つまり、ノイズ信号のレベルが一定の値以上の場合は、そのノイズ信号がそのままカラムアンプ１０へと入力され、ノイズ信号のレベルが一定の値以下になると、そのノイズ信号のレベルがノイズレベル制限トランジスタ８０によって上昇されてカラムアンプ１０へと入力される。

これにより、超高輝度時に低下したノイズ信号を使用することなく、ノイズレベル制限トランジスタ８０により一定の値に上昇された高電位のノイズ信号が使用されるため、相関二重サンプリング処理により発生する白黒反転を抑制することできる。

なお、設定値を複数用意しておき、例えば被写体の輝度に応じて、これら複数の設定値の中から適切な設定値が選択されるように、ノイズレベル制限トランジスタ８０を駆動するための中間電位を適宜選択できるように構成してもよい。

暗電流除去部９０は、信号読出期間において、ノイズ＋映像信号に含まれる暗電流成分を除去するためのオフセット信号をカラムアンプ１０に入力する。ここで、暗電流除去部９０は、スイッチＳＷ５と、コンデンサＣ５とを備えている。スイッチＳＷ５は一端にオフセット信号を生成するための制御信号であるＶＯＦＳＴが入力され、他端はコンデンサＣ５を介してオペアンプＡ１０のマイナス端子に接続されている。

ここで、ＶＯＦＳＴは、タイミングジェネレータ６により設定された設定値が、ＤＡＣ７によりアナログ信号に変換されることで生成される。また、φＯＦＳＴは、タイミングジェネレータ６の制御の下、ＤＡＣ７を介してカラムＡＤＣに出力される。

画素アレイ部１の環境温度が上昇して光電変換素子ＰＤの暗電流が増加すると、ノイズ＋映像信号のノイズ成分には暗電流成分が含まれ、ノイズ＋映像信号のノイズ成分は、ノイズ信号に比べて、暗電流成分だけレベルが低下する。ここで、ノイズ信号に暗電流成分が含まれないのは、ノイズ読出期間においては、転送トランジスタＴＸのゲートは閉じられており、ＦＤには光電変換素子ＰＤから暗電流による信号電荷が流れ込まないからである。そのため、暗い被写体を露光したにもかかわらず、暗い被写体が出力画像に明るく再現されてしまう。

例えば、カラムＡＤＣに入力される画素信号の入力レンジを１．０Ｖとすると、暗電流成分が０．２Ｖの場合、残りの０．８Ｖを用いて映像信号をＡ／Ｄ変換する必要がある。そこで、暗電流除去部９０にて、相関二重サンプリング処理が実行される前に、ノイズ＋映像信号から暗電流成分を引き算し、暗電流成分が増加した場合でも画素信号の入力レンジをフルに使用することを実現している。

図１１に示すようにφＯＦＳＴは、信号読出期間（Ｎｏｉｓｅ＋Ｓｉｇｎａｌ）内の上位Ａ／Ｄ変換期間の開始時刻からＶＲＡＭＰの入力が開始される時刻Ｔ５までの期間にＨｉとなっている。

φＯＦＳＴがＨｉになると、スイッチＳＷ５がオンされ、オペアンプＡ１０のマイナス端子はＶＯＦＳＴ・（Ｃ５／ＣＦ）だけ電位が上昇する。オペアンプＡ１０のマイナス端子の電位が上昇すると、オペアンプＡ１０の出力端子の電位であるＡＯＵＴは、ＶＯＦＳＴ・（Ｃ５／ＣＦ）だけ低下する。

暗電流除去部９０の動作を簡単に説明すると、φＯＦＳＴがＨｉの期間に常にＡＯＵＴを押し下げて、ＡＯＵＴから暗電流成分を除去する動作と言える。

このようにＶＯＦＳＴとＣ５、ＣＦによって、ノイズ＋映像信号から暗電流成分を除去することが可能になる。ここで、暗電流除去部９０はカラムアンプ１０の入力側に接続されており、Ａ／Ｄ変換される前のアナログの状態のノイズ＋映像信号に対して処理を行っている。そのため、上述のように暗電流成分が０．２Ｖあったとしても、ノイズ＋映像信号から０．２Ｖ分の暗電流成分がオフセットされるようにＶＯＦＳＴを調整することで、画素信号の入力レンジの０．２Ｖ分の損を解消することができる。

なお、タイミングジェネレータ６は、温度センサ８により検出された温度データに従って、ＶＯＦＳＴを規定するための設定値を定めればよい。この場合、温度とＶＯＦＳＴとの関係を定める予め定められた関数を用いて、温度データの値に応じたＶＯＦＳＴの値を決定すればよい。また、タイミングジェネレータ６は、例えば、画素アレイ部１の温度が上昇し、暗電流の影響が無視できなくなるようになった場合のみ暗電流除去部９０を駆動させ、それ以外の場合は暗電流除去部９０を駆動させないようにしてもよい。

次に、図１０に示すカラムＡＤＣの動作について説明する。図１１は、カラムＡＤＣの動作を示すタイミングチャートである。以下のタイミングチャートでは、ＳＷＡ，ＳＷＢがオンされ、コンデンサＣＡ，ＣＢがオペアンプＡ１０に接続され、コンデンサＣＣはオペアンプＡ１０に接続されていないものとする。

まず、垂直信号線Ｌ１に画素回路ＧＣからのノイズ信号Ｎｏｉｓｅが画素信号Ｖｉｄｅｏとして出力されると、φＡＲＳＴ、φＣＬ、φＣＲＳＴ１、φＣＲＳＴ２、φＣＬＩＰ、φＳＨが一定期間Ｈｉにされ、カラムアンプ１０、クランプ部２０、コンパレータ部３０がリセットされる。

次に、ノイズ信号Ｎｏｉｓｅが、コンデンサＣＡ，ＣＢでサンプルホールドされる。

次に、画素アレイ部１から垂直信号線Ｌ１を介して、ノイズ＋映像信号（Ｎｏｉｓｅ＋Ｓｉｇｎａｌ）が画素信号Ｖｉｄｅｏとして出力される。

ここで、ノイズ＋映像信号は、ノイズ信号よりもノイズ＋映像信号に含まれる映像成分だけ低電位である。そして、画素信号Ｖｉｄｅｏが映像成分だけ低下すると、カラムアンプ１０の出力信号であるＡＯＵＴは、映像成分（Ｓｉｇｎａｌ）の大きさに従って、ＶＯＰＡからＳｉｇｎａｌ・（（ＣＡ＋ＣＢ）／ＣＦ）だけ増大する。

また、クランプ部２０のゲインＫＧがＫＧ＝Ｃ２１／（Ｃ２１＋Ｃ２２）であるため、ＣＩＮはＶＯＰＣからＫＧ・Ｓｉｇｎａｌ・（（ＣＡ＋ＣＢ）／ＣＦ）だけ増大する。このとき、コンパレータ部３０は、ＣＩＮ＞ＶＯＰＣとなるため、ＣＯＵＴをＨｉに反転させる。

次に、φＳＡ１＝Ｈｉになり、カラムアンプ１０にコンデンサＣ１が接続され、カラムアンプ１０に入力される電位がＶＲＥＦ・Ｃ１だけが上昇し、ＡＯＵＴはＶＲＥＦ・（Ｃ１／ＣＦ）だけ低下する。これに伴って、ＣＩＮはＫＧ・ＶＲＥＦ・（Ｃ１／ＣＦ）＝ＴＨ１だけ低下してレベルＶＬ１となる（期間Ｔ１）。

このとき、ＳＡレジスタ７０は、ＣＩＮ＞ＶＯＰＣであり、ＣＯＵＴが反転しないため、φＳＡ１＝Ｈｉを維持し、Ｄ１＝１をラッチする（期間Ｔ１）。すなわち、ＳＡレジスタ７０は、初期のＣＩＮ（＝ＫＧ・Ｓｉｇｎａｌ・（ＣＡ＋ＣＢ）／ＣＦ）とＤ１の閾値であるＴＨ１（＝ＫＧ・ＶＲＥＦ・（Ｃ１／ＣＦ））とを比較し、ＣＩＮ＞ＴＨ１であるため、φＳＡ１＝Ｈｉを維持し、Ｄ１＝１にする。

また、期間Ｔ１のφＬＣＫがＨｉの期間において、ＬＣＫラッチ回路４０は、ＣＩＮ＞ＶＯＰＣであり、ＣＯＵＴが反転しないため１をラッチする。そして、Ｄ１のラッチ回路５１は、ＬＣＫラッチ回路４０に１がラッチされたため、１をラッチする。これにより、Ｄ１＝１が決定される。

次に、φＳＡ１＝Ｈｉの状態で、φＳＡ２＝Ｈｉにされ、カラムアンプ１０にコンデンサＣ２が接続される。これにより、ＣＩＮがレベルＶＬ１からＫＧ・ＶＲＥＦ・（Ｃ２／ＣＦ）＝ＴＨ２だけ低下し、ＣＩＮ＜ＶＰＯＣとなり、ＣＯＵＴがＨｉからＬｏに反転するため、ＳＡレジスタ７０は、φＳＡ２＝Ｌｏに戻してコンデンサＣ２をカラムアンプ１０から切り離し、Ｄ２＝０をラッチする（期間Ｔ２）。

すなわち、ＳＡレジスタ７０は、初期のＣＩＮから期間Ｔ１によってＴＨ１が差し引かれたα（＝初期のＣＩＮ−ＴＨ１）とＤ２の閾値であるＴＨ２（＝ＫＧ・ＶＲＥＦ・（Ｃ２／ＣＦ）とを比較し、初期のＣＩＮ−ＴＨ１＜ＴＨ２なので、φＳＡ２＝Ｌｏに戻して、Ｄ２＝０をラッチする。

また、期間Ｔ２のφＬＣＫがＨｉの期間において、ＬＣＫラッチ回路４０は、ＣＩＮ＜ＶＯＰＣとなり、ＣＯＵＴが反転するため、Ｄ２＝０をラッチする。そして、Ｄ２のラッチ回路５１は、ＬＣＫラッチ回路４０に０がラッチされたため、０をラッチする。これにより、Ｄ２＝０が決定される。

次に、ＳＡレジスタ７０は、φＳＡ１＝Ｈｉ、φＳＡ２＝Ｌｏの状態で、φＳＡ３＝Ｈｉにし、コンデンサＣ３をカラムアンプ１０に接続する。これにより、ＣＩＮがレベルＶＬ１からＫＧ・ＶＲＥＦ・（Ｃ３／ＣＦ）＝ＴＨ３だけ低いレベルまで上昇するが、ＣＩＮ＜ＶＰＯＣであり、ＣＯＵＴがＬｏを維持するため、ＳＡレジスタ７０は、φＳＡ３をＬｏに戻して、Ｄ３＝０をラッチする（期間Ｔ３）。

すなわち、ＳＡレジスタ７０は、β＝ＴＨ２−（初期のＣＩＮ−ＴＨ１）とγ（＝ＴＨ２−ＴＨ３）とを比較し、ＴＨ２−（初期のＣＩＮ−ＴＨ１）＞ＴＨ２−ＴＨ３ということは、初期のＣＩＮ−ＴＨ１＜ＴＨ３ということなので、Ｄ３＝０とし、φＳＡ３＝Ｌｏに戻す。なお、ＴＨ３はＤ３の閾値でありＴＨ３＝ＫＧ・ＶＲＥＦ・（Ｃ３／ＣＦ））である。

また、期間Ｔ３のφＬＣＫがＨｉの期間において、ＬＣＫラッチ回路４０は、ＣＩＮ＜ＶＯＰＣが維持され、ＣＯＵＴが反転しないため、Ｄ３＝０をラッチする。そして、Ｄ３のラッチ回路５１は、ＬＣＫラッチ回路４０に０がラッチされたため、０をラッチする。これにより、Ｄ３＝０が決定される。

次に、ＳＡレジスタ７０は、φＳＡ１＝Ｈｉ、φＳＡ２＝Ｌｏ、φＳＡ３＝Ｌｏの状態で、φＳＡ４＝Ｈｉにし、コンデンサＣ４をカラムアンプ１０に接続する。これにより、ＣＩＮがレベルＶＬ１からＫＧ・ＶＲＥＦ・（Ｃ４／ＣＦ）だけ低いレベルであるＶＬ２まで上昇し、ＣＩＮ＞ＶＰＯＣとなり、ＣＯＵＴがＬｏからＨｉに反転するため、ＳＡレジスタ７０は、φＳＡ４＝Ｈｉを維持して、Ｄ４＝１をラッチする（期間Ｔ４）。

すなわち、ＳＡレジスタ７０は、ＴＨ３−（初期のＣＩＮ−ＴＨ１）とＴＨ３−ＴＨ４とを比較し、ＴＨ３−（初期のＣＩＮ−ＴＨ１）＜ＴＨ３−ＴＨ４ということは、初期のＣＩＮ−ＴＨ１＞ＴＨ４ということなので、Ｄ４＝１とし、φＳＡ４＝Ｈｉを維持する。なお、ＴＨ４はＤ４の閾値でありＴＨ４＝ＶＲＥＦ・（Ｃ４／ＣＦ））である。

また、期間Ｔ４のφＬＣＫがＨｉの期間において、ＬＣＫラッチ回路４０は、ＣＩＮ＞ＶＯＰＣとなり、ＣＯＵＴが反転するため、Ｄ４＝１をラッチする。そして、Ｄ４のラッチ回路５１は、ＬＣＫラッチ回路４０に１がラッチされたため、１をラッチする。これにより、Ｄ４＝１が決定される。

以上により上位ビット群のＡＤ変換期間が終了し、Ｄ１〜Ｄ４＝１，０，０，１とされる。この時点において、レベルがＶＬ２のＣＩＮはコンデンサＣ２２で保持されている。

次に、φＣＲＳＴ１，φＣＲＳＴ２が一定期間Ｈｉにされ、コンパレータＡ３１，Ａ３２がリセットされ、ＣＯＵＴ＝ＶＯＰＣにされる。

次に、φＳＨ＝Ｌｏとなりコンパレータ部３０及びクランプ部２０間が遮断され、φＣＭＰ＝ＨｉとなりＶＲＡＭＰがコンパレータ部３０へ入力され、コンデンサＣ２２に保持されたレベルＶＬ２のＣＩＮにＶＲＡＭＰが重畳され、ＣＩＮがＶＬ２からＶＲＡＭＰの初期レベルに応じてレベルΔＶａだけ低下する（時刻Ｔ５）。これにより、ＣＩＮ＜ＶＯＰＣとなり、ＣＯＵＴがＶＯＰＣからＬｏに反転する。また、時刻Ｔ５において、カウンタ１００は、カウント動作を開始する。

次に、ＣＩＮがＶＯＰＣのレベルを超えると（時刻Ｔ６）、ＣＯＵＴはＬｏからＨｉに反転する。そして、カウンタ１００は、カウント動作を停止し、時刻Ｔ６におけるカウント値をＤ５〜Ｄ１４のラッチ回路５１にラッチする。これにより、下位ビット群の各ビットの値が決定される。

図１２（Ａ）は本発明の実施の形態による固体撮像装置が１フレームの画素信号を読み出すときのタイミングチャートを示している。図１２（Ａ）において１フレームは、１Ｈ期間〜５２５Ｈ期間までの５１２個のＨ期間で構成されている。ここで、Ｈ期間は、固体撮像装置から１行分の映像信号が出力されるのに要する期間である。また、ＶＤは１枚の映像信号の読み出しタイミングを決定する垂直同期信号を示し、ＨＤは１行の映像信号の読み出しタイミングを決定する水平同期信号を示している。

画素アレイ部１の総行数を５１２Ｈとした場合、固体撮像装置は、２Ｈ期間から５１３Ｈ期間までの５１２個のＨ期間において、５１２行分の映像信号を出力する。残りの５１４Ｈ期間から５２５Ｈ期間までの１２個のＨ期間は、Ｖブランク期間となるが、このＶブランク期間において、被写体の情報とは関係のない固体撮像装置の補正データを出力しても問題はない。

そこで、本実施の形態では、５１４Ｈ期間から５１８Ｈ期間までの５個のＨ期間を、カラムＡＤＣの補正データ出力期間としている。

カラムＡＤＣは図１０に示すように、コンデンサＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５の５つのコンデンサとコンデンサＣＦとの容量値の比によって、Ａ／Ｄ変換を行ったり、暗電流成分を除去したりしている。ここで、これらのコンデンサの容量値は、各列のカラムＡＤＣにおいて別々の値を有しており、列毎にばらついている。

これらのコンデンサの容量値が列毎にばらついていると、カラムアンプ１０のゲインが列毎にバラつくと共に、暗電流除去部９０によるオフセット量が列毎にばらついてしまう。そうすると、出力画像に例えば縦筋ノイズが現れ、画質の劣化を招いてしてしまう。

そこで、本実施の形態では、図１２（Ａ）に示すように、各列のカラムＡＤＣを構成するコンデンサＣ１〜Ｃ５の容量値のバラツキを補正するために使用される測定データを、５１４Ｈ期間から５１８Ｈ期間までの５個のＨ期間にかけて出力している。

具体的には、カラムアンプ１０の入力側に定電圧源を設ける。そして、５１４Ｈ期間において、定電圧源が、コンデンサＣ１〜Ｃ５のうち、コンデンサＣ５のみがカラムアンプ１０に接続されるような疑似画素信号をカラムアンプ１０に入力する。そして、カラムＡＤＣは、その時、ラッチ部５０にラッチされる値を測定データとして出力する。

次に、５１５Ｈ期間において、定電圧源が、コンデンサＣ１〜Ｃ５のうち、コンデンサＣ４のみがカラムアンプに接続されるような疑似画素信号をカラムアンプに入力する。そして、カラムＡＤＣは、その時、ラッチ部５０にラッチされる値を測定データとして出力する。

同様にして、５１６Ｈ期間ではコンデンサＣ３、５１７Ｈ期間ではコンデンサＣ２、５１８Ｈ期間ではコンデンサＣ１がカラムアンプ１０に接続されるような疑似画素信号を定電圧源がカラムＡＤＣに出力し、カラムＡＤＣは、その時、ラッチ部５０にラッチされる値を測定データとして出力する。

そして、画像処理部１４は、これらの測定データを用いて、コンデンサＣ１〜Ｃ５の容量値の列毎のバラツキが除去されるように、固体撮像素子から出力されたデジタルの映像信号を補正すればよい。これにより、縦筋状のノイズを抑制することができる。

図１２（Ｂ）は、図１２（Ａ）のタイミングチャートに従って、固体撮像素子から出力される１画素のデジタルの映像信号である画素データを１枚の画像のようにして配列したときの配列マップを示している。この配列マップに示すように、中央部には、被写体を露光して得られた画素データが配列された有効画素エリアが位置している。有効画素部の左右、上下の周囲には、遮光画素から出力された画素データが配列された遮光画素エリアが位置している。また、右側の遮光画素エリアの外側、すなわち、最右列には温度センサ８により出力された温度データからなる温度データエリアが位置している。以上の遮光画素エリア、有効画素エリア、及び温度データエリアは、１〜５１２行目に位置している。

そして、５１３行目から５１７行目の５行において、各列のカラムＡＤＣから出力された測定データが配列された測定データエリアが位置している。

図１３（Ａ）〜（Ｆ）は、画素アレイ部１における各画素回路ＧＣに取り付けられたカラーフィルタの配列パターンを示している。もちろん、画素アレイ部１にカラーフィルタを取り付けない場合は、本固体撮像装置は、モノクロセンサとなる。

図１３（Ａ）の配列パターンはＲＧＢの原色ベイヤー配列である。図１３（Ｂ）の配列パターンはＣＭＹの補色ベイヤー配列である。図１３（Ｃ）の配列パターンはＲ，Ｇ，Ｂに加えてカラーフィルタが取り付けられていないホワイト（Ｗ）を加えた配列パターンである。図１３（Ｄ）は、イエロー（Ｙｅ）、Ｒ、赤外光（ＩＲ）、及びホワイト（Ｗ）の配列パターンである。図１３（Ｅ）は、イエロー（Ｙｅ）、ホワイト（Ｗ）、Ｇからなる配列パターンである。図１３（Ｆ）は、イエロー（Ｙｅ）、ホワイト（Ｗ）、Ｒ、からなる配列パターンである。

図１３（Ｄ）に示すように、本来カラー画像の際には不要となる赤外光を使用した配列パターンにおいては、更なる感度の向上が期待できる。

また、露光期間中に転送トランジスタＴＸを中間電位で駆動させてリニアログ特性を実現するＣＭＯＳの固体撮像装置においては、下記の問題がある。図１４（Ａ）は、比較例における画素回路ＧＣのレイアウト図を示し、図１４（Ｂ）は本実施の形態における画素回路ＧＣのレイアウト図を示している。

ＣＭＯＳの固体撮像装置における画素回路ＧＣは、受光部の開口率を稼ぐために、通常は、図１４（Ａ）に示すように転送トランジスタＴＸのゲート長Ｌが極力短くなるように設計されている。このように、ゲート長を極力短くなるように設計すると、ショートチャネル効果が発生する可能性がある。ショートチャネル効果とは、ゲート下のチャネルのソース端、ドレイン端に生じる空乏層の厚みがチャネル長に対して無視できないぐらいの大きさとなり、実効的なチャネル長が短くなり、トランジスタのスイッチング性能の劣化や、閾値値電圧の極端な低下をもたらす現象のことを指す。

リニアログ特性の画素回路ＧＣでは、動作原理としてサブスレッショルド特性が利用されている。ショートチャネル効果によって発生する転送トランジスタＴＸのスイッチング特性の劣化や、閾値電圧の低下は、サブスレッショルド特性に大きく影響する。そのため、製造ばらつきによって、サブスレショルド特性がばらつくと、光電変換特性、特にログ領域での光電変換特性が画素毎の大きくばらついてしまう。

そこで、図１４（Ｂ）に示すように、受光部の開口率を犠牲にしてでもゲート長Ｌを長めに設計する。これにより、ショートチャネル効果の発生が抑制され、光電変換特性のばらつきを低減させることができる。

このように、本実施の形態による固体撮像装置によれば、ＦＤの取扱電荷量は、光電変換素子ＰＤの飽和電荷量よりも小さく設定されている。よって、ＦＤの取扱電荷量を小さくして、ＦＤにおける電荷電圧変換係数を増大させることが可能となり、画素回路ＧＣの感度を向上させることができる。

また、画素回路ＧＣは変曲点を境に線形特性と対数特性とを含む光電変換特性を有しているため、ＦＤの取扱電荷量を小さくしたとしても、ダイナミックレンジの低下を抑制することができる。

上記固体撮像装置の技術的特徴を下記にまとめる。

（１）本発明の一局面による固体撮像装置は、ＣＭＯＳ型の固体撮像装置であって、変曲点を境に線形特性と対数特性とを含む光電変換特性を有する複数の画素回路を含み、前記画素回路は、被写体を露光して信号電荷を蓄積する光電変換素子と、前記光電変換素子により蓄積された信号電荷を電圧信号に変換するフローティングディフュージョンとを含み、前記フローティングディフュージョンは、取扱電荷量が前記光電変換素子の飽和電荷量よりも小さく設定されている。

この構成によれば、フローティングディフュージョンの取扱電荷量は、光電変換素子の飽和電荷量よりも小さく設定されている。よって、フローティングディフュージョンの取扱電荷量を小さくして、フローティングディフュージョンにおける電荷電圧変換係数を増大させることが可能となり、画素回路の感度を向上させることができる。

また、画素回路は変曲点を境に線形特性と対数特性とを含む光電変換特性を有しているため、フローティングディフュージョンの取扱電荷量を小さくしたとしても、ダイナミックレンジの低下を抑制することができる。ここで、取扱電荷量は、フローティングディフュージョンが蓄積することのできる最大の電荷量を指す。

（２）前記画素回路は、前記光電変換素子により蓄積された信号電荷を前記フローティングディフュージョンに転送する転送トランジスタを含み、露光期間において、前記転送トランジスタを中間電位で駆動させる制御部を更に備えることが好ましい。

この構成によれば、露光期間において、転送トランジスタが中間電位で駆動されるため、光電変換素子に蓄積される信号電荷は、一定の量を超えると、フローティングディフュージョンに漏れ出ることになる。これにより、高輝度の被写体を露光した場合、光電変換素子に蓄積される信号電荷は、光量に応じて対数的に増大することになる。一方、低輝度の被写体を露光した場合、光電変換素子に蓄積される信号電荷は、フローティングディフュージョン側に漏れ出ない。そのため、低輝度の被写体を露光した場合、光電変換素子に蓄積される信号電荷は、光量に応じて線形的に増大することになる。そのため、変曲点を境に、低輝側が線形特性、高輝度側が対数特性となるリニアログ特性を有する画素回路を実現することができる。

（３）前記画素回路の温度を検出する温度検出部を更に備え、前記制御部は、前記温度検出部により検出された温度に基づいて、各画素回路における前記変曲点の変動が抑制されるように、前記中間電位を変更することが好ましい。

この構成によれば、画素回路の温度変化に起因する変曲点の変動を抑制することができる。

（４）前記画素回路は、複数種類存在し、前記制御部は、前記画素回路の種類に応じて予め定められた中間電位を生成し、前記転送トランジスタは、前記制御部により、自身が属する画素回路の種類に応じた中間電位によって駆動されることが好ましい。

この構成によれば、画素回路の種類に応じて好ましい変曲点を適宜設定することができる。

（５）前記画素回路は、前記フローティングディフュージョンをリセットするリセットトランジスタと、前記フローティングディフュージョンの電圧信号を画素信号として出力する行選択トランジスタとを含み、前記制御部は、露光期間において、前記リセットトランジスタをオンにして前記フローティングティフュージョンをリセットし、前記露光期間に続くノイズ読出期間において、前記リセットトランジスタをオフにし、前記転送トランジスタをオフにし、かつ、前記行選択トランジスタをオンにすることが好ましい。

この構成によれば、ノイズ読出期間において、リセットトランジスタ及び転送トランジスタをオフにした状態で、行選択トランジスタがオンされるため、画素毎に異なるフローティングディフュージョンのリセットレベルをノイズ信号として正確に読み出すことができる。

（６）前記画素回路は、前記フローティングディフュージョンをリセットするリセットトランジスタと、前記フローティングディフュージョンの電圧信号を、画素信号として出力する行選択トランジスタとを含み、前記制御部は、露光期間において、前記リセットトランジスタをオンにして前記ローティングティフュージョンをリセットし、前記露光期間に続くノイズ読出期間において、前記リセットトランジスタをオフにし、前記転送トランジスタを前記中間電位で駆動し、かつ、前記行選択トランジスタをオンにすることが好ましい。

この構成によれば、ノイズ読出期間において、リセットトランジスタがオフされ、転送トランジスタが中間電位で駆動されるため、画素回路の光電変換特性において、対数特性を有する領域である対数領域の高輝度側で線形特性が現れることを防止することができる。つまり、ノイズ読出期間において転送トランジスタのゲートを完全に閉じると、ノイズ読出期間といえども、光電変換素子は露光を継続しているため、被写体が高輝度であれば、光電変換素子は線形的に信号電荷を蓄積する。一方、ノイズ読出期間において、転送トランジスタを中間電位で駆動すると、ノイズ読出期間において、高輝度の被写体を露光したとしても、光電変換素子に蓄積される信号電荷はフローティングディフュージョンへと漏れ出ることになり、光電変換素子は、対数的に信号電荷を蓄積することが可能となる。これにより、画素回路の光電変換特性において、対数領域の高輝度側で線形特性が現れることを防止することができる。

（７）前記制御部は、前記ノイズ読出期間に続く転送期間において、前記転送トランジスタをオンにして前記光電変換素子に蓄積された電荷を前記フローティングディフュージョンに転送し、前記転送期間に続く信号読出期間において、前記転送トランジスタを前記中間電位で駆動し、かつ、前記行選択トランジスタをオンにすることが好ましい。

この構成によれば、信号読出期間においても、転送トランジスタはノイズ読出期間と同一の中間電位で駆動されるため、ノイズ読出期間及び信号読出期間において、フローティングディフュージョンの電圧信号のリセットレベルを等しくすることができる。

（８）前記画素回路は、所定行×所定列でマトリックス状に配列された画素アレイ部を構成し、前記画素アレイ部の各行を順次選択する垂直走査部と、前記画素部の各列に対応して設けられ、前記垂直走査部により選択された行の画素回路から画素信号を読み出し、アナログデジタル変換する複数の読出部とを備え、前記読出部は、ノイズ読出期間において前記画素回路から出力された画素信号であるノイズ信号から、信号読出期間において前記画素回路から出力された画素信号であるノイズ＋映像信号を差し引くことで、前記ノイズ＋映像信号に含まれるノイズ成分を除去する相関二重サンプリング回路と、前記信号読出期間において、前記ノイズ＋映像信号に含まれる暗電流成分を除去するためのオフセット信号を前記相関二重サンプリング回路に入力する暗電流除去部とを備えることが好ましい。

この構成によれば、ノイズ読出期間において出力されたノイズ信号には含まれていないが、信号読出期間において出力されたノイズ＋映像信号に含まれる光電変換素子の暗電流に起因する暗電流成分が除去されるため、相関二重サンプリング回路においてノイズ成分を精度良く除去することができる。

（９）前記読出回路は、前記相関二重サンプリング回路の入力端子に接続されたノイズレベル制限トランジスタを含み、前記制御部は、前記ノイズ読出期間において、前記ノイズ信号が所定レベル以下になることが防止されるように所定の中間電位で前記ノイズレベル制限トランジスタを駆動することが好ましい。

この構成によれば、ノイズ読出期間においては、転送トランジスタが完全にオフ又は中間電位で駆動されているといえども、光電変換素子は露光を継続しているため、超高輝度の被写体を露光すると、フローティングディフュージョンには光電変換素子から信号電荷が流れ込む。この場合、ノイズ読出期間において読み出されるノイズ信号のレベルは、想定されるレベルよりも大きく低下してしまう。

一方、超高輝度の被写体を露光した場合、信号読出期間において、読み出されるノイズ＋映像信号のレベルは低くなる。よって、相関二重サンプリング回路により、ノイズ信号とノイズ＋映像信号との差分をとった場合、ノイズ読出期間で読み出したノイズ信号のレベルが本来のレベルよりも大幅に低くなっているため、映像信号のレベルが本来的に得られる映像信号に比べて大幅に小さくなってしまうという、いわゆる白黒反転現象が発生する。

そこで、上記構成においては、ノイズ読出期間において読み出されるノイズ信号が所定レベル以下になることが防止されるため、超高輝度の被写体を露光したとしても、ノイズ信号が一定のレベルに維持され、相関二重サンプリングによりノイズ信号とノイズ＋映像信号との差分をとった場合、本来的に得られるレベルに近いレベルの映像信号を得ることができ、白黒反転現象を抑制することができる。

（５）前記画素回路は、前記フローティングディフュージョンをリセットするリセットトランジスタと、前記フローティングディフュージョンの電圧信号を画素信号として出力する行選択トランジスタとを含み、前記制御部は、露光期間において、前記リセットトランジスタをオンにして前記フローティングディフュージョンをリセットし、前記露光期間に続くノイズ読出期間において、前記リセットトランジスタをオフにし、前記転送トランジスタをオフにし、かつ、前記行選択トランジスタをオンにすることが好ましい。

（６）前記画素回路は、前記フローティングディフュージョンをリセットするリセットトランジスタと、前記フローティングディフュージョンの電圧信号を、画素信号として出力する行選択トランジスタとを含み、前記制御部は、露光期間において、前記リセットトランジスタをオンにして前記ローティングディフュージョンをリセットし、前記露光期間に続くノイズ読出期間において、前記リセットトランジスタをオフにし、前記転送トランジスタを前記中間電位で駆動し、かつ、前記行選択トランジスタをオンにすることが好ましい。

（８）前記画素回路は、所定行×所定列でマトリックス状に配列された画素アレイ部を構成し、前記画素アレイ部の各行を順次選択する垂直走査部と、前記画素回路の各列に対応して設けられ、前記垂直走査部により選択された行の画素回路から画素信号を読み出し、アナログデジタル変換する複数の読出部とを備え、前記読出部は、ノイズ読出期間において前記画素回路から出力された画素信号であるノイズ信号から、信号読出期間において前記画素回路から出力された画素信号であるノイズ＋映像信号を差し引くことで、前記ノイズ＋映像信号に含まれるノイズ成分を除去する相関二重サンプリング回路と、前記信号読出期間において、前記ノイズ＋映像信号に含まれる暗電流成分を除去するためのオフセット信号を前記相関二重サンプリング回路に入力する暗電流除去部とを備えることが好ましい。

（９）前記読出部は、前記相関二重サンプリング回路の入力端子に接続されたノイズレベル制限トランジスタを含み、前記制御部は、前記ノイズ読出期間において、前記ノイズ信号が所定レベル以下になることが防止されるように所定の中間電位で前記ノイズレベル制限トランジスタを駆動することが好ましい。

Claims (9)

1. ＣＭＯＳ型の固体撮像装置であって、
   変曲点を境に線形特性と対数特性とを含む光電変換特性を有する複数の画素回路を含み、
   前記画素回路は、
   被写体を露光して信号電荷を蓄積する光電変換素子と、
   前記光電変換素子により蓄積された信号電荷を電圧信号に変換するフローティングディフュージョンとを含み、
   前記フローティングディフュージョンは、取扱電荷量が前記光電変換素子の飽和電荷量よりも小さく設定されていることを特徴とする固体撮像装置。
2. 前記画素回路は、前記光電変換素子により蓄積された信号電荷を前記フローティングディフュージョンに転送する転送トランジスタを含み、
   露光期間において、前記転送トランジスタを中間電位で駆動させる制御部を更に備えることを特徴とする請求項１記載の固体撮像装置。
3. 前記画素回路の温度を検出する温度検出部を更に備え、
   前記制御部は、前記温度検出部により検出された温度に基づいて、各画素回路における前記変曲点の変動が抑制されるように、前記中間電位を変更することを特徴とする請求項２記載の固体撮像装置。
4. 前記画素回路は、複数種類存在し、
   前記制御部は、前記画素回路の種類に応じて予め定められた中間電位を生成し、
   前記転送トランジスタは、前記制御部により、自身が属する画素回路の種類に応じた中間電位によって駆動されることを特徴とする請求項２又は３記載の固体撮像装置。
5. 前記画素回路は、
   前記フローティングディフュージョンをリセットするリセットトランジスタと、
   前記フローティングディフュージョンの電圧信号を画素信号として出力する行選択トランジスタとを含み、
   前記制御部は、
   露光期間において、前記リセットトランジスタをオンにして前記フローティングティフュージョンをリセットし、
   前記露光期間に続くノイズ読出期間において、前記リセットトランジスタをオフにし、前記転送トランジスタをオフにし、かつ、前記行選択トランジスタをオンにすることを特徴とする請求項２〜４のいずれかに記載の固体撮像装置。
6. 前記画素回路は、
   前記フローティングディフュージョンをリセットするリセットトランジスタと、
   前記フローティングディフュージョンの電圧信号を、画素信号として出力する行選択トランジスタとを含み、
   前記制御部は、
   露光期間において、前記リセットトランジスタをオンにして前記フローティングティフュージョンをリセットし、
   前記露光期間に続くノイズ読出期間において、前記リセットトランジスタをオフにし、前記転送トランジスタを前記中間電位で駆動し、かつ、前記行選択トランジスタをオンにすることを特徴とする請求項２〜４のいずれかに記載の固体撮像装置。
7. 前記制御部は、
   前記ノイズ読出期間に続く転送期間において、前記転送トランジスタをオンにして前記光電変換素子に蓄積された電荷を前記フローティングディフュージョンに転送し、
   前記転送期間に続く信号読出期間において、前記転送トランジスタを前記中間電位で駆動し、かつ、前記行選択トランジスタをオンにすることを特徴とする請求項６記載の固体撮像装置。
8. 前記画素回路は、所定行×所定列でマトリックス状に配列された画素アレイ部を構成し、
   前記画素アレイ部の各行を順次選択する垂直走査部と、
   前記画素部の各列に対応して設けられ、前記垂直走査部により選択された行の画素回路から画素信号を読み出し、アナログデジタル変換する複数の読出部とを備え、
   前記読出部は、
   ノイズ読出期間において前記画素回路から出力された画素信号であるノイズ信号から、信号読出期間において前記画素回路から出力された画素信号であるノイズ＋映像信号を差し引くことで、前記ノイズ＋映像信号に含まれるノイズ成分を除去する相関二重サンプリング回路と、
   前記信号読出期間において、前記ノイズ＋映像信号に含まれる暗電流成分を除去するためのオフセット信号を前記相関二重サンプリング回路に入力する暗電流除去部とを備えることを特徴とする請求項１〜７のいずれかに記載の固体撮像装置。
9. 前記読出回路は、
   前記相関二重サンプリング回路の入力端子に接続されたノイズレベル制限トランジスタを含み、
   前記制御部は、前記ノイズ読出期間において、前記ノイズ信号が所定レベル以下になることが防止されるように所定の中間電位で前記ノイズレベル制限トランジスタを駆動することを特徴とする請求項８記載の固体撮像装置。

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