WO2011052155A1 - 固体撮像装置 - Google Patents

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WO2011052155A1
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noise
pixel
transistor
pixel circuit
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PCT/JP2010/006169
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剛志 岩本
隆史 森本
楠田　将之
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コニカミノルタオプト株式会社
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    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes

Definitions

  • the present invention relates to a CMOS type solid-state imaging device.
  • a solid-state imaging device including a pixel circuit having a linear log characteristic in which a low luminance side has a linear characteristic and a high luminance side has a logarithmic characteristic is known. .
  • Patent Document 1 includes an embedded photodiode and a transfer transistor that transfers signal charges accumulated in the photodiode to a floating diffusion, and drives the transfer gate at an intermediate potential during the exposure period.
  • a pixel circuit that realizes linear log characteristics by logarithmically compressing signal charges accumulated in a photodiode is disclosed.
  • the pixel circuit described in Patent Document 1 employs an embedded photodiode, the dark current generated on the surface of the photodiode can be suppressed, and variations in signal components caused by the dark current for each pixel circuit can be suppressed. Can be suppressed. Further, since the pixel circuit of Patent Document 1 removes a noise component by correlated double sampling, kTC noise generated at the time of resetting the floating diffusion can be removed.
  • the sensitivity of the pixel circuit is mainly determined by the amount of charge handled by the floating diffusion, not by the saturation charge amount of the photodiode. Therefore, if the saturation charge amount of the photodiode is increased, the handling charge amount of the floating diffusion must be increased accordingly, and there is a concern that the sensitivity is lowered.
  • the voltage of the floating diffusion depends on the number of electrons transferred from the photodiode, but when the amount of charge handled by the floating diffusion increases, the amount of fluctuation in the voltage of the floating diffusion with respect to one electron decreases and is transferred to the floating diffusion. Since the charge-voltage conversion coefficient that defines the relationship between the signal charge and the voltage is small, the sensitivity of the pixel circuit is lowered.
  • An object of the present invention is to provide a solid-state imaging device capable of improving the sensitivity and suppressing a decrease in dynamic range.
  • a solid-state imaging device is a CMOS-type solid-state imaging device, and includes a plurality of pixel circuits having photoelectric conversion characteristics including linear characteristics and logarithmic characteristics with an inflection point as a boundary. Includes a photoelectric conversion element that exposes a subject and accumulates signal charges, and a floating diffusion that converts signal charges accumulated by the photoelectric conversion elements into voltage signals, and the floating diffusion has a handling charge amount of the photoelectric conversion element. It is set smaller than the saturation charge amount of the conversion element.
  • FIG. 1 is an overall configuration diagram of a solid-state imaging device according to an embodiment of the present invention. It is a circuit diagram of a pixel circuit according to an embodiment of the present invention.
  • A is a timing chart of the pixel circuit.
  • B is a graph showing photoelectric conversion characteristics of a pixel circuit driven according to the timing chart of (A).
  • A) is a modification of the timing chart of the pixel circuit shown in FIG.
  • B) is a graph showing photoelectric conversion characteristics when the pixel circuit is driven according to the timing chart shown in (A).
  • 4 shows a timing chart when driving a pixel circuit with linear characteristics instead of linear log characteristics.
  • A shows a potential diagram of the pixel circuit when the pixel circuit is driven with linear characteristics.
  • FIG. 2 shows a circuit diagram of the column ADC shown in FIG. 1.
  • 11 is a timing chart showing the operation of the column ADC shown in FIG. 10.
  • (A) shows a timing chart when the solid-state imaging device according to the embodiment of the present invention reads out a pixel signal of one frame.
  • (B) is an arrangement map when the pixel data output from the solid-state imaging device is arranged like a single image according to the timing chart of (A).
  • (A) to (F) are arrangement patterns of color filters attached to each pixel circuit GC in the pixel array section.
  • (A) is a layout diagram of the pixel circuit in the comparative example, and (B) is a layout diagram of the pixel circuit in the present embodiment.
  • FIG. 1 is an overall configuration diagram of a solid-state imaging device according to an embodiment of the present invention.
  • the solid-state imaging device is a CMOS (Complementary Metal Oxide Semiconductor) type solid-state imaging device of a column parallel AD conversion method (column AD conversion method), which includes a pixel array unit 1, a row drive unit 2 ( An example of a vertical scanning unit), a column ADC array unit 3 (an example of a reading unit), a column driving unit 4, a PLL 5, a timing generator 6 (an example of a control unit), a DAC 7 (an example of a control unit), and a temperature sensor 8 (temperature detection) Unit), a ramp generator 9, a sense amplifier SA, a serializer 11, an output terminal 12, a clock terminal 13, and an image processing unit 14.
  • CMOS Complementary Metal Oxide Semiconductor
  • the pixel array unit 1 to the clock terminal 13 other than the image processing unit 14 are integrated on one chip and constitute a solid-state imaging device.
  • the pixel array unit 1 includes a plurality of pixel circuits GC (not shown) arranged in a matrix in M (M is a positive integer of 2 or more) rows ⁇ N (N is a positive integer of 2 or more) columns. ing. In the example of FIG. 1, the pixel circuits GC are arranged in a matrix of 14 rows ⁇ 18 columns.
  • the row driving unit 2 includes, for example, a vertical scanning circuit and a driver circuit.
  • the vertical scanning circuit is constituted by, for example, a shift register, and cyclically selects the pixel circuits GC in each row constituting the pixel array unit 1 in synchronization with the vertical synchronization signal output from the timing generator 6, thereby The array unit 1 is vertically scanned.
  • the driver circuit generates a pixel control signal and outputs the pixel control signal to each pixel circuit GC belonging to the row selected by the vertical scanning circuit, thereby driving each pixel circuit GC.
  • the column ADC array unit 3 includes N column ADCs (an example of a readout circuit) corresponding to each column of the pixel array unit 1 and one unit for analog-to-digital conversion of analog temperature data output from the temperature sensor 8.
  • Column ADC is connected to the pixel circuit GC of each column via the vertical signal line L1 corresponding to each column of the pixel array unit 1, and reads out the pixel signal from the pixel circuit in the row selected by the vertical scanning circuit. Double sampling processing and analog-digital conversion processing are performed, and the obtained digital video signal is held.
  • the column driving unit 4 is configured by a shift register, for example, and outputs a column selection signal synchronized with the horizontal synchronization signal output from the timing generator 6 to cyclically select the column ADC of each column in one horizontal scanning period. Then, the column ADC array unit 3 is horizontally scanned, and the digital video signals held by the column ADCs in each column are sequentially output to the sense amplifier SA.
  • the PLL 5 multiplies a clock signal (SYSCLK) supplied from an external device via the clock terminal 13 and outputs it to the timing generator 6.
  • SYSCLK clock signal
  • a 54 MHz clock signal is supplied to the clock terminal 13, and the PLL 5 multiplies the 54 MHz clock signal by 2 and supplies the 108 MHz clock signal to the timing generator 6.
  • the timing generator 6 generates timing signals necessary for controlling the solid-state imaging device, such as a vertical synchronization signal and a horizontal synchronization signal, in accordance with the clock signal supplied from the PLL 5, and controls the entire solid-state imaging device. Further, the timing generator 6 includes a register for storing a set value of the timing signal and the like. The register is written with a set value by serial communication with an external device connected via a communication terminal (not shown).
  • the set value includes, for example, a set value for determining a value of an intermediate potential for driving a transfer transistor TX (see FIG. 2) described later.
  • the pixel array unit 1 includes, for example, a plurality of types of pixel circuits GC for acquiring pixel signals of a plurality of color components such as R (red), G (green), and B (blue). They are regularly arranged according to a predetermined arrangement method such as an arrangement. Therefore, the timing generator 6 stores a predetermined set value that defines an intermediate potential for each type of the pixel circuit GC in the register. The timing generator 6 controls the DAC 7 and the row driving unit 2 so that each pixel circuit GC is driven by an intermediate potential defined by a set value corresponding to the type of the pixel circuit GC.
  • the timing generator 6 stores in advance which type of pixel circuit GC is arranged in each row and each column of the pixel array unit 1.
  • the timing generator 6 specifies which type of pixel circuit GC is arranged in each column of the row, and sets a setting value corresponding to the specified type to the DAC 7. Output.
  • the timing generator 6 causes the DAC 7 to convert the set value from digital to analog.
  • the set value that has been converted from digital to analog is input to the behavior control unit 2.
  • the row driving unit 2 outputs an intermediate potential defined by the input set value to the transfer transistor TX of the pixel circuit GC of each selected column.
  • each pixel circuit GC can obtain an appropriate dynamic range corresponding to its own type.
  • the timing generator 6 changes the intermediate potential of each pixel circuit GC based on the temperature data detected by the temperature sensor 8 so that the variation of the inflection point in each pixel circuit GC is suppressed.
  • the temperature data detected by the temperature sensor 8 is converted into digital temperature data by the column ADC array unit 3 and then output to the image processing unit 14.
  • the image processing unit 14 corrects the intermediate potential determined for each type of the pixel circuit GC in accordance with the digitally converted temperature data, and writes a set value that defines the corrected intermediate potential in the register of the timing generator 6.
  • the image processing unit 14 stores in advance a function indicating the relationship between the intermediate potential and the temperature for each type of the pixel circuit GC, for example, and corresponds to the temperature detected by the temperature sensor 8 according to this function.
  • the intermediate potential to be determined is determined.
  • the image processing unit 14 may write a setting value for driving the pixel circuit with the determined intermediate potential into the register.
  • the timing generator 6 may drive the transfer transistor TX of the pixel circuit GC according to the set value rewritten by the image processing unit 14. Thereby, the fluctuation
  • a DAC (digital / analog converter) 7 converts a digital signal output from the timing generator 6 into an analog signal and supplies the analog signal to the row drive unit 2.
  • the DAC 7 converts the set value for defining the intermediate potential output from the timing generator 6 into an analog signal, generates the intermediate potential, and supplies it to the row driver 2.
  • the temperature sensor 8 detects the junction temperature, which is the temperature inside the solid-state imaging device, and outputs analog temperature data proportional to the junction temperature to the column ADC to which the pixel circuit GC is not connected.
  • the rightmost column ADC of the column ADC array unit 3 is employed as the column ADC to which the pixel circuit GC is not connected.
  • the temperature data output from the temperature sensor 8 is output to the rightmost column ADC and subjected to analog-digital conversion.
  • the ramp generator 9 generates a ramp signal and outputs it to each column ADC.
  • the sense amplifier SA amplifies the digital video signal output from the column ADC array unit 3 via the horizontal signal line L 2 and outputs the amplified signal to the serializer 11.
  • the column ADC generates a 14-bit digital video signal, shifts the phase of each bit signal by 180 degrees, and shifts the phase by 180 degrees and the signal that is not shifted in phase.
  • a total of 28 signals consisting of are output to the sense amplifier SA. Therefore, the total number of horizontal signal lines L2 connecting the column ADC array unit 3 and the sense amplifier SA is 28.
  • the sense amplifier SA amplifies the signals flowing through the 28 horizontal signal lines L2, shapes the waveform of each signal, and outputs the waveform to the serializer 11.
  • the serializer 11 is configured by a serializer compliant with, for example, the LVDS (Low Voltage differential signaling) standard, and differentially amplifies a signal output in parallel via the 28 horizontal signal lines L2 from the sense amplifier SA to 14 bits. The signal is converted to parallel and output to the output terminal 12. The output terminal 12 outputs a signal from the serializer 11 to the image processing unit 14.
  • LVDS Low Voltage differential signaling
  • the image processing unit 14 is configured by a dedicated hardware circuit, for example, and performs various image processing on the video signal output from each column ADC.
  • the image processing unit 14 determines an intermediate potential to be applied to the gate of the transfer transistor TX of each pixel circuit GC in accordance with the temperature data detected by the temperature sensor 8 as described above, and performs inflection. Processing is performed to suppress point fluctuations.
  • FIG. 2 shows a circuit diagram of the pixel circuit GC.
  • the pixel circuit GC includes a CMOS pixel circuit GC including a photoelectric conversion element PD, a transfer transistor TX, a reset transistor RST, an amplification transistor SF, and a row selection transistor SEL.
  • the photoelectric conversion element PD receives light from the subject and accumulates signal charges corresponding to the received light quantity.
  • the photoelectric conversion element PD has an anode grounded and a cathode connected to the source of the transfer transistor TX.
  • PVSS which is a drive voltage is input to the anode of the photoelectric conversion element PD.
  • the transfer transistor TX transfers the signal charge accumulated by the photoelectric conversion element PD to a floating diffusion (hereinafter referred to as “FD”).
  • FD floating diffusion
  • the gate of the transfer transistor TX is inputted with ⁇ TX, which is a driving voltage, and is turned on / off by ⁇ TX.
  • the drain of the transfer transistor TX is connected to the FD. By adjusting the voltage of ⁇ TX, the transfer transistor TX is driven at an intermediate potential.
  • the FD accumulates the signal charges transferred from the photoelectric conversion element PD, and converts the accumulated signal charges into a voltage signal having a level corresponding to the magnitude.
  • the reset transistor RST is composed of, for example, an nMOS (negative channel Metal Oxide Semiconductor), and a signal ⁇ RST, which is a signal for turning the reset transistor RST on and off, is input to the gate, and a drive voltage PVDD is input to the drain. Is connected to the gate of the amplification transistor SF through the FD.
  • nMOS negative channel Metal Oxide Semiconductor
  • the reset transistor RST is turned on / off under the control of the row driving unit 2 to reset the FD.
  • PVDD and PVSS are output from a voltage source (not shown), and ⁇ RST is output from the row driver 2.
  • the amplification transistor SF is composed of, for example, an nMOS, the gate is connected to the transfer transistor TX and the reset transistor RST via the FD, the drive voltage PVDD is input to the drain, and the source is connected to the row selection transistor SEL. . Then, the amplification transistor SF amplifies the pixel signal output from the FD and outputs it to the row selection transistor SEL.
  • the row selection transistor SEL is composed of, for example, an nMOS, a gate is input with ⁇ VSEN as a row selection signal, a drain is connected to the amplification transistor SF, and a source is connected to the column ADC of the corresponding column via the vertical signal line L1.
  • the row selection transistor SEL outputs the pixel signal amplified by the amplification transistor SF to the column ADC of the corresponding column via the vertical signal line L1.
  • ⁇ VSEN is output from the row driver 2.
  • FIG. 3A shows a timing chart of the pixel circuit GC.
  • the pixel circuit GC cyclically repeats four periods such as an exposure period t0, t4, a noise readout period t1, a transfer period t2, and a signal readout period t3, and outputs a pixel signal. Output.
  • the exposure period t0 starts when the signal readout period (not shown) of the previous frame ends.
  • ⁇ RST is set to Hi
  • the reset transistor RST is turned on
  • ⁇ VSEN is set to Lo
  • the row selection transistor SEL is turned off
  • ⁇ TX is set to an intermediate potential between Hi and Lo
  • the transfer transistor The TX gate is slightly open.
  • the signal charge is linearly stored in the photoelectric conversion element PD with respect to the amount of light until the signal charge stored in the photoelectric conversion element PD exceeds a certain value.
  • the signal charge accumulated in the photoelectric conversion element PD exceeds a certain value
  • a part of the signal charge is accumulated in the photoelectric conversion element PD while leaking to the FD. Accumulated in.
  • ⁇ RST is set to Hi and the FD is reset, so that the FD discharges the signal charge leaking from the photoelectric conversion element PD. Therefore, in the exposure period t0, the level of the FD voltage signal is always held at PVDD.
  • ⁇ RST is set to Lo
  • ⁇ VSEN is set to Hi
  • ⁇ TX is set to Lo
  • the reset transistor RST is turned off
  • the row selection transistor SEL is turned on
  • the transfer transistor TX is turned off.
  • This noise signal mainly includes kTC noise generated when the FD is reset, and varies for each pixel circuit GC.
  • the FD reset level of the FD since the voltage signal of the FD reset level is read in a state where the FD is not reset by the reset transistor RST in the noise readout period t1, the FD reset level of the FD having variations for each pixel circuit GC is detected. A voltage signal can be accurately output as a noise signal.
  • the next exposure period t4 is started, and the exposure process for obtaining the video signal of the next frame is started.
  • a column ADC which will be described later, obtains a difference between the noise signal read during the noise reading period and the noise + video signal read during the signal reading period by correlated double sampling, and is included in the noise + video signal.
  • the noise component is removed, and the video signal is extracted.
  • FIG. 3B is a graph showing the photoelectric conversion characteristics of the pixel circuit GC driven according to the timing chart of FIG. 3B, the vertical axis is a linear axis and indicates a video signal output from the pixel circuit GC, and the horizontal axis is a logarithmic axis and indicates the incident light intensity to the photoelectric conversion element PD.
  • the low luminance region has a linear characteristic ⁇ 1 and the high luminance region has a log (logarithmic) characteristic ⁇ 2 at the inflection point P1.
  • the linear characteristic ⁇ 1 rises while drawing a curve
  • the log characteristic ⁇ 2 rises almost linearly because the horizontal axis is a logarithmic axis.
  • the log characteristic ⁇ 2 does not change linearly on the high luminance side, changes in a curve, and changes linearly.
  • the photoelectric conversion element PD continues to be exposed even in the noise readout period t1, so that if the subject has high brightness, the photoelectric conversion element PD is Accumulate signal charge linearly.
  • the photoelectric conversion element PD has a signal charge linearly accumulated in the lower layer and a logarithmically accumulated signal in the intermediate layer.
  • the signal charge linearly accumulated in the upper layer appears on the high luminance side as shown in FIG. 3B, and the high luminance side of the log characteristic ⁇ 2 changes linearly.
  • FIG. 4A is a modification of the timing chart of the pixel circuit GC illustrated in FIG.
  • FIG. 4B is a graph showing photoelectric conversion characteristics when the pixel circuit GC is driven in accordance with the timing chart shown in FIG. Note that in FIG. 4A, the vertical axis and the horizontal axis are the same as those shown in FIG.
  • the difference between the timing chart shown in FIG. 4A and the timing chart shown in FIG. 3A is in the noise readout period t1 and the signal readout period t3.
  • the intermediate potential is continuously set for ⁇ TX as in the exposure period t0. Therefore, when the transfer transistor TX is driven at an intermediate potential, the signal charge accumulated in the photoelectric conversion element PD leaks to the FD even if the subject is exposed with high luminance in the noise readout period t1, and the photoelectric conversion element PD leaks to the FD.
  • the conversion element PD accumulates signal charges logarithmically.
  • the photoelectric conversion element PD stores two layers of signal charges, a signal charge linearly accumulated in the lower layer and a signal charge accumulated logarithmically in the upper layer. Will be.
  • the log characteristic ⁇ 2 changes almost logarithmically on the high luminance side, and on the high luminance side of the log characteristic ⁇ 2 as shown in FIG. 3B. The appearance of linear characteristics can be suppressed.
  • ⁇ TX is set to an intermediate potential even in the signal readout period t3.
  • the transfer transistor TX is driven at the same intermediate potential as that in the noise readout period t1, so that the reset level of the voltage signal of the FD is made equal in the noise readout period t1 and the signal readout period t3. be able to.
  • FIG. 5 shows a timing chart when the pixel circuit GC is driven not by linear log characteristics but by linear characteristics. Also in FIG. 5, as in FIGS. 3A and 4A, four periods are cyclic, such as an exposure period t0, a noise readout period t1, a transfer period t2, a signal readout period t3, and an exposure period t4. And a pixel signal is output.
  • ⁇ TX is set to Lo, and the gate of the transfer transistor TX is completely closed, so that the signal charge accumulated in the photoelectric conversion element PD is accumulated linearly without leaking to the FD.
  • ⁇ RST is not set to Hi over the entire period of the exposure period t0, and is set to Hi only for a part of the exposure period t0 immediately before reading the reset level voltage signal from the FD.
  • FIG. 6A shows a potential diagram of the pixel circuit GC when the pixel circuit GC is driven with linear characteristics.
  • FIG. 6A is a potential diagram in the exposure period. In the exposure period, since the gate of the transfer transistor TX is closed, signal charges are linearly accumulated with respect to incident light in the photoelectric conversion element PD.
  • the saturation charge amount (hereinafter referred to as “QPD”) of the photoelectric conversion element PD and the handling charge amount of the FD (hereinafter referred to as “QFD”) are the photoelectric conversion element. Since it is necessary to receive all the signal charges accumulated in the PD by the FD, the pixel circuit GC is designed so that the relationship of QPD ⁇ QFD is established.
  • FIG. 6B is a potential diagram of the pixel circuit GC for explaining QPD and QFD.
  • CPD and VPD can be determined by both design parameters and manufacturing parameters of the pixel circuit GC.
  • CPD and VPD are adjusted.
  • the QPD is determined.
  • the QFD is determined by the product of the capacity of the FD (hereinafter referred to as “CFD”) and the voltage amplitude of the FD (hereinafter referred to as “VFD”).
  • CFD the capacity of the FD
  • VFD the voltage amplitude of the FD
  • the CFD is determined by both the design parameters and the manufacturing parameters of the FD.
  • the CFD is determined by adjusting the area of the FD, for example.
  • the VFD is determined from the reset level LV1 of the FD and the potential LV2 on the FD side of the transfer transistor TX when the transfer transistor TX is fully opened.
  • the pixel circuit GC is designed so that QPD ⁇ QFD is satisfied.
  • QPD ⁇ QFD is realized by setting CPD ⁇ CFD.
  • the sensitivity is mainly determined by CFD, not CPD. For this reason, when CPD increases, CFD must also be increased, and there is a concern that sensitivity may be lowered.
  • the CFD since the CPD increases as the size of the pixel circuit GC increases, the CFD must be increased accordingly.
  • the CFD increases, the amount of change in the voltage of the FD with respect to one electron decreases, the charge-voltage conversion coefficient in the FD decreases, the resistance to noise generated after the pixel circuit GC decreases, and the S / N ratio. Gets worse.
  • the pixel circuit GC is designed to satisfy the relationship of QPD> QFD.
  • QPD> QFD is realized by satisfying CPD> CFD.
  • FIG. 7A shows a potential diagram in the exposure period when the pixel circuit GC designed to satisfy the relationship of QPD> QFD is driven with linear log characteristics.
  • ⁇ TX is set to an intermediate potential, so that signal charges are accumulated in the photoelectric conversion element PD while leaking from the photoelectric conversion element PD to the FD when accumulated over a certain value. Therefore, in the photoelectric conversion element PD, two layers of signal charges, that is, the signal charge LR1 linearly accumulated with respect to the incident light and the signal charge LR2 accumulated logarithmically with respect to the incident light are accumulated and accumulated. Has been.
  • FIG. 7B shows a potential diagram in the transfer period when the pixel circuit GC designed to satisfy the relationship of QPD> QFD is driven with linear log characteristics. Note that in the potential diagram shown in this embodiment, the potential decreases as it goes upward. As shown in FIG. 7A, since ⁇ RST is set to a high potential during the exposure period, the FD is reset by the reset transistor RST and always maintains the potential of PVDD. Therefore, in the exposure period, the signal charge leaking from the photoelectric conversion element PD to the FD is discharged to the PVDD side.
  • the width of the CFD is designed to be shorter than those in FIGS. 6A and 6B, and the QFD is designed to be smaller than the QPD. I understand that.
  • the charge-voltage conversion coefficient can be increased as compared with the case of designing QFD> QPD, resistance to noise generated after the pixel circuit GC is increased, and the S / N ratio can be increased. it can.
  • FIG. 8 is a graph showing the photoelectric conversion characteristics of the pixel circuit GC driven with linear characteristics.
  • G1 shows the photoelectric conversion characteristics in the pixel circuit GC designed to satisfy the relationship of QPD ⁇ QFD
  • G2 shows The photoelectric conversion characteristics in the pixel circuit GC designed to satisfy the relationship of QPD> QFD are shown.
  • the vertical axis indicates the video signal
  • the horizontal axis indicates the incident light intensity.
  • the slope of the graph G2 is larger than the slope of the graph G1, and the sensitivity of the pixel circuit GC designed to satisfy the relationship of QPD> QFD, that is, CPD> CFD, is QPD ⁇ QFD, that is, CPD ⁇ CFD. It can be seen that the sensitivity is higher than the sensitivity of the pixel circuit GC designed to satisfy the relationship.
  • the saturation level of the pixel circuit GC that satisfies the relationship of QPD> QFD is determined by CFD as indicated by G2.
  • the saturation level of the pixel circuit GC that satisfies the relationship of QPD ⁇ QFD is determined by CPD as indicated by G1.
  • the dynamic range D2 when the pixel circuit GC is designed so that QPD> QFD, that is, CPD> CFD, is the dynamic range when the pixel circuit GC is designed so that QPD ⁇ QFD, that is, CPD ⁇ CFD. It becomes narrower than the range D1.
  • the FD cannot receive all the signal charges generated in the photoelectric conversion element PD. Therefore, the saturation level is determined by CFD in the pixel circuit GC with QPD> QFD.
  • the sensitivity can be increased by setting CPD> CFD, but at the same time the dynamic range is lowered.
  • FIG. 9 is a comparison diagram of photoelectric conversion characteristics when a pixel circuit GC satisfying the relationship of CPD> CFD is driven with linear log characteristics and when driven with linear characteristics.
  • G21 shows the photoelectric conversion characteristic when the pixel circuit GC is driven with the linear characteristic
  • G22 shows the photoelectric conversion characteristic when the pixel circuit GC is driven with the linear log characteristic.
  • both G21 and G22 are set such that CPD> CFD, the sensitivity in the low luminance region has the same linear characteristic, and it can be seen that the sensitivity is higher than G1 in FIG. .
  • G21 has only linear characteristics, it can be seen that the level of the video signal immediately reaches the saturation level determined by the CFD, and the dynamic range D21 is narrowed.
  • the characteristic changes from the linear characteristic to the log characteristic at the inflection point P1 the level of the video signal does not immediately reach the saturation level determined by the CFD, and the dynamic range D22 is widened. I understand.
  • the dynamic range D22 of the pixel circuit GC can be widened by driving with the linear log characteristics.
  • FIG. 10 shows a circuit diagram of one column ADC constituting the column ADC array unit 3 shown in FIG.
  • the column ADC includes a column amplifier 10 (correlated double sampling unit), a clamp unit 20, a comparator unit 30, an LCK latch circuit 40, a latch unit 50, a successive approximation signal generation unit 60, an SA register 70, a noise level limiting transistor 80, and A dark current removing unit 90 is provided.
  • ⁇ GainA, ⁇ GainB, ⁇ GainC, ⁇ ARST, ⁇ CL, ⁇ SH, ⁇ CMP, ⁇ CRST1, and ⁇ CRST2 indicate control signals, and are output from the timing generator 6, for example.
  • VRAMP indicates a ramp signal and is output from the ramp generator 9.
  • the column amplifier 10 performs amplification processing on the pixel signal Video output from the pixel array unit 1 while performing correlated double sampling processing, and removes a noise signal from the pixel signal Video.
  • the column amplifier 10 includes an operational amplifier A10, capacitors CA, CB, CC, and CF, and switches SWA, SWB, SWC, and SW11.
  • Capacitors CA, CB, and CC are connected to the negative terminal side of the operational amplifier A10 via switches SWA, SWB, and SWC.
  • the capacitor CF is a feedback capacitor provided between the input and output terminals of the operational amplifier A10.
  • the switch SWA is a switch for connecting the capacitor CA to the operational amplifier A10.
  • the capacitor CA is disconnected from the negative terminal of the operational amplifier A10.
  • the switches SWB and SWC are switches for connecting the capacitors CB and CC to the operational amplifier A10.
  • the clamp unit 20 is provided on the output terminal side of the column amplifier 10, and fixes the black level of AOUT that is a signal output from the column amplifier 10 to a clamp voltage VCL that is a predetermined constant voltage.
  • the switch SW22 has one end connected to the capacitor C21 and the other end connected to the comparator unit 30 via the capacitor C22.
  • the capacitor Cx has one end connected to the capacitor C21 and the other end grounded to hold AOUT.
  • the comparator unit 30 includes switches SW31 and SW32, a capacitor C31, and comparators A31 and A32.
  • the switch SW23 is connected to the negative terminal of the comparator A31 via the capacitor C22.
  • the switch SW23 is turned on, and VRAMP is input to the negative terminal of the comparator A31.
  • it becomes Lo it turns off and VRAMP is not input to the minus terminal of the comparator A31.
  • the video signal is AD converted into an upper bit group of upper 4 bits and a lower bit group of lower 10 bits.
  • the column ADC performs AD conversion on the upper bit group by the successive approximation AD conversion method, and AD converts the lower bit group by the integration AD conversion method.
  • the switch SW31 is connected between the input and output terminals of the comparator A31.
  • the comparator A31 is reset, and the negative terminal of the comparator A31 and the output terminal of the comparator A31
  • the potential is set to a predetermined reset level (hereinafter referred to as “VOPC”). Note that VOPC is always applied to the plus terminal of the comparator A31.
  • Comparator A31 compares the signal input to the negative terminal (hereinafter referred to as “CIN”) with VOPC. When CIN exceeds VOPC, the output signal is inverted to a low level, and when CIN falls below VOPC, Invert the output signal to high level.
  • CIN negative terminal
  • the comparator A32 is reset, and the negative terminal of the comparator A32 and the output terminal of the comparator A32 are connected.
  • the potential is set to VOPC which is a reset level. Note that VOPC is always applied to the plus terminal of the comparator A32.
  • the comparator A32 has a negative terminal connected to the comparator A31 via the capacitor C31, and when the output signal from the comparator A31 exceeds VOPC, the output signal (hereinafter referred to as “COUT”) is inverted to Lo and the comparator A31. When the output signal from VOPC falls below VOPC, COUT is inverted to Hi.
  • the LCK latch circuit 40 latches a value of 1 by default, and if VOPC does not invert in the first TSA for determining D1, 1 is latched by the latch circuit 51 of D1, and VOPC Is inverted, the 0 is latched by the latch circuit 51 of D1.
  • the LCK latch circuit 40 latches 1 in the D2 latch circuit 51 and latches 1 if the value of 1 is latched when VOPC is not inverted. If the value is latched, 0 is latched by the latch circuit 51 of D2.
  • the LCK latch circuit 40 inverts 1 and latches 0 if the value of 1 is latched, and causes the latch circuit 51 of D2 to latch 0. If the value of 0 is latched, 0 is inverted, 1 is latched, and 1 is latched by the latch circuit 51 of D2. Similarly for D3 and D4, the LCK latch circuit 40 determines the value of the bit.
  • the upper bit values D1 to D4 are executed in a successive approximation type, but when there is no great difference in the magnitude relationship between CIN and VOPC input to the comparator unit 30, COUT changes toward the end of the TSA. Such a situation can occur.
  • the capacitive load from the output terminal of the comparator A32 to the latch unit 50 is not equal to the capacitive load from the output terminal of the comparator A32 to the SA register 70.
  • the capacitive load is large and the propagation delay amount is also large.
  • an LCK latch circuit 40 is provided. That is, the LCK latch circuit 40 is driven by ⁇ LCK, and as shown in FIG. 11, ⁇ LCK is a pulse signal having a slightly shorter period of Hi than TSA, so that the inversion of COUT just before the end of TSA is reversed by the SA register 70 and the latch. The same value can be latched in the latch unit 50 and the SA register 70 without being propagated to the unit 50. As a result, the black spot noise and white spot noise described above can be prevented from appearing in the output image.
  • the counter 100 is constituted by, for example, a 10-bit counter provided in the timing generator 6 shown in FIG. 1, and after the input to the comparator section 30 of VRAMP is started, CIN reaches VOPC and COUT is inverted. And the count value is latched by ten latch circuits 51 that latch D5 to D14.
  • the successive approximation signal generator 60 includes capacitors C1 to C4 as successive approximation capacitors and switches SA1 to SA4. Capacitors C1 to C4 output signals having different levels to the column amplifier 10 corresponding to the respective bits of the upper bit group. Specifically, one end of each of the capacitors C1 to C4 is connected to a voltage source (not shown) that outputs a reference voltage (hereinafter referred to as “VREF”) via the switches SA1 to SA4, and the other end is connected to the operational amplifier A10. Is connected to the negative terminal.
  • a voltage source not shown
  • VREF reference voltage
  • the capacitors C1 to C4 correspond to D1 to D4, where each bit of the upper bit group is D1 to D4 in order from the most significant bit.
  • ⁇ SA1 to ⁇ SA4 are output by the SA register 70.
  • the SA register 70 sequentially switches the connection relationship between the capacitors C1 to C4 and the column amplifier 10, and based on the LOUT output from the comparator unit 30, the value of the upper bits (D1) of the video signal by the successive approximation AD conversion method To D4).
  • the SA register 70 sequentially connects the capacitors C1 to C4 to the column amplifier 10 in the descending order of capacity, and the LOUT when the capacitor C1 to C4 is connected to the column amplifier 10 is one of the capacitors C1 to C4. Based on the presence or absence of inversion, whether to maintain the connection of the one capacitor to the column amplifier 10 is determined, and the value of the bit corresponding to the one capacitor is determined.
  • the SA register 70 sequentially connects the capacitors C2 to C4 to the column amplifier 10, and when LOUT when a certain capacitor is connected is inverted, the bit value corresponding to the one capacitor is increased by one.
  • the connection of the one capacitor to the column amplifier 10 is maintained, and the one capacitor corresponds to the one capacitor.
  • the connection of the one capacitor to the column amplifier 10 is cut off.
  • the SA register 70 operates in the same manner as the LCK latch circuit 40, and turns on and off the switches SW1 to SW4 according to the latched values of D1 to D4.
  • the noise level limiting transistor 80 is composed of, for example, an nMOS transistor in which ⁇ CLIP as a drive signal is input to the gate, VDD is input to the drain, and the source is connected to the input side of the column amplifier 10. Then, as shown in FIG. 11, the noise level limiting transistor 80 is driven by ⁇ CLIP set to an intermediate potential in the noise readout period, and suppresses the black / white reversal phenomenon that occurs when an extremely bright subject is exposed. .
  • the black-and-white reversal phenomenon means that when an extremely bright subject is exposed, the reset of the FD is not successful, and the level of the noise signal that should originally be a high potential is lowered. This is a phenomenon in which the video signal obtained is low, and an extremely bright subject that should be reproduced brightly is reproduced darkly.
  • ⁇ CLIP is output from the timing generator 6 and does not become Hi completely, but drives the noise level limiting transistor 80 at an intermediate potential determined according to a set value stored in advance in a register in the timing generator 6.
  • ⁇ CLIP is generated by converting the set value stored in the register of the timing generator 6 shown in FIG. 1 into an analog signal by the DAC 7.
  • the pulse height of ⁇ CLIP is such that a high-level noise signal output from the pixel circuit GC is not reset by the noise level limiting transistor 80 when an object in a normal luminance range in which the black and white inversion phenomenon does not occur is exposed.
  • the noise level limiting transistor 80 resets a noise signal having a low level that is output from the pixel circuit GC when an extremely high-brightness subject that has a black / white reversal phenomenon is exposed. Is set to the specified level.
  • the noise signal when the level of the noise signal is equal to or higher than a certain value, the noise signal is input to the column amplifier 10 as it is, and when the level of the noise signal is equal to or lower than the certain value, the level of the noise signal is reduced to the noise level limiting transistor.
  • the signal is raised by 80 and inputted to the column amplifier 10.
  • the high-potential noise signal that has been raised to a certain value by the noise level limiting transistor 80 is used without using the noise signal that has decreased at the time of ultra-high luminance, the black and white generated by the correlated double sampling processing is used. Inversion can be suppressed.
  • a plurality of setting values are prepared, and an intermediate potential for driving the noise level limiting transistor 80 so that an appropriate setting value is selected from the plurality of setting values according to the luminance of the subject, for example. You may comprise so that can be selected suitably.
  • the dark current removing unit 90 inputs an offset signal for removing the dark current component included in the noise + video signal to the column amplifier 10 in the signal reading period.
  • the dark current removing unit 90 includes a switch SW5 and a capacitor C5.
  • One end of the switch SW5 is input VOFST, which is a control signal for generating an offset signal, and the other end is connected to the negative terminal of the operational amplifier A10 via the capacitor C5.
  • VOFST is generated by converting the set value set by the timing generator 6 into an analog signal by the DAC 7.
  • ⁇ OFST is output to the column ADC via the DAC 7 under the control of the timing generator 6.
  • the noise + video signal noise component includes the dark current component, and the noise + video signal noise component is converted into the noise signal. Compared with the dark current component, the level decreases.
  • the dark current component is not included in the noise signal because the gate of the transfer transistor TX is closed during the noise reading period, and the signal charge due to the dark current does not flow into the FD from the photoelectric conversion element PD. It is. For this reason, the dark subject is reproduced brightly in the output image even though the dark subject is exposed.
  • the dark current component is 0.2 V
  • the video signal needs to be A / D converted using the remaining 0.8 V. Therefore, before the correlated double sampling process is executed in the dark current removing unit 90, the dark current component is subtracted from the noise + video signal so that the input range of the pixel signal is made full even when the dark current component increases. It is realized to use.
  • ⁇ OFST is Hi during a period from the start time of the upper A / D conversion period in the signal readout period (Noise + Signal) to the time T5 when the input of VRAMP is started.
  • the operation of the dark current removing unit 90 will be briefly described. It can be said that the operation is to always depress AOUT while ⁇ OFST is Hi and remove the dark current component from AOUT.
  • the dark current component can be removed from the noise + video signal by VOFST, C5, and CF.
  • the dark current removing unit 90 is connected to the input side of the column amplifier 10, and performs processing on the analog state noise + video signal before A / D conversion. For this reason, even if the dark current component is 0.2 V as described above, the VOFST is adjusted so that the dark current component for 0.2 V is offset from the noise + video signal. The loss of 0.2V can be eliminated.
  • the timing generator 6 may determine a set value for defining VOFST according to the temperature data detected by the temperature sensor 8. In this case, the value of VOFST corresponding to the value of the temperature data may be determined using a predetermined function that defines the relationship between temperature and VOFST.
  • the timing generator 6 drives the dark current removing unit 90 only when the temperature of the pixel array unit 1 rises and the influence of the dark current cannot be ignored, for example, otherwise the dark current removing is performed. The unit 90 may not be driven.
  • FIG. 11 is a timing chart showing the operation of the column ADC.
  • SWA and SWB are turned on, capacitors CA and CB are connected to operational amplifier A10, and capacitor CC is not connected to operational amplifier A10.
  • the noise signal Noise is sampled and held by the capacitors CA and CB.
  • a noise + video signal (Noise + Signal) is output as a pixel signal Video from the pixel array unit 1 through the vertical signal line L1.
  • the noise + video signal is lower in potential than the noise signal by the video component included in the noise + video signal.
  • the output signal AOUT of the column amplifier 10 increases from VOPA by Signal ⁇ ((CA + CB) / CF) according to the magnitude of the video component (Signal).
  • ⁇ SA1 Hi
  • the capacitor C1 is connected to the column amplifier 10
  • the potential input to the column amplifier 10 increases only by VREF ⁇ C1
  • AOUT decreases by VREF ⁇ (C1 / CF).
  • the LCK latch circuit 40 latches 1 because CIN> VOPC and COUT is not inverted.
  • SA register 70 sets ⁇ SA3 to Lo.
  • D3 0 is latched (period T3).
  • FIG. 12A shows a timing chart when the solid-state imaging device according to the embodiment of the present invention reads out one frame of pixel signals.
  • one frame is composed of 512 H periods from 1H period to 525H period.
  • the H period is a period required for outputting a video signal for one row from the solid-state imaging device.
  • VD indicates a vertical synchronization signal that determines the readout timing of one video signal
  • HD indicates a horizontal synchronization signal that determines the readout timing of one row of video signals.
  • the solid-state imaging device When the total number of rows in the pixel array unit 1 is 512H, the solid-state imaging device outputs 512 rows of video signals in 512 H periods from the 2H period to the 513H period.
  • the remaining 12 H periods from the 514H period to the 525H period are V blank periods, and there is a problem even if correction data of a solid-state imaging device that is not related to subject information is output in this V blank period. Absent.
  • the five H periods from the 514H period to the 518H period are used as the correction data output period of the column ADC.
  • the column ADC performs A / D conversion or removes dark current components depending on the ratio of the capacitance values of the five capacitors C1, C2, C3, C4, and C5 and the capacitor CF. is doing.
  • the capacitance values of these capacitors have different values in the column ADC of each column, and vary from column to column.
  • measurement data used to correct the variation in the capacitance values of the capacitors C1 to C5 constituting the column ADC of each column is measured from the 514H period.
  • the data is output over 5 H periods up to 518H period.
  • a constant voltage source is provided on the input side of the column amplifier 10.
  • the constant voltage source inputs a pseudo pixel signal to the column amplifier 10 such that only the capacitor C5 among the capacitors C1 to C5 is connected to the column amplifier 10.
  • the column ADC then outputs a value latched by the latch unit 50 as measurement data.
  • the constant voltage source inputs a pseudo pixel signal to the column amplifier so that only the capacitor C4 among the capacitors C1 to C5 is connected to the column amplifier.
  • the column ADC then outputs a value latched by the latch unit 50 as measurement data.
  • the constant voltage source outputs a pseudo pixel signal such that the capacitor C1 is connected to the column amplifier 10 in the capacitor C3, 518H period, and the column ADC in the 518H period.
  • the value latched by the latch unit 50 is output as measurement data.
  • the image processing unit 14 corrects the digital video signal output from the solid-state imaging device using these measurement data so that the variation of the capacitance values of the capacitors C1 to C5 for each column is removed. Good. Thereby, vertical stripe noise can be suppressed.
  • FIG. 12B is an arrangement map when pixel data, which is a digital video signal of one pixel output from the solid-state imaging device, is arranged like a single image according to the timing chart of FIG. Is shown.
  • an effective pixel area in which pixel data obtained by exposing a subject is arranged is located at the center.
  • a light-shielded pixel area in which pixel data output from the light-shielded pixels is arranged is located around the left and right and top and bottom of the effective pixel portion.
  • a temperature data area including temperature data output from the temperature sensor 8 is located outside the right light-shielding pixel area, that is, in the rightmost column.
  • the above light-shielding pixel area, effective pixel area, and temperature data area are located in the first to 512th rows.
  • the measurement data area in which the measurement data output from the column ADC of each column is arranged is located.
  • FIGS. 13A to 13F show arrangement patterns of color filters attached to the pixel circuits GC in the pixel array section 1.
  • the solid-state imaging device is a monochrome sensor.
  • FIG. 13A is an RGB primary color Bayer array.
  • the arrangement pattern in FIG. 13B is a CMY complementary color Bayer arrangement.
  • the arrangement pattern in FIG. 13C is an arrangement pattern in which white (W) to which no color filter is attached is added in addition to R, G, and B.
  • FIG. 13D shows an arrangement pattern of yellow (Ye), R, infrared light (IR), and white (W).
  • FIG. 13E shows an arrangement pattern composed of yellow (Ye), white (W), and G.
  • FIG. 13F shows an arrangement pattern composed of yellow (Ye), white (W), and R.
  • CMOS solid-state imaging device that realizes linear log characteristics by driving the transfer transistor TX at an intermediate potential during the exposure period has the following problems.
  • 14A shows a layout diagram of the pixel circuit GC in the comparative example
  • FIG. 14B shows a layout diagram of the pixel circuit GC in the present embodiment.
  • the pixel circuit GC in the CMOS solid-state imaging device is normally designed so that the gate length L of the transfer transistor TX is as short as possible, as shown in FIG. 14A, in order to increase the aperture ratio of the light receiving portion. .
  • the short channel effect means that the thickness of the depletion layer generated at the source and drain ends of the channel under the gate is so large that it cannot be ignored relative to the channel length, and the effective channel length is shortened. It refers to a phenomenon that causes deterioration or an extreme decrease in threshold value voltage.
  • a subthreshold characteristic is used as an operation principle.
  • the deterioration of the switching characteristics of the transfer transistor TX caused by the short channel effect and the decrease of the threshold voltage greatly affect the subthreshold characteristics. For this reason, if the subthreshold characteristic varies due to manufacturing variations, the photoelectric conversion characteristic, particularly the photoelectric conversion characteristic in the log area, varies greatly from pixel to pixel.
  • the gate length L is designed to be long even at the sacrifice of the aperture ratio of the light receiving portion. Therefore, generation
  • the handling charge amount of the FD is set smaller than the saturation charge amount of the photoelectric conversion element PD. Therefore, the amount of charge handled by the FD can be reduced, the charge-voltage conversion coefficient in the FD can be increased, and the sensitivity of the pixel circuit GC can be improved.
  • the pixel circuit GC has photoelectric conversion characteristics including linear characteristics and logarithmic characteristics with the inflection point as a boundary, even if the charge amount of the FD is reduced, the reduction of the dynamic range can be suppressed. it can.
  • a solid-state imaging device is a CMOS-type solid-state imaging device, and includes a plurality of pixel circuits having photoelectric conversion characteristics including linear characteristics and logarithmic characteristics with an inflection point as a boundary.
  • the pixel circuit includes a photoelectric conversion element that exposes a subject and accumulates signal charges, and a floating diffusion that converts the signal charges accumulated by the photoelectric conversion elements into voltage signals, and the floating diffusion has a handling charge amount Is set smaller than the saturation charge amount of the photoelectric conversion element.
  • the handling charge amount of the floating diffusion is set smaller than the saturation charge amount of the photoelectric conversion element. Therefore, the amount of charge handled by the floating diffusion can be reduced, the charge voltage conversion coefficient in the floating diffusion can be increased, and the sensitivity of the pixel circuit can be improved.
  • the pixel circuit has photoelectric conversion characteristics including linear characteristics and logarithmic characteristics with the inflection point as a boundary, even if the charge amount of the floating diffusion is reduced, the reduction of the dynamic range can be suppressed. it can.
  • the amount of charge handled refers to the maximum amount of charge that can be accumulated by the floating diffusion.
  • the pixel circuit includes a transfer transistor that transfers the signal charge accumulated by the photoelectric conversion element to the floating diffusion, and further includes a control unit that drives the transfer transistor at an intermediate potential during an exposure period. preferable.
  • the transfer transistor since the transfer transistor is driven at an intermediate potential during the exposure period, the signal charge accumulated in the photoelectric conversion element leaks into the floating diffusion if it exceeds a certain amount.
  • the signal charge accumulated in the photoelectric conversion element increases logarithmically according to the amount of light.
  • the signal charge accumulated in the photoelectric conversion element does not leak to the floating diffusion side. Therefore, when a low-brightness subject is exposed, the signal charge accumulated in the photoelectric conversion element increases linearly according to the amount of light. Therefore, it is possible to realize a pixel circuit having a linear log characteristic in which the low luminance side has a linear characteristic and the high luminance side has a logarithmic characteristic at the inflection point.
  • a temperature detection unit that detects the temperature of the pixel circuit is further provided, and the control unit suppresses fluctuation of the inflection point in each pixel circuit based on the temperature detected by the temperature detection unit. Thus, it is preferable to change the intermediate potential.
  • the control unit generates a predetermined intermediate potential according to the type of the pixel circuit
  • the transfer transistor is a pixel to which the control unit belongs. It is preferably driven by an intermediate potential according to the type of circuit.
  • a preferable inflection point can be appropriately set according to the type of the pixel circuit.
  • the pixel circuit includes a reset transistor that resets the floating diffusion and a row selection transistor that outputs a voltage signal of the floating diffusion as a pixel signal, and the control unit includes the reset transistor in an exposure period. It is preferable that the floating fusion is turned on to reset, the reset transistor is turned off, the transfer transistor is turned off, and the row selection transistor is turned on in a noise readout period following the exposure period.
  • the row selection transistor is turned on while the reset transistor and the transfer transistor are turned off, so that the reset level of the floating diffusion that differs for each pixel can be accurately read out as a noise signal. it can.
  • the pixel circuit includes a reset transistor that resets the floating diffusion and a row selection transistor that outputs a voltage signal of the floating diffusion as a pixel signal, and the control unit includes the reset transistor in an exposure period. Is turned on to reset the rotting fusion, and in the noise readout period following the exposure period, the reset transistor is turned off, the transfer transistor is driven at the intermediate potential, and the row selection transistor is turned on. It is preferable to do.
  • the reset transistor is turned off and the transfer transistor is driven at an intermediate potential in the noise readout period. Therefore, in the photoelectric conversion characteristics of the pixel circuit, on the high luminance side of the logarithmic area, which is an area having logarithmic characteristics. The appearance of linear characteristics can be prevented. That is, if the gate of the transfer transistor is completely closed during the noise readout period, the photoelectric conversion element continues to be exposed even in the noise readout period. Accumulate signal charge. On the other hand, if the transfer transistor is driven at an intermediate potential in the noise readout period, the signal charge accumulated in the photoelectric conversion element leaks to the floating diffusion even if a high-luminance subject is exposed in the noise readout period. The photoelectric conversion element can accumulate signal charges logarithmically. Thereby, in the photoelectric conversion characteristic of the pixel circuit, it is possible to prevent the linear characteristic from appearing on the high luminance side of the logarithmic region.
  • the control unit turns on the transfer transistor to transfer the charge accumulated in the photoelectric conversion element to the floating diffusion, and a signal readout period following the transfer period. It is preferable that the transfer transistor is driven at the intermediate potential and the row selection transistor is turned on.
  • the pixel circuit constitutes a pixel array unit arranged in a matrix of predetermined rows ⁇ predetermined columns, and corresponds to a vertical scanning unit that sequentially selects each row of the pixel array unit and each column of the pixel unit
  • a plurality of readout units that read out pixel signals from the pixel circuits in the row selected by the vertical scanning unit and perform analog-to-digital conversion, and the readout unit is output from the pixel circuits in a noise readout period.
  • Correlated double sampling that removes the noise component included in the noise + video signal by subtracting the noise + video signal that is the pixel signal output from the pixel circuit in the signal readout period from the noise signal that is the pixel signal
  • the noise component can be accurately removed in the correlated double sampling circuit.
  • the readout circuit may include a noise level limiting transistor connected to an input terminal of the correlated double sampling circuit, and the control unit may cause the noise signal to become a predetermined level or less during the noise readout period.
  • the noise level limiting transistor is driven with a predetermined intermediate potential so as to be prevented.
  • the photoelectric conversion element continues to be exposed.
  • the signal charge flows into the floating diffusion from the photoelectric conversion element.
  • the level of the noise signal read during the noise reading period is significantly lower than the assumed level.
  • the level of read noise + video signal is low during the signal readout period. Therefore, when the difference between the noise signal and the noise + video signal is obtained by the correlated double sampling circuit, the level of the noise signal read out during the noise readout period is significantly lower than the original level. The so-called black-and-white reversal phenomenon occurs, in which the level of is significantly reduced as compared with the video signal that is inherently obtained.
  • the noise signal read out during the noise reading period is prevented from falling below a predetermined level. Therefore, even when an extremely bright subject is exposed, the noise signal is maintained at a constant level and correlated.
  • the difference between the noise signal and the noise + video signal is obtained by double sampling, a video signal having a level close to the level originally obtained can be obtained, and the black and white inversion phenomenon can be suppressed.

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Abstract

変曲点を境に線形特性と対数特性とを含む光電変換特性を有する複数の画素回路ＧＣを含み、画素回路ＧＣは、被写体を露光して信号電荷を蓄積する光電変換素子ＰＤと、光電変換素子ＰＤにより蓄積された信号電荷を電圧信号に変換するフローティングディフュージョンＦＤとを含み、フローティングディフュージョンＦＤは、取扱電荷量が光電変換素子ＰＤの飽和電荷量よりも小さく設定されている。

Description

固体撮像装置
　本発明は、ＣＭＯＳ型の固体撮像装置に関するものである。
　近年、ダイナミックレンジの拡大を図るために、変曲点を境に低輝度側が線形特性であり、高輝度側が対数特性であるリニアログ特性を有する画素回路から構成される固体撮像装置が知られている。
　例えば、特許文献１には、埋め込み型のフォトダイオードと、フォトダイオードに蓄積された信号電荷をフローティングディフュージョンに転送する転送トランジスタとを備え、露光期間中に転送ゲートを中間電位で駆動することで、フォトダイオードに蓄積された信号電荷を対数的に圧縮し、リニアログ特性を実現する画素回路が開示されている。
　特許文献１記載の画素回路は、埋め込み型のフォトダイオードを採用しているため、フォトダイオード表面で発生する暗電流を抑制することができ、画素回路毎の暗電流に起因する信号成分のバラツキを抑制することができる。また、特許文献１の画素回路は、相関二重サンプリングにより、ノイズ成分を除去しているため、フローティングディフュージョンのリセット時に発生するｋＴＣノイズを除去することができる。
　ところで、特許文献１に記載された画素回路では、フォトダイオードの飽和電荷量と、フローティングディフュージョンの取扱電荷量との関係についての開示がない。フローティングディフュージョンは、フォトダイオードに蓄積された全ての信号電荷を蓄積する必要があるため、フローティングディフュージョンの取扱電荷量は、フォトダイオードの飽和電荷量よりも大きく設定されるのが一般的である。
　しかしながら、埋込型のフォトダイオードを採用した場合、画素回路の感度は主に、フォトダイオードの飽和電荷量ではなく、フローティングディフュージョンの取扱電荷量によって決定される。したがって、フォトダイオードの飽和電荷量を大きくすると、それに伴ってフローティングディフュージョンの取扱電荷量も大きくしなければならなくなり、感度の低下が懸念される。
　すなわち、フローティングディフュージョンの電圧は、フォトダイオードから転送される電子数に依存するが、フローティングディフュージョンの取扱電荷量が大きくなると、電子１個に対するフローティングディフュージョンの電圧の変動量が小さくなり、フローティングディフュージョンに転送される信号電荷と電圧との関係を規定する電荷電圧変換係数が小さくなるため、画素回路の感度が低下するのである。
特開２００６－５０５４４号公報
　本発明の目的は、感度の向上を図ると同時に、ダイナミックレンジの低下を抑制することができる固体撮像装置を提供することである。
　本発明の一局面による固体撮像装置は、ＣＭＯＳ型の固体撮像装置であって、変曲点を境に線形特性と対数特性とを含む光電変換特性を有する複数の画素回路を含み、前記画素回路は、被写体を露光して信号電荷を蓄積する光電変換素子と、前記光電変換素子により蓄積された信号電荷を電圧信号に変換するフローティングディフュージョンとを含み、前記フローティングディフュージョンは、取扱電荷量が前記光電変換素子の飽和電荷量よりも小さく設定されている。
本発明の実施の形態による固体撮像装置の全体構成図である。 本発明の実施の形態による画素回路の回路図である。 （Ａ）は、画素回路のタイミングチャートである。（Ｂ）は、（Ａ）のタイミングチャートに従って駆動される画素回路の光電変換特性を示したグラフである。 （Ａ）は、図２に示す画素回路のタイミングチャートの変形例である。（Ｂ）は、（Ａ）に示すタイミングチャートに従って画素回路を駆動させたときの光電変換特性を示したグラフである。 リニアログ特性ではなくリニア特性で画素回路を駆動させるときのタイミングチャートを示している。 （Ａ）は画素回路をリニア特性で駆動させたときの画素回路のポテンシャル図を示している。（Ｂ）は、ＱＰＤとＱＦＤとを説明するための画素回路のポテンシャル図である。 （Ａ）は、ＱＰＤ＞ＱＦＤの関係を満たすように設計された画素回路をリニアログ特性で駆動したときの露光期間におけるポテンシャル図を示している。（Ｂ）は、ＱＰＤ＞ＱＦＤの関係を満たすように設計された画素回路をリニアログ特性で駆動したときの転送期間におけるポテンシャル図を示している。 リニア特性で駆動された画素回路の光電変換特性を示したグラフである。 ＣＰＤ＞ＣＦＤの関係を満たす画素回路を、リニアログ特性またはリニア特性で駆動させた場合の比較図である。 図１に示すカラムＡＤＣの回路図を示している。 図１０に示すカラムＡＤＣの動作を示すタイミングチャートである。 （Ａ）は本発明の実施の形態による固体撮像装置が１フレームの画素信号を読み出すときのタイミングチャートを示している。（Ｂ）は、（Ａ）のタイミングチャートに従って、固体撮像素子から出力される画素データを１枚の画像のようにして配列したときの配列マップである。 （Ａ）～（Ｆ）は、画素アレイ部における各画素回路ＧＣに取り付けられたカラーフィルタの配列パターンである。 （Ａ）は、比較例における画素回路のレイアウト図であり、（Ｂ）は本実施の形態における画素回路のレイアウト図である。
　以下、本発明の実施の形態による固体撮像装置について、図面を参照しながら説明する。図１は、本発明の実施の形態による固体撮像装置の全体構成図である。図１に示すように固体撮像装置は、列並列型ＡＤ変換方式（カラムＡＤ変換方式）のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の固体撮像装置であって、画素アレイ部１、行駆動部２（垂直走査部の一例）、カラムＡＤＣアレイ部３（読出部の一例）、列駆動部４、ＰＬＬ５、タイミングジェネレータ６（制御部の一例）、ＤＡＣ７（制御部の一例）、温度センサ８（温度検出部の一例）、ランプジェネレータ９、センスアンプＳＡ、シリアライザ１１、出力端子１２、クロック端子１３、及び画像処理部１４を備えている。
　本実施の形態では、画像処理部１４以外の画素アレイ部１～クロック端子１３は、１チップに集積化されており、固体撮像素子を構成している。
　画素アレイ部１は、Ｍ（Ｍは２以上の正の整数）行×Ｎ（Ｎは２以上の正の整数）列にマトリックス状に配列された複数の画素回路ＧＣ（図略）により構成されている。なお、図１の例では、画素回路ＧＣは、１４行×１８列でマトリックス状に配列されている。
　行駆動部２は、例えば、垂直走査回路と、ドライバ回路とを備えている。垂直走査回路は、例えば、シフトレジスタにより構成され、タイミングジェネレータ６から出力される垂直同期信号に同期して、画素アレイ部１を構成する各行の画素回路ＧＣをサイクリックに選択することで、画素アレイ部１を垂直走査する。
　ドライバ回路は、画素制御信号を生成し、垂直走査回路により選択された行に属する各画素回路ＧＣに画素制御信号を出力することで、各画素回路ＧＣを駆動する。
　カラムＡＤＣアレイ部３は、画素アレイ部１の各列に対応するＮ個のカラムＡＤＣ（読出回路の一例）と、温度センサ８から出力されたアナログの温度データをアナログデジタル変換するための１個のカラムＡＤＣとを備えている。カラムＡＤＣは、画素アレイ部１の各列に対応する垂直信号線Ｌ１を介して各列の画素回路ＧＣと接続され、垂直走査回路により選択された行の画素回路から画素信号を読み出し、相関二重サンプリング処理及びアナログデジタル変換処理を行い、得られたデジタルの映像信号を保持する。
　列駆動部４は、例えばシフトレジスタにより構成され、タイミングジェネレータ６から出力される水平同期信号に同期した列選択信号を出力することで、１水平走査期間において、各列のカラムＡＤＣをサイクリックに選択し、カラムＡＤＣアレイ部３を水平走査し、各列のカラムＡＤＣが保持するデジタルの映像信号をセンスアンプＳＡに順次に出力させる。
　ＰＬＬ５は、クロック端子１３を介して外部の装置から供給されるクロック信号（ＳＹＳＣＬＫ）を逓倍し、タイミングジェネレータ６に出力する。本実施の形態において、クロック端子１３には、例えば、５４ＭＨｚのクロック信号が供給され、ＰＬＬ５は、この５４ＭＨｚのクロック信号を２逓倍して、１０８ＭＨｚのクロック信号をタイミングジェネレータ６に供給する。
　タイミングジェネレータ６は、ＰＬＬ５から供給されるクロック信号に従って、垂直同期信号及び水平同期信号等の、固体撮像装置を制御するうえで必要となるタイミング信号を生成し、固体撮像装置の全体制御を司る。また、タイミングジェネレータ６は、タイミング信号の設定値等を記憶するためのレジスタを備えている。なお、レジスタは、図略の通信端子を介して接続される外部の装置と例えばシリアル通信することによって設定値が書き込まれる。ここで、設定値としては、例えば後述する転送トランジスタＴＸ（図２参照）を駆動するための中間電位の値を定めるための設定値等が含まれる。
　本実施の形態では、画素アレイ部１は、例えばＲ（赤），Ｇ（緑），Ｂ（青）等の複数の色成分の画素信号を取得するための複数種類の画素回路ＧＣが、ベイヤー配列等の所定の配列方式に従って、規則的に配列されている。よって、タイミングジェネレータ６は、レジスタに画素回路ＧＣの種類毎の中間電位を規定する予め定められた設定値を記憶している。そして、タイミングジェネレータ６は、画素回路ＧＣの種類に応じた設定値により規定される中間電位によって各画素回路ＧＣが駆動されるように、ＤＡＣ７及び行駆動部２を制御する。
　具体的には、タイミングジェネレータ６は、画素アレイ部１の各行各列にどの種類の画素回路ＧＣが配列されているかを予め記憶している。行駆動部２がある１行を選択した場合、タイミングジェネレータ６は、その行の各列にどの種類の画素回路ＧＣが配列されているかを特定し、特定した種類に応じた設定値をＤＡＣ７に出力する。そして、タイミングジェネレータ６は、設定値をＤＡＣ７にデジタルアナログ変換させる。デジタルアナログ変換された設定値は行動制御部２に入力される。行駆動部２は、タイミングジェネレータ６の制御の下、入力された設定値によって規定される中間電位を、選択した各列の画素回路ＧＣの転送トランジスタＴＸに出力する。
　このように、種類に応じた中間電位で画素回路ＧＣを駆動することで、各画素回路ＧＣは、自身の種類に応じた適切なダイナミックレンジを得ることができる。
　また、タイミングジェネレータ６は、温度センサ８により検出された温度データに基づいて、各画素回路ＧＣにおける変曲点の変動が抑制されるように各画素回路ＧＣの中間電位を変更する。
　ここで、温度センサ８により検出された温度データは、カラムＡＤＣアレイ部３でデジタルの温度データに変換された後、画像処理部１４に出力される。画像処理部１４は、デジタルに変換された温度データに従って、画素回路ＧＣの種類毎に定められた中間電位を補正し、補正後の中間電位を規定する設定値を、タイミングジェネレータ６のレジスタに書き込む。ここで、画像処理部１４は、例えば、画素回路ＧＣの種類毎に、中間電位と温度との関係を示す関数を予め記憶しており、この関数に従って、温度センサ８により検出された温度に対応する中間電位を決定する。そして、画像処理部１４は、決定した中間電位で画素回路を駆動するための設定値をレジスタに書き込めばよい。
　そして、タイミングジェネレータ６は、画像処理部１４により書き換えられた設定値に従って、画素回路ＧＣの転送トランジスタＴＸを駆動すればよい。これにより、ジャンクション温度の変動による各画素回路ＧＣの変曲点の変動が抑制される。
　ＤＡＣ（デジタルアナログコンバータ）７は、タイミングジェネレータ６から出力されるデジタルの信号をアナログの信号に変換して、行駆動部２に供給する。例えば、ＤＡＣ７は、タイミングジェネレータ６から出力される中間電位を規定するための設定値を、アナログ信号に変換して中間電位を生成し、行駆動部２に供給する。
　温度センサ８は、固体撮像装置内部の温度であるジャンクション温度を検出し、ジャンクション温度に比例するアナログの温度データを、画素回路ＧＣが接続されていないカラムＡＤＣに出力する。図１の例では、画素回路ＧＣが接続されていないカラムＡＤＣとしては、カラムＡＤＣアレイ部３の最右列のカラムＡＤＣが採用されている。そして、温度センサ８から出力された温度データは、この最右列のカラムＡＤＣに出力され、アナログデジタル変換される。
　ランプジェネレータ９は、ランプ信号を生成して、各カラムＡＤＣに出力する。センスアンプＳＡは、カラムＡＤＣアレイ部３から水平信号線Ｌ２を介して出力されるデジタルの映像信号を増幅し、シリアライザ１１に出力する。本実施の形態では、カラムＡＤＣは、１４ビットのデジタルの映像信号を生成し、各ビットの信号の位相を１８０度ずらし、位相が１８０度ずらされた信号と、位相がずらされていない信号とからなる合計２８個の信号をセンスアンプＳＡに出力する。よって、カラムＡＤＣアレイ部３とセンスアンプＳＡとを接続する水平信号線Ｌ２は、合計２８本となる。そして、センスアンプＳＡは、２８本の水平信号線Ｌ２を流れる信号をそれぞれ増幅して、各信号の波形を成形してシリアライザ１１に出力する。
　シリアライザ１１は、例えば、ＬＶＤＳ（Ｌｏｗ　Ｖｏｌｔａｇｅ　ｄｉｆｆｅｒｅｎｔｉａｌ　ｓｉｎｇａｌｉｎｇｓ）規格に準拠したシリアライザにより構成され、センスアンプＳＡから２８本の水平信号線Ｌ２を介してパラレルで出力される信号を差動増幅して１４ビットの信号とし、パラレルに変換して出力端子１２に出力する。出力端子１２は、シリアライザ１１からの信号を画像処理部１４に出力する。
　画像処理部１４は、例えば専用のハードウエア回路により構成され、各カラムＡＤＣから出力された映像信号に種々の画像処理を施す。本実施の形態では、画像処理部１４は、上述したように温度センサ８により検出された温度データに応じて、各画素回路ＧＣの転送トランジスタＴＸのゲートに付与する中間電位を決定し、変曲点の変動を抑制する処理を行っている。
　図２は、画素回路ＧＣの回路図を示している。図２に示すように画素回路ＧＣは、光電変換素子ＰＤ、転送トランジスタＴＸ、リセットトランジスタＲＳＴ、増幅トランジスタＳＦ、及び行選択トランジスタＳＥＬを備える、ＣＭＯＳの画素回路ＧＣにより構成されている。
　光電変換素子ＰＤは被写体からの光を受光し、受光した光量に応じた信号電荷を蓄積する。ここで、光電変換素子ＰＤはアノードが接地され、カソードが転送トランジスタＴＸのソースに接続されている。光電変換素子ＰＤはアノードに、駆動電圧であるＰＶＳＳが入力される。
　転送トランジスタＴＸは、光電変換素子ＰＤにより蓄積された信号電荷をフローティングディフュージョン（以下、「ＦＤ」と記述する）に転送する。転送トランジスタＴＸのゲートは、駆動電圧であるφＴＸが入力され、φＴＸによってオン・オフされる。転送トランジスタＴＸのドレインは、ＦＤに接続されている。このφＴＸの電圧を調整することで、転送トランジスタＴＸは中間電位で駆動される。
　ＦＤは、光電変換素子ＰＤから転送された信号電荷を蓄積し、蓄積した信号電荷を、その大きさに応じたレベルを有する電圧信号に変換する。
　リセットトランジスタＲＳＴは、例えばｎＭＯＳ（ｎｅｇａｔｉｖｅ　ｃｈａｎｎｅｌ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）により構成され、ゲートにリセットトランジスタＲＳＴをオン・オフするための信号であるφＲＳＴが入力され、ドレインに駆動電圧であるＰＶＤＤが入力され、ソースがＦＤを介して増幅トランジスタＳＦのゲートに接続されている。
　そして、リセットトランジスタＲＳＴは、行駆動部２の制御の下、オン・オフし、ＦＤをリセットする。なお、ＰＶＤＤ、ＰＶＳＳは図略の電圧源から出力され、φＲＳＴは、行駆動部２から出力される。
　増幅トランジスタＳＦは、例えばｎＭＯＳにより構成され、ゲートがＦＤを介して転送トランジスタＴＸ及びリセットトランジスタＲＳＴに接続され、ドレインに駆動電圧であるＰＶＤＤが入力され、ソースが行選択トランジスタＳＥＬに接続されている。そして、増幅トランジスタＳＦは、ＦＤから出力される画素信号を増幅して行選択トランジスタＳＥＬに出力する。
　行選択トランジスタＳＥＬは、例えばｎＭＯＳにより構成され、ゲートに行選択信号であるφＶＳＥＮが入力され、ドレインが増幅トランジスタＳＦに接続され、ソースが垂直信号線Ｌ１を介して対応する列のカラムＡＤＣに接続されている。そして、行選択トランジスタＳＥＬは、増幅トランジスタＳＦにより増幅された画素信号を、垂直信号線Ｌ１を介して対応する列のカラムＡＤＣに出力する。ここで、φＶＳＥＮは行駆動部２から出力される。
　図３（Ａ）は、画素回路ＧＣのタイミングチャートを示している。図３（Ａ）に示すように画素回路ＧＣは、露光期間ｔ０，ｔ４、ノイズ読出期間ｔ１、転送期間ｔ２、信号読出期間ｔ３というように、４つの期間がサイクリックに繰り返され、画素信号を出力する。
　具体的には、露光期間ｔ０は、前フレームの信号読出期間（図略）が終了すると、開始される。露光期間ｔ０においては、φＲＳＴがＨｉにされてリセットトランジスタＲＳＴがオンされ、φＶＳＥＮがＬｏにされて行選択トランジスタＳＥＬがオフされ、φＴＸがＨｉとＬｏとの中間の中間電位に設定され、転送トランジスタＴＸのゲートが少し開いた状態にされている。これにより、図７に示すように、光電変換素子ＰＤに蓄積される信号電荷が一定の値を超えるまでは、光電変換素子ＰＤには信号電荷が光量に対して線形的に蓄積される。一方、光電変換素子ＰＤに蓄積される信号電荷が一定の値を超えると、光電変換素子ＰＤには信号電荷の一部がＦＤに漏れつつ蓄積されるため、信号電荷は光量に対して対数的に蓄積される。
　また、露光期間ｔ０において、φＲＳＴはＨｉにされてＦＤがリセットされているため、ＦＤは光電変換素子ＰＤから漏れ出る信号電荷を排出する。そのため、露光期間ｔ０において、ＦＤの電圧信号のレベルは、常時、ＰＶＤＤに保持される。
　ノイズ読出期間ｔ１において、φＲＳＴがＬｏにされ、φＶＳＥＮがＨｉにされ、φＴＸがＬｏにされ、リセットトランジスタＲＳＴがオフ、行選択トランジスタＳＥＬがオン、転送トランジスタＴＸがオフにされる。
　これにより、転送トランジスタＴＸのゲートが閉じられた状態で、ＦＤのリセットレベルの電圧信号が、増幅トランジスタＳＦ及び行選択トランジスタＳＥＬによって読み出され、ノイズ信号として対応する列のカラムＡＤＣに出力される。このノイズ信号には、主にＦＤのリセット時に生じるｋＴＣノイズが含まれ、画素回路ＧＣ毎にばらついている。
　ここで、ノイズ読出期間ｔ１において、ＦＤのリセットレベルの電圧信号が、リセットトランジスタＲＳＴによりＦＤがリセットされていない状態で読み出されているため、画素回路ＧＣ毎にバラツキを有するＦＤのリセットレベルの電圧信号をノイズ信号として精度良く出力することができる。
　転送期間ｔ２において、φＲＳＴがＬｏ、φＶＳＥＮがＬｏ、φＴＸがＨｉにされ、リセットトランジスタＲＳＴがオフ、行選択トランジスタＳＥＬがオフ、転送トランジスタがオンされる。これにより、転送トランジスタＴＸのゲートが全開し、光電変換素子ＰＤに蓄積された信号電荷がＦＤに転送される。
　信号読出期間ｔ３において、φＲＳＴがＬｏ、φＶＳＥＮがＨｉ、φＴＸがＬｏにされ、ＦＤにより信号電荷が電圧信号に変換され、変換された電圧信号が増幅トランジスタＳＦ及び行選択トランジスタＳＥＬにより読み出され、ノイズ＋映像信号として対応する列のカラムＡＤＣに出力される。
　信号読出期間ｔ３が終了すると、次の露光期間ｔ４が開始され、次のフレームの映像信号を得るための露光処理が開始される。
　なお、後述するカラムＡＤＣは、相関二重サンプリングにより、ノイズ読出期間で読み出されたノイズ信号と信号読出期間で読み出されたノイズ＋映像信号との差分がとられ、ノイズ＋映像信号に含まれるノイズ成分が除去され、映像信号が抽出される。
　図３（Ｂ）は、図３（Ａ）のタイミングチャートに従って駆動される画素回路ＧＣの光電変換特性を示したグラフである。図３（Ｂ）において、縦軸は線形軸であり画素回路ＧＣから出力される映像信号を示し、横軸は対数軸であり光電変換素子ＰＤへの入射光強度を示している。
　このグラフから分かるように、変曲点Ｐ１を境に低輝度領域がリニア（線形）特性α１を有し、高輝度領域がログ（対数）特性α２を有していることが分かる。なお、図３（Ｂ）のグラフにおいて、リニア特性α１がカーブを描いて上昇し、ログ特性α２がほぼ直線状に上昇しているのは、横軸を対数軸としたからである。
　そして、点線の丸枠で囲った領域に示すように、ログ特性α２は高輝度側において直線的に変化せず、カーブを描いて変化しており、線形的に変化していることが分かる。
　これは、図３（Ａ）に示すノイズ読出期間ｔ１において、φＴＸがＬｏにされ、転送トランジスタＴＸのゲートが完全に閉じられるからである。
　すなわち、ノイズ読出期間ｔ１において転送トランジスタＴＸを完全にオフすると、ノイズ読出期間ｔ１といえども、光電変換素子ＰＤは露光を継続しているため、被写体が高輝度であれば、光電変換素子ＰＤは線形的に信号電荷を蓄積する。
　よって、高輝度の被写体を露光した場合、転送期間ｔ２が開始される直前において、光電変換素子ＰＤには、下層に線形的に蓄積された信号電荷と、中間層に対数的に蓄積された信号電荷と、上層に線形的に蓄積された信号電荷との３層の信号電荷が蓄積されることになる。これにより、この上層に線形的に蓄積された信号電荷が、図３（Ｂ）に示すように高輝度側に現れ、ログ特性α２の高輝度側が線形的に変化するのである。
　これを防止する場合、以下のように画素回路ＧＣを駆動することが好ましい。図４（Ａ）は、図２に示す画素回路ＧＣのタイミングチャートの変形例である。また、図４（Ｂ）は、図４（Ａ）に示すタイミングチャートに従って画素回路ＧＣを駆動させたときの光電変換特性を示したグラフである。なお、図４（Ａ）において、縦軸及び横軸は図３（Ａ）に示す縦軸及び横軸と同一である。
　図４（Ａ）に示すタイミングチャートと図３（Ａ）に示すタイミングチャートとの相違点は、ノイズ読出期間ｔ１と信号読出期間ｔ３とにある。
　すなわち、図４（Ａ）に示すノイズ読出期間ｔ１において、φＴＸは、露光期間ｔ０と同様、中間電位が継続して設定されている。そのため、転送トランジスタＴＸを中間電位で駆動すると、ノイズ読出期間ｔ１において、被写体が高輝度で露光されたとしても、光電変換素子ＰＤに蓄積される信号電荷はＦＤへと漏れ出ることになり、光電変換素子ＰＤは、対数的に信号電荷を蓄積する。
　つまり、高輝度の被写体が露光された場合、光電変換素子ＰＤには、下層に線形的に蓄積された信号電荷と、上層に対数的に蓄積された信号電荷との２層の信号電荷が蓄積されることになる。これにより、図４（Ｂ）に示すように、ログ特性α２は高輝度側においてもほぼ対数的に変化することになり、図３（Ｂ）に示すような、ログ特性α２の高輝度側でリニア特性が現れることを抑制することができる。
　また、図４（Ａ）のタイミングチャートにおいては、信号読出期間ｔ３においても、φＴＸは中間電位に設定されている。これにより、信号読出期間ｔ３においても、転送トランジスタＴＸはノイズ読出期間ｔ１と同一の中間電位で駆動されるため、ノイズ読出期間ｔ１及び信号読出期間ｔ３において、ＦＤの電圧信号のリセットレベルを等しくすることができる。
　図５は、リニアログ特性ではなくリニア特性で画素回路ＧＣを駆動させるときのタイミングチャートを示している。図５においても、図３（Ａ）、図４（Ａ）と同様、露光期間ｔ０、ノイズ読出期間ｔ１、転送期間ｔ２、信号読出期間ｔ３、露光期間ｔ４というように、４つの期間がサイクリックに繰り返され、画素信号が出力される。
　露光期間ｔ０において、φＴＸはＬｏとされ、転送トランジスタＴＸのゲートが完全に閉じられているため、光電変換素子ＰＤに蓄積された信号電荷は、ＦＤに漏れ出ることなく線形的に蓄積される。
　また、露光期間ｔ０において、転送トランジスタＴＸのゲートが完全に閉じられているため、光電変換素子ＰＤからＦＤへ信号電荷は漏れ出ない。よって、φＲＳＴは、露光期間ｔ０の全区間に渡ってＨｉとされておらず、ＦＤからリセットレベルの電圧信号を読み出す直前の露光期間ｔ０の一部の区間のみＨｉにされている。
　図６（Ａ）は画素回路ＧＣをリニア特性で駆動させたときの画素回路ＧＣのポテンシャル図を示している。図６（Ａ）は露光期間におけるポテンシャル図である。露光期間においては、転送トランジスタＴＸのゲートが閉じられているため、光電変換素子ＰＤには、入射光に対して信号電荷が線形的に蓄積されている。図６（Ａ）においては、光電変換素子ＰＤの飽和電荷量（以下、「ＱＰＤ」と記述する。）とＦＤの取扱電荷量（以下、「ＱＦＤ」と記述する。）とは、光電変換素子ＰＤで蓄積された信号電荷の全てをＦＤで受け止める必要があるため、ＱＰＤ＜ＱＦＤという関係が成り立つように画素回路ＧＣが設計されている。
　図６（Ｂ）は、ＱＰＤとＱＦＤとを説明するための画素回路ＧＣのポテンシャル図である。図６（Ｂ）に示すように、ＱＰＤは、光電変換素子ＰＤの容量（以下、「ＣＰＤ」と記述する。）、光電変換素子ＰＤの電圧振幅（以下、「ＶＰＤ」と記述する。）との積（＝ＣＰＤ・ＶＰＤ）で決定される。
　ここで、ＣＰＤ及びＶＰＤは、画素回路ＧＣの設計パラメータと製造パラメータとの両方で決定することができ、本実施の形態では、例えば、光電変換素子ＰＤの面積を調節して、ＣＰＤ及びＶＰＤを調節することで、ＱＰＤが決定されている。
　また、ＱＦＤは、ＦＤの容量（以下、「ＣＦＤ」と記述する。）とＦＤの電圧振幅（以下、「ＶＦＤ」と記述する）との積で決定される。ここで、ＣＦＤは、ＦＤの設計パラメータと製造パラメータとの両方で決定され、本実施の形態では、例えばＦＤの面積を調節することでＣＦＤを決定している。
　また、ＶＦＤは、ＦＤのリセットレベルＬＶ１と、転送トランジスタＴＸを全開した時の転送トランジスタＴＸのＦＤ側の電位ＬＶ２とから決定される。
　図６（Ｂ）では、ＱＰＤ＜ＱＦＤが成り立つように画素回路ＧＣが設計されている。ここでは、ＣＰＤ＜ＣＦＤとすることで、ＱＰＤ＜ＱＦＤが実現されている。埋め込み型の光電変換素子の場合、感度は主にＣＰＤではなく、ＣＦＤによって決定されている。そのため、ＣＰＤが大きくなるとＣＦＤも大きくしなければならなくなり、感度の低下が懸念される。
　特に、画素回路ＧＣのサイズが大きくなるとＣＰＤが大きくなってしまうため、それに合わせてＣＦＤも大きくしなければならなくなる。ＣＦＤが大きくなると、電子１個に対するＦＤの電圧の変化量が小さくなり、ＦＤでの電荷電圧変換係数が小さくなり、画素回路ＧＣ以降で発生するノイズに対して耐性が低下し、Ｓ／Ｎ比が悪化する。
　そこで、本実施の形態においては、画素回路ＧＣは、ＱＰＤ＞ＱＦＤの関係を満たすように設計されている。ここでは、ＣＰＤ＞ＣＦＤとすることで、ＱＰＤ＞ＱＦＤが実現されているものとする。
　図７（Ａ）は、ＱＰＤ＞ＱＦＤの関係を満たすように設計された画素回路ＧＣをリニアログ特性で駆動したときの露光期間におけるポテンシャル図を示している。露光期間において、φＴＸは中間電位に設定されているため、信号電荷は、一定の値以上蓄積されると、光電変換素子ＰＤからＦＤへと漏れつつ光電変換素子ＰＤに蓄積される。そのため、光電変換素子ＰＤには、入射光に対して線形的に蓄積された信号電荷ＬＲ１と、入射光に対して対数的に蓄積された信号電荷ＬＲ２との２層の信号電荷が積み重なって蓄積されている。
　図７（Ｂ）は、ＱＰＤ＞ＱＦＤの関係を満たすように設計された画素回路ＧＣをリニアログ特性で駆動したときの転送期間におけるポテンシャル図を示している。なお、本実施の形態で示すポテンシャル図は、上に向かうにつれて電位が低下しているものとする。図７（Ａ）に示すように、露光期間においてφＲＳＴは高電位に設定されているため、ＦＤはリセットトランジスタＲＳＴによりリセットされ、常にＰＶＤＤの電位を維持する。よって、露光期間において、光電変換素子ＰＤからＦＤに漏れ出る信号電荷はＰＶＤＤ側へと排出される。
　また、図７（Ａ）、（Ｂ）に示すように、ＣＦＤの幅は図６（Ａ）、（Ｂ）に比べて短く設計されており、ＱＦＤはＱＰＤよりも小さくなるように設計されていることが分かる。
　これにより、ＱＦＤ＞ＱＰＤに設計した場合に比べて、電荷電圧変換係数を増大させることができ、画素回路ＧＣ以降で発生するノイズに対して耐性が高くなり、Ｓ／Ｎ比を高くすることができる。
　図８は、リニア特性で駆動された画素回路ＧＣの光電変換特性を示したグラフであり、Ｇ１はＱＰＤ＜ＱＦＤの関係を満たすように設計された画素回路ＧＣにおける光電変換特性を示し、Ｇ２はＱＰＤ＞ＱＦＤの関係を満たすように設計された画素回路ＧＣにおける光電変換特性を示している。なお、図８において、縦軸は映像信号を示し、横軸は入射光強度を示している。
　グラフＧ２の傾きはグラフＧ１の傾きより大きくなっており、ＱＰＤ＞ＱＦＤ、つまり、ＣＰＤ＞ＣＦＤの関係を満たすように設計された画素回路ＧＣの感度は、ＱＰＤ＜ＱＦＤ、つまり、ＣＰＤ＜ＣＦＤの関係を満たすように設計された画素回路ＧＣの感度よりも高くなっていることが分かる。
　ここで、ＱＰＤ＞ＱＦＤの関係を満たす画素回路ＧＣの飽和レベルは、Ｇ２に示すようにＣＦＤで決まる。また、ＱＰＤ＜ＱＦＤの関係を満たす画素回路ＧＣの飽和レベルは、Ｇ１に示すようにＣＰＤで決まる。
　したがって、ＱＰＤ＞ＱＦＤ、つまり、ＣＰＤ＞ＣＦＤとなるように画素回路ＧＣを設計した場合のダイナミックレンジＤ２は、ＱＰＤ＜ＱＦＤ、つまり、ＣＰＤ＜ＣＦＤとなるように画素回路ＧＣを設計した場合のダイナミックレンジＤ１に比べて狭くなる。
　Ｇ２の場合、画素回路ＧＣはＣＰＤ＞ＣＦＤとなるように設計されているため、ＦＤは光電変換素子ＰＤで発生した信号電荷の全てを受け取ることができない。このため、ＱＰＤ＞ＱＦＤの画素回路ＧＣにおいて、飽和レベルはＣＦＤで決定されるのである。
　したがって、リニア特性で画素回路ＧＣを駆動した場合、ＣＰＤ＞ＣＦＤとすることで感度を高めることはできるが、同時にダイナミックレンジの低下を招いてしまう。
　しかしながら、本実施の形態の画素回路ＧＣは、リニアログ特性で駆動されている。図９は、ＣＰＤ＞ＣＦＤの関係を満たす画素回路ＧＣを、リニアログ特性で駆動した場合と、リニア特性で駆動させた場合との光電変換特性の比較図である。
　図９においては、Ｇ２１が画素回路ＧＣをリニア特性で駆動した場合の光電変換特性を示しており、Ｇ２２が画素回路ＧＣをリニアログ特性で駆動した場合の光電変換特性を示している。
　Ｇ２１，Ｇ２２は共に、ＣＰＤ＞ＣＦＤに設定されているため、低輝度領域の感度はどちらも同じリニア特性を有しており、図８のＧ１と比較して高感度になっていることが分かる。Ｇ２１では、リニア特性のみ有しているため、映像信号のレベルがＣＦＤにより定まる飽和レベルに直ぐに到達しており、ダイナミックレンジＤ２１が狭くなっていることが分かる。一方、Ｇ２２では、変曲点Ｐ１を境にリニア特性からログ特性に転じるため、映像信号のレベルがＣＦＤにより定まる飽和レベルには、直ぐには到達せず、ダイナミックレンジＤ２２が広くなっていることが分かる。
　したがって、ＣＰＤ＞ＣＦＤとして感度を高めたとしても、リニアログ特性で駆動させることで画素回路ＧＣのダイナミックレンジＤ２２を広くすることができる。
　このように、ＣＰＤ＞ＣＦＤとした場合でもリニアログ特性で画素回路ＧＣを駆動にすれば、低輝度領域での高感度は維持しつつ、広いダイナミックレンジを実現することができる。つまり、ＣＦＤを小さくし、かつリニアログ特性で駆動することによって、低輝度領域での感度の向上と、ダイナミックレンジの拡大とを両立することが可能になるのである。
　図１０は、図１に示すカラムＡＤＣアレイ部３を構成する１個のカラムＡＤＣの回路図を示している。カラムＡＤＣは、カラムアンプ１０（相関二重サンプリング部）、クランプ部２０、コンパレータ部３０、ＬＣＫラッチ回路４０、ラッチ部５０、逐次比較信号生成部６０、ＳＡレジスタ７０、ノイズレベル制限トランジスタ８０、及び暗電流除去部９０を備えている。
　図１０において、φＧａｉｎＡ，φＧａｉｎＢ，φＧａｉｎＣ，φＡＲＳＴ，φＣＬ，φＳＨ，φＣＭＰ，φＣＲＳＴ１，φＣＲＳＴ２は制御信号を示し、例えばタイミングジェネレータ６から出力される。また、ＶＲＡＭＰはランプ信号を示し、ランプジェネレータ９から出力される。
　カラムアンプ１０は、画素アレイ部１から出力された画素信号Ｖｉｄｅｏに対して、相関二重サンプリング処理を行いながら増幅処理を行い、画素信号Ｖｉｄｅｏからノイズ信号を除去する。
　具体的にはカラムアンプ１０は、オペアンプＡ１０と、コンデンサＣＡ，ＣＢ，ＣＣ，ＣＦ、及びスイッチＳＷＡ，ＳＷＢ，ＳＷＣ，ＳＷ１１を備えている。コンデンサＣＡ，ＣＢ，ＣＣは、オペアンプＡ１０のマイナス端子側にスイッチＳＷＡ，ＳＷＢ，ＳＷＣを介して接続されている。コンデンサＣＦは、オペアンプＡ１０の入出力端子間に設けられた帰還コンデンサである。
　スイッチＳＷＡは、コンデンサＣＡをオペアンプＡ１０に接続するためのスイッチであり、例えばφＧａｉｎＡ＝ＨｉのときオンしてコンデンサＣＡをオペアンプＡ１０のマイナス端子に接続し、φＧａｉｎＡ＝Ｌｏ（ローレベル）のときオフしてコンデンサＣＡをオペアンプＡ１０のマイナス端子から切り離す。スイッチＳＷＢ，ＳＷＣもスイッチＳＷＡと同様、コンデンサＣＢ，ＣＣをオペアンプＡ１０に接続するためのスイッチである。
　スイッチＳＷ１１は、コンデンサＣＦと並列接続され、φＡＲＳＴ＝Ｈｉのときオンし、φＡＲＳＴ＝Ｌｏのときオフし、カラムアンプ１０をリセットし、オペアンプＡ１０のマイナス端子とオペアンプＡ１０の出力端子との電位を所定のリセットレベル（以下、「ＶＯＰＡ」と記す。）にする。なお、オペアンプＡ１０のプラス端子には常にＶＯＰＡが印加されている。
　ここで、カラムアンプ１０は、スイッチＳＷＡ＝オンの場合、入力される信号をＣＡ／ＣＦの利得で増幅し、スイッチＳＷＢ＝オンの場合、入力される信号をＣＢ／ＣＦの利得で増幅し、スイッチＳＷＣ＝オンの場合、入力される信号をＣＣ／ＣＦの利得で増幅し、スイッチＳＷＡ，ＳＷＢ，ＳＷＣ＝オンの場合、入力される信号を（ＣＡ＋ＣＢ＋ＣＣ）／ＣＦの利得で増幅する。
　クランプ部２０は、カラムアンプ１０の出力端子側に設けられ、カラムアンプ１０から出力された信号であるＡＯＵＴの黒レベルを所定の定電圧であるクランプ電圧ＶＣＬに固定する。ここで、クランプ部２０は、スイッチＳＷ２１，ＳＷ２２、及びコンデンサＣ２１，Ｃ２２を備えている。スイッチＳＷ２１は一端がコンデンサＣ２１，Ｃｘを介して接地されると共に、コンデンサＣ２１を介してオペアンプＡ１０の出力端子に接続され、他端がクランプ電圧ＶＣＬを出力するクランプ電圧源（図略）に接続され、φＣＬ＝Ｈｉのときオンし、φＣＬ＝Ｌｏのときオフする。
　スイッチＳＷ２２は、一端がコンデンサＣ２１に接続され、他端がコンデンサＣ２２を介してコンパレータ部３０に接続され、φＳＨ＝Ｈｉのときオンして、カラムアンプ１０及びコンパレータ部３０間を接続し、φＳＨ＝Ｌｏのときオフして、カラムアンプ１０及びコンパレータ部３０間を遮断する。
　コンデンサＣｘは、一端がコンデンサＣ２１に接続され、他端が接地され、ＡＯＵＴを保持する。
　コンパレータ部３０は、スイッチＳＷ３１，ＳＷ３２、コンデンサＣ３１、及びコンパレータＡ３１，Ａ３２を備えている。
　スイッチＳＷ２３は、コンデンサＣ２２を介してコンパレータＡ３１のマイナス端子に接続され、他端にＶＲＡＭＰが入力され、φＣＭＰ＝Ｈｉになったときオンして、ＶＲＡＭＰをコンパレータＡ３１のマイナス端子に入力し、φＣＭＰ＝Ｌｏになったときオフして、ＶＲＡＭＰをコンパレータＡ３１のマイナス端子に入力しない。
　本実施の形態では、映像信号は上位４ビットの上位ビット群と下位１０ビットの下位ビット群とに分けてＡＤ変換される。そして、カラムＡＤＣは、上位ビット群を逐次比較型ＡＤ変換方式によりＡＤ変換し、下位ビット群を積分型ＡＤ変換方式によりＡＤ変換する。
　そのため、ＶＲＡＭＰは下位ビット群をＡＤ変換するために、例えば０～１０２３（＝２１０）の範囲で直線状に経時的に増大するランプ信号が採用される。
　スイッチＳＷ３１は、コンパレータＡ３１の入出力端子間に接続され、φＣＲＳＴ１＝Ｈｉのときオンし、φＣＲＳＴ１＝Ｌｏのときオフし、コンパレータＡ３１をリセットさせ、コンパレータＡ３１のマイナス端子とコンパレータＡ３１の出力端子との電位を所定のリセットレベル（以下、「ＶＯＰＣ」と記す。）にする。なお、コンパレータＡ３１のプラス端子には常にＶＯＰＣが印加されている。
　コンパレータＡ３１は、マイナス端子に入力される信号（以下、「ＣＩＮ」と記す。）をＶＯＰＣと比較し、ＣＩＮがＶＯＰＣを超えると、出力信号をローレベルに反転させ、ＣＩＮがＶＯＰＣを下回ると、出力信号をハイレベルに反転させる。
　スイッチＳＷ３２は、コンパレータＡ３２の入出力端子間に接続され、φＣＲＳＴ２＝Ｈｉのときオンし、φＣＲＳＴ２＝Ｌｏのときオフし、コンパレータＡ３２をリセットし、コンパレータＡ３２のマイナス端子とコンパレータＡ３２の出力端子との電位をリセットレベルであるＶＯＰＣにする。なお、コンパレータＡ３２のプラス端子には常にＶＯＰＣが印加されている。
　コンパレータＡ３２は、マイナス端子がコンデンサＣ３１を介してコンパレータＡ３１に接続され、コンパレータＡ３１からの出力信号がＶＯＰＣを超えると、出力信号（以下、「ＣＯＵＴ」と記す。）をＬｏに反転させ、コンパレータＡ３１からの出力信号がＶＯＰＣを下回ると、ＣＯＵＴをＨｉに反転させる。
　ＬＣＫラッチ回路４０は、上位ビット群のビットの値（＝Ｄ１～Ｄ４）を決定するための１ビットのラッチ回路である。具体的には、ＬＣＫラッチ回路４０は、図１１に示すように、上位ビット群の１つのビットの値を決定するための期間であるＴＳＡよりもＨｉの期間が短いφＬＣＫが入力され、φＬＣＫがＨｉの期間において、ＣＯＵＴの反転の有無を検出し、ＣＯＵＴが反転した場合は、現在ラッチしている値を反転させて、ＣＯＵＴが反転しない場合は、現在ラッチしている値を反転させない。そして、ＬＣＫラッチ回路４０は、φＬＣＫが例えばＬｏに切り替わると、現在ラッチしているビットの値をＬＯＵＴとして出力し、後段の対応するビットのラッチ回路５１にラッチさせる。
　例えば、ＬＣＫラッチ回路４０は、デフォルトで１の値をラッチしており、Ｄ１を決定するための１回目のＴＳＡにおいて、ＶＯＰＣが反転しない場合は、１をＤ１のラッチ回路５１にラッチさせ、ＶＯＰＣが反転した場合は、０をＤ１のラッチ回路５１にラッチさせる。
　また、ＬＣＫラッチ回路４０は、Ｄ２を決定するための２回目のＴＳＡにおいて、ＶＯＰＣが反転しない場合は、１の値をラッチしていれば、１をＤ２のラッチ回路５１にラッチさせ、０の値をラッチしていれば、０をＤ２のラッチ回路５１にラッチさせる。
　一方、ＬＣＫラッチ回路４０は、２回目のＴＳＡにおいて、ＶＯＰＣが反転した場合は、１の値をラッチしていれば１を反転させて０をラッチし、０をＤ２のラッチ回路５１にラッチさせ、０の値をラッチしていれば０を反転させて１をラッチし、１をＤ２のラッチ回路５１にラッチさせる。Ｄ３、Ｄ４についても同様にして、ＬＣＫラッチ回路４０は、ビットの値を決定する。
　次に、ＬＣＫラッチ回路４０を設けた理由について説明する。このＬＣＫラッチ回路４０を設けていない場合は、下記に示す不具合が起きる。
　上位ビットの値であるＤ１～Ｄ４は、逐次比較型で実行されるが、コンパレータ部３０に入力されるＣＩＮとＶＯＰＣとの大小関係に大差がない場合、ＣＯＵＴがＴＳＡの最後の方で変化するというような状況が起こり得る。
　コンパレータＡ３２の出力端子からラッチ部５０までの容量負荷と、コンパレータＡ３２の出力端子からＳＡレジスタ７０までの容量負荷とは等しくない。図１０ではコンパレータＡ３２の出力端子からＳＡレジスタ７０までの配線長は、コンパレータＡ３２の出力端子からラッチ部５０までの配線長よりも長いため、容量負荷が大きく、伝播遅延量も多い。
　もし、ＴＳＡの終了間際にＣＯＵＴがＨｉからＬｏに反転した場合、ＬＣＫラッチ回路４０がないとすると、コンパレータＡ３２及びラッチ部５０間の容量負荷は、コンパレータＡ３２及びＳＡレジスタ７０間の容量負荷よりも少ないので、ラッチ部５０には、ＣＯＵＴの反転が伝播されるが、ＳＡレジスタ７０にはＣＯＵＴの反転が伝播されない。
　これにより、例えば、ラッチ部５０のＤ１では０がラッチされているが、ＳＡレジスタ７０のＤ１では１がラッチされるという事態が発生し、ＳＡレジスタ７０とラッチ部５０とは、本来、同じ値をラッチする必要があるはずのところ、異なった値をラッチしてしまう。
　画素信号として外部に出力されるのは、ラッチ部５０にラッチされたデータなので、上記のケースでは、０が出力されるが、ＳＡレジスタ７０には１がラッチされる。そのため、カラムＡＤＣ内部ではＤ１＝１として処理されて、カラムアンプ１０に接続されるコンデンサＣ１～Ｃ４が決定されるが、外部に出力される画素信号は０であるため、出力画像に黒点ノイズが観測される虞がある。つまり、本来的には１が出力されるべきところを、０が出力されているため、出力画像には、周囲よりも暗く小さな、いわゆる黒点ノイズが現れる可能性がある。
　また、上記のケースとは逆にＴＳＡの最後でＣＯＵＴがＬｏからＨｉに反転し、ＳＡレジスタ７０に０がラッチされ、ラッチ部５０に１がラッチされたとすると、出力画像には、周囲よりも明るく小さな、いわゆる白点ノイズが観測されてしまう。
　そこで、上記問題を解決するために、ＬＣＫラッチ回路４０を設けた。すなわち、ＬＣＫラッチ回路４０はφＬＣＫで駆動され、図１１に示すようにφＬＣＫはＴＳＡよりもＨｉの期間が少し少し短いパルス信号であるため、ＴＳＡ終了間際でのＣＯＵＴの反転がＳＡレジスタ７０及びラッチ部５０に伝播されなくなり、ラッチ部５０及びＳＡレジスタ７０に同一の値をラッチさせることができる。その結果、上述の黒点ノイズや白点ノイズが出力画像に現れることを防止することができる。
　ラッチ部５０は、上位ビット群のビットの値（＝Ｄ１～Ｄ４）、下位ビット群の各ビットの値（＝Ｄ５～Ｄ１４）をラッチする１４個のラッチ回路５１を備えている。
　カウンタ１００は、例えば図１に示すタイミングジェネレータ６内に設けられた１０ビットのカウンタにより構成され、ＶＲＡＭＰのコンパレータ部３０への入力が開始されてから、ＣＩＮがＶＯＰＣに到達してＣＯＵＴが反転するまでの時間をカウントし、カウント値を、Ｄ５～Ｄ１４をラッチする１０個のラッチ回路５１にラッチさせる。
　逐次比較信号生成部６０は、逐次比較コンデンサとしてのコンデンサＣ１～Ｃ４、及びスイッチＳＡ１～ＳＡ４を備えている。コンデンサＣ１～Ｃ４は、上位ビット群の各ビットに対応し、それぞれレベルの異なる信号をカラムアンプ１０に出力する。具体的には、コンデンサＣ１～Ｃ４は、一端がスイッチＳＡ１～ＳＡ４を介して基準電圧（以下、「ＶＲＥＦ」と記す。）を出力する電圧源（図略）に接続され、他端がオペアンプＡ１０のマイナス端子に接続されている。
　本実施の形態では、コンデンサＣ１～Ｃ４は、それぞれ、上位ビット群の各ビットを最上位ビットから順にＤ１～Ｄ４とすると、Ｄ１～Ｄ４に対応している。
　ここで、ＫＧ・Ｓｉｇｎａｌ・（（ＣＡ＋ＣＢ＋ＣＣ）／ＣＦ）のダイナミックレンジをＷとすると（但し、ＫＧ＝Ｃ２１／（Ｃ２１＋Ｃ２２））、コンデンサＣ１～Ｃ４の容量はそれぞれ、例えばＫＧ・（Ｃ１／ＣＦ）・ＶＲＥＦ＝Ｗ／２、ＫＧ・（Ｃ２／ＣＦ）・ＶＲＥＦ＝Ｗ／４、ＫＧ・（Ｃ３／ＣＦ）・ＶＲＥＦ＝Ｗ／８、ＫＧ・（Ｃ４／ＣＦ）・ＶＲＥＦ＝Ｗ／１６となるように設定されている。そして、Ｄ１～Ｄ４が１か０かを決める閾値をそれぞれＴＨ１～ＴＨ４とすると、ＴＨ１＝Ｗ／２、ＴＨ２＝Ｗ／４、ＴＨ３＝Ｗ／８、ＴＨ４＝Ｗ／１６となる。
　スイッチＳＷ１～ＳＷ４は、それぞれ、φＳＡ１～φＳＡ４＝ＨｉのときオンしてＣ１～Ｃ４をＶＲＥＦに接続し、φＳＡ１～φＳＡ４＝ＬｏのときオフしてＣ１～Ｃ４を接地端子（Ｇｒｏｕｎｄ）に接続する。ここで、φＳＡ１～φＳＡ４は、ＳＡレジスタ７０により出力される。
　ＳＡレジスタ７０は、コンデンサＣ１～Ｃ４とカラムアンプ１０との接続関係を逐次切り替えて、コンパレータ部３０から出力されるＬＯＵＴを基に、逐次比較型ＡＤ変換方式により映像信号の上位ビットの値（Ｄ１～Ｄ４）を決定する。
　ここで、ＳＡレジスタ７０は、コンデンサＣ１～Ｃ４を、容量の大きい順番でカラムアンプ１０に逐次に接続し、コンデンサＣ１～Ｃ４のうちのある１つのコンデンサをカラムアンプ１０に接続したときのＬＯＵＴの反転の有無に基づいて、当該１つのコンデンサのカラムアンプ１０への接続を維持するか否かを決定すると共に、当該１つのコンデンサに対応するビットの値を決定する。
　具体的には、ＳＡレジスタ７０は、コンデンサＣ１をカラムアンプ１０に接続し、ＬＯＵＴが反転しない場合、Ｄ１＝１をラッチして、φＳＡ１＝Ｈｉを維持する。一方、ＳＡレジスタ７０は、コンデンサＣ１をカラムアンプ１０に接続し、ＬＯＵＴが反転した場合、Ｄ１＝０をラッチして、φＳＡ１＝Ｌｏに切り替える。
　そして、ＳＡレジスタ７０は、コンデンサＣ２～Ｃ４を逐次カラムアンプ１０に接続し、ある１つのコンデンサを接続したときのＬＯＵＴが反転した場合、当該１つのコンデンサに対応するビットの値を１つ上位のビットの値と逆の値でラッチすると共に、当該１つのコンデンサに対応するビットとして１をラッチした場合は、当該１つのコンデンサのカラムアンプ１０への接続を維持し、当該１つのコンデンサに対応するビットとして０をラッチした場合は、当該１つのコンデンサのカラムアンプ１０への接続を遮断する。
　つまり、ＳＡレジスタ７０は、ＬＣＫラッチ回路４０と同様に動作して、ラッチしているＤ１～Ｄ４の値に応じて、スイッチＳＷ１～ＳＷ４をオン・オフさせる。
　ノイズレベル制限トランジスタ８０は、例えば、ゲートに駆動信号であるφＣＬＩＰが入力され、ドレインにＶＤＤが入力され、ソースがカラムアンプ１０の入力側に接続されたｎＭＯＳトランジスタにより構成されている。そして、ノイズレベル制限トランジスタ８０は、図１１に示すように、ノイズ読出期間において、中間電位に設定されたφＣＬＩＰにより駆動され、超高輝度な被写体を露光したときに発生する白黒反転現象を抑制する。
　ここで、白黒反転現象とは、超高輝度な被写体を露光した時にＦＤのリセットが上手くいかずに、本来、高電位であるはずのノイズ信号のレベルが下がってしまい、相関二重サンプリング処理により得られる映像信号が低くなり、明るく再現されるはずの超高輝度な被写体が暗く再現されてしまう現象である。
　ノイズ読出期間においては、転送トランジスタＴＸは完全にオフ又は中間電位で駆動されているといえども、光電変換素子ＰＤは露光を継続しているため、超高輝度の被写体を露光すると、ＦＤには光電変換素子ＰＤから信号電荷が流れ込む。この場合、ノイズ読出期間において読み出されるノイズ信号のレベルが、想定されるレベルよりも大きく低下してしまう。そのため、このレベルが低下したノイズ信号を用いて相関二重サンプリング処理を行うと、超高輝度の被写体が暗く再現され、白黒反転現象が発生してしまうのである。
　ここで、φＣＬＩＰはタイミングジェネレータ６から出力され、完全にＨｉにはならず、タイミングジェネレータ６内のレジスタに予め格納された設定値にしたがって決定される中間電位でノイズレベル制限トランジスタ８０を駆動する。なお、φＣＬＩＰは、図１に示すタイミングジェネレータ６のレジスタに格納された設定値がＤＡＣ７によりアナログ信号に変換されることで生成される。
　φＣＬＩＰが完全にＨｉになってしまうと、ノイズ信号はＶＤＤのレベルとなってしまい、ＦＤのリセットレベルが全く考慮されずにノイズ信号が読み出されてしまい、カラムアンプ１０は、相関二重サンプリングができなくなってしまう。そこで、φＣＬＩＰのパルス高をＨｉレベルよりも低い中間電位に設定することで、ＦＤのリセットレベルが考慮されたノイズ信号をカラムアンプ１０に入力することが可能となる。
　ここで、φＣＬＩＰのパルス高は、白黒反転現象が起こらないような通常の輝度範囲の被写体を露光した場合に画素回路ＧＣから出力されるレベルの高いノイズ信号が、ノイズレベル制限トランジスタ８０によってリセットされないようなレベルであって、白黒反転現象が発生する超高輝度の被写体を露光した場合に画素回路ＧＣから出力されるレベルの低いノイズ信号が、ノイズレベル制限トランジスタ８０によってリセットされるような予め定められたレベルに設定されている。つまり、ノイズ信号のレベルが一定の値以上の場合は、そのノイズ信号がそのままカラムアンプ１０へと入力され、ノイズ信号のレベルが一定の値以下になると、そのノイズ信号のレベルがノイズレベル制限トランジスタ８０によって上昇されてカラムアンプ１０へと入力される。
　これにより、超高輝度時に低下したノイズ信号を使用することなく、ノイズレベル制限トランジスタ８０により一定の値に上昇された高電位のノイズ信号が使用されるため、相関二重サンプリング処理により発生する白黒反転を抑制することできる。
　なお、設定値を複数用意しておき、例えば被写体の輝度に応じて、これら複数の設定値の中から適切な設定値が選択されるように、ノイズレベル制限トランジスタ８０を駆動するための中間電位を適宜選択できるように構成してもよい。
　暗電流除去部９０は、信号読出期間において、ノイズ＋映像信号に含まれる暗電流成分を除去するためのオフセット信号をカラムアンプ１０に入力する。ここで、暗電流除去部９０は、スイッチＳＷ５と、コンデンサＣ５とを備えている。スイッチＳＷ５は一端にオフセット信号を生成するための制御信号であるＶＯＦＳＴが入力され、他端はコンデンサＣ５を介してオペアンプＡ１０のマイナス端子に接続されている。
　ここで、ＶＯＦＳＴは、タイミングジェネレータ６により設定された設定値が、ＤＡＣ７によりアナログ信号に変換されることで生成される。また、φＯＦＳＴは、タイミングジェネレータ６の制御の下、ＤＡＣ７を介してカラムＡＤＣに出力される。
　画素アレイ部１の環境温度が上昇して光電変換素子ＰＤの暗電流が増加すると、ノイズ＋映像信号のノイズ成分には暗電流成分が含まれ、ノイズ＋映像信号のノイズ成分は、ノイズ信号に比べて、暗電流成分だけレベルが低下する。ここで、ノイズ信号に暗電流成分が含まれないのは、ノイズ読出期間においては、転送トランジスタＴＸのゲートは閉じられており、ＦＤには光電変換素子ＰＤから暗電流による信号電荷が流れ込まないからである。そのため、暗い被写体を露光したにもかかわらず、暗い被写体が出力画像に明るく再現されてしまう。
　例えば、カラムＡＤＣに入力される画素信号の入力レンジを１．０Ｖとすると、暗電流成分が０．２Ｖの場合、残りの０．８Ｖを用いて映像信号をＡ／Ｄ変換する必要がある。そこで、暗電流除去部９０にて、相関二重サンプリング処理が実行される前に、ノイズ＋映像信号から暗電流成分を引き算し、暗電流成分が増加した場合でも画素信号の入力レンジをフルに使用することを実現している。
　図１１に示すようにφＯＦＳＴは、信号読出期間（Ｎｏｉｓｅ＋Ｓｉｇｎａｌ）内の上位Ａ／Ｄ変換期間の開始時刻からＶＲＡＭＰの入力が開始される時刻Ｔ５までの期間にＨｉとなっている。
　φＯＦＳＴがＨｉになると、スイッチＳＷ５がオンされ、オペアンプＡ１０のマイナス端子はＶＯＦＳＴ・（Ｃ５／ＣＦ）だけ電位が上昇する。オペアンプＡ１０のマイナス端子の電位が上昇すると、オペアンプＡ１０の出力端子の電位であるＡＯＵＴは、ＶＯＦＳＴ・（Ｃ５／ＣＦ）だけ低下する。
　暗電流除去部９０の動作を簡単に説明すると、φＯＦＳＴがＨｉの期間に常にＡＯＵＴを押し下げて、ＡＯＵＴから暗電流成分を除去する動作と言える。
　このようにＶＯＦＳＴとＣ５、ＣＦによって、ノイズ＋映像信号から暗電流成分を除去することが可能になる。ここで、暗電流除去部９０はカラムアンプ１０の入力側に接続されており、Ａ／Ｄ変換される前のアナログの状態のノイズ＋映像信号に対して処理を行っている。そのため、上述のように暗電流成分が０．２Ｖあったとしても、ノイズ＋映像信号から０．２Ｖ分の暗電流成分がオフセットされるようにＶＯＦＳＴを調整することで、画素信号の入力レンジの０．２Ｖ分の損を解消することができる。
　なお、タイミングジェネレータ６は、温度センサ８により検出された温度データに従って、ＶＯＦＳＴを規定するための設定値を定めればよい。この場合、温度とＶＯＦＳＴとの関係を定める予め定められた関数を用いて、温度データの値に応じたＶＯＦＳＴの値を決定すればよい。また、タイミングジェネレータ６は、例えば、画素アレイ部１の温度が上昇し、暗電流の影響が無視できなくなるようになった場合のみ暗電流除去部９０を駆動させ、それ以外の場合は暗電流除去部９０を駆動させないようにしてもよい。
　次に、図１０に示すカラムＡＤＣの動作について説明する。図１１は、カラムＡＤＣの動作を示すタイミングチャートである。以下のタイミングチャートでは、ＳＷＡ，ＳＷＢがオンされ、コンデンサＣＡ，ＣＢがオペアンプＡ１０に接続され、コンデンサＣＣはオペアンプＡ１０に接続されていないものとする。
　まず、垂直信号線Ｌ１に画素回路ＧＣからのノイズ信号Ｎｏｉｓｅが画素信号Ｖｉｄｅｏとして出力されると、φＡＲＳＴ、φＣＬ、φＣＲＳＴ１、φＣＲＳＴ２、φＣＬＩＰ、φＳＨが一定期間Ｈｉにされ、カラムアンプ１０、クランプ部２０、コンパレータ部３０がリセットされる。
　次に、ノイズ信号Ｎｏｉｓｅが、コンデンサＣＡ，ＣＢでサンプルホールドされる。
　次に、画素アレイ部１から垂直信号線Ｌ１を介して、ノイズ＋映像信号（Ｎｏｉｓｅ＋Ｓｉｇｎａｌ）が画素信号Ｖｉｄｅｏとして出力される。
　ここで、ノイズ＋映像信号は、ノイズ信号よりもノイズ＋映像信号に含まれる映像成分だけ低電位である。そして、画素信号Ｖｉｄｅｏが映像成分だけ低下すると、カラムアンプ１０の出力信号であるＡＯＵＴは、映像成分（Ｓｉｇｎａｌ）の大きさに従って、ＶＯＰＡからＳｉｇｎａｌ・（（ＣＡ＋ＣＢ）／ＣＦ）だけ増大する。
　また、クランプ部２０のゲインＫＧがＫＧ＝Ｃ２１／（Ｃ２１＋Ｃ２２）であるため、ＣＩＮはＶＯＰＣからＫＧ・Ｓｉｇｎａｌ・（（ＣＡ＋ＣＢ）／ＣＦ）だけ増大する。このとき、コンパレータ部３０は、ＣＩＮ＞ＶＯＰＣとなるため、ＣＯＵＴをＨｉに反転させる。
　次に、φＳＡ１＝Ｈｉになり、カラムアンプ１０にコンデンサＣ１が接続され、カラムアンプ１０に入力される電位がＶＲＥＦ・Ｃ１だけが上昇し、ＡＯＵＴはＶＲＥＦ・（Ｃ１／ＣＦ）だけ低下する。これに伴って、ＣＩＮはＫＧ・ＶＲＥＦ・（Ｃ１／ＣＦ）＝ＴＨ１だけ低下してレベルＶＬ１となる（期間Ｔ１）。
　このとき、ＳＡレジスタ７０は、ＣＩＮ＞ＶＯＰＣであり、ＣＯＵＴが反転しないため、φＳＡ１＝Ｈｉを維持し、Ｄ１＝１をラッチする（期間Ｔ１）。すなわち、ＳＡレジスタ７０は、初期のＣＩＮ（＝ＫＧ・Ｓｉｇｎａｌ・（ＣＡ＋ＣＢ）／ＣＦ）とＤ１の閾値であるＴＨ１（＝ＫＧ・ＶＲＥＦ・（Ｃ１／ＣＦ））とを比較し、ＣＩＮ＞ＴＨ１であるため、φＳＡ１＝Ｈｉを維持し、Ｄ１＝１にする。
　また、期間Ｔ１のφＬＣＫがＨｉの期間において、ＬＣＫラッチ回路４０は、ＣＩＮ＞ＶＯＰＣであり、ＣＯＵＴが反転しないため１をラッチする。そして、Ｄ１のラッチ回路５１は、ＬＣＫラッチ回路４０に１がラッチされたため、１をラッチする。これにより、Ｄ１＝１が決定される。
　次に、φＳＡ１＝Ｈｉの状態で、φＳＡ２＝Ｈｉにされ、カラムアンプ１０にコンデンサＣ２が接続される。これにより、ＣＩＮがレベルＶＬ１からＫＧ・ＶＲＥＦ・（Ｃ２／ＣＦ）＝ＴＨ２だけ低下し、ＣＩＮ＜ＶＰＯＣとなり、ＣＯＵＴがＨｉからＬｏに反転するため、ＳＡレジスタ７０は、φＳＡ２＝Ｌｏに戻してコンデンサＣ２をカラムアンプ１０から切り離し、Ｄ２＝０をラッチする（期間Ｔ２）。
　すなわち、ＳＡレジスタ７０は、初期のＣＩＮから期間Ｔ１によってＴＨ１が差し引かれたα（＝初期のＣＩＮ－ＴＨ１）とＤ２の閾値であるＴＨ２（＝ＫＧ・ＶＲＥＦ・（Ｃ２／ＣＦ）とを比較し、初期のＣＩＮ－ＴＨ１＜ＴＨ２なので、φＳＡ２＝Ｌｏに戻して、Ｄ２＝０をラッチする。
　また、期間Ｔ２のφＬＣＫがＨｉの期間において、ＬＣＫラッチ回路４０は、ＣＩＮ＜ＶＯＰＣとなり、ＣＯＵＴが反転するため、Ｄ２＝０をラッチする。そして、Ｄ２のラッチ回路５１は、ＬＣＫラッチ回路４０に０がラッチされたため、０をラッチする。これにより、Ｄ２＝０が決定される。
　次に、ＳＡレジスタ７０は、φＳＡ１＝Ｈｉ、φＳＡ２＝Ｌｏの状態で、φＳＡ３＝Ｈｉにし、コンデンサＣ３をカラムアンプ１０に接続する。これにより、ＣＩＮがレベルＶＬ１からＫＧ・ＶＲＥＦ・（Ｃ３／ＣＦ）＝ＴＨ３だけ低いレベルまで上昇するが、ＣＩＮ＜ＶＰＯＣであり、ＣＯＵＴがＬｏを維持するため、ＳＡレジスタ７０は、φＳＡ３をＬｏに戻して、Ｄ３＝０をラッチする（期間Ｔ３）。
　すなわち、ＳＡレジスタ７０は、β＝ＴＨ２－（初期のＣＩＮ－ＴＨ１）とγ（＝ＴＨ２－ＴＨ３）とを比較し、ＴＨ２－（初期のＣＩＮ－ＴＨ１）＞ＴＨ２－ＴＨ３ということは、初期のＣＩＮ－ＴＨ１＜ＴＨ３ということなので、Ｄ３＝０とし、φＳＡ３＝Ｌｏに戻す。なお、ＴＨ３はＤ３の閾値でありＴＨ３＝ＫＧ・ＶＲＥＦ・（Ｃ３／ＣＦ））である。
　また、期間Ｔ３のφＬＣＫがＨｉの期間において、ＬＣＫラッチ回路４０は、ＣＩＮ＜ＶＯＰＣが維持され、ＣＯＵＴが反転しないため、Ｄ３＝０をラッチする。そして、Ｄ３のラッチ回路５１は、ＬＣＫラッチ回路４０に０がラッチされたため、０をラッチする。これにより、Ｄ３＝０が決定される。
　次に、ＳＡレジスタ７０は、φＳＡ１＝Ｈｉ、φＳＡ２＝Ｌｏ、φＳＡ３＝Ｌｏの状態で、φＳＡ４＝Ｈｉにし、コンデンサＣ４をカラムアンプ１０に接続する。これにより、ＣＩＮがレベルＶＬ１からＫＧ・ＶＲＥＦ・（Ｃ４／ＣＦ）だけ低いレベルであるＶＬ２まで上昇し、ＣＩＮ＞ＶＰＯＣとなり、ＣＯＵＴがＬｏからＨｉに反転するため、ＳＡレジスタ７０は、φＳＡ４＝Ｈｉを維持して、Ｄ４＝１をラッチする（期間Ｔ４）。
　すなわち、ＳＡレジスタ７０は、ＴＨ３－（初期のＣＩＮ－ＴＨ１）とＴＨ３－ＴＨ４とを比較し、ＴＨ３－（初期のＣＩＮ－ＴＨ１）＜ＴＨ３－ＴＨ４ということは、初期のＣＩＮ－ＴＨ１＞ＴＨ４ということなので、Ｄ４＝１とし、φＳＡ４＝Ｈｉを維持する。なお、ＴＨ４はＤ４の閾値でありＴＨ４＝ＶＲＥＦ・（Ｃ４／ＣＦ））である。
　また、期間Ｔ４のφＬＣＫがＨｉの期間において、ＬＣＫラッチ回路４０は、ＣＩＮ＞ＶＯＰＣとなり、ＣＯＵＴが反転するため、Ｄ４＝１をラッチする。そして、Ｄ４のラッチ回路５１は、ＬＣＫラッチ回路４０に１がラッチされたため、１をラッチする。これにより、Ｄ４＝１が決定される。
　以上により上位ビット群のＡＤ変換期間が終了し、Ｄ１～Ｄ４＝１，０，０，１とされる。この時点において、レベルがＶＬ２のＣＩＮはコンデンサＣ２２で保持されている。
　次に、φＣＲＳＴ１，φＣＲＳＴ２が一定期間Ｈｉにされ、コンパレータＡ３１，Ａ３２がリセットされ、ＣＯＵＴ＝ＶＯＰＣにされる。
　次に、φＳＨ＝Ｌｏとなりコンパレータ部３０及びクランプ部２０間が遮断され、φＣＭＰ＝ＨｉとなりＶＲＡＭＰがコンパレータ部３０へ入力され、コンデンサＣ２２に保持されたレベルＶＬ２のＣＩＮにＶＲＡＭＰが重畳され、ＣＩＮがＶＬ２からＶＲＡＭＰの初期レベルに応じてレベルΔＶａだけ低下する（時刻Ｔ５）。これにより、ＣＩＮ＜ＶＯＰＣとなり、ＣＯＵＴがＶＯＰＣからＬｏに反転する。また、時刻Ｔ５において、カウンタ１００は、カウント動作を開始する。
　次に、ＣＩＮがＶＯＰＣのレベルを超えると（時刻Ｔ６）、ＣＯＵＴはＬｏからＨｉに反転する。そして、カウンタ１００は、カウント動作を停止し、時刻Ｔ６におけるカウント値をＤ５～Ｄ１４のラッチ回路５１にラッチする。これにより、下位ビット群の各ビットの値が決定される。
　図１２（Ａ）は本発明の実施の形態による固体撮像装置が１フレームの画素信号を読み出すときのタイミングチャートを示している。図１２（Ａ）において１フレームは、１Ｈ期間～５２５Ｈ期間までの５１２個のＨ期間で構成されている。ここで、Ｈ期間は、固体撮像装置から１行分の映像信号が出力されるのに要する期間である。また、ＶＤは１枚の映像信号の読み出しタイミングを決定する垂直同期信号を示し、ＨＤは１行の映像信号の読み出しタイミングを決定する水平同期信号を示している。
　画素アレイ部１の総行数を５１２Ｈとした場合、固体撮像装置は、２Ｈ期間から５１３Ｈ期間までの５１２個のＨ期間において、５１２行分の映像信号を出力する。残りの５１４Ｈ期間から５２５Ｈ期間までの１２個のＨ期間は、Ｖブランク期間となるが、このＶブランク期間において、被写体の情報とは関係のない固体撮像装置の補正データを出力しても問題はない。
　そこで、本実施の形態では、５１４Ｈ期間から５１８Ｈ期間までの５個のＨ期間を、カラムＡＤＣの補正データ出力期間としている。
　カラムＡＤＣは図１０に示すように、コンデンサＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５の５つのコンデンサとコンデンサＣＦとの容量値の比によって、Ａ／Ｄ変換を行ったり、暗電流成分を除去したりしている。ここで、これらのコンデンサの容量値は、各列のカラムＡＤＣにおいて別々の値を有しており、列毎にばらついている。
　これらのコンデンサの容量値が列毎にばらついていると、カラムアンプ１０のゲインが列毎にバラつくと共に、暗電流除去部９０によるオフセット量が列毎にばらついてしまう。そうすると、出力画像に例えば縦筋ノイズが現れ、画質の劣化を招いてしてしまう。
　そこで、本実施の形態では、図１２（Ａ）に示すように、各列のカラムＡＤＣを構成するコンデンサＣ１～Ｃ５の容量値のバラツキを補正するために使用される測定データを、５１４Ｈ期間から５１８Ｈ期間までの５個のＨ期間にかけて出力している。
　具体的には、カラムアンプ１０の入力側に定電圧源を設ける。そして、５１４Ｈ期間において、定電圧源が、コンデンサＣ１～Ｃ５のうち、コンデンサＣ５のみがカラムアンプ１０に接続されるような疑似画素信号をカラムアンプ１０に入力する。そして、カラムＡＤＣは、その時、ラッチ部５０にラッチされる値を測定データとして出力する。
　次に、５１５Ｈ期間において、定電圧源が、コンデンサＣ１～Ｃ５のうち、コンデンサＣ４のみがカラムアンプに接続されるような疑似画素信号をカラムアンプに入力する。そして、カラムＡＤＣは、その時、ラッチ部５０にラッチされる値を測定データとして出力する。
　同様にして、５１６Ｈ期間ではコンデンサＣ３、５１７Ｈ期間ではコンデンサＣ２、５１８Ｈ期間ではコンデンサＣ１がカラムアンプ１０に接続されるような疑似画素信号を定電圧源がカラムＡＤＣに出力し、カラムＡＤＣは、その時、ラッチ部５０にラッチされる値を測定データとして出力する。
　そして、画像処理部１４は、これらの測定データを用いて、コンデンサＣ１～Ｃ５の容量値の列毎のバラツキが除去されるように、固体撮像素子から出力されたデジタルの映像信号を補正すればよい。これにより、縦筋状のノイズを抑制することができる。
　図１２（Ｂ）は、図１２（Ａ）のタイミングチャートに従って、固体撮像素子から出力される１画素のデジタルの映像信号である画素データを１枚の画像のようにして配列したときの配列マップを示している。この配列マップに示すように、中央部には、被写体を露光して得られた画素データが配列された有効画素エリアが位置している。有効画素部の左右、上下の周囲には、遮光画素から出力された画素データが配列された遮光画素エリアが位置している。また、右側の遮光画素エリアの外側、すなわち、最右列には温度センサ８により出力された温度データからなる温度データエリアが位置している。以上の遮光画素エリア、有効画素エリア、及び温度データエリアは、１～５１２行目に位置している。
　そして、５１３行目から５１７行目の５行において、各列のカラムＡＤＣから出力された測定データが配列された測定データエリアが位置している。
　図１３（Ａ）～（Ｆ）は、画素アレイ部１における各画素回路ＧＣに取り付けられたカラーフィルタの配列パターンを示している。もちろん、画素アレイ部１にカラーフィルタを取り付けない場合は、本固体撮像装置は、モノクロセンサとなる。
　図１３（Ａ）の配列パターンはＲＧＢの原色ベイヤー配列である。図１３（Ｂ）の配列パターンはＣＭＹの補色ベイヤー配列である。図１３（Ｃ）の配列パターンはＲ，Ｇ，Ｂに加えてカラーフィルタが取り付けられていないホワイト（Ｗ）を加えた配列パターンである。図１３（Ｄ）は、イエロー（Ｙｅ）、Ｒ、赤外光（ＩＲ）、及びホワイト（Ｗ）の配列パターンである。図１３（Ｅ）は、イエロー（Ｙｅ）、ホワイト（Ｗ）、Ｇからなる配列パターンである。図１３（Ｆ）は、イエロー（Ｙｅ）、ホワイト（Ｗ）、Ｒ、からなる配列パターンである。
　図１３（Ｄ）に示すように、本来カラー画像の際には不要となる赤外光を使用した配列パターンにおいては、更なる感度の向上が期待できる。
　また、露光期間中に転送トランジスタＴＸを中間電位で駆動させてリニアログ特性を実現するＣＭＯＳの固体撮像装置においては、下記の問題がある。図１４（Ａ）は、比較例における画素回路ＧＣのレイアウト図を示し、図１４（Ｂ）は本実施の形態における画素回路ＧＣのレイアウト図を示している。
　ＣＭＯＳの固体撮像装置における画素回路ＧＣは、受光部の開口率を稼ぐために、通常は、図１４（Ａ）に示すように転送トランジスタＴＸのゲート長Ｌが極力短くなるように設計されている。このように、ゲート長を極力短くなるように設計すると、ショートチャネル効果が発生する可能性がある。ショートチャネル効果とは、ゲート下のチャネルのソース端、ドレイン端に生じる空乏層の厚みがチャネル長に対して無視できないぐらいの大きさとなり、実効的なチャネル長が短くなり、トランジスタのスイッチング性能の劣化や、閾値値電圧の極端な低下をもたらす現象のことを指す。
　リニアログ特性の画素回路ＧＣでは、動作原理としてサブスレッショルド特性が利用されている。ショートチャネル効果によって発生する転送トランジスタＴＸのスイッチング特性の劣化や、閾値電圧の低下は、サブスレッショルド特性に大きく影響する。そのため、製造ばらつきによって、サブスレショルド特性がばらつくと、光電変換特性、特にログ領域での光電変換特性が画素毎の大きくばらついてしまう。
　そこで、図１４（Ｂ）に示すように、受光部の開口率を犠牲にしてでもゲート長Ｌを長めに設計する。これにより、ショートチャネル効果の発生が抑制され、光電変換特性のばらつきを低減させることができる。
　このように、本実施の形態による固体撮像装置によれば、ＦＤの取扱電荷量は、光電変換素子ＰＤの飽和電荷量よりも小さく設定されている。よって、ＦＤの取扱電荷量を小さくして、ＦＤにおける電荷電圧変換係数を増大させることが可能となり、画素回路ＧＣの感度を向上させることができる。
　また、画素回路ＧＣは変曲点を境に線形特性と対数特性とを含む光電変換特性を有しているため、ＦＤの取扱電荷量を小さくしたとしても、ダイナミックレンジの低下を抑制することができる。
　上記固体撮像装置の技術的特徴を下記にまとめる。
　（１）本発明の一局面による固体撮像装置は、ＣＭＯＳ型の固体撮像装置であって、変曲点を境に線形特性と対数特性とを含む光電変換特性を有する複数の画素回路を含み、前記画素回路は、被写体を露光して信号電荷を蓄積する光電変換素子と、前記光電変換素子により蓄積された信号電荷を電圧信号に変換するフローティングディフュージョンとを含み、前記フローティングディフュージョンは、取扱電荷量が前記光電変換素子の飽和電荷量よりも小さく設定されている。
　この構成によれば、フローティングディフュージョンの取扱電荷量は、光電変換素子の飽和電荷量よりも小さく設定されている。よって、フローティングディフュージョンの取扱電荷量を小さくして、フローティングディフュージョンにおける電荷電圧変換係数を増大させることが可能となり、画素回路の感度を向上させることができる。
　また、画素回路は変曲点を境に線形特性と対数特性とを含む光電変換特性を有しているため、フローティングディフュージョンの取扱電荷量を小さくしたとしても、ダイナミックレンジの低下を抑制することができる。ここで、取扱電荷量は、フローティングディフュージョンが蓄積することのできる最大の電荷量を指す。
　（２）前記画素回路は、前記光電変換素子により蓄積された信号電荷を前記フローティングディフュージョンに転送する転送トランジスタを含み、露光期間において、前記転送トランジスタを中間電位で駆動させる制御部を更に備えることが好ましい。
　この構成によれば、露光期間において、転送トランジスタが中間電位で駆動されるため、光電変換素子に蓄積される信号電荷は、一定の量を超えると、フローティングディフュージョンに漏れ出ることになる。これにより、高輝度の被写体を露光した場合、光電変換素子に蓄積される信号電荷は、光量に応じて対数的に増大することになる。一方、低輝度の被写体を露光した場合、光電変換素子に蓄積される信号電荷は、フローティングディフュージョン側に漏れ出ない。そのため、低輝度の被写体を露光した場合、光電変換素子に蓄積される信号電荷は、光量に応じて線形的に増大することになる。そのため、変曲点を境に、低輝側が線形特性、高輝度側が対数特性となるリニアログ特性を有する画素回路を実現することができる。
　（３）前記画素回路の温度を検出する温度検出部を更に備え、前記制御部は、前記温度検出部により検出された温度に基づいて、各画素回路における前記変曲点の変動が抑制されるように、前記中間電位を変更することが好ましい。
　この構成によれば、画素回路の温度変化に起因する変曲点の変動を抑制することができる。
　（４）前記画素回路は、複数種類存在し、前記制御部は、前記画素回路の種類に応じて予め定められた中間電位を生成し、前記転送トランジスタは、前記制御部により、自身が属する画素回路の種類に応じた中間電位によって駆動されることが好ましい。
　この構成によれば、画素回路の種類に応じて好ましい変曲点を適宜設定することができる。
　（５）前記画素回路は、前記フローティングディフュージョンをリセットするリセットトランジスタと、前記フローティングディフュージョンの電圧信号を画素信号として出力する行選択トランジスタとを含み、前記制御部は、露光期間において、前記リセットトランジスタをオンにして前記フローティングティフュージョンをリセットし、前記露光期間に続くノイズ読出期間において、前記リセットトランジスタをオフにし、前記転送トランジスタをオフにし、かつ、前記行選択トランジスタをオンにすることが好ましい。
　この構成によれば、ノイズ読出期間において、リセットトランジスタ及び転送トランジスタをオフにした状態で、行選択トランジスタがオンされるため、画素毎に異なるフローティングディフュージョンのリセットレベルをノイズ信号として正確に読み出すことができる。
　（６）前記画素回路は、前記フローティングディフュージョンをリセットするリセットトランジスタと、前記フローティングディフュージョンの電圧信号を、画素信号として出力する行選択トランジスタとを含み、前記制御部は、露光期間において、前記リセットトランジスタをオンにして前記ローティングティフュージョンをリセットし、前記露光期間に続くノイズ読出期間において、前記リセットトランジスタをオフにし、前記転送トランジスタを前記中間電位で駆動し、かつ、前記行選択トランジスタをオンにすることが好ましい。
　この構成によれば、ノイズ読出期間において、リセットトランジスタがオフされ、転送トランジスタが中間電位で駆動されるため、画素回路の光電変換特性において、対数特性を有する領域である対数領域の高輝度側で線形特性が現れることを防止することができる。つまり、ノイズ読出期間において転送トランジスタのゲートを完全に閉じると、ノイズ読出期間といえども、光電変換素子は露光を継続しているため、被写体が高輝度であれば、光電変換素子は線形的に信号電荷を蓄積する。一方、ノイズ読出期間において、転送トランジスタを中間電位で駆動すると、ノイズ読出期間において、高輝度の被写体を露光したとしても、光電変換素子に蓄積される信号電荷はフローティングディフュージョンへと漏れ出ることになり、光電変換素子は、対数的に信号電荷を蓄積することが可能となる。これにより、画素回路の光電変換特性において、対数領域の高輝度側で線形特性が現れることを防止することができる。
　（７）前記制御部は、前記ノイズ読出期間に続く転送期間において、前記転送トランジスタをオンにして前記光電変換素子に蓄積された電荷を前記フローティングディフュージョンに転送し、前記転送期間に続く信号読出期間において、前記転送トランジスタを前記中間電位で駆動し、かつ、前記行選択トランジスタをオンにすることが好ましい。
　この構成によれば、信号読出期間においても、転送トランジスタはノイズ読出期間と同一の中間電位で駆動されるため、ノイズ読出期間及び信号読出期間において、フローティングディフュージョンの電圧信号のリセットレベルを等しくすることができる。
　（８）前記画素回路は、所定行×所定列でマトリックス状に配列された画素アレイ部を構成し、前記画素アレイ部の各行を順次選択する垂直走査部と、前記画素部の各列に対応して設けられ、前記垂直走査部により選択された行の画素回路から画素信号を読み出し、アナログデジタル変換する複数の読出部とを備え、前記読出部は、ノイズ読出期間において前記画素回路から出力された画素信号であるノイズ信号から、信号読出期間において前記画素回路から出力された画素信号であるノイズ＋映像信号を差し引くことで、前記ノイズ＋映像信号に含まれるノイズ成分を除去する相関二重サンプリング回路と、前記信号読出期間において、前記ノイズ＋映像信号に含まれる暗電流成分を除去するためのオフセット信号を前記相関二重サンプリング回路に入力する暗電流除去部とを備えることが好ましい。
　この構成によれば、ノイズ読出期間において出力されたノイズ信号には含まれていないが、信号読出期間において出力されたノイズ＋映像信号に含まれる光電変換素子の暗電流に起因する暗電流成分が除去されるため、相関二重サンプリング回路においてノイズ成分を精度良く除去することができる。
　（９）前記読出回路は、前記相関二重サンプリング回路の入力端子に接続されたノイズレベル制限トランジスタを含み、前記制御部は、前記ノイズ読出期間において、前記ノイズ信号が所定レベル以下になることが防止されるように所定の中間電位で前記ノイズレベル制限トランジスタを駆動することが好ましい。
　この構成によれば、ノイズ読出期間においては、転送トランジスタが完全にオフ又は中間電位で駆動されているといえども、光電変換素子は露光を継続しているため、超高輝度の被写体を露光すると、フローティングディフュージョンには光電変換素子から信号電荷が流れ込む。この場合、ノイズ読出期間において読み出されるノイズ信号のレベルは、想定されるレベルよりも大きく低下してしまう。
　一方、超高輝度の被写体を露光した場合、信号読出期間において、読み出されるノイズ＋映像信号のレベルは低くなる。よって、相関二重サンプリング回路により、ノイズ信号とノイズ＋映像信号との差分をとった場合、ノイズ読出期間で読み出したノイズ信号のレベルが本来のレベルよりも大幅に低くなっているため、映像信号のレベルが本来的に得られる映像信号に比べて大幅に小さくなってしまうという、いわゆる白黒反転現象が発生する。
　そこで、上記構成においては、ノイズ読出期間において読み出されるノイズ信号が所定レベル以下になることが防止されるため、超高輝度の被写体を露光したとしても、ノイズ信号が一定のレベルに維持され、相関二重サンプリングによりノイズ信号とノイズ＋映像信号との差分をとった場合、本来的に得られるレベルに近いレベルの映像信号を得ることができ、白黒反転現象を抑制することができる。

Claims (9)

  1. 　ＣＭＯＳ型の固体撮像装置であって、
    　変曲点を境に線形特性と対数特性とを含む光電変換特性を有する複数の画素回路を含み、
    　前記画素回路は、
    　被写体を露光して信号電荷を蓄積する光電変換素子と、
    　前記光電変換素子により蓄積された信号電荷を電圧信号に変換するフローティングディフュージョンとを含み、
    　前記フローティングディフュージョンは、取扱電荷量が前記光電変換素子の飽和電荷量よりも小さく設定されていることを特徴とする固体撮像装置。
  2. 　前記画素回路は、前記光電変換素子により蓄積された信号電荷を前記フローティングディフュージョンに転送する転送トランジスタを含み、
    　露光期間において、前記転送トランジスタを中間電位で駆動させる制御部を更に備えることを特徴とする請求項１記載の固体撮像装置。
  3. 　前記画素回路の温度を検出する温度検出部を更に備え、
    　前記制御部は、前記温度検出部により検出された温度に基づいて、各画素回路における前記変曲点の変動が抑制されるように、前記中間電位を変更することを特徴とする請求項２記載の固体撮像装置。
  4. 　前記画素回路は、複数種類存在し、
    　前記制御部は、前記画素回路の種類に応じて予め定められた中間電位を生成し、
    　前記転送トランジスタは、前記制御部により、自身が属する画素回路の種類に応じた中間電位によって駆動されることを特徴とする請求項２又は３記載の固体撮像装置。
  5. 　前記画素回路は、
    　前記フローティングディフュージョンをリセットするリセットトランジスタと、
    　前記フローティングディフュージョンの電圧信号を画素信号として出力する行選択トランジスタとを含み、
    　前記制御部は、
    　露光期間において、前記リセットトランジスタをオンにして前記フローティングティフュージョンをリセットし、
    　前記露光期間に続くノイズ読出期間において、前記リセットトランジスタをオフにし、前記転送トランジスタをオフにし、かつ、前記行選択トランジスタをオンにすることを特徴とする請求項２～４のいずれかに記載の固体撮像装置。
  6. 　前記画素回路は、
    　前記フローティングディフュージョンをリセットするリセットトランジスタと、
    　前記フローティングディフュージョンの電圧信号を、画素信号として出力する行選択トランジスタとを含み、
    　前記制御部は、
    　露光期間において、前記リセットトランジスタをオンにして前記フローティングティフュージョンをリセットし、
    　前記露光期間に続くノイズ読出期間において、前記リセットトランジスタをオフにし、前記転送トランジスタを前記中間電位で駆動し、かつ、前記行選択トランジスタをオンにすることを特徴とする請求項２～４のいずれかに記載の固体撮像装置。
  7. 　前記制御部は、
    　前記ノイズ読出期間に続く転送期間において、前記転送トランジスタをオンにして前記光電変換素子に蓄積された電荷を前記フローティングディフュージョンに転送し、
    　前記転送期間に続く信号読出期間において、前記転送トランジスタを前記中間電位で駆動し、かつ、前記行選択トランジスタをオンにすることを特徴とする請求項６記載の固体撮像装置。
  8. 　前記画素回路は、所定行×所定列でマトリックス状に配列された画素アレイ部を構成し、
    　前記画素アレイ部の各行を順次選択する垂直走査部と、
    　前記画素部の各列に対応して設けられ、前記垂直走査部により選択された行の画素回路から画素信号を読み出し、アナログデジタル変換する複数の読出部とを備え、
    　前記読出部は、
    　ノイズ読出期間において前記画素回路から出力された画素信号であるノイズ信号から、信号読出期間において前記画素回路から出力された画素信号であるノイズ＋映像信号を差し引くことで、前記ノイズ＋映像信号に含まれるノイズ成分を除去する相関二重サンプリング回路と、
    　前記信号読出期間において、前記ノイズ＋映像信号に含まれる暗電流成分を除去するためのオフセット信号を前記相関二重サンプリング回路に入力する暗電流除去部とを備えることを特徴とする請求項１～７のいずれかに記載の固体撮像装置。
  9. 　前記読出回路は、
    　前記相関二重サンプリング回路の入力端子に接続されたノイズレベル制限トランジスタを含み、
    　前記制御部は、前記ノイズ読出期間において、前記ノイズ信号が所定レベル以下になることが防止されるように所定の中間電位で前記ノイズレベル制限トランジスタを駆動することを特徴とする請求項８記載の固体撮像装置。
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