KR101614162B1 - 고체 촬상 센서 및 카메라 시스템 - Google Patents

고체 촬상 센서 및 카메라 시스템 Download PDF

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Abstract

고체 촬상 센서는, 화소부와, 상기 화소부로부터 화소 단위로 화소 신호의 판독을 행하는 판독부를 갖는다. 상기 판독부는, 판독 신호 전위와 참조 전압을 비교 판정하고, 그 판정 신호를 출력하는 복수의 비교기; 및 대응하는 상기 비교기의 비교 시간을 카운트하는 복수의 카운터를 포함한다. 상기 각 비교기는, 한쪽의 트랜지스터의 게이트에 상기 참조 전압을 받고, 다른 쪽의 트랜지스터의 게이트에 상기 판독 신호를 받아서, 상기 참조 전압과 상기 판독 신호 전위를 비교하는 차동 증폭기를 포함하는 제 1 앰프; 상기 제 1 앰프의 출력의 게인을 증가시켜 출력하는 증폭기를 포함하는 제 2 앰프; 상기 제 2 앰프의 증폭기의 입출력 사이에 접속되고 밀러 효과를 발현하기 위한 커패시터를 갖는다.

Description

고체 촬상 센서 및 카메라 시스템{SOLID-STATE IMAGE SENSOR AND CAMERA SYSTEM}
본 발명은, CMOS 이미지 센서로 대표되는 고체 촬상 센서 및 카메라 시스템에 관한 것이다.
근래, CCD에 대신하는 고체 촬상 센서(이미지 센서)로서, CMOS 이미지 센서가 주목을 모으고 있다. 이것은 이하의 이유에 의한다. CCD 화소의 제조에 전용 프로세스를 필요로 하고, 또한, 그 동작에는 복수의 전원 전압이 필요하고, 또한 복수의 주변 IC를 조합시켜서 동작시킬 필요가 있다. 이에 대해, CMOS 이미지 센서는, 이와 같은 CCD에 있어서 시스템이 매우 복잡화한다는 여러가지 문제를, 극복하고 있기 때문이다.
CMOS 이미지 센서는, 그 제조에는 일반적인 CMOS형 집적 회로와 같은 제조 프로세스를 이용하는 것이 가능하고, 또한 단일 전원으로의 구동이 가능하고, 또한 CMOS 프로세스를 이용한 아날로그 회로나 논리 회로를 동일 칩 내에 혼재시킬 수 있다. 이 때문에, 주변 IC의 수를 줄일 수 있다는, 큰 메리트를 복수 갖고 있다.
CCD의 출력 회로는, 부유확산층(FD : Floating Diffusion)을 갖는 FD 앰프를 이용한 1채널(ch) 출력이 주류이다. 이에 대해, CMOS 이미지 센서는 각 화소마다 FD 앰프를 갖고 있고, 그 출력은, 화소 어레이 중의 어느 1행을 선택하고, 그것들을 동시에 열방향으로 판독하는 열병렬(列竝列) 출력형이 주류이다. 이것은, 화소 내에 배치된 FD 앰프로는 충분한 구동 능력을 얻기가 어렵고, 따라서 데이터 레이트를 내리는 것이 필요하고, 병렬 처리가 유리하다고 되어 있기 때문이다.
이 열병렬 출력형 CMOS 이미지 센서의 신호 출력 회로에 관해서는 실로 다양한 것이 제안되어 있다.
CMOS 이미지 센서의 화소 신호 판독에서 이용되는 수법으로서 포토 다이오드 등의 광전변환 소자에서 생성한 광신호로 이루어지는 신호 전하를 그 부근에 배치한 MOS 스위치를 통하여, 그 앞의 용량에 일시적으로 샘플링하고 그것을 판독하는 방법이 있다. 샘플링 회로에서는, 통상 샘플링 용량치에 역상관(逆相關)을 갖는 노이즈가 실린다. 화소에서는, 신호 전하를 샘플링 용량으로 전송할 때는 포텐셜 구배를 이용하고, 신호 전하를 완전 전송하기 위해, 이 샘플링 과정에서 노이즈는 발생하지 않지만, 그 앞의 용량의 전압 레벨을 어느 기준치에 리셋할 때에 노이즈가 실린다.
이것을 제거하는 일반적인 수법으로서, 상관이중 샘플링(CDS ; Correlated Double Sampling)이 있다. 이것은 일단 신호 전하를 샘플링하기 직전의 상태(리셋 레벨)를 판독하여 기억하여 두고, 계속하여, 샘플링 후의 신호 레벨을 판독하고, 그것을 공제함으로써 노이즈를 제거하는 수법이다. CDS의 구체적인 수법에는 다양한 방법이 있다.
또한, 열병렬 출력형 CMOS 이미지 센서의 화소 신호 판독(출력) 회로에 관해서는 실로 다양한 것이 제안되어 있다. 그들 중에서, 그 가장 진전된 형태의 하나가 열마다(列每) 아날로그-디지털 변환 장치(이하, ADC(Analog digital converter)라고 약칭한다)를 구비하고, 디지털 신호로서 화소 신호를 취출하는 타입이다.
이와 같은 열병렬형의 ADC를 탑재한 CMOS 이미지 센서는, 예를 들면 비특허 문헌 1이나 특허 문헌 1, 2, 3에 개시되어 있다.
비특허 문헌 1 : W. Yang 등(W. Yang et. Al., "An Integrated 800×600 CMOS Image System," ISSCC Digest of Technical Papers, pp.304-305, Feb., 1999)
특허 문헌 1 : 일본 특개2005-278135호 공보
특허 문헌 2 : 일본 특개2005-295346호 공보
특허 문헌 3 : 일본 특개소63-209374호 공보
상술한 바와 같이, 열병렬 ADC 탑재 CMOS 이미지 센서(칼럼 AD 방식 CMOS 이미지 센서)에서는, 콤퍼레이터는 DAC로부터의 RAMP파(波)와 화소 신호의 비교를 하여, 후단의 카운터에서 디지털 CDS를 행함에 의해 AD 변환을 행한다.
일반적으로, 콤퍼레이터는 2단(段) 앰프 구성으로 되어 있고, 초단에서 저속 신호 비교 동작을 행하여, 동작 대역을 좁게 하고, 2단째의 앰프에서 출력의 게인을 증가시키는 구성으로 되어 있다.
그런데, 고체 촬상 센서의 중요한 성능 지표로 랜덤 노이즈가 있다. 주된 랜덤 노이즈원(源)으로서, 화소와 AD 변환기가 있는 것이 알려져 있다.
일반적으로는, 랜덤 노이즈 저감 수법으로서, 트랜지스터 사이즈를 크게 함으로써 플리커 노이즈(flicker noise)를 저감하는, 또는 비교기 초단 출력에 용량을 부가하여, 대역을 떨어뜨림으로써 CDS에 의한 노이즈의 필터 효과를 겨누는 방법이 알려져 있다.
그러나, 각각의 수법에서는, 면적이 증대하는, 용량 증가에 의해 비교기의 반전 지연이 악화하고, 촬상 센서의 프레임 레이트를 올릴 수가 없다는 불이익이 있다.
특허 문헌 2 및 3에는, 화소 내(수직 신호선 앞)에서 리셋 노이즈를 저감하기 위해 밀러 용량을 이용하고 있지만, AD 변환기의 노이즈는 저감할 수가 없다는 불이익이 있다.
본 발명은, 면적의 증대를 억제하면서 프레임 레이트의 향상을 도모할 수 있 고, AD 변환기의 노이즈를 저감하는 것이 가능한 고체 촬상 센서 및 카메라 시스템을 제공하는 데 있다.
본 발명의 제 1의 관점의 고체 촬상 센서는, 광전변환을 행하는 복수의 화소가 행렬형상으로 배열된 화소부와, 상기 화소부로부터 복수의 화소 단위로 화소 신호의 판독을 행하는 화소 신호 판독부를 가지며, 상기 화소 신호 판독부는, 화소의 열배열에 대응하여 배치되고, 판독 신호 전위와 참조 전압을 비교 판정하고, 그 판정 신호를 출력하는 복수의 비교기와, 대응하는 상기 비교기의 비교 시간을 카운트하는 복수의 카운터를 포함하고, 상기 각 비교기는, 한쪽의 트랜지스터의 게이트에 상기 참조 전압을 받고, 다른 쪽의 트랜지스터의 게이트에 상기 판독 신호를 받아서, 해당 참조 전압과 해당 판독 신호 전위와의 비교 동작을 행하는 차동 증폭기를 포함하는 제 1 앰프와, 상기 제 1 앰프의 출력의 게인을 증가시켜 출력하는 증폭기를 포함하는 제 2 앰프와, 상기 제 2 앰프의 증폭기의 입출력 사이에 접속되고 밀러 효과를 발현하기 위한 커패시터를 갖는다.
본 발명의 제 2의 관점의 카메라 시스템은, 고체 촬상 센서와, 상기 촬상 센서에 피사체상을 결상하는 광학계를 가지며, 상기 고체 촬상 센서는, 광전변환을 행하는 복수의 화소가 행렬형상으로 배열된 화소부와, 상기 화소부로부터 복수의 화소 단위로 화소 신호의 판독을 행하는 화소 신호 판독부를 가지며, 상기 화소 신호 판독부는, 화소의 열배열에 대응하여 배치되고, 판독 신호 전위와 참조 전압을 비교 판정하고, 그 판정 신호를 출력하는 복수의 비교기와, 대응하는 상기 비교기의 비교 시간을 카운트하는 복수의 카운터를 포함하고, 상기 각 비교기는, 한쪽의 트랜지스터의 게이트에 상기 참조 전압을 받고, 다른 쪽의 트랜지스터의 게이트에 상기 판독 신호를 받아서, 해당 참조 전압과 해당 판독 신호 전위와의 비교 동작을 행하는 차동 증폭기를 포함하는 제 1 앰프와, 상기 제 1 앰프의 출력의 게인을 증가시켜 출력하는 증폭기를 포함하는 제 2 앰프와, 상기 제 2 앰프의 증폭기의 입출력 사이에 접속되고 밀러 효과를 발현하기 위한 커패시터를 갖는다.
본 발명에 의하면, 커패시터는, 밀러 효과를 발현하고, 예를 들면 공통 소스 입력에 게인 배(倍)의 용량이 접속된 것과 등가(等價)가 된다. 제 1 앰프의 출력에 보이는 용량은, 증폭기의 게인을 AV2로 하고, 커패시터의 용량을 C로 하면, {C*(1+AV2)}와 같이 게인 배되기 때문에 커패시터의 용량치가 작아도 좋다.
본 발명에 의하면, 면적의 증대를 억제하면서 프레임 레이트의 향상을 도모할 수 있고, AD 변환기의 노이즈를 저감할 수 있다.
이하, 본 발명의 실시의 형태를 도면에 관련지어 설명한다.
또한, 설명은 이하의 순서로 행한다.
1. 고체 촬상 센서의 전체 구성예
2. 비교기의 구성예
3. CDS에 관한 고찰
4. 비교기의 동작
5. 비교기의 변형예
6. 카메라 시스템의 구성예
<1. 고체 촬상 센서의 전체 구성예>
도 1은, 본 발명의 실시 형태에 관한 열병렬 ADC 탑재 고체 촬상 센서(CMOS 이미지 센서)의 구성예를 도시하는 블록도이다. 도 2는, 도 1의 열병렬 ADC 탑재 고체 촬상 센서(CMOS 이미지 센서)에 있어서의 ADC군을 보다 구체적으로 도시하는 블록도이다.
이 고체 촬상 센서(100)는, 도 1 및 도 2에 도시하는 바와 같이, 촬상부로서의 화소부(110), 수직 주사 회로(120), 수평 판독 주사 회로(130), 타이밍 제어 회로(140), 및 화소 신호 판독부로서의 ADC군(150)을 갖는다.
고체 촬상 센서(100)는, DAC(디지털-아날로그 변환 장치)(161)를 포함하는 DAC 및 바이어스 회로(160), 앰프 회로(S/A)(170), 신호 처리 회로(180), 및 라인 메모리(190)를 갖는다.
이들의 구성 요소중, 화소부(110), 수직 주사 회로(120), 수평 판독 주사 회로(130), ADC군(150), DAC 및 바이어스 회로(160), 및 앰프 회로(S/A)(170)는 아날로그 회로에 의해 구성된다. 또한, 타이밍 제어 회로(140), 신호 처리 회로(180), 및 라인 메모리(190)는 디지털 회로에 의해 구성된다.
화소부(110)는, 포토 다이오드와 화소 내 앰프를 포함하는, 예를 들면 도 3에 도시하는 바와 같은 화소가 매트릭스형상(행렬형상)으로 배치되어 있다.
도 3은, 본 실시 형태에 관한 4개의 트랜지스터로 구성되는 CMOS 이미지 센서의 화소의 한 예를 도시하는 도면이다.
이 화소 회로(110A)는, 광전변환 소자로서 예를 들면 포토 다이오드(111)를 갖고 있다. 화소 회로(101A)는, 이 1개의 광전변환 소자로서의 포토 다이오드(111)를 갖는다. 화소 회로(101A)는, 1개의 포토 다이오드(111)에 대해 전송 소자로서의 전송 트랜지스터(112), 리셋 소자로서의 리셋 트랜지스터(113), 증폭 트랜지스터(114), 및 선택 트랜지스터(115)의 4개의 트랜지스터를 능동 소자로서 갖는다.
포토 다이오드(111)는, 입사광을 그 광량에 응한 양의 전하(여기서는 전자)로 광전변환한다. 전송 트랜지스터(112)는, 포토 다이오드(111)와 출력 노드로서의 플로팅 디퓨전(FD) 사이에 접속되어 있다. 전송 트랜지스터(112)는, 전송 제어선(LTx)을 통하여 그 게이트(전송 게이트)에 구동 신호(TG)가 주어짐으로써, 광전변환 소자(111)에서 광전변환된 전자를 플로팅 디퓨전(FD)에 전송한다.
리셋 트랜지스터(113)는, 전원선(LVDD)과 플로팅 디퓨전(FD) 사이에 접속되어 있다. 리셋 트랜지스터(113)는, 리셋 제어선(LRST)을 통하여 그 게이트에 리셋(RST)이 주어짐으로써, 플로팅 디퓨전(FD)의 전위를 전원선(LVDD)의 전위로 리셋한다.
플로팅 디퓨전(FD)에는, 증폭 트랜지스터(114)의 게이트가 접속되어 있다. 증폭 트랜지스터(114)는, 선택 트랜지스터(115)를 통하여 수직 신호선(116)에 접속되고, 화소부 밖의 정전류원과 소스 폴로워를 구성하고 있다.
그리고, 선택 제어선(LSEL)을 통하여 제어 신호(어드레스 신호 또는 실렉트 신호)(SEL)가 선택 트랜지스터(115)의 게이트에 주어지고, 선택 트랜지스터(115)가 온 한다. 선택 트랜지스터(115)가 온 하면, 증폭 트랜지스터(114)는 플로팅 디퓨 전(FD)의 전위를 증폭하여 그 전위에 응한 전압을 수직 신호선(116)에 출력한다. 수직 신호선(116)을 통하여, 각 화소로부터 출력된 전압은, 화소 신호 판독 회로로서의 ADC군(150)에 출력된다. 이들의 동작은, 예를 들면 전송 트랜지스터(112), 리셋 트랜지스터(113), 및 선택 트랜지스터(115)의 각 게이트가 행(行) 단위로 접속되어 있기 때문에, 1행분의 각 화소에 관해 동시에 행하여진다.
화소부(110)에 배선되어 있는 리셋 제어선(LRST), 전송 제어선(LTx), 및 선택 제어선(LSEL)이 1조(組)로서 화소 배열의 각 행 단위로 배선되어 있다. 이들의 리셋 제어선(LRST), 전송 제어선(LTx), 및 선택 제어선(LSEL)은, 화소 구동부로서의 수직 주사 회로(120)에 의해 구동된다.
고체 촬상 센서(100)는, 화소부(110)의 신호를 순차적으로 판독하기 위한 제어 회로로서 내부 클록을 생성하는 타이밍 제어 회로(140), 행 어드레스나 행 주사를 제어하는 수직 주사 회로(120), 그리고 열 어드레스나 열 주사를 제어하는 수평 판독 주사 회로(130)가 배치된다.
타이밍 제어 회로(140)는, 화소부(110), 수직 주사 회로(120), 수평 판독 주사 회로(130), ADC군(칼럼 ADC 회로)(150), DAC 및 바이어스 회로(160), 신호 처리 회로(180), 라인 메모리(190)의 신호 처리에 필요한 타이밍 신호를 생성한다. 타이밍 제어 회로(140)는, ADC군의 각 비교기의 행(行) 동작 시작시에 각 칼럼마다 동작점을 정하기 위한 초기화(오토 제로 : AZ)용 스위치(이하 AZ 스위치)에 인가하는 초기화 신호로서의 제어 펄스를 생성한다.
화소부(110)에서는, 라인 셔터를 사용한 광자(光子) 축적, 배출에 의해, 영 상이나 화면 이미지를 화소행마다 광전변환하고, 아날로그 신호(VSL)를 ADC군에게 출력한다.
ADC군(150)에서는, ADC 블록(각 칼럼부)에서 각각, 화소부(110)의 아날로그 출력을 DAC(161)로부터의 램프 신호(RAMP)를 사용한 APGA 대응 적분형 ADC, 및 디지털 CDS를 행하여, 수(數)비트의 디지털 신호를 출력한다.
ADC군(150)은, ADC가 복수 열배열되어 있다. 각 ADC는, DAC(161)에 의해 생성된 참조 전압을 계단형상으로 변화시킨 램프파형(RAMP)인 참조 전압(Vslop)과, 행선(行線)마다 화소로부터 수직 신호선을 경유하고 얻어지는 아날로그 신호(전위(VSL))를 비교하는 비교기(콤퍼레이터)(151)를 갖는다.
또한, 각 ADC는, 비교 시간을 카운트하는 카운터(152)와, 카운트 결과를 보존하는 래치(153)를 갖는다.
ADC군(150)은, n비트 디지털 신호 변환 기능을 가지며, 각 수직 신호선(열선)마다 배치되고, 열병렬 ADC 블록이 구성된다. 각 래치(153)의 출력은, 예를 들면 2n비트 폭의 수평 판독선(LTRF)에 접속되어 있다. 그리고, 수평 판독선(LTRF)에 대응한 2n 개의 앰프 회로(170), 및 신호 처리 회로(180)가 배치된다. 비교기(151)의 구체적인 구성 및 기능에 관해서는 후에 상세히 기술한다.
ADC군(150)에서는, 수직 신호선(116)에 판독된 아날로그 신호(전위(VSL))는 열마다(칼럼마다)에 배치된 비교기(151)에서 참조 전압(Vslop)(어느 경사를 갖는 선형(線形)으로 변화하는 슬로프파형인 램프 신호(RAMP))와 비교된다.
이 때, 비교기(151)와 마찬가지로 열마다 배치된 카운터(152)가 동작하고 있 고, 램프파형인 어느 램프 신호(RAMP)(전위(Vslop))와 카운터 값이 1대1의 대응을 취하면서 변화함으로서 수직 신호선의 전위(VSL)를 디지털 신호로 변환한다.
ADC는, 참조 전압(Vslop)(램프 신호(RAMP))의 변화는 전압의 변화를 시간의 변화로 변환한 것이고, 그 시간을 어느 주기(클록)로 셈함으로써 디지털 값으로 변환한다.
그리고, 아날로그 신호(VSL)와 램프 신호(RAMP)(참조 전압(Vslop))가 교차한 때, 비교기(151)의 출력이 반전하고, 카운터(152)의 입력 클록을 정지하고, 또는, 입력을 정지하고 있던 클록을 카운터(152)에 입력하고, AD 변환을 완료시킨다.
이상의 AD 변환기간 종료 후, 수평 판독 주사 회로(130)에 의해, 래치(153)에 보존된 데이터가, 수평 판독선(LTRF)에 전송되고, 앰프(170)를 경유하여 신호 처리 회로(180)에 입력되고, 소정의 신호 처리에 의해 2차원 화상이 생성된다.
수평 판독 주사 회로(130)에서는, 전송 속도의 확보를 위해 수채널 동시 병렬 전송을 행한다. 타이밍 제어 회로(140)에서는, 화소부(110), ADC군(150) 등의 각 블록에서의 신호 처리에 필요한 타이밍이 생성된다. 후단의 신호 처리 회로(180)에서는, 라인 메모리(190) 내에 격납된 신호로부터 종선(縱線) 결함이나 점 결함의 보정, 신호의 클램프를 행하거나, 패럴렐-시리얼 변환, 압축, 부호화, 가산, 평균, 간헐 동작 등 디지털 신호 처리를 행한다. 라인 메모리(190)에는, 화소행마다 송신되는 디지털 신호가 격납된다. 본 실시 형태의 고체 촬상 센서(100)에서는, 신호 처리 회로(180)의 디지털 출력이 ISP나 베이스밴드(baseband) LSI의 입력으로서 송신된다.
그리고, 본 실시 형태에 관한 ADC군(화소 신호 판독부)(150)에서는, 화소 노이즈, 비교기 노이즈를 저감하기 위해, 앰프형의 비교기에 밀러 효과를 이용하여 대역을 크게 제한하고 있다. 본 실시 형태의 비교기(151)는, 이하와 같이 구성되어 있다.
<2. 비교기의 구성예>
칼럼마다 배치된 각 비교기(151)는, 종속 접속된 제 1 앰프와 제 2 앰프를 갖는다. 그리고, 2단째의 제 2 앰프의 공통 소스형 증폭기의 입출력 사이에 용량이 접속되어 있다. 이 용량은, 밀러 효과를 발현하고, 공통 소스 입력에 게인 배의 용량이 접속된 것과 등가가 된다. 이로써, 각 비교기(151)의 대역은 작은 용량으로 크게 좁혀진다. 각 비교기(151)는, 행 동작 시작시에 각 칼럼마다 동작점을 정하기 위해 초기화(오토 제로 : AZ)하여 샘플링하는 기능을 갖는다.
이하, 본 실시 형태의 특징적인 구성을 갖는 ADC군(화소 신호 판독부)(150)의 비교기(151)의 구성, 기능에 관해 상세히 설명한다. 또한, 본 실시 형태에서, 제 1 도전형은 p채널 또는 n채널이고, 제 2 도전형은 n채널 또는 p채널이다. 이하의 비교기는 부호 200을 붙여서 설명한다.
도 4는, 본 실시 형태에 관한 비교기의 구성예를 도시하는 회로도이다.
비교기(200)는, 도 4에 도시하는 바와 같이, 종속 접속된 제 1 앰프(210), 제 2 앰프(220), 및 밀러 효과를 발현하기 위한 커패시터(C230)를 갖고 있다.
제 1 앰프(210)는, p채널 MOS(PMOS) 트랜지스터(PT211 내지 PT214), n채널 MOS(NMOS) 트랜지스터(NT211 내지 NT213), 및 AZ 레벨의 샘플링 용량으로서의 제 1 및 제 2의 커패시터(C211, C212)를 갖는다.
PMOS 트랜지스터(PT211)의 소스 및 PMOS 트랜지스터(PT212)의 소스가 전원 전위원(VDD)에 접속되어 있다. PMOS 트랜지스터(PT211)의 드레인이 NMOS 트랜지스터(NT211)의 드레인에 접속되고, 그 접속점에 의해 노드(ND211)가 형성되어 있다. 또한, PMOS 트랜지스터(PT211)의 드레인과 게이트가 접속되고, 그 접속점이 PMOS 트랜지스터(212)의 게이트에 접속되어 있다. PMOS 트랜지스터(PT212)의 드레인이 NMOS 트랜지스터(NT212)의 드레인에 접속되고, 그 접속점에 의해 제 1 앰프(210)의 출력 노드(ND212)가 형성되어 있다. NMOS 트랜지스터(NT211)와 NMOS 트랜지스터(NT212)의 소스끼리가 접속되고, 그 접속점이 NMOS 트랜지스터(NT213)의 드레인에 접속되어 있다. NMOS 트랜지스터(NT213)의 소스는 기준 전위원(예를 들면 접지 전위)(GND)에 접속되어 있다.
NMOS 트랜지스터(NT211)의 게이트가 커패시터(C211)의 제 1 전극에 접속되고, 그 접속점에 의해 노드(ND213)가 형성되어 있다. 그리고, 커패시터(C211)의 제 2 전극이 램프 신호(RAMP)의 입력 단자(TRAMP)에 접속되어 있다. NMOS 트랜지스터(NT212)의 게이트가 커패시터(C212)의 제 1 전극에 접속되고, 그 접속점에 의해 노드(ND214)가 형성되어 있다. 그리고, 커패시터(C212)의 제 2 전극이 아날로그 신호(VSL)의 입력 단자(TVSL)에 접속되어 있다.
또한, NMOS 트랜지스터(NT213)의 게이트가 바이어스 신호(BIAS)의 입력 단자(TBIAS)에 접속되어 있다. PMOS 트랜지스터(PT213)의 소스가 노드(ND211)에 접속되고, 드레인이 노드(ND213)에 접속되어 있다. PMOS 트랜지스터(PT214)의 소스가 노드(ND212)에 접속되고, 드레인이 노드(ND214)에 접속되어 있다. 그리고, PMOS 트랜지스터(PT213 및 PT214)의 게이트가 로우 레벨에서 액티브인 제 1의 AZ 신호(PSEL)의 입력 단자(TPSEL)에 공통으로 접속되어 있다.
이와 같은 구성을 갖는 제 1 앰프(210)에서, PMOS 트랜지스터(PT211, PT212)에 의해 커런트 밀러 회로가 구성되고, NMOS 트랜지스터(NT211, NT212)에 의해 NMOS 트랜지스터(NT213)를 전류원으로 하는 차동 비교부가 구성된다.
또한, PMOS 트랜지스터(PT213, PT214)가 AZ 스위치로서 기능하고, 커패시터(C211, C212)가 AZ 레벨의 샘플링 용량으로서 기능한다.
그리고, 제 1 앰프(210)의 출력 신호(1stcomp)는 출력 노드(ND212)로부터 제 2 앰프(220)에 출력된다.
제 2 앰프(220)는, PMOS 트랜지스터(PT221), NMOS 트랜지스터(NT221, NT222), 및 AZ 레벨의 샘플링 용량으로서의 제 3의 커패시터(C221)를 갖는다.
PMOS 트랜지스터(PT221)의 소스가 전원 전위(VDD)에 접속되고, 게이트가 제 1 앰프(210)의 출력 노드(ND212)에 접속되어 있다. PMOS 트랜지스터(PT221)의 드레인이 NMOS 트랜지스터(NT221)의 드레인에 접속되고, 그 접속점에 의해 출력 노드(ND221)가 형성되어 있다. NMOS 트랜지스터(NT221)의 소스가 접지 전위(GND)에 접속되고, 게이트가 커패시터(C221)의 제 1 전극에 접속되고, 그 접속점에 의해 노드(ND222)가 형성되어 있다. 커패시터(C221)의 제 2 전극은 접지 전위(GND)에 접속되어 있다. NMOS 트랜지스터(NT222)의 드레인이 노드(ND221)에 접속되고, 소스가 노드(ND222)에 접속되어 있다. 그리고, NMOS 트랜지스터(NT222)의 게이트가 하이 레벨에서 액티브인 제 2의 AZ 신호(NSEL)의 입력 단자(TNSEL)에 접속되어 있다. 이 제 2의 AZ 신호(NSEL)는, 제 1 앰프(210)에 공급되는 제 1의 AZ 신호(PSEL)와 상보적인 레벨을 취한다.
이와 같은 구성을 갖는 제 2 앰프(220)에서, PMOS 트랜지스터(PT221)에 의해 입력 및 증폭 회로가 구성되어 있다. 또한, NMOS 트랜지스터(PT222)가 AZ 스위치로서 기능하고, 커패시터(C221)가 AZ 레벨의 샘플링 용량으로서 기능한다. 그리고, 제 2 앰프(220)의 출력 노드(ND221)는, 비교기(200)의 출력 단자(TOUT)에 접속되어 있다.
커패시터(C230)는, 제 1 전극이 공통 소스형 증폭기로서 PMOS 트랜지스터(PT221)의 게이트(입력)에 접속되고, 제 2 전극이 PMOS 트랜지스터(PT221)의 드레인(출력)에 접속되어 있다. 이 커패시터(C230)는, 밀러 효과를 발현하고, 공통 소스 입력에 게인 배의 용량이 접속된 것과 등가가 된다.
제 1 앰프(210)의 출력에 보이는 용량은, PMOS 트랜지스터(PT221)의 게인을 AV2로 하고, 커패시터(C230)의 용량을 C로 하면, {C*(1+AV2)}와 같이 게인 배가 되기 때문에 커패시터(C230)의 용량치가 작아도 좋다. 이로써, 비교기(200)의 대역은 작은 용량으로 크게 좁혀진다.
<3. CDS에 관한 고찰>
다음에, 상기 구성을 갖는 비교기(200)(151)를 포함하는 ADC를 이용한 CDS(상관이중 샘플링)에 관해 고찰한다.
도 5는, CDS의 동작 플로우를 도시하는 도면이다.
CDS에서는, 도 5에 도시하는 바와 같이, 우선, 화소의 리셋 레벨의 AD 변환을 행하고(ST1), 다음에 실(實)신호의 AD 변환을 행하여(ST2), 그 차분이 최종 데이터가 된다(ST3).
도 6 및 도 7은 CDS 전달함수를 도시하는 도면으로서, 도 6은 CDS 전달함수의 식을 나타내고, 도 7은 주파수 대(對) CDS 게인 특성을 도시하는 도면이다. 또한, 도 8은, CDS에서의 필터 처리를 모식적으로 도시하는 도면이다.
CDS는, 도 6 및 도 7에 도시하는 바와 같이, 밴드 패스의 전달 특성을 나타낸다. 그리고, 도 8에 도시하는 바와 같이, 화소 노이즈나 비교기 자체의 노이즈는 CDS에 의해 필터링된다. 즉, 밀러 효과에 의해, 비교기의 차단 주파수(ωC)를 내릴수록, CDS의 전달 특성에 의해, 고체 촬상 센서 전체의 노이즈가 감소하게 된다.
도 9의 (A) 내지 (C)는, CDS의 필터 효과에 의한 노이즈 저감에 관해 도시하는 도면이다. 도 9의 (A)는 CDS 앞 입력 환산 노이즈를 도시하고, 도 9의 (B)는 CDS 게인을 도시하고, 도 9의 (C)는 CDS 후 입력 환산 노이즈를 도시하고 있다. 도 9의 (B) 및 (C)에, 곡선(A)이 본 발명의 실시 형태에 관한 회로의 특성을 나타내고, 곡선(B)이 기존 회로의 특성을 나타내고 있다.
화소+ADC(AD 변환기)의 노이즈에 CDS 전달 특성을 곱한 것이 CDS 후의 노이즈 스펙트럼이 된다. 밀러 효과에 의한 비교기 대역 제한에 의해, 노이즈 스펙트럼의 레벨이 내려가 있는 것을 알 수 있다.
도 10은, 도 4의 회로의 비교예로서의 비교기를 도시하고 있다.
도 10의 비교기(200C)는, 밀러 효과를 이용하지 않고 1단째의 제 1 앰프(차동 증폭기)(210)의 출력에 커패시터(용량)(C240)가 접속되고, 이것에 의해 대역 제한하는 것도 가능하다.
그러나, 이 비교기(200C)에서, 크게 대역 제한하는 경우, 용량의 크기가 커지고, 용량으로의 충방전 시간이 걸리기 때문에 스루 레이트가 악화하고, 비교기 자체의 반전 지연이 커지는 문제가 있다.
도 11은, 동일 차단 주파수로 설정한, 밀러 효과를 이용하지 않은 도 10의 기존 회로와 밀러 효과를 이용한 본 발명의 실시 형태에 관한 도 4의 회로와의 반전 지연의 비교 결과를 도시하는 도면이다.
도 11과 같이 본 발명 회로의 쪽이 기존 회로에 비하여 반전 지연량이 작다.
이 비교기의 반전 지연이 증대하면, AD 변환 시간을 연장시켜야 하고, 결과적으로 프레임 레이트를 떨어뜨리지 않을 수가 없게 된다.
이와 같이, 본 실시 형태의 비교기(200)에서는, 밀러 효과를 이용하여 대역 제한함으로써, 프레임 레이트를 떨어뜨리는 일 없이 랜덤 노이즈를 저감할 수 있다. 또한, 작은 용량의 실장(實裝)으로 끝나기 때문에, 면적이나 비용의 면에서 유리하게 된다.
<4. 비교기의 동작>
다음에, 본 실시 형태에 관한 비교기(200)의 동작에 관해 도 12의 타이밍 차트에 관련지어 설명한다. 또한, 도 12에, AZ 신호로서는 제 2 앰프(220)에 공급되 는 제 2의 AZ 신호(NSEL)만을 나타내고 있다. 제 1의 AZ 신호(PSEL)는 전술한 바와 같이 제 2의 AZ 신호(NSEL)와 상보적인 레벨을 취한다. 즉, 제 2의 AZ 신호(NSEL)가 하이 레벨일 때 제 1의 AZ 신호(PSEL)는 로우 레벨을 취하고, 제 2의 AZ 신호(NSEL)가 로우 레벨일 때 제 1의 AZ 신호(PSEL)는 하이 레벨을 취한다.
비교기(200)에서, AZ 기간에, 제 1의 AZ 신호(PSEL)가 로우 레벨, 제 2의 AZ 신호(NSEL)는 하이 레벨로 공급된다. 이로써, 제 1 앰프(210)의 AZ 스위치로서의 PMOS 트랜지스터(PT213, PT214)가 온 한다. 마찬가지로, 제 2 앰프(220)의 AZ 스위치로서의 NMOS 트랜지스터(NT222)가 온 한다.
이와 같이 ADC군(150)에서는, 비교기(200)를 사용하여, 처음에 DAC 오프셋 레벨, 화소 리셋 레벨과 각 칼럼마다의 AZ 레벨을 샘플링하여, AZ 레벨 샘플링 용량인 커패시터(C211, C212, C221)에 전하를 축적한다.
다음에, AZ 기간을 종료할 때, 제 1의 AZ 신호(PSEL)가 하이 레벨, 제 2의 AZ 신호(NSEL)는 로우로 전환된다. 이로써, 제 1 앰프(210)의 AZ 스위치로서의 PMOS 트랜지스터(PT213, PT214)가 오프 한다. 마찬가지로, 제 2 앰프(220)의 AZ 스위치로서의 NMOS 트랜지스터(NT222)가 오프 한다. 이로써, 화소 리셋 레벨의 적분형 AD 변환(이후 P상)을 시작한다.
비교기(200)의 제 1 앰프(210)에서, P상에서는 AZ시에 축적한 샘플링 용량인 커패시터(C211, C212)의 NMOS 트랜지스터(NT211, NT212)의 게이트측 노드(ND213, ND214)는 하이 임피던스(HiZ)가 되어 있다. 이 때문에, DAC(161)에 의한 램프 신호(RAMP)의 램프파 변화에 추종하여 차동 트랜지스터를 구성하는 NMOS 트랜지스 터(NT211, NT212)의 게이트 입력이 변화하고, 화소 신호인 VSL 레벨과의 비교를 시작한다.
그리고, 램프 신호(RAMP)와 화소 신호의 교차 이후, 제 1 앰프(210)의 출력 신호(1stcomp)가 가파르게 변화한다.이로써, 제 2 앰프(220)의 PMOS 트랜지스터(PT221)가 온 하여, 전류(I1)가 흐르기 시작하고, 제 2 앰프(220)의 출력(2ndOUT)이 로우 레벨(L)로부터 하이 레벨(H)로 변화한다.
D상에서도, 각 칼럼마다 비교기(200)는 P상과 마찬가지 동작을 하기 때문에, 디지털 CDS의 결과, kTC 노이즈나 화소 리셋 노이즈를 캔슬할 수 있다(도 12의 타이밍 차트 : D상 기간).
도 13의 (A) 및 (B)는, 본 발명의 실시 형태에 관한 도 4의 회로와 도 10의 회로의 비교기 출력의 반전 지연을 비교하여 도시하는 도면이다. 도 13의 (A)가 기존 회로의 비교기 출력 등을, 도 13의 (B)가 본 발명의 실시 형태에 관한 회로의 비교기 출력 등을 도시하고 있다.
도 13의 (A)는, 기존의 수법으로 대역 제한한 경우의 타이밍 차트를 도시한다. 도 13의 (A)에 도시하는 바와 같이, 반전 지연이 큰 경우, P상·D상 기간을 연장시킬 필요가 있고, 결과로서 프레임 레이트를 떨어뜨리게 된다.
도 13의 (B)는, 실시 형태에 관한 도 4의 회로로 대역 제한한 경우를 도시한다. 도 13의 (B)의 경우, 도 13의 (A)에 비교하여, P상·D상 기간이 적어지기 때문에, 1H 타이밍을 적게 할 수 있고, 결과로서 프레임 레이트를 올릴 수 있다.
<5. 비교기의 변형예>
도 14는, 본 실시 형태에 관한 비교기의 변형예를 도시하는 회로도이다.
도 14의 비교기(200A)는, 도 4의 비교기(200)의 트랜지스터의 극성을 역극성으로 하여 구성되어 있다. 그 때문에, 접속한 전원 전위와 접지 전위도 회로상 역으로 되어 있다. 또한, 도 14에서는, 이해를 용이하게 하기 위해, 노드와 커패시터의 부호는 도 5와 같은 부호를 붙이고 있다.
제 1 앰프(210A)에서, 도 4의 NMOS 트랜지스터(NT211 내지 NT213)의 대신에, PMOS 트랜지스터(PT215 내지 PT217)를 이용하여 차동 비교부 및 전류원이 구성되어 있다. 그리고, 전류원으로서의 PMOS 트랜지스터(PT217)의 소스가 전원 전위(VDD)에 접속되어 있다.
또한, 도 4의 PMOS 트랜지스터(PT211, PT212)의 대신에, NMOS 트랜지스터(NT214, NT215)를 이용하여 커런트 밀러 회로가 구성되고, NMOS 트랜지스터(NT214, NT215)의 소스가 접지 전위(GND)에 접속되어 있다.
또한, 도 4의 PMOS 트랜지스터(PT213, PT214)의 대신에, NMOS 트랜지스터(NT216, NT217)를 이용하여 AZ 스위치가 구성되어 있다. 이 경우, 제 1 앰프(210A)에는 제 2의 AZ 신호(NSEL)가 NMOS 트랜지스터(NT216, NT217)의 게이트에 공급된다.
제 2 앰프(220A)에서, 도 4의 PMOS 트랜지스터(PT221)의 대신에, NMOS 트랜지스터(NT223)를 이용하여 입력 및 증폭 회로가 구성되어 있다. NMOS 트랜지스터(NT223)의 소스가 접지 전위(GND)에 접속되어 있다.
도 4의 NMOS 트랜지스터(NT221)의 대신에, PMOS 트랜지스터(PT222)를 이용하 여 밀러 회로를 형성하는 트랜지스터가 구성되어 있다. 그리고, PMOS 트랜지스터(PT222)의 소스가 전원 전위(VDD)에 접속되어 있다. 또한, 커패시터(C221)의 제 1 전극이 PMOS 트랜지스터(PT222)의 게이트에 접속된 노드(ND222)에 접속되고, 제 2 전극이 전원 전위(VDD)에 접속되어 있다.
또한, 도 4의 NMOS 트랜지스터(NT222)의 대신에, PMOS 트랜지스터(PT223)를 이용하여 AZ 스위치가 구성되어 있다. 이 경우, 제 2 앰프(220A)에는 제 1의 AZ 신호(PSEL)가 PMOS 트랜지스터(PT223)의 게이트에 공급된다.
그리고, 커패시터(C230A)는, 제 1 전극이 공통 소스형 증폭기로서 NMOS 트랜지스터(NT223)의 게이트(입력)에 접속되고, 제 2 전극이 NMOS 트랜지스터(NT223)의 드레인(출력)에 접속되어 있다. 이 커패시터(C230)는, 밀러 효과를 발현하고, 공통 소스 입력에 게인 배의 용량이 접속된 것과 등가가 된다.
제 1 앰프(210A)의 출력에 보이는 용량은, NMOS 트랜지스터(NT223)의 게인을 AV2로 하고, 커패시터(C230A)의 용량을 C로 하면, {C*(1+AV2)}와 같이 게인 배가 되기 때문에 커패시터(C230A)의 용량치가 작아도 좋다. 이로써, 비교기(200A)의 대역은 작은 용량으로 크게 좁혀진다.
이와 같은 구성을 갖는 도 14의 비교기(200A)는, 기본적으로, 도 4의 비교기(200)와 마찬가지로 동작한다. 단, 도 12의 타이밍 차트에서의 RAMP, 1st comp, 2nd Amp의 파형이 반대가 된다. 그리고, 도 14의 비교기(200A)에 의하면, 도 4의 비교기(200)와 같은 효과를 얻을 수 있다.
이상 설명한 바와 같이, 본 실시 형태에 의하면, 광전변환을 행하는 복수의 화소가 행렬형상으로 배열된 화소부(110)와, 화소부(110)로부터 행 단위로 데이터의 판독을 행하는 화소 신호 판독부(ADC군)(150)를 갖는다.
ADC군(150)은, 화소의 열배열에 대응하여 배치되고 판독 신호 전위와 참조 전압을 비교 판정하고, 그 판정 신호를 출력하는 복수의 비교기(151)와, 대응하는 상기 비교기의 비교 시간을 카운트하는 복수의 카운터(152)를 갖는다.
각 비교기(151)는, 제 1 앰프(210)와, 제 1 앰프(210)에 종속 접속되고 제 1 앰프(210)의 출력을 출력의 게인을 증가시키는 제 2 앰프(220)와, 제 2 앰프의 공통 소스형 증폭기의 입출력 사이에 접속되고 밀러 효과를 발현하기 위한 커패시터(C230)를 갖는다.
따라서 본 실시 형태에 의하면, 이하의 효과를 얻을 수 있다.
즉, 커패시터의 밀러 효과로 비교기의 대역을 크게 떨어뜨림으로써, 화소 노이즈, 비교기 노이즈를 저감할 수 있다.
비교기의 대역을 떨어뜨리기 위해 밀러 효과를 사용하기 때문에, 비교기의 반전 지연이 적은 채로, 노이즈 저감이 가능해진다. 반전 지연이 악화하지 않기 때문에, 프레임 레이트를 떨어뜨리는 일이 없다.
비교기의 대역을 떨어뜨리기 위해 밀러 효과를 사용하기 때문에, 작은 용량으로 크게 대역을 떨어뜨릴 수 있다. 동등한 노이즈 저감 효과를 실현하는데, 기존의 수법에 비하여, 면적, 비용을 삭감할 수 있다.
이와 같은 효과를 갖는 고체 촬상 센서는, 디지털 카메라나 비디오 카메라의 촬상 디바이스로서 적용할 수 있다.
<6. 카메라 시스템의 구성예>
도 15는, 본 발명의 실시 형태에 관한 고체 촬상 센서가 적용되는 카메라 시스템의 구성의 한 예를 도시하는 도면이다.
본 카메라 시스템(300)은, 도 15에 도시하는 바와 같이, 본 실시 형태에 관한 CMOS 이미지 센서(고체 촬상 센서)(100)가 적용 가능한 촬상 디바이스(310)를 갖는다.
카메라 시스템(300)은, 촬상 디바이스(310)의 화소 영역에 입사광을 유도하는 (피사체상을 결상하다) 광학계, 예를 들면 입사광(상광(像光))을 촬상면상에 결상시키는 렌즈(320)를 갖는다.
카메라 시스템(300)은, 촬상 디바이스(310)를 구동하는 구동 회로(DRV)(330)와, 촬상 디바이스(310)의 출력 신호를 처리하는 신호 처리 회로(PRC)(340)를 갖는다.
구동 회로(330)는, 촬상 디바이스(310) 내의 회로를 구동하는 스타트 펄스나 클록 펄스를 포함하는 각종의 타이밍 신호를 생성한 타이밍 제너레이터(도시 생략)를 가지며, 소정의 타이밍 신호로 촬상 디바이스(310)를 구동한다.
또한, 신호 처리 회로(340)는, 촬상 디바이스(310)의 출력 신호에 대해 소정의 신호 처리를 시행한다.
신호 처리 회로(340)에서 처리된 화상 신호는, 예를 들면 메모리 등의 기록 매체에 기록된다. 기록 매체에 기록된 화상 정보는, 프린터 등에 의해 하드 카피된 다. 또한, 신호 처리 회로(340)에서 처리된 화상 신호를 액정 디스플레이 등으로 이루어지는 모니터에 동화로서 투영된다.
상술한 바와 같이, 디지털 카메라 등의 촬상 장치에 있어서, 촬상 디바이스(310)로서, 선술한 고체 촬상 센서(100)를 탑재함으로써, 고정밀한 카메라를 실현할 수 있다.
본 발명은 일본특허출원 JP2008-262974(2008.10.09)호의 우선권 주장 출원이다.
본 발명은 첨부된 청구범위와 동등한 범위 내에서 당업자의 필요에 따라 다양하게 변경, 변형, 수정 및 조합이 이루어질 수 있다.
도 1은 본 발명의 실시 형태에 관한 열병렬 ADC 탑재 고체 촬상 센서(CMOS 이미지 센서)의 구성예를 도시하는 블록도.
도 2는 도 1의 열병렬 ADC 탑재 고체 촬상 센서(CMOS 이미지 센서)에서의 ADC군을 보다 구체적으로 도시하는 블록도.
도 3은 본 실시 형태에 관한 4개의 트랜지스터로 구성되는 CMOS 이미지 센서의 화소의 한 예를 도시하는 도면.
도 4는 본 실시 형태에 관한 비교기의 구성예를 도시하는 회로도.
도 5는 CDS의 동작 플로우를 도시하는 도면.
도 6은 CDS 전달함수의 식을 도시하는 도면.
도 7은 주파수 대 CDS 게인 특성을 도시하는 도면.
도 8은 CDS에서의 필터 처리를 모식적으로 도시하는 도면.
도 9는 CDS의 필터 효과에 의한 노이즈 저감에 관해 도시하는 도면.
도 10은 도 4의 회로의 비교예로서의 비교기를 도시하는 도면.
도 11은 동일 차단 주파수로 설정한, 밀러 효과를 이용하지 않은 도 10의 기존 회로와 밀러 효과를 이용한 본 발명의 실시 형태에 관한 도 4의 회로와의 반전 지연의 비교 결과를 도시하는 도면.
도 12는 도 4의 비교기의 타이밍 차트.
도 13은 본 발명의 실시 형태에 관한 도 4의 회로와 도 10의 회로의 비교기 출력의 반전 지연을 비교하여 도시하는 도면.
도 14는 본 실시 형태에 관한 비교기의 변형예를 도시하는 회로도.
도 15는 본 발명의 실시 형태에 관한 고체 촬상 센서가 적용되는 카메라 시스템의 구성의 한 예를 도시하는 도면.

Claims (7)

  1. 삭제
  2. 광전변환을 행하는 복수의 화소가 행렬형상으로 배열된 화소부와,
    상기 화소부로부터 화소 단위로 복수의 화소 신호의 판독을 행하는 화소 신호 판독부를 가지며,
    상기 화소 신호 판독부는,
    화소의 열배열에 대응하여 배치되고, 판독 신호 전위와 참조 전압을 비교 판정하고, 그 비교 결과에 의거한 판정 신호를 출력하는 복수의 비교기와,
    대응하는 상기 비교기의 비교 시간을 카운트하는 복수의 카운터를 포함하고,
    상기 각 비교기는,
    한쪽의 트랜지스터의 게이트에 상기 참조 전압을 받고, 다른 쪽의 트랜지스터의 게이트에 상기 판독 신호를 받아서, 상기 참조 전압과 상기 판독 신호 전위와의 비교 동작을 행하는 차동 증폭기를 포함하는 제 1 앰프와,
    상기 제 1 앰프의 출력의 게인을 증가시켜 출력하는 증폭기를 포함하는 제 2 앰프와,
    밀러 효과를 발현하기 위해 상기 제 2 앰프의 증폭기의 입출력 사이에 접속된 커패시터를 갖고,
    상기 제 2 앰프의 입출력 사이에 접속된 커패시터는, 상기 증폭기의 게인을 AV2로 하고, 상기 커패시터의 용량을 C로 하면, 상기 제 1 앰프의 출력에서 보아 {C*(1+AV2)}와 같이 게인 배(倍)가 되는 것을 특징으로 하는 고체 촬상 센서.
  3. 제 2항에 있어서,
    상기 제 2 앰프의 증폭기는, 게이트에 상기 제 1 앰프의 출력이 공급되는 공통 소스형의 전계효과 트랜지스터에 의해 형성되고,
    상기 커패시터는, 상기 공통 소스 전계효과 트랜지스터의 게이트와 드레인 사이에 접속되어 있는 것을 특징으로 하는 고체 촬상 센서.
  4. 제 2항에 있어서,
    상기 제 1 앰프는,
    한쪽의 트랜지스터의 게이트에 상기 참조 전압을 받고, 다른 쪽의 트랜지스터의 게이트에 상기 판독 신호를 받아서, 상기 참조 전압과 상기 판독 신호 전위와의 비교 동작을 행하는 차동 트랜지스터와,
    상기 차동 트랜지스터의 게이트와 드레인 사이에 접속되고, 행 동작 시작시에 각 칼럼마다 동작점을 정하기 위한 오토제로 스위치와,
    상기 차동 트랜지스터의 각 게이트에 접속되고, 오토제로 레벨을 샘플링하도록 구성된 제 1 및 제 2의 커패시터를 포함하는 것을 특징으로 하는 고체 촬상 센서.
  5. 제 4항에 있어서,
    상기 제 2 앰프는,
    행 동작 시작시에 각 칼럼마다 동작점을 정하기 위한 오토제로 스위치와,
    오토제로 레벨을 샘플링하도록 구성된 제 3의 커패시터를 포함하는 것을 특징으로 하는 고체 촬상 센서.
  6. 제 5항에 있어서,
    상기 제 2 앰프는,
    상기 제 1 앰프의 출력이 게이트에 입력되는 제 1 도전형 전계효과 트랜지스터와,
    상기 제 1 도전형 트랜지스터와 직렬로 접속되고, 게이트와 드레인 사이에 상기 오토제로 스위치가 배치되고, 게이트가 상기 제 3의 커패시터에 접속된 제 2 도전형 전계효과 트랜지스터를 가지며,
    상기 제 1 도전형 전계효과 트랜지스터와 상기 제 2 도전형 전계효과 트랜지스터의 접속점에 출력 노드가 형성되고,
    상기 밀러 효과 발현을 위한 커패시터는, 상기 제 1 도전형 전계효과 트랜지스터의 게이트와 드레인 사이에 접속되어 있는 것을 특징으로 하는 고체 촬상 센서.
  7. 고체 촬상 센서와,
    상기 고체 촬상 센서에 피사체상을 결상하는 광학계를 가지며,
    상기 고체 촬상 센서는,
    광전변환을 행하는 복수의 화소가 행렬형상으로 배열된 화소부와,
    상기 화소부로부터 화소 단위로 복수의 화소 신호의 판독을 행하는 화소 신호 판독부를 가지며,
    상기 화소 신호 판독부는,
    화소의 열배열에 대응하여 배치되고, 판독 신호 전위와 참조 전압을 비교 판정하고, 그 비교 결과에 의거한 판정 신호를 출력하는 복수의 비교기와,
    대응하는 상기 비교기의 비교 시간을 카운트하는 복수의 카운터를 포함하고,
    상기 각 비교기는,
    한쪽의 트랜지스터의 게이트에 상기 참조 전압을 받고, 다른 쪽의 트랜지스터의 게이트에 상기 판독 신호를 받아서, 상기 참조 전압과 상기 판독 신호 전위와의 비교 동작을 행하는 차동 증폭기를 포함하는 제 1 앰프와,
    상기 제 1 앰프의 출력의 게인을 증가시켜 출력하는 증폭기를 포함하는 제 2 앰프와,
    밀러 효과를 발현하기 위해 상기 제 2 앰프의 증폭기의 입출력 사이에 접속된 커패시터를 갖고,
    상기 제 2 앰프의 입출력 사이에 접속된 커패시터는, 상기 증폭기의 게인을 AV2로 하고, 상기 커패시터의 용량을 C로 하면, 상기 제 1 앰프의 출력에서 보아 {C*(1+AV2)}와 같이 게인 배(倍)가 되는 것을 특징으로 하는 카메라 시스템.
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