JP5682150B2 - 固体撮像素子及びその製造方法、撮像装置 - Google Patents
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Description
そして、電荷蓄積領域の下に、エネルギーの異なる複数回のイオン注入により、複数個の不純物領域を形成して、従来からの電荷蓄積領域と合わせて電荷蓄積部とした構成が提案されている(例えば、特許文献1を参照。)。
このように構成したCMOS型固体撮像素子の概略構成図(断面図)を、図6A及び図6Bに示す。図6Aは、転送ゲートに直交する面における断面図を示し、図6Bは、図6AのX−X´における断面図を示している。
図6A及び図6Bに示す固体撮像素子は、各画素がp+の素子分離領域53によって分離され、この素子分離領域53で分離された内部に、センサ部のフォトダイオード(PD)や電荷転送部が形成されている。図中51は、半導体基体(半導体基板又は半導体基板とその上の半導体エピタキシャル層)を示し、52は、半導体基体51に埋め込まれて形成されたp−の半導体ウェル領域を示す。半導体ウェル領域52により、オーバーフローバリアが形成される。
第1の副電荷蓄積領域61と第2の副電荷蓄積領域62と第3の副電荷蓄積領域63とによって構成された副電荷蓄積領域は、電荷蓄積領域54単独で深く形成した構成と比較して、電荷蓄積容量を増大させる作用を有する。
これにより、画素が微細化されたときの電荷蓄積容量の減少を補って、画素の微細化に伴う感度の低下を抑制することが可能になる。
また、フォトダイオードの深い領域で光電変換された光電子を、効率良く転送させることができる。
副電荷蓄積領域61,62,63を形成したことにより、図7に示すように、深さ方向に広がったポテンシャル分布が形成されている。
n型の不純物を多段に分けてイオン注入して、副電荷蓄積領域を形成することにより、このように深さ方向のポテンシャルを設計することができる。
これは、白点の悪化を抑制することや、フォトダイオードの深層部におけるピニングの悪化に起因する蓄積電荷のオーバーフローを抑制することを、目的としている。
また、図6Bの断面では、p+の素子分離領域53の間隔が、図6Aの断面よりもかなり狭くなっている。
そのため、フォトダイオードの深層部においては、素子分離領域53及び半導体ウェル領域52によるp型不純物の実効濃度の増加に起因して、ポテンシャルの締め付けが生じる。このことを、図8を参照して説明する。
図8に示すように、p型の不純物領域(素子分離領域53及び半導体ウェル領域52)の実効濃度が増加することによって、矢印で示すようなポテンシャルの締め付けがn型の不純物領域に対して生じる。
これにより、空乏層が深部まで伸びにくくなり、感度が設計値よりも低い値をとることがある。
しかしながら、画素の微細化がさらに進むことにより、副電荷蓄積領域を設けただけでは充分ではなくなってくる。
従って、画素の微細化に伴い、感度を確保するためのさらなる工夫が必要になる。
そして、半導体基体と、この半導体基体内に形成された、センサ部を構成する、第1導電型の電荷蓄積領域とを含む。
また、主電荷蓄積領域である電荷蓄積領域の下の半導体基体内に、複数層形成され、かつ、複数層のうちの少なくとも1層以上が画素全体に形成され、少なくとも1層以上が画素の一部のみに形成された、第1導電型の不純物領域から成る副電荷蓄積領域を含む。
また、副電荷蓄積領域の下方の半導体基体内に、画素全体に形成された、第2導電型の不純物領域から成る半導体ウェル領域を含む。
さらに、半導体基体内に形成された、画素を分離する、第2導電型の不純物領域から成る素子分離領域を含む。
そして、半導体基体内の画素全体に、第2導電型の不純物領域から成る半導体ウェル領域を形成する工程を含む。
また、半導体ウェル領域の上方の半導体基体内の画素全体に、第1導電型の不純物領域から成る副電荷蓄積領域を形成し、画素全体に形成する副電荷蓄積領域と、画素の一部のみに形成する副電荷蓄積領域を含む、第1導電型の不純物領域から成る副電荷蓄積領域を複数層形成する工程を含む。
また、半導体基体内に、画素を分離する、第2導電型の不純物領域から成る素子分離領域を形成する工程と、半導体基体内の、複数層の副電荷蓄積領域の上に、センサ部を構成する第1導電型の電荷蓄積領域を形成する工程を含む。
さらに、複数層の副電荷蓄積領域のうちの少なくとも1層以上を画素全体に形成していることにより、センサ部の深部における第1導電型の不純物の実効ドーズ量を増やすことができる。これにより、副電荷蓄積領域の周囲の第2導電型の不純物領域からのポテンシャルの締め付けを緩和して、センサ部内のポテンシャル分布を深さ方向に広げて、センサ部内の空乏層を深さ方向に伸ばし、センサ部の飽和電荷量を多くすることができる。
従って、画素の微細化が進んでも、充分な感度を確保することが可能になり、画素を微細化して、画素数の増大や固体撮像素子の小型化を図ることが可能になる。
なお、説明は以下の順序で行う。
1.第1の実施の形態(固体撮像素子)
2.第2の実施の形態(撮像装置)
本発明の第1の実施の形態の固体撮像素子の概略構成図(断面図)を、図1A及び図1Bに示す。図1Aは、転送ゲートに直交する面における断面図を示し、図1Bは、図1AのA−A´における断面図を示している。
半導体基体1としては、半導体基板(シリコン基板等)や、半導体基板及びその上の半導体エピタキシャル層を用いることができる。
この半導体ウェル領域2は、画素領域全面に、もしくは、固体撮像素子のチップ全面にわたって形成されていて、基板と画素部とを分離している。そして、この半導体ウェル領域2により、オーバーフローバリアが構成される。
フォトダイオードの部分においては、n+の電荷蓄積領域4が形成され、この電荷蓄積領域4の表面に、暗電流抑制のためのp+の正電荷蓄積領域5が形成されている。
転送ゲート7は、例えば、多結晶シリコンによって形成することができる。
フローティングディフュージョン6及びセンサ部の正電荷蓄積領域5は、転送ゲート7の位置に合わせて、その外側に形成されている。
なお、図1の構成を変形して、正電荷蓄積領域5を、転送ゲート7の外側のサイドウォール8の外縁の位置に合わせて、その外側に形成しても構わない。
これらの副電荷蓄積領域11,12,13は、p型の半導体ウェル領域2よりも上方、即ち半導体ウェル領域2と電荷蓄積領域4の間の深さ位置に形成されている。
そのため、この図1Bの断面の構成だけでは、フォトダイオードの深層部において、素子分離領域3及び半導体ウェル領域2によるp型不純物の実効濃度の増加に起因して、ポテンシャルの締め付けが生じる。
第1の副電荷蓄積領域11を素子分離領域3まで延長して広く形成したことにより、図2に示すように、図7に示したポテンシャル分布よりも、さらに深さ方向に広がったポテンシャル分布を形成することができる。
これは、第1の副電荷蓄積領域11を広く形成したことにより、フォトダイオードの深部におけるn型不純物の実効ドーズ量を増やすことができるので、周囲のp型の不純物領域2,3からのポテンシャルの締め付けを緩和することができるからである。
ポテンシャル分布を深さ方向に広げることができるので、フォトダイオード内の空乏層を深さ方向に伸ばすことができ、その結果、感度を向上させることができる。
これにより、深さ1μm以上に空乏層を広げて、可視光線のうちの波長の長い帯域の光に対する感度を充分に得ることが可能になる。
まず、図3Aに示すように、p型不純物のイオン注入21により、半導体基体1のある程度の深さ位置に、半導体基体1の全体もしくは撮像領域全体にわたって、オーバーフローバリアとなるp型の半導体ウェル領域2を形成する。
なお、第1の副電荷蓄積領域11を形成するイオン注入、第2の副電荷蓄積領域12を形成するイオン注入、第3の副電荷蓄積領域13を形成するイオン注入は、それぞれ異なるエネルギー(エネルギーの大小関係は、第1>第2>第3)で行う。
このとき、半導体基体1の全体にわたってイオン注入されたn型不純物を打ち返すように、p型不純物の注入量を選定する。これにより、ブルーミングや混色、さらには白点の悪化を防ぐように、素子分離領域3とフォトダイオードとの境界領域のポテンシャルを設計することができる。
このように、p+の素子分離領域3を形成することにより、n型の第1の副電荷蓄積領域11が画素毎に分離される。
例えば、転送ゲート7を形成した後に、転送ゲート7をもマスクとして使用して、n型不純物のイオン注入によりn+の電荷蓄積領域4を形成し、p型不純物のイオン注入によりp+の正電荷蓄積領域5を形成する。そして、転送ゲート7の側壁に絶縁層によるサイドウォール8を形成して、このサイドウォール8をもマスクとして使用して、n型不純物のイオン注入によりn+のフローティングディフュージョン(FD)6を形成する。
このようにして、図1A及び図1Bに示した固体撮像素子を製造することができる。
即ち、フォトダイオード内の空乏層を深さ方向に伸ばして、飽和電荷量を多くして、フォトダイオードの感度を向上させることができる。
従って、本実施の形態の固体撮像素子により、画素の微細化が進んでも、充分な感度を確保することが可能になり、画素を微細化して、画素数の増大や固体撮像素子の小型化を図ることが可能になる。
本発明では、電荷蓄積領域の下に複数の副電荷蓄積領域を形成した場合において、画素全体に形成する副電荷蓄積領域は任意である。
従って、図1のように3つの副電荷蓄積領域11,12,13を形成した場合において、これらのうち任意の領域を画素全体に形成することができる。
そして、より好ましくは、画素全体に形成した副電荷蓄積領域が、半導体基体1の表面からの深さが1μm以上の位置にもわたって形成された構成とする。
上述の製造方法のように、半導体基体全体もしくは撮像領域全体に形成して、素子分離領域を形成する際に画素毎に分離する方が、容易に形成することができる。
例えば、前記特許文献1のようなCCD固体撮像素子にも、同様に本発明を適用することができる。
本発明では、上述の実施の形態とは導電型を逆にして、p型の電荷蓄積領域と、その上のn+の負電荷蓄積領域とを形成した構成とすることも可能である。この場合には、副電荷蓄積領域として、電荷蓄積領域の下にp型の不純物領域を複数層形成して、この複数層のp型の不純物領域のうちの少なくとも1層以上を画素全体に形成する。
本発明の第2の実施の形態の撮像装置の概略構成図(ブロック図)を、図5に示す。
この撮像装置としては、例えば、ビデオカメラ、デジタルスチルカメラ、携帯電話のカメラ等が挙げられる。
このような撮像装置500において、固体撮像素子として、前述した実施の形態の固体撮像素子等、本発明の固体撮像素子を用いることができる。
これにより、固体撮像素子の画素数を増やしたり、固体撮像素子を小型化したりしても、充分な感度が得られる撮像装置500を構成することができる、という利点がある。
例えば、固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
本発明の撮像装置は、例えば、カメラや撮像機能を有する携帯機器等、各種の撮像装置に適用することができる。また、「撮像」の広義の意味として、指紋検出装置等も含む。
Claims (6)
- 光電変換が行われるセンサ部を含んで、画素が構成された固体撮像素子であって、
半導体基体と、
前記半導体基体内に形成された、前記センサ部を構成する、第1導電型の電荷蓄積領域と、
主電荷蓄積領域である前記電荷蓄積領域の下の前記半導体基体内に、複数層形成され、かつ、前記複数層のうちの少なくとも1層以上が前記画素全体に形成され、少なくとも1層以上が前記画素の一部のみに形成された、第1導電型の不純物領域から成る副電荷蓄積領域と、
前記副電荷蓄積領域の下方の前記半導体基体内に、前記画素全体に形成された、第2導電型の不純物領域から成る半導体ウェル領域と、
前記半導体基体内に形成された、前記画素を分離する、第2導電型の不純物領域から成る素子分離領域とを含む
固体撮像素子。 - 前記画素全体に形成された前記副電荷蓄積領域が、前記半導体基体の表面から1μm以上の深さに形成されている、請求項1に記載の固体撮像素子。
- 光電変換が行われるセンサ部を含んで、画素が構成された固体撮像素子を製造する方法であって、
半導体基体内の前記画素全体に、第2導電型の不純物領域から成る半導体ウェル領域を形成する工程と、
前記半導体ウェル領域の上方の半導体基体内の前記画素全体に、第1導電型の不純物領域から成る副電荷蓄積領域を形成し、前記画素全体に形成する前記副電荷蓄積領域と、前記画素の一部のみに形成する副電荷蓄積領域を含む、第1導電型の不純物領域から成る副電荷蓄積領域を複数層形成する工程と、
前記半導体基体内に、前記画素を分離する、第2導電型の不純物領域から成る素子分離領域を形成する工程と、
前記半導体基体内の、前記複数層の前記副電荷蓄積領域の上に、前記センサ部を構成する第1導電型の電荷蓄積領域を形成する工程とを含む
固体撮像素子の製造方法。 - 前記画素全体に形成する前記副電荷蓄積領域を、撮像領域全体にわたって形成した後に、第2導電型の前記素子分離領域を形成して、副電荷蓄積領域を画素毎に分離する、請求項3に記載の固体撮像素子の製造方法。
- 入射光を集光する集光光学部と、
光電変換が行われるセンサ部を含んで、画素が構成され、半導体基体と、前記半導体基体内に形成された、前記センサ部を構成する、第1導電型の電荷蓄積領域と、主電荷蓄積領域である前記電荷蓄積領域の下の前記半導体基体内に、複数層形成され、かつ、前記複数層のうちの少なくとも1層以上が前記画素全体に形成され、少なくとも1層以上が前記画素の一部のみに形成された、第1導電型の不純物領域から成る副電荷蓄積領域と、前記副電荷蓄積領域の下方の前記半導体基体内に、前記画素全体に形成された、第2導電型の不純物領域から成る半導体ウェル領域と、前記半導体基体内に形成された、前記画素を分離する、第2導電型の不純物領域から成る素子分離領域とを含む固体撮像素子と、
前記固体撮像素子で光電変換されて得られた信号を処理する信号処理部とを含む
撮像装置。 - 前記画素全体に形成された前記副電荷蓄積領域が、前記半導体基体の表面から1μm以上の深さに形成されている、請求項5に記載の撮像装置。
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