JP6119432B2 - 固体撮像素子、電子機器、および製造方法 - Google Patents

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Description

本開示は、固体撮像素子、電子機器、および製造方法に関し、特に、より変換効率を向上することができるようにした固体撮像素子、電子機器、および製造方法に関する。
従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子が使用されている。固体撮像素子は、光電変換を行うフォトダイオードと複数のトランジスタとが組み合わされた画素を有しており、平面的に配置された複数の画素から出力される画素信号に基づいて画像が構築される。
例えば、固体撮像素子では、フォトダイオードに蓄積された電荷が、フォトダイオードと増幅トランジスタのゲート電極との接続部に設けられる所定の容量を有するＦＤ（Floating Diffusion：フローティングディフュージョン）部に転送される。そして、ＦＤ部に保持されている電荷のレベルに応じた信号が画素から読み出され、コンパレータを有するＡＤ（Analog Digital）変換回路によってＡＤ変換されて出力される。
また、近年、固体撮像素子の感度特性を向上させて、超高感度イメージセンサと同等の低照度特性を得ることを目的として、ＦＤ部が有する電荷容量を低減させて、画素デバイスの変換効率を高めることが要求されている。
例えば、特許文献１には、ＭＯＳ型イメージセンサの微細画素化に対応し、暗電流や白点の発生を抑制しつつ変換効率を改善させるために、ＦＤ部に接する素子分離領域のみトレンチ構造とし、それ以外の素子分離領域は、拡散素子分離領域で形成する技術が開示されている。
特開２００８−２０５０２２号公報
ところで、上述したように、従来からも変換効率の向上が図られているが、更に変換効率を向上させることが求められている。
本開示は、このような状況に鑑みてなされたものであり、より変換効率を向上することができるようにするものである。
本開示の一側面の固体撮像素子は、光を電荷に変換する光電変換部と、前記光電変換部で発生した電荷を転送する転送トランジスタと、前記光電変換部で発生した電荷を一時的に蓄積する浮遊拡散領域と、前記浮遊拡散領域に蓄積されている電荷を増幅して、その電荷に応じたレベルの画素信号を出力する増幅トランジスタとを少なくとも含む素子を有する画素を備え、前記画素は、前記画素を構成する素子どうしの分離にトレンチ構造が用いられており、前記浮遊拡散領域に隣接する箇所に形成される前記トレンチ構造が、前記浮遊拡散領域に隣接する箇所以外に形成される前記トレンチ構造よりも深く形成される断面構成である。
本開示の一側面の電子機器は、光を電荷に変換する光電変換部と、前記光電変換部で発生した電荷を転送する転送トランジスタと、前記光電変換部で発生した電荷を一時的に蓄積する浮遊拡散領域と、前記浮遊拡散領域に蓄積されている電荷を増幅して、その電荷に応じたレベルの画素信号を出力する増幅トランジスタとを少なくとも含む素子を有する画素を備え、前記画素は、前記画素を構成する素子どうしの分離にトレンチ構造が用いられており、前記浮遊拡散領域に隣接する箇所に形成される前記トレンチ構造が、前記浮遊拡散領域に隣接する箇所以外に形成される前記トレンチ構造よりも深く形成される断面構成である固体撮像素子を備える。
本開示の一側面の製造方法は、前記浮遊拡散領域に隣接する箇所以外に形成される前記トレンチ構造の深さまで、前記トレンチ構造が形成される全ての箇所にトレンチを形成する第１のエッチングを行い、前記浮遊拡散領域に隣接する箇所の前記トレンチを、さらに深く形成する第２のエッチングを行うステップを含む。
本開示の一側面の固体撮像素子は、前記浮遊拡散領域に隣接する箇所以外に形成される前記トレンチ構造の深さまで、前記トレンチ構造が形成される全ての箇所にトレンチを形成する第１のエッチングを行い、前記浮遊拡散領域に隣接する箇所の前記トレンチを、さらに深く形成する第２のエッチングを行うステップを含む製造方法で製造される。
本開示の一側面においては、画素は、画素を構成する素子どうしの分離にトレンチ構造が用いられており、浮遊拡散領域に隣接する箇所に形成されるトレンチ構造が、浮遊拡散領域に隣接する箇所以外に形成されるトレンチ構造よりも深く形成される断面構成である
本開示の一側面によれば、より変換効率を向上することができる。
本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。 画素の第１の構成例を示す回路図および断面図である。 画素の第２の構成例を示す回路図である。 画素の第２の構成例を示す平面図および断面図である。 画素の製造方法における第１乃至第４の工程を説明する図である。 画素の製造方法における第５乃至第８の工程を説明する図である。 画素の第３の構成例を示す平面図および断面図である。 画素の変形例を示す断面図である。 電子機器に搭載される撮像装置の構成例を示すブロック図である。
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
図１は、本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。
図１に示すように、固体撮像素子１１は、複数の画素１２がアレイ状に配置されたアレイ部１３、垂直駆動回路１４、カラム信号処理回路１５、水平駆動回路１６、出力回路１７、および制御回路１８を備えて構成される。
画素１２は、図２を参照して後述するように、光電変換部であるＰＤ３１を有しており、ＰＤ３１が受光することにより発生する電荷に応じたレベルの画素信号が、垂直信号線１９を介してカラム信号処理回路１５に読み出される。
アレイ部１３は、複数の画素１２がアレイ状に配置されて構成される。
垂直駆動回路１４は、アレイ部１３が有する複数の画素１２の行ごとに、それぞれの画素１２を駆動（転送や、選択、リセットなど）するための駆動信号を、水平信号線を介して順次供給する。
カラム信号処理回路１５は、垂直信号線１９を介して、それぞれの画素１２から出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことで画素信号の信号レベルを抽出し、画素１２の受光量に応じた画素データを取得する。
水平駆動回路１６は、アレイ部１３が有する複数の画素１２の列ごとに、それぞれの画素１２から取得された画素データをカラム信号処理回路１５から出力させるための駆動信号を、カラム信号処理回路１５に順次供給する。
出力回路１７には、水平駆動回路１６の駆動信号に従ったタイミングでカラム信号処理回路１５から出力される画素データが水平信号線２０を介して供給され、出力回路１７は、例えば、その画素データを増幅して、後段の画像処理回路に出力する。
制御回路１８は、固体撮像素子１１の内部の各ブロックの駆動を制御する。例えば、固体撮像素子１１は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
次に、図２を参照して、画素１２の第１の構成例について説明する。
図２Ａには、画素１２の回路構成を示す回路図が示されており、図２Ｂには、画素１２の断面的な構成例が示されている。
図２Ａに示すように、画素１２は、ＰＤ（photodiode：フォトダイオード）３１、転送トランジスタ３２、増幅トランジスタ３３、ＦＤ（Floating Diffusion：フローティングディフュージョン）部３４、選択トランジスタ３５、およびリセットトランジスタ３６を備えて構成される。
ＰＤ３１は、光を電荷に変換する光電変換部であり、受光した光の光量に応じた電荷を光電変換により発生して蓄積する。ＰＤ３１のアノード電極は接地されており、ＰＤ３１のカソード電極は、転送トランジスタ３２を介して増幅トランジスタ３３のゲート電極に接続されている。
転送トランジスタ３２は、図１の垂直駆動回路１４から供給される転送信号ＴＲＧに従って駆動する。例えば、転送トランジスタ３２のゲート電極に供給される転送信号ＴＲＧがハイレベルになると、転送トランジスタ３２はオンとなり、ＰＤ３１に蓄積されている電荷が転送トランジスタ３２を介してＦＤ部３４に転送される。
増幅トランジスタ３３は、ＰＤ３１での光電変換によって得られる信号を読み出す読出し回路であるソースフォロワの入力部となり、ＦＤ部３４に蓄積されている電荷に応じたレベルの画素信号を垂直信号線１９に出力する。すなわち、増幅トランジスタ３３は、ソース電極が選択トランジスタ３５を介して垂直信号線１９に接続されることで、垂直信号線１９の一端に接続される電流源（図示せず）とソースフォロワを構成する。
ＦＤ部３４は、転送トランジスタ３２と増幅トランジスタ３３との間に設けられる電荷容量Ｃ１を有する浮遊拡散領域であり、転送トランジスタ３２を介してＰＤ３１から転送される電荷を一時的に蓄積する。ＦＤ部３４は、電荷を電圧に変換する電荷検出部であり、ＦＤ部３４に保持される電荷が増幅トランジスタ３３において電圧に変換される。
選択トランジスタ３５は、図１の垂直駆動回路１４から供給される選択信号ＳＥＬに従って駆動する。例えば、選択トランジスタ３５のゲート電極に供給される選択信号ＳＥＬがハイレベルになるとオンとなって増幅トランジスタ３３と垂直信号線１９とを接続する。
リセットトランジスタ３６は、図１の垂直駆動回路１４から供給されるリセット信号ＲＳＴに従って駆動する。例えば、リセットトランジスタ３６のゲート電極に供給されリセット信号ＲＳＴがハイレベルになるとオンとなり、ＦＤ部３４に蓄積されている電荷を電源電圧Ｖｄｄに排出して、ＦＤ部３４をリセットする。
図２Ｂに示すように、画素１２の断面的な構成は、シリコン基板４１に対して配線層４２が積層される。
ＰＤ３１は、例えば、ＨＡＤ（Hole Accumulation Diode）構造と称される構造によりシリコン基板４１に形成され、イオン注入処理およびアニール処理を行うことにより形成される。また、ＰＤ３１は、ＰＤ３１を形成する工程よりも後の工程で形成される浅いトレンチ素子分離領域５３−１が形成される箇所よりも深い領域に延在するように形成される。これにより、ＰＤ３１が形成される領域を増加させることになり、その結果、ＰＤ３１の飽和電荷量Ｑｓを増加させることができる。
また、Ｐ型のシリコン基板４１（p-well）に対して配線層４２が積層される側のシリコン基板４１の表面には、薄いｐ型領域５１−１、濃いｎ型領域５１−２、薄いｎ型領域５１−３、および薄いｎ型領域５１−４が形成される。薄いｐ型領域５１−１は、転送トランジスタ３２が形成される箇所に応じて形成され、濃いｎ型領域５１−２は、ＦＤ部３４が形成される箇所に応じて形成され、薄いｎ型領域５１−３は、増幅トランジスタ３３が形成される箇所に応じて形成される。
また、シリコン基板４１には、画素１２を構成する素子どうしを素子分離するために、シリコン基板４１にトレンチを形成し、トレンチ内に酸化膜を埋め込むことによりトレンチ素子分離領域が形成される。図２Ｂに示すように、トレンチ素子分離領域としては、深いトレンチ素子分離領域５２−１および５２−２と、浅いトレンチ素子分離領域５３−１乃至５３−３が形成される。
深いトレンチ素子分離領域５２−１および５２−２は、ＦＤ部３４を他の素子から分離し、ＦＤ部３４に隣接する箇所に形成される。例えば、深いトレンチ素子分離領域５２−１は、ＦＤ部３４と転送トランジスタ３２との間となる箇所に形成され、深いトレンチ素子分離領域５２−２は、ＦＤ部３４と増幅トランジスタ３３との間となる箇所に形成される。浅いトレンチ素子分離領域５３−１乃至５３−３は、ＦＤ部３４以外の素子どうしを分離する。例えば、浅いトレンチ素子分離領域５３−１は、ＰＤ３１と転送トランジスタ３２との間となる箇所に形成される。
シリコン基板４１に対して配線層４２が積層される側のシリコン基板４１の表面には、転送トランジスタ３２を構成するゲート電極６１−１、増幅トランジスタ３３を構成するゲート電極６１−２が、図示しない絶縁膜を介して積層される。ゲート電極６１−１の側面には、サイドウォール６２−１が形成され、ゲート電極６１−２の側面には、サイドウォール６２−２が形成される。
配線層４２は、複数の層間絶縁膜の間に配線が配置されて構成される。図２Ｂの構成例では、第１の層間絶縁膜４２−１および第２の層間絶縁膜４２−２が積層されており、第１の層間絶縁膜４２−１と第２の層間絶縁膜４２−２との間に配線６４−１および６４−２が配置されている。
第１の層間絶縁膜４２−１を貫通するようにしてコンタクト部６３−１乃至６３−３が形成される。コンタクト部６３−１は、ＦＤ部３４と配線６４−１とを接続するように形成され、コンタクト部６３−２は、配線６４−１と増幅トランジスタ３３を構成するゲート電極６１−２とを接続するように形成される。コンタクト部６３−３は、薄いｎ型領域５１−４と配線６４−２とを接続するように形成される。
このような構造で画素１２は構成されており、深いトレンチ素子分離領域５２−１および５２−２と、浅いトレンチ素子分離領域５３−１乃至５３−３とにより素子分離を行うことにより、画素１２を構成する各素子を確実に分離することができる。
さらに、画素１２では、ＦＤ部３４と増幅トランジスタ３３のゲート電極６１−２とに接する素子分離領域に、深いトレンチ素子分離領域５２−２を形成することで、増幅トランジスタ３３とシリコン基板４１（p-well）とのカップリングを抑制することができ、これにより変換効率を向上させることができる。
また、ＦＤ部３４に隣接する部分以外の素子分離領域に、浅いトレンチ素子分離領域５３−１乃至５３−３を形成することで、従来の拡散分離と比較してアンプ容量が低減することになり、これにより変換効率を向上させることができる。
また、トレンチ加工形成により素子分離を行うことで、従来の拡散分離よりも素子分離領域を微細化することができる。これにより、例えば、ＰＤ３１の面積を拡大することができ、飽和電荷量Ｑｓの増加を図ることができる。
また、画素１２では、ＰＤ３１および転送トランジスタ３２を分離するのに浅いトレンチ素子分離領域５３−１を用いることにより、浅いトレンチ素子分離領域５３−１の深い領域にＰＤ３１が延在するような構成を採用することができる。これにより、ＰＤ３１の飽和電荷量Ｑｓを増加することができる。
次に、図３には、画素１２の第２の構成例を示す回路図が示されている。
図３に示すように、画素１２Ａは、ＰＤ３１、転送トランジスタ３２、増幅トランジスタ３３、ＦＤ部３４、選択トランジスタ３５、リセットトランジスタ３６、分離トランジスタ３７、およびＦＤ部３８を備えて構成される。即ち、画素１２Ａは、ＰＤ３１、転送トランジスタ３２、増幅トランジスタ３３、ＦＤ部３４、選択トランジスタ３５、およびリセットトランジスタ３６を備える点で、図２の画素１２と共通する構成とされており、それらの詳細な説明は省略する。
分離トランジスタ３７は、ＦＤ部３４およびリセットトランジスタ３６を接続するように配置されており、分離トランジスタ３７とリセットトランジスタ３６との接続部にＦＤ３８が設けられる。ＦＤ部３８は、電荷容量Ｃ２を有する浮遊拡散領域である。
分離トランジスタ３７は、分離信号ＦＤＧに従ってオン／オフを行い、例えば、分離信号ＦＤＧがハイレベルとなるとオンとなり、ＦＤ部３４およびＦＤ部３８が接続される。つまり、分離トランジスタ３７がオンとなった状態で、ＦＤ部３４の電荷容量Ｃ１とＦＤ部３８の電荷容量Ｃ２とを加算した電荷容量で、ＰＤ３１で発生した電荷を蓄積することができる。一方、分離トランジスタ３７は、分離信号ＦＤＧがローレベルとなるとオフとなり、ＦＤ部３４およびＦＤ部３８が分離され、この場合、ＦＤ部３４だけでＰＤ３１で発生した電荷を蓄積する。
このように、画素１２Ａは、分離トランジスタ３７のオン／オフを制御することで、ＰＤ３１で発生した電荷を蓄積する電荷容量を切り替えることができる。これにより、増幅トランジスタ３３におけるゲインを変更することができる。従って、画素１２Ａは、例えば、高照度時の信号と低照度時の信号のそれぞれにおいて分離トランジスタ３７のオン／オフを切り替えることで、良好なＳ／Ｎを実現するとともに、適切にリセットノイズを除去することができる。
このように構成されている画素１２Ａにおいても、図２の画素１２と同様に、ＦＤ部３４およびＦＤ部３８の他の素子との分離を深いトレンチ素子分離領域５２で行うことで、変換効率を向上させることができる。
図４Ａには、画素１２Ａの平面的な構造が示されており、図４Ｂには、図４Ａに示す一点鎖線Ｌ１に沿った画素１２Ａの断面的な構造が示されている。
画素１２Ａでは、例えば、ＦＤ部３４およびＦＤ部３８に隣接する領域に深いトレンチ素子分離領域５２が形成され、ＦＤ部３４およびＦＤ部３８に隣接する領域以外の領域に浅いトレンチ素子分離領域５３が形成される。即ち、ＦＤ部３４およびＦＤ部３８の素子分離は、深いトレンチ素子分離領域５２により行われる。以下、適宜、ＦＤ部３４およびＦＤ部３８に隣接する領域であって素子分離を行う領域を領域Ａと称し、それ以外の領域であって素子分離を行う領域を領域Ｂと称する。なお、図４Ｂに示されている断面図に対して図面の奥行方向に、深いトレンチ素子分離領域５２および浅いトレンチ素子分離領域５３が形成されている。
次に、図５および図６を参照して、深いトレンチ素子分離領域５２および浅いトレンチ素子分離領域５３を有する画素１２の製造方法について説明する。
図５に示すように、第１の工程において、シリコン基板４１の表面の絶縁膜（図示せず）およびレジスト７２とは反応性が異なるハードマスク層７１がシリコン基板４１の表面に形成する。ハードマスク層７１としては、ＳｉＮ（シリコン窒化）膜やＳＩＯ（シリコン酸化膜）などが用いられる。その後、ハードマスク層７１の全面にレジスト７２が成膜される。
第２の工程において、深いトレンチ素子分離領域５２および浅いトレンチ素子分離領域５３を形成する領域に対応して開口するように、第１のパターニングを行う。これにより、図５に示すように、領域Ａおよび領域Ｂに対応するようにレジスト７２に開口部８１が形成される。
第３の工程において、第１のエッチングを行って、浅いトレンチ素子分離領域５３を形成する深さとなるトレンチ８２を、領域Ａおよび領域Ｂに形成する。
第４の工程において、レジスト７２や加工起因のポリマー残を、アッシングやＤＨＦ（希釈フッ化水素水）、硫酸加水、アンモニア加水などで除去する。
その後、図６に示すように、第５の工程において、シリコン基板４１の前面にレジスト７３を成膜した後、深いトレンチ素子分離領域５２を形成する領域に対応して開口するように、第２のパターニングを行う。これにより、領域Ａに対応するようにレジスト７３に開口部８３が形成される。
第６の工程において、第２のエッチングを行って、深いトレンチ素子分離領域５２を形成する深さとなるトレンチ８４を、領域Ａに形成する。また、第６の工程を行う際に、図示しない周辺回路の素子分離を行うための素子分離部の形成を同時に行ってもよい。
第７の工程において、レジスト７３や加工起因のポリマー残を、アッシングやＤＨＦ（希釈フッ化水素水）、硫酸加水、アンモニア加水などで除去する。これにより、領域Ａに対応して深いトレンチ素子分離領域５２を形成する深さとなり、領域Ｂに対応して浅いトレンチ素子分離領域５３を形成する深さとなる、領域ごとに深さの異なるトレンチ８５が形成される。
第８の工程において、トレンチ８５の内部を酸化膜で埋め込み、CMP（Chemical Mechanical Polishing）で平坦化することにより、領域Ａに対応して深いトレンチ素子分離領域５２が形成され、領域Ｂに対応して浅いトレンチ素子分離領域５３が形成される。その後、ハードマスク層７１が除去される。
なお、その後における画素１２を製造する工程は、通常のCIS（CMOS Image Sensor）を製造する製造方法と同様に行われ、図２に示したような断面構造の画素１２が製造される。また、ＨＡＤ構造とされるＰＤ３１と、ＰＤ３１に隣接する浅いトレンチ素子分離領域５３−１との接触部は、白点が発生しないようにボロンをイオン注入する処理が行われる。
以上のように、第１のエッチングおよび第２のエッチングを順に行って、領域ごとに深さの異なるトレンチ８５を形成することで、浅いトレンチ素子分離領域５３および深いトレンチ素子分離領域５２を形成することができる。
次に、図７を参照して、画素１２の第３の構成例について説明する。
図７に示される画素１２Ｂは、図３の画素１２Ａと同様の回路構成とされる。図７Ａには、画素１２Ｂの平面的な構造が示されており、図７Ｂには、図７Ａに示す一点鎖線Ｌ２に沿った画素１２Ｂの断面的な構造が示されている。
図７に示すように、画素１２Ｂは、ＦＤ部３４および増幅トランジスタ３３の間に深いトレンチ素子分離領域５２が形成される点で、図４の画素１２Ａと共通する。一方、画素１２Ｂは、ＦＤ部３４および転送トランジスタ３２の間には深いトレンチ素子分離領域５２が形成さていない点で、図４の画素１２Ａと異なる構成とされる。
即ち、画素１２Ｂのように、少なくともＦＤ部３４および増幅トランジスタ３３の間に深いトレンチ素子分離領域５２を形成することで、変換効率を向上させることができる。
次に、図８を参照して、画素１２の変形例について説明する。
図８に示されている画素１２Ｃは、図２の画素１２のコンタクト部６３−１に替えて、コンタクト部６３−１よりも小径のコンタクト部６３−１Ａが形成されている点で、図２の画素１２と異なる構成とされている。また、コンタクト部６３−１Ａは、コンタクト部６３−２および６３−３よりも小径とされる。なお、画素１２Ｃは、その他の構成については図２の画素１２と共通しており、その詳細な説明は省略する。
図８に示すように、画素１２Ｃは、小径のコンタクト部６３−１ＡがＦＤ部３４に接続される構成とすることで、ＦＤ部３４の電荷容量を削減することができ、これにより増幅トランジスタ３３のゲインを増加させることができる。
また、コンタクト部６３−１Ａと、コンタクト部６３−２および６３−３との径が異なるため、それぞれのエッチング条件が異なることになる。従って、画素１２Ｃの製造工程では、コンタクト部６３−１Ａと、コンタクト部６３−２および６３−３とが、２回に分けて形成される。
また、上述したような固体撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
図９は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
図９に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
撮像素子１０３としては、上述した各種の構成例の画素１２を有する固体撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
信号処理回路１０４は、撮像素子１０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
このように構成されている撮像装置１０１では、上述したような固体撮像素子１１の構成を適用することによって画素における変換効率を向上することができるため、低照度特性を向上させることができ、より高感度の画像を撮像することができる。
なお、本技術は以下のような構成も取ることができる。
（１）
光を電荷に変換する光電変換部と、
前記光電変換部で発生した電荷を転送する転送トランジスタと、
前記光電変換部で発生した電荷を一時的に蓄積する浮遊拡散領域と、
前記浮遊拡散領域に蓄積されている電荷を増幅して、その電荷に応じたレベルの画素信号を出力する増幅トランジスタと
を少なくとも含む素子を有する画素を備え、
前記画素は、
前記画素を構成する素子どうしを分離する素子分離領域のうち、前記浮遊拡散領域と前記増幅トランジスタとの間の領域にトレンチ構造で構成される第１のトレンチ素子分離領域と、前記画素を構成する素子どうしを分離する素子分離領域のうち、前記浮遊拡散領域と前記増幅トランジスタとの間の領域以外の領域にトレンチ構造で構成される第２のトレンチ素子分離領域とにより素子分離が行われ、
前記第１のトレンチ素子分離領域が前記第２のトレンチ素子分離領域よりも深く形成されている
固体撮像素子。
（２）
前記転送トランジスタと前記浮遊拡散領域との間の素子分離が前記第１のトレンチ素子分離領域により行われる
上記（１）に記載の固体撮像素子。
（３）
前記浮遊拡散領域に蓄積されている電荷を排出するリセットトランジスタと、
前記浮遊拡散領域と前記リセットトランジスタとの間に配置される分離トランジスタと、
前記リセットトランジスタと前記分離トランジスタとの接続部分に設けられる第２の浮遊拡散領域と
をさらに備え、
前記第２の浮遊拡散領域の素子分離が、前記第１のトレンチ素子分離領域により行われる
上記（１）または（２）に記載の固体撮像素子。
（４）
前記浮遊拡散領域と配線とを接続するコンタクト部が、前記画素を構成する他の素子と配線とを接続するコンタクト部よりも小径に形成されている
上記（１）から（３）までのいずれかに記載の固体撮像素子。
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
１１ 固体撮像装置， １２ 画素， １３ アレイ部， １４ 垂直駆動回路， １５ カラム信号処理回路， １６ 水平駆動回路， １７ 出力回路， １８ 制御回路， １９ 垂直信号線， ２０ 水平信号線， ３１ ＰＤ， ３２ 転送トランジスタ， ３３ 増幅トランジスタ， ３４ ＦＤ部， ３５ 選択トランジスタ， ３６ リセットトランジスタ， ５２−１および５２−２ 深いトレンチ素子分離領域， ５３−１乃至５３−３ 浅いトレンチ素子分離領域

Claims (7)

  1. 光を電荷に変換する光電変換部と、
    前記光電変換部で発生した電荷を転送する転送トランジスタと、
    前記光電変換部で発生した電荷を一時的に蓄積する浮遊拡散領域と、
    前記浮遊拡散領域に蓄積されている電荷を増幅して、その電荷に応じたレベルの画素信号を出力する増幅トランジスタと
    を少なくとも含む素子を有する画素を備え、
    前記画素は、前記画素を構成する素子どうしの分離にトレンチ構造が用いられており、前記浮遊拡散領域に隣接する箇所に形成される前記トレンチ構造が、前記浮遊拡散領域に隣接する箇所以外に形成される前記トレンチ構造よりも深く形成される断面構成である
    固体撮像素子。
  2. 前記浮遊拡散領域と前記増幅トランジスタとが、深く形成された前記トレンチ構造により分離される断面構成である
    請求項１に記載の固体撮像素子。
  3. 前記浮遊拡散領域と前記転送トランジスタとが、深く形成された前記トレンチ構造により分離される断面構成である
    請求項１に記載の固体撮像素子。
  4. 前記浮遊拡散領域と配線とを接続するコンタクト部が、前記画素を構成する他の素子と配線とを接続するコンタクト部よりも小径に形成されている
    請求項１に記載の固体撮像素子。
  5. 光を電荷に変換する光電変換部と、
    前記光電変換部で発生した電荷を転送する転送トランジスタと、
    前記光電変換部で発生した電荷を一時的に蓄積する浮遊拡散領域と、
    前記浮遊拡散領域に蓄積されている電荷を増幅して、その電荷に応じたレベルの画素信号を出力する増幅トランジスタと
    を少なくとも含む素子を有する画素を備え、
    前記画素は、前記画素を構成する素子どうしの分離にトレンチ構造が用いられており、前記浮遊拡散領域に隣接する箇所に形成される前記トレンチ構造が、前記浮遊拡散領域に隣接する箇所以外に形成される前記トレンチ構造よりも深く形成される断面構成である
    固体撮像素子を備える電子機器。
  6. 光を電荷に変換する光電変換部と、
    前記光電変換部で発生した電荷を転送する転送トランジスタと、
    前記光電変換部で発生した電荷を一時的に蓄積する浮遊拡散領域と、
    前記浮遊拡散領域に蓄積されている電荷を増幅して、その電荷に応じたレベルの画素信号を出力する増幅トランジスタと
    を少なくとも含む素子を有する画素を備え、
    前記画素は、前記画素を構成する素子どうしの分離にトレンチ構造が用いられており、前記浮遊拡散領域に隣接する箇所に形成される前記トレンチ構造が、前記浮遊拡散領域に隣接する箇所以外に形成される前記トレンチ構造よりも深く形成される断面構成である
    固体撮像素子の製造方法であって、
    前記浮遊拡散領域に隣接する箇所以外に形成される前記トレンチ構造の深さまで、前記トレンチ構造が形成される全ての箇所にトレンチを形成する第１のエッチングを行い、
    前記浮遊拡散領域に隣接する箇所の前記トレンチを、さらに深く形成する第２のエッチングを行う
    ステップを含む製造方法。
  7. 光を電荷に変換する光電変換部と、
    前記光電変換部で発生した電荷を転送する転送トランジスタと、
    前記光電変換部で発生した電荷を一時的に蓄積する浮遊拡散領域と、
    前記浮遊拡散領域に蓄積されている電荷を増幅して、その電荷に応じたレベルの画素信号を出力する増幅トランジスタと
    を少なくとも含む素子を有する画素を備え、
    前記画素は、前記画素を構成する素子どうしの分離にトレンチ構造が用いられており、前記浮遊拡散領域に隣接する箇所に形成される前記トレンチ構造が、前記浮遊拡散領域に隣接する箇所以外に形成される前記トレンチ構造よりも深く形成される断面構成である
    固体撮像素子であって、
    前記浮遊拡散領域に隣接する箇所以外に形成される前記トレンチ構造の深さまで、前記トレンチ構造が形成される全ての箇所にトレンチを形成する第１のエッチングを行い、
    前記浮遊拡散領域に隣接する箇所の前記トレンチを、さらに深く形成する第２のエッチングを行う
    ステップを含む製造方法で製造される固体撮像素子。
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