JP5428394B2 - 固体撮像装置とその製造方法、および撮像装置 - Google Patents

固体撮像装置とその製造方法、および撮像装置 Download PDF

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Description

本発明は、固体撮像装置とその製造方法、および撮像装置に関するものである。
ＣＭＯＳイメージセンサの画素の微細化が進むにつれ、単位画素内でフォトダイオードに対して画素トランジスタが占める面積が増大している。
単位画素内で画素トランジスタが占める割合が大きくなると、フォトダイオードの占有面積が減少するため、感度の低下を来たすことになる。また図１３に示すように、画素トランジスタのゲート電極１２０で入射光Ｌの一部（例えば斜め入射光）が反射もしくは吸収されてしまい、フォトダイオード１１０へ到達する光が減少することによっても、感度の低下を来たすという問題が発生する。
また、画素トランジスタの素子分離領域上へのオーバラップ分だけの面積を確保する必要があるため、フォトダイオード面積を拡大することができず、飽和電子数が低下するという問題が発生する。
また近年、画素サイズの縮小により感度電子数・飽和電子数は低下している。その結果、画素の信号出力電圧が低下するという問題が発生している。そのため画素内で電子を電圧に変換する効率（変換効率）の向上が望まれている。しかし、図１４に示すように、素子分離領域１３０上へのゲート電極１２０のオーバラップ量が大きいと、ゲート容量が増大するという問題が発生する。
さらに、素子が微細化したときに、素子分離領域１３０上へのゲート電極１２０のオーバラップ量が大きいと、フォトダイオード１１０の占有面積を小さくせざるを得なくなり、感度の低下を来たすことになる。
上記問題を解決するためには、トランジスタの素子分離領域上へのオーバラップ量を縮小する必要がある。しかし、ゲート電極のオーバラップ量を縮小すると、露光装置の合わせずれが発生した場合に、図１５に示すように、ゲート電極１２０のゲート幅方向に隙間１２５を生じるような合わせずれを発生することがある。この場合、ソース・ドレイン領域１４１、１４２を形成するイオン注入の際に、上記隙間１２５部分から半導体基板１００にイオンが注入され、ソース・ドレイン領域１４１、１４２がショートした状態に形成されてしまう。
またＳＲＡＭ等ではポリシリコンゲートのオーバラップを解消する手法として、セルフアラインでゲート電極を形成する製造方法が提案されている（例えば、特許文献１参照)。この製造方法で作製すると、周辺回路部のロジック回路でゲート長（Ｌ長）の短いトランジスタを作製しようとした場合に、コンタクトを取ることが困難となる。このため、固体撮像素子のように、周辺回路部の微細パターンを必要とするゲート電極と画素部のゲート電極とがチップ内で混在するものに適用することが困難であった。
特開２００６−９３２２２号公報
解決しようとする問題点は、画素サイズの縮小化に伴い、周辺回路部のゲート電極を、コンタクトをとるために素子分離領域上にオーバラップして形成すると、画素トランジスタ部のゲート電極も素子分離領域上にオーバラップして形成される点である。
本発明は、画素トランジスタ部のゲート電極が素子分離領域上にオーバラップさせずに形成されることで、画素サイズの縮小化に伴う光電変換部（フォトダイオード）の占有面積の縮小化を抑え、感度の向上を可能にする。
本発明の固体撮像装置は、半導体基板に、入射光を光電変換して信号電荷を得る光電変換部と、前記光電変換部で生成された信号電荷を出力する画素トランジスタ部と、前記光電変換部と前記画素トランジスタ部を有する画素部の周辺に形成された周辺回路部と、前記光電変換部と前記画素トランジスタ部と前記周辺回路部を電気的に分離する素子分離領域を有し、前記画素トランジスタ部の周囲の前記素子分離領域は、前記半導体基板表面より高く形成された絶縁体部を有し、前記画素トランジスタ部のトランジスタの第１ゲート電極は前記半導体基板上にゲート絶縁膜を介して前記絶縁体部間に形成され、前記周辺回路部のトランジスタの第２ゲート電極の少なくとも一端は、前記周辺回路部を分離する前記素子分離領域上に形成されている。
本発明の固体撮像装置では、画素トランジスタ部のみ、トランジスタの第１ゲート電極が素子分離領域の絶縁体部間に形成されるので、第１ゲート電極は素子分離領域上にオーバラップされないで形成されている。これによって、画素サイズの縮小化に伴う光電変換部の占有面積の縮小化が抑制され、感度の低下が抑えられる。もしくは感度の向上が得られる。
本発明の固体撮像装置の製造方法は、半導体基板に形成される光電変換部、画素トランジスタ部および周辺回路部を電気的に分離していて、前記半導体基板表面より高く形成された絶縁体部を有する素子分離領域を形成する工程と、前記半導体基板の前記画素トランジスタ部の形成領域にゲート絶縁膜を形成する工程と、前記半導体基板上の全面を被覆する第１ゲート電極形成膜を形成する工程と、前記画素トランジスタ部の形成領域に前記第１ゲート電極形成膜を残すように前記第１ゲート電極形成膜を除去して前記素子分離領域の前記絶縁体部上面を露出させる工程と、前記画素トランジスタ部に前記第１ゲート電極形成膜で第１ゲート電極を形成するとともに、前記光電変換部上および前記周辺回路部上の前記第１ゲート電極形成膜を除去する工程と、前記第１ゲート電極を被覆するエッチング防止膜を形成する工程と、前記半導体基板上の全面を被覆する第２ゲート電極形成膜を形成する工程と、前記エッチング防止膜が形成された前記第１ゲート電極を残した状態で、前記第２ゲート電極形成膜で前記周辺回路部のトランジスタの第２ゲート電極を形成する工程を有し、前記周辺回路部のトランジスタの第２ゲート電極の少なくとも一端を、前記周辺回路部を分離する前記素子分離領域上に形成する。
本発明の固体撮像装置の製造方法では、画素トランジスタ部のみ、トランジスタの第１ゲート電極を素子分離領域の絶縁体部間に形成するので、画素トランジスタ部の第１ゲート電極は素子分離領域上にオーバラップされずに形成される。これによって、画素サイズの縮小化に伴う光電変換部の占有面積の縮小化が抑制され、感度の低下が抑えられる。もしくは感度の向上が得られる。
本発明の撮像装置は、入射光を集光する集光光学部と、前記集光光学部で集光した光を受光して光電変換する固体撮像装置を有する撮像部と、光電変換された信号を処理する信号処理部を有し、前記固体撮像装置は、半導体基板に、入射光を光電変換して信号電荷を得る光電変換部と、前記光電変換部で生成された信号電荷を出力する画素トランジスタ部と、前記光電変換部と前記画素トランジスタ部を有する画素部の周辺に形成された周辺回路部と、前記光電変換部と前記画素トランジスタ部と前記周辺回路部を電気的に分離する素子分離領域を有し、前記画素トランジスタ部の周囲の前記素子分離領域は、前記半導体基板表面より高く形成された絶縁体部を有し、前記画素トランジスタ部のトランジスタの第１ゲート電極は前記半導体基板上にゲート絶縁膜を介して前記絶縁体部間に形成され、
前記周辺回路部のトランジスタの第２ゲート電極の少なくとも一端は、前記周辺回路部を分離する前記素子分離領域上に形成されている。
本発明の撮像装置では、画素トランジスタ部のみ、トランジスタの第１ゲート電極が素子分離領域の絶縁体部間に形成されている高感度な本願発明の固体撮像装置が用いられている。
本発明の固体撮像装置は、画素トランジスタ部の第１ゲート電極は素子分離領域上にオーバラップされずに形成されるため、画素サイズの縮小化に伴う光電変換部の占有面積の縮小化を抑え、感度が向上されるという利点がある。
本発明の固体撮像装置の製造方法は、画素トランジスタ部の第１ゲート電極は素子分離領域上にオーバラップされずに形成されるため、画素サイズの縮小化に伴う光電変換部の占有面積の縮小化を抑え、感度が向上されるという利点がある。
本発明の撮像装置は、画素サイズの縮小化しても高感度の撮像ができる本発明の固体撮像装置を用いているので、高感度な撮像ができるという利点がある。
第１実施の形態に係る固体撮像装置の構成の第１例を示した概略構成断面図である。 固体撮像装置の構成の第２例を示した概略構成断面図である。 本発明の固体撮像装置が適用されるＣＭＯＳイメージセンサの回路図である。 第２実施の形態に係る固体撮像装置の製造方法の第１例を示した製造工程断面図である。 固体撮像装置の製造方法の第１例を示した製造工程断面図である。 固体撮像装置の製造方法の第１例を示した製造工程断面図である。 固体撮像装置の製造方法の第１例を示した製造工程断面図である。 第２実施の形態に係る固体撮像装置の製造方法の第２例を示した製造工程断面図である。 固体撮像装置の製造方法の第２例を示した製造工程断面図である。 固体撮像装置の製造方法の第２例を示した製造工程断面図である。 固体撮像装置の製造方法の第２例を示した製造工程断面図である。 本発明の撮像装置に係る一実施の形態を示したブロック図である。 従来技術の問題点を示した概略構成断面図である。 従来技術の問題点を示した平面レイアウト図である。 従来技術の問題点を示した平面レイアウト図である。
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
＜１．第１の実施の形態＞
［固体撮像装置の構成の第１例］
本発明の第１実施の形態に係る固体撮像装置の構成の第１例を、図１の概略構成断面図によって説明する。
図１に示すように、半導体基板１１には、入射光を光電変換して信号電荷を得る光電変換部１２、上記光電変換部１２で生成された信号電荷を出力する画素トランジスタ部１３が形成されている。さらに、上記光電変換部１２と上記画素トランジスタ部１３を有する画素部の周辺に形成された周辺回路部１４が形成されている。そして、上記光電変換部１２と上記画素トランジスタ部１３と上記周辺回路部１４を電気的に分離する素子分離領域１５が形成されている。この素子分離領域１５は、上記画素トランジスタ部１３の周囲に上記半導体基板１１表面より高く形成された絶縁体部１６を有している。
上記半導体基板１１には、例えば通常のシリコン基板が用いられている。上記光電変換部１２は、Ｎ型領域１２Ｎとその上層に形成されたＰ+型領域１２Ｐから構成されている。
また上記素子分離領域１５は、例えばＳＴＩ（Shallow Trench Isolation）構造となっている。
また、上記半導体基板１１の画素トランジスタ部１３の形成領域および周辺回路部１４のトランジスタの形成領域には、しきい値電圧（Ｖｔｈ）調整用の不純物領域１７、１８が形成されている。
上記半導体基板１１の上記画素トランジスタ部１３の形成領域には、ゲート絶縁膜２１を介して第１ゲート電極２２が形成されている。そして上記第１ゲート電極２２は上記半導体基板１１上にゲート絶縁膜２１を介して上記絶縁体部１６間に形成されている。
したがって、第１ゲート電極２２は、素子分離領域１５上にオーバラップして形成されていない。
上記ゲート絶縁膜３１は、例えば酸化シリコン膜で形成されている。もちろん、酸化シリコン膜以外の通常のＭＯＳトランジスタに用いられるゲート絶縁膜材料で形成することもできる。
上記第１ゲート電極２２は、例えば導電性のポリシリコンで形成されている。
また、図示はしていないが、上記第１ゲート電極２２の両側の半導体基板１１には、ソース・ドレイン領域が形成されている。このように画素トランジスタ部１３に画素トランジスタが構成されている。
図面では、代表して、一つのトランジスタを示したが、通常、画素トランジスタ部１３は、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタの４トランジスタ構成となっている。もしくは３トランジスタ構成となっている。
また、例えば、リセットトランジスタ、増幅トランジスタおよび選択トランジスタの画素トランジスタ群が二つの光電変換部の共通の画素トランジスタとなっていてもよい。もしくは上記トランジスタ群が四つの光電変換部の共通の画素トランジスタとなっていてもよい。
一方、周辺回路部１４のトランジスタでは、上記半導体基板１１上にゲート絶縁膜３１を介して第２ゲート電極３２が形成されている。この第２ゲート電極３２は、少なくともその一端側は、上記周辺回路部１４を分離する上記素子分離領域１５上にオーバラップする状態に形成されている。
上記素子分離領域１５上に形成された第２ゲート電極３２の部分は、別の配線等を接続するためのコンタクト部３３となっている。このコンタクト部３３は、例えば上記第２ゲート電極３２の上記素子分離領域１５上に形成された部分が幅広に形成されたものである。
上記ゲート絶縁膜３１は、例えば酸化シリコン膜で形成されている。もちろん、酸化シリコン膜以外のゲート絶縁膜の用いられる絶縁膜材料で形成することもできる。例えば、高誘電率膜の酸化ハフニウム、酸化アルミニウム等を用いることもできる。
上記第２ゲート電極形成膜４３は、例えばポリシリコン膜で形成されている。または、例えば、タングステン（Ｗ）等の金属膜を用いることもできる。
また、図示はしていないが、上記第１ゲート電極２２、第２ゲート電極３２両側には、ソース・ドレイン領域が形成されている。さらに、上記光電変換部１２、上記画素トランジスタ部１３、上記周辺回路部１４上には、保護膜が形成され、さらにカラーフィルター、マイクロレンズ等が形成されている。このように、固体撮像装置１が形成されている。
上記固体撮像装置の第１例では、画素トランジスタ部１３のみ、トランジスタの第１ゲート電極２２が素子分離領域１５の絶縁体部１６間に形成されている。このため、画素トランジスタ部１３の第１ゲート電極２２は素子分離領域１５上にオーバラップされずに形成されている。これによって、画素サイズの縮小化に伴う光電変換部１２の占有面積の縮小化が抑制され、感度の低下が抑えられる。もしくは感度の向上が得られる。
また素子分離領域１５上に第１ゲート電極２２がオーバラップした状態に形成されていないので、画素トランジスタがオンすることによって、素子分離領域１５下にキャリアが発生することはない。よって、従来のようなキャリアが光電変換部１２に混入することでノイズの原因となる問題が解決されるので、高画質な撮像が可能になる。
また、周辺回路部１４においては、第２ゲート電極３２のゲート長を最先端プロセスのゲート長としても、第２ゲート電極３２の両端部分を素子分離領域１５上にオーバラップさせる状態で形成されている。このため、第２ゲート電極３２では、素子分離領域１５上の第２ゲート電極３２部分のコンタクトがとれるコンタクト部３３を有することが可能になる。
［固体撮像装置の構成の第２例］
本発明の第２実施の形態に係る固体撮像装置の構成の第２例を、図２の概略構成断面図によって説明する。第２例の固体撮像装置は、第１例の固体撮像装置１と、概ね同様であるが、以下の点で異なる。それは、画素トランジスタ部１３の周囲における素子分離領域１５の半導体基板１１表面からの高さを、周辺回路部１４の周囲における素子分離領域１５の半導体基板１１表面からの高さよりも高く形成されている点である。
すなわち、図２に示すように、半導体基板１１には、入射光を光電変換して信号電荷を得る光電変換部１２、上記光電変換部１２で生成された信号電荷を出力する画素トランジスタ部１３が形成されている。さらに、上記光電変換部１２と上記画素トランジスタ部１３を有する画素部の周辺に形成された周辺回路部１４が形成されている。そして、上記光電変換部１２と上記画素トランジスタ部１３と上記周辺回路部１４を電気的に分離する素子分離領域１５が形成されている。この素子分離領域１５は、上記画素トランジスタ部１３の周囲に上記半導体基板１１表面より高く形成された絶縁体部１６を有している。
そして、上記素子分離領域１５は、画素トランジスタ部１３の周囲における素子分離領域１５の半導体基板１１表面からの高さを、周辺回路部１４の周囲における素子分離領域１５の半導体基板１１表面からの高さよりも高く形成されている。例えば、３０ｎｍ〜１００ｎｍ程度高く形成されている。また、画素トランジスタ部１３の周囲における素子分離領域１５は、高く形成された分、浅く形成することができる。
上記半導体基板１１には、例えば通常のシリコン基板が用いられている。上記光電変換部１２は、Ｎ型領域１２Ｎとその上層に形成されたＰ+型領域１２Ｐから構成されている。
また上記素子分離領域１５は、例えばＳＴＩ（Shallow Trench Isolation）構造となっている。
また、上記半導体基板１１の画素トランジスタ部１３の形成領域および周辺回路部１４のトランジスタの形成領域には、しきい値電圧（Ｖｔｈ）調整用の不純物領域１７、１８が形成されている。
上記半導体基板１１の上記画素トランジスタ部１３の形成領域には、ゲート絶縁膜２１を介して第１ゲート電極２２が形成されている。そして上記第１ゲート電極２２は上記半導体基板１１上にゲート絶縁膜２１を介して上記絶縁体部１６間に形成されている。
したがって、第１ゲート電極２２は、素子分離領域１５上にオーバラップして形成されていない。
上記ゲート絶縁膜３１は、例えば酸化シリコン膜で形成されている。もちろん、酸化シリコン膜以外の通常のＭＯＳトランジスタに用いられるゲート絶縁膜材料で形成することもできる。
上記第１ゲート電極２２は、例えば導電性のポリシリコンで形成されている。
また、図示はしていないが、上記第１ゲート電極２２の両側の半導体基板１１には、ソース・ドレイン領域が形成されている。このように画素トランジスタ部１３に画素トランジスタが構成されている。
図面では、代表して、一つのトランジスタを示したが、通常、画素トランジスタ部１３は、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタの４トランジスタ構成となっている。もしくは３トランジスタ構成となっている。
また、例えば、リセットトランジスタ、増幅トランジスタおよび選択トランジスタの画素トランジスタ群が二つの光電変換部の共通の画素トランジスタとなっていてもよい。もしくは上記トランジスタ群が四つの光電変換部の共通の画素トランジスタとなっていてもよい。
一方、周辺回路部１４のトランジスタでは、上記半導体基板１１上にゲート絶縁膜３１を介して第２ゲート電極３２が形成されている。この第２ゲート電極３２は、少なくともその一端側は、上記周辺回路部１４を分離する上記素子分離領域１５上にオーバラップする状態に形成されている。
上記素子分離領域１５上に形成された第２ゲート電極３２の部分は、別の配線等を接続するためのコンタクト部３３となっている。このコンタクト部３３は、例えば上記第２ゲート電極３２の上記素子分離領域１５上に形成された部分が幅広に形成されたものである。
上記ゲート絶縁膜３１は、例えば酸化シリコン膜で形成されている。もちろん、酸化シリコン膜以外のゲート絶縁膜の用いられる絶縁膜材料で形成することもできる。例えば、高誘電率膜の酸化ハフニウム、酸化アルミニウム等を用いることもできる。
上記第２ゲート電極形成膜４３は、例えばポリシリコン膜で形成されている。または、例えば、タングステン（Ｗ）等の金属膜を用いることもできる。
また、図示はしていないが、上記第１ゲート電極２２、第２ゲート電極３２両側には、ソース・ドレイン領域が形成されている。さらに、上記光電変換部１２、上記画素トランジスタ部１３、上記周辺回路部１４上には、保護膜が形成され、さらにカラーフィルター、マイクロレンズ等が形成されている。このように、固体撮像装置１が形成されている。
上記固体撮像装置の第２例では、画素トランジスタ部１３のみ、トランジスタの第１ゲート電極２２が素子分離領域１５の絶縁体部１６間に形成されている。このため、画素トランジスタ部１３の第１ゲート電極２２は素子分離領域１５上にオーバラップされずに形成されている。これによって、画素サイズの縮小化に伴う光電変換部１２の占有面積の縮小化が抑制され、感度の低下が抑えられる。もしくは感度の向上が得られる。
また、周辺回路部１４においては、第２ゲート電極３２のゲート長を最先端プロセスのゲート長としても、第２ゲート電極３２の両端部分を素子分離領域１５上にオーバラップさせる状態で形成されている。このため、第２ゲート電極３２では、素子分離領域１５上の第２ゲート電極３２部分のコンタクトがとれるコンタクト部３３を有することが可能になる。
さらに、画素トランジスタ部１３の素子分離領域１５の高さを、例えば周辺回路部１４の素子分離領域１５の高さよりも高く形成しているので、その分、画素トランジスタ部１３の素子分離領域１５の深さを従来よりも浅く形成できる。これによって、素子分離領域１５下の部分を光電変換部１２として使用できるようになる。そのため、感度を向上させることができる。
また素子分離領域１５上に第１ゲート電極２２がオーバラップした状態に形成されていないので、画素トランジスタがオンすることによって、素子分離領域１５下にキャリアが発生することはない。よって、従来のようなキャリアが光電変換部１２に混入することでノイズの原因となる問題が解決されるので、高画質な撮像が可能になる。
ここで、参考例として、ＣＭＯＳ型固体撮像装置の一例にして、画素部と周辺回路部の一例を、図３の回路構成図によって説明する。
図３に示すように、固体撮像装置（ＣＭＯＳ型イメージセンサ）２０１は、光電変換素子を含む画素２１１が行列状に２次元配置されてなる画素部２１０を有する。またその周辺回路部として、制御信号線を独立に制御する駆動回路２２１、画素用垂直走査回路２２３、タイミング発生回路２２５、水平走査回路２２７等の周辺回路部２２０を有する構成となっている。
画素２１１の行列状配列に対して、列毎に出力信号線２４１が配線され、画素２１１の各行毎に制御信号線が配線されている。これらの制御信号線は、例えば、転送制御線２４２、リセット制御線２４３および選択制御線２４４が配線されている。さらに、画素２１１の各々に、リセット電圧を供給するリセット線２４５が配線されている。
画素２１１の回路構成の一例が示されている。本回路例に係る単位画素は、受光部２３１に光電変換素子としてフォトダイオードを備え、転送トランジスタ２３２、リセットトランジスタ２３３、増幅トランジスタ２３４および選択トランジスタ２３５の４つのトランジスタを有する画素回路となっている。ここでは、転送トランジスタ２３２、リセットトランジスタ２３３、増幅トランジスタ２３４および選択トランジスタ２３５として、例えばＮチャネルのＭＯＳトランジスタを用いている。これらのトランジスタを前記説明では画素トランジスタと称している。
転送トランジスタ２３２は、受光部２３１のフォトダイオードのカソード電極と電荷電圧変換部であるフローティングディフュージョン部２３６との間に接続されている。そして、受光部２３１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲート電極（制御電極）に転送パルスが与えられることによってフローティングディフュージョン部２３６に転送する。
リセットトランジスタ２３３は、リセット線２４５にドレイン電極が、フローティングディフュージョン部２３６にソース電極がそれぞれ接続されている。そして、受光部２３１からフローティングディフュージョン部２３６への信号電荷の転送に先立って、ゲート電極にリセットパルスＲＳＴが与えられることによってフローティングディフュージョン部２３６の電位をリセット電圧Ｖｒｓｔにリセットする。
増幅トランジスタ２３４は、フローティングディフュージョン部２３６にゲート電極が、画素電源Ｖｄｄにドレイン電極がそれぞれ接続されている。そして、リセットトランジスタ２３３によってリセットされた後のフローティングディフュージョン部２３６の電位をリセットレベルとして出力する。さらに転送トランジスタ２３２によって信号電荷が転送された後のフローティングディフュージョン部２３６の電位を信号レベルとして出力する。
選択トランジスタ２３５は、例えば、ドレイン電極が増幅トランジスタ２３４のソース電極に接続され、ソース電極が出力信号線２４１に接続されている。そしてゲート電極に選択パルスＳＥＬが与えられることによってオン状態となり、画素２１１を選択状態として増幅トランジスタ２３４から出力される信号を出力信号線２４１に出力する。なお、選択トランジスタ２３５については、画素電源Ｖｄｄと増幅トランジスタ２３４のドレイン電極との間に接続した構成を採ることも可能である。
駆動回路２２１は、画素部２１０の読み出し行の各画素２１１の信号を読み出す読み出し動作を行う構成となっている。
画素用垂直走査回路２２３は、シフトレジスタもしくはアドレスデコーダ等によって構成されている。そして、リセットパルス、転送パルスおよび選択パルス等を適宜発生することで、画素部２１０の各画素２１１を電子シャッタ行と読み出し行それぞれについて行単位で垂直方向（上下方向）に走査される。またこの走査をしつつ、電子シャッタ行に対してはその行の画素２１１の信号掃き捨てを行うための電子シャッタ動作を行う。そして、駆動回路２２１による読み出し走査よりもシャッタ速度に対応した時間分だけ前に同じ行（電子シャッタ行）に対して電子シャッタ動作を行う。
水平走査回路２２７は、シフトレジスタあるいはアドレスデコーダ等によって構成され、画素部２１０の画素列ごとに順に水平走査する。
タイミング発生回路２２５は、駆動回路２２１、画素用垂直走査回路２２３等の動作の基準となるタイミング信号や制御信号が生成される。
＜２．第２の実施の形態＞
［固体撮像装置の製造方法の第１例］
本発明の第２実施の形態に係る固体撮像装置の製造方法の第１例を、図４〜図５の製造工程断面図によって説明する。
図４（１）に示すように、半導体基板１１に形成される光電変換部１２、画素トランジスタ部１３および周辺回路部１４を電気的に分離していて、上記半導体基板１１表面より高く形成された絶縁体部１６を有する素子分離領域１５を形成する。
上記半導体基板１１には、例えば通常のシリコン基板を用いる。上記光電変換部１２は、Ｎ型領域１２Ｎとその上層に形成されたＰ+型領域１２Ｐから構成されている。
上記素子分離領域１５は、例えばＳＴＩ（Shallow Trench Isolation）構造とする。その製造方法は、例えば、上記半導体基板１１に素子分離溝を形成するときのマスク用絶縁膜（図示せず）を所定の高さ、例えば素子分離領域１５の絶縁体部１６の高さに形成しておく。そして素子分離溝内に素子分離領域１５を形成する素子分離用絶縁膜を埋め込み、上記マスク用絶縁膜上の余剰な素子分離用絶縁膜を除去する。この除去加工は、例えば化学的機械研磨（ＣＭＰ）によって行う。その後、上記マスク用絶縁膜を除去することで、上記絶縁体部１６を含めた素子分離領域１５を形成することができる。
上記素子分離領域１５を形成した後、例えば、上記半導体基板１１の画素トランジスタ部１３の形成領域および周辺回路部１４のトランジスタの形成領域のそれぞれにしきい値電圧（Ｖｔｈ）調整用のイオン注入を行って不純物領域１７、１８を形成する。なお、イオン注入に先立ち、半導体基板１１上には、例えば酸化シリコン膜からなるバッファ層６１を形成しておく。
次に、図４（２）に示すように、上記半導体基板１１表面の酸化シリコン膜等を除去した後、上記画素トランジスタ部１３の形成領域に、画素トランジスタのゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば酸化シリコン膜で形成する。この酸化シリコン膜は、例えば熱酸化で形成するが、その他の成膜方法を用いて形成することもできる。
さらに、上記半導体基板１１上の全面を被覆する第１ゲート電極形成膜４１を形成する。この第１ゲート電極形成膜４１は、例えばポリシリコン膜で形成される。このポリシリコン膜は、例えば化学気相成長（ＣＶＤ）法によって形成されるが、その他の成膜方法であってもよい。また、ポリシリコンに限定されず、例えば、タングステン（Ｗ）等の金属膜を用いることもできる。
次に、図４（３）に示すように、上記画素トランジスタ部１３の形成領域に上記第１ゲート電極形成膜４１を残すように上記第１ゲート電極形成膜４１を除去して上記素子分離領域１５の上記絶縁体部１６上面を露出させる。この露出工程は、例えば化学的機械研磨（ＣＭＰ）法を用いる。
次に、図５（４）に示すように、上記画素トランジスタ部１３に上記第１ゲート電極形成膜４１で第１ゲート電極２２を形成するとともに、上記光電変換部１２上および上記周辺回路部１４上の上記第１ゲート電極形成膜４１を除去する。
上記工程では、まず通常のレジスト塗布技術によって、上記第１ゲート電極形成膜４１上にレジスト膜（図示せず）を形成する。次いで、リソグラフィー技術によってそのレジスト膜を露光、現像、ベーキングして画素トランジスタ部１３の第１ゲート電極を形成するためのマスクパターン５１を形成する。次に、このマスクパターン５１をエッチングマスクに用いて、上記第１ゲート電極形成膜４１をエッチングし、上記第１ゲート電極２２を形成する。それとともに、その他の領域に形成された上記第１ゲート電極形成膜４１をエッチングにより除去する。このエッチングでは、上記第１ゲート電極２２のエッチング加工を高精度に行うために、異方性ドライエッチングが可能な反応性イオンエッチング（ＲＩＥ）を用いることが好ましい。
このようにして、上記画素トランジスタ部１３の第１ゲート電極２２は、上記素子分離領域１５の絶縁体部１６間の上記半導体基板１１上にゲート絶縁膜２１を介して形成される。
通常、画素トランジスタ部１３は、上記説明したような転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタ等で構成されている。したがって、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタ等が上記第１ゲート電極２２で形成される。ここでは４トランジスタ構成としたが、３トランジスタ構成であっても、本願発明を適用できる。
また上記ドライエッチングでは、素子分離領域１５等を構成する酸化シリコン膜と第１ゲート電極形成膜４１とのエッチング選択性が確保できるエッチング条件とする。
なお、周辺回路部１４のトランジスタの第２ゲート電極は、周辺回路部１４の素子分離領域上にオーバラップさせて形成するため、上記第１ゲート電極形成膜４１では形成することができない。そこで、上記ドライエッチングによって、周辺回路部１４上の上記第１ゲート電極形成膜４１は除去しておく。このとき、上記ゲート絶縁膜２１もエッチングされるが、場合によっては、周辺回路部１４、光電変換部１２上に上記ゲート絶縁膜２１が残される場合がある。このように、この時点では、上記ゲート絶縁膜２１が残されていてもかまわない。
その後、上記マスクパターン５１を除去する。図面では、上記マスクパターン５１を除去する直前の状態を示した。
次に、図５（５）に示すように、上記第１ゲート電極２２を被覆するエッチング防止膜４２を形成する。このエッチング防止膜４２は、例えば窒化シリコン膜で形成される。この成膜方法は、化学気相成長（ＣＶＤ）法のように全面に形成される方法を用いる。
次に、図５（６）に示すように、通常のレジスト塗布技術によって、上記エッチング防止膜４２を介して第１ゲート電極２２を被覆するレジスト膜（図示せず）を形成する。次いで、リソグラフィー技術によってそのレジスト膜を露光、現像、ベーキングして上記第１ゲート電極２２を被覆するマスクパターン５２を形成する。次に、このマスクパターン５２をエッチングマスクに用いて、上記エッチング防止膜４２をエッチングし、上記第１ゲート電極２２を被覆する以外の上記エッチング防止膜４２を除去する。よって、上記エッチング防止膜４２は第１ゲート電極２２を被覆した状態に残される。このエッチングは、エッチング防止膜４２が窒化シリコン膜で形成されているため、上記半導体基板１１へのエッチングダメージを与えないように、熱リン酸を用いたウエットエッチングで行うことが好ましい。
このように、ウエットエッチングで行うことで、上記窒化シリコン膜は等方的にエッチングされるので、素子分離領域１５の側壁等に窒化シリコン膜が残ることはない。
また、この工程では、周辺回路部１４にゲート絶縁膜を形成するために、周辺回路部１４の半導体基板１１表面に残されている上記ゲート絶縁膜２１（前記図４（２）参照）等を異方性エッチングにより除去しておく。
なお、上記第１ゲート電極２２の厚さを確保するために、上記素子分離領域１５の絶縁体部１５を厚く設定した場合には、前記図５（６）の上記異方性エッチング処理により、周辺回路部１４の素子分離領域１５の高さを低く形成する。こうすることで、従来プロセスと同等の素子分離領域の高さに合わせることができる。このように周辺回路部１４の素子分離領域１５の半導体基板１１表面からの高さを低くすることで、周辺回路部１４のゲート電極を形成した後のサイドウォール形成プロセスにおいて、素子分離領域１５の側壁にサイドウォール膜の残留を抑制することが可能となる。
また、周辺回路部１４の素子分離領域１５の高さを低くする工程は、例えば前記図５（４）によって説明した工程で行うこともできる。例えば、マスクパターン５２を形成した直後に、周辺回路部１４の素子分離領域１５を選択的にエッチング処理することによって、その素子分離領域１５の高さを低くすることが可能になる。
その後、上記マスクパターン５２を除去する。図面では、上記マスクパターン５２を除去する直前の状態を示した。
次に、図６（７）に示すように、周辺回路部１４の半導体基板１１上にゲート絶縁膜３１を形成する。このゲート絶縁膜３１は、例えば酸化シリコン膜で形成する。この酸化シリコン膜は、例えば熱酸化で形成するが、その他の成膜方法を用いて形成することもできる。もちろん、酸化シリコン膜以外の通常のＭＯＳトランジスタのゲート絶縁膜の用いられる絶縁膜材料で形成することもできる。例えば、高誘電率膜の酸化ハフニウム、酸化アルミニウム等を用いることもできる。
次に、図６（８）に示すように、上記半導体基板１１上の全面を被覆する第２ゲート電極形成膜４３を形成する。この第２ゲート電極形成膜４３は、例えばポリシリコン膜で形成される。このポリシリコン膜は、例えば化学気相成長（ＣＶＤ）法によって形成されるが、その他の成膜方法であってもよい。また、ポリシリコンに限定されず、例えば、タングステン（Ｗ）等の金属膜を用いることもできる。
次に、図６（９）に示すように、上記エッチング防止膜４２が形成された上記第１ゲート電極２２を残した状態で、上記第２ゲート電極形成膜４３で上記周辺回路部１４のトランジスタの第２ゲート電極３２を形成する。それとともに、上記光電変換部１２上および上記画素トランジスタ部１３上の上記第２ゲート電極形成膜４３を除去する。
上記工程では、まず通常のレジスト塗布技術によって、上記第２ゲート電極形成膜４３上にレジスト膜（図示せず）を形成する。次いで、リソグラフィー技術によってそのレジスト膜を露光、現像、ベーキングして周辺回路部１４のトランジスタの第２ゲート電極を形成するためのマスクパターン５３を形成する。次に、このマスクパターン５３をエッチングマスクに用いて、上記第２ゲート電極形成膜４３をエッチングし、上記第２ゲート電極３２を形成する。それとともに、その他の領域に形成された上記第２ゲート電極形成膜４３をエッチングにより除去する。このエッチングでは、上記第２ゲート電極３２のエッチング加工を高精度に行うために、異方性ドライエッチングが可能な反応性イオンエッチング（ＲＩＥ）を用いることが好ましい。
上記ドライエッチングにおける上記画素トランジスタ部１３の上記第２ゲート電極形成膜４３のエッチングでは、上記エッチング防止膜４２によって、エッチングが停止される。このため、第１ゲート電極２２はエッチングされない。なお、上記エッチング防止膜４２は、上記第２ゲート電極形成膜４３のエッチングを停止させることができる膜であればよく、窒化シリコン膜に限定されず、例えば、酸化シリコン膜、酸窒化シリコン膜、酸化炭化シリコン膜等であってもよい。
ただし、上記第２ゲート電極形成膜４３のエッチングの際に、第１ゲート電極２２脇の素子分離領域１５の絶縁体部１６がエッチングされ過ぎる場合には、トランジスタ特性が変動してしまう恐れがあるため、窒化シリコン膜を使用することが望ましい。
その後、上記マスクパターン５３を除去する。図面では、上記マスクパターン５３を除去する直前の状態を示した。
次に、図７（１０）に示すように、上記エッチング防止膜４２（２点鎖線で示す）を除去する。このエッチング防止膜４２の除去は、例えば熱リン酸によるウエットエッチングによって行う。
この結果、図７（１１）に示すように、画素トランジスタ部１３の半導体基板１１上にゲート絶縁膜２１を介して、かつ素子分離領域１５の絶縁体部１６間に第１ゲート電極２２が形成される。したがって、第１ゲート電極２２は、素子分離領域１５上にオーバラップして形成されない。また周辺回路部１４の第２ゲート電極３２は、半導体基板１１上にゲート絶縁膜２１を介して、その両端部を素子分離領域１５上にオーバラップする状態に形成される。
その後、図示はしていないが、ソース・ドレイン領域の形成、保護膜の形成、カラーフィルターの形成、マイクロレンズの形成等の工程を経て、固体撮像装置１が完成する。
また、上記製造方法では、上記素子分離領域１５を形成する際に、上記素子分離領域１５の上記絶縁体部１６を上記第１ゲート電極２２の高さよりも高く形成しておく。さらに上記第１ゲート電極形成膜４１を形成する際に、上記第１ゲート電極形成膜４１の膜厚を上記第１ゲート電極２２の所望の膜厚よりも厚く形成しておく。そして、上記素子分離領域１５の上記絶縁体部１６上面を露出させる工程で、上記絶縁体部１６とともに上記第１ゲート電極形成膜４１の膜厚を上記第１ゲート電極２２の所望の高さまで薄くしてもよい。
なお、上記製造方法では、素子分離領域１５の半導体基板１１表面からの高さによって第１ゲート電極２２の厚さが決まる。通常のＭＯＳプロセスでは、素子分離領域１５の高さは数十ｎｍ程度となっており、第１ゲート電極２２の膜厚（数百ｎｍ）よりも薄くなっている。しかし第１ゲート電極２２が極端に薄膜化してしまうと、例えばソースドレインイオン注入のように、第１ゲート電極２２をマスクとして注入されるイオン注入が第１ゲート電極２２を突き抜けて、トランジスタ特性のばらつきが増えてしまう恐れがある。そのため、例えば図４（１）の状態における素子分離領域１５は、通常のゲート電極相当の高さに形成しておくことが望ましい。
また、素子分離領域１５上にオーバラップさせない第１ゲート電極２２の電極形状にすることで、素子分離領域１５端のゲート電界が弱まってしまい、トランジスタの動作能力が低下してしまう懸念がある。このような場合には、例えば図４（１）によって説明した工程で素子分離領域１５を形成した後、プルバック（Pull Back）のような等方性のエッチング処理を行い、素子分離領域１５をトランジスタのチャネル領域から後退させておく。これによってゲート電界が弱まってトランジスタの動作能力が低下することを抑制することができる。
上記固体撮像装置の製造方法の第１例では、画素トランジスタ部１３のみ、トランジスタの第１ゲート電極２２を素子分離領域１５の絶縁体部１６間に形成する。このため、画素トランジスタ部１３の第１ゲート電極２２は素子分離領域１５上にオーバラップされずに形成される。これによって、画素サイズの縮小化に伴う光電変換部１２の占有面積の縮小化が抑制され、感度の低下が抑えられる。もしくは感度の向上が得られる。
また、上記製造方法では、絶縁体部１６間に上記第１ゲート電極形成膜４１を埋め込み、それをパターニングして第１ゲート電極２２を形成している。いわば、ゲート幅方向は絶縁体部１６間の距離で決定され、自己整合的に形成される。これにより、画素トランジスタ部１３の第１ゲート電極２２の素子分離領域１５上へのオーバラップをなくすことができ、ソース、ドレイン間のショートの懸念もなくなる。よって、固体撮像装置１の特性の向上、信頼性の向上が図れる。
また、周辺回路部１４においては、第２ゲート電極３２のゲート長を最先端プロセスのゲート長としても、第２ゲート電極３２の両端部分を素子分離領域１５上にオーバラップさせる状態で形成することが可能になる。このため、第２ゲート電極３２では、素子分離領域１５上の第２ゲート電極３２部分をコンタクトがとれる大きさのコンタクト部３３に形成することが可能になる。
また、第２ゲート電極３２を形成する際に、第１ゲート電極２２上にはエッチング防止膜４２が形成され、その上に第２ゲート電極形成膜４３を形成して、第２ゲート電極３２を形成する。このため、第２ゲート電極３２を形成する際には、第１ゲート電極２２はエッチング防止膜４２で保護されるので、エッチングされない。よって、第１ゲート電極２２と素子分離領域１５の絶縁体部１６との間に隙間は生じない。
この点からも、信頼性の高い固体撮像装置を製造することができる。
［固体撮像装置の製造方法の第２例］
本発明の第２実施の形態に係る固体撮像装置の製造方法の第２例を、図８ないし図１１の製造工程断面図によって説明する。第２例の製造方法は、第１例の製造方法と、概ね、第１例の製造方法と同様であるが、以下の点で異なる。それは、画素トランジスタ部１３の周囲における素子分離領域の半導体基板表面からの高さを、周辺回路部の周囲における素子分離領域の半導体基板表面からの高さよりも高く形成する点である。それ以外の工程は、第１例と同様である。
まず、図８（１）に示すように、半導体基板１１に形成される光電変換部１２、画素トランジスタ部１３および周辺回路部１４を電気的に分離していて、上記半導体基板１１表面より高く形成された絶縁体部１６を有する素子分離領域１５を形成する。
そして、上記素子分離領域１５は、画素トランジスタ部１３の周囲における素子分離領域１５の半導体基板１１表面からの高さを、周辺回路部１４の周囲における素子分離領域１５の半導体基板１１表面からの高さよりも高く形成する。例えば、３０ｎｍ〜１００ｎｍ程度高く形成する。また、画素トランジスタ部１３の周囲における素子分離領域１５は、高く形成された分、浅く形成することができる。
上記半導体基板１１には、例えば通常のシリコン基板を用いる。上記光電変換部１２は、Ｎ型領域１２Ｎとその上層に形成されたＰ+型領域１２Ｐから構成されている。
また上記素子分離領域１５は、例えばＳＴＩ（Shallow Trench Isolation）構造とする。
上記素子分離領域１５を形成した後、例えば、上記半導体基板１１の画素トランジスタ部１３の形成領域および周辺回路部１４のトランジスタの形成領域のそれぞれにしきい値電圧（Ｖｔｈ）調整用のイオン注入を行って不純物領域１７、１８を形成する。なお、イオン注入に先立ち、半導体基板１１上には、例えば酸化シリコン膜からなるバッファ層６１を形成しておく。
次に、図８（２）に示すように、上記半導体基板１１表面の酸化シリコン膜等を除去した後、上記画素トランジスタ部１３の形成領域に、画素トランジスタのゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば酸化シリコン膜で形成する。
さらに、上記半導体基板１１上の全面を被覆する第１ゲート電極形成膜４１を形成する。この第１ゲート電極形成膜４１は、例えばポリシリコン膜で形成される。
次に、図８（３）に示すように、上記画素トランジスタ部１３の形成領域に上記第１ゲート電極形成膜４１を残すように、その他の上記第１ゲート電極形成膜４１を除去して上記素子分離領域１５の上記絶縁体部１６上面を露出させる。この露出工程は、例えば化学的機械研磨（ＣＭＰ）法を用いる。
次に、図９（４）に示すように、上記画素トランジスタ部１３に上記第１ゲート電極形成膜４１で第１ゲート電極２２を形成するとともに、上記光電変換部１２上および上記周辺回路部１４上の上記第１ゲート電極形成膜４１を除去する。
上記工程では、まず上記第１ゲート電極形成膜４１上に画素トランジスタ部１３の第１ゲート電極を形成するためのマスクパターン５１を形成する。次に、このマスクパターン５１をエッチングマスクに用いて、上記第１ゲート電極形成膜４１をエッチングし、上記第１ゲート電極２２を形成する。それとともに、その他の領域に形成された上記第１ゲート電極形成膜４１をエッチングにより除去する。このエッチングでは、上記第１ゲート電極２２のエッチング加工を高精度に行うために、異方性ドライエッチングが可能な反応性イオンエッチング（ＲＩＥ）を用いることが好ましい。
このようにして、上記画素トランジスタ部１３の第１ゲート電極２２は、上記素子分離領域１５の絶縁体部１６間の上記半導体基板１１上にゲート絶縁膜２１を介して形成される。
上記ドライエッチングでは、素子分離領域１５等を構成する酸化シリコン膜と第１ゲート電極形成膜４１とのエッチング選択性が確保できるエッチング条件とする。
また、上記ドライエッチングによって、周辺回路部１４上の上記第１ゲート電極形成膜４１は除去しておく。このとき、上記ゲート絶縁膜２１もエッチングされるが、場合によっては、周辺回路部１４、光電変換部１２上に上記ゲート絶縁膜２１が残される場合があるが、この時点では、上記ゲート絶縁膜２１が残されていてもかまわない。
その後、上記マスクパターン５１を除去する。図面では、上記マスクパターン５１を除去する直前の状態を示した。
次に、図９（５）に示すように、上記第１ゲート電極２２を被覆するエッチング防止膜４２を形成する。このエッチング防止膜４２は、例えば窒化シリコン膜で形成される。この成膜方法は、化学気相成長（ＣＶＤ）法のように全面に形成される方法を用いる。
次に、図９（６）に示すように、上記第１ゲート電極２２を被覆するマスクパターン５２を形成する。次に、このマスクパターン５２をエッチングマスクに用いて、上記エッチング防止膜４２をエッチングし、上記第１ゲート電極２２を被覆する以外の上記エッチング防止膜４２を除去する。よって、上記第１ゲート電極２２がエッチング防止膜４２に被覆された状態に形成される。このエッチングは、エッチング防止膜４２が窒化シリコン膜で形成されているため、上記半導体基板１１へのエッチングダメージを与えないように、熱リン酸を用いたウエットエッチングで行うことが好ましい。
この工程では、周辺回路部１４にゲート絶縁膜を形成するために、周辺回路部１４の半導体基板１１表面に残されている上記ゲート絶縁膜２１（前記図９（４）参照）等を異方性エッチングにより除去しておく。
その後、上記マスクパターン５２を除去する。図面では、上記マスクパターン５２を除去する直前の状態を示した。
次に、図１０（７）に示すように、周辺回路部１４の半導体基板１１上にゲート絶縁膜３１を形成する。
次に、図１０（８）に示すように、上記半導体基板１１上の全面を被覆する第２ゲート電極形成膜４３を形成する。この第２ゲート電極形成膜４３は、例えばポリシリコン膜で形成される。
次に、図１０（９）に示すように、上記エッチング防止膜４２が形成された上記第１ゲート電極２２を残した状態で、上記第２ゲート電極形成膜４３で上記周辺回路部１４のトランジスタの第２ゲート電極３２を形成する。それとともに、上記光電変換部１２上および上記画素トランジスタ部１３上の上記第２ゲート電極形成膜４３を除去する。
上記工程では、まず、上記第２ゲート電極形成膜４３上に周辺回路部１４のトランジスタの第２ゲート電極を形成するためのマスクパターン５３を形成する。次に、このマスクパターン５３をエッチングマスクに用いて、上記第２ゲート電極形成膜４３をエッチングし、上記第２ゲート電極３２を形成する。それとともに、その他の領域に形成された上記第２ゲート電極形成膜４３をエッチングにより除去する。このエッチングでは、上記第２ゲート電極３２のエッチング加工を高精度に行うために、異方性ドライエッチングが可能な反応性イオンエッチング（ＲＩＥ）を用いることが好ましい。
上記ドライエッチングにおける上記画素トランジスタ部１３の上記第２ゲート電極形成膜４３のエッチングでは、上記エッチング防止膜４２によって、エッチングが停止される。このため、第１ゲート電極２２はエッチングされない。
その後、上記マスクパターン５３を除去する。図面では、上記マスクパターン５３を除去する直前の状態を示した。
次に、図１１（１０）に示すように、上記エッチング防止膜４２（２点鎖線で示す）を除去する。
この結果、図１１（１１）に示すように、画素トランジスタ部１３の半導体基板１１上にゲート絶縁膜２１を介して、かつ素子分離領域１５の絶縁体部１６間に第１ゲート電極２２が形成される。したがって、第１ゲート電極２２は、素子分離領域１５上にオーバラップして形成されない。また周辺回路部１４の第２ゲート電極３２は、半導体基板１１上にゲート絶縁膜２１を介して、その両端部を素子分離領域１５上にオーバラップする状態に形成される。
その後、図示はしていないが、ソース・ドレイン領域の形成、保護膜の形成、カラーフィルターの形成、マイクロレンズの形成等の工程を経て、固体撮像装置２が完成する。
上記固体撮像装置の製造方法の第２例では、第１例と同様に、画素トランジスタ部１３のみ、トランジスタの第１ゲート電極２２を素子分離領域１５の絶縁体部１６間に形成する。このため、画素トランジスタ部１３の第１ゲート電極２２は素子分離領域１５上にオーバラップされずに形成される。これによって、画素サイズの縮小化に伴う光電変換部１２の占有面積の縮小化が抑制され、感度の低下が抑えられる。もしくは感度の向上が得られる。
また、画素トランジスタ部１３の第１ゲート電極２２の素子分離領域１５上へのオーバラップをなくすことができ、さらにソース、ドレイン間のショートの懸念もなくなる。よって、固体撮像装置２の特性の向上、信頼性の向上が図れる。
また、周辺回路部１４においては、第２ゲート電極３２のゲート長を最先端プロセスのゲート長としても、第２ゲート電極３２の両端部分を素子分離領域１５上にオーバラップさせる状態で形成することが可能になる。このため、第２ゲート電極３２では、素子分離領域１５上の第２ゲート電極３２部分をコンタクトがとれる大きさのコンタクト部に形成することが可能になる。
さらに、第２ゲート電極３２を形成する際に、第１ゲート電極２２上にはエッチング防止膜４２が形成され、その上に第２ゲート電極形成膜４３を形成して、第２ゲート電極３２を形成する。このため、第２ゲート電極３２を形成する際には、第１ゲート電極２２はエッチング防止膜４２で保護されるので、エッチングされない。よって、第１ゲート電極２２と素子分離領域１５の絶縁体部１６との間に隙間は生じない。
この点からも、信頼性の高い固体撮像装置を製造することができる。
＜３．第３の実施の形態＞
［撮像装置の構成の一例］
次に、本発明の撮像装置に係る一実施の形態を、図１２のブロック図によって説明する。この撮像装置は、本発明の固体撮像装置を用いたものである。
図１２に示すように、撮像装置３００は、撮像部３０１に固体撮像装置（図示せず）を備えている。この撮像部３０１の集光側には像を結像させる集光光学部３０２が備えられ、また、撮像部３０１には、それを駆動する駆動回路、固体撮像装置で光電変換された信号を画像に処理する信号処理回路等を有する信号処理部３０３が接続されている。また上記信号処理部３０３によって処理された画像信号は画像記憶部（図示せず）によって記憶させることができる。このような撮像装置３００において、上記撮像部３０１の固体撮像装置には、前記各実施の形態で説明した固体撮像装置１，２を用いることができる。
本発明の撮像装置３００では、本願発明の固体撮像装置１，２を用いることから、感度が高くなるので、高感度な撮像が可能になる。よって、画質の劣化が抑制され、感度の高い撮像ができるため、暗い撮像環境であっても、例えば夜間撮影等であっても、高画質な撮影が可能になるという利点がある。
なお、本発明の撮像装置３００は、上記構成に限定されることはなく、固体撮像装置を用いる撮像装置であれば如何なる構成のものにも適用することができる。
上記撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。ここで、撮像装置は、例えば、カメラや撮像機能を有する携帯機器のことをいう。また「撮像」は、通常のカメラ撮影時における像の撮りこみだけではなく、広義の意味として、指紋検出なども含むものである。
１…固体撮像装置、１１…半導体基板、１２…光電変換部、１３…画素トランジスタ部、１４…周辺回路部、１５…素子分離領域、１６…絶縁体部、２２…第１ゲート電極

Claims (9)

  1. 半導体基板に、
    入射光を光電変換して信号電荷を得る光電変換部と、
    前記光電変換部で生成された信号電荷を出力する画素トランジスタ部と、
    前記光電変換部と前記画素トランジスタ部を有する画素部の周辺に形成された周辺回路部と、
    前記光電変換部と前記画素トランジスタ部と前記周辺回路部を電気的に分離する素子分離領域を有し、
    前記画素トランジスタ部の周囲の前記素子分離領域は、前記半導体基板表面より高く形成された絶縁体部を有し、
    前記画素トランジスタ部のトランジスタの第１ゲート電極は前記半導体基板上にゲート絶縁膜を介して前記絶縁体部間に形成され、
    前記周辺回路部のトランジスタの第２ゲート電極の少なくとも一端は、前記周辺回路部を分離する前記素子分離領域上に形成されている
    固体撮像装置。
  2. 前記素子分離領域上に形成された前記第２ゲート電極部分がコンタクト部に形成されている
    請求項１記載の固体撮像装置。
  3. 前記画素トランジスタ部の周囲における前記素子分離領域の前記半導体基板表面からの高さは、前記周辺回路部の周囲における前記素子分離領域の前記半導体基板表面からの高さよりも高い
    請求項１記載の固体撮像装置。
  4. 半導体基板に形成される光電変換部、画素トランジスタ部および周辺回路部を電気的に分離していて、前記半導体基板表面より高く形成された絶縁体部を有する素子分離領域を形成する工程と、
    前記半導体基板の前記画素トランジスタ部の形成領域にゲート絶縁膜を形成する工程と、
    前記半導体基板上の全面を被覆する第１ゲート電極形成膜を形成する工程と、
    前記画素トランジスタ部の形成領域に前記第１ゲート電極形成膜を残すように前記第１ゲート電極形成膜を除去して前記素子分離領域の前記絶縁体部上面を露出させる工程と、
    前記画素トランジスタ部に前記第１ゲート電極形成膜で第１ゲート電極を形成するとともに、前記光電変換部上および前記周辺回路部上の前記第１ゲート電極形成膜を除去する工程と、
    前記第１ゲート電極を被覆するエッチング防止膜を形成する工程と、
    前記半導体基板上の全面を被覆する第２ゲート電極形成膜を形成する工程と、
    前記エッチング防止膜が形成された前記第１ゲート電極を残した状態で、前記第２ゲート電極形成膜で前記周辺回路部のトランジスタの第２ゲート電極を形成する工程を有し、
    前記周辺回路部のトランジスタの第２ゲート電極の少なくとも一端を、前記周辺回路部を分離する前記素子分離領域上に形成する
    固体撮像装置の製造方法。
  5. 前記素子分離領域の前記絶縁体部を前記第１ゲート電極の高さよりも高く形成しておき、
    前記第１ゲート電極形成膜を形成する際に、前記第１ゲート電極形成膜の膜厚を前記第１ゲート電極の所望の膜厚よりも厚く形成し、
    前記素子分離領域の前記絶縁体部上面を露出させる工程で、前記絶縁体部とともに前記第１ゲート電極形成膜の膜厚を前記第１ゲート電極の所望の高さまで薄くする
    請求項４記載の固体撮像装置の製造方法。
  6. 前記画素トランジスタ部の周囲における前記素子分離領域の前記半導体基板表面からの高さを、前記周辺回路部の周囲における前記素子分離領域の前記半導体基板表面からの高さよりも高く形成する
    請求項４記載の固体撮像装置の製造方法。
  7. 入射光を集光する集光光学部と、
    前記集光光学部で集光した光を受光して光電変換する固体撮像装置を有する撮像部と、
    光電変換された信号を処理する信号処理部を有し、
    前記固体撮像装置は、
    半導体基板に、
    入射光を光電変換して信号電荷を得る光電変換部と、
    前記光電変換部で生成された信号電荷を出力する画素トランジスタ部と、
    前記光電変換部と前記画素トランジスタ部を有する画素部の周辺に形成された周辺回路部と、
    前記光電変換部と前記画素トランジスタ部と前記周辺回路部を電気的に分離する素子分離領域を有し、
    前記画素トランジスタ部の周囲の前記素子分離領域は、前記半導体基板表面より高く形成された絶縁体部を有し、
    前記画素トランジスタ部のトランジスタの第１ゲート電極は前記半導体基板上にゲート絶縁膜を介して前記絶縁体部間に形成され、
    前記周辺回路部のトランジスタの第２ゲート電極の少なくとも一端は、前記周辺回路部を分離する前記素子分離領域上に形成されている
    撮像装置。
  8. 前記固体撮像装置の前記素子分離領域上に形成された前記第２ゲート電極部分がコンタクト部に形成されている
    請求項７記載の撮像装置。
  9. 前記固体撮像装置の前記画素トランジスタ部の周囲における前記素子分離領域の前記半導体基板表面からの高さは、前記周辺回路部の周囲における前記素子分離領域の前記半導体基板表面からの高さよりも高い
    請求項７記載の撮像装置。
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