JP2013131516A - 固体撮像装置、固体撮像装置の製造方法、及び、電子機器 - Google Patents

固体撮像装置、固体撮像装置の製造方法、及び、電子機器 Download PDF

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Abstract

【課題】素子分離絶縁膜の界面で発生した暗電流成分が光電変換部に及ぼす悪影響をより確実に抑えることが可能な固体撮像装置、固体撮像装置の製造方法、及び、当該固体撮像装置を撮像部（画像取込部）として有する電子機器を提供する。
【解決手段】複数の光電変換部と、複数の光電変換部の相互間の素子分離を行う素子分離部と、素子分離部の界面で発生する暗電流成分がその発生領域を囲む領域へ拡散するのを阻止する拡散阻止部とを備えることで、素子分離部の界面で発生した暗電流成分が光電変換部に及ぼす悪影響をより確実に抑える。
【選択図】図３

Description

本開示は、固体撮像装置、固体撮像装置の製造方法、及び、電子機器に関する。
固体撮像装置において、暗時の特性が撮像画像の画質を大きく左右する。従って、固体撮像装置では、画質を左右する要因の一つである暗電流の原因となる光電変換部に流れ込む微小なリーク電流を減らすことが重要である。そのリーク電流の原因の一つに、素子分離部の界面で発生する電子がある。一般的に、酸化膜と半導体基板との界面には欠陥が多数存在する。特に素子分離部の周辺は応力やエッチングダメージが蓄積し欠陥が発生しやすく、暗電流成分の発生源となる。
この暗電流成分の発生を抑えるために、従来は、素子分離部の周辺を濃いＰ型の領域で囲む構造を採っている（例えば、特許文献１，２参照）。より具体的には、これら従来技術に係る構造では、素子分離部の界面のＰ型領域の濃度を高くすることで、界面における暗電流の発生量の抑制を図っている。
特開２００５−１２３２８０号公報 特開２００７−１３４６３９号公報
上述した特許文献１，２に記載の従来構造はいずれも、界面における暗電流成分の発生量を抑制するものである。しかしながら、暗電流成分の発生を抑えるにも限界があるために、暗電流成分の発生量はゼロにはならない。そして、発生した暗電流成分は、同じ濃度の領域、もくしは、よりＰ型の濃度が低い（薄い）領域に向かって拡散する。
特許文献１，２に記載の従来構造の場合、発生した電子はその発生領域を囲むＰ型の領域中を拡散し、その一部はＮ型でプラスの電位を持つ光電変換部（フォトダイオード）に流れ込んでしまう。特許文献１に記載の従来構造１の場合の、素子分離部の界面で発生した電子の流れを図１１に示し、特許文献２に記載の従来構造２の場合の、素子分離部の界面で発生した電子の流れを図１２に示す。
そこで、本開示は、素子分離部の界面で発生した暗電流成分が光電変換部に及ぼす悪影響をより確実に抑えることが可能な固体撮像装置、当該固体撮像装置の製造方法、及び、当該固体撮像装置を撮像部（画像取込部）として有する電子機器を提供することを目的とする。
上記の目的を達成するために、本開示の固体撮像装置は、
複数の光電変換部と、
前記複数の光電変換部の相互間の素子分離を行う素子分離部と、
前記素子分離部の界面で発生する暗電流成分がその発生領域を囲む領域へ拡散するのを阻止する拡散阻止部と
を備える。
本開示の固体撮像装置は、デジタルスチルカメラやビデオカメラ、携帯電話機等の撮像機能を有する携帯情報端末などの電子機器において、その撮像部（画像取込部）として用いることができる。
複数の光電変換部の相互間を素子分離部によって素子分離して成る固体撮像装置において、素子分離部の界面で発生した暗電流成分は、拡散阻止部によって周囲の領域へ拡散するのを阻止される。このように、素子分離部の界面での暗電流成分の発生を抑えるのではなく、発生した暗電流成分の周囲の領域への拡散を阻止することで、暗電流成分の発生を抑える従来構造、即ち、暗電流成分の発生量がゼロにならない従来構造に比べて、光電変換部に及ぶ暗電流成分の影響を小さくすることができる。
本開示によれば、素子分離部の界面で発生した暗電流成分の周囲の領域への拡散を阻止するようにしているため、暗電流成分が光電変換部に及ぼす悪影響をより確実に抑えることができる。
本開示の技術が適用されるＣＭＯＳイメージセンサのシステム構成の概略を示すシステム構成図である。 単位画素の回路構成の一例を示す回路図である。 実施例１に係る単位画素の要部の画素構造を示す断面図である。 実施例２に係る単位画素の要部の画素構造を示す断面図である。 従来構造１，２及び実施例２の構造における、フォトダイオードに流れ込む電流量のシミュレーション結果を示す図である。 実施例２の構造について、第２の領域の深さ方向の幅が５ｎｍの場合、１０ｎｍの場合、及び、２０ｎｍの場合における、フォトダイオードに流れ込む電流量のシミュレーション結果を示す図である。 実施例３に係る単位画素の要部の画素構造を示す断面図である。 実施例１，２に係る画素構造の製造方法の第１例の製造工程について説明する工程断面図である。 実施例１，２に係る画素構造の製造方法の第２例の製造工程について説明する工程断面図である。 実施例３に係る画素構造の製造方法の製造工程について説明する工程断面図である。 従来構造１の場合の、素子分離絶縁膜の界面で発生した電子の流れを図である。 従来構造２の場合の、素子分離絶縁膜の界面で発生した電子の流れを図である。 本開示の電子機器である撮像装置の構成例を示すブロック図である。
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示は実施形態に限定されるものではなく、実施形態における種々の数値や材料は例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は、以下の順序で行う。
１．本開示の固体撮像装置、固体撮像装置の製造方法、及び、電子機器、全般に関する説明
２．実施形態
２−１．システム構成
２−２．単位画素の回路構成
２−３．素子分離部の界面で発生する暗電流成分
２−４．実施例１
２−５．実施例２
２−６．実施例３
２−７．製造方法
３．適用例
４．電子機器
５．本開示の構成
＜１．本開示の固体撮像装置、固体撮像装置の製造方法、及び、電子機器、全般に関する説明＞
本開示の固体撮像装置は、複数の光電変換部の相互間の素子分離を行う素子分離部を有する構成となっている。素子分離部は、光電変換部の領域と当該光電変換部以外の素子領域とを分離する側面を有する。素子分離部としては、周知のＳＴＩ(Shallow Trench Isolation)やＬＯＣＯＳ(Local Oxidation of Silicon)などを例示することができる。
本開示の固体撮像装置における、光電変換部で光電変換された電荷の転送方式は問わない。すなわち、本開示の固体撮像装置は、ＣＣＤ(Charge Coupled Device)イメージセンサに代表される電荷転送型の固体撮像装置であってもよいし、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサに代表される増幅型の固体撮像装置であってもよい。
素子分離部を有する固体撮像装置において、素子分離部の周辺は応力やエッチングダメージが蓄積し、欠陥が発生しやすく、暗電流成分の発生源となる。本開示の固体撮像装置は、素子分離部の界面で発生する暗電流成分がその発生領域を囲む領域へ拡散するのを阻止する拡散阻止部を備えることを特徴とする。
拡散阻止部は、素子分離部の少なくとも底面の界面で発生する暗電流成分の周囲の領域への拡散を阻止するためには、素子分離部の少なくとも底面に沿って形成されるのが好ましい。拡散阻止部は、底面に沿って形成される他に、素子分離部の光電変換部側の側壁に沿って形成されていてもよい。これにより、光電変換部側の側壁の界面で発生する暗電流成分が光電変換部側の領域へ拡散するのを阻止することができる。
素子分離部の光電変換部側の側壁に沿って拡散阻止部を形成するのに代えて、光電変換部の周囲の第１導電型のウエル領域よりも高い不純物濃度の第１導電型の第１の領域を設け、当該第１の領域によって光電変換部側の側壁を覆うようにする構成を採ることもできる。このとき、第１の領域は、素子分離部の底面よりも深く形成されていることとする。この第１の領域は、素子分離部の光電変換部側の側壁の界面での暗電流成分の発生を抑える作用を為す。
素子分離部の光電変換部側の側壁側を第１の領域によって覆う構成を採るとき、拡散阻止部は、素子分離部の底面側に当該底面に沿って形成されることになる。この場合、拡散阻止部については、第１導電型の第２の領域が素子分離部の底面に沿って形成された構成とすることができる。このとき、第２の領域の不純物濃度は、第１導電型のウエル領域の不純物濃度よりも低く設定されることとする。また、第２の領域は、好ましくは、深さ方向の幅（厚み）が５〜５０ｎｍ程度であり、底面の深さが第１の領域の底面よりも深く形成されるのが望ましい。
あるいは、拡散阻止部については、第１導電型の第３の領域が素子分離部の底面から所定の間隔だけ離間して当該底面に沿って形成された構成とすることができる。このとき、第３の領域の不純物濃度は、第１導電型のウエル領域の不純物濃度よりも高く設定されることとする。第３の領域は、好ましくは、底面が第１の領域の底面よりも浅くなるように形成され、また、素子分離部の底面から深さ方向に５〜１０ｎｍ離間して設けられるのが望ましい。
素子分離部の光電変換部と反対側には、好ましくは、固定電位が与えられる素子領域が設けられていることとする。当該素子領域は、固定電位が与えられることによって電界を発生する。これにより、拡散阻止部によって周囲の領域への拡散が阻止された暗電流成分は、素子領域の電界に引かれて素子分離部の光電変換部と反対方向へ導かれ、素子領域へ流れ込む。
このような観点からすると、拡散阻止部は、素子分離部の底面部で発生する暗電流成分を、素子領域で発生する電界の作用の下に、素子分離部の光電変換部と反対方向へ導く案内部としての側面を有する。すなわち、拡散阻止部によって拡散が阻止された暗電流成分は、固定電位が与えられることによって素子領域に発生する電界に引かれて素子領域に流れ込む。
このとき、拡散阻止部の素子領域側の端部は、当該素子領域に接するように、素子分離部の光電変換部と反対側の側壁に沿って形成されることが望ましい。これにより、素子領域の電界に引かれて素子分離部の光電変換部と反対方向へ導かれる暗電流成分がより確実に素子領域へ流れ込めるようにすることができる。
ＣＭＯＳイメージセンサ等の増幅型の固体撮像装置にあっては、素子分離部の光電変換部と反対側に設けられる素子領域として、画素トランジスタが形成される領域を例示することができる。画素トランジスタのソース／ドレイン領域には、一般的に、電源電位が与えられる。従って、電源電位が与えられる画素トランジスタのソース／ドレイン領域が、素子分離部の光電変換部と反対側に設けられる素子領域となる。但し、画素トランジスタのソース／ドレイン領域に限られるものではなく、固定電位が与えられる素子領域であればよい。素子分離部の光電変換部と反対側に画素トランジスタが設けられる場合、素子分離部は、光電変換部の領域と当該光電変換部以外の素子領域である、画素トランジスタが形成される素子領域とを分離することになる。
画素トランジスタとしては、例えば、光電変換部から電荷が転送される浮遊拡散領域をリセットするリセットトランジスタや、光電変換部から電荷が転送される浮遊拡散領域の電荷に応じた電圧を増幅して出力する増幅トランジスタを例示することができる。これらのトランジスタは、一般的に、Ｎチャネル型トランジスタから成る場合は、電源電位がドレイン領域に与えられ、Ｐチャネル型トランジスタからなる場合は、電源電位がソース領域に与えられることになる。
第１導電型の第２の領域が素子分離部の底面に沿って形成されて成る拡散阻止部を有する固体撮像装置を製造するに当たっては、次のようにするのが好ましい。すなわち、素子分離部の形成前、もしくは、素子分離部の形成後に、光電変換部と素子分離部との間の領域に当該素子分離部の側壁領域を覆う第１導電型の不純物を打ち込むようにする。次いで、第２導電型の不純物を、ウエル領域の導電型が反転しない程度のドーズ量で、かつ、射出飛程Ｒｐが素子分離部と同じ深さになるエネルギーで、素子分離部を形成するマスクの開口領域で打ち込むようにする。
あるいは、素子分離部の形成前に、当該素子分離部の形成領域に第２導電型の不純物を素子分離部の深さ付近に分布するように打ち込むようにする。次いで、光電変換部と素子分離部との間の領域に当該素子分離部の側壁領域を覆う第１導電型の不純物を打ち込むようにする。
また、第１導電型の第３の領域が素子分離部の底面から所定の間隔だけ離間して当該底面に沿って形成されて成る拡散阻止部を有する固体撮像装置を製造するに当たっては、次のようにするのが好ましい。すなわち、素子分離部の形成前、もしくは、素子分離部の形成後に、光電変換部と素子分離部との間の領域に当該素子分離部の側壁領域を覆う第１導電型の不純物を打ち込むようにする。次いで、第１導電型の不純物を、射出飛程Ｒｐが素子分離部よりも深い深さになるエネルギーで、素子分離部を形成するマスクの開口領域で打ち込むようにする。
＜２．実施形態＞
実施形態の説明をする前に、先ず、本開示の技術が適用される固体撮像装置、例えば、増幅型固体撮像装置の一種であるＣＭＯＳイメージセンサの構成について説明する。
［２−１．システム構成］
図１は、ＣＭＯＳイメージセンサのシステム構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作製されたイメージセンサである。
本適用例に係るＣＭＯＳイメージセンサ１０は、半導体基板（以下、「チップ」と記述する場合もある）１１上に形成された画素アレイ部１２と、当該画素アレイ部１２と同じチップ１１上に集積された周辺回路部とを有する構成となっている。本例では、周辺回路部として、例えば、行走査部１３、カラム処理部１４、列走査部１５、及び、システム制御部１６が設けられている。
画素アレイ部１２には、入射光の光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換部を有する単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。単位画素の具体的な回路構成については後述する。
画素アレイ部１２にはさらに、行列状の画素配列に対して画素行ごとに画素駆動線１７が水平方向／行方向（画素行の画素の配列方向）に沿って配線され、画素列ごとに垂直信号線１８が垂直方向／列方向（画素列の画素の配列方向）に沿って配線されている。画素駆動線１７は、行走査部１３から行単位で出力される、画素を駆動するための駆動信号を伝送する。図１では、画素駆動線１７について１本の配線として示しているが、１本に限られるものではない。画素駆動線１７の一端は、行走査部１３の各行に対応した出力端に接続されている。
行走査部１３は、シフトレジスタやアドレスデコーダ等によって構成され、画素アレイ部１２の各画素を、例えば行単位で駆動する画素駆動部である。この行走査部１３はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１２の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出されることで、当該光電変換素子がリセットされる。そして、この掃出し走査系による不要電荷の掃き出し（リセット）により、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。
行走査部１３によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１８の各々を通してカラム処理部１４に供給される。カラム処理部１４は、画素アレイ部１２の画素列ごとに、選択行の各画素から垂直信号線１８を通して出力される信号に対して所定の信号処理を施すとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部１４は、単位画素の信号を受けて当該信号に対して、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）によるノイズ除去や、信号増幅や、ＡＤ（アナログ−デジタル）変換等の信号処理を行う。ノイズ除去処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、ここで例示した信号処理は一例に過ぎず、信号処理としてはこれらに限られるものではない。
列走査部１５は、シフトレジスタやアドレスデコーダ等によって構成され、カラム処理部１４の画素列に対応する単位回路を順番に選択する。この列走査部１５による選択走査により、カラム処理部１４で信号処理された画素信号が順番に水平バス１９に出力され、当該水平バス１９を通してチップ１１の外部へ伝送される。
システム制御部１６は、チップ１１の外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、本ＣＭＯＳイメージセンサ１０の内部情報などのデータを出力する。システム制御部１６は更に、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部１３、カラム処理部１４、及び、列走査部１５などの周辺回路部の駆動制御を行う。
［２−２．単位画素の回路構成］
図２は、単位画素２０の回路構成の一例を示す回路図である。図２に示すように、本回路例に係る単位画素２０は、例えばフォトダイオード２１を光電変換部としている。単位画素２０は、フォトダイオード２１に加えて、例えば、転送トランジスタ（転送ゲート）２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタを有している。
ここでは、４つのトランジスタ２２〜２５として、例えばＮチャネルのＭＯＳトランジスタを用いている。ただし、ここで例示した転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
この単位画素２０に対して、画素駆動線１７として、例えば、転送線１７１、リセット線１７２、及び、選択線１７３の３本の駆動配線が同一画素行の各画素について共通に設けられている。これら転送線１７１、リセット線１７２および選択線１７３は、各一端が行走査部１３の各画素行に対応した出力端に画素行単位で接続されており、画素２０を駆動する駆動信号である転送パルスφＴＲＦ、リセットパルスφＲＳＴ、及び、選択パルスφＳＥＬを伝送する。
フォトダイオード２１は、アノード電極が負側電源(例えば、グランド)に接続されており、受光した光（入射光）をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。増幅トランジスタ２４のゲート電極と電気的に繋がったノード２６をＦＤ（フローティングディフュージョン／浮遊拡散領域）部と呼ぶ。
転送トランジスタ２２は、フォトダイオード２１のカソード電極とＦＤ部２６との間に接続されている。転送トランジスタ２２のゲート電極には、高レベル（例えば、Ｖddレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）の転送パルスφＴＲＦが転送線１７１を介して与えられる。これにより、転送トランジスタ２２は導通状態となり、フォトダイオード２１で光電変換された光電荷をＦＤ部２６に転送する。
リセットトランジスタ２３は、ドレイン電極が画素電源Ｖddに、ソース電極がＦＤ部２６にそれぞれ接続されている。リセットトランジスタ２３のゲート電極には、ＨｉｇｈアクティブのリセットパルスφＲＳＴがリセット線１７２を介して与えられる。これにより、リセットトランジスタ２３は導通状態となり、ＦＤ部２６の電荷を画素電源Ｖddに捨てることによって当該ＦＤ部２６をリセットする。
増幅トランジスタ２４は、ゲート電極がＦＤ部２６に、ドレイン電極が画素電源Ｖddにそれぞれ接続されている。そして、増幅トランジスタ２４は、リセットトランジスタ２３によってリセットした後のＦＤ部２６の電位をリセット信号（リセットレベル）Ｖresetとして出力する。増幅トランジスタ２４はさらに、転送トランジスタ２２によって信号電荷を転送した後のＦＤ部２６の電位を光蓄積信号（信号レベル）Ｖsigとして出力する。
選択トランジスタ２５は、例えば、ドレイン電極が増幅トランジスタ２４のソース電極に、ソース電極が垂直信号線１８にそれぞれ接続されている。選択トランジスタ２５のゲート電極には、Ｈｉｇｈアクティブの選択パルスφＳＥＬが選択線１７３を介して与えられる。これにより、選択トランジスタ２５は導通状態となり、単位画素２０を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線１８に出力する。
ここでは、選択トランジスタ２５について、増幅トランジスタ２４のソース電極と垂直信号線１８との間に接続する回路構成としたが、画素電源Ｖddと増幅トランジスタ２４のドレイン電極との間に接続する回路構成を採ることも可能である。
また、単位画素２０としては、上記構成の４つのトランジスタからなる画素構成のものに限られるものではない。例えば、増幅トランジスタ２４と選択トランジスタ２５とを兼用した３つのトランジスタからなる画素構成のものなどであっても良く、その画素回路の構成は問わない。
［２−３．素子分離部の界面で発生する暗電流成分］
上述した本適用例に係るＣＭＯＳイメージセンサ１０などの固体撮像装置では、行列状に配置された単位画素２０の相互間に素子分離部（素子分離絶縁膜）を形成することによって単位画素２０間、即ち、フォトダイオード２１間の素子分離が図られている。素子分離部としては、ＳＴＩやＬＯＣＯＳなどが知られている。
前にも述べたように、特に素子分離部の周辺は応力やエッチングダメージが蓄積し欠陥が発生しやすく、暗電流成分の発生源となる。そして、暗電流成分は、画質を左右する要因の一つとなる。この素子分離部の界面で発生する暗電流成分のフォトダイオード２１への影響を低減するために、本実施形態では、素子分離部の少なくとも底面に沿って形成された拡散阻止部によって、素子分離部の界面で発生する暗電流成分が周囲の領域に拡散するのを阻止することを特徴としている。
以下に、素子分離部の界面で発生する暗電流成分が周囲の領域へ拡散するのを阻止する拡散阻止部の具体的な実施例について説明する。
［２−４．実施例１］
図３は、実施例１に係る単位画素の要部の画素構造を示す断面図である。ここでは、半導体の導電型について、第１導電型をＰ型、第２導電型をＮ型とする場合を例に挙げて説明するが、その逆、即ち、第１導電型がＮ型、第２導電型がＰ型であってもよいことは勿論である。後述する実施例においても同様とする。
図３に示すように、実施例１に係る画素構造３０Aは、シリコン基板などの半導体基板（図示せず）上に形成されたＰ型ウエル領域３１を有するウエル構造を採用した構成となっている。Ｐ型ウエル領域３１の不純物濃度は、例えば、３〜５×１０17ｃｍ-3程度である。
光電変換部であるフォトダイオード２１は、Ｐ型ウエル領域３１と、当該ウエル領域３１の上に形成されたＮ型半導体領域３２とによるＰＮ接合型フォトダイオードから成る。このフォトダイオード２１において、Ｎ型半導体領域３２は、光電変換して得られる信号電荷（ここでは、電子）を蓄積する信号電荷蓄積領域となる。
フォトダイオード２１は、Ｎ型半導体領域３２と基板表面との界面に、Ｐ型半導体領域（Ｐ層）３３を形成して成る、所謂、ＨＡＤ(Hole Accumulation Diode)センサ構造を採っている。Ｐ型半導体領域３３は、センサ表面から発生する正孔を蓄積し、当該正孔に起因する暗電流を低減する作用を為す。
フォトダイオード２１の各々は、素子分離部３４によって、フォトダイオード２１相互間（画素相互間）の素子分離が図られている。素子分離部３４としては、例えば、絶縁膜から成る周知のＬＯＣＯＳ構造やＳＴＩ構造などを用いることができる。
素子分離部３４のフォトダイオード２１と反対側には、画素トランジスタ３５が形成されている。画素トランジスタ３５は、基板表層部に形成されたＮ型のソース領域３５s及びドレイン領域３５dと、これら領域３５s，３５d間のチャネルの上方に配されたゲート電極３５gとから構成されている。
画素トランジスタ３５において、ドレイン領域３５dは素子分離部３４に隣接して形成されている。また、ドレイン領域３５dにはプラスの電位（固定電位）が与えられる。画素トランジスタ３５としては、例えば図２に示す画素回路の場合には、ドレイン電極（領域）に正側の電源電位Ｖddが与えられるリセットトランジスタ２３または増幅トランジスタ２４が用いられることになる。
素子分離部３４のフォトダイオード２１側の側壁は、Ｐ型の第１の領域３６によって覆われている。Ｐ型の第１の領域３６は、フォトダイオード２１を囲むＰ型ウエル領域３１の不純物濃度（Ｐ-）よりも高い（濃い）不純物濃度（Ｐ++）、例えば、１〜５×１０18ｃｍ-3程度の濃度で、素子分離部３４の底面よりも深く形成される。
素子分離部３４の底面側には、当該底面に沿ってＰ型の第２の領域３７Aが形成されている。第２の領域３７Aは、Ｐ型ウエル領域３１の不純物濃度（Ｐ-）よりも低い（薄い）不純物濃度（Ｐ--）で、その深さ方向の幅（厚み）が例えば５ｎｍ〜５０ｎｍ程度になるように形成されている。また、第２の領域３７Aは、底面の深さが第１の領域３６の底面の深さよりも浅くなるように形成されている。
上記構成の実施例１に係る画素構造３０Aにおいて、素子分離部３４の周辺は応力やエッチングダメージが蓄積し、欠陥が発生しやすく、暗電流成分の発生源となる。Ｐ型の第１の領域３６は、素子分離部３４のフォトダイオード２１側の側壁の界面での暗電流成分の発生を抑える作用を為す。
因みに、先述した特許文献１，２に記載の従来構造の場合、素子分離部３４の酸化膜界面の底面部で発生した暗電流成分は、図１１及び図１２に示すように、同一の濃度の領域（図３のＰ型ウエル領域３１に相当）中を拡散し、一部がフォトダイオード２１に流れ込んでしまう。
これに対し、実施例１に係る画素構造３０Aでは、素子分離部３４の底面側にＰ型の第２の領域３７Aが拡散阻止部３８として設けられた構成となっている。これにより、素子分離部３４の酸化膜界面の底面部で発生した暗電流成分は、第２の領域３７Aから当該領域３７Aよりも高い不純物濃度のＰ型ウエル領域３１に拡散することはない。すなわち、拡散阻止部３８の作用によって、素子分離部３４の底面部で発生した暗電流成分の周囲の領域への拡散が阻止される。
また、素子分離部３４のフォトダイオード２１と反対側には、画素トランジスタ３５が設けられており、例えばドレイン領域３５dにはプラスの電位が与えられている。プラスの電位が与えられることで、ドレイン領域３５dは電界を発生する。これにより、素子分離部３４の底面部で発生した暗電流成分は、画素トランジスタ３５のドレイン領域３５dの電界に引かれて、図３に矢印で示すように、第２の領域３７A中を通ってフォトダイオード２１と反対方向に導かれる。
そして、暗電流成分は最終的に、Ｐ型ウエル領域３１に拡散することなく、第２の領域３７Aの画素トランジスタ３５側の端部からドレイン領域３５dに流れ込む。すなわち、第２の領域３７Aによる暗電流成分の周囲の領域への拡散阻止と、画素トランジスタ３５のドレイン領域３５dの電界の作用とにより、素子分離部３４の主に底面の界面で発生する暗電流成分は、フォトダイオード２１に流れ込むことはなく、画素トランジスタ３５のドレイン領域３５dに排出されることになる。
［２−５．実施例２］
図４は、実施例２に係る単位画素の要部の画素構造を示す断面図である。実施例２に係る画素構造３０Bは、素子分離部３４の主に底面部で発生する暗電流成分が周囲の領域に拡散するのを阻止する拡散阻止部３８の構造の点で実施例１に係る画素構造３０Aと異なっている。
具体的には、拡散阻止部３８を構成する第２の領域３７Bは、実施例１の第２の領域３７Aと同様に、素子分離部３４の底面に沿って形成された上で、素子分離部３４のフォトダイオード２１と反対側の側壁に沿って立ち上がり、画素トランジスタ３５のドレイン領域３５dと接するように形成されている。
上述したように、拡散阻止部３８の素子領域側の端部が画素トランジスタ３５のドレイン領域３５dと接するように形成されていることで、素子分離部３４の底面部で発生した暗電流成分が、画素トランジスタ３５のドレイン領域３５dへより確実に流れ込めるようになる。従って、素子分離部３４の主に底面部で発生する暗電流成分の周囲の領域への拡散を阻止する拡散阻止部３８を用いた構造による暗電流成分のフォトダイオード２１への影響の低減効果は、実施例１に係る画素構造３０Aに比べて高くなる。
実施例２の構造における、フォトダイオード２１に流れ込む電流量のシミュレーション結果を図５に示す。
図５には、図１１に示した特許文献１に記載の従来構造１、図１２に示した特許文献２に記載の従来構造２、及び、図４に示した実施例２の構造の各々について、フォトダイオード２１に流れ込む電流量の変化についてのシミュレーション結果を示している。図５において、横軸をフォトダイオード２１の電圧、縦軸をフォトダイオード２１に流れ込む電流量でプロットしている。図５のシミュレーション結果から、実施例２の構造を採ることにより、従来構造１，２に比べてフォトダイオード２１に流れ込む電流量が減少していることがわかる。
また、図４に示した実施例２の構造について、Ｐ型の第２の領域３７Bの深さ方向の幅（厚み）が５ｎｍの場合、１０ｎｍの場合、及び、２０ｎｍの場合について、同様のシミュレーションを実行した場合の結果を図６に示す。図６のシミュレーション結果から、Ｐ型の第２の領域３７Bの深さ方向の幅が広いほど暗電流成分のフォトダイオード２１への影響を低減できることがわかる。
［２−６．実施例３］
図７は、実施例３に係る単位画素の要部の画素構造を示す断面図である。実施例３に係る画素構造３０Cは、素子分離部３４の主に底面部で発生する暗電流成分が周囲の領域に拡散するのを阻止する拡散阻止部３８の構造の点で実施例１，２に係る画素構造３０A，３０Bと異なっている。
具体的には、素子分離部３４の底面から深さ方向に所定の間隔、例えば、５〜１０ｎｍ程度離間して当該底面に沿ってＰ型の第３の領域３９が形成されている。第３の領域３９は、底面が第１の領域２６の底面よりも浅くなるように形成されている。このＰ型の第３の領域３９は、Ｐ型ウエル領域３１の不純物濃度（Ｐ-）よりも高い不純物濃度（Ｐ+）で形成されることによって拡散阻止部３８を構成している。素子分離部３４の底面と第３の領域３９との間の領域は、Ｐ型ウエル領域３１と同じ不純物濃度、即ち、第３の領域３９よりも低い不純物濃度となっている。
このように、Ｐ型ウエル領域３１よりも高い不純物濃度で、素子分離部３４の底面から深さ方向に離間して形成されたＰ型の第３の領域３９から成る拡散阻止部３８を有する実施例３に係る画素構造３０Cにあっても、実施例１，２に係る画素構造３０A，３０Bと同様の作用、効果を得ることができる。
すなわち、素子分離部３４の主に底面で発生した暗電流成分は、底面と第３の領域３９との間の領域から当該領域よりも高い不純物濃度のＰ型の第３の領域３９に拡散することはない。すなわち、第３の領域３９から成る拡散阻止部３８の作用によって、素子分離部３４の底面部で発生した暗電流成分の周囲の領域、即ち、Ｐ型ウエル領域３１への拡散が阻止される。
ウエル領域３１への拡散が阻止された暗電流成分は、実施例１の場合と同様にして、画素トランジスタ３５のドレイン領域３５dの電界に引かれて、図７に矢印で示すように、素子分離部３４の底面と第３の領域３９との間の領域中を通ってフォトダイオード２１と反対方向に導かれる。そして、暗電流成分は最終的に、Ｐ型ウエル領域３１に拡散することなく、素子分離部３４の底面と第３の領域３９との間の領域の画素トランジスタ３５側の端部からドレイン領域３５dに流れ込む。
［２−７．製造方法］
次に、実施例１，２，３に係る画素構造３０A，３０B，３０Cの製造方法について説明する。
全ての実施例において、半導体基板上にＰ型ウエル領域３１と、素子分離部（素子分離絶縁領域）３４を形成する。半導体基板には、例えばシリコン基板を用いる。素子分離部３４は、例えば絶縁膜からなるＬＯＣＯＳ構造やＳＴＩ構造で形成する。
（実施例１，２に係る画素構造の第１例）
先ず、実施例１，２に係る画素構造３０A，３０Bの製造方法の第１例の製造工程について図８を用いて説明する。
図８（ａ）に示すように、素子分離部３４の形成前、もしくは、素子分離部３４の形成後に、素子分離部３４とフォトダイオード２１の形成領域との間の領域に、素子分離部３４のフォトダイオード側２１の側壁を覆うＰ型の第１の領域３６を形成する。その際、Ｐ型の第１の領域３６の深さが素子分離部３４の底面よりもより深くなるように、マスク４１を用いてＰ型不純物を打ち込むことによって、素子分離部３４のフォトダイオード２１側の側壁にＰ型の第１の領域３６を形成する。
このようなＰ型の第１の領域３６を形成するためには、例えば、素子分離部３４の厚さが２００〜３００ｎｍ程度の場合であれば、ボロンを打ち込みエネルギー４０−８０ｋｅＶ程度で、かつ、ドーズ量１×１０13〜１×１０14ｃｍ-2程度で打ち込むようにするとよい。
次いで、図８（ｂ）に示すように、素子分離部３４の形成後にＮ型の不純物を、Ｐ型ウエル領域３１の導電型が反転しない程度のドーズ量で、かつ、その射出飛程Ｒｐが素子分離部３４の深さとほぼ同じになるようなエネルギーで、素子分離部３４とほぼ同じ領域のマスク４２の開口領域で打ち込む。これにより、素子分離部３４の底部に、Ｐ型ウエル領域３１よりも不純物濃度が低いＰ型の第２の領域３７（３７A，３７B）を形成する。
このようなＰ型の第２の領域３７を形成するためには、例えば、素子分離部３４の厚さが２００〜３００ｎｍ程度の場合であれば、リンを打ち込みエネルギー１５０〜２５０ｋｅＶ程度で、かつ、ドーズ量５×１０11〜５×１０12ｃｍ-2程度で打ち込むようにするとよい。もしくは、ヒ素を打ち込みエネルギー３５０〜５５０ｋｅＶ程度、ドーズ量５×１０11〜５×１０12ｃｍ-2程度で打ち込むようにするとよい。
（実施例１，２に係る画素構造の第２例）
次に、実施例１，２に係る画素構造３０A，３０Bの製造方法の第２例の製造工程について図９を用いて説明する。
図９（ａ）に示すように、例えば、素子分離部３４がＳＴＩ構造の場合であれば、シリコンエッチング後、ＳＴＩ酸化膜形成前に、Ｐ型の第２の領域３７（３７A，３７B）を形成する。具体的には、シリコンエッチングに用いたハードマスク４３を用いて素子分離部３４を形成する領域の底面の界面付近にＮ型不純物を浅く打ち込むことによってＰ型の第２の領域３７を形成する。素子分離部３４がＬＯＣＯＳ構造の場合であれば、ＬＯＣＯＳ酸化前にＬＯＣＯＳ形成領域を開口したマスクでＮ型不純物を打ち込むことによってＰ型の第２の領域３７を形成する。
このようなＰ型の第２の領域３７を形成するためには、例えば、素子分離部３４の厚さが２００〜３００ｎｍ程度の場合であれば、リンを打ち込みエネルギー５〜２０ｋｅＶ程度で、かつ、ドーズ量５×１０11〜５×１０12ｃｍ-2程度で打ち込むようにするとよい。もしくは、ヒ素を打ち込みエネルギー１から１０ｋｅＶ程度で、かつ、ドーズ量５×１０11〜５×１０12ｃｍ-2程度で打ち込むようにするとよい。
次いで、図９（ｂ）に示すように、ＳＴＩ酸化膜形成前、もしくは、ＳＴＩ酸化膜形成後、素子分離部３４とフォトダイオード２１の形成領域との間の領域に素子分離部３４の側壁を覆うＰ型の第１の領域３６を形成する。その際、第１の領域３６の深さが素子分離部３４の底面よりも深くなるように、マスク４４を用いてＰ型不純物を打ち込むことによって、素子分離部３４のフォトダイオード２１側の側壁にＰ型の第１の領域３６を形成する。
このようなＰ型の第１の領域３６を形成するためには、例えば、素子分離部３４の厚さが２００〜３００ｎｍ程度の場合であれば、ボロンを打ち込みエネルギー４０〜８０ｋｅＶ程度で、かつ、ドーズ量１×１０13〜１×１０14ｃｍ-2程度で打ち込むようにするとよい。
（実施例３に係る画素構造）
最後に、実施例３に係る画素構造３０Cの製造方法の製造工程について図１０を用いて説明する。
図１０（ａ）に示すように、素子分離部３４の形成前、もしくは、素子分離部３４の形成後に、素子分離部３４とフォトダイオード２１の形成領域との間の領域に、素子分離部３４のフォトダイオード側２１の側壁を覆うＰ型の第１の領域３６を形成する。その際、Ｐ型の第１の領域３６の深さが、素子分離部３４の底面よりも深くなるように、マスク４５を用いてＰ型不純物を打ち込むことによってＰ型の第１の領域３６を形成する。
このようなＰ型の第１の領域３６を形成するためには、例えば、素子分離部３４の厚さが２００〜３００ｎｍ程度の場合であれば、ボロンを打ち込みエネルギー４０〜８０ｋｅＶ程度で、かつ、ドーズ量１×１０13〜１×１０14ｃｍ-2程度で打ち込むようにするとよい。
次いで、図１０（ｂ）に示すように、Ｐ型の不純物を、その射出飛程Ｒｐが素子分離部３４の深さよりも深く、かつ、Ｐ型の第１の領域３６よりも浅くなるエネルギーで、素子分離部３４とほぼ同じ領域のマスク４６の開口領域で打ち込む。これにより、素子分離部３４よりも深い領域に、Ｐ型ウエル領域３１よりも高い不純物濃度のＰ型の第３の領域３９を形成することができる。
このようなＰ型の第３の領域３９を形成するためには、例えば、素子分離部３４の厚さが２００〜３００ｎｍ程度の場合であれば、ボロンを打ち込みエネルギー７０〜１５０ｋｅＶ程度で、かつ、ドーズ量１×１０12〜１×１０14ｃｍ-2程度で打ち込むようにするとよい。
＜３．適用例＞
上記実施形態では、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に２次元配列されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、これに限られるものではない。すなわち、本開示の技術は、素子分離部によって複数の光電変換部の相互間の素子分離を行う構成を採る固体撮像装置全般に対して適用可能である。
また、本開示の技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは、粒子等の入射量の分布を画像として撮像する固体撮像装置に適用可能である。さらに、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の物理量分布検知装置を固体撮像装置とする場合もある。
尚、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
＜４．電子機器＞
本開示は、固体撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
［撮像装置］
図１３は、本開示の電子機器の一例である撮像装置の構成例を示すブロック図である。
図１３に示すように、本開示の撮像装置１００は、レンズ群１０１等を含む光学系、撮像素子１０２、カメラ信号処理部であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
操作系１０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
このような撮像装置１００は、ビデオカメラやデジタルスチルカメラ、更には、携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置１００において、撮像素子１０２として先述した実施形態に係るＣＭＯＳイメージセンサを用いることができる。
＜５．本開示の構成＞
尚、本開示は以下のような構成を採ることができる。
（１）複数の光電変換部と、
前記複数の光電変換部の相互間の素子分離を行う素子分離部と、
前記素子分離部の界面で発生する暗電流成分がその発生領域を囲む領域へ拡散するのを阻止する拡散阻止部と
を備える固体撮像装置。
（２）前記拡散阻止部は、前記素子分離部の少なくとも底面に沿って形成されている
前記（１）に記載の固体撮像装置。
（３）前記素子分離部の底面よりも深く形成され、前記素子分離部の前記光電変換部側の側壁を覆う、前記光電変換部の周囲の第１導電型のウエル領域よりも高い不純物濃度の第１導電型の第１の領域を有する
前記（２）に記載の固体撮像装置。
（４）前記拡散阻止部は、前記素子分離部の底面に沿って形成された第１導電型の第２の領域を有し、
前記第２の領域の不純物濃度は前記ウエル領域の不純物濃度よりも低い
前記（３）に記載の固体撮像装置。
（５）前記第２の領域は、深さ方向の幅が５〜５０ｎｍである
前記（４）に記載の固体撮像装置。
（６）前記第２の領域は、底面の深さが前記第１の領域の底面よりも深く形成されている
前記（４）または前記（５）に記載の固体撮像装置。
（７）前記素子分離部の前記光電変換部と反対側には、固定電位が与えられる素子領域が設けられている
前記（１）から前記（６）のいずれかに記載の固体撮像装置。
（８）前記拡散阻止部によって拡散が阻止された暗電流成分は、固定電位が与えられることによって前記素子領域に発生する電界に引かれて前記素子領域に流れ込む
前記（７）に記載の固体撮像装置。
（９）前記拡散阻止部は、前記素子領域側の端部が前記素子領域に接するように、前記素子分離部の前記光電変換部と反対側の側壁に沿って形成されている
前記（７）または前記（８）に記載の固体撮像装置。
（１０）前記素子領域は、画素トランジスタのソース／ドレイン領域であり、
前記ソース／ドレイン領域には電源電位が与えられている
前記（７）から前記（９）のいずれかに記載の固体撮像装置。
（１１）前記素子分離部は、前記光電変換部と前記画素トランジスタとを分離する
前記（１０）に記載の固体撮像装置。
（１２）前記画素トランジスタは、前記光電変換部から電荷が転送される浮遊拡散領域をリセットするリセットトランジスタである
前記（１０）に記載の固体撮像装置。
（１３）前記画素トランジスタは、前記光電変換部から電荷が転送される浮遊拡散領域の電荷に応じた電圧を増幅する増幅トランジスタである
前記（１０）に記載の固体撮像装置。
（１４）前記拡散阻止部は、前記素子分離部の底面から所定の間隔だけ深さ方向に離間して底面に沿って形成された第１導電型の第３の領域を有し、
前記第３の領域の不純物濃度は前記ウエル領域の不純物濃度よりも高い
前記（３）に記載の固体撮像装置。
（１５）前記第１導電型の第３の領域は、底面が前記第１の領域の底面よりも浅くなるように形成されている
前記（１４）に記載の固体撮像装置。
（１６）前記第１導電型の第３の領域は、前記素子分離部の底面から深さ方向に５〜１０ｎｍ離間して設けられている
前記（１４）または前記（１５）に記載の固体撮像装置。
（１７）複数の光電変換部と、
前記複数の光電変換部の相互間の素子分離を行う素子分離部と、
前記素子分離部の界面で発生する暗電流成分がその発生領域を囲む領域へ拡散するのを阻止する拡散阻止部と、
前記素子分離部の底面よりも深く形成され、前記素子分離部の前記光電変換部側の側壁を覆う、前記光電変換部の周囲の第１導電型のウエル領域よりも高い不純物濃度の第１導電型の第１の領域と、
前記ウエル領域の不純物濃度よりも低い不純物濃度で前記素子分離部の底面に沿って形成された第１導電型の第２の領域と
を備える固体撮像装置の製造に当たって、
前記素子分離部の形成前、もしくは、前記素子分離部の形成後に、前記光電変換部と前記素子分離部との間の領域に当該素子分離部の側壁領域を覆う第１導電型の不純物を打ち込み、
次いで、第２導電型の不純物を、前記ウエル領域の導電型が反転しない程度のドーズ量で、かつ、射出飛程Ｒｐが前記素子分離部と同じ深さになるエネルギーで、前記素子分離部を形成するマスクの開口領域で打ち込む
固体撮像装置の製造方法。
（１８）複数の光電変換部と、
前記複数の光電変換部の相互間の素子分離を行う素子分離部と、
前記素子分離部の界面で発生する暗電流成分がその発生領域を囲む領域へ拡散するのを阻止する拡散阻止部と、
前記素子分離部の底面よりも深く形成され、前記素子分離部の前記光電変換部側の側壁を覆う、前記光電変換部の周囲の第１導電型のウエル領域よりも高い不純物濃度の第１導電型の第１の領域と、
前記ウエル領域の不純物濃度よりも低い不純物濃度で前記素子分離部の底面に沿って形成される第１導電型の第２の領域と
を備える固体撮像装置の製造に当たって、
前記素子分離部の形成前に、当該素子分離部の形成領域に第２導電型の不純物を前記素子分離部の深さ付近に分布するように打ち込み、
次いで、前記光電変換部と前記素子分離部との間の領域に当該素子分離部の側壁領域を覆う第１導電型の不純物を打ち込む
固体撮像装置の製造方法。
（１９）複数の光電変換部と、
前記複数の光電変換部の相互間の素子分離を行う素子分離部と、
前記素子分離部の界面で発生する暗電流成分がその発生領域を囲む領域へ拡散するのを阻止する拡散阻止部と、
前記素子分離部の底面よりも深く形成され、前記素子分離部の前記光電変換部側の側壁を覆う、前記光電変換部の周囲の第１導電型のウエル領域よりも高い不純物濃度の第１導電型の第１の領域と、
前記ウエル領域の不純物濃度よりも高い不純物濃度で前記素子分離部の底面から所定の間隔だけ深さ方向に離間して底面に沿って形成される第１導電型の第３の領域と
を備える固体撮像装置の製造に当たって、
前記素子分離部の形成前、もしくは、前記素子分離部の形成後に、前記光電変換部と前記素子分離部との間の領域に当該素子分離部の側壁領域を覆う第１導電型の不純物を打ち込み、
次いで、第１導電型の不純物を、射出飛程Ｒｐが前記素子分離部よりも深い深さになるエネルギーで、前記素子分離部を形成するマスクの開口領域で打ち込む
固体撮像装置の製造方法。
（２０）複数の光電変換部と、
前記複数の光電変換部の相互間の素子分離を行う素子分離部と、
前記素子分離部の界面で発生する暗電流成分がその発生領域を囲む領域へ拡散するのを阻止する拡散阻止部と
を備える固体撮像装置を撮像部として有する
電子機器。
１０・・・ＣＭＯＳイメージセンサ、１１・・・半導体基板（チップ）、１２・・・画素アレイ部、１３・・・行走査部、１４・・・カラム処理部、１５・・・列走査部、１６・・・システム制御部、１７・・・画素駆動線、１８・・・垂直信号線、１９・・・水平バス、２０・・・単位画素、２１・・・フォトダイオード、２２・・・転送トランジスタ（転送ゲート）、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、３０A・・・実施例１に係る画素構造、３０B・・・実施例２に係る画素構造、３０C・・・実施例３に係る画素構造、３１・・・Ｐ型ウエル領域、３２・・・Ｎ型半導体領域、３３・・・Ｐ型半導体領域、３４・・・素子分離部、３５・・・画素トランジスタ、３６・・・Ｐ型の第１の領域、３７A，３７B・・・Ｐ型の第２の領域、３８・・・拡散阻止部、３９・・・Ｐ型の第３の領域

Claims (20)

  1. 複数の光電変換部と、
    前記複数の光電変換部の相互間の素子分離を行う素子分離部と、
    前記素子分離部の界面で発生する暗電流成分がその発生領域を囲む領域へ拡散するのを阻止する拡散阻止部と
    を備える固体撮像装置。
  2. 前記拡散阻止部は、前記素子分離部の少なくとも底面に沿って形成されている
    請求項１に記載の固体撮像装置。
  3. 前記素子分離部の底面よりも深く形成され、前記素子分離部の前記光電変換部側の側壁を覆う、前記光電変換部の周囲の第１導電型のウエル領域よりも高い不純物濃度の第１導電型の第１の領域を有する
    請求項２に記載の固体撮像装置。
  4. 前記拡散阻止部は、前記素子分離部の底面に沿って形成された第１導電型の第２の領域を有し、
    前記第２の領域の不純物濃度は前記ウエル領域の不純物濃度よりも低い
    請求項３に記載の固体撮像装置。
  5. 前記第２の領域は、深さ方向の幅が５〜５０ｎｍである
    請求項４に記載の固体撮像装置。
  6. 前記第２の領域は、底面の深さが前記第１の領域の底面よりも深く形成されている
    請求項４に記載の固体撮像装置。
  7. 前記素子分離部の前記光電変換部と反対側には、固定電位が与えられる素子領域が設けられている
    請求項１に記載の固体撮像装置。
  8. 前記拡散阻止部によって拡散が阻止された暗電流成分は、固定電位が与えられることによって前記素子領域に発生する電界に引かれて前記素子領域に流れ込む
    請求項７に記載の固体撮像装置。
  9. 前記拡散阻止部は、前記素子領域側の端部が前記素子領域に接するように、前記素子分離部の前記光電変換部と反対側の側壁に沿って形成されている
    請求項７に記載の固体撮像装置。
  10. 前記素子領域は、画素トランジスタのソース／ドレイン領域であり、
    前記ソース／ドレイン領域には電源電位が与えられている
    請求項７に記載の固体撮像装置。
  11. 前記素子分離部は、前記光電変換部と前記画素トランジスタとを分離する
    請求項１０に記載の固体撮像装置。
  12. 前記画素トランジスタは、前記光電変換部から電荷が転送される浮遊拡散領域をリセットするリセットトランジスタである
    請求項１０に記載の固体撮像装置。
  13. 前記画素トランジスタは、前記光電変換部から電荷が転送される浮遊拡散領域の電荷に応じた電圧を増幅する増幅トランジスタである
    請求項１０に記載の固体撮像装置。
  14. 前記拡散阻止部は、前記素子分離部の底面から所定の間隔だけ深さ方向に離間して底面に沿って形成された第１導電型の第３の領域を有し、
    前記第３の領域の不純物濃度は前記ウエル領域の不純物濃度よりも高い
    請求項３に記載の固体撮像装置。
  15. 前記第１導電型の第３の領域は、底面が前記第１の領域の底面よりも浅くなるように形成されている
    請求項１４に記載の固体撮像装置。
  16. 前記第１導電型の第３の領域は、前記素子分離部の底面から深さ方向に５〜１０ｎｍ離間して設けられている
    請求項１４に記載の固体撮像装置。
  17. 複数の光電変換部と、
    前記複数の光電変換部の相互間の素子分離を行う素子分離部と、
    前記素子分離部の界面で発生する暗電流成分がその発生領域を囲む領域へ拡散するのを阻止する拡散阻止部と、
    前記素子分離部の底面よりも深く形成され、前記素子分離部の前記光電変換部側の側壁を覆う、前記光電変換部の周囲の第１導電型のウエル領域よりも高い不純物濃度の第１導電型の第１の領域と、
    前記ウエル領域の不純物濃度よりも低い不純物濃度で前記素子分離部の底面に沿って形成された第１導電型の第２の領域と
    を備える固体撮像装置の製造に当たって、
    前記素子分離部の形成前、もしくは、前記素子分離部の形成後に、前記光電変換部と前記素子分離部との間の領域に当該素子分離部の側壁領域を覆う第１導電型の不純物を打ち込み、
    次いで、第２導電型の不純物を、前記ウエル領域の導電型が反転しない程度のドーズ量で、かつ、射出飛程Ｒｐが前記素子分離部と同じ深さになるエネルギーで、前記素子分離部を形成するマスクの開口領域で打ち込む
    固体撮像装置の製造方法。
  18. 複数の光電変換部と、
    前記複数の光電変換部の相互間の素子分離を行う素子分離部と、
    前記素子分離部の界面で発生する暗電流成分がその発生領域を囲む領域へ拡散するのを阻止する拡散阻止部と、
    前記素子分離部の底面よりも深く形成され、前記素子分離部の前記光電変換部側の側壁を覆う、前記光電変換部の周囲の第１導電型のウエル領域よりも高い不純物濃度の第１導電型の第１の領域と、
    前記ウエル領域の不純物濃度よりも低い不純物濃度で前記素子分離部の底面に沿って形成される第１導電型の第２の領域と
    を備える固体撮像装置の製造に当たって、
    前記素子分離部の形成前に、当該素子分離部の形成領域に第２導電型の不純物を前記素子分離部の深さ付近に分布するように打ち込み、
    次いで、前記光電変換部と前記素子分離部との間の領域に当該素子分離部の側壁領域を覆う第１導電型の不純物を打ち込む
    固体撮像装置の製造方法。
  19. 複数の光電変換部と、
    前記複数の光電変換部の相互間の素子分離を行う素子分離部と、
    前記素子分離部の界面で発生する暗電流成分がその発生領域を囲む領域へ拡散するのを阻止する拡散阻止部と、
    前記素子分離部の底面よりも深く形成され、前記素子分離部の前記光電変換部側の側壁を覆う、前記光電変換部の周囲の第１導電型のウエル領域よりも高い不純物濃度の第１導電型の第１の領域と、
    前記ウエル領域の不純物濃度よりも高い不純物濃度で前記素子分離部の底面から所定の間隔だけ深さ方向に離間して底面に沿って形成される第１導電型の第３の領域と
    を備える固体撮像装置の製造に当たって、
    前記素子分離部の形成前、もしくは、前記素子分離部の形成後に、前記光電変換部と前記素子分離部との間の領域に当該素子分離部の側壁領域を覆う第１導電型の不純物を打ち込み、
    次いで、第１導電型の不純物を、射出飛程Ｒｐが前記素子分離部よりも深い深さになるエネルギーで、前記素子分離部を形成するマスクの開口領域で打ち込む
    固体撮像装置の製造方法。
  20. 複数の光電変換部と、
    前記複数の光電変換部の相互間の素子分離を行う素子分離部と、
    前記素子分離部の界面で発生する暗電流成分がその発生領域を囲む領域へ拡散するのを阻止する拡散阻止部と
    を備える固体撮像装置を撮像部として有する
    電子機器。
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