JP2011204991A - 固体撮像素子およびその製造方法、並びに電子機器 - Google Patents
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Abstract
【課題】移動する高輝度被写体を撮像した際の軌跡状ノイズの発色を抑制することができるようにする。
【解決手段】CMOSイメージセンサの単位画素において、フォトダイオード121は、P型ウェル層132とN型埋め込み層134によって形成され、入射される光を電荷に変換する。メモリ部123は、ゲート電極122Aの下に形成されたN型の埋め込みチャネル135によって形成され、フォトダイオード121から転送された電荷を保持する。R画素の埋め込みチャネル135Rの深さNaと、B画素の埋め込みチャネル135Bの深さNbが異なっている。本発明は、例えば、固体撮像素子に適用できる。
【選択図】図6
【解決手段】CMOSイメージセンサの単位画素において、フォトダイオード121は、P型ウェル層132とN型埋め込み層134によって形成され、入射される光を電荷に変換する。メモリ部123は、ゲート電極122Aの下に形成されたN型の埋め込みチャネル135によって形成され、フォトダイオード121から転送された電荷を保持する。R画素の埋め込みチャネル135Rの深さNaと、B画素の埋め込みチャネル135Bの深さNbが異なっている。本発明は、例えば、固体撮像素子に適用できる。
【選択図】図6
Description
本発明は、固体撮像素子およびその製造方法、並びに電子機器に関し、特に、移動する高輝度被写体を撮像した際の軌跡状ノイズの発色を抑制することができるようにする固体撮像素子およびその製造方法、並びに電子機器に関する。
多くのCMOSイメージセンサは電子シャッタ機能を備えているが、CMOSイメージセンサにおいては、ローリングシャッタ(フォーカルプレインシャッタ)が基本である。ローリングシャッタでは、2次元配列された多数の画素を画素行毎に順次走査して信号のリセットを行うため、画面行ごとに露光期間がずれてしまう。その結果、被写体が動いている場合などに撮像画像に歪みが生じる。例えば、上下方向にまっすぐな物が横方向に動いている被写体を撮影した場合に、その被写体が傾いているように写ることになる。
そこで、CMOS高速度イメージセンサ用の全画素同時電子シャッタが開発されている。全画素同時電子シャッタとは、撮像に有効な全ての画素について同時に露光を開始し、同時に露光を終了する動作を行うものであり、グローバルシャッタ(グローバル露光)とも呼ばれる。
図1は、特許文献1に提案されている全画素同時電子シャッタ動作が可能なCMOSイメージセンサ(固体撮像素子)の画素構造を示している。
図1の固体撮像素子は、第1導電型(P型)の半導体領域1と、半導体領域1の上部の一部に埋め込まれ、光を入射する第2導電型(N型)の受光用表面埋込領域11aを有する。また、半導体領域1の上部の一部で受光用表面埋込領域11aと離間した位置に、受光用表面埋込領域11aにより生成した信号電荷を保持する第2導電型(N+型)の電荷保持領域12aが配置されている。さらに、半導体領域1の上部の一部で電荷保持領域12aと離間した位置に、電荷保持領域12aにより保持した信号電荷を受け入れる電荷読み出し領域13が配置されている。なお、電荷保持領域12aは、受光用表面埋込領域11aよりもポテンシャル井戸の深さが深くなっている。
更に、絶縁膜2上には、受光用表面埋込領域11aと電荷保持領域12aとの間に形成される第1転送チャネルの電位を制御して、受光用表面埋込領域11aから電荷保持領域12aへ信号電荷を転送する転送ゲート電極31が配置されている。また、絶縁膜2上には、電荷保持領域12aと電荷読み出し領域13との間に形成される第2転送チャネルの電位を制御して、電荷保持領域12aから電荷読み出し領域13へ信号電荷を転送する読み出しゲート電極32が配置されている。
遮光膜41は、信号電荷が電荷保持領域12aに保持されている間に、電荷保持領域12aに光が漏れ込み、信号が加算されてしまうことを防ぐために電荷保持領域12a上部に設けられている。
カソード領域としての受光用表面埋込領域11aと、その直下のアノード領域である半導体基板1とでフォトダイオードD1が構成されている。同様に、カソード領域としての電荷保持領域12aと、その直下のアノード領域である半導体基板1とで電荷蓄積ダイオードD2が構成されている。そして、受光用表面埋込領域11aの上側にはP+型ピニング層11bが設けられ、電荷保持領域12aの上側にはP+型ピニング層12bが設けられている。
フォトダイオードD1は、遮光膜41の開口部から入射したパルス光を光信号として受光し、この光信号を信号電荷に変換する。受光用表面埋込領域11aにより生成された信号電荷は、全画素同時に転送ゲート電極31に高い電圧が与えられることにより、電荷保持領域12aに完全転送される。電荷保持領域12aに保持された信号電荷は、読み出しゲート電極32に高い電圧が与えられることにより、電荷読み出し領域13へ順次転送され読み出される。
以上のように、全画素同時電子シャッタ動作が可能なCMOSイメージセンサでは、画素ごとに電荷保持領域12aが設けられている。
しかしながら、電荷保持領域12aの感度領域が最適でないことに起因する、以下のような問題点があった。即ち、全画素同時電子シャッタ動作が可能なCMOSイメージセンサ特有の問題として、以下のような問題点があった。
電荷保持領域12aで信号電荷を保持中に高輝度被写体による受光があると、電荷保持領域12aに信号が漏れ込み、ノイズとなる。さらに被写体が移動している場合には被写体が移動した軌跡状にノイズ(以下、軌跡状ノイズ)が発生する。
図2は、図1に示した構成の画素を有するCMOSイメージセンサの構成を示している。
各画素の上部には、R(Red),G(Green),B(Blue)のいずれかの波長領域の光のみを通過させるカラーフィルタ(不図示)が配置されている。図2では、各画素のカラーフィルタの色をR,G,Bの文字で表している。なお、図2のR,G,Bの画素配列はベイヤー配列の例である。このようなRGBの画素配列において、太実線の黒矢印で示されるように高輝度被写体が移動すると、信号電荷量と漏れ込む電荷量の比(漏れ込み信号抑圧比)がRGBの各画素で異なってしまう。図2において、細実線の黒矢印が漏れ込み電荷の流れを示し、細点線の黒矢印がノイズを示している。
RGBの画素ごとの漏れ込み信号抑圧比の違いにより、発生する軌跡状ノイズの色は被写体の色と異なる色となる。具体的な例としては、高輝度被写体としての白色LED電球が移動した際に見える軌跡状ノイズの色が白色では無く、橙色のような色として出力される。
図3は、図2に対応するCCDイメージセンサの構成例を示している。
CCDイメージセンサでは、フォトダイオードで光電変換された電子は、隣接する縦あるいは横方向で共通の垂直転送レジスタに全画素同時に転送され線順次に読み出されるため、高輝度被写体の輝度の高い部分で発生した電荷は、筋上のノイズ(スミア)となる。 その際、RGBの各画素からの漏れ込み電荷は共通の垂直転送レジスタに混入されるため、R、G、Bのどの画素に電荷量が漏れこんだのかは区別されない。従って、CMOSイメージセンサのような漏れ込み光による発色の問題は発生しない。
本発明は、このような状況に鑑みてなされたものであり、移動する高輝度被写体を撮像した際の軌跡状ノイズの発色を抑制することができるようにするものである。
本発明の第1の側面の固体撮像素子は、第1の導電型の不純物領域と第2の導電型の不純物領域とからなる、入射される光を電荷に変換する光電変換領域と、前記光電変換領域によって変換された電荷を読み出されるまで保持する前記第1の導電型の電荷保持領域と、前記光電変換領域によって変換された電荷を前記電荷保持領域に転送する転送ゲートとを備え、前記電荷保持領域の不純物濃度プロファイルが、前記光の波長領域ごとに異なる。
本発明の第2の側面の固体撮像素子の製造方法は、入射される第1の波長領域の光を電荷に変換する光電変換領域から転送されてくる前記電荷を保持する第1の導電型の第1の電荷保持領域を、第2の導電型の不純物領域にイオン注入することにより形成する第1のステップと、入射される第2の波長領域の光を電荷に変換する前記光電変換領域から転送されてくる前記電荷を保持する前記第1の導電型の第2の電荷保持領域を、前記第2の導電型の不純物領域にイオン注入することにより形成する第2のステップとを同時または順次実行することにより、前記第1の電荷保持領域と前記第2の電荷保持領域の不純物濃度プロファイルが異なる。
本発明の第3の側面の電子機器は、第1の導電型の不純物領域と第2の導電型の不純物領域とからなる、入射される光を電荷に変換する光電変換領域と、前記光電変換領域によって変換された電荷を読み出されるまで保持する前記第1の導電型の電荷保持領域と、前記光電変換領域によって変換された電荷を前記電荷保持領域に転送する転送ゲートとを備え、前記電荷保持領域の不純物濃度プロファイルが、前記光の波長領域ごとに異なる固体撮像素子を有し、行列状に配置された複数行の単位画素が同時に前記電荷の蓄積を行い、前記転送ゲートにより転送された前記電荷を順次読み出す。
本発明の第1乃至第3の側面においては、電荷保持領域の不純物濃度プロファイルが、光の波長領域ごとに異なるように形成される。
本発明の第1および第3の側面によれば、移動する高輝度被写体を撮像した際の軌跡状ノイズの発色を抑制することができる。
また、本発明の第2の側面によれば、移動する高輝度被写体を撮像した際の軌跡状ノイズの発色を抑制する固体撮像素子を製造することができる。
以下、本発明を実施するための形態(以下、実施の形態という)について説明する。なお、説明は以下の順序で行う。
1.CMOSイメージセンサの全体構成の説明
2.単位画素の第1の実施の形態
3.単位画素の第2の実施の形態
4.単位画素のその他の構成例
1.CMOSイメージセンサの全体構成の説明
2.単位画素の第1の実施の形態
3.単位画素の第2の実施の形態
4.単位画素のその他の構成例
[CMOSイメージセンサの構成例]
図4は、本発明を適用した固体撮像素子としてのCMOSイメージセンサの構成例を示すブロック図である。
図4は、本発明を適用した固体撮像素子としてのCMOSイメージセンサの構成例を示すブロック図である。
CMOSイメージセンサ100は、画素アレイ部111、垂直駆動部112、カラム処理部113、水平駆動部114、およびシステム制御部115を含んで構成される。画素アレイ部111、垂直駆動部112、カラム処理部113、水平駆動部114、およびシステム制御部115は、図示せぬ半導体基板(チップ)上に形成されている。
画素アレイ部111には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素(図5の単位画素120)が行列状に2次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
画素アレイ部111にはさらに、行列状の画素配列に対して行ごとに画素駆動線116が図の左右方向(画素行の画素の配列方向)に沿って形成され、列ごとに垂直信号線117が図の上下方向(画素列の画素の配列方向)に沿って形成されている。図4では、画素駆動線116について1本として示しているが、1本に限られるものではない。画素駆動線116の一端は、垂直駆動部112の各行に対応した出力端に接続されている。
CMOSイメージセンサ100はさらに、信号処理部118およびデータ格納部119を備えている。信号処理部118およびデータ格納部119については、CMOSイメージセンサ100とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理でも構わないし、CMOSイメージセンサ100と同じ基板上に搭載しても構わない。
垂直駆動部112は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部111の各画素を、全画素同時あるいは行単位、複数の画素単位等で駆動する画素駆動部である。この垂直駆動部112は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の2つの走査系を有する構成となっている。
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部111の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出される(リセットされる)。そして、掃出し走査系による不要電荷の掃き出し(リセット)により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する(光電荷の蓄積を開始する)動作のことを言う。
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間(露光時間)となる。
垂直駆動部112によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線117の各々を通してカラム処理部113に供給される。カラム処理部113は、画素アレイ部111の画素列ごとに、選択行の各単位画素から垂直信号線117を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部113は、信号処理として少なくとも、ノイズ除去処理、例えばCDS(Correlated Double Sampling;相関二重サンプリング)処理を行う。このカラム処理部113によるCDS処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部113にノイズ除去処理以外に、例えば、AD(アナログ−デジタル)変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
水平駆動部114は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部113の画素列に対応する単位回路を順番に選択する。この水平駆動部114による選択走査により、カラム処理部113で信号処理された画素信号が順番に信号処理部118に出力される。
システム制御部115は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部112、カラム処理部113および水平駆動部114などの駆動制御を行う。
信号処理部118は、少なくとも加算処理機能を有し、カラム処理部113から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部119は、信号処理部118での信号処理に当たって、その処理に必要なデータを一時的に格納する。
[単位画素の構造]
次に、画素アレイ部111に行列状に配置されている単位画素120の具体的な構造について説明する。単位画素120は、浮遊拡散領域(容量)とは別に、光電変換素子から転送される光電荷を保持する電荷保持領域(以下、「メモリ部」と記述する)を有している。
次に、画素アレイ部111に行列状に配置されている単位画素120の具体的な構造について説明する。単位画素120は、浮遊拡散領域(容量)とは別に、光電変換素子から転送される光電荷を保持する電荷保持領域(以下、「メモリ部」と記述する)を有している。
図5は、単位画素120の構成を示す図である。
単位画素120は、光電変換素子として例えばフォトダイオード(PD)121を有している。フォトダイオード121は、例えば、N型基板131に形成されたP型ウェル層132に対して、P型層133を基板表面側に形成してN型埋め込み層134を埋め込むことによって形成される埋め込み型フォトダイオードである。本実施の形態では、N型を第1の導電型、P型を第2の導電型とする。
単位画素120は、フォトダイオード121に加えて、第1転送ゲート122、メモリ部(MEM)123、第2転送ゲート124および浮遊拡散領域(FD:Floating Diffusion)125を有する。なお、メモリ部123および浮遊拡散領域125は図6等を参照して後述するように遮光されている。
第1転送ゲート122は、フォトダイオード121で光電変換され、その内部に蓄積された電荷を、ゲート電極122Aに転送パルスTRXが印加されることによって転送する。メモリ部123は、ゲート電極122Aの下に形成されたN型の埋め込みチャネル135によって形成され、第1転送ゲート122によってフォトダイオード121から転送された電荷を保持する。メモリ部123が埋め込みチャネル135によって形成されていることで、基板界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。
このメモリ部123において、その上部にゲート電極122Aを配置し、そのゲート電極122Aに転送パルスTRXを印加することでメモリ部123に変調をかけることができる。すなわち、ゲート電極122Aに転送パルスTRXが印加されることで、メモリ部123のポテンシャルが深くなる。これにより、メモリ部123の飽和電荷量を、変調を掛けない場合よりも増やすことができる。
第2転送ゲート124は、メモリ部123に保持された電荷を、ゲート電極124Aに転送パルスTRGが印加されることによって転送する。浮遊拡散領域125は、N型層からなる電荷電圧変換部であり、第2転送ゲート124によってメモリ部123から転送された電荷を電圧に変換する。
単位画素120はさらに、リセットトランジスタ126、増幅トランジスタ127および選択トランジスタ128を有している。リセットトランジスタ126、増幅トランジスタ127および選択トランジスタ128は、図5の例では、NチャネルのMOSトランジスタを用いている。しかし、図5で例示したリセットトランジスタ126、増幅トランジスタ127および選択トランジスタ128の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
リセットトランジスタ126は、電源VDBと浮遊拡散領域125との間に接続されており、ゲート電極にリセットパルスRSTが印加されることによって浮遊拡散領域125をリセットする。増幅トランジスタ127は、ドレイン電極が電源VDOに接続され、ゲート電極が浮遊拡散領域125に接続されており、浮遊拡散領域125の電圧を読み出す。
選択トランジスタ128は、例えば、ドレイン電極が増幅トランジスタ127のソース電極に、ソース電極が垂直信号線117にそれぞれ接続されており、ゲート電極に選択パルスSELが印加されることで、画素信号を読み出すべき単位画素120を選択する。なお、選択トランジスタ128については、電源VDOと増幅トランジスタ127のドレイン電極との間に接続した構成を採ることも可能である。
リセットトランジスタ126、増幅トランジスタ127および選択トランジスタ128については、その一つあるいは複数を画素信号の読み出し方法によって省略したり、複数の画素間で共有したりすることも可能である。
単位画素120はさらに、フォトダイオード121の蓄積電荷を排出するための電荷排出部129を有している。この電荷排出部129は、露光開始時にゲート電極129Aに制御パルスABGが印加されることで、フォトダイオード121の電荷をN型層のドレイン部136に排出する。電荷排出部129はさらに、露光終了後の読み出し期間中にフォトダイオード121が飽和して電荷が溢れるのを防ぐ作用をなす。ドレイン部136には、所定の電圧VDAが印加されている。
[メモリ部123のゲート電極の電位]
ここで、電荷保持領域としてのメモリ部123のゲート電極、即ち、第1転送ゲート122のゲート電極122Aの電位について説明する。
ここで、電荷保持領域としてのメモリ部123のゲート電極、即ち、第1転送ゲート122のゲート電極122Aの電位について説明する。
本実施形態においては、電荷保持領域としてのメモリ部123のゲート電極の電位が、第1転送ゲート122および第2転送ゲート124のうち少なくともいずれか、たとえば第1転送ゲート122を非導通状態とする期間に、ピニング状態とする電位に設定される。
より具体的には、第1転送ゲート122若しくは第2転送ゲート124のいずれか一方、または両方を非導通状態とする際に、ゲート電極122A,124Aに印加する電圧が、ゲート電極直下のSi表面にキャリアを蓄積できるピニング状態となるように設定される。
より具体的には、第1転送ゲート122若しくは第2転送ゲート124のいずれか一方、または両方を非導通状態とする際に、ゲート電極122A,124Aに印加する電圧が、ゲート電極直下のSi表面にキャリアを蓄積できるピニング状態となるように設定される。
本実施形態のように、転送ゲートを形成するトランジスタがN型の場合、第1転送ゲート122を非導通状態とする際に、ゲート電極122Aに印加する電圧がP型ウェル層132に対しグランドGNDよりも負電位となる電圧に設定される。なお、図示しないが、転送ゲートを形成するトランジスタがP型である場合、P型ウェル層がN型ウェル層となり、このN型ウェル層に対して電源電圧VDDよりも高い電圧に設定される。
第1転送ゲート122を非導通状態とする際に、ゲート電極122Aに印加する電圧を、ゲート電極直下のSi表面にキャリアを蓄積できるピニング状態となるような電圧に設定する理由は以下の通りである。
第1転送ゲート122のゲート電極122Aの電位を、P型ウェル層132に対して同電位(例えば0V)とすると、Si表面の結晶欠陥から発生するキャリアがメモリ部123に蓄積され、暗電流となり画質を劣化させるおそれがある。このため、本実施形態においては、メモリ部123上に形成されるゲート電極122Aのオフ(OFF)電位を、P型ウェル層132に対して負電位、例えば−2.0Vとする。これにより、本実施形態においては、電荷保持期間中はメモリ部123のSi表面に正孔(ホール:Hole)を発生させ、Si表面で発生した電子(エレクトロン:Electron)を再結合させることが可能で、その結果、暗電流を低減することが可能である。
なお、図5の構成においては、メモリ部123の端部に、第2転送ゲート124のゲート電極124Aが存在することから、このゲート電極124Aも負電位とすることで、メモリ部123の端部で発生す暗電流を同様に抑えることが可能である。
CMOSイメージセンサ100は、全画素同時に露光を開始し、全画素同時に露光を終了し、フォトダイオード121に蓄積された電荷を、遮光されたメモリ部123および浮遊拡散領域125へ順次転送することで、グローバル露光を実現する。このグローバル露光により、全画素一致した露光期間による歪みのない撮像が可能となる。
なお、本実施の形態での全画素とは、画像に現れる部分の画素の全てということであり、ダミー画素などは除外される。また、時間差や画像の歪みが問題にならない程度に十分小さければ、全画素同時の動作の代わりに複数行(例えば、数十行)ずつに高速に走査するものも含まれる。
[発明が解決しようとする課題の要因について]
ところで、[発明が解決しようとする課題]の欄で説明したように、移動する高輝度被写体を撮像した際に発生する軌跡状ノイズの発色は、漏れ込み信号抑圧比がRGB画素で異なることに起因する。
ところで、[発明が解決しようとする課題]の欄で説明したように、移動する高輝度被写体を撮像した際に発生する軌跡状ノイズの発色は、漏れ込み信号抑圧比がRGB画素で異なることに起因する。
そして、従来のCMOSイメージセンサにおいて、漏れ込み信号抑圧比がRGB画素で異なることの原因の一つとして、画素の電荷保持領域の感度領域深さがRGBの各画素で等しいことが挙げられる。画素の電荷保持領域の感度領域深さがRGBの各画素で等しいと、次の2つの理由により、軌跡状ノイズの発色が発生する。
即ち、(1)半導体(シリコン)の光吸収係数は光の波長により異なる。従って、R,G,Bの波長領域の光では、R,G,Bの順に、半導体基板表面から深い場所でも光電変換が起こりやすいため、フォトダイオード121を構成するN型埋め込み層134以外の場所で光電変換が起こりやすくなる。
(2)光の波長は長い方が回折しやすい。従って、R,G,Bの波長領域の光では、R,G,Bの順に回折しやすい。その結果、長波長の光ほど、フォトダイオード121を構成するN型埋め込み層134以外の場所で光電変換が起こりやすくなる。
[第1の実施の形態]
そこで、CMOSイメージセンサ100の単位画素120では、RGBの全ての画素で漏れ込み信号抑圧比を揃える構成(第1の構成)が採用されている。
そこで、CMOSイメージセンサ100の単位画素120では、RGBの全ての画素で漏れ込み信号抑圧比を揃える構成(第1の構成)が採用されている。
単位画素120の第1の構成では、メモリ部123の埋め込みチャネル135の深さ(半導体基板表面からの深さ)が長波長の光を入射する画素ほど浅くなるように形成される。具体的には、埋め込みチャネル135の深さが、R画素,G画素,B画素の順に浅くなるように形成される。
図6は、単位画素120の第1の構成の模式断面図である。図6Aは、R画素の模式断面図であり、図6Bは、B画素の模式断面図である。なお、図6に示される構成は図5の一部であり、図5と対応する部分については同一の符号を付してあるため、その説明は適宜省略する。
N型基板131(図5)と、その内部に形成されたP型層133、N型埋め込み層134、埋め込みチャネル135、および浮遊拡散領域125の埋め込み領域を含むP型ウェル層132とで構成される半導体基板の上面には、熱酸化膜160が形成されている。そして、熱酸化膜160の上に、ゲート電極122A,124A、および129Aが形成されている。熱酸化膜160は、その下の不純物領域と、ゲート電極122A,124A、および129Aとを絶縁する。
そして、ゲート電極122A,124A、および129A並びに熱酸化膜160の上面には、例えば、下層から第1の酸化膜(LP-TEOS酸化膜)、窒化膜(Nitride)、および第2の酸化膜(TEOS酸化膜)の3層により構成される絶縁膜161が形成されている。さらに絶縁膜161の上面には、遮光膜(タングステン酸化膜)162と平坦化膜163が積層して形成されている。
なお、図示は省略するが、平坦化膜163のさらに上面に、R画素にはRの、G画素にはGの波長領域の光のみを通過させるカラーフィルタが配置されている。
遮光膜162は、光を入射させるため、N型埋め込み層134の上部については設けられていない。また、N型埋め込み層134の上部も、配線層165と浮遊拡散領域125を接続するコンタクト164が配置されるため開口している。
以上の構成は、図6AのR画素と図6BのB画素に共通の構成である。
一方、R画素とB画素では、R画素の埋め込みチャネル135である埋め込みチャネル135Rの深さNaと、B画素の埋め込みチャネル135である埋め込みチャネル135Bの深さNbが異なっている。ここで、埋め込みチャネル135Rの深さNaと埋め込みチャネル135Bの深さNbには、Na<Nbの関係がある。
Bの波長領域の光は、N型埋め込み層134の上部の遮光膜162の開口部における回折角が小さく、電荷保持領域である埋め込みチャネル135への電子の漏れ込み量が、Rの波長領域の光より少ない。そこで、B画素では、埋め込みチャネル135Bの深さNbが、G画素の深さNaより深くなるように形成される。従って、B画素では、電荷保持領域である埋め込みチャネル135Bに電子が漏れ込み確率が、R画素の埋め込みチャネル135Rよりも増加する。
従って、埋め込みチャネル135Rの深さNaと埋め込みチャネル135Bの深さNbを適切に設定することにより、R画素とB画素で、漏れ込み信号抑圧比を揃えることができる。
同様に、G画素の埋め込みチャネル135の深さをNcとすると、深さNa,Nb,NcがNa<Nc<Nbの関係を保ち、適切に設定することにより、RGBの全ての画素で、漏れ込み信号抑圧比を揃えることができる。
以上のように、N型埋め込み層134以外の場所で光電変換されて発生した電子が埋め込みチャネル135に漏れ込む確率をRGBの各画素で異なるようにさせることで、RGBの全ての画素で漏れ込み信号抑圧比を揃えることができる。
[単位画素120の第1の構成の製造方法]
次に、単位画素120の第1の構成の製造方法(第1の製造方法)について説明する。図7乃至図9を参照して、R画素とB画素で、埋め込みチャネル135の深さを変える場合の製造方法について説明する。
次に、単位画素120の第1の構成の製造方法(第1の製造方法)について説明する。図7乃至図9を参照して、R画素とB画素で、埋め込みチャネル135の深さを変える場合の製造方法について説明する。
最初に、R画素の埋め込みチャネル135Rを、その深さがNaとなるように形成する工程が実行される。
即ち、初めに、図7Aに示すように、熱酸化膜160形成後の半導体基板(R画素とB画素の両方)にフォトレジスト171が所定の膜厚で塗布される。本実施の形態では、フォトレジスト171はポジティブ型であるとする。
次に、図7Bに示すように、R画素の埋め込みチャネル135Rが形成される領域のみが開口しているフォトマスクを用いて露光した後、現像処理が行われる。これにより、フォトレジスト171に、埋め込みチャネル135Rが形成される領域に対応する開口部172が形成される。
次に、図7Cに示すように、第1の注入条件で、N型不純物のイオン注入が行われ、R画素において、深さNaの埋め込みチャネル135Rが形成される。最後に、図7Dに示すように、フォトレジスト171が剥離される。
次に、B画素の埋め込みチャネル135を、その深さがNbとなるように形成する工程が実行される。
即ち、最初に、図8Aに示すように、B画素の埋め込みチャネル135形成後の半導体基板(R画素とB画素の両方)にフォトレジスト181が所定の膜厚で再度塗布される。
次に、図8Bに示すように、B画素の埋め込みチャネル135Bが形成される領域のみが開口しているフォトマスクを用いて露光した後、現像処理が行われる。これにより、フォトレジスト181に、埋め込みチャネル135Bが形成される領域に対応する開口部182が形成される。
次に、図8Cに示すように、第2の注入条件で、N型不純物のイオン注入が行われ、B画素において、深さNbの埋め込みチャネル135Bが形成される。最後に、図8Dに示すように、フォトレジスト181が剥離される。
ここで、Na<Nbの関係を満たすため、埋め込みチャネル135Bを形成するときの第2の注入条件が、埋め込みチャネル135Rを形成するときの第1の注入条件より高エネルギであることが必要である。例えば、イオン注入の加速電圧を変えることにより深さを変える場合には、第2の注入条件の加速電圧は、第1の注入条件のそれよりも高く設定される。
その他、埋め込みチャネル135の深さを変えるためには、例えば、イオン種、熱履歴、イオン注入量などを変えてもよい。また例えば、イオン注入前のバッファ酸化膜厚を変えてもよい。
埋め込みチャネル135Bと135Rの形成後は、図9Aに示すように、半導体基板内の埋め込みチャネル135以外の領域を形成する工程が実行される。そして、最後に、図9Bに示すように、遮光膜162、コンタクト164、配線層165、平坦化膜163などが順次形成される。
以上のようにして、埋め込みチャネル135の深さが異なるR画素とB画素を製造することができる。
なお、上述した第1の製造方法では、R画素の埋め込みチャネル135Rを先に形成し、B画素の埋め込みチャネル135Bを後で形成するようにしたが、R画素とB画素の埋め込みチャネル135の形成の順番はどちらが先でもよい。
また、R画素、G画素、およびB画素のそれぞれで、埋め込みチャネル135の深さを異なるように製造する場合には、R画素、G画素、およびB画素の、どの画素の埋め込みチャネル135から製造してもよい。即ち、R画素、G画素、およびB画素で埋め込みチャネル135の深さを変える場合、製造の順番には依存しない。
以上のように、単位画素120の第1の実施の形態では、電荷保持領域の感度領域深さ、即ち、埋め込みチャネル135の深さを、長波長の光を入射する画素ほど浅くなるように形成することで、RGB画素で漏れ込み信号抑圧比を抑制することができる。
なお、上述した例では、R,G,Bの波長領域ごとに埋め込みチャネル135の深さが異なるものとして説明したが、B,Gの画素に対してRの画素だけ、埋め込みチャネル135の深さが浅くなるように埋め込みチャネル135を形成してもよい。また、R,Gの画素に対してBの画素だけ、埋め込みチャネル135の深さが深くなるように埋め込みチャネル135を形成してもよい。この場合でも、従来より、RGBの画素で、漏れ込み信号抑圧比を抑制することができる。
[第2の実施の形態]
次に、RGBの全ての画素で漏れ込み信号抑圧比を揃えるための、単位画素120の第2の構成について説明する。
次に、RGBの全ての画素で漏れ込み信号抑圧比を揃えるための、単位画素120の第2の構成について説明する。
単位画素120の第2の構成では、メモリ部123の埋め込みチャネル135とフォトダイオード121のN型埋め込み層134との間の距離が長波長の光を入射する画素ほど短くなるように形成される。具体的には、埋め込みチャネル135とN型埋め込み層134の距離が、R画素,G画素,B画素の順に短くなるように形成される。
図10は、単位画素120の第2の構成の模式断面図である。図10Aは、R画素の模式断面図であり、図10Bは、B画素の模式断面図である。なお、同一の符号を付した部分についての説明は適宜省略する。
R画素とB画素では、R画素の埋め込みチャネル135である埋め込みチャネル135R’(図10A)と、B画素の埋め込みチャネル135である埋め込みチャネル135B’(図10B)の深さは同一である。
しかし、図10AのR画素では、埋め込みチャネル135R’とN型埋め込み層134の水平方向の距離がNdであるのに対して、図10BのB画素では、埋め込みチャネル135B’とN型埋め込み層134の水平方向の距離がNeである。ここで、距離NdとNeには、Ne<Ndの関係がある。
埋め込みチャネル135とN型埋め込み層134間の距離が同一である場合には、R画素と比較して回折角が小さい光を入射させるB画素の方が、電荷保持領域である埋め込みチャネル135への電子の漏れ込み量が少ない。
一方、埋め込みチャネル135とN型埋め込み層134間の距離は短くなるほど、電荷保持領域である埋め込みチャネル135への電子の漏れ込み確率が増加する。そこで、B画素の埋め込みチャネル135B’とN型埋め込み層134の距離Neを、R画素の埋め込みチャネル135R’とN型埋め込み層134の距離Ndよりも小さくする。これにより、B画素では、R画素よりも埋め込みチャネル135への電子の漏れ込み確率が増加する。
従って、距離Neと距離Ndを適切に設定することにより、R画素とB画素で、漏れ込み信号抑圧比を揃えることができる。
同様に、G画素の埋め込みチャネル135とN型埋め込み層134の距離をNfすると、深さNd,Ne,NfがNe<Nf<Ndの関係を保ち、適切に設定することにより、RGBの全ての画素で、漏れ込み信号抑圧比を揃えることができる。
以上のように、N型埋め込み層134以外の場所で光電変換されて発生した電子が埋め込みチャネル135に漏れ込む確率がRGB画素で異なるようにさせることで、RGBの全ての画素で漏れ込み信号抑圧比を揃えることができる。
[単位画素120の第2の構成の製造方法]
次に、単位画素120の第2の構成の製造方法(第2の製造方法)について説明する。図11と図12を参照して、R画素とB画素で、埋め込みチャネル135とN型埋め込み層134間の距離を変える場合の製造方法について説明する。
次に、単位画素120の第2の構成の製造方法(第2の製造方法)について説明する。図11と図12を参照して、R画素とB画素で、埋め込みチャネル135とN型埋め込み層134間の距離を変える場合の製造方法について説明する。
初めに、図11Aに示すように、熱酸化膜160形成後の半導体基板(R画素とB画素の両方)にフォトレジスト191が所定の膜厚で塗布される。本実施の形態では、フォトレジスト191はポジティブ型であるとする。
次に、図11Bに示すように、フォトマスクを用いた露光と、露光後の現像処理が行われる。この露光および現像処理により、R画素には、埋め込みチャネル135R’を形成するための開口部192が、B画素には、埋め込みチャネル135B’を形成するための開口部193が、それぞれ形成される。
開口部192は、この後の工程で形成されるP型層133およびN型埋め込み層134までの距離がNdとなる位置に形成される。また、開口部193は、この後の工程で形成されるP型層133およびN型埋め込み層134までの距離がNeとなる位置に形成される。換言すれば、この後の工程で形成されるP型層133およびN型埋め込み層134までの距離が、R画素ではNdとなり、B画素ではNeとなるように、フォトマスクのパターン開口部がずれている。
次に、図11Cに示すように、所定の注入条件で、N型不純物のイオン注入が行われる。第2の製造方法では、R画素とB画素において、同一の注入条件で、イオン注入が行われる。従って、埋め込みチャネル135R’と135B’の深さは同一である。イオン注入後、図11Dに示すように、フォトレジスト191が剥離される。
フォトレジスト191剥離後の工程は上述した第1の製造方法と同様である。即ち、図12Aに示すように、半導体基板内の埋め込みチャネル135以外の領域を形成する工程が実行される。その後、図12Bに示すように、遮光膜162、コンタクト164、配線層165、平坦化膜163などが順次形成される。
以上のようにして、埋め込みチャネル135とN型埋め込み層134の距離が異なるR画素とB画素を製造することができる。
なお、上述した例では、R,G,Bの画素ごとに埋め込みチャネル135とN型埋め込み層134間の距離が異なるものとして説明したが、B,Gの画素に対してRの画素だけ、埋め込みチャネル135とN型埋め込み層134間の距離が長くなるようにしてもよい。また、R,Gの画素の距離に対してBの画素だけ、埋め込みチャネル135とN型埋め込み層134間の距離が短くなるようにしてもよい。この場合でも、従来より、RGBの画素で、漏れ込み信号抑圧比を抑制することができる。
さらに上述した例では、埋め込みチャネル135とN型埋め込み層134の距離を変えるために、フォトマスクのパターン開口部を変えることとしたが、それ以外の方法を採用してもよい。例えば、イオン注入の加速電圧、イオン種、熱履歴、イオン注入量などを変えてもよい。また例えば、イオン注入前のバッファ酸化膜厚を変えてもよい。
以上説明した単位画素120の第1および第2の実施の形態を採用したCMOSイメージセンサ100によれば、単位画素120の電荷保持領域の不純物領域の不純物濃度プロファイルが、RGB画素ごとに異なる。即ち、電荷保持領域の不純物濃度プロファイルが、各画素が受光する光の波長領域ごとに異なる。これにより、移動する高輝度被写体を撮像した際の軌跡状ノイズの発色を抑制することができる。
また、CMOSイメージセンサ100のカラム処理部113から出力される画素信号は、軌跡状ノイズの発色が抑制された信号なので、後段の信号処理部118などで、発色を補正する必要がない。従って、安価に軌跡状ノイズの発色を抑制した固体撮像素子を提供することができる。
[単位画素のその他の構成例]
本発明は、上述した実施の形態で説明した単位画素120以外の画素構造にも採用することができる。以下、本発明が適用可能なその他の単位画素120の構造について説明する。なお、以下の図において、図5と対応する部分には同一符号を付してあり、その説明は適宜省略する。
本発明は、上述した実施の形態で説明した単位画素120以外の画素構造にも採用することができる。以下、本発明が適用可能なその他の単位画素120の構造について説明する。なお、以下の図において、図5と対応する部分には同一符号を付してあり、その説明は適宜省略する。
[単位画素のその他の第1構成例]
図13は、単位画素120のその他の第1構成例である単位画素120Bの構造を示す図である。
図13は、単位画素120のその他の第1構成例である単位画素120Bの構造を示す図である。
単位画素120Bでは、図5の単位画素120における第1転送ゲート122とメモリ部123が省略され、P型ウェル層132を挟んで、フォトダイオード121と浮遊拡散領域125が隣接する配置となっている。フォトダイオード121と浮遊拡散領域125の間のP型ウェル層132の上側には、第2転送ゲート124が配置されている。
単位画素120Bにおけるグローバル露光動作について説明する。まず、全画素同時に埋め込みフォトダイオード121の蓄積電荷を空にする電荷排出動作が実行された後、露光が開始される。これにより、フォトダイオード121のPN接合容量に光電荷が蓄積される。露光期間終了時点で、第2転送ゲート124が全画素同時にONされ、蓄積された光電荷が全て浮遊拡散領域125へと転送される。第2転送ゲート124を閉じることで、全画素同一の露光期間で蓄積された光電荷が浮遊拡散領域125で保持される。その後、浮遊拡散領域125で保持された光電荷が、順次、画素信号として垂直信号線117を通して読み出される。最後に、浮遊拡散領域125がリセットされ、しかる後、リセットレベルが読み出される。
従って、単位画素120Bでは、浮遊拡散領域125がグローバル露光動作を行う場合の電荷保持領域となる。単位画素120Bでは、浮遊拡散領域125の深さ、または、浮遊拡散領域125とN型埋め込み層134間の距離に本発明を適用できる。
[単位画素のその他の第2構成例]
図14は、単位画素120のその他の第2構成例である単位画素120Cの構造を示す図である。
図14は、単位画素120のその他の第2構成例である単位画素120Cの構造を示す図である。
単位画素120Cでは、ゲート電極122Aの下で、かつ、フォトダイオード121とメモリ部123との境界部分に、P−の不純物拡散領域137を設けることによりオーバーフローパス130を形成した点が単位画素120と異なる。
オーバーフローパス130を形成するためには、不純物拡散領域137のポテンシャルを低くする必要がある。不純物拡散領域137に軽くN不純物をドープしてP不純物濃度を下げることで、P−の不純物拡散領域137を形成することができる。あるいはポテンシャルバリア形成の際に不純物拡散領域137にP不純物をドープする場合はその濃度を下げることで、P−の不純物拡散領域137を形成することができる。
単位画素120Cでは、低照度での発生電荷を優先的にフォトダイオード121で蓄積する手段として、フォトダイオード121とメモリ部123との境界部分に形成されたオーバーフローパス130が用いられる。
フォトダイオード121とメモリ部123との境界部分に、P−の不純物拡散領域137を設けることで境界部分のポテンシャルが下がる。このポテンシャルが下がった部分がオーバーフローパス130となる。そして、フォトダイオード121で発生し、オーバーフローパス130のポテンシャルを超えた電荷は、自動的にメモリ部123に漏れて、蓄積される。換言すれば、オーバーフローパス130のポテンシャル以下の発生電荷はフォトダイオード121に蓄積される。
オーバーフローパス130は中間電荷転送部としての機能を持つ。すなわち、中間電荷転送部としてのオーバーフローパス130は、複数の単位画素の全てが同時に撮像動作を行う露光期間において、フォトダイオード121での光電変換によって発生し、オーバーフローパス130のポテンシャルで決まる所定電荷量を超える電荷を信号電荷としてメモリ部123へ転送する。
なお、図14の例では、P−の不純物拡散領域137を設けることによりオーバーフローパス130を形成した構造が採用されている。しかし、P−の不純物拡散領域137を設ける代わりに、N−の不純物拡散領域137を設けることによりオーバーフローパス130を形成した構造をとることも可能である。
単位画素120Cでは、浮遊拡散領域125および埋め込みチャネル135がグローバル露光動作を行う場合の電荷保持領域となる。単位画素120Cでは、埋め込みチャネル135に加え、浮遊拡散領域125の深さ、または、浮遊拡散領域125とN型埋め込み層134間の距離に本発明を適用できる。
[単位画素のその他の第3構成例]
図15は、単位画素120のその他の第3構成例である単位画素120Dの構造を示す図である。
図15は、単位画素120のその他の第3構成例である単位画素120Dの構造を示す図である。
単位画素120Dは、図13の単位画素120Bの構成に、浮遊拡散領域125と同様のメモリ部123が設けられた構成となっている。即ち、単位画素120Dでは、第1転送ゲート122のゲート電極122Aがフォトダイオード121とメモリ部123の境界のP型ウェル層132の上部に設けられている。また、単位画素120Dでは、メモリ部123が浮遊拡散領域125と同様のN型層138によって形成される。
単位画素120Dにおけるグローバル露光動作は、次の手順で実行される。まず、電荷排出動作が全画素同時に実行され、同時露光が開始される。発生した光電荷がフォトダイオード121に蓄積される。露光終了時点で、第1転送ゲート122が全画素同時にONされ、蓄積された光電荷がメモリ部123へ転送され、保持される。露光終了後、順次動作にてリセットレベルと信号レベルが読み出される。即ち、浮遊拡散領域125がリセットされ、次にリセットレベルが読み出される。続いて、メモリ部123の保持電荷が浮遊拡散領域125へ転送され、信号レベルが読み出される。
単位画素120Dでは、メモリ部123のN型層138がグローバル露光動作を行う場合の電荷保持領域となる。単位画素120Dでは、N型層138の深さ、または、N型層138とN型埋め込み層134間の距離に本発明を適用できる。
[単位画素のその他の第4構成例]
図16は、単位画素120のその他の第4構成例である単位画素120Eの構造を示す図である。
図16は、単位画素120のその他の第4構成例である単位画素120Eの構造を示す図である。
図16の単位画素120Eでは、メモリ部123を、埋め込みチャネル135に代えて、埋め込み型のN型拡散領域139によって形成した構成が採用されている。
メモリ部123をN型拡散領域139によって形成した場合であっても、埋め込みチャネル135によって形成した場合と同様の作用効果を得ることができる。具体的には、P型ウェル層132の内部にN型拡散領域139を形成し、基板表面側にP型層140を形成することで、界面で発生する暗電流がメモリ部123のN型拡散領域139に蓄積されることを回避できるため画質の向上に寄与できる。
ここで、メモリ部123のN型拡散領域139の不純物濃度は、浮遊拡散領域125の不純物濃度よりも低くすることが好ましい。このような不純物濃度の設定により、第2転送ゲート124によるメモリ部123から浮遊拡散領域125への電荷の転送効率を高めることができる。単位画素120Eにおけるグローバル露光動作は、図5の単位画素120と同様である。
なお、図16に示した単位画素120Eの構成では、メモリ部123を埋め込み型のN型拡散領域139によって形成したが、メモリ部123で発生する暗電流が増加することがあるものの、埋め込み型にしない構造としてもよい。
また、単位画素120Eと図5の単位画素120では、電荷排出部129を省略し、転送パルスTRX,TRGおよびリセットパルスRSTを全てアクティブ状態にする構成を採ることができる。この構成を採ることにより、電荷排出部129と同等の作用効果、即ちフォトダイオード121の電荷を排出し、また、読み出し期間中にフォトダイオード121で溢れた電荷を基板側に逃がすことができる。
単位画素120Eでは、メモリ部123のN型拡散領域139がグローバル露光動作を行う場合の電荷保持領域となる。単位画素120Eでは、N型拡散領域139の深さ、または、N型拡散領域139とN型埋め込み層134間の距離に本発明を適用できる。
[単位画素のその他の第5構成例]
図17は、単位画素120のその他の第5構成例である単位画素120Fの構造を示す図である。
図17は、単位画素120のその他の第5構成例である単位画素120Fの構造を示す図である。
図5の単位画素120では、フォトダイオード121と浮遊拡散領域125の間に1つのメモリ部(MEM)123が配置されていたが、図17の単位画素120Fでは、さらにもう1つのメモリ部(MEM2)142が配置されている。即ち、メモリ部が2段構成となっている。
第3転送ゲート141は、メモリ部123に蓄積された電荷を、ゲート電極141Aに転送パルスTRX2が印加されることによって転送する。メモリ部142は、ゲート電極141Aの下に形成されたN型の埋め込みチャネル143によって形成され、第3転送ゲート141によってメモリ部123から転送された電荷を蓄積する。メモリ部142が埋め込みチャネル143によって形成されていることで、界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。
メモリ部142は、メモリ部123と同様の構成とされているので、メモリ部123と同様、変調を掛けた場合には、メモリ部142の飽和電荷量を変調を掛けない場合よりも増やすことができる。
単位画素120Fにおけるグローバル露光動作では、全画素同時に蓄積された光電荷はフォトダイオード121またはメモリ部123で保持される。メモリ部142は、画素信号が読み出されるまでの間、光電荷を保持するために使用される。
単位画素120Fでは、メモリ部123の埋め込みチャネル135およびメモリ部142の埋め込みチャネル143がグローバル露光動作を行う場合の電荷保持領域となる。単位画素120Fでは、埋め込みチャネル135および143の深さ、または、埋め込みチャネル135および143とN型埋め込み層134との間の距離に本発明を適用できる。
以上のように、本発明は、単位画素120以外のその他の構造にも採用することができる。また、単位画素120および120B乃至120Fにおいて、導電型の極性(N型、P型)を反対にしたものでも同様に適用可能である。
[本発明を適用した電子機器の構成例]
さらに本発明は、固体撮像素子への適用に限られるものではない。即ち、本発明は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部(光電変換部)に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
さらに本発明は、固体撮像素子への適用に限られるものではない。即ち、本発明は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部(光電変換部)に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
図18は、本発明を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
図18の撮像装置300は、レンズ群などからなる光学部301、上述した単位画素120の各構成が採用される固体撮像素子(撮像デバイス)302、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路303を備える。また、撮像装置300は、フレームメモリ304、表示部305、記録部306、操作部307、および電源部308も備える。DSP回路303、フレームメモリ304、表示部305、記録部306、操作部307および電源部308は、バスライン309を介して相互に接続されている。
光学部301は、被写体からの入射光(像光)を取り込んで固体撮像素子302の撮像面上に結像する。固体撮像素子302は、光学部301によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子302として、CMOSイメージセンサ100の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できるとともに、RGBの画素ごとの漏れ込み信号抑圧比を抑制することができる固体撮像素子を用いることができる。
表示部305は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子302で撮像された動画または静止画を表示する。記録部306は、固体撮像素子302で撮像された動画または静止画を、ビデオテープやDVD(Digital Versatile Disk)等の記録媒体に記録する。
操作部307は、ユーザによる操作の下に、撮像装置300が持つ様々な機能について操作指令を発する。電源部308は、DSP回路303、フレームメモリ304、表示部305、記録部306および操作部307の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
上述したように、固体撮像素子302として、上述した実施の形態に係るCMOSイメージセンサ100を用いることで、グローバル露光によって歪みのない撮像を実現できるとともに、RGBの画素ごとの漏れ込み信号抑圧比を抑制することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置300においても、撮像画像の高画質化を図ることができる。
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本発明はCMOSイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子(物理量分布検知装置)全般に対して適用可能である。
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
100 CMOSイメージセンサ, 111 画素アレイ部, 120,120B,120C,120D,120E,120F 単位画素, 132 P型ウェル層, 134 N型埋め込み層, 122 第1転送ゲート, 135 埋め込みチャネル, 300 撮像装置
Claims (11)
- 第1の導電型の不純物領域と第2の導電型の不純物領域とからなる、入射される光を電荷に変換する光電変換領域と、
前記光電変換領域によって変換された電荷を読み出されるまで保持する前記第1の導電型の電荷保持領域と、
前記光電変換領域によって変換された電荷を前記電荷保持領域に転送する転送ゲートと
を備え、
前記電荷保持領域の不純物濃度プロファイルが、前記光の波長領域ごとに異なる
固体撮像素子。 - 前記光電変換領域に入射される光の波長が長波長であるほど、前記電荷保持領域の深さが浅く形成されている
請求項1に記載の固体撮像素子。 - 前記光電変換領域に入射される光の波長が長波長であるほど、前記第1の導電型の不純物領域と前記電荷保持領域との間の距離が短く形成されている
請求項1に記載の固体撮像素子。 - 入射される第1の波長領域の光を電荷に変換する光電変換領域から転送されてくる前記電荷を保持する第1の導電型の第1の電荷保持領域を、第2の導電型の不純物領域にイオン注入することにより形成する第1のステップと、
入射される第2の波長領域の光を電荷に変換する前記光電変換領域から転送されてくる前記電荷を保持する前記第1の導電型の第2の電荷保持領域を、前記第2の導電型の不純物領域にイオン注入することにより形成する第2のステップと
を同時または順次実行することにより、
前記第1の電荷保持領域と前記第2の電荷保持領域の不純物濃度プロファイルが異なる
固体撮像素子の製造方法。 - 前記第1のステップと前記第2のステップは順次実行され、
前記第1のステップと前記第2のステップとで、異なる注入条件でイオン注入を行う
請求項4に記載の固体撮像素子の製造方法。 - 前記注入条件は、イオン注入の加速電圧、イオン種、またはイオン注入量のいずれかが異なる
請求項5に記載の固体撮像素子の製造方法。 - 前記第1のステップと前記第2のステップで、前記電荷保持領域の深さを変える
請求項4に記載の固体撮像素子の製造方法。 - 前記第1のステップと前記第2のステップで、前記イオン注入前のバッファ酸化膜厚を変える
請求項4に記載の固体撮像素子の製造方法。 - 前記第1のステップと前記第2のステップで、異なる熱履歴を与える
請求項4に記載の固体撮像素子の製造方法。 - 前記第1のステップと前記第2のステップは同時に実行され、
前記電荷保持領域に対応するフォトマスクのパターン位置が、前記第1の電荷保持領域と前記第2の電荷保持領域とで異なる
請求項4に記載の固体撮像素子の製造方法。 - 第1の導電型の不純物領域と第2の導電型の不純物領域とからなる、入射される光を電荷に変換する光電変換領域と、
前記光電変換領域によって変換された電荷を読み出されるまで保持する前記第1の導電型の電荷保持領域と、
前記光電変換領域によって変換された電荷を前記電荷保持領域に転送する転送ゲートと
を備え、
前記電荷保持領域の不純物濃度プロファイルが、前記光の波長領域ごとに異なる固体撮像素子を有し、
行列状に配置された複数行の単位画素が同時に前記電荷の蓄積を行い、
前記転送ゲートにより転送された前記電荷を順次読み出す
電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010072497A JP2011204991A (ja) | 2010-03-26 | 2010-03-26 | 固体撮像素子およびその製造方法、並びに電子機器 |
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JP2010072497A JP2011204991A (ja) | 2010-03-26 | 2010-03-26 | 固体撮像素子およびその製造方法、並びに電子機器 |
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JP2011204991A true JP2011204991A (ja) | 2011-10-13 |
Family
ID=44881317
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JP2010072497A Withdrawn JP2011204991A (ja) | 2010-03-26 | 2010-03-26 | 固体撮像素子およびその製造方法、並びに電子機器 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015188049A (ja) * | 2014-03-14 | 2015-10-29 | キヤノン株式会社 | 固体撮像装置及び撮像システム |
JP2016082008A (ja) * | 2014-10-14 | 2016-05-16 | キヤノン株式会社 | 固体撮像装置の製造方法 |
-
2010
- 2010-03-26 JP JP2010072497A patent/JP2011204991A/ja not_active Withdrawn
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