JP4165250B2

JP4165250B2 - 固体撮像装置

Info

Publication number: JP4165250B2
Application number: JP2003043599A
Authority: JP
Inventors: 孝士 ▲高▼村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-02-21
Filing date: 2003-02-21
Publication date: 2008-10-15
Anticipated expiration: 2023-02-21
Also published as: JP2004253670A; US20040201047A1; US7061033B2

Description

【０００１】
【発明の属する技術分野】
本発明は、しきい値電圧変調方式によるＭＯＳ型の固体撮像素子に関する。
【０００２】
【従来の技術】
携帯電話やディジタルカメラなど、小型のカメラを搭載した種々の電子機器が普及しつつある。このようなカメラ向けの撮像素子の例として、しきい値変調型撮像素子と呼ばれるＭＯＳ型の固体撮像素子が開発されている（例えば、特許文献１参照。）。
【０００３】
このしきい値変調型撮像素子は、同等の画素寸法および画素数を備えるＣＣＤ型固体撮像素子（ＣＣＤ：Charge Coupled Device ）と比べると、光感度はＣＣＤ型固体撮像素子に及ばないが、消費電力はＣＣＤ型固体撮像素子よりも低い。また、同等の画素寸法および画素数を備えるＣＭＯＳ型固体撮像素子（ＣＭＯＳ：Complementary Metal Oxide Semiconductor ）と比べると、消費電力が同等であるのに対し、光感度が高いという特徴を有している。
【０００４】
しきい値変調型撮像素子は、ＣＭＯＳ型固体撮像素子よりも光感度を高めて画質を改善するために特殊な画素構造を有している。具体的には、ＣＭＯＳ型固体撮像素子の１つの画素（以下、「単位画素」とも呼ぶ。）では、フォトダイオードで受光量に応じて光電変換された電荷（以下、「光電荷」とも呼ぶ。）を電圧に変換（以下、「電荷電圧変換」と呼ぶ。）するとともに増幅するために、３個〜４個のトランジスタが用いられるのに対し、しきい値変調型撮像素子の１つの単位画素では、１個のトランジスタが用いられる。そして、この１個のトランジスタには、汎用のＭＯＳトランジスタとは異なる特殊な構造が採用されている。具体的には、トランジスタ内にキャリアポケットと呼ばれるエネルギーのくぼみ（「井戸」とも呼ばれる。）が設けられている。このキャリアポケットは、例えば、ホール（正孔）に対するポテンシャルが低くなる構造を有している。このため、フォトダイオードで発生した光電荷のうち、ホール（以下、「光ホール」とも呼ぶ。）が蓄積される。トランジスタのしきい値は、このキャリアポケットに蓄積される光ホールの個数に応じて変化し、このトランジスタにより構成されるソースフォロアのソース電位が変化する。従って、キャリアポケットに蓄積された光ホールの個数に応じて変化するソース電位を読み出すことで受光量に応じた画素データを検出することが可能である。
【０００５】
【特許文献１】
特開平１１-１９５７７８号公報
【０００６】
【発明が解決しようとする課題】
上記しきい値変調型撮像素子において、１枚の画像を撮像する際には、撮像前に、各画素のキャリアポケットに蓄積されている光電荷を排出（リセット）することが行われる。前の撮像によって蓄積された光電荷が残存していると、残存分の光電荷が加算されることになり、検出された各画素データに残像として悪影響を与える場合があるからである。しかしながら、一般に、一定の限られた時間内に前の撮像によって蓄積されている光電荷をキャリアポケットから完全に排出することは困難である。このため、しきい値変調型撮像素子において、前の撮像において蓄積された光電荷による残像によって発生する画質の劣化を抑制することが望まれている。
【０００７】
この発明は、従来技術における上述の課題を解決するためになされたものであり、しきい値変調型固体撮像素子において、前の撮像において蓄積された光電荷による残像によって発生する画質の劣化を抑制することが可能な技術を提供することを目的とする。
【０００８】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明は、フォトダイオードと光電荷検出用の絶縁ゲート型電界効果トランジスタとを有する単位画素が複数配列された画素アレイと、前記が素アレイの動作を制御する制御回路とを備える固体撮像装置であって、
前記絶縁ゲート型電界効果トランジスタは、
第１導電型の半導体基板上の第２導電型の半導体層内に形成された第１導電型のウェル領域の表層に形成された第２導電型のソース拡散領域と、
前記ウェル領域の表層を除く前記半導体層の表層に形成された第２導電型のドレイン拡散領域と、
前記ドレイン拡散領域と前記ソース拡散領域との間の前記ウェル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の下の前記ウェル領域の表層であって、第２導電型の不純物層を有するチャネル領域と、
前記チャネル領域の下の前記ウェル領域内であってソース拡散領域の近辺に前記ウェル領域よりも高い不純物濃度を有し、前記フォトダイオードに照射される光に応じて発生した所定の導電型の電荷を蓄積するための蓄積領域を構成する第１導電型の高濃度埋込層と、を有し、
前記フォトダイオードは、
前記ウェル領域と、前記半導体層と、前記ウェル領域のうちの前記ゲート電極下の領域および前記チャネル領域を除く領域の表層に形成された第２導電型の不純物拡散領域と、で構成されており、
前記制御回路は、前記半導体基板に基準電位を印加し、前記ゲート電極に前記チャネル領域が導通状態となる電圧を印加するとともに、前記ドレイン拡散領域をフローティング状態とし、前記ソース拡散領域に、前記半導体基板と前記半導体層とで構成される接合領域を順方向にバイアスされた状態とする所定の電圧を印加することにより、前記蓄積領域に蓄積可能な最大量の電荷が蓄積された飽和状態とした後で、前記蓄積領域に蓄積されている前記電荷を排出させるように制御することを特徴とする。
【０００９】
上記発明の固体撮像装置では、蓄積領域に蓄積されている電荷の排出を実行する前に、ゲート電極にチャネル領域が導通状態となる電圧を印加することにより、ソース拡散領域に印加された所定の電圧がドレイン拡散領域にも印加される。これにより、あらかじめ、半導体基板と半導体層とで構成される接合領域が順方向にバイアスされた状態とされ、蓄積領域に蓄積可能な最大量の電荷が蓄積された飽和状態とされる。ここで、蓄積可能な最大量の所定の導電型の電荷が蓄積領域に蓄積された飽和状態はほぼ一定である。この結果、蓄積領域に蓄積されている電荷の排出を該電荷が飽和状態から開始できるので、一定の排出期間経過後に蓄積領域に残留する電荷の量をほぼ一定とすることが可能である。残留する電荷の量がほぼ一定であれば、一定の電荷が残留する状態を基準として、照射される光に応じて蓄積される電荷の量を検出することが可能となる。従って、しきい値変調型固体撮像素子において、前の撮像において蓄積された電荷による残像によって発生する画質の劣化を抑制することが可能である。
【００１２】
なお、第１導電型がｐ型で第２導電型がｎ型である場合には、所定の導電型の電荷は正孔である。また、第１導電型がｎ型で第２導電型がｐ型である場合には、所定の導電型の電荷は電子である。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．固体撮像装置の構成：
Ｂ．比較例の撮像動作：
Ｂ１．蓄積期間：
Ｂ２．読み出し期間：
Ｂ３．リセット期間：
Ｂ４．問題点：
Ｃ．実施例の撮像動作：
Ｄ．変形例：
【００１４】
Ａ．固体撮像装置の構成：
図１は、本発明の実施の形態に係るイメージセンサ（固体撮像装置）の全体の構成について示す説明図である。このイメージセンサ１０は、画像の１画素に対応する単位画素１００がマトリクス状に配列された画素アレイ２０を有している。単位画素１００は、１個のフォトダイオード（ＰＤＳ）と、１個の光電荷検出用のｎＭＯＳトランジスタ（ＰＤＴｒ）とにより構成されている。
【００１５】
また、画素アレイ２０の左側および下側には、画素アレイ２０内でマトリクス状に配列されている単位画素を駆動するための垂直制御回路３０および水平制御回路４０が配置されている。また、垂直制御回路３０および水平制御回路４０の間には、これらの動作の基準となるタイミング信号を生成するタイミングジェネレータ５０が配置されている。また、画素アレイ２０の上側と右側には、各単位画素１００の動作に要求される各種電圧を生成する電圧制御回路６０が配置されている。また、水平制御回路４０の右側には、撮像された画像データを出力する出力回路７０が配置されている。
【００１６】
図２は、単位画素内における素子レイアウトの一例を示す概略平面図である。図３は、図２のＡ−Ａ線概略断面図である。単位画素１００内には、フォトダイオード（ＰＤＳ）１１１と光電荷検出用のｎＭＯＳトランジスタ（ＰＤＴｒ）１１２とが隣接して設けられている。
【００１７】
図３に示すように、ｐ型シリコンからなる基板１２１（以下、「ｐ型基板」とも呼ぶ。）上に基板１２１よりも不純物濃度の薄いｐ型（以下、「ｐ−型」と呼ぶ。）のシリコンをエピタキシャル成長させることにより、ｐ−型基板層１２２が形成されている。ｐ型基板１２１とｐ−型基板層１２２とが実質的なｐ型の半導体基板を構成している。なお、列方向の隣接する単位画素同士の境界には、ｐ−型基板層１２２および基板表面に図示しない酸化膜を介して設けられた素子分離ゲート１２４による画素分離領域１２３が形成されている。この画素分離領域１２３により、列方向の各単位画素１００は電気的に分離されている。行方向に隣接する単位画素同士の境界には画素分離領域１２３は設けられておらず、行方向の単位画素同士は１つのｎ型のウェル領域１２５（以下、「ｎウェル領域」と呼ぶ。）が共有化されている。なお、行方向に隣接する単位画素同士の境界に画素分離領域を設けるようにしてもよい。画素分離領域１２３のｐ−型基板層１２２の表層に設けられた基板１２１よりも不純物濃度の濃いｐ型（以下、「ｐ＋型」と呼ぶ。）の不純物拡散領域１２２ａは、隣接するｎウェル領域１２５同士の分離度を高めるために設けられている。具体的には、表層部分で発生する隣接するｎウェル領域１２５間のパンチスルーを防止する。
【００１８】
また、ｎウェル領域１２５の１つの単位画素１００に相当する領域内には、フォトダイオード１１１とｎＭＯＳトランジスタ１１２とで共有される一つのｐウェル領域１２６が埋め込まれている。フォトダイオード１１１のｐウェル領域１２６は光照射による電荷の発生領域を構成し、ｎＭＯＳトランジスタ１１２のｐウェル領域１２６は電荷の転送領域と蓄積領域とを構成している。
【００１９】
フォトダイオード１１１は、ｐウェル領域１２６と、ｎウェル領域１２５と、このｐウェル領域１２６を挟むようにｎウェル領域１２５の表層に形成された不純物拡散領域１２７とで構成されている。この不純物拡散領域１２７は、ｎウェル領域１２５よりも不純物濃度の濃いｎ型（以下、「ｎ＋型」と呼ぶ。）領域である。
【００２０】
ｎＭＯＳトランジスタ１１２は、リング状のゲート電極１２８を有しており、このリング状ゲート電極１２８はｎウェル領域１２５に囲まれた構造を有している。このリング状ゲート電極１２８およびｐウェル領域１２６を囲むｎウェル領域１２５のいずれかの表層にｎ＋型のドレイン拡散領域１２９が形成されている。また、リング状のゲート電極１２８の中央部にｎ＋型のソース拡散領域１３０が形成されている。なお、ゲート電極１２８とゲート電極１２８の下のｎウェル領域１３２との間には、ゲート絶縁膜１２８ａが形成されている。ゲート電極１２８の下のｐウェル領域１２６の表層のｎウェル領域１３２がチャネル領域となる。
【００２１】
また、チャネル領域の下のｐウェル領域１２６内には、ソース拡散領域１３０を囲むようにｐ＋型のキャリアポケット１３１が形成されている。キャリアポケット１３１については後述する。
【００２２】
なお、図２の平面図に示された３つの黒塗りの四角形は、ゲート電極、ドレイン電極、ソース電極のコンタクト領域を示している。ただし、図３の断面図においては、これらのコンタクトを省略し、各電極の電圧をゲート電圧ＶＧ、ドレイン電圧ＶＤ、およびソース電圧ＶＳとして示している。
【００２３】
Ｂ．比較例の撮像動作：
まず、実施例の撮像動作を示す前に、基本的な撮像動作を比較例として示す。図４は、比較例としての１つの単位画素における撮像のシーケンスを示す説明図である。図４に示すように、リセット期間（Ｔ１）、蓄積期間（Ｔ２）、信号出力期間（Ｔ３）、リセット期間（Ｔ４）、ノイズ出力期間（Ｔ５）の５つの期間を経て１回の撮像動作が実行される。このシーケンスを繰り返すことにより、繰り返し撮像動作が実行される。なお、他の各単位画素も同様である。
【００２４】
Ｂ１．蓄積期間：
図５は、蓄積期間の動作を示す説明図である。図５は、図３と同じ単位画素１００の概略断面図を示している。蓄積期間（図４の期間Ｔ２）では、撮像する画像からの光を、各画素に対応する単位画素１００のフォトダイオード１１１で受光して光電変換し、これにより発生した光ホールをｐウェル領域１２６のキャリアポケット１３１に蓄積させる。
【００２５】
蓄積期間では、ゲート電圧ＶＣＧとして２Ｖ、ドレイン電圧ＶＤおよびソース電圧ＶＳとして１Ｖをそれぞれの電極に印加して、ｎＭＯＳトランジスタ１１２をオン状態とする。なお、ゲート電圧ＶＣＧ、ドレイン電圧ＶＤおよびソース電圧ＶＳとして印加される各電圧は、図１の電圧制御回路６０に含まれる一般的な定電圧発生回路において生成されて、垂直制御回路３０および水平制御回路４０を介して供給される。フォトダイオード１１１のｎウェル領域１２５とｐウェル領域１２６によるｐｎ接合は逆バイアス状態とされており、このｐｎ接合の接合界面付近に空乏領域（例えば、図５のハッチング領域）が形成されている。
【００２６】
空乏領域では、フォトダイオード１１１に入射した光を光電変換して、電子（光電子）とホール（光ホール）の対よりなる電荷（光電荷）を発生する。ここで、光電荷のうち、光電子は、ｎウェル領域１２５に分布するようになり、ドレイン拡散領域１２９を介して排出される。一方、光ホールは、ｐウェル領域１２６に分布するようになる。
【００２７】
図６は、図５のＢ−Ｂ線断面におけるポテンシャル分布を示す説明図である。縦軸はポテンシャルを表し、横軸は基板表面（界面）からの深さを表す。図６に示したように、ｐウェル領域１２６に比べてキャリアポケット１３１のポテンシャルは低くなっているので、発生した光ホールはキャリアポケット１３１に集められて蓄積される。
【００２８】
Ｂ２．読み出し期間：
読み出し期間、すなわち、図４の期間Ｔ３における信号出力期間（Ｓ出力期間）は、蓄積期間において蓄積された光ホールに基づく撮像データを読み出す期間である。また、図４の期間Ｔ５におけるノイズ出力期間（Ｎ出力期間）は、光ホールが蓄積されていない状態におけるノイズデータを読み出す期間である。
【００２９】
図７は、読み出し期間におけるｎＭＯＳトランジスタを示す説明図である。これらの読み出し期間では、図７に示すように、ｎＭＯＳトランジスタ１１２をソースフォロア回路として動作させて、読み出された信号を出力する。
【００３０】
読み出し期間では、ｎＭＯＳトランジスタ１１２にバイアス電圧を印加する。例えば、図７に示すように、ゲート電圧ＶＧとして２Ｖをゲート電極１２８に印加し、ドレイン電圧ＶＤとして３．３Ｖをドレイン拡散領域（ドレイン電極）１２９に印加する。ソース拡散領域（ソース電極）１３０には、図示しない負荷回路が接続される。このとき、ソース電圧ＶＳは、ｎＭＯＳトランジスタ１１２のしきい値電圧をＶＴＨとすると、下式のように表される。
【００３１】
ＶＳ＝ＶＧ−ＶＴＨ …（１）
【００３２】
ここで、しきい値電圧ＶＴＨは、キャリアポケット１３１に蓄積された光ホールの個数に応じて変化する。すなわち、しきい値ＶＴＨはホール数Ｎｈｐをパラメータとする関数ｆ（Ｎｈｐ）で表される。
【００３３】
従って、（１）式で表されるソース電圧ＶＳは、蓄積されたホール数Ｎｈｐに応じて変化する。すなわち、ソース電圧ＶＳはフォトダイオード１１１で受光された光の量に応じた電圧となり、図４の期間Ｔ３におけるＳ出力期間では撮像データが出力される。また、図４の期間Ｔ５におけるＮ出力期間ではノイズデータが出力される。
【００３４】
なお、Ｓ出力期間（期間Ｔ３）で読み出された撮像データからＮ出力期間（期間Ｔ５）で読み出されたノイズデータを差し引くことにより、ノイズ成分を除去した撮像データを得ることができる。
【００３５】
Ｂ３．リセット期間：
図８は、リセット期間の動作を示す説明図である。図８は、図５と同じ単位画素１００の概略断面図を示している。図４の期間Ｔ１におけるリセット期間では、期間Ｔ２の蓄積期間において、フォトダイオード１１１で発生した光ホールを蓄積するために、あらかじめキャリアポケット１３１に残留しているホール（正孔）をｐ型基板１２１側に排出する。また、図４の期間Ｔ４におけるリセット期間は、期間Ｔ２の蓄積期間にあらかじめキャリアポケット１３１に蓄積したホールをｐ型基板１２１側に排出する。
【００３６】
図９は、図８のＢ−Ｂ線断面におけるポテンシャル分布を示す説明図である。縦軸はポテンシャルを表し、横軸は基板表面（界面）からの深さを表す。
【００３７】
なお、リセット期間では、ゲート電極１２８、ドレイン拡散領域１２９およびソース拡散領域１３０に通常の動作電圧よりも高い電圧を印加する。例えば、ソース電圧ＶＳとして０Ｖの初期値に対し４Ｖをソース拡散領域（ソース電極）１３０に印加する。ただし、ｐ型基板１２１の基板電圧ＶＳＵＢは、図示しない基板電極を介してＧＮＤ（アース：０Ｖ）とされており、同様にｐ−型基板１２２の電位もほぼ０Ｖとされている。
【００３８】
この時、ゲート電極１２８がフローティング状態であっても、ソース・ゲート間の容量カップリングにより、ゲート電圧ＶＧとして６Ｖを印加することができる。同時に、ゲート電極１２８下のチャネル領域１３２が導通するため、ドレイン電圧ＶＤがフローティング状態であっても、ソース電圧ＶＳとしてソース拡散領域１３０に印加した４Ｖの電圧がほとんどそのままドレイン拡散領域１２９およびドレイン拡散領域１２９を含むｎウェル領域１２５に印加される。
【００３９】
このとき、図９に実線で示すように、基板表面（界面）側のポテンシャルが最も高く、基板表面側から深さ方向に沿ってポテンシャルが低くなる。これにより、キャリアポケット１３１に残留するホールを、キャリアポケット１３１よりもポテンシャルの低いｐ−型基板１２２およびｐ型基板１２１側に排出することができる。なお、図の破線は、図６に示した蓄積期間におけるポテンシャル分布を示している。
【００４０】
Ｂ４．問題点：
上記比較例における撮像のシーケンスでは、以下に示す問題がある。図１０は、リセット期間におけるリセット動作終了後の残留ホール数について示す説明図である。上述のように、キャリアポケット１３１から光ホールを排出することにより、キャリアポケット１３１に蓄積された光ホールをリセットする場合、キャリアポケット１３１に残留するホール数は、一般に時間をパラメータとする指数関数で表される。従って、蓄積ホール数の多少にかかわらず、残留ホール数を０とすることは困難である。
【００４１】
また、フォトダイオード１１１に入射する光の量に応じてキャリアポケット１３１の蓄積ホール数は変化し、入射光量が多いほど多く、入射光量が少ないほど少なくなる。このとき、同一のリセット期間内に排出されるホール数は、リセット開始時における蓄積ホール数の多いほうが多くなり、少ないほうが少なくなるが、残留ホール数も蓄積ホール数の多いほうが多くなり少ないほうが少なくなる。従って、蓄積ホール数、すなわち、入射光量に依存して、リセット期間内にキャリアポケット１３１から排出されない残留ホールの数も変化する。仮に、残留ホール数が一定であれば、この残留ホール数による影響はノイズデータとしてキャンセルすることができる。しかしながら、上述のように蓄積ホール数に応じて残留ホール数が変化すると、入射光量の変化に応じた残留ホール数による影響をキャンセルすることができず、前のサイクルにおいて撮像された画像が次のサイクルにおいて撮像される画像中に残像するという問題が発生する場合がある。
【００４２】
Ｃ．実施例の撮像動作：
上記比較例における問題を解決するために、本実施例では以下で説明するように撮像素子を動作させる。
【００４３】
図１１は、実施例としての１つの単位画素における撮像のシーケンスを示す説明図である。この実施例の撮像動作のシーケンスは、図４の比較例としての撮像のシーケンスにおけるリセット期間（期間Ｔ１およびＴ４）の前に、プリチャージ期間（期間Ｔ１０およびＴ４０）が設けられている点を除いて比較例と同じである。そこで、以下では、プリチャージ期間における単位画素１００の動作についてのみ説明を加える。
【００４４】
図１２は、プリチャージ期間の動作を示す説明図である。図１２は、図３と同じ単位画素１００の概略断面図を示している。プリチャージ期間（図１１の期間Ｔ１０およびＴ４０）では、リセット期間（期間Ｔ１およびＴ４）におけるリセット動作の前に、キャリアポケット１３１に対してホールの蓄積を実行する。
【００４５】
図１３は、図１２のＣ−Ｃ線に沿ったポテンシャル分布を示す説明図である。プリチャージ期間では、ソース電圧ＶＳとして−０．６Ｖがソース拡散領域（ソース電極）１３０に印加されるとともに、ゲート電圧ＶＧとして４Ｖがゲート電極１２８に印加される。ゲート電極１２８にゲート電圧ＶＧとして４Ｖを印加することにより、ゲート電極１２８下のチャネル領域１３２が導通するため、ドレイン電圧ＶＤがフローティング状態であっても、ソース電圧ＶＳとしてソース拡散領域１３０に印加した−０．６Ｖの電圧が、ほとんどそのままドレイン拡散領域（ドレイン電極）１２９およびドレイン拡散領域１２９を含むｐウェル領域１２６とｐ−型基板層１２２とで挟まれたｎウェル領域１２５に印加される。なお、ｐ型基板１２１に印加される基板電圧ＶＳＵＢは０Ｖである。
【００４６】
図１３に破線で示すように、ｎウェル領域１２５のポテンシャルは、通常、ｐ型基板１２１、具体的には、Ｐ−型基板層１２２のポテンシャルよりも高くなっており、隣接するｎウェル領域１２５が隔離される。しかしながら、ドレイン拡散領域１２９およびドレイン拡散領域１２９を含むｎウェル領域１２５に−０．６Ｖが印加されると、実線で示すようにｎウェル領域１２５のポテンシャルが低くなり、実効的に、Ｐ−型基板層１２２と、ｎウェル層１２５とで構成されるｐｎ接合領域が順方向にバイアスされた状態となる。あるいは、言い換えると、Ｐ−型基板層１２２と、ｎウェル層１２５と、ｐウェル層１２６とによって形成される寄生のバイポーラトランジスタ（ＰＴｒ）が導通状態となるとみることもできる。これにより、ｐ型基板１２１、具体的には、ｐ−型基板層１２２側からｐウェル領域１２６にホールを流入させることが可能となる。この結果、キャリアポケット１３１に対してホールを蓄積させることができる。
【００４７】
なお、上記例では、ソース電圧ＶＳとして−０．６Ｖを印加するとともにゲート電圧ＶＧとして４Ｖを印加しているが、これに限定されるものではなく、ゲート電極１２８下のチャネル領域１３２を導通させ、ソース電圧ＶＳとしてソース拡散領域１３０に印加された電圧に基づいて、Ｐ−型基板層１２２と、ｎウェル層１２５とで構成されるｐｎ接合領域が順方向にバイアスされた状態とすることができる電圧、言い換えると、Ｐ−型基板層１２２と、ｎウェル層１２５と、ｐウェル層１２６とによって構成される寄生のバイポーラトランジスタ（ＰＴｒ）を導通状態とすることができるゲート電圧ＶＧおよびソース電圧ＶＳであれば、どのような電圧であってもよい。
【００４８】
図１４は、プリチャージ後のホール数について示す説明図である。キャリアポケット１３１に蓄積可能なホール数（以下、「飽和ホール数」と呼ぶ。）は、有限である。そこで、プリチャージ期間では、プリチャージ前に蓄積されているホール数にかかわらず、キャリアポケット１３１が飽和となるようにホールを蓄積させる。これにより、プリチャージ後のキャリアポケット１３１の蓄積ホール数は、プリチャージ前のホール数にかかわりなく、毎回ほぼ一定の値となる。
【００４９】
リセット開始前のホール数がほぼ一定ならば、リセット後の残留ホール数も毎回ほぼ一定とすることができるので、図１１の期間Ｔ３におけるＳ出力から期間Ｔ５におけるＮ出力を差し引くことにより、残留ホールは入射光量に依存しなくなり、比較例の撮像動作で問題となっていた残留ホールによる残像の問題を抑制することが可能である。これにより、実施例のようなしきい値変調型固体撮像素子において、前の撮像の光ホールによる残像によって発生する画質の劣化を抑制することが可能である。
【００５０】
Ｄ．変形例：
なお、本発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００５１】
上記実施例では、キャリアポケットに蓄積されているホール数が飽和状態となるようにプリチャージを行っているが、これに限定されるものではなく、飽和状態ではなく、所定のホール数となるようにプリチャージを行うようにしてもよい。
【００５２】
上記実施例では、フォトダイオード１１１と光検出用のトランジスタ１１２とで、ｐ型のウェル領域１２６を共有する構成とし、光検出用のトランジスタ１１２をｎＭＯＳとした場合を例に説明している。しかしながら、フォトダイオードと光検出用のトランジスタとで共有されるウェル領域をｎ型のウェル領域とし、光検出用トランジスタをｐＭＯＳとすることも可能である。ただし、この場合に、キャリアポケットに蓄積される光電荷（キャリア）は、ホールではなく電子となる。また、プリチャージ期間において導通状態とされる寄生のバイポーラトランジスタは、ｐｎｐ型ではなくｎｐｎ型のトランジスタである。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るイメージセンサの全体の構成について示す説明図である。
【図２】単位画素内における素子レイアウトの一例を示す概略平面図である。
【図３】図２のＡ−Ａ線概略断面図である。
【図４】比較例としての１つの単位画素における撮像のシーケンスを示す説明図である。
【図５】蓄積期間の動作を示す説明図である。
【図６】図５のＢ−Ｂ線断面におけるポテンシャル分布を示す説明図である。
【図７】読み出し期間におけるｎＭＯＳトランジスタを示す説明図である。
【図８】リセット期間の動作を示す説明図である。
【図９】図８のＢ−Ｂ線断面におけるポテンシャル分布を示す説明図である。
【図１０】リセット期間におけるリセット動作終了後の残留ホール数について示す説明図である。
【図１１】実施例としての１つの単位画素における撮像のシーケンスを示す説明図である。
【図１２】プリチャージ期間の動作を示す説明図である。
【図１３】図１２のＣ−Ｃ線に沿ったポテンシャル分布を示す説明図である。
【図１４】プリチャージ後のホール数について示す説明図である。
【符号の説明】
１０…イメージセンサ、２０…画素アレイ、３０…垂直制御回路、４０…水平制御回路、５０…タイミングジェネレータ、６０…電圧制御回路、７０…出力回路、１００…単位画素、１１１…フォトダイオード（ＰＤＳ）、１１２…トランジスタ（ＰＤＴｒ）、１２１…基板（ｐ型基板）、１２２…ｐ−型基板層、１２２ａ…不純物拡散領域、１２３…画素分離領域、１２４…素子分離ゲート、１２５…ウェル領域（ｎウェル領域）、１２６…ウェル領域（ｐウェル領域）、１２７…不純物拡散領域、１２８…ゲート電極（リング状ゲート電極）、１２８ａ…ゲート絶縁膜、１２９…ドレイン拡散領域、１３０…ソース拡散領域、１３１…キャリアポケット、１３２…ｎウェル領域（チャネル領域）

Claims

フォトダイオードと光電荷検出用の絶縁ゲート型電界効果トランジスタとを有する単位画素が複数配列された画素アレイと、前記画素アレイの動作を制御する制御回路とを備える固体撮像装置であって、
前記絶縁ゲート型電界効果トランジスタは、
第１導電型の半導体基板上の第２導電型の半導体層内に形成された第１導電型のウェル領域の表層に形成された第２導電型のソース拡散領域と、
前記ウェル領域の表層を除く前記半導体層の表層に形成された第２導電型のドレイン拡散領域と、
前記ドレイン拡散領域と前記ソース拡散領域との間の前記ウェル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の下の前記ウェル領域の表層であって、第２導電型の不純物層を有するチャネル領域と、
前記チャネル領域の下の前記ウェル領域内であってソース拡散領域の近辺に前記ウェル領域よりも高い不純物濃度を有し、前記フォトダイオードに照射される光に応じて発生した所定の導電型の電荷を蓄積するための蓄積領域を構成する第１導電型の高濃度埋込層と、を有し、
前記フォトダイオードは、
前記ウェル領域と、前記半導体層と、前記ウェル領域のうちの前記ゲート電極下の領域および前記チャネル領域を除く領域の表層に形成された第２導電型の不純物拡散領域と、で構成されており、
前記制御回路は、前記半導体基板に基準電位を印加し、前記ゲート電極に前記チャネル領域が導通状態となる電圧を印加するとともに、前記ドレイン拡散領域をフローティング状態とし、前記ソース拡散領域に、前記半導体基板と前記半導体層とで構成される接合領域を順方向にバイアスされた状態とする所定の電圧を印加することにより、前記蓄積領域に蓄積可能な最大量の電荷が蓄積された飽和状態とした後で、前記蓄積領域に蓄積されている前記電荷を排出させるように制御することを特徴とする固体撮像装置。
第１導電型がｐ型で第２導電型がｎ型であり、前記所定の導電型の電荷は正孔である請求項１記載の固体撮像装置。
第１導電型がｎ型で第２導電型がｐ型であり、前記所定の導電型の電荷は電子である請求項１記載の固体撮像装置。