JP5501358B2 - 電荷感知セルおよび画素の幾何形状が改良された、ｃｍｏｓフォトゲート３ｄカメラシステム - Google Patents

Description

関連出願の相互参照
本出願は、参照により全内容が本明細書に組み込まれる２００８年７月１７日に出願された米国仮出願第６１／０８１，４００号の利益を米国特許法１１９条（ｅ）に従って主張する。

本発明は、ＣＭＯＳフォトゲートタイプの３Ｄカメラにおける改善に関し、より詳細には、飛行時間（ＴＯＦ）ベースの測距のための電荷感知セル幾何形状および活性化タイミングが改善された、このようなカメラに関する。

３Ｄ画像データを得て３Ｄ画像を生成するために、様々な技法が開発されてきた。このような技法の１つは、被変調光信号またはパルスで被写体を照射するための電磁放射線源を備えるカメラシステムを使用して、得られた反射放射線の戻り時間および／または信号強度を決定することによる、直接撮像を伴う。この技法は一般に飛行時間（ＴＯＦ）撮像と呼ばれ、赤外線（ＩＲ）または可視光を典型的には使用する様々な既知の方式で実施することができる。任意選択で光以外の電磁放射線を採用することもできるが、簡単にするために、以下の記述では、照射エネルギーはＩＲであると仮定する。

ＴＯＦ撮像用のカメラシステムは一般に、光学ユニットと、個々の検出器画素で形成されたセンサアレイと、適切な制御電子機構とからなる。センサアレイは従来、電荷結合素子、フォトダイオードで形成され、あるいは相補型金属酸化膜半導体（ＣＭＯＳ）製造技術を使用して構築されたフォトゲートアレイとして形成される。このタイプのカメラシステムは、例として、米国特許第７，３４２，４５４号に示されている。

図１Ａおよび１Ｂは、当技術分野で知られているＣＭＯＳフォトゲートタイプの３Ｄカメラに関する基本的な画素構造（以下では「撮像セル」と呼ぶこともある）の平面図および垂直断面図である。画素１０は、その最も単純な形では、Ｐ＋（強くドープされた）シリコン基板１２と、Ｐ−（弱くドープされた）エピタキシャル層１４と、Ｎ−（弱くドープされた）埋込チャネルインプラント１６と、インプラント１６内に形成された第１および第２のＮ＋浮遊拡散部１８ａおよび１８ｂとからなるものとすることができる。チャネルインプラント１６の上部には、酸化物層２４が形成される。酸化物層２４上には、多結晶シリコンフォトゲート２０、ならびに多結晶シリコン転送ゲート２２ａおよび２２ｂが形成される。図示のように、転送ゲート２２ａは、フォトゲート２０と浮遊拡散部１８ａとの間に位置し、転送ゲート２２ｂは、フォトゲート２０と浮遊拡散部１８ｂとの間に位置する。ドレインおよびソースメタライゼーションや配線など、他の従来のＣＭＯＳ構造は、記述を明確かつ簡単にするために省略する。従来、浮遊拡散部１８ａおよび１８ｂ、フォトゲート２０、ならびに転送ゲート２２ａおよび２２ｂは、相対的に細長い、概して長方形の構造である。

動作時、フォトゲート２０は、送出される照射に対する既知の時点で適切な電圧を印加することによって付勢され、設定された電荷収集期間にわたって付勢され続ける。フォトゲート２０に印加された電圧の結果として生じる電界は、チャネルインプラント１６中に電荷蓄積領域を生み出し、撮像されている被写体（図示せず）から反射された光子が、フォトゲート２０の中を通過してチャネルインプラント１６中に入り、電子をそこで放出させる。

次いで、転送ゲート２２ａおよび２２ｂが、それぞれの所定の積分期間にわたって付勢される。積分期間中に収集された電荷は、チャネル１６を通してそれぞれの浮遊拡散部１８ａおよび１８ｂに転送される。この電荷は電圧を誘導するが、この電圧を測定して、画素１０によって撮像された被写体部分までの距離を決定するのに使用することができる。次いで、浮遊拡散部１８ａおよび１８ｂ上の電荷誘導電圧と、ゲート２０、２２ａ、および２２ｂの既知の活性化タイミングと、光の速度とから、ＴＯＦが決定される。したがって、浮遊拡散部は、ＣＭＯＳフォトゲート感知画素の感知ノードである。

図２Ａおよび２Ｂは、図１Ａおよび１Ｂに示した原理の既知の変形の上面図および断面図である。ここで、撮像セル３０には、前述の構造要素に加えて、ストップチャネル構造３２（当技術分野では「チャネルストップ」と呼ばれることもある）が備わる。ストップチャネル３２は、フォトゲート２０の側面に沿って転送ゲート２２ａと２２ｂとの間に形成され、下方に埋込チャネル１６を通りＰ−エピタキシャル層１４中に延びる、Ｐ−ウェル３２からなる。ストップチャネル３２はまた、酸化物層２４の下に形成されＰ−ウェル３２およびチャネル１６の上部に重なるＰ＋拡散部３４も含む。従来の外側シリコントレンチ分離構造３６を設けることもできる。活性化された転送ゲートに向かい合うチャネル１６の両端から転送される電荷は、チャネルがくっきりと終端されない場合には、制御されず雑音を含む傾向がある。ストップチャネル３２は、チャネル１６の両端において明確な終端を提供して、浮遊拡散部１８ａおよび１８ｂへの制御された電荷転送の促進を助ける。

図３Ａおよび３Ｂに、前述のフォトゲートセルに関する、４０に全体が示される従来のセル制御および読出構成を示す。図３Ａおよび３Ｂにはセル１０（図１Ａおよび１Ｂ）が例として示されているが、同じセル制御および読出構成が、セル３０（図２Ａおよび２Ｂ）にも適用可能である。

信号経路４２および４４ａ、４４ｂが、フォトゲート２０ならびに転送ゲート２２ａおよび２２ｂをそれぞれ付勢する。出力回路４６ａおよび４６ｂが、それぞれ浮遊拡散部１８ａおよび１８ｂ上の電荷誘導電圧の読出しを提供する。出力回路４６ａおよび４６ｂに対するセレクト信号およびリセット信号が、信号経路４８および５０上にそれぞれ提供される。

図４に、Ａ ＣＭＯＳ Ｔｉｍｅ−ｏｆ−Ｆｌｉｇｈｔ Ｒａｎｇｅ Ｉｍａｇｅ Ｓｅｎｓｏｒ（ＣＭＯＳ ＴＯＦ距離画像センサ）、ＩＥＥＥ Ｓｅｎｓｏｒｓ Ｊｏｕｒｎａｌ、２００７年１２月、１５７８頁で川人他によって述べられている、ＴＯＦ画素セルに対する背景照明キャンセレーションの使用を示す。パルス照射を採用するシステムでは、背景照明の結果、照射パルス間の期間中に電荷がセンサセル中に蓄積される場合がある。このような状況下では、各照射サイクルの開始前にこのような電荷蓄積を排出するのが有利であろう。

したがって、図４を参照すると、簡単にするために図１Ａおよび１Ｂのセル１０と同じ基本構造を有するものとして示される画素セル６０が、背景電荷排出電極６２を備えるように修正され、背景電荷排出電極６２は、信号経路６４および６６によってＶｄｄ線６８に結合される。活性化信号線７０が、排出電極のための放電経路を完成する。出力回路４６ａおよび４６ｂ（図３Ａおよび３Ｂ参照）は、前述のとおりである。

従来の慣行によれば、上の図１〜４に関して述べたフォトゲートセルが、３Ｄカメラ画素アレイに含まれる画素を形成する。単一の画素中で採用される基本セルの数は、所与の適用例で必要とされる感度（すなわち電荷収集能力）によって決まる。例えば、携帯電話機カメラまたは他の接写適用例では、１画素につき単一のセルで十分な場合があるが、高い照射レベルが眼の安全または他の問題を呈するかもしれない自動車測距などの長距離適用例では、１画素につき複数のセルが必要な場合がある。

図５は、例として前述のようなセルを４つ含んで形成された画素アレイ８０の一部の、大きく拡大されたフォトイラストレーションである。図６Ａおよび６Ｂに、図５のセルに対する２つの代替レイアウトを示す。図６Ａでは、転送ゲート８４ａおよび８４ｂは、フォトゲート８６とほぼ同じ長さである。図６Ｂでは、フォトゲート８６’は、転送ゲート８４ａ’および８４ｂ’よりも短く、またチャネル８８よりも短い。図６Ｃおよび６Ｄの断面図に、アレイ８０の基礎をなす構造を示す。

図７Ａ〜７Ｃに、やはり図５の構造に適合する、代替の既知のセル幾何形状を示す。図７Ａの幾何形状は、図６Ａの幾何形状に類似するが、例外として、転送ゲート９０ａおよび９０ｂはフォトゲート９２よりもかなり短く、浮遊拡散部９４ａおよび９４ｂはより一層短い。図７Ｂの幾何形状は、図６Ｂの幾何形状に似ており、フォトゲート９２’は、転送ゲート９０ａ’および９０ｂ’よりも短く、またチャネル８８よりも短い。図７Ｃの構成は、図７Ｂの構成に似ているが、図４に関して上に論じたような背景照明電荷排出電極を含む。

図６Ａおよび６Ｂならびに図７Ａ〜７Ｃに示すセル幾何形状オプションは、いくつかの不都合を被る。１つには、図５に示す８２ａおよび８２ｂ、ならびに図７Ａ〜７Ｃに示す９４ａおよび９４ｂなどの拡散部のキャパシタンスは、周囲の長さと表面積との両方の関数である。図６Ａおよび６Ｂに示す構成では、拡散部８２ａおよび８２ｂは、フォトゲート８６の広い必要面積に対応するように長くされ、したがって、結果的なキャパシタンスは非常に高い。所与のレベルの電荷によって浮遊拡散部において誘導される電圧はキャパシタンスに反比例するので、図６Ａおよび６Ｂの構成は、小さい電荷変動に対して、低い感度を示す。

図７Ａ〜７Ｃの浮遊拡散部９４Ａおよび９４ｂのキャパシタンスは、図６Ａおよび６Ｂの構成の場合よりも小さく、その結果、小さい電荷変動に対する感度はよりよい。しかし、フォトゲート９２に対する、浮遊拡散部９４ａおよび９４ｂのより小さいサイズおよび位置決めの結果、浮遊拡散部とフォトゲートの下の電荷蓄積領域の種々の領域との間の距離にかなりのばらつきがある。したがって、浮遊拡散部とフォトゲートとの間の電界に、方向的な不均一性が存在する。これにより、転送特性の劣化、すなわち、電子がチャネル８８を通って浮遊拡散部に移動するのに必要とされる時間のばらつきが引き起こされる。

さらに、両方のレイアウトにおいて、電子の収集（すなわち浮遊拡散部による）に利用可能な面積を総画素面積で割った値として定義されるフィルファクタは相対的に低く（典型的には２５〜４０％の範囲）、これは、所与の収光能力に対して、望ましくないほど広い画素面積およびアレイサイズを必要とする。

したがって、改良されたセル幾何形状および画素アーキテクチャが必要とされている。本発明は、この必要性ならびに他の必要性を満たそうとするものである。

本発明のいくつかの実施形態によれば、ＣＭＯＳフォトゲート基本ユニットセルは、第１および第２の浮遊拡散部ならびにそれらに関連する転送ゲートと、従来の基板およびエピタキシャル層および埋込チャネルインプラント上に任意選択で形成された、フォトゲートとからなり、浮遊拡散部はチャネルインプラント内に形成される。しかし、転送ゲートがフォトゲートとそれぞれの浮遊拡散部との間に直線的に間隔を空けた関係で位置するのではなく、転送ゲートは、それぞれの浮遊拡散部を囲むリング状構造として形成される。明確にするために、以下ではこれらの構造を「転送ゲートリング」と呼ぶことがあり、浮遊拡散部とそれに関連する転送ゲートリングとの合成物を「電荷感知素子」と呼ぶことがある。

浮遊拡散部が埋込チャネルインプラント内に位置し、したがって酸化物層の上の「囲む」転送ゲートが、はっきり画定する境界ではなく「ハロー（ｈａｌｏ）」と見なすことのできるものを形成することも理解されたい。しかし、簡単にするために、用語「囲む」は、構成に関してそれが実際に存在するように使用する。

任意選択で、本発明のいくつかの実施形態によれば、特定の適用例に必要とされる集光能力に応じて、複数の基本ユニットセルを結合して画素を形成することができる。

本発明のいくつかの実施形態では、感知素子は、延長されたフォトゲート体の中の穴を通して配線のためにアクセス可能である。任意選択で、本発明のいくつかの実施形態によれば、単一のフォトゲートを、画素全体に対して、または画素アレイ全体に対して採用することができる。

これらのセルで形成された画素は、低いキャパシタンスを特徴とし、したがって、従来技術と比較して、電荷蓄積の小さい変化に対する感度の改善をもたらすことができる。同時に、フォトゲートに印加される電圧によって生み出される電界は、感知素子の周りでほぼ方位対称であり、発明者らは、帯電したフォトゲート体によって画定される電荷蓄積領域からチャネルを通って浮遊拡散部に移動する電子が、移動方向に応じてほぼ何の妨害も受けないことを見出した。この結果、転送特性の改善を得ることができる。

本発明のいくつかの実施形態による電荷感知素子で形成された画素および画素アレイはまた、従来技術に勝るかなり改善されたフィルファクタを示す。６０％以上のフィルファクタが達成可能である。

本発明のいくつかの実施形態によれば、前述の基本ユニットセルは、背景照明キャンセレーションを含むように構築することができる。これは、照射パルスの放射と放射との間の期間中に付勢される、電荷排出素子および関連する転送ゲートを含めることによって達成することができる。任意選択で、浮遊拡散部および関連する転送ゲートを背景キャンセレーションのために使用することもできる。任意選択で、フォトゲートを背景キャンセレーションのために使用することもできる。

本発明のいくつかの実施形態によれば、背景電荷排出素子は、前述の電荷感知素子と同様に構築されるが、ドレイン電位に接続された中央のＮ＋浮遊拡散部と、電荷感知素子に設けられるような転送ゲートリングとを有する。ドレイン素子の転送ゲートリングが付勢されると、印加された電圧の結果として生じる電界は、次の照射パルスに備えて、背景光の光子がフォトゲートに衝突することによって放出された電子を転送する。

本発明のいくつかの実施形態によれば、画素は基本的な画素構成単位で形成することができ、各構成単位は、背景キャンセレーションありまたはなしの、２つ以上の基本ユニットセルからなる。このような構成単位を採用する本発明のいくつかの実施形態では、基本ユニットセルのうちの１つを修正して、第２の種類の構成単位を形成することができる。このようないくつかの実施形態では、画素は、単一の第２の（修正済み）構成単位と、１つまたは複数の第１の（未修正）構成単位とで形成することができる。

背景キャンセレーションを可能にする本発明のいくつかの実施形態では、修正済み構成単位は、感知ユニット上で誘導される電圧を画素出力信号として結合するための能動出力ドライバユニットで背景電荷排出素子を置き換えることによって形成することができる。感知ユニットが別個の背景電荷排出素子を含まない本発明の実施形態では、修正済み構成単位は、電荷感知素子のうちの１つを出力ドライバユニットで置き換えることによって形成することができる。

本発明のいくつかの実施形態によれば、前述のような基本ユニットセルおよび構成単位で形成された画素は、Ｐ−ウェル、Ｐ＋拡散部、およびシリコントレンチ分離構造を備えて、均一なチャネル終端を促進するためのストップチャネルを形成することができる。

本発明のいくつかの実施形態では、接地された分離領域を提供するアレイ境界構成を採用することによって、チャネル終端の均一性を改善することができる。これは、画素アレイを囲むＰ−ウェル中に位置するシャロートレンチ分離（ＳＴＩ）領域からなるものとすることができる。Ｎ＋拡散部が、ＳＴＩ領域の内側の境界を形成する。ストップゲートチャネルが、フォトゲートを囲み、Ｎ＋拡散部に沿って位置するとともに任意選択でＮ＋拡散部にわずかに重なる。ストップゲートチャネル、Ｎ＋拡散部、およびＳＴＩウェルは、基板電圧でバイアスされる。

添付の図面を参照しながら、本発明のいくつかの実施形態を説明する例について以下に述べる。

図１Ａは、フォトゲートタイプの３Ｄカメラに関する従来のＣＭＯＳセルの平面図である。図１Ｂは、図１Ａの線Ｂ−Ｂに沿って描かれた垂直断面図である。 図２Ａは、ランダムに誘導される外部の電荷からの感知セルの分離を改善するためのＰ＋ストップチャネルを備えた、図１Ａおよび１Ｂに示すセルの平面図である。図２Ｂは、図２Ａの線Ｂ−Ｂに沿って描かれた垂直断面図である。 ゲート制御および読出回路を示す従来のセルの平面図の概略図である。 図３Ａの線Ｂ−Ｂに沿って描かれた垂直断面図である。 背景光キャンセレーションの実現を含む図３Ａおよび３Ｂのセルの平面図の概略図である。 図１Ａ〜３Ｂに示すようなセルで構築された従来のＣＭＯＳ画素の、拡大されたフォト表現である。 図５に示すフォトゲート構造に対する代替構造の概略平面図である。 図５に示すフォトゲート構造に対する代替構造の概略平面図である。 図５の線Ｃ−Ｃに沿って描かれた垂直断面図である。 図５の線Ｄ−Ｄに沿って描かれた垂直断面図である。 図７Ａは、図５Ａ、６Ａ、および６Ｂに示すフォトゲート構造に対する変形の概略平面図である。図７Ｂは、図５Ａ、６Ａ、および６Ｂに示すフォトゲート構造に対する変形の概略平面図である。図７Ｃは、図５Ａ、６Ａ、および６Ｂに示すフォトゲート構造に対する変形の概略平面図である。 本発明の一実施形態による基本ユニットフォトゲートセルの概略平面図である。 図８Ａの線Ｃ−Ｃに沿って描かれた垂直断面図である。 図８Ａの線Ｂ−Ｂに沿って描かれた垂直断面図である。 いくつかの例におけるＣＭＯＳ製造技術の必要性に適合された、本発明の一実施形態による図８Ａおよび８Ｂの基本セルの変形を示す平面図である。 本発明の一実施形態による図８Ａ〜９の基本ユニットセルに関するゲート制御および読出回路の例を示す平面図の概略図である。 図１０に示す読出回路を表すブロック図要素である。 ゲート制御および読出回路を備え、明確にするために他の従来の特徴が省略された、図８Ａ〜９に示すような２つの基本ユニットセルからなる本発明の一実施形態による第１の基本的な画素構成単位の概略図である。 図１２に示す構成単位で形成された３×３画素アレイを示す、本発明の一実施形態による概略平面図である。 図１１の読出回路を組み込み、それにより第２の基本的な画素構成単位を形成する、本発明の一実施形態による図１２の基本的な構成単位の修正を示す図である。 図１２に示す第１のタイプの画素構成単位３つと、図１４に示す第２の基本的な画素構成単位１つとからなる画素を含む、本発明の一実施形態による画素アレイの概略平面図である。 図１６Ａは、背景電荷キャンセレーション素子を組み込まない、本発明の一実施形態による修正された基本的な画素構成単位の概略平面図である。図１６Ｂは、背景電荷キャンセレーション素子を組み込まない、本発明の一実施形態による修正された基本的な画素構成単位の概略平面図である。 図１６Ａに示す種類の構成単位３つと、図１６Ｂに示す種類の構成単位１つとで構築された、本発明の一実施形態による画素の平面図である。 図１６Ｂに示す種類の構成単位４つで構築された、本発明の一実施形態による代替の画素幾何形状の平面図である。 被写体照射サイクルと、浮遊拡散部の電荷感知積分期間と、背景キャンセレーションとの間の関係を示す、本発明の一実施形態によるタイミング図である。 本発明の一実施形態による能動ストップチャネル構成を示す図である。 図２０Ａの線Ｂ−Ｂに沿って描かれた垂直断面図である。

図面において、複数の図に現れる同一の構造、要素、または部分は、それらが現れる全ての図中で同じ参照符号によって一般に示す。図に示す構成要素および特徴の寸法は、提示を好都合かつ明確にするために一般に選択したものであり、必ずしも一定の縮尺拡大比率で描いたものではない。

平面図の図８Ａ、ならびに断面図８Ｂおよび８Ｃに、本発明の一実施形態によるフォトゲート画素が形成される元になる、１２０で全体が示される基本ユニットセルのアーキテクチャを示す。ユニットセル１２０は、Ｎ⁻埋込チャネルインプラント１２４内に形成された３つのほぼ円形のＮ＋浮遊拡散部１２２ａ、１２２ｂ、および１２２ｃからなる。多結晶シリコン転送ゲート１２６ａ、１２６ｂ、および１２６ｃが、チャネルインプラント１２４上に形成された酸化物層１２８上に位置する（図８Ｂ、８Ｃ）。転送ゲート１２６ａ〜１２６ｃは、それぞれ拡散部１２２ａ〜１２２ｃを囲むリングの形である。浮遊拡散部１２２ａおよび転送ゲート１２６ａ、ならびに浮遊拡散部１２２ｂおよび転送ゲート１２６ｂは、第１および第２の電荷感知素子１３２ａおよび１３２ｂをそれぞれ形成する。浮遊拡散部１２２ｃおよび転送ゲート１２６ｃは、背景照明キャンセレーションを提供する背景電荷排出素子１３２ｃを形成する。

多結晶シリコンフォトゲート１３４もまた、セル１２０の上表面のほぼ全域をカバーする概して平面の連続的な層として、酸化物層１２８上に形成される。概して円形のアパーチャ１３６ａ〜１３６ｃが、電荷感知素子１３２ａおよび１３２ｂならびに背景電荷排出素子１３２ｃに整合する。アパーチャ１３６ａ〜１３６ｃは、好都合な配線アクセスのためにこれらの素子を露出させるように、かつ、チャネル１２４を通した電荷転送のためにほぼ均一な３６０度の電界分布を提供するように、適切な隙間をもたらす。

図８Ｂおよび８Ｃで最もよくわかるように、電荷感知素子１３２ａおよび１３２ｂ、背景電荷排出素子１３２ｃ、ならびにフォトゲート１３４以外の、ユニットセル１２０の各部分の基本構造は、従来のＣＭＯＳ構造のものとすることができる。例えば、必要とされる金属ドレインおよびソース平面および配線（図示せず）と共に、前に言及したＮ⁻インプラント１２４、Ｐ⁻エピタキシャル層１３８、およびＰ＋シリコン基板１４０からなるものとすることができる。あるいは、任意の他の適切な望ましいアーキテクチャを採用してもよい。

図８Ｂおよび８Ｃに関して、電荷感知素子１３２ａおよびフォトゲート１３４の幾何形状のみが図示されているが、電荷感知素子１３２ｂおよび電荷排出素子１３２ｃもほぼ同じであることは理解されるであろう。また、図４と同様に、浮遊拡散部１２２ａおよび１２２ｂは適切な出力回路（図示せず）に接続され、浮遊拡散部１２２ｃはドレインバイアス電位Ｖｄｄに接続されることも理解されるであろう（各図において、排出素子には「Ｄ」の符号も付し、電荷感知素子には「Ａ」および「Ｂ」の符号も付す）。

図９に、１２０’で全体が示される、ユニットセル１２０の変形を示す。製造設備によっては、ほぼ円形のマスキング構造の形成は実際的でなく、多辺アパーチャが好まれる。そのような状況下では、電荷感知素子１３２ａ’および１３２ｂ’ならびに電荷排出素子１３２ｃ’は、フォトゲート１３４’中のアパーチャ１３６ａ’〜１３６ｃ’と共に、例えば八角形とすることができる。しかし、辺数がより少ないかまたは多い他の形状をうまく採用することもできる。他の条件が同じなら、より辺数の多い、すなわちより円形に近い構成は、より均一な電界分布およびより速い電荷転送をもたらす傾向がある。

図１０に、図８Ａ〜８Ｃに関して図示および記述した基本ユニットセル１２０に関する例示的な配線および出力構成を概略的に示す。電荷感知素子１３２ａに対する出力回路１４４ａ、および電荷感知素子１３２ｂに対する出力回路１４４ｂは、図３Ａ、３Ｂ、および４に関して論じたような従来のＣＭＯＳ設計のものとすることができ、基本ユニットセル１２０と共にＩＣチップ上に形成されてよい。図１１に、後続の考察に関連した例示の便宜上、単一ブロック素子１４６に合体させた、出力回路１４４ａおよび１４４ｂを示す。

本発明の一実施形態によれば、ユニットセル１２０（または１２０’）は、必要に応じて結合されて、特定の適用例のための集光能力を提供する。図１２に、２つの基本セル１５２および１５４で構成される基本マルチセル構成単位１５０を示す。セル１５２は、感知素子１５６ａおよび１５６ｂ、ならびに背景電荷排出素子１５６ｃを備える。セル１５５は、感知素子１５８ａおよび１５８ｂ、ならびに背景電荷排出素子１５８ｃを備える。わかるように、構成単位１５０は、単一の連続的なフォトゲート１６０で形成され、アパーチャ１６２が、電荷感知素子および背景電荷排出素子を露出させる。

１つの画素が単一の構成単位１５０で形成されてもよく、あるいは、複数の構成単位１５０が、後述するように結合されて、１つの画素を形成してもよい。各画素は、１４６（図１１）などの出力ドライバ回路に関連付けられることになる。ドライバは、画素アレイと共にオンチップで形成されてもよく、あるいは別個に、例えば別のチップ上に形成されてもよい。

カリフォルニア州マウンテンビューのＳｙｎｏｐｓｙｓ Ｉｎｃ．から入手可能であり、Ｓｙｎｏｐｓｙｓのウェブサイトｈｔｔｐ：／／ｗｗｗ．ｓｙｎｏｐｓｙｓ．ｃｏｍ／ｃｏｎｔａｃｔｕｓ．ｈｔｍｌに詳細に記載されている、Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ（ＴＣＡＤ）モデリングソフトウェアを使用して、シミュレーション研究が実施された。これらの研究は、電荷転送可能性の劣化なしに低い浮遊拡散部キャパシタンスを提供することにおいて、従来の慣行に勝る本発明の改善を示す。結果的な幾何形状を考察することによっても同様に、フィルファクタの改善が裏付けられる。

さらに、これらのシミュレーション研究に基づき、また３．３ｖの最大ゲート励起、０．１８ミクロンのＣＭＯＳ製造技術、および７０Åのゲート酸化物厚さを仮定すると、適切なおおよそのセルコンポーネント寸法は以下の範囲とすることができることが決定された。

フォトゲート穴間隔（チャネル長さ）１．０〜６．０μ（例えば３．０μ）
転送ゲート環状幅：０．３〜１．０μｍ（例えば０．６μｍ）
フォトゲート穴と転送ゲートとの隙間：０．２５〜０．４μ（例えば０．２５μ）
浮遊拡散部の直径：０．６〜１．５μ（例えば０．６μ）
しかし、適切な寸法は、当業者にはすぐに明らかとなるように、適用例、製造技術の進歩、および他の要因に依存し、前述のパラメータは限定とするものではないことを理解されたい。

図１２に示すような複数の２ユニットセル１５０からなる構成単位を結合して、図１３に示すような個々の画素を形成することができる。ここでは、単一の画素１７０が３×３アレイの構成単位で形成され、これらの構成単位のうちの１つを１５０ａに示す。単一の連続的なフォトゲート１７２を画素全体に採用できることに留意されたい。前述のように、アパーチャ１７４がフォトゲート１７２中に設けられて、１７６ａおよび１７６ｂなどの個々の電荷感知素子ならびに１７６ｃなどの背景電荷排出素子を露出させる。前述のように、単一の出力ドライバ（図示せず）をオンチップでまたは別個のユニットの一部として提供することができる。

本発明の別の例示的な実施形態によれば、図１２に関して述べた２つの基本ユニットセルからなる構成単位１５０を修正して、図１４に示す第２のタイプの構成単位１８０を形成することができる。第２の構成単位１８０は、前述のような第１のユニットセル１８２と、第２のユニットセル１８４とからなり、第２のユニットセル１８４中では、背景電荷排出素子が、図１１に示したような出力ドライバ回路１４６で置き換わる。

１つまたは複数の第１のタイプの構成単位を、１つの第２の構成単位と結合して、個々の画素を形成することができる。例として、図１５に、３つの構成単位１５０と１つの構成単位１８０とからなる単一の画素１８８を含む画素アレイの一部１８６を示す。構成単位１５０の第１のインスタンスは、素子１９０ａ〜１９０ｆを含む。構成単位１５０の第２のインスタンスは、素子１９２ａ〜１９２ｆを含み、構成単位１５０の第３のインスタンスは、素子１９６ａ〜１９６ｆを含む。構成単位１８０は、素子１９４ａ〜１９４ｆからなる。

前述の構成と同様、単一の連続的なフォトゲート１９８が、この場合は画素アレイ全体に対して設けられる。

任意選択で、場合によっては、別個の背景電荷キャンセレーション素子は、例えばこの機能が必要とされない場合には、必要ないことがある。しかし、図１６Ａおよび１６Ｂに示すように、上に論じた構成単位原理をなお適用することができる。図１６Ａの２００に示す構成単位は、４つの基本ユニットセル２０２ａ〜２０２ｄ、および連続的な穴あきフォトゲート２０４からなる。同様に、図１６Ｂの２０６に全体を示す構成単位は、３つの基本ユニットセル２０８ａ〜２０８ｃ、出力ドライバ２０８ｄ、および連続的な穴あきフォトゲート２１０からなる。

理解されるであろうが、適用例の集光要件に従って、１つまたは複数の構成単位２００を１つの構成単位２０６と結合することができる。このような構造の例を図１７に示す。ここでは、画素アレイ２１２が画素２１４で構成され、画素２１４は、構成単位２００の３つのインスタンス、および構成単位２０６の１つのインスタンスからなる。任意選択で、実際には、図１８の２１６に示すように、画素は構成単位２０６のみで構成されてもよい。これに関連して、４つの出力ドライバ２１８のうちの１つのみが必要とされることは理解されるであろう。

図１９は、別個の背景電荷排出素子を使用して背景キャンセレーションを提供する、本明細書に述べる本発明のいくつかの実施形態による基本ユニットセルに関する例示的なタイミング図である。線（ａ）は、照射サイクルを示す。線（ｂ）および（ｃ）は、「Ａ」および「Ｂ」浮遊拡散部の積分時間を示し、それぞれの「Ａ」および「Ｂ」転送ゲートの活性化時間によって定義される。線（ｄ）は、電荷排出素子転送ゲートの活性化時間によって定義される背景キャンセレーション期間を示す。理解されるであろうが、図１９に示すタイミングは、背景キャンセレーションなしの動作にも適用可能であり、あるいは、電荷感知素子転送ゲートおよび／またはフォトゲートを使用して背景電荷排出が活性化される実施形態でも適用可能である。

また、例えばその開示全体が参照により本明細書に組み込まれる「３Ｄ ＣＡＭＥＲＡ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＧＡＴＩＮＧ ＴＨＥＲＥＯＦ（３Ｄカメラおよびそのゲーティング方法）」という名称の２００７年１２月１９日に出願された同時係属の国際特許出願ＰＣＴ／ＩＬ２００７／００１５７１に示されるような、他のタイミング構成を採用してもよいことも理解されたい。

本発明のいくつかの実施形態では、画素のアレイは、画素アレイを囲むＰ−ウェル中に位置するシャロートレンチ分離（ＳＴＩ）領域を含む、図２０Ａおよび２０Ｂに示す接地された分離領域によって囲まれる。Ｎ＋拡散部が、ＳＴＩ領域の内側の境界をなし、ストップゲートチャネルが、フォトゲートを囲み、Ｎ＋拡散部に沿って位置するとともに任意選択でＮ＋拡散部にわずかに重なる。ストップゲートチャネル、Ｎ＋拡散部、およびＳＴＩウェルは、基板電圧でバイアスされる。

本発明をその実施形態に関して述べたが、これらの実施形態は、例として提供するものであり、本発明の範囲を限定する意図はない。述べた実施形態は種々の特徴を含むが、これらの特徴の全てが本発明の全ての実施形態で必要とされるわけではない。本発明のいくつかの実施形態は、これらの特徴のいくつか、またはこれらの特徴の可能な組合せのみを利用する。述べた以外の目標を伴う実施形態もまた可能であり、そのような目標に対する本発明の適用も、本発明の範囲内にあるものとする。同様に、述べた実施形態で言及した以外の特徴の種々の組合せを含む本発明の実施形態も、当業者なら思いつくであろう。したがって、後続の特許請求の範囲によって許可される完全な範囲が、本発明に与えられるものとする。

Claims (20)

1. 場面(scene)からの光を受け取って(receiving)記録する(registering)ための感光面(photosurface)であって、
   前記感光面に入射する(incident on)光に応答して電子−正孔の対が生成される第１の半導体領域（124）と、
   前記第１の半導体領域の全てをほぼ(substantially)覆う(overlaying)単一の(single)第１の導電領域(conductive region)（134）と、
   前記第１の半導体領域によって囲まれる複数の第２の半導体領域（122a-c，122a'-c'）と、
   複数の第２の導電領域(126a-c，126a'-c')であって、各第２の導電領域が、対応する、第２の半導体領域の１つを囲み、前記第１の導電領域から電気的に分離され、各第２の導電領域が、開口(136a-c，136a'-c')を有し、前記対応する第２の半導体領域が、完全に、前記開口を埋める(fills)ものと、
   を備え、
   前記第２の導電領域の、それぞれの１つが、前記第１の導電領域に対して正に荷電されたときに、前記第１の半導体領域への入射光によって生成された電子が、それぞれの、第２の半導体領域に収集され、
   前記第１の半導体領域への入射光によって生成された電子が、前記第２の半導体領域に対する、ほぼ全ての方位方向から、それぞれの、第２の半導体領域に移動する、
   感光面。
2. 前記第２の半導体領域が約０．６ミクロンの特性半径範囲(characteristic radial extent)を有する、請求項１に記載の感光面。
3. 前記第２の半導体領域が約０．４ミクロンの特性半径範囲を有する、請求項１に記載の感光面。
4. 前記第２の半導体領域が約０．３ミクロンの特性半径範囲を有する、請求項１に記載の感光面。
5. 最も近い２つの第２の半導体領域間の距離が約９ミクロン以下である、請求項１に記載の感光面。
6. 最も近い２つの第２の半導体領域間の距離が約６ミクロン以下である、請求項１に記載の感光面。
7. 最も近い２つの第２の半導体領域間の距離が約４ミクロン以下である、請求項１に記載の感光面。
8. 前記複数の第２の半導体領域のうちの少なくとも２つが導体によって電気的に接続された、請求項１に記載の感光面。
9. 前記複数の第２の半導体領域に移動する電子の総数に応じた信号を生成するように構成された、前記複数の半導体領域に電気的に接続された回路を備える、請求項８に記載の感光面。
10. 約４０％以上のフィルファクタ(fill factor)を有する、請求項１に記載の感光面。
11. 約５０％以上のフィルファクタを有する、請求項１に記載の感光面。
12. 約６０％以上のフィルファクタを有する、請求項１に記載の感光面。
13. 約７５％以上のフィルファクタを有する、請求項１に記載の感光面。
14. 前記複数の第２の半導体領域が浮遊拡散部(floating diffusion)を備える、請求項１に記載の感光面。
15. 場面を撮像するためのフォトゲートタイプの感光面であって、
    前記感光面に入射する光に応答して電子−正孔の対が生成される感光領域と、
    前記感光領域の上に配置される単一のフォトゲートと、
    複数の電荷収集領域であって、各電荷収集領域が前記感光領域によって囲まれ、その中に、前記感光領域で生成された電荷が、蓄積されるものと、
    前記電荷収集領域の各々に対しての、転送ゲートであって、当該転送ゲートが前記電荷収集領域を完全に囲み、各転送ゲートが開口を有し、それぞれの、電荷収集領域が、前記開口を完全に埋め(fills)、各転送ゲートが、前記感光領域から前記電荷収集領域であって、前記それぞれの転送ゲートの前記開口内の電荷収集領域に電荷を転送するものと、
    を備える感光面。
16. 約４０％以上のフィルファクタを有する、請求項１５に記載の感光面。
17. フォトゲートと、
    前記フォトゲートの基礎をなす構造中のチャネルインプラント(channel implant)と、
    前記チャネルインプラント内に形成された、複数の浮遊拡散部と、
    複数の転送ゲートであって、当該転送ゲートの各々が、完全に、前記浮遊拡散部の、対応する１つを囲み、前記フォトゲートの下（under）に蓄積された電子が、前記チャネルインプラントを通じて、対応する浮遊拡散部に移動することを許容するように動作可能であり、前記フォトゲートが、実質的に連続体であり、前記チャネルインプラントの上（over）に亘って延在し、複数の別個の開口を含み、当該開口の各々が、前記浮遊拡散部の１つ、及び、それに対応する転送ゲートを囲み、前記転送ゲートの各々と、それに対応する開口が、同心円リングとして、又は、多角形状として、整列され（aligned）、各転送ゲートが、内側開口を有し、また、それに伴った、その下（below）に配置され、前記内側開口を完全に埋める（filling）、対応する浮遊拡散部を有するものと、
    を備える、ＣＭＯＳタイプの光検出器セル。
18. 請求項１７に記載のＣＭＯＳタイプの光検出器セルであって、各転送ゲート及び対応する開口が、同心円状リングとして整列され、前記光検出器セルが、複数の別個の同心円状のリングを含む、ＣＭＯＳタイプの光検出器セル。
19. 請求項１７に記載のＣＭＯＳタイプの光検出器セルであって、各転送ゲート及び対応する開口が、８角形リングとして整列され、前記光検出器セルが、複数の別個の同心状の８角形リングを含む、ＣＭＯＳタイプの光検出器セル。
20. 請求項１７に記載のＣＭＯＳタイプの光検出器セルであって、前記転送ゲートの第１のものと、それに対応する浮遊拡散部が、電荷検出要素を形成し、前記転送ゲートの第２のものと、それに対応する浮遊拡散部が、電荷排出要素を形成する、ＣＭＯＳタイプの光検出器セル。

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