CN111435667A - 图像传感器 - Google Patents

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金正生
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Abstract

一种图像传感器，包括：半导体层，其包括第一部分和第二部分，该半导体层具有彼此面对的第一表面和第二表面；器件隔离层，其在半导体层中并限定多个像素；第一栅格图案，其在半导体层的第一部分上的第一表面上；以及遮光图案，其在半导体层的第二部分上的第一表面上。第一栅格图案的顶表面位于第一高度处，遮光图案的顶表面位于第二高度处，第一高度低于第二高度，并且第一高度和第二高度相对于半导体层的第一表面被限定。

Description

图像传感器
相关申请的交叉引用
本申请要求于2019年1月11日在韩国知识产权局提交的韩国专利申请第10-2019-0003842号的优先权，其全部内容以引用方式并入本文中。
技术领域
本发明构思涉及一种图像传感器，并且更具体地涉及一种具有改善的图像质量的图像传感器。
背景技术
图像传感器是将光学图像转换成电信号的半导体器件。图像传感器可以分为电荷耦合器件(CCD)类型和互补金属氧化物半导体(CMOS)类型。CIS(CMOS图像传感器)被理解为对应于CMOS类型图像传感器。CIS通常包括多个二维布置的像素。每个像素包括光电二极管(PD)。光电二极管用于将入射光转换成电信号。
发明内容
本发明构思的实施例提供了一种具有改善的图像质量的图像传感器。
本发明构思的实施例提供了一种图像传感器，其具有：半导体层，包括第一部分和第二部分，该半导体层具有彼此面对的第一表面和第二表面；器件隔离层，在半导体层中并限定多个像素；第一栅格图案，在半导体层的第一部分上的第一表面上；以及遮光图案，在半导体层的第二部分上的第一表面上。第一栅格图案的顶表面位于第一高度处，遮光图案的顶表面位于第二高度处，第一高度低于第二高度，并且第一高度和第二高度相对于半导体层的第一表面被限定。
本发明构思的实施例还提供了一种图像传感器，其具有：半导体层，包括第一部分和围绕第一部分的第二部分；器件隔离层，在半导体层中并限定多个像素；栅格图案，在半导体层的第一部分上，该栅格图案沿器件隔离层延伸并包括第一图案；以及遮光图案，在半导体层的第二部分上。第一图案的厚度小于遮光图案的厚度。第一图案覆盖遮光图案的侧表面。
本发明构思的实施例还提供了一种图像传感器，其具有：半导体层，包括第一部分和第二部分；器件隔离层，在半导体层中并限定多个像素；栅格图案，在半导体层的第一部分上；以及遮光结构，在半导体层的第二部分上。栅格图案的厚度小于遮光结构的厚度。
本发明构思的实施例还提供了一种图像传感器，其具有：半导体层，包括第一部分和第二部分，该半导体层具有彼此面对的第一表面和第二表面；器件隔离层，在半导体层中并限定多个像素；栅格图案，在半导体层的第一部分上的第一表面上，该栅格图案包括第一图案和第一图案上的低折射率图案；遮光图案，在半导体层的第二部分上的第一表面上；以及滤色器，在半导体层的第一部分中的多个像素中的第一像素上。第一图案的厚度小于遮光图案的厚度，并且低折射率图案的折射率小于滤色器的折射率。
附图说明
下文将参考附图描述本发明构思的上述和其他特征。
图1示出了根据本发明构思的实施例的图像传感器的示意性框图。
图2示出了根据本发明构思的实施例的图像传感器的传感器阵列的简化电路图。
图3示出了根据本发明构思的实施例的图像传感器的像素的电路图。
图4示出了根据本发明构思的实施例的图像传感器的平面图。
图5示出了沿图4的线I-I′和II-II′截取的截面图，示出了根据本发明构思的实施例的图像传感器。
图6示出了沿图4的线I-I′和II-II′截取的截面图，示出了根据本发明构思的实施例的图像传感器。
图7示出了沿图4的线I-I′和II-II′截取的截面图，示出了根据本发明构思的实施例的图像传感器。
图8示出了沿图4的线I-I′和II-II′截取的截面图，示出了根据本发明构思的实施例的图像传感器。
图9示出了根据本发明构思的实施例的图像传感器的截面图。
图10示出了根据本发明构思的实施例的图像传感器的平面图。
图11A、图11B、图11C和图11D示出了沿图4的线I-I′和II-II′截取的截面图，示出了根据本发明构思的实施例的制造图像传感器的方法。
具体实施方式
现在将参考附图更全面地描述本发明构思的示例实施例。
应当理解，附图旨在示出在某些示例实施例中使用的方法、结构和/或材料的一般特征，并补充下文提供的书面描述。然而，这些附图不是按比例绘制的，并且可能不会精确地反映任何给定实施例的精确结构或性能特征，并且不应被解释为限定或限制示例实施例所包含的值或属性的范围。例如，为了清楚起见，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在各个附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。另外，应当理解，当第一层或元件在下文中被描述为“设置在”第二层或元件“上”，或者在第二层或元件“上”时，第一层或元件可以直接在第二层或元件上，或者可以在第一层或元件与第二层或元件之间存在中间层或元件。
如在本发明构思的领域中的惯例，可以基于执行所描述的一个或多个功能的块来描述和说明实施例。这些块(本文中可被称为单元或模块等)在物理上由模拟和/或数字电路实现，诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等，并且可以可选地由固件和/或软件驱动。例如，电路可以实施在一个或多个半导体芯片中，或者实施在诸如印刷电路板等的基板支撑件上。构成块的电路可以由专用硬件实现，或者由处理器(例如，一个或多个编程的微处理器和相关电路)实现，或者由执行块的一些功能的专用硬件和执行块的其他功能的处理器的组合实现。在不脱离本发明构思的范围的情况下，实施例的每个块可以在物理上分成两个或更多个交互和离散的块。同样地，在不脱离本发明构思的范围的情况下，实施例的块可以在物理上组合成更复杂的块。
图1示出了根据本发明构思的实施例的图像传感器的示意性框图。图2示出了根据本发明构思的实施例的图像传感器的传感器阵列的简化电路图。
参考图1，根据本发明构思的一些示例实施例的图像传感器包括有源像素传感器(APS)阵列10、行解码器20、行驱动器30、列解码器40、定时发生器50、相关双采样器(CDS)60、模数转换器(ADC)70和输入/输出(I/O)缓冲器80。
如图2中所示，APS阵列10包括光入射在其上的第一部分2和光未入射在其上的第二部分4。第一部分2和第二部分4分别包括二维布置的像素PX1和PX2。第一部分2具有设置在其上的第一像素PX1，第一像素PX1将入射光转换成电信号。第二部分4具有设置在其上的第二像素PX2，第二像素PX2可以输出由光未入射在其上的像素生成的电信号。第一部分2中的第一像素PX1和第二部分4中的第二像素PX2可以由多个驱动信号驱动，诸如从行驱动器30提供的行选择信号Row SEL、复位信号Rx和电荷转移信号Tx。向相关双采样器60提供从APS阵列10生成的电信号。
行驱动器30响应于从行解码器20获得的解码结果向APS阵列10提供用于驱动若干像素的若干驱动信号。在像素以矩阵形状布置的情况下，可以为每一行提供驱动信号。
定时发生器50向行解码器20和列解码器40提供定时信号和控制信号。
相关双采样器60接收从APS阵列10生成的电信号，并对所接收的电信号进行保持和采样。相关双采样器60可以执行双采样操作以对电信号的特定噪声电平和信号电平进行采样，并输出与噪声电平和信号电平之间的差相对应的差电平。
模数转换器70将与从相关双采样器60接收的差电平相对应的模拟信号转换为数字信号，并输出转换的数字信号。
输入/输出缓冲器80对数字信号进行锁存，然后响应于从列解码器40获得的解码结果，将锁存的数字信号顺序地输出给图像信号处理器(未示出)。
图3示出了根据本发明构思的实施例的图像传感器的像素的电路图。
参考图3，第一像素PX1和第二像素PX2包括将入射光转换成电信号的光电转换器件PD，并且还包括读取从光电转换器件PD生成的电信号的读取器件。如图3中所示的读取器件包括传输栅极TG、复位器件RG、驱动器件DG和选择器件SG。传输栅极TG、复位器件RG和选择器件SG的驱动信号(例如，电荷转移信号Tx、复位信号Rx和行选择信号Row SEL)共同连接到同一行中所包括的像素。在下文中，将描述单个光电转换器件PD。
光电转换器件PD生成并累积与外部入射光的量相对应的光电荷。例如，光电转换器件PD可以包括以下项之一：光电二极管、光电晶体管、光电栅(photogate)、钉扎光电二极管(PPD)及其组合。光电转换器件PD连接到传输栅极TG。传输栅极TG将累积的电荷传输到浮动扩散区域FD。
浮动扩散区域FD接收在光电转换器件PD中生成的累积电荷。浮动扩散区域FD可以具有寄生电容，并因此可以累积地存储电荷。浮动扩散区域FD可以与驱动器件DG电连接并且可以控制驱动器件DG。
传输栅极TG将电荷从光电转换器件PD传输到浮动扩散区域FD。传输栅极TG可以由一个器件组成，并且可以响应于电荷转移信号Tx而被控制。
复位器件RG周期性地复位浮动扩散区域FD，并且可以响应于复位信号Rx而被控制。复位器件RG包括连接到浮动扩散区域FD的源极和连接到电源电压VDD的漏极。当复位信号Rx使复位器件RG导通时，向浮动扩散区域FD提供与复位器件RG的漏极连接的电源电压VDD。
与恒定电流源(未示出)组合的驱动器件DG用作源极跟随器放大器，将接收在光电转换器件PD中累积的光电荷的浮动扩散区域FD的电位的变化进行放大。驱动器件DG将放大的电位输出到输出线Vout。
选择器件SG用于选择要读出的每一行像素。选择器件SG可以由行选择信号RowSEL驱动，并且当导通时，向驱动器件DG的漏极传输与选择器件SG的漏极连接的电源电压VDD。
图4示出了根据本发明构思的实施例的图像传感器的平面图。图5示出了沿图4的线I-I′和II-II′截取的截面图，示出了根据本发明构思的实施例的图像传感器。
参考图4和图5，半导体层100包括第一部分2、第二部分4和第三部分6。第二部分4可以位于半导体层100的第一部分2周围，并且第三部分6可以位于半导体层100的第二部分4周围。例如，第一部分2是光接收区域，第二部分4是遮光区域，第三部分6是输入/输出区域。半导体层100可以是例如硅半导体层、锗半导体层、硅锗半导体层、II-VI族化合物半导体层、III-V族化合物半导体层或绝缘体上硅(SOI)半导体层。半导体层100具有第一表面1a和第二表面1b。第一表面1a和第二表面1b可以彼此面对。
第一器件隔离层DTI1设置在半导体层100的第一部分2和第二部分4中。第一器件隔离层DTI1可以穿透半导体层100。例如，第一器件隔离层DTI1可以具有与半导体层100的第一表面1a共面的第一表面，并且还可以具有与第一器件隔离层DTI1的第一表面相对且与半导体层100的第二表面1b共面的第二表面。第一器件隔离层DTI1可以与下文中将描述的布线结构200中包括的层间介电层201和201a中的最下面的层间介电层201a接触。第一器件隔离层DTI1限定半导体层100的第一像素PX1和第二像素PX2。第一像素PX1设置在半导体层100的第一部分2中，第二像素PX2设置在半导体层100的第二部分4中。第一器件隔离层DTIl可以包括例如氧化硅层、氮化硅层、诸如AlO2或HfO2的介电层、诸如多晶硅的半导体材料和诸如钨、铜或铝的金属材料中的一种或多种。
保护隔离层SL设置在半导体层100的第三部分6中。保护隔离层SL可以穿透半导体层100。例如，保护隔离层SL可以具有与半导体层100的第一表面1a共面的第一表面，并且还可以具有与保护隔离层SL的第一表面相对且与半导体层100的第二表面1b共面的第二表面。保护隔离层SL可以与下文中将描述的布线介电层209接触。保护隔离层SL在半导体层100的第三部分6中限定通孔区域TVR。保护隔离层SL可以具有多边形或圆环形状。备选地，保护隔离层SL可以具有多边形或圆形栅格结构。保护隔离层SL可以包括氮化硅层、氧化钽层和氧化铪层中的一种或多种。
光电转换器件PD设置在半导体层100的第一像素PX1和第二像素PX2中。光电转换器件PD可以在第一方向X和与第一方向X相交的第二方向Y上间隔开地布置。在半导体层100的第一部分2中的光电转换器件PD可以单独地接收入射在半导体层100的第二表面1b上的光。光电转换器件PD可以包括例如n型杂质。
布线结构200设置在半导体层100的第一表面1a上。布线结构200包括层间介电层201和201a、第一连接线203、第二连接线205、通孔207、传输栅极TG和布线介电层209。层间介电层201和201a顺序地堆叠在半导体层100的第一表面1a上。层间介电层201和201a可以包括例如氧化硅层或氮化硅层。第一连接线203和第二连接线205可以分别设置在层间介电层201和201a中。第一连接线203设置在半导体层100的第一部分2和第二部分4上。第二连接线205设置在半导体层100的第三部分6上。第二连接线205中比任何其他第二连接线205更靠近半导体层100的一个第二连接线设置在布线介电层209上。例如，第一连接线203和第二连接线205可以包括金属材料，诸如铜或钨。通孔207设置在半导体层100的第三部分6上。通孔207可以设置在层间介电层201和201a中。通孔207可以将第二连接线205彼此连接。虽然未示出，但是诸如通孔207的通孔也可以设置在半导体层100的第一部分2和第二部分4上。通孔207可以包括金属材料，诸如铜或钨。
传输栅极TG设置在半导体层100的第一表面1a上。传输栅极TG设置在半导体层100的第一部分2和第二部分4上。传输栅极TG可以布置成对应于第一像素PX1和第二像素PX2的光电转换器件PD。传输栅极TG被最靠近半导体层100的第一表面1a的最下层间介电层201a覆盖。布线介电层209介于最下层间介电层201a与半导体层100的第三部分6上的第一表面1a之间。布线介电层209覆盖半导体层100的第三部分6上的第一表面1a。布线介电层209可以包括例如氧化硅层、氮化硅层、氮氧化硅层或热氧化物层。在其他实施例中，未设置布线介电层209。在这样的其他实施例中，层间介电层201可以设置在半导体层100的第一表面1a和与半导体层100的第一表面1a相邻的第二连接线205之间。
抗反射层300设置在半导体层100的第二表面1b上。抗反射层300设置在半导体层100的第一部分2、第二部分4和第三部分6上。半导体层100的第三部分6上的抗反射层300使半导体层100与下文中将描述的焊盘520电绝缘。抗反射层300可以包括例如氧化硅层、氮化硅层、氮氧化硅层或诸如氧化铪层和氧化铝层的高k介电层。
栅格图案400设置在抗反射层300上。例如，栅格图案400可以设置在半导体层100的第一部分2上的第二表面1b上。栅格图案400可以与第一器件隔离层DTI1重叠并且沿第一器件隔离层DTI1延伸。栅格图案400包括第一段P1和第二段P2。第一段P1在第一方向X上延伸并且在第二方向Y上彼此间隔开。第二段P2在第二方向Y上延伸并且在第一方向X上彼此间隔开。第一段P1和第二段P2连接到下文中将描述的遮光图案410。栅格图案400可以具有多边形栅格结构。
栅格图案400使设置在半导体层100的第一像素PX1中的光电转换器件PD暴露出来。栅格图案400可以由多个层组成。栅格图案400可以包括顺序地堆叠在抗反射层300上的第一栅格图案401(下文中可以被称为第一图案401)和第二栅格图案403(下文中可以被称为第二图案403)。第一图案401可以包括导电材料。例如，第一图案401可以包括金属和导电金属氮化物中的一种或多种。第一图案401可以包括例如钛(Ti)、氮化钛(TiN)、钨(W)、铝(Al)和铜(Cu)中的一种或多种。第一图案401可以具有约
Figure BDA0002265978150000081
至约
Figure BDA0002265978150000082
的第一厚度T1。第二图案403设置在第一图案401上。第二图案403可以包括有机材料。第二图案403可以包括折射率小于下文中将描述的滤色器530的折射率的材料。第二图案403可以包括折射率等于或小于约1.4的低折射材料。第二图案403可以具有大于第一图案401的第一厚度T1的厚度。
遮光图案410设置在抗反射层300上。例如，遮光图案410可以放置在半导体层100的第二部分4上的第二表面1b上。遮光图案410可以完全覆盖半导体层100的第二部分4。例如，遮光图案410可以覆盖设置在半导体层100的第二像素PX2中的光电转换器件PD。栅格图案400可以覆盖遮光图案410的侧表面411。在某些实施例中，栅格图案400的第一图案401可以覆盖遮光图案410的侧表面411并且与遮光图案410接触。栅格图案400可以覆盖遮光图案410的侧表面411以及顶表面410a的相邻部分。例如，栅格图案400可以从半导体层100的第一部分2上延伸到第二部分4上。在其他实施例中，栅格图案400可以覆盖遮光图案410的侧表面411的一部分并且使遮光图案410的顶表面410a暴露出来。
遮光图案410可以由单层组成。遮光图案410可以具有约
Figure BDA0002265978150000091
至约
Figure BDA0002265978150000092
的第二厚度T2。遮光图案410的第二厚度T2可以大于第一图案401的第一厚度T1(T2＞T1)。遮光图案410的顶表面410a可以位于第一高度，该第一高度高于第一图案401的顶表面401a的第二高度。第一高度和第二高度是距半导体层100的第二表面1b的相应距离，或者换句话说，第一高度和第二高度相对于半导体层100的第二表面1b被限定或取得。例如，第一图案401的顶表面与半导体层100的第二表面1b之间的距离小于遮光图案410的顶表面410a与半导体层100的第二表面1b之间的距离。例如，遮光图案410可以包括金属材料，诸如钨(W)。
通孔510设置在半导体层100的第三部分6中。例如，每个通孔510可以设置在半导体层100的通孔区域TVR中。作为另一示例，多个通孔510可以设置在半导体层100的通孔区域TVR中。通孔510可以穿透半导体层100、抗反射层300和布线介电层209并且与布线结构200的第二连接线205连接。在半导体层100的第三部分6上设置焊盘520。例如，焊盘520可以设置在抗反射层300上，抗反射层300置于半导体层100的第三部分6上的第二表面1b上。焊盘520可以彼此电绝缘。焊盘520可以设置在通孔510上并连接到通孔510。每个通孔510和焊盘520中与其叠置的一个对应焊盘可以整体地组合成单个主体。
在某些实施例中，焊盘520中的至少一个可以连接到遮光图案410。例如，如图4中所示，在一些实施例中，焊盘520中的至少一个可以在连接焊盘521处沿第一方向X延伸，以与遮光图案410物理连接和/或电连接。因此，焊盘520中的至少一个可以通过遮光图案410与栅格图案400物理连接和/或电连接。与焊盘520中的至少一个连接的栅格图案400可以通过通孔510连接到第二连接线205。在其他实施例中，焊盘520可以与遮光图案410和栅格图案400物理地和/或电气地间隔开。在这样的其他实施例中，焊盘520未与遮光图案410物理连接和/或电连接。连接到栅格图案400的遮光图案410可以通过设置在半导体层100的第二部分4中的通孔(未示出)电连接到布线结构200的第二连接线205和/或设置在半导体层100的第二部分4上的布线结构200的第一连接线203。
栅格图案400可以用作外部引入的静电荷从有源像素传感器阵列10排出的路径。例如，静电荷可以通过栅格图案400、遮光图案410、至少一个焊盘520和连接到该至少一个焊盘520的通孔510而释放到第二连接线205。作为另一示例，静电荷可以通过栅格图案400、遮光图案410和通孔(未示出)而释放到第一连接线203和/或第二连接线205。在这种情况下，可以向第一连接线203和/或第二连接线205施加地电压或负电压。
根据本发明构思的一些示例实施例，栅格图案400可以具有与遮光图案410的堆叠结构不同的堆叠结构。栅格图案400的第一图案401可以包括比遮光图案410薄的金属材料，并因此可以使光吸收最小化，同时用作静电荷被排出的路径。栅格图案400的第二图案403可以包括低折射材料，并因此可以折射邻近滤色器530的边缘入射的光并且允许相关像素接收折射的光。因此，可以提供具有降低的串扰和提高的发光效率的图像传感器。
滤色器530设置在半导体层100的第一部分2上。例如，滤色器530可以设置在半导体层100的第二表面1b上并且布置成对应于第一像素PX1中的光电转换器件PD。滤色器530可以覆盖栅格图案400和抗反射层300。滤色器530可以包括折射率等于或大于约1.5的高折射材料。
滤色层540设置在半导体层100的第二部分4上。例如，滤色层540可以设置在半导体层100的第二表面1b上并且可以覆盖第二像素PX2中的光电转换器件PD。滤色层540可以覆盖抗反射层300。焊盘520由滤色器530和滤色层540暴露出来。微透镜MR设置在滤色器530上。微透镜MR可以设置成对应于第一像素PX1中的光电转换器件PD。滤色层540和焊盘520由微透镜MR暴露出来。
图6示出了沿图4的线I-I′和II-II′截取的截面图，示出了根据本发明构思的实施例的图像传感器。为简洁起见，在下文中可以省略图6中与图5中相同的特征的描述。在下文中提供的描述将针对图6中与关于图5描述的特征不同的特征。
参考图6，屏蔽结构410A设置在半导体层100的第二部分4上。例如，屏蔽结构410A设置在半导体层100的第二部分4上的第二表面1b上。屏蔽结构410A覆盖设置在第二像素PX2中的光电转换器件PD。屏蔽结构410A包括顺序地堆叠在抗反射层300上的遮光图案410、第一图案401和第二图案403。设置在第一部分2上的第一图案401可以延伸到半导体层100的第二部分4上。第一图案401覆盖遮光图案410的侧表面411和顶表面410a。第一图案401可以与遮光图案410接触并连接到遮光图案410。在半导体层100的第二部分4上，设置在第一图案401上的第二图案403可以沿着半导体层100的第二部分4上的第一图案401延伸。第二图案403覆盖设置在半导体层100的第二部分4上的第一图案401的侧表面和顶表面。例如，栅格图案400可以具有小于屏蔽结构410A的第四厚度T4的第三厚度T3(T3＜T4)。栅格图案400可以具有处于比屏蔽结构410A的顶表面低的高度处的顶表面，该高度是距半导体层100的第二表面1b的距离。焊盘520由屏蔽结构410A、滤色层540和微透镜MR暴露出来。每个焊盘520可以具有小于栅格图案400的第三厚度T3并且小于屏蔽结构410A的第四厚度T4的第五厚度T5(T5＜T3，T5＜T4)。焊盘520的第五厚度T5可以与遮光图案410的第二厚度T2基本相同。
图7示出了沿图4的线I-I′和II-II′截取的截面图，示出了根据本发明构思的实施例的图像传感器。为简洁起见，在下文中可以省略图7中与图5中相同的特征的描述。在下文中提供的描述将针对图7中与关于图5描述的特征不同的特征。
参考图7，第一器件隔离层DTI1在半导体层100中从第二表面1b朝向第一表面1a延伸。第一器件隔离层DTI1与布线结构200的最下层间介电层201a间隔开。例如，第一器件隔离层DTI1的第一表面(即，如图7所示的下表面)与半导体层100的第一表面1a不共面，并且第一器件隔离层DTI1的第二表面(即，如图7所示的上表面)与半导体层100的第二表面1b共面。第一器件隔离层DTI1的第一表面位于半导体层100的第一表面1a和第二表面1b之间的高度处。
图8示出了沿图4的线I-I′和II-II′截取的截面图，示出了根据本发明构思的实施例的图像传感器。为简洁起见，在下文中可以省略图8中与图5中相同的特征的描述。在下文中提供的描述将针对图8中与关于图5描述的特征不同的特征。
参考图8，第一光电转换器件PD1和第二光电转换器件PD2设置在第一像素PX1和第二像素PX2中的每一个中。例如，一对第一光电转换器件PD1和第二光电转换器件PD2设置在第一像素PX1和第二像素PX2中的每一个中。第二器件隔离层DTI2可以设置在第一像素PX1和第二像素PX2中的每一个中。第二器件隔离层DTI2可以设置在第一像素PX1和第二像素PX2中的每一个中的一对第一光电转换器件PD1和第二光电转换器件PD2之间，使该对第一光电转换器件PD1和第二光电转换器件PD2彼此物理地分离。在某些实施例中，虽然未示出，但是第二器件隔离层DTI2连接到第一器件隔离层DTI1。在其他实施例中，第二器件隔离层DTI2不连接到第一器件隔离层DTI1。第二器件隔离层DTI2从半导体层100的第二表面1b朝向第一表面1a延伸。第二器件隔离层DTI2与半导体层100的第二表面1b接触并与半导体层100的第一表面1a间隔开。例如，第二器件隔离层DTI2具有位于半导体层100的第一表面1a和第二表面1b之间的高度处的第一表面(即，如图8所示的下表面)。第二器件隔离层DTI2具有与半导体层100的第二表面1b共面的第二表面(即，如图8所示的上表面)。第二器件隔离层DTI2可以包括例如氧化硅层、氮化硅层和诸如AlO2或HfO2的介电层中的一种或多种。
图9示出了根据本发明构思的实施例的图像传感器的截面图。
参考图9，半导体层100在其中设置有一对第一浮动扩散区域FD1和第二浮动扩散区域FD2。例如，该对第一浮动扩散区域FD1和第二浮动扩散区域FD2设置在半导体层100的第一像素和第二像素(参见图5的PX1和PX2)中的每一个中。第一浮动扩散区域FD1和第二浮动扩散区域FD2可以设置成与半导体层100的第一表面1a相邻。第二浮动扩散区域FD2在传输栅极TG的一侧设置在半导体层100中。例如，不同于图5的传输栅极TG，图9的传输栅极TG具有掩埋在半导体层100中的部分。贯通电极结构TES设置在半导体层100中。虽然未示出，但是贯通电极结构TES可以穿透第一器件隔离层(参见图5的DTI1)的一部分。每个贯通电极结构TES可以设置成对应于第一像素PX1和第二像素PX2之一。每个贯通电极结构TES包括贯通电极701和贯通介电图案703。贯通介电图案703可以围绕贯通电极701的侧壁。贯通介电图案703可以包括例如氧化硅、氮化硅和氮氧化硅中的一种或多种。贯通电极701可以包括例如n型掺杂多晶硅或p型掺杂多晶硅。
掩埋介电图案705设置在每个贯通电极结构TES与半导体层100的第一表面1a之间。掩埋介电图案705具有与半导体层100的第一表面1a共面的一个表面(即，如图9所示的下表面)。掩埋介电图案705可以包括例如氧化硅层、氮化硅层和氮氧化硅层中的一种或多种。
布线结构200设置在半导体层100的第一表面1a上。布线结构200包括多个层间介电层201、连接线210、第一连接通孔211和第二连接通孔213。第一连接通孔211连接到第一浮动扩散区域FD1，穿透至少一个层间介电层201。第二连接通孔213连接到贯通电极结构TES的贯通电极701，穿透掩埋介电图案705和至少一个层间介电层201。连接线210可以设置在至少一个层间介电层201上，并且将第一连接通孔211和第二连接通孔213彼此连接。连接线210、第一连接通孔211和第二连接通孔213可以包括例如金属(例如，钨、铜或铝)和金属氮化物(例如，氮化钽、氮化钛或氮化钨)中的一种或多种。
栅格图案400设置在半导体层100的第二表面1b上。栅格图案400可以放置在第一器件隔离层(参见图5的DTI1)和贯通电极结构TES上。栅格图案400可以连接到遮光图案(参见图5的410)。介电层709设置在滤色器530上。介电层709可以覆盖滤色器530的顶表面。介电层709可以包括例如氧化硅层、氮化硅层或氮氧化硅层。
接触插塞结构710设置在贯通电极结构TES上。接触插塞结构710穿透抗反射层300、栅格图案400、滤色器530和介电层709。接触插塞结构710连接到贯通电极结构TES。每个接触插塞结构710包括接触插塞713和间隔件711。接触插塞713穿透抗反射层300、栅格图案400、滤色器530和介电层709。间隔件711可以包围接触插塞713的侧壁。例如，接触插塞713可以包括金属材料，诸如钨。例如，间隔件711可以包括介电材料，诸如氧化硅层或氮化硅层。
底部电极720可以设置在介电层709上。底部电极720可以设置成对应于光电转换器件PD。底部电极720彼此间隔开。接触插塞结构710可以设置成对应于底部电极720，并且电连接到底部电极720。底部电极720可以包括透明导电材料。例如，底部电极720可以包括ITO(氧化铟锡)、IZO(氧化铟锌)、ZnO(氧化锌)和有机透明导电材料中的一种或多种。
光电转换层PDL设置在底部电极720上。例如，光电转换层PDL可以包括有机光电转换层。有机光电转换层可以包括p型有机半导体材料和n型有机半导体材料，p型和n型半导体材料可以形成p-n结。例如，有机光电转换层PDL可以包括量子点或硫族化物。
顶部电极730设置在光电转换层PDL上。顶部电极730可以包括透明导电材料。例如，顶部电极730可以包括ITO(氧化铟锡)、IZO(氧化铟锌)、ZnO(氧化锌)和有机透明导电材料中的一种或多种。
覆盖层740设置在顶部电极730上。覆盖层740可以包括介电材料。例如，覆盖层740可以包括氧化铝、氧化硅、氮化硅和氮氧化硅中的一种或多种。
微透镜MR设置在覆盖层740上。
图10示出了根据本发明构思的实施例的图像传感器的平面图。
参考图10，栅格图案400包括外部段UP、第一段P1和第二段P2。外部段UP包括一对第三段P3和一对第四段P4。该对第三段P3在第二方向Y上延伸并且在第一方向X上彼此间隔开。该对第四段P4在第一方向X上延伸并且在第二方向Y上彼此间隔开。该对第三段P3的端部与该对第四段P4的端部连接。因此，外部段UP可以具有矩形环状。第一段P1和第二段P2设置在外部段UP内部。第一段P1在第一方向X上延伸并且在第二方向Y上彼此间隔开。第二段P2在第二方向Y上延伸并且在第一方向X上彼此间隔开。第一段P1和第二段P2可以连接到外部段UP。遮光图案410围绕栅格图案400的外部段UP的外侧壁。
图11A至图11D示出了沿图4的线I-I′和II-II′截取的截面图，示出了根据本发明构思的实施例的制造图像传感器的方法。
参考图11A，提供半导体层100。半导体层100具有彼此面对的第一表面1a和第二表面1b。半导体层100包括第一部分2、第二部分4和第三部分6。光电转换器件PD形成在半导体层100的第一部分2和第二部分4中。可以通过执行离子注入工艺形成光电转换器件PD，其中通过第一表面1a将杂质注入到半导体层100中。例如，可以通过注入n型杂质来形成光电转换器件PD。
在半导体层100的第一表面1a上形成布线结构200。布线结构200包括传输栅极TG、层间介电层201和201a、第一连接线203、第二连接线205、通孔207和布线介电层209。传输栅极TG形成在半导体层100的第一部分2和第二部分4上的第一表面1a上。布线介电层209形成在半导体层100的第三部分6上的第一表面1a上。层间介电层201和201a顺序地形成在半导体层100的第一表面1a上。层间介电层201和201a中最下面的一个层间介电层201a覆盖传输栅极TG和布线介电层209。第一连接线203和第二连接线205设置在层间介电层201和201a中。第一连接线203设置在半导体层100的第一部分2和第二部分4上。第二连接线205设置在半导体层100的第三部分6上。第一连接线203和第二连接线205被层间介电层201和201a覆盖。通孔207形成在层间介电层201和201a中。通孔207设置在半导体层100的第三部分6上。通孔207可以将第二连接线205彼此连接。
在半导体层100的第一部分2和第二部分4中形成第一器件隔离层DTI1。可以通过蚀刻半导体层100以形成第一沟槽TH1并用介电材料和/或导电材料填充第一沟槽TH1来形成第一器件隔离层DTI1。例如，如图所示，可以通过蚀刻半导体层100的第二表面1b来形成第一沟槽TH1。作为另一示例，可以通过在形成布线结构200之前蚀刻半导体层100的第一表面1a来形成第一沟槽TH1。第一器件隔离层DTI1可以在半导体层100的第一部分2和第二部分4中限定第一像素PX1和第二像素PX2。第一像素PX1设置在半导体层100的第一部分2中，并且第二像素PX2可以设置在半导体层100的第二部分4中。光电转换器件PD设置在第一像素PX1和第二像素PX2中。
参考11B，在半导体层100的第三部分6中形成保护隔离层SL。可以通过在半导体层100的第三部分6中形成第二沟槽TH2并用介电材料填充第二沟槽TH2来形成保护隔离层SL。在某些实施例中，第二沟槽TH2可以形成为穿透半导体层100的第三部分6。保护隔离层SL可以在半导体层100的第三部分6中限定通孔区域TVR。
在半导体层100的第二表面1b上形成抗反射层300。抗反射层300覆盖半导体层100的第二表面1b、第一器件隔离层DTI1的第二表面(即，如图11B所示的上表面)和保护隔离层SL的第二表面(即，如图11B所示的上表面)，这些表面暴露在半导体层100的第二表面1b上。尽管未示出，但是抗反射层300可以填充第二沟槽TH2。在半导体层100的第三部分6中形成孔洞VH。例如，在半导体层100的通孔区域TVR中形成孔洞VH。孔洞VH可以暴露第二连接线205中的一个或多个，穿透抗反射层300、半导体层100和布线介电层209。
在半导体层100的第二表面1b上形成遮光层601。遮光层601形成在半导体层100的第一部分2、第二部分4和第三部分6上。遮光层601填充孔洞VH并覆盖抗反射层300的顶表面。遮光层601可以形成为具有约
Figure BDA0002265978150000161
至约
Figure BDA0002265978150000162
的厚度。遮光层601可以包括金属材料，例如钨(W)。在遮光层601上形成第一掩模图案603。第一掩模图案603形成在半导体层100的第二部分4和第三部分6上。例如，第一掩模图案603使形成在半导体层100的第一部分2上的遮光层601暴露出来，并且还使形成在半导体层100的第三部分6上的遮光层601的部分暴露出来。第一掩模图案603可以包括例如光致抗蚀剂材料。
参考图11C，执行蚀刻工艺，其中第一掩模图案603用作蚀刻掩模以蚀刻遮光层601。因此，在半导体层100的第二部分4上形成遮光图案410，并且在半导体层100的第三部分6上/中形成焊盘520和通孔510。遮光图案410使形成在半导体层100的第一部分2上的抗反射层300的顶表面暴露出来。遮光图案410覆盖形成在半导体层100的第二部分4上的抗反射层300的顶表面。通孔510形成在孔洞VH中，并且焊盘520形成在通孔510上。例如，焊盘520可以形成为彼此间隔开，并且焊盘520中的至少一个可以连接到遮光图案410。作为另一示例，焊盘520可以形成为彼此间隔开，并且焊盘520可以不连接到遮光图案410。蚀刻工艺可以是干蚀刻工艺。在蚀刻工艺之后，去除剩余的第一掩模图案603。可以通过执行灰化工艺或剥离工艺来去除第一掩模图案603。
在半导体层100的第二表面1b上形成薄膜层605。薄膜层605覆盖形成在半导体层100的第一部分2上的抗反射层300的顶表面、形成在半导体层100的第二部分4上的遮光图案410的顶表面和侧表面、以及形成在半导体层100的第三部分6上的焊盘520的顶表面和侧表面。薄膜层605可以形成为具有小于遮光图案410的厚度的厚度。薄膜层605可以形成为具有例如约
Figure BDA0002265978150000171
至约
Figure BDA0002265978150000172
的厚度。薄膜层605可以包括例如钛(Ti)、氮化钛(TiN)、钨(W)、铝(A1)和铜(Cu)中的一种或多种。在薄膜层605上形成低折射层607。低折射层607覆盖薄膜层605的顶表面和侧表面。低折射层607可以包括折射率等于或小于约1.4的低折射材料。
在低折射层607上形成第二掩模图案609。第二掩模图案609形成在半导体层100的第一部分2和第二部分4上。第二掩模图案609形成为与形成在半导体层100的第一部分2中的第一器件隔离层DTI1重叠。第二掩模图案609沿着形成在半导体层100的第一部分2中的第一器件隔离层DTI1形成。例如，第二掩模图案609可以使形成在半导体层100的第一部分2上的低折射层607的一部分、形成在半导体层100的第二部分4上的低折射层607的一部分、以及形成在半导体层100的第三部分6上的整个低折射层607暴露出来。作为另一示例，第二掩模图案609可以使形成在半导体层100的第一部分2上的低折射层607的一部分、以及形成在半导体层100的第三部分6上的整个低折射层607暴露出来。在这种情况下，第二掩模图案609可以覆盖形成在半导体层100的第二部分4上的低折射层607的整个顶表面。第二掩模图案609可以包括例如光致抗蚀剂材料。
参考图11D，执行蚀刻工艺，其中第二掩模图案609用作蚀刻掩模以蚀刻低折射层607和薄膜层605。因此，在半导体层100的第一部分2上形成栅格图案400。栅格图案400形成为与形成在半导体层100的第一部分2中的第一器件隔离层DTI1重叠。栅格图案400使形成在第一像素PX1中的光电转换器件PD暴露出来。栅格图案400可以覆盖遮光图案410的顶表面的一部分和侧表面，遮光图案410的侧表面和顶表面与半导体层100的第一部分2相邻。栅格图案400包括第一图案401和第二图案403。第一图案401由图案化的薄膜层605形成，第二图案403由图案化的低折射层607形成。第一图案401可以覆盖遮光图案410的顶表面的一部分和侧表面。焊盘520的顶表面由栅格图案400暴露出来。蚀刻工艺可以是干蚀刻工艺。在蚀刻工艺之后，可以去除剩余的第二掩模图案609。通过执行灰化工艺或剥离工艺来去除第二掩模图案609。
返回参考图5，在半导体层100的第二表面1b上形成滤色器530。滤色器530可以形成为对应于形成在第一像素PX1中的光电转换器件PD。在半导体层100的第二表面1b上形成滤色层540。滤色层540可以形成在半导体层100的第二部分4上，覆盖遮光图案410。滤色器530和滤色层540使形成在半导体层100的第三部分6上的焊盘520暴露出来。在滤色器530上形成微透镜MR。
根据本发明构思的示例实施例，栅格图案可以形成为具有与遮光图案的堆叠结构不同的堆叠结构。栅格图案可以包括第一图案，该第一图案包括金属材料并且比遮光图案薄，因此，第一图案可以使光吸收最小化，同时用作静电荷被排出的路径。栅格图案可以包括由低折射材料形成的第二图案，因此第二图案可以折射邻近滤色器边缘入射的光并允许相关像素接收折射光。因此，可以提供具有降低的串扰和提高的发光效率的图像传感器。
尽管已经结合附图中示出的一些示例实施例描述了本发明构思，但是本领域技术人员应理解，在不脱离本发明构思的技术精神和特征的情况下，可以进行各种改变和修改。对于本领域技术人员显然的是，在不脱离本发明构思的范围和精神的情况下，可以对所公开的实施例进行各种替换、修改和改变。

Claims (20)

1.一种图像传感器，包括：
半导体层，包括第一部分和第二部分，所述半导体层具有彼此面对的第一表面和第二表面；
器件隔离层，在所述半导体层中并限定多个像素；
第一栅格图案，在所述半导体层的第一部分上的第一表面上；以及
遮光图案，在所述半导体层的第二部分上的第一表面上，
其中所述第一栅格图案的顶表面位于第一高度处，所述遮光图案的顶表面位于第二高度处，所述第一高度低于所述第二高度，并且所述第一高度和所述第二高度相对于所述半导体层的第一表面被限定。
2.根据权利要求1所述的图像传感器，其中所述第一栅格图案的厚度小于所述遮光图案的厚度。
3.根据权利要求1所述的图像传感器，还包括：在所述第一栅格图案上的第二栅格图案，
其中所述第一栅格图案包括金属和金属氮化物中的一种或多种，并且其中所述第二栅格图案包括低折射材料。
4.根据权利要求1所述的图像传感器，其中所述第一栅格图案在所述第二部分上延伸以覆盖所述遮光图案的侧表面并使所述遮光图案的顶表面暴露出来。
5.根据权利要求1所述的图像传感器，其中所述第一栅格图案在所述第二部分上延伸以覆盖所述遮光图案的侧表面和顶表面。
6.根据权利要求1所述的图像传感器，还包括：在所述第一栅格图案上的第二栅格图案，
其中所述第一栅格图案的侧表面与所述第二栅格图案的侧表面对齐。
7.根据权利要求1所述的图像传感器，其中所述第一栅格图案设置在所述半导体层的第一部分中所设置的所述器件隔离层上。
8.根据权利要求1所述的图像传感器，其中所述像素包括：
所述半导体层的第一部分中的多个第一像素；以及
所述半导体层的第二部分中的多个第二像素，
所述图像传感器还包括所述第一像素中的多个第一光电转换器件和所述第二像素中的多个第二光电转换器件，
其中所述第一栅格图案被配置成使所述第一光电转换器件暴露出来，并且所述遮光图案覆盖所述第二光电转换器件。
9.根据权利要求1所述的图像传感器，其中所述像素包括：
所述半导体层的第一部分中的多个第一像素；以及
所述半导体层的第二部分中的多个第二像素，
所述图像传感器还包括：
所述第一像素中的各对第一光电转换器件和所述第二像素中的各对第二光电转换器件，以及
微透镜，位于所述半导体层的第一表面上并覆盖所述各对第一光电转换器件。
10.根据权利要求1所述的图像传感器，其中所述半导体层还包括第三部分，
所述图像传感器还包括：在所述半导体层的第三部分上的第一表面上的焊盘，并且所述第一栅格图案通过所述遮光图案连接到所述焊盘。
11.根据权利要求1所述的图像传感器，其中所述器件隔离层穿透所述半导体层并接触所述半导体层的第一表面和第二表面。
12.根据权利要求1所述的图像传感器，其中所述器件隔离层与所述半导体层的第一表面接触并且与所述半导体层的第二表面间隔开。
13.根据权利要求1所述的图像传感器，其中所述第一栅格图案的材料与所述遮光图案的材料不同。
14.根据权利要求1所述的图像传感器，其中所述像素包括所述半导体层的第一部分中的第一像素和所述半导体层的第二部分中的第二像素，
所述图像传感器还包括：
所述第一像素上的多个滤色器；
所述第二部分上的滤色层；以及
所述滤色器上的多个微透镜，
其中所述微透镜使所述滤色层暴露出来。
15.一种图像传感器，包括：
半导体层，包括第一部分和围绕所述第一部分的第二部分；
器件隔离层，在所述半导体层中并限定多个像素；
栅格图案，在所述半导体层的第一部分上，所述栅格图案沿所述器件隔离层延伸并包括第一图案；以及
遮光图案，在所述半导体层的第二部分上，
其中所述第一图案的厚度小于所述遮光图案的厚度，并且
其中所述第一图案覆盖所述遮光图案的侧表面。
16.根据权利要求15所述的图像传感器，其中所述遮光图案包括单层。
17.根据权利要求15所述的图像传感器，其中所述栅格图案还包括所述第一图案上的低折射图案。
18.根据权利要求15所述的图像传感器，其中所述第一图案包括金属材料。
19.一种图像传感器，包括：
半导体层，包括第一部分和第二部分；
器件隔离层，在所述半导体层中并限定多个像素；
栅格图案，在所述半导体层的第一部分上；以及
遮光结构，在所述半导体层的第二部分上，
其中所述栅格图案的厚度小于所述遮光结构的厚度。
20.根据权利要求19所述的图像传感器，其中：
所述栅格图案包括顺序地堆叠在所述半导体层的第一部分上的第一图案和第二图案，并且
所述遮光结构包括堆叠在所述半导体层的第二部分上的遮光图案、导电图案和有机图案，
其中所述第一图案连接到所述导电图案，并且所述第二图案连接到所述有机图案。
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