KR20200105197A - 이미지 센서 - Google Patents

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KR20200105197A
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Abstract

이미지 센서가 제공된다. 이미지 센서는 서로 대향하는 제 1 면 및 제 2 면을 갖고, 복수 개의 픽셀 영역들을 포함하는 제 1 도전형의 반도체 기판; 상기 픽셀 영역들 각각에 제공되며 제 2 도전형의 불순물들을 포함하는 광전 변환 영역들; 및 상기 반도체 기판 내에 배치되어 복수 개의 픽셀 영역들을 정의하며, 평면적 관점에서, 각각의 상기 광전 변환 영역들을 둘러싸는 픽셀 분리 구조체를 포함하되, 상기 픽셀 분리 구조체는: 상기 반도체 기판의 상기 제 1 면에서 상기 제 2 면으로 연장되는 반도체 패턴; 상기 반도체 패턴의 측벽과 상기 반도체 기판 사이의 측벽 절연 패턴; 및 상기 반도체 패턴의 적어도 일부에 불순물이 도핑된 불순물 영역을 포함할 수 있다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것으로서, 보다 상세하게는 전기적 및 광학적 특성이 보다 향상된 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 또한, CMOS 이미지 센서는 CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
본원 발명이 해결하고자 하는 과제는 보다 향상된 전기적 및 광학적 특성을 갖는 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서는 서로 대향하는 제 1 면 및 제 2 면을 갖고, 복수 개의 픽셀 영역들을 포함하는 제 1 도전형의 반도체 기판; 상기 픽셀 영역들 각각에 제공되며 제 2 도전형의 불순물들을 포함하는 광전 변환 영역들; 및 상기 반도체 기판 내에 배치되어 복수 개의 픽셀 영역들을 정의하며, 평면적 관점에서, 각각의 상기 광전 변환 영역들을 둘러싸는 픽셀 분리 구조체를 포함하되, 상기 픽셀 분리 구조체는: 상기 반도체 기판의 상기 제 1 면에서 상기 제 2 면으로 연장되는 반도체 패턴; 상기 반도체 패턴의 측벽과 상기 반도체 기판 사이의 측벽 절연 패턴; 및 상기 반도체 패턴의 적어도 일부에 불순물이 도핑된 불순물 영역을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서는 픽셀 어레이 영역 및 상기 픽셀 어레이 영역 둘레의 패드 영역을 포함하는 반도체 기판으로서, 상기 반도체 기판은 서로 대향하는 제 1 면 및 제 2 면을 갖는 것; 상기 픽셀 어레이 영역에서 상기 반도체 기판 내에 제공되며, 평면적 관점에서, 서로 교차하는 제 1 방향 및 제 2 방향을 따라 배치된 광전 변환 영역들; 및 상기 반도체 기판의 상기 제 1 면에서 상기 제 2 면으로 연장되며, 평면적 관점에서, 상기 광전 변환 영역들 각각을 둘러싸는 픽셀 분리 구조체를 포함하되, 상기 픽셀 분리 구조체는: 상기 반도체 기판을 수직적으로 관통하는 반도체 패턴으로서, 상기 반도체 패턴은 불순물이 도핑된 불순물 영역을 포함하는 것; 및 상기 반도체 패턴의 측벽을 둘러싸는 측벽 절연 패턴을 포함하는 것; 및 상기 패드 영역에서 상기 반도체 패턴의 상기 불순물 영역에 접속되는 콘택 플러그를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서는 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 도전형의 반도체 기판; 상기 반도체 기판 내에 제공되며, 평면적 관점에서, 2차원적으로 배열된 제 2 도전형의 광전 변환 영역들; 및 상기 반도체 기판의 상기 제 1 면에서 상기 제 2 면으로 연장되며, 평면적 관점에서, 각각의 상기 광전 변환 영역들을 둘러싸는 픽셀 분리 구조체를 포함하되, 상기 픽셀 분리 구조체는 상기 반도체 기판을 수직적으로 관통하는 반도체 패턴 및 상기 반도체 패턴의 측벽을 둘러싸는 측벽 절연 패턴을 포함하고, 상기 반도체 패턴은 상기 제 1 면에 인접한 상부 영역 및 상기 제 2 면에 인접한 하부 영역을 포함하되, 상기 상부 영역에서 불순물 농도가 상기 하부 영역에서 불순물 농도보다 클 수 있다.
본 발명의 실시예들에 따르면, 픽셀 어레이의 에지 영역에 제공되는 콘택 플러그들이 픽셀 분리 구조체에서 반도체 패턴의 고농도 불순물 영역에 접속될 수 있다. 그러므로, 픽셀 어레이 둘레의 패드 영역에서 콘택 플러그들에 소정의 전압이 인가될 때, 패드 영역에서부터 중심 영역으로 전달되는 신호 지연을 줄일 수 있다. 이에 따라, 반도체 기판과 픽셀 분리 구조체 사이의 계면에서의 결함들에 의한 암전류를 줄일 수 있으며, 픽셀 어레이의 주변 영역과 중심 영역에서 암전류 특성 차이를 줄일 수 있다. 따라서, 이미지 센서의 전기적 및 광학적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 개략적인 평면도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도들이다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 5는 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 4의 I-I'선을 따라 자른 단면이다.
도 6은 도 5의 A 부분을 확대한 도면이다.
도 7은 본 발명의 실시예들에 따른 이미지 센서의 픽셀 분리 구조체에서 도핑 프로파일(doping profile)을 나타낸다.
도 8은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 4의 I-I'선을 따라 자른 단면이다.
도 9는 도 8의 A 부분을 확대한 도면이다.
도 10은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 4의 I-I'선을 따라 자른 단면이다.
도 11은 본 발명의 실시예들에 따른 이미지 센서의 픽셀 분리 구조체에서 도핑 프로파일을 나타낸다.
도 12는 본 발명의 실시예들에 따른 이미지 센서의 일부를 나타내는 평면도이다.
도 13은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 12의 II-II'선을 따라 자른 단면이다.
도 14 내지 도 22는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들로서, 도 4의 I-I'선을 따라 자른 단면들이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 이미지 센서 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 1을 참조하면, 이미지 센서는 액티브 픽셀 센서 어레이(1; Active Pixel Sensor array), 행 디코더(row decoder; 2), 행 드라이버(row driver; 3), 열 디코더(column decoder; 4), 타이밍 발생기(timing generator; 5), 상관 이중 샘플러(CDS: Correlated Double Sampler; 6), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 7), 및 입출력 버퍼(I/O buffer; 8)를 포함한다.
액티브 픽셀 센서 어레이(1)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함하며, 광 신호를 전기적 신호로 변환한다. 액티브 픽셀 센서 어레이(1)는 행 드라이버로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 변환된 전기적 신호는 상관 이중 샘플러에 제공된다.
행 드라이버(3)는 행 디코더(2)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(1)로 제공한다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(5)는 행 디코더(2) 및 열 디코더(4)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
상관 이중 샘플러(CDS; 6)는 액티브 픽셀 센서 어레이(1)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링한다. 상관 이중 샘플러는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(ADC; 7)는 상관 이중 샘플러에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
입출력 버퍼(8)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(4)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 디지털 신호를 출력한다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 개략적인 평면도이다.
도 2를 참조하면, 이미지 센서는 픽셀 어레이 영역(R1) 및 패드 영역(R2)을 포함한다.
픽셀 어레이 영역(R1)에 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열된 복수 개의 단위 픽셀들(P)이 배치될 수 있다. 픽셀 어레이 영역(R1)의 단위 픽셀들(P) 각각에서 입사광(incident light)에 의해 발생된 전기적 신호가 출력될 수 있다.
픽셀 어레이 영역(R1)은 중심 영역(CR) 및 중심 영역(CR)을 둘러싸는 에지 영역(ER)을 포함할 수 있다. 다시 말해, 에지 영역들(ER)이, 평면적 관점에서, 중심 영역(CR)의 상하 및 좌우에 배치될 수 있다.
픽셀 어레이 영역(R1)의 에지 영역들(ER)로 입사되는 입사광의 각도는 픽셀 어레이 영역(R1)의 중심 영역(CR)으로 입사되는 입사광의 각도와 다를 수 있다.
패드 영역(R2)에 제어 신호들 및 광전 신호 등을 입출력하는데 이용되는 복수의 도전 패드들(CP)이 배치될 수 있다. 패드 영역(R2)은 외부 소자들과의 전기적 접속이 용이하도록, 평면적 관점에서, 픽셀 어레이 영역(R1)을 둘러쌀 수 있다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도들이다.
도 3a를 참조하면, 액티브 픽셀 센서 어레이(1)는 복수 개의 단위 픽셀들(P)을 포함하며, 단위 픽셀들(P)은 행 방향 및 열 방향을 따라 매트릭스 형태로 배열될 수 있다. 단위 픽셀(P)은 제 1 및 제 2 광전 변환 소자들(PD1, PD2), 트랜스퍼 트랜지스터들(TX1, TX2)과 로직 트랜지스터들(RX, SX, DX)을 포함할 수 있다. 여기서, 로직 트랜지스터들은 리셋 트랜지스터(RX; reset transistor), 선택 트랜지스터(SX; selection transistor), 및 증폭 트랜지스터(AX)를 포함할 수 있다. 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2), 리셋 트랜지스터(RX), 및 선택 트랜지스터(SX)의 게이트 전극들은 구동 신호라인들(TG1, TG2, RG, SG)에 각각 연결될 수 있다.
제 1 트랜스퍼 트랜지스터(TX1)는 제 1 트랜스퍼 게이트 전극(TG1) 및 제 1 광전 변환 소자(PD1)를 포함하고, 제 2 트랜스퍼 트랜지스터(TX2)은 제 2 트랜스퍼 게이트 전극(TG2) 및 제 2 광전 변환 소자(PD2)를 포함한다. 그리고, 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)은 전하 검출 노드(FD; 즉, 플로팅 확산 영역(Floating Diffusion region))을 공유할 수 있다.
제 1 및 제 2 광전 변환 소자들(PD1, PD2)은 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 제 1 및 제 2 광전 변환 소자들(PD1, PD2)은 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 사용될 수 있다.
제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2)은 제 1 및 제 2 광전 변환 소자들(PD1, PD2)에 축적된 전하를 전하 검출 노드(FD, 즉, 플로팅 확산 영역)으로 전송한다. 제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2)에는 서로 상보적인 신호가 인가될 수 있다. 즉, 제 1 및 제 2 광전 변환 소자들(PD1, PD2) 중 어느 하나에서 전하 검출 노드(FD)로 전하들이 전송될 수 있다.
전하 검출 노드(FD)는 제 1 및 제 2 광전 변환 소자들(PD1, PD2)에서 생성된 전하를 전송 받아 누적적으로 저장한다. 전하 검출 노드(FD)에 축적된 광전하들의 양에 따라 증폭 트랜지스터(AX)가 제어될 수 있다.
리셋 트랜지스터(RX)는 전하 검출 노드(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 상세하게, 리셋 트랜지스터(RX)의 드레인 전극은 전하 검출 노드(FD)와 연결되며 소오스 전극은 전원 전압(VDD)에 연결된다. 리셋 트랜지스터(RX)가 턴 온되면, 리셋 트랜지스터(RX)의 소오스 전극과 연결된 전원 전압(VDD)이 전하 검출 노드(FD)로 전달된다. 따라서, 리셋 트랜지스터(RX)가 턴 온(turn-on)시 전하 검출 노드(FD)에 축적된 전하들이 배출되어 전하 검출 노드(FD)가 리셋될 수 있다.
증폭 트랜지스터(AX)는 전하 저장 노드(FD)에서의 전위 변화를 증폭하고 선택 트랜지스터(SX)를 통해 증폭된 또는 픽셀 신호를 출력 라인(VOUT)으로 출력할 수 있다. 증폭 트랜지스터(AX)는 게이트 전극으로 입력되는 광 전하량에 비례하여 소오스-드레인 전류를 발생시키는 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier)일 수 있다. 증폭 트랜지스터(AX)의 게이트 전극은 전하 저장 노드(FD)에 연결되며, 증폭 트랜지스터(AX)의 드레인은 전원 전압(VDD)에 연결되고, 증폭 트랜지스터(AX)의 소오스는 선택 트랜지스터(SX)의 드레인과 연결될 수 있다.
선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀들(P)을 선택할 수 있다. 선택 트랜지스터(SX)가 턴 온될 때, 증폭 트랜지스터(AX)의 드레인 전극과 연결된 전원 전압(VDD)이 선택 트랜지스터(SX)의 드레인 전극으로 전달될 수 있다.
도 3b를 참조하면, 액티브 픽셀 센서 어레이는 복수의 단위 픽셀들(P)을 포함하며, 각각의 단위 픽셀들(P)은 4개의 트랜스퍼 트랜지스터들(TX1, TX2, TX3, TX4)을 포함한다. 4개의 트랜스퍼 트랜지스터들(TX1, TX2, TX3, TX4)은 전하 검출 노드(FD) 및 로직 트랜지스터들(RX, SX, DX)을 공유할 수 있다.
이 실시예에 따르면, 선택 신호에 의해 행 단위로 읽어낼 단위 픽셀들(P)이 선택될 수 있다. 그리고, 제 1 내지 제 4 전하 전송 게이트들(TG1, TG2, TG3, TG4)에 인가되는 신호에 따라, 제 1 내지 제 4 광전 변화 소자들(PD1, PD2, PD3, PD4) 중 어느 하나에서 전하 검출 노드(FD)로 전하들이 전송될 수 있다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 5는 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 4의 I-I'선을 따라 자른 단면이다. 도 6은 도 5의 A 부분을 확대한 도면이다. 도 7은 본 발명의 실시예들에 따른 이미지 센서의 픽셀 분리 구조체에서 도핑 프로파일(doping profile)을 나타낸다.
도 4 및 도 5를 참조하면, 본 발명의 실시예들에 따른 이미지 센서는 광전 변환층(10), 리드아웃 회로층(20), 및 광 투과층(30)을 포함할 수 있다. 광전 변환층(10)은, 수직적 관점에서, 리드아웃 회로층(20)과 광 투과층(30) 사이에 배치될 수 있다.
광전 변환층(10)은 반도체 기판(100), 제 1 및 제 2 픽셀 영역들(PR1, PR2)을 정의하는 픽셀 분리 구조체(PIS), 및 제 1 및 제 2 픽셀 영역들(PR1, PR2) 내에 제공된 광전 변환 영역들(110)을 포함할 수 있다. 외부에서 입사된 광은 광전 변환 영역들(110)에서 전기적 신호로 변환될 수 있다.
리드아웃 회로층(20)은 광전 변환층(10)과 연결되는 리드아웃 회로들(예를 들어, MOS 트랜지스터들)을 포함할 수 있다. 광전 변환층(10)에서 변환된 전기적 신호는 리드아웃 회로층(20)에서 신호 처리될 수 있다.
광 투과층(30)은 매트릭스 형태로 배열된 마이크로 렌즈들(330)을 포함할 수 있으며, 마이크로 렌즈들(330)과 반도체 기판(100) 사이의 컬러 필터들(320)을 포함할 수 있다. 컬러 필터들(320)은 단위 픽셀에 따라 적색, 녹색 또는 청색의 컬러 필터를 포함할 수 있다. 이와 달리, 컬러 필터들(320) 중 일부는 적외선 필터를 포함할 수도 있다.
보다 상세하게, 반도체 기판(100)은 서로 대향하는 제 1 면(100a; 또는 전면) 및 제 2 면(100b; 또는 후면)을 가질 수 있다. 반도체 기판(100)은 제 1 도전형(예를 들어, p형) 벌크(bulk) 실리콘 기판 상에 제 1 도전형 에피택셜층이 형성된 기판일 수 있으며, 이미지 센서의 제조 공정상 벌크 실리콘 기판이 제거되어 p형 에피택셜층만 잔류하는 기판일 수 있다. 이와 달리, 반도체 기판(100)은 제 1 도전형의 웰(well)을 포함하는 벌크 반도체 기판일 수도 있다.
반도체 기판(100)은 제 1 면(100a)으로부터 제 2 면(100b)으로 연장되는 픽셀 분리 구조체(PIS)를 가질 수 있다. 픽셀 분리 구조체(PIS)는 제 1 및 제 2 픽셀 영역들(PR1, PR2)을 정의할 수 있다. 여기서, 픽셀 분리 구조체 (PIS)는 제 1 방향(D1)을 따라 서로 나란하게 연장되는 제 1 부분들 및 제 1 부분들을 가로질러 제 2 방향(D2)을 따라 서로 나란하게 연장되는 제 2 부분들을 포함할 수 있다. 픽셀 분리 구조체(PIS)는, 평면적 관점에서, 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각을 둘러쌀 수 있다. 제 1 픽셀 영역들(PR1)이 제 1 방향(D1)을 따라 복수 개 배열될 수 있으며, 제 2 픽셀 영역들(PR2)이 제 1 방향을 따라 복수 개 배열될 수 있다. 그리고, 제 2 방향(D1)을 따라 제 1 및 제 2 픽셀 영역들(PR1, PR2)이 교대로 배열될 수 있다.
도 6을 참조하면, 픽셀 분리 구조체(PIS)는 반도체 기판(100)을 수직적으로 관통하는 반도체 패턴(140), 반도체 패턴(140)의 측벽과 반도체 기판(100) 사이의 측벽 절연 패턴(135)을 포함할 수 있다. 여기서, 반도체 패턴(140)은 불순물이 언도우프된 하부 영역(140a) 및 불순물이 도핑된 상부 불순물 영역(140b)을 포함할 수 있다. 상부 불순물 영역(140b)은 반도체 기판(100)의 제 1 면(100a)에 인접할 수 있다. 상부 불순물 영역(140b)의 불순물들은, 예를 들어, 보론(B), 인(P), 비소(As), 갈륨(Ga), 인듐(In), 안티모니(Sb), 및 알루미늄(Al) 중에서 적어도 하나를 포함할 수 있다.
이에 더하여, 픽셀 분리 구조체(PIS)는 상부 불순물 영역(140b) 상의 매립 절연 패턴(155)을 더 포함할 수 있다. 매립 절연 패턴(155)의 상면은 소자 분리막(125)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 매립 절연 패턴(155)의 바닥면은 소자 분리막(125)의 바닥면보다 낮은 레벨에 위치하거나, 동일한 레벨에 위치할 수 있다. 매립 절연 패턴(155)의 바닥면은 라운드진 형태를 가질 수도 있다.
도 7을 참조하면, 반도체 패턴(140)의 하부 영역(140a)에서보다 상부 불순물 영역(140b)에서 불순물 농도가 보다 더 클 수 있다. 반도체 패턴(140) 내에서 불순물 농도는 제 1 면(100a)에서 제 2 면(100b)으로 갈수록 감소할 수 있다.
계속해서, 도 4 및 도 5를 참조하면, 픽셀 분리 구조체(PIS)의 측벽에 제 2 도전형의 불순물들을 포함하는 배리어 영역(103)이 제공될 수 있다. 배리어 영역(103)은 반도체 기판(100)과 동일한 도전형(예를 들어 p형)의 불순물들을 포함할 수 있다. 배리어 영역(103)에 도핑된 불순물의 농도는 반도체 기판(100)에 도핑된 불순물의 농도보다 높을 수 있다. 배리어 영역(103)은 반도체 기판(100)을 패터닝하여 깊은 트렌치를 형성할 때, 깊은 트렌치의 표면 결함에 의해 생성된 전하-전공 쌍(EHP: Electron-Hole Pair)에 의해 암 전류(dark current)가 발생하는 것을 줄일 수 있다.
실시예들에 따르면, 반도체 패턴(140)은 도 2를 참조하여 설명한 바와 같이, 픽셀 어레이 영역(도 2의 R1) 전체에 제공되는 하나의 바디(single body)를 가질 수 있다. 패드 영역(도 2의 R2)에서, 콘택 플러그들이 반도체 패턴(140)의 상부 불순물 영역(140b)에 접속될 수 있으며, 패드 영역(도 2의 R2)에서 도전 라인 및 콘택 플러그들을 통해 반도체 패턴(140)의 상부 불순물 영역(140b)에 네거티브(negative) 바이어스가 인가될 수 있다. 이에 따라, 픽셀 분리 구조체(PIS)와 반도체 기판(100)의 경계에서 발생하는 암전류를 줄일 수 있다.
실시예들에서, 반도체 패턴(140)의 상부 불순물 영역(140b)을 통해 바이어스가 인가되므로, 반도체 패턴(140)에 바이어스가 인가될 때 패드 영역(도 2의 R2)에서부터 중심 영역(CR)으로 전달되는 신호 지연을 줄일 수 있다. 이에 따라, 픽셀 어레이의 주변 영역과 중심 영역에서 암전류 특성 차이를 줄일 수 있다.
각각의 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 반도체 기판(100) 내에 광전 변환 영역들(110)이 제공될 수 있다. 광전 변환 영역들(110)은 입사광의 세기에 비례하여 광전하를 생성한다. 광전 변환 영역들(110)은 반도체 기판(100)과 반대의 제 2 도전형을 갖는 불순물들을 반도체 기판(100) 내에 이온 주입하여 형성될 수 있다. 제 1 도전형의 반도체 기판(100)과 제 2 도전형의 광전 변환 영역(110)의 접합(junction)에 의해 포토다이오드들이 형성될 수 있다.
일부 실시예들에 따르면, 광전 변환 영역들(110)은 반도체 기판(100)의 제 1 면(100a)과 제 2 면(100b) 사이에 포텐셜 기울기를 가질 수 있도록 제 1 면(100a)에 인접한 영역과 제 2 면(100b)에 인접한 영역 간에 불순물 농도 차이를 가질 수도 있다. 예를 들어, 광전 변환 영역들(110)은 수직적으로 적층된 복수 개의 불순물 영역들을 포함할 수도 있다.
소자 분리막(125)이 각각의 제 1 및 제 2 픽셀 영역들(PR1, PR2)에서 반도체 기판(100)의 제 1 면(100a)에 인접하게 배치될 수 있다. 소자 분리막(105)은 반도체 기판(100)에 제 1 및 제 2 활성부들(ACT1, ACT2)을 정의할 수 있다. 제 1 및 제 2 활성부들(ACT1, ACT2)은 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각에서 서로 이격되어 배치되며, 서로 다른 크기를 가질 수 있다.
리드아웃 회로층(20)이 반도체 기판(100)의 제 1 면(100a) 상에 배치될 수 있다. 리드아웃 회로층(20)은 광전 변환 영역들(110)과 전기적으로 연결되는 리드아웃 회로들(예를 들어, MOS 트랜지스터들)을 포함할 수 있다. 다시 말해, 리드아웃 회로층(20)은 앞서 도 3a 및 도 3b를 참조하여 설명된 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 증폭 트랜지스터(AX)를 포함할 수 있다. 또한, 리드아웃 회로층(20)은 MOS 트랜지스터들과 전기적으로 연결되는 연결 배선들(CL) 및 콘택 플러그들(CT)을 포함할 수 있다.
상세하게, 제 1 픽셀 영역(PR1)의 제 1 활성부(ACT1)에 제 1 트랜스퍼 게이트 전극(TG1)이 배치될 수 있으며, 제 2 픽셀 영역(PR2)의 제 1 활성부(ACT1)에 제 2 트랜스퍼 게이트 전극(TG2)이 배치될 수 있다.
제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2) 각각은 평면적 관점에서, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 중심 부분들에 위치할 수 있다. 제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2) 각각은 반도체 기판(100) 내로 삽입된 하부 부분과, 하부 부분과 연결되며 반도체 기판(100)의 제 1 면(100a) 위로 돌출되는 상부 부분을 포함할 수 있다. 제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2)의 하부 부분들은 반도체 기판(100)의 일부를 관통할 수 있다. 즉, 제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2)의 바닥면들은 반도체 기판(100)의 제 1 면(100a)보다 낮은 레벨에 위치할 수 있다. 그리고, 제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2)과 반도체 기판(100) 사이에는 게이트 절연막이 개재될 수 있다.
제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2) 일측들에서 반도체 기판(100) 내에 플로팅 확산 영역들(FD)이 제공될 수 있다. 플로팅 확산 영역들(FD)은 반도체 기판(100))과 반대의 도전형을 갖는 불순물 영역들일 수 있다. 예를 들어, 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)은 n형 불순물 영역일 수 있다.
실시예들에 따르면, 제 1 픽셀 영역(PR1)의 제 2 활성부(ACT2)에 리셋 게이트 전극(RG)이 배치될 수 있으며, 제 2 픽셀 영역(PR2)의 제 2 활성부(ACT2)에 증폭 게이트 전극(AG) 및 선택 게이트 전극(SG)이 배치될 수 있다.
리셋 게이트 전극(RG), 증폭 게이트 전극(AG), 및 선택 게이트 전극(SG)은 게이트 절연막을 개재하여 반도체 기판(100) 상에 배치될 수 있다. 리셋 게이트 전극(RG), 증폭 게이트 전극(AG), 및 선택 게이트 전극(SG) 양측의 반도체 기판(100) 내에 소오스/드레인 불순물 영역들이 제공될 수 있다.
층간 절연막들(211, 213, 215)이 반도체 기판(100)의 제 1 면(100a) 상에 적층될 수 있으며, 층간 절연막들(211, 213, 215)은 리드아웃 회로들을 구성하는 MOS 트랜지스터들 및 제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2)을 덮을 수 있다. 층간 절연막들(211, 213, 215)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 각각의 층간 절연막들(210) 상에 연결 배선들(CL)이 배치될 수 있으며, 연결 배선들(CL)은 콘택 플러그들(CT)을 통해 리드아웃 회로들과 전기적으로 연결될 수 있다.
층간 절연막(211, 213, 215) 내에 복수 개의 콘택 플러그들(CT)이 배치될 수 있다. 콘택 플러그들(CT)은 플로팅 확산 영역들(FD), 소오스/드레인 불순물 영역들, 또는 리셋, 증폭, 선택 게이트 전극들(RG, AG, SG)에 접속될 수 있다.
콘택 플러그들(CT) 및 연결 배선들(CL) 각각은 배리어 금속막 및 금속막을 포함할 수 있다. 배리어 금속막은 예를 들어, 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막으로 형성될 수 있다. 금속막은 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다. 나아가, 실시예에 따르면, 콘택 플러그들(CT)과 불순물 영역들 사이에 실리사이드막이 형성될 수 있다.
광 투과층(30)이 반도체 기판(100)의 제 2 면(100b) 상에 배치될 수 있다. 광 투과층(30)은 버퍼 절연막(310), 컬러 필터들(320), 및 마이크로 렌즈들(330)을 포함할 수 있다.
버퍼 절연막(310)은 반도체 기판(100)의 제 2 면(100b)을 덮을 수 있다. 버퍼 절연막(310)은 픽셀 분리 구조체의 반도체 패턴과 직접 접촉할 수 있다. 버퍼 절연막(310)은 반도체 기판(100) 다른 굴절률을 갖는 절연 물질로 이루어질 수 있다. 예를 들어, 버퍼 절연막(310)은 실리콘보다 굴절률이 작은 절연물질로 형성될 수 있다. 예를 들어, 버퍼 절연막(310)은 약 1.4 내지 약 4.0의 굴절률을 가질 수 있다. 버퍼 절연막(310)은 예를 들어, Al2O3,　CeF3,　HfO2,　ITO, MgO, Ta2O5, TiO2,　ZrO2, Si, Ge, ZnSe, ZnS 또는 PbF2 등이 사용될 수 있다. 이와 달리, 버퍼 절연막(310)은 고굴절률의 유기물로 형성될 수도 있으며, 예를 들어, 실록산 수지(Siloxane Resin), BCB(Benzocyclobutene), polyimide 계열, acryl 계열, Parylene C, PMMA(Poly(methyl methacrylate)), PET(Polyethylene terephthalate) 등이 사용될 수 있다. 또한, 버퍼 절연막(310)은 예를 들어, strontium titanate(SrTiO3), polycarbonate, glass, bromine, sapphire, cubic zirconia, potassium Niobate(KNbO3), moissanite(SiC), gallium(III) phosphide(GaP), gallium(III) arsenide(GaAs) 등으로 형성될 수도 있다.
컬러 필터들(320) 및 마이크로 렌즈들(330)는 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각에 대응되어 형성될 수 있다. 컬러 필터들(320)은 단위 픽셀에 따라 적색, 녹색 또는 청색의 컬러 필터를 포함한다. 마이크로 렌즈들(330) 볼록한 형태를 가지며 소정의 곡률 반경을 가질 수 있다. 각각의 제 1 및 제 2 픽셀 영역들(PR1, PR2)로 입사광을 집광시킬 수 있다.
컬러 필터들(320) 사이에 그리드 패턴(315)이 배치될 수 있다. 그리드 패턴(315)은 픽셀 분리 구조체(PIS)와 유사하게, 평면적 관점에서 격자 형태를 가질 수 있다. 그리드 패턴(315)은 예를 들어, 텅스텐 또는 알루미늄과 같은 금속 물질로 이루어질 수 있다.
마이크로 렌즈들(330)은 서로 교차하는 제 1 및 제 2 방향들(D1, D2)을 따라 2차원적으로 배열될 수 있다. 마이크로 렌즈들(330)은 위로 볼록한 형태를 가지며 소정의 곡률 반경을 가질 수 있다. 마이크로 렌즈들(330)는 이미지 센서로 입사하는 빛의 경로를 변경시켜 빛을 집광시킬 수 있다. 마이크로 렌즈들(330)은 광투과성 수지로 형성될 수 있다.
이하 설명되는 실시예들에서, 앞서 설명된 실시예들과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 앞선 실시예와 차이점들에 대해 상세히 설명하기로 한다.
도 8은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 4의 I-I'선을 따라 자른 단면이다. 도 9는 도 8의 A 부분을 확대한 도면이다.
도 4, 도 8, 및 도 9를 참조하면, 제 1 및 제 2 픽셀 영역들(PR1, PR2)을 정의하는 픽셀 분리 구조체(PIS)는 측벽 절연 패턴(135), 불순물이 언도우프된 하부 반도체 패턴(140), 불순물이 도우프된 상부 반도체 패턴(145), 및 매립 절연 패턴(155)을 포함할 수 있다. 픽셀 분리 구조체(PIS)에서, 상부 반도체 패턴(145)과 하부 반도체 패턴(140) 상이에 경계면이 존재할 수 있다. 일 예로, 하부 반도체 패턴(140)은 불순물이 언도우프된 폴리실리콘막일 수 있으며, 상부 반도체 패턴(145)은 불순물이 도우프된 폴리실리콘막일 수 있다.
상부 반도체 패턴(145)의 바닥면은 소자 분리막(125)의 바닥면보다 낮은 레벨에 위치할 수 있으며, 상부 반도체 패턴(145)의 측벽은 배리어 영역(103)과 인접할 수 있다.
실시예들에 따르면, 패드 영역(도 2의 R2)에서 픽셀 분리 구조체(PIS)의 상부 반도체 패턴(145)에 콘택 플러그들 및 도전 라인들이 접속될 수 있다.
도 10은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 4의 I-I'선을 따라 자른 단면이다. 도 11은 본 발명의 실시예들에 따른 이미지 센서의 픽셀 분리 구조체에서 도핑 프로파일을 나타낸다.
도 10 및 도 11을 참조하면, 픽셀 분리 구조체(PIS)는 측벽 절연 패턴(135), 불순물이 도우프된 반도체 패턴(141), 및 매립 절연 패턴(155)을 포함할 수 있다.
불순물이 도우프된 반도체 패턴(141)은 폴리실리콘막이 수 있으며, 보론(B), 인(P), 비소(As), 갈륨(Ga), 인듐(In), 안티모니(Sb), 및 알루미늄(Al)와 같은 불순물들을 포함할 수 있다.
반도체 패턴(141) 내에서 불순물들의 농도는 반도체 기판(100)의 제 1 면(100a)에 인접한 상부 영역과 반도체 기판(100)의 제 2 면(100b)에 인접한 하부 영역에서 실질적으로 동일할 수 있다. 즉, 반도체 패턴(141)은 균일한 불순물 농도를 가질 수 있다.
도 12는 본 발명의 실시예들에 따른 이미지 센서의 일부를 나타내는 평면도이다. 도 13은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 12의 II-II'선을 따라 자른 단면이다.
도 12 및 도 13을 참조하면, 앞서 도 2를 참조하여 설명한 바와 같이, 픽셀 어레이 영역(도 2의 R1)은 중심 영역(CR) 및 중심 영역(CR)을 둘러싸는 에지 영역(ER)을 포함할 수 있다.
반도체 패턴(141)은, 앞서 설명한 바와 같이, 반도체 기판(100)의 제 1 면(100a)에서 제 2 면(100b)으로 수직적으로 연장될 수 있다. 반도체 패턴(141)은, 평면적 관점에서, 제 1 방향(D1)으로 연장되는 제 1 부분들 및 제 2 방향(D2)으로 연장되는 제 2 부분들을 포함할 수 있다.
반도체 패턴(141)은 픽셀 어레이 영역(도 2의 R1)의 중심 영역(CR)에 제공된 제 1 반도체 패턴(141a) 및 픽셀 어레이 영역(도 2의 R1)의 에지 영역(ER)에 제공된 제 2 반도체 패턴(141b)을 포함할 수 있다. 제 1 및 제 2 반도체 패턴들(141a, 141b)은 n형 또는 p형의 불순물들을 포함하되, 제 1 및 제 2 반도체 패턴들(141a, 141b)에서 불순물들의 농도가 서로 다를 수 있다. 일 예로, 제 1 반도체 패턴(141a)에서 불순물 농도가 제 2 반도체 패턴(141b)에서 불순물 농도보다 클 수 있다.
층간 절연막들(211, 213, 215) 내에 복수 개의 제 1 및 제 2 콘택 플러그들(CP1, CP2)이 배치될 수 있다. 제 1 콘택 플러그들(CP1)은 플로팅 확산 영역들(FD), 소오스/드레인 불순물 영역들, 또는 리셋, 증폭, 및 선택 게이트 전극들(RG, AG, SG)에 접속될 수 있다. 제 2 콘택 플러그(CP2)는 픽셀 어레이 영역(도 2의 R1) 둘레의 패드 영역(도 2의 R2)에서 제 2 반도체 패턴(141b)에 접속될 수 있다.
패드 영역(도 2의 R2)에서 도전 라인 및 제 2 콘택 플러그들(CP2)을 통해 제 2 반도체 패턴(141b)에 네거티브(negative) 바이어스가 인가될 수 있으며, 소정의 바이어스가 패드 영역(도 2의 R2)에서 픽셀 어레이 영역(도 2의 R1)의 중심 영역(CR)으로 전달될 수 있다.
이 실시예에 따르면, 제 1 반도체 패턴(141a)에서 불순물 농도가 제 2 반도체 패턴(141b)에서 불순물 농도보다 크기 때문에, 제 2 반도체 패턴(141b)에 인가되는 바이어스가 중심 영역(CR)의 제 1 반도체 패턴(141a)으로 전달되는 속도가 향상될 수 있다.
도 14 내지 도 22는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들로서, 도 4의 I-I'선을 따라 자른 단면들이다.
도 4 및 도 14를 참조하면, 제 1 도전형(예를 들어, p형)의 반도체 기판(100)이 제공될 수 있다. 반도체 기판(100)은 서로 대향하는 제 1 면(100a) 및 제 2 면(100b)을 가질 수 있다. 반도체 기판(100)은 제 1 도전형 벌크(bulk) 실리콘 기판 상에 제 1 도전형 에피택셜층이 형성된 기판일 수 있으며, 이와 달리, 반도체 기판(100)은 제 1 도전형의 웰을 포함하는 벌크 반도체 기판일 수 있다.
반도체 기판(100) 내에 광전 변환 영역들(110)이 형성될 수 있다. 광전 변환 영역들(110)을 형성하는 것은, 반도체 기판(100)의 제 1 면(100a) 상에 각각의 제 1 및 제 2 픽셀 영역들(PR1, PR2)에 대응하는 개구부를 갖는 마스크 패턴(미도시)을 형성하는 것 및 마스크 패턴을 이용하여 반도체 기판(100) 내에 제 1 도전형과 다른 제 2 도전형(예를 들어, n형)의 불순물을 도핑하는 것을 포함할 수 있다. 광전 변환 영역들(110)이 형성된 후에, 마스크는 제거될 수 있다.
각각의 제 1 및 제 2 픽셀 영역들(PR1, PR2)에서, 반도체 기판(100)의 제 1 면(100a)을 패터닝하여 제 1 트렌치(101a)가 형성될 수 있다. 제 1 트렌치(101a)는 각의 제 1 및 제 2 픽셀 영역들(PR1, PR2)에 제 1 및 제 2 활성부들(ACT1, ACT2)를 정의할 수 있다. 제 1 트렌치(101a)는 반도체 기판(100)의 제 1 면(100a) 상에 버퍼 산화막(BO) 및 제 1 마스크 패턴(MP1)을 형성하고, 제 1 마스크 패턴(MP1)을 식각 마스크로 이용하여 반도체 기판(100)을 이방성 식각하여 형성될 수 있다. 제 1 마스크 패턴(MP1)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 제 1 트렌치(101a)의 바닥면은 광전 변환 영역들(110)과 이격될 수 있다. 실시예들에서, 제 1 트렌치(101a)를 형성하는 것은 광전 변환 영역들(110)을 형성하기 전 또는 후에 형성될 수 있다.
도 4 및 도 15를 참조하면, 제 1 트렌치(101a)를 채우는 매립 절연막(120)이 형성될 수 있다. 매립 절연막(120)은 제 1 트렌치(101a)가 형성된 반도체 기판(100) 상에 절연 물질을 두껍게 증착하여 형성될 수 있다. 매립 절연막(120)은 제 1 트렌치(101a)를 채우며 제 1 마스크 패턴(MP1)을 덮을 수 있다.
이어서, 픽셀 영역들(PR)을 정의하는 제 2 트렌치(101b)가 형성될 수 있다. 제 2 트렌치(101b)는 매립 절연막(120) 및 반도체 기판(100)의 제 1 면(100a)을 패터닝하여 형성될 수 있다. 복수 개의 제 1 및 제 2 픽셀 영역들(PR1, PR2)은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다.
상세하게, 매립 절연막(120) 상에 제 2 마스크 패턴(미도시)을 형성하고, 제 2 마스크 패턴을 식각 마스크로 이용하여 반도체 기판(100)을 이방성 식각함으로써 제 2 트렌치(101b)가 형성될 수 있다.
제 2 트렌치(101b)는 반도체 기판(100)의 제 1 면(100a)에서 제 2 면(100b)으로 수직적으로 연장되어 반도체 기판(100)의 측벽을 노출시킬 수 있다. 제 2 트렌치(101b)는 제 1 트렌치(101a)보다 깊게 형성될 수 있으며, 제 1 트렌치(101a)의 일부를 관통할 수 있다. 제 2 트렌치(101b)는 평면적 관점에서, 광전 변환 영역들(110) 각각을 둘러싸도록 형성될 수 있다. 즉, 제 2 트렌치(101b)는, 평면적 관점에서, 제 1 방향(D1)으로 연장되며 균일한 폭을 갖는 복수 개의 제 1 영역들 및 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 연장되며 균일한 폭을 갖는 복수 개의 제 2 영역들을 포함할 수 있다.
이방성 식각 공정을 수행하여 제 2 트렌치(101b)를 형성함에 따라, 제 2 트렌치(101b)의 폭은 반도체 기판(100)의 제 1 면(100a)에서 제 2 면(100b)으로 갈수록 점차 감소할 수 있다. 즉, 제 2 트렌치(101b)는 경사진 측벽을 가질 수 있다. 제 2 트렌치(101b)의 바닥면은 반도체 기판(100)의 제 2 면(100b)으로부터 이격될 수 있다.
반도체 기판(100)에 대한 식각 공정에 의해 제 2 트렌치(101b)의 측벽에 식각 손상이 발생할 수 있으며, 이로 인해 제 2 트렌치(101b)의 표면에 결정 결함이나 댕글링 본드들과 같은 표면 결함들이 존재할 수 있다.
도 4 및 도 16을 참조하면, 제 2 트렌치(101b)의 내벽을 따라 제 1 도전형의 불순물들을 포함하는 배리어 영역(103)이 형성될 수 있다. 일 예로, 배리어 영역(103)은 p형 불순물들을 포함할 수 있다. 배리어 영역(103)은 제 2 트렌치(101b) 내에 제 1 도전형의 불순물을 주입하여 형성될 수 있다. 이와 달리, 배리어 영역(103)은 제 1 도전형의 불순물들이 포함된 희생막(미도시)을 제 2 트렌치(101b) 내에 형성하고, 열처리 공정을 통해 희생막 내의 불순물들을 반도체 기판(100)으로 확산시킴으로써 형성될 수도 있다. 이 경우, 희생막은 배리어 영역(103)을 형성한 후 제거될 수 있다.
도 4 및 도 17을 참조하면, 제 2 트렌치(101b)의 내벽을 컨포말하게 덮는 측벽 절연막(130)이 형성될 수 있다. 측벽 절연막(130)은 제 2 트렌치(101b)가 형성된 반도체 기판(100) 전면에 절연 물질을 균일한 두께로 증착하여 형성될 수 있다. 즉, 측벽 절연막(130)은 제 2 트렌치(101b)의 내벽상에서 매립 절연막(120)의 상면으로 연장될 수 있다. 측벽 절연막(130)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
도 4, 도 18a, 및 도 18b를 참조하면, 측벽 절연막(130)이 형성된 제 2 트렌치(101b) 내에 반도체 패턴(140)이 형성될 수 있다. 반도체 패턴(140)은 측벽 절연막(130)이 형성된 제 2 트렌치(101b)를 채우도록 반도체막을 증착한 후, 매립 절연막(120)의 상면 및 제 2 트렌치(101b)의 상부 영역에서 반도체막을 제거하여 형성될 수 있다. 여기서, 반도체막은 불순물이 언도우프된 폴리실리콘막일 수 있다.
반도체 패턴(140)의 상면은, 도 18a에 도시된 바와 같이, 제 1 트렌치(101 a)의 바닥면보다 높거나 동일한 레벨에 위치할 수 있다. 다시 말해, 반도체 패턴(140)은 배리어 영역(103)이 형성된 제 2 트렌치(101b)의 하부 영역을 채울 수 있다.
이와 달리, 도 18b에 도시된 실시예에 따르면, 반도체 패턴(140)의 상면은 제 1 트렌치(101a)의 바닥면보다 낮은 레벨에 위치할 수 있다.
도 18a에 이어서 도 4 및 도 19a를 참조하면, 이온주입 공정을 수행하여 반도체 패턴(140)의 상부 영역에 불순물들이 이온주입될 수 있다. 이에 따라, 반도체 패턴(140)은 고농도의 불순물들로 도핑된 상부 불순물 영역(140b) 및 불순물들이 언도우프된 하부 영역(140a)를 포함할 수 있다. 반도체 패턴(140)에서 불순물들은 n형 또는 p형 불순물들일 수 있다. 예를 들어, 반도체 패턴(140) 내에 보론(B), 인(P), 비소(As), 갈륨(Ga), 인듐(In), 안티모니(Sb), 및 알루미늄(Al)과 같은 불순물들이 이온주입될 수 있다.
반도체 기판(100)의 제 1 면(100a)으로부터 상부 불순물 영역(140b)의 깊이는 이온주입 공정시 이온주입 에너지에 따라 달라질 수 있다.
이온주입 공정을 수행하여 상부 불순물 영역(140b)을 형성함에 따라 반도체 패턴(140)에서 상부 불순물 영역(140b)과 하부 영역(140a) 사이에 경계면은 형성되지 않을 수 있다.
다른 예로, 도 18b에 이어서 도 19b를 참조하면, 반도체 패턴(140)의 상면 상에 상부 반도체 패턴(145)이 형성될 수 있다. 상부 반도체 패턴(145)은 반도체 패턴(140)이 형성된 제 2 트렌치(101b) 내에 불순물이 도핑된 폴리실리콘막을 증착한 후, 매립 절연막(120)의 상면 및 제 2 트렌치(101b)의 상부 영역에서 불순물이 도핑된 폴리실리콘막을 제거하여 형성될 수 있다. 별도의 증착 공정을 수행하여 상부 반도체 패턴(145)을 형성함에 따라, 상부 반도체 패턴(145)과 반도체 패턴(140) 사이에 경계면이 형성될 수 있다.
도 19a에 이어서 도 20을 참조하면, 반도체 패턴(140) 내에 불순물들이 도핑된 상부 불순물 영역(140b)을 형성한 후, 반도체 패턴(140) 상에 매립 절연 패턴(155)이 형성될 수 있다. 한편, 제 2 트렌치(101b) 내에 상부 반도체 패턴(145)이 형성된 경우, 매립 절연 패턴(155)은 상부 반도체 패턴(145)에 형성될 수 있다.
매립 절연 패턴(155)을 형성하는 것은, 반도체 패턴(140) 또는 상부 반도체 패턴(145)이 형성된 제 2 트렌치(101b)를 완전히 채우도록 절연막을 증착하는 것, 제 1 마스크 패턴(MP1)의 상면이 노출되도록 매립 절연막(120), 측벽 절연막(130), 및 절연막을 평탄화하는 것을 포함할 수 있다. 매립 절연 패턴(155)을 형성하는 동안 제 1 트렌치(101a) 내에 소자 분리막(125)이 형성될 수 있으며, 소자 분리막(125)과 매립 절연 패턴(155) 사이에 측벽 절연 패턴(135)이 형성될 수 있다.
매립 절연 패턴(155) 및 소자 분리막(125)을 형성한 후, 제 1 마스크 패턴(MP1) 및 버퍼 산화막(BO)은 반도체 기판(100)의 제 1 면(100a) 상에서 제거될 수 있다.
이어서, 반도체 기판(100)의 제 1 면(100a) 상에 리드아웃 회로들을 구성하는 MOS 트랜지스터들이 형성될 수 있다.
앞서 설명한 것처럼, 제 1 트랜스퍼 게이트 전극들(TG1)이 제 1 픽셀 영역들(PR1)의 제 1 활성부들(ACT1)에 각각 형성될 수 있으며, 제 2 트랜스퍼 게이트 전극들(TG2)이 제 2 픽셀 영역(PR2)의 제 1 활성부들(ACT1)에 각각 형성될 수 있다. 제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2)을 형성하는 것은, 반도체 기판(100)을 패터닝하여 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각에 게이트 리세스 영역을 형성하는 것, 게이트 리세스 영역 내벽을 컨포말하게 덮는 게이트 절연막을 형성하는 것, 및 게이트 리세스 영역을 채우는 게이트 도전막을 형성하는 것, 및 게이트 도전막을 패터닝하는 것을 포함한다. 나아가, 게이트 도전막을 패터닝하여 제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2)을 형성할 때, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 2 활성부들(ACT2)에 리드아웃 트랜지스터들의 게이트 전극들이 함께 형성될 수 있다.
제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2)을 형성한 후, 제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2) 일측들의 반도체 기판(100) 내에 플로팅 확산 영역들(FD)이 형성될 수 있다. 플로팅 확산 영역들(FD)은 제 2 도전형의 불순물들을 이온주입하여 형성될 수 있다. 나아가, 플로팅 확산 영역들(FD)을 형성할 때, 제 2 활성부(ACT2)에 리드아웃 트랜지스터들의 소오스/드레인 불순물 영역들이 형성될 수 있다.
도 21을 참조하면, 반도체 기판의 제 1 면(100a) 상에 층간 절연막들(211, 215, 217), 콘택 플러그들(CT), 및 연결 배선들(CL)이 형성될 수 있다.
층간 절연막들(211, 215, 217)은 제 1 및 제 2 트랜스퍼 트랜지스터들 및 로직 트랜지스터들을 덮을 수 있다. 층간 절연막들(211, 215, 217)은 갭 필(gap fill) 특성이 우수한 물질로 형성되며, 상부가 평탄화되도록 형성된다. 예를 들어, 층간 절연막들(211, 215, 217)은 HDP(High Density Plasma), TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass) 등이 사용될 수 있다.
층간 절연막들(211, 215, 217) 내에 플로팅 확산 영역(FD) 또는 리드아웃 트랜지스터들과 연결되는 콘택 플러그들(CT)이 형성될 수 있다. 층간 절연막들(211, 215, 217) 사이에 연결 배선들(CL)이 형성될 수 있다. 리드아웃 트랜지스터들의 전기적 연결을 위한 배선들은, 위치의 제약 없이, 배치될 수 있다. 콘택 플러그들(CT) 및 연결 배선들(CL)은, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막(ZrN), 텅스텐 질화막(WN) 및 이들의 조합으로 이루어진 합금 등으로 형성될 수 있다.
도 4 및 도 22를 참조하면, 반도체 기판(100)의 일부를 제거하는 박막화 공정을 수행하여, 반도체 기판(100)의 수직적 두께를 감소시킬 수 있다. 박막화 공정은 반도체 기판(100)의 제 2 면(100b)을 그라인딩(grinding) 또는 연마(polishing)하는 것 및 이방성 및 등방성 식각하는 것을 포함한다. 반도체 기판(100)을 박막화하기 위해 반도체 기판(100)의 상하가 반전될 수 있다. 그라인딩(grinding) 또는 연마(polishing) 공정에 의해 반도체 기판(100)의 일부가 제거될 수 있으며, 이어서, 이방성 또는 등방성 식각 공정을 수행하여 잔류하는 반도체 기판(100)의 표면 결함들이 제거될 수 있다.
반도체 기판(100)에 대한 박막화 공정에 의해 반도체 기판(100)의 제 2 면(100b)에서 반도체 패턴(140)이 노출될 수 있다. 이와 동시에, 반도체 기판(100)의 박막화 공정에 의해 제 2 트렌치(101b)의 바닥면에서 측벽 절연막(130)의 일부가 제거되어 측벽 절연 패턴(135)이 형성될 수 있다. 반도체 패턴의 표면 및 측벽 절연 패턴(135)의 표면은 반도체 기판(100)의 제 2 면(100b)과 실질적으로 동일한 레벨에 위치할 수 있다.
이어서, 반도체 기판(100)의 제 2 면(100b) 상에 버퍼 절연막(310)이 형성될 수 있다. 버퍼 절연막(310)은 반도체 패턴(140)의 표면 및 반도체 기판(100)의 제 2 면(100b)을 덮을 수 있다. 버퍼 절연막(310)은 알루미늄 산화물 및/또는 하프늄 산화물과 같은 금속 산화물을 증착하여 형성될 수 있다.
계속해서, 도 4 및 도 5를 참조하면, 버퍼 절연막(310) 상에 그리드 패턴(315)이 형성될 수 있다. 그리드 패턴(315)은 금속막을 증착한 후, 패터닝하여 형성될 수 있다. 그리드 패턴(315)은 제 1 방향(D1) 및 제 2 방향(D2)으로 연장되며 격자 형태를 가질 수 있다. 그리드 패턴(315)은, 평면적 관점에서, 반도체 패턴(140)과 중첩될 수 있다.
이어서, 버퍼 절연막(310) 상에 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각에 대응하여 컬러 필터들(320)이 형성될 수 있다. 컬러 필터들(320)은 청색, 적색, 및 녹색 컬러 필터들을 포함할 수 있다. 이어서, 컬러 필터들(320) 상에 마이크로 렌즈들(ML)이 각각 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 서로 대향하는 제 1 면 및 제 2 면을 갖고, 복수 개의 픽셀 영역들을 포함하는 제 1 도전형의 반도체 기판;
    상기 픽셀 영역들 각각에 제공되며 제 2 도전형의 불순물들을 포함하는 광전 변환 영역들; 및
    상기 반도체 기판 내에 배치되어 복수 개의 픽셀 영역들을 정의하며, 평면적 관점에서, 각각의 상기 광전 변환 영역들을 둘러싸는 픽셀 분리 구조체를 포함하되,
    상기 픽셀 분리 구조체는:
    상기 반도체 기판의 상기 제 1 면에서 상기 제 2 면으로 연장되는 반도체 패턴;
    상기 반도체 패턴의 측벽과 상기 반도체 기판 사이의 측벽 절연 패턴; 및
    상기 반도체 패턴의 적어도 일부에 불순물이 도핑된 불순물 영역을 포함하는 이미지 센서.
  2. 제 1 항에 있어서,
    상기 반도체 기판은 서로 대향하는 제 1 면 및 제 2 면을 갖고,
    상기 이미지 센서는 상기 픽셀 영역들 각각에서 상기 반도체 기판 내에 배치되어 활성부를 정의하는 소자 분리막을 더 포함하되,
    상기 픽셀 분리 구조체의 상기 불순물 영역은 상기 반도체 기판의 상기 제 1 면 및 상기 제 2 면과 이격되어 배치되되, 상기 소자 분리막과 인접하는 이미지 센서.
  3. 제 2 항에 있어서,
    상기 이미지 센서는 상기 픽셀 영역들 각각에서 상기 반도체 기판의 상기 활성부 상에 배치되는 트랜스퍼 게이트 전극을 더 포함하는 이미지 센서.
  4. 제 2 항에 있어서,
    상기 픽셀 분리 구조체는 상기 반도체 패턴 상에 배치되며, 상기 소자 분리막의 상면과 동일한 레벨에 상면을 갖는 매립 절연 패턴을 더 포함하되,
    상기 불순물 영역은 상기 매립 절연 패턴과 인접하는 이미지 센서.
  5. 제 1 항에 있어서,
    상기 반도체 기판은 상기 픽셀 영역들이 제공되는 픽셀 어레이 영역 및 상기 픽셀 어레이 영역 둘레의 패드 영역을 포함하되,
    상기 이미지 센서는:
    상기 패드 영역에서 상기 반도체 패턴의 상기 불순물 영역에 접속되는 콘택 플러그; 및
    상기 콘택 플러그에 연결되며, 바이어스가 인가되는 도전 라인을 더 포함하는 이미지 센서.
  6. 제 1 항에 있어서,
    상기 반도체 패턴은 제 1 방향으로 연장되며 상기 제 1 방향과 교차하는 제 2 방향으로 이격되는 제 1 부분들 및 상기 제 2 방향으로 연장되며 상기 제 1 방향으로 이격되는 제 2 부분들을 포함하되,
    상기 광전 변환 영역들 각각은, 평면적 관점에서, 한 쌍의 상기 제 1 부분들 사이 및 한 쌍의 상기 제 2 부분들 사이에 배치되는 이미지 센서.
  7. 제 1 항에 있어서,
    상기 반도체 기판 내에서 상기 측벽 절연 패턴의 측벽을 덮으며, 상기 제 1 도전형의 불순물들을 포함하는 배리어 영역을 더 포함하는 이미지 센서.
  8. 제 1 항에 있어서,
    상기 반도체 기판은 서로 대향하는 제 1 면 및 제 2 면을 갖고,
    상기 반도체 패턴 내에서 상기 불순물의 농도는 상기 반도체 기판의 상기 제 1 면에서 상기 제 2 면으로 갈수록 감소하는 이미지 센서.
  9. 제 8 항에 있어서,
    상기 반도체 기판의 상기 제 1 면 상에 배치되며, 상기 광전 변환 영역들과 전기적으로 연결되는 리드 아웃 회로층; 및
    상기 반도체 기판의 상기 제 2 면 상에 배치되며, 복수 개의 마이크로 렌즈들을 포함하는 마이크로 렌즈 어레이를 더 포함하는 이미지 센서.
  10. 픽셀 어레이 영역 및 상기 픽셀 어레이 영역 둘레의 패드 영역을 포함하는 반도체 기판으로서, 상기 반도체 기판은 서로 대향하는 제 1 면 및 제 2 면을 갖는 것;
    상기 픽셀 어레이 영역에서 상기 반도체 기판 내에 제공되며, 평면적 관점에서, 서로 교차하는 제 1 방향 및 제 2 방향을 따라 배치된 광전 변환 영역들; 및
    상기 반도체 기판의 상기 제 1 면에서 상기 제 2 면으로 연장되며, 평면적 관점에서, 상기 광전 변환 영역들 각각을 둘러싸는 픽셀 분리 구조체로서, 상기 픽셀 분리 구조체는:
    상기 반도체 기판을 수직적으로 관통하는 반도체 패턴으로서, 상기 반도체 패턴은 불순물이 도핑된 불순물 영역을 포함하는 것; 및
    상기 반도체 패턴의 측벽을 둘러싸는 측벽 절연 패턴을 포함하는 것; 및
    상기 패드 영역에서 상기 반도체 패턴의 상기 불순물 영역에 접속되는 콘택 플러그를 포함하는 이미지 센서.
  11. 제 10 항에 있어서,
    상기 반도체 패턴의 상기 불순물 영역은 상기 반도체 기판의 상기 제 1 면에 인접하게 배치되고,
    상기 반도체 패턴은 상기 불순물 영역에서 보다 불순물 농도가 낮은 하부 불순물 영역을 더 포함하는 이미지 센서.
  12. 제 10 항에 있어서,
    상기 반도체 기판 내에서 상기 제 1 면에 인접하는 소자 분리막을 더 포함하되,
    상기 반도체 패턴의 상기 불순물 영역은 상기 소자 분리막의 바닥면과 상기 반도체 기판의 상기 제 2 면 사이에 위치하는 이미지 센서.
  13. 제 12 항에 있어서,
    상기 픽셀 분리 구조체는 상기 반도체 패턴 상에 배치되며, 상기 소자 분리막의 상면과 동일한 레벨에 상면을 갖는 매립 절연 패턴을 더 포함하되,
    상기 불순물 영역은 상기 매립 절연 패턴과 인접하는 이미지 센서.
  14. 제 10 항에 있어서,
    상기 반도체 기판 내에서 상기 측벽 절연 패턴의 측벽을 덮는 배리어 영역을 더 포함하되,
    상기 광전 변환 영역들은 제 1 도전형의 불순물들을 포함하고, 상기 배리어 영역은 상기 제 1 도전형과 다른 제 2 도전형의 불순물들을 포함하는 이미지 센서.
  15. 제 10 항에 있어서,
    상기 반도체 패턴은, 평면적 관점에서, 상기 제 1 방향으로 연장되며 상기 제 2 방향으로 이격되는 제 1 부분들 및 상기 제 2 방향으로 연장되며 상기 제 1 방향으로 이격되는 제 2 부분들을 포함하는 이미지 센서.
  16. 제 10 항에 있어서,
    상기 반도체 패턴의 폭은 상기 제 1 면에서 상기 제 2 면으로 갈수록 감소하는 이미지 센서.
  17. 제 10 항에 있어서,
    상기 반도체 기판의 상기 제 1 면 상에 배치되며, 상기 광전 변환 영역들과 전기적으로 연결되는 리드 아웃 회로층; 및
    상기 반도체 기판의 상기 제 2 면 상에 배치되며, 복수 개의 마이크로 렌즈들을 포함하는 마이크로 렌즈 어레이를 더 포함하는 이미지 센서.
  18. 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 도전형의 반도체 기판;
    상기 반도체 기판 내에 제공되며, 평면적 관점에서, 2차원적으로 배열된 제 2 도전형의 광전 변환 영역들; 및
    상기 반도체 기판의 상기 제 1 면에서 상기 제 2 면으로 연장되며, 평면적 관점에서, 각각의 상기 광전 변환 영역들을 둘러싸는 픽셀 분리 구조체를 포함하되,
    상기 픽셀 분리 구조체는 상기 반도체 기판을 수직적으로 관통하는 반도체 패턴 및 상기 반도체 패턴의 측벽을 둘러싸는 측벽 절연 패턴을 포함하고,
    상기 반도체 패턴은 상기 제 1 면에 인접한 상부 영역 및 상기 제 2 면에 인접한 하부 영역을 포함하되, 상기 상부 영역에서 불순물 농도가 상기 하부 영역에서 불순물 농도보다 큰 이미지 센서.
  19. 제 18 항에 있어서,
    상기 반도체 기판의 상기 상부 영역은 불순물이 도우프된 폴리실리콘으로 이루어지고, 상기 하부 영역은 불순물이 언도우프된 폴리실리콘으로 이루어진 이미지 센서.
  20. 제 18 항에 있어서,
    상기 반도체 패턴은 상기 반도체 기판의 상기 제 1 면과 이격된 상면 및 상기 반도체 기판의 상기 제 2 면과 동일한 레벨에 위치하는 바닥면을 갖는 이미지 센서.
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