KR20200057862A - 이미지 센서 - Google Patents

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KR20200057862A
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이태연
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Abstract

이미지 센서가 제공된다. 상기 이미지 센서는 제1 도전형의 반도체 기판, 상기 반도체 기판 내에 제공되며, 제2 도전형을 갖는 광전 변환 영역, 상기 반도체 기판의 제1 면에 인접하여 형성된 산화물 반도체 패턴 및 광전 변환 영역 및 상기 산화물 반도체 패턴과 인접하도록, 상기 제1 면 상에 형성된 전송 게이트를 포함할 수 있다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것으로서, 보다 상세하게는 산화물 반도체 패턴을 포함하는 이미지 센서에 관한 것이다.
이미지 센서는 광학 이미지(optical image)을 전기적 신호로 변환하는 반도체 소자이다. 이미지 센서는 CCD(charge coupled device) 형 및 CMOS(complementary metal oxide semiconductor) 형으로 분류될 수 있다. CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 픽셀들을 구비한다. 픽셀들 각각은 포토 다이오드(photodiode)를 포함한다. 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
본 발명이 해결하고자 하는 과제는 집적도가 향상되고, 글로벌 셔터 동작이 가능한 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른, 이미지 센서는 제1 도전형의 반도체 기판; 상기 반도체 기판 내에 제공되며, 제2 도전형을 갖는 광전 변환 영역; 상기 반도체 기판의 제1 면에 인접하여 형성된 산화물 반도체 패턴; 및 광전 변환 영역 및 상기 산화물 반도체 패턴과 인접하도록, 상기 제1 면 상에 형성된 전송 게이트를 포함할 수 있다.
본 발명의 실시예들에 따른, 이미지 센서는 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 반도체 기판; 상기 제1 면 및 상기 제2 면의 사이에 제공되어 픽셀 영역을 정의하는 제1 소자 분리 패턴; 상기 픽셀 영역의 내에서 상기 제1 면과 인접하게 배치된 산화물 반도체 패턴; 상기 산화물 반도체 패턴과 상기 소자 분리 패턴의 사이에 배치된 전송 게이트를 포함할 수 있다.
본 발명의 실시예들에 따른, 이미지 센서는 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판; 상기 반도체 기판 내에 제공된 광전 변환 영역; 상기 제1 면으로부터 상기 제2 면을 향하여 함몰된 리세스 영역 내에 배치되는 산화물 반도체 패턴; 상기 제1 면 상에 배치되며, 상기 산화물 반도체 패턴과 인접한 전송 게이트를 포함할 수 있다.
본 발명에 따른 이미지 센서는 픽셀 영역의 신호 손실을 최소화할 수 있다. 이에 따라, 글로벌 셔터 동작이 가능하며 우수한 집적도를 갖는 이미지 센서가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 평면도이다.
도 4a 및 도 4b는 각각 도 3의 I-I' 선 및 II-II'선을 따라 자른 단면도이다.
도 5a는 도 4의 AA 영역의 확대도이다.
도 5b 내지 도 5d는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 단면도들로, 도 4a의 AA 영역에 대응된다.
도 6은 본 발명의 실시예들에 따른 이미지 센서를 나타내는 단면도로, 도 3의 I-I' 선에 대응된다.
도 7a 내지 도 7c는 도 6의 BB 부분을 확대한 확대도들이다.
도 8은 본 발명의 실시예들에 따른 픽셀들의 동작을 설명하기 위한 타이밍도이다.
도 9a, 도 10a 및 도 11a는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 도면들로, 도 3의 I-I’선에 따른 단면도들이다.
도 9b, 도 10b 및 도 11b는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 도면들로, 도 3의 II-II’선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 1을 참조하면, 이미지 센서는 액티브 픽셀 센서 어레이(Active Pixel Sensor array; 1), 행 디코더(row decoder; 2), 행 드라이버(row driver; 3), 열 디코더(column decoder; 4), 타이밍 발생기(timing generator; 5), 상관 이중 샘플러(CDS: Correlated Double Sampler; 6), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 7) 및 입출력 버퍼(I/O buffer; 8)를 포함할 수 있다.
액티브 픽셀 센서 어레이(1)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함할 수 있다. 액티브 픽셀 센서 어레이(1)는 외부로부터 광을 수신하고, 수신된 광을 전기적 신호로 변환할 수 있다. 액티브 픽셀 센서 어레이(1)는 행 드라이버(3)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들을 전달받아 구동될 수 있다. 변환된 전기적 신호는 상관 이중 샘플러(6)에 제공될 수 있다.
행 드라이버(3)는, 행 디코더(2)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(1)로 제공할 수 있다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(5)는 행 디코더(2) 및 열 디코더(4)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
상관 이중 샘플러(CDS; 6)는 액티브 픽셀 센서 어레이(1)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. 상관 이중 샘플러(6)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
아날로그 디지털 컨버터(ADC; 7)는 상관 이중 샘플러(6)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
입출력 버퍼(8)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(4)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 디지털 신호를 출력할 수 있다.
도 1 및 도 2를 참조하면, 액티브 픽셀 센서 어레이(1)는 복수의 단위 픽셀들(PX)을 포함하며, 단위 픽셀들(PX)은 매트릭스 형태로 배열될 수 있다. 각각의 단위 픽셀들(PX)은 전송 트랜지스터(TX)와 로직 트랜지스터들(RX, SX, SFX)을 포함할 수 있다. 로직 트랜지스터들은 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 소스 팔로워 트랜지스터(SFX)를 포함할 수 있다. 전송 트랜지스터(TX)는 전송 게이트(TG)를 포함할 수 있다. 각각의 단위 픽셀들(PX)은 광전 변환 소자(PD) 및 전하 저장 노드(FD)를 더 포함할 수 있다.
광전 변환 소자(PD)는 외부에서 입사된 빛의 양에 비례하여 광 전하들을 생성할 수 있다. 광전 변환 소자(PD)는 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀드 포토 다이오드 및 이들의 조합을 포함할 수 있다. 전송 트랜지스터(TX)는 광전 변환 소자(PD)에서 생성된 전하를 전하 저장 노드(FD)로 전송할 수 있다. 전하 저장 노드(FD)는 광전 변환 소자(PD)에서 생성된 전하를 전송 받아 누적적으로 저장할 수 있다. 전하 저장 노드(FD)에 축적된 광전하들의 양에 따라 소스 팔로워 트랜지스터(SFX)가 제어될 수 있다.
리셋 트랜지스터(RX)는 전하 저장 노드(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)의 드레인 전극은 전하 저장 노드(FD)와 연결되며 소스 전극은 전원 전압(VDD)에 연결될 수 있다. 리셋 트랜지스터(RX)가 턴 온(turn-on)되면, 리셋 트랜지스터(RX)의 소스 전극과 연결된 전원 전압(VDD)이 전하 저장 노드(FD)로 인가될 수 있다. 따라서, 리셋 트랜지스터(RX)가 턴 온되면, 전하 저장 노드(FD)에 축적된 전하들이 배출되어 전하 저장 노드(FD)가 리셋될 수 있다.
소스 팔로워 트랜지스터(SFX)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 할 수 있다. 소스 팔로워 트랜지스터(SFX)는 전하 저장 노드(FD)에서의 전위 변화를 증폭하고, 이를 출력 라인(Vout)으로 출력할 수 있다.
선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀들(PX)을 선택할 수 있다. 선택 트랜지스터(SX)가 턴 온 될 때, 소스 팔로워 트랜지스터(SFX)의 드레인 전극에 출력되는 전기적 신호가 출력 라인(OUT)으로 출력될 수 있다.
도 3은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 평면도이다. 도 4a 및 도 4b는 각각 도 3의 I-I' 선 및 II-II'선을 따라 자른 단면도이다. 도 5a는 도 4의 AA 영역의 확대도이다.
도 2, 도 3, 도 4a, 도 4b 및 도 5a를 참조하면, 본 발명의 실시예들에 따른 이미지 센서는, 광전 변환층(10), 배선층(20) 및 광 투과층(30)을 포함할 수 있다. 실시예들에 따르면, 광전 변환층(10)은 배선층(20)과 광 투과층(30)의 사이에 배치될 수 있다.
광전 변환층(10)은 반도체 기판(100), 반도체 기판(100) 내에 제공된 광전 변환 영역들(110) 및 광전 변환 영역들(110)과 수직적으로 중첩된 산화물 반도체 패턴들(150)을 포함할 수 있다. 광전 변환층(10)은 광 투과층(30)을 통과한 광을 수신할 수 있다. 수신된 광은 광전 변환 영역들(110)에서 전기적 신호로 변환될 수 있다. 산화물 반도체 패턴들(150)은 광전 변환 영역들(110)로부터 전기적 신호를 전달 받아 저장할 수 있다.
배선층(20)은 제1 배선들(212) 및 제2 배선들(212, 213)을 포함할 수 있다. 제1 배선들(212) 및 제2 배선들(213)은 제1 층간 절연막(221) 내의 콘택 플러그(CP)를 통해 전송 트랜지스터들(TX) 및 로직 트랜지스터들(RX, SX, SFX)을 연결할 수 있다. 제1 및 제2 배선들(212, 213)은, 반도체 기판(100)의 제1 면(100a) 상에 적층된 제2 및 제3 층간 절연막들(222, 223) 내에 각각 배치될 수 있다.
광 투과층(30)은 컬러 필터들(303) 및 마이크로 렌즈들(307)를 포함할 수 있다. 광 투과층(30)은 외부에서 입사되는 광을 집광 및 필터링하여 광전 변환층(10)에 제공할 수 있다.
구체적으로, 반도체 기판(100)은 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 가질 수 있다. 반도체 기판(100)의 제1 면(100a)은 배선층(20)과 인접할 수 있고, 제2 면(100b)은 광 투과층(30)과 인접할 수 있다. 반도체 기판(100)은 제1 도전형(예컨대, p형)을 가질 수 있다. 일 예로, 반도체 기판(100)은 벌크(bulk) 실리콘 기판과 그 상부에 형성된 제1 도전형의 에피택시얼층을 포함할 수 있다. 다른 예로, 반도체 기판(100)은, 벌크 실리콘 기판이 제거됨에 따라, p형의 에피택시얼층 으로 구성된 기판일 수 있다. 또한, 반도체 기판(100)은 제1 도전형의 웰을 포함하는 기판일 수 있다.
반도체 기판(100)은 제1 소자 분리 패턴(101)에 의해 정의된 복수개의 픽셀 영역들(PX)을 포함할 수 있다. 복수 개의 픽셀 영역들(PX)은, 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다.
제1 소자 분리 패턴(101)은 반도체 기판(100) 제1 면(100a) 및 제2 면(100b)의 사이에 제공될 수 있다. 제1 소자 분리 패턴(101)은 반도체 기판(100)의 내부에 제공되는 깊은 소자 분리 패턴일 수 있다. 제1 소자 분리 패턴(101)은 반도체 기판을 제3 방향(D3)으로 가로지를 수 있다. 제1 소자 분리 패턴(101)의 일단과 타단은 반도체 기판(100)의 제1 면(100a) 및 제2 면(100b)에 각각 노출될 수 있다. 그러나 도시된 것과 달리, 제1 소자 분리 패턴(101)은 반도체 기판(100)을 완전히 가로지르지 않을 수 있다. 일 예로, 제1 소자 분리 패턴(101)의 일단은 반도체 기판(100)의 제1 면(100a)과 이격될 수 있다. 다른 예로, 제1 소자 분리 패턴(101)의 타단은 반도체 기판(100)의 반도체 기판(100)의 제2 면(100b)과 이격될 수 있다. 제1 소자 분리 패턴(101)은 픽셀 영역들(PX) 각각으로 입사되는 입사광에 의해 생성된 광 전하들이 랜덤 드리프트(random drift)에 의해 인접하는 픽셀 영역들(PX)로 입사되는 것을 방지할 수 있다. 즉, 제1 소자 분리 패턴(101)은 픽셀 영역들(PX) 간의 크로스토크 현상을 방지할 수 있다.
제1 소자 분리 패턴(101)은 반도체 기판(100; 예컨대, 실리콘)보다 굴절률이 낮은 절연 물질을 포함할 수 있다. 제1 소자 분리 패턴(101)은 하나 또는 복수 개의 절연막들을 포함할 수 있다. 예컨대, 제1 소자 분리 패턴(101)은 실리콘 산화막, 실리콘 산화질화막 또는 실리콘 질화막을 포함할 수 있다.
각각의 광전 변환 영역들(110)이 각각의 픽셀 영역들(PX) 내에 배치될 수 있다. 광전 변환 영역들(110)은, 반도체 기판(100)의 도전형과 반대인 제2 도전형(예컨대, n형)의 불순물들로 도핑된 불순물 영역들일 수 있다. 광전 변환 영역들(110)은 반도체 기판(100)의 제2 면(100b)과 인접하고, 제1 면(100a)과 이격될 수 있다. 각각의 광전 변환 영역들(110)은 제1 면(100a)에 인접한 영역과 제2 면(100b)에 인접한 영역 간에 불순물 농도 차이를 가질 수 있다. 이에 따라, 각각의 광전 변환 영역들(110)은 반도체 기판(100)의 제1 면(100a)과 제2 면(100b) 사이에서 포텐셜 기울기를 가질 수 있다.
반도체 기판(100)과 광전 변환 영역들(110)은 포토다이오드들을 구성할 수 있다. 즉, 제1 도전형의 반도체 기판(100)과 제2 도전형의 광전 변환 영역(110)의 p-n 접합(p-n junction)에 의해 포토다이오드가 구성될 수 있다. 포토다이오드를 구성하는 각각의 광전 변환 영역들(110)은, 이미지 센서의 외부로부터 광을 수신하여 광 전하를 생성 및 축적할 수 있다.
제2 소자 분리 패턴(103)이 반도체 기판(100) 내에 제공될 수 있다. 제2 소자 분리 패턴(103)은 반도체 기판(100)의 제1 면(100a) 상에 형성되는 얕은 소자 분리 패턴일 수 있다. 제2 소자 분리 패턴(103)의 깊이는 제1 소자 분리 패턴들(101)의 깊이보다 얕을 수 있다.
제2 소자 분리 패턴(103)은 픽셀 영역들(PX)의 각각 내에 활성 영역을 정의할 수 있다. 상기 활성 영역은 반도체 기판(100)의 제1 면(100a) 상에 배치되는 트랜지스터들의 동작을 위한 영역일 수 있다. 예컨대, 상기 트랜지스터들은 도 2를 참조하여 설명한 트랜지스터들(Tx, RX, SX, 및/또는 SFX)을 포함할 수 있다. 제2 소자 분리 패턴(103)은, 예컨대, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
산화물 반도체 패턴(150)이 픽셀 영역(PX)의 내에 형성될 수 있다. 산화물 반도체 패턴(150)은 반도체 기판(100)의 제1 면(100a)에 인접하여 형성될 수 있다. 산화물 반도체 패턴(150)은 반도체 기판(100)의 제1 면(100a)으로부터 제2 면(100b)을 향하여 함몰된 리세스 영역(RS) 내에 배치될 수 있다. 다시 말해서 산화물 반도체 패턴(150)은 반도체 기판(100)에 매립될 수 있으며, 산화물 반도체 패턴(150)의 상면은 반도체 기판(100)의 제1 면(100a)에 노출될 수 있다. 일 예로, 산화물 반도체 패턴(150)의 상면은 반도체 기판(100)의 제1 면(100a)과 실질적으로 동일 레벨에 위치할 수 있다. 산화물 반도체 패턴(150)의 상면은 반도체 기판(100)의 제1 면(100a)과 공면을 이룰 수 있다. 산화물 반도체 패턴(150)의 일 측면은 제2 소자 분리 패턴(103)과 접촉할 수 있으며, 산화물 반도체 패턴(150)의 다른 측면은 반도체 기판(100)의 리세스된 내측면과 접촉할 수 있다.
산화물 반도체 패턴(150)은 광전 변환 영역(110)과 이격될 수 있다. 산화물 반도체 패턴(150)과 광전 변환 영역(110)의 사이에는 채널 영역(CH)이 형성될 수 있다. 산화물 반도체 패턴(150)은 도 2를 참조하여 설명된 전하 저장 노드(FD)에 대응될 수 있다. 산화물 반도체 패턴(150)은 채널 영역(CH)을 통하여 광전 변환 영역(110)으로부터 전하를 제공 받을 수 있다. 산화물 반도체 패턴(150)은 전달 받은 전하를 누적적으로 저장할 수 있다.
한편, 산화물 반도체 패턴(150)은 리셋 게이트(RG)의 아래에 위치할 수 있다. 예컨대, 산화물 반도체 패턴(150)은 반도체 기판(100)의 제1 면(100a)과 나란한 제1 방향(D1)으로 연장될 수 있다. 리셋 게이트(RG)는 산화물 반도체 패턴(150)을 제2 방향(D2)으로 가로지를 수 있다. 또한, 산화물 반도체 패턴(150)의 일단에 제1 콘택 플러그(cp1)가 접속될 수 있으며, 산화물 반도체 패턴(150)의 타단에 제2 콘택 플러그(cp2)가 접속될 수 있다. 산화물 반도체 패턴(150)은 제1 콘택 플러그(cp1)를 통하여 소스 팔로워 게이트(SFG)와 연결될 수 있다. 산화물 반도체 패턴(150)은 제2 콘택 플러그(cp2)를 통하여 전원 전압(VDD)을 수신할 수 있다.
산화물 반도체 패턴(150)은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중 적어도 하나를 포함하는 산화물 반도체를 포함할 수 있다. 산화물 반도체 패턴(150)은 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 IGZO(indium-gallium-zinc-oxide)일 수 있다. 산화물 반도체 패턴(150)은, 예컨대, 비정질(amorphous) IGZO일 수 있다. 산화물 반도체 패턴(150)은 도핑된 실리콘 영역에 비해 우수한 전하 저장 특성을 가질 수 있다. 이로써, 전송 게이트(TG)와 광전 변환 소자(PD) 사이에 형성된 별도의 노드 없이도 글로벌 셔터 동작 및 순차적 리드아웃 동작이 가능한 이미지 센서가 제공될 수 있다. 본 발명의 실시예들에 따른 이미지 센서의 구체적인 동작은 도 8을 참조하여 후술된다.
전송 게이트(TG)가 픽셀 영역들(PX)의 내에 각각 형성될 수 있다. 전송 게이트(TG)는 광전 변환 영역(110) 및 상기 산화물 반도체 패턴(150)과 인접하도록, 반도체 기판(100)의 제1 면(100a) 상에 형성될 수 있다. 다시 말해서, 전송 게이트(TG)는 광전 변환 영역(110) 및 상기 산화물 반도체 패턴(150)에 의해 정의되는 채널 영역(CH)과 인접하게 형성될 수 있다. 전송 게이트(TG)는 반도체 기판(100) 내로 삽입된 하부 부분과, 상기 하부 부분과 연결되며 반도체 기판(100)의 제1 면(100a) 상으로 돌출되는 상부 부분을 포함할 수 있다. 전송 게이트(TG)와 반도체 기판(100) 사이에 게이트 절연막(GI)이 개재될 수 있다.
소스 팔로워 게이트(SFG) 및 선택 게이트(SG)가 픽셀 영역(PX) 내에 서로 이격되어 배치될 수 있다. 소스 팔로워 게이트(SFG) 및 선택 게이트(SG)는 픽셀 영역(PX)의 가장자리에 배치될 수 있다. 불순물 영역들(DR)이 반도체 기판(100)의 제1 면(100a)과 인접하여 형성될 수 있다. 불순물 영역들(DR)은 소스 팔로워 게이트(SFG)의 양측 및 선택 게이트(SG)의 양측에 형성될 수 있다. 불순물 영역들(DR)은 소스 팔로워 게이트(SFG) 및 선택 게이트(SG)의 소스/드레인 영역으로 기능할 수 있다. 불순물 영역들(DR)은 제2 도전형의 불순물들로 도핑된 영역일 수 있다.
반도체 기판(100)의 제2 면(100b) 상에 컬러 필터들(303) 및 마이크로 렌즈들(307)이 배치될 수 있다. 각각의 컬러 필터들(303)이 각각의 픽셀 영역들(PX) 상에 배치될 수 있다. 각각의 마이크로 렌즈들(307)이 각각의 컬러 필터들(303) 상에 배치될 수 있다. 반도체 기판(100)의 제2 면(100b)과 컬러 필터들(303)의 사이에 제1 평탄막(301)이 배치될 수 있으며, 컬러 필터들(303)과 마이크로 렌즈들(307) 사이에 제2 평탄막(305)이 배치될 수 있다.
컬러 필터들(303)은, 녹색, 적색 및 청색의 컬러 필터들을 포함할 수 있다. 이와 달리, 컬러 필터들(303)은 시안(cyan), 마젠타(magenta) 또는 황색(yellow) 등과 같은 다른 컬러를 가질 수도 있다.
마이크로 렌즈들(307)은 픽셀 영역들(PX)로 입사되는 빛을 집광시킬 수 있도록 볼록한 형태를 가질 수 있다. 평면적 관점에서, 각각의 마이크로 렌즈들(307)은 각각의 광전 변환 영역들(110)과 중첩될 수 있다.
도 5b 내지 도 5d는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 단면도로, 도 4a의 AA 영역에 대응된다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다.
도 4a 및 도 5b를 참조하면, 산화물 반도체 패턴(150)은 반도체 기판(100)의 제2 면(100b)을 향하여 연장된 부분을 포함할 수 있다. 구체적으로, 산화물 반도체 패턴(150)은 전송 게이트(TG)와 이격된 제1 부분(P1) 및 제1 부분(P1)으로부터 연장된 제2 부분(P2)을 포함할 수 있다. 제2 부분(P2)은 전송 게이트(TG) 및 제1 부분(P1)의 사이에 위치할 수 있다. 제2 부분(P2)은 전송 게이트(TG)의 하부 측면을 따라 광전 변환 영역(110)을 향하여 연장될 수 있다. 이로써, 산화물 반도체 패턴(150)의 일 부분은 전송 트랜지스터(TX)의 채널로 기능할 수 있다. 반도체 기판(100)의 제1 면(100a)을 상면으로 정의할 때, 제2 부분(P2)의 최하부 표면의 레벨(150b)은 전송 게이트(TG)의 최하부 표면의 레벨 또는 게이트 절연막(GI)의 최하부 표면의 레벨과 실질적으로 동일할 수 있다. 산화물 반도체 패턴(150)의 최하부 표면(150b)의 수직적 레벨은 제2 소자 분리 패턴(103)의 최하부 표면(103b)의 수직적 레벨보다 낮을 수 있다. 또한, 제2 부분(P2)의 최하부 표면의 수직적 레벨은 제1 부분(P1)의 최하부 표면의 수직적 레벨보다 낮을 수 있다. 제2 부분(P2)은 광전 변환 영역(110)과 이격될 수 있다.
도 4a 및 도 5c를 참조하면, 산화물 반도체 패턴(150)은 광전 변환 영역(110)의 내부로 연장될 수 있다. 다시 말해서 산화물 반도체 패턴(150)의 제2 부분(P2)의 일부는 광전 변환 영역(110)의 내부에 위치할 수 있다. 반도체 기판(100)의 제1 면(100a)을 상면으로 정의할 때, 산화물 반도체 패턴(150)의 최하부 표면(150b)의 레벨은 전송 게이트(TG)의 최하부 표면(TGb)의 레벨보다 낮을 수 있다. 다시 말해서, 제2 부분(P2)의 최하부 표면의 레벨과 제1 면(100a) 사이의 거리는 전송 게이트(TG)의 최하부 표면과 제1 면(100a) 사이의 거리보다 클 수 있다.
도 4a 및 도 5d를 참조하면, 산화물 반도체 패턴(150)은 반도체 기판(100)의 제1 면(100a)의 위에 형성될 수 있다. 즉, 산화물 반도체 패턴(150)은 반도체 기판(100)의 내부로 매립되지 않을 수 있다. 산화물 반도체 패턴(150)의 상면의 레벨은 반도체 기판(100)의 제1 면(100a)의 상면의 레벨보다 높을 수 있다.
도 6은 본 발명의 실시예들에 따른 이미지 센서를 나타내는 단면도로, 도 3의 I-I' 선에 대응된다. 도 7a 내지 도 7c는 도 6의 BB 부분을 확대한 확대도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다.
도 6 및 도 7a를 참조하면, 전송 게이트(TG)는 반도체 기판(100)의 제1 면(100a)의 위에 배치될 수 있다. 전송 게이트(TG)는 평탄한 하면을 가질 수 있다. 산화물 반도체 패턴(150)은 전송 게이트(TG)의 측면(TGs)과 인접하여 반도체 기판(100) 내에 매립될 수 있다.
도 6 및 도 7b를 참조하면, 산화물 반도체 패턴(150)은 전송 게이트(TG)의 측면(TGs)과 인접한 제1 부분(P1) 및 제1 부분(P1)으로부터 전송 게이트(TG)와 광전 변환 영역(110)의 사이로 연장된 제2 부분(P2)을 포함할 수 있다. 반도체 기판(100)의 제1 면(100a)을 상면으로 정의할 때, 제2 부분(P2)의 최하부 표면의 레벨은 제1 부분(P1)의 최하부 표면의 레벨보다 낮을 수 있다. 제2 부분(P2)은 광전 변환 영역(110)과 이격될 수 있다. 산화물 반도체 패턴(150)의 일 부분은 전송 트랜지스터(TX)의 채널로 기능할 수 있다.
도 6 및 도 7c를 참조하면, 산화물 반도체 패턴(150)의 제2 부분(P2)은 광전 변환 영역(110)의 내부로 연장될 수 있다.
도 8은 본 발명의 실시예들에 따른 픽셀들의 동작을 설명하기 위한 타이밍도이다. 도 8에서, 가로축은 시간으로 정의되고, 세로축은 신호의 크기로 정의될 수 있다.
도 2, 도 3 및 도 8을 참조하면, 본 발명의 실시예들에 따른 이미지 센서의 동작은 셔터 동작 구간(T1)과 리드아웃 동작 구간(T2)을 포함할 수 있다.
셔터 동작 구간(T1)에서, 서로 다른 열에 포함된 픽셀들(PX1, PX2)이 동일한 시간에 빛에 노출될 수 있다. 또한, 서로 다른 열에 포함된 픽셀들(PX1, PX2)은 동일한 광전 변환 시간 동안 광 전하를 집적할 수 있다. 구체적으로, 광전 변환 소자(PD) 및 전하 검출 노드(FD)를 리셋시킨 후, 광 집적 모드(EIT: Effective integration time)가 수행될 수 있다. 광 집적 모드(EIT)는 전송 트랜지스터(TX)가 턴 오프된 후 다시 턴 온될 때까지 시간을 의미할 수 있다. 광 집적 모드(EIT)가 수행되는 동안 전하 저장 노드(FD)에 광 전하들이 축적될 수 있다. 각각의 픽셀들(PX)은 전하 저장 노드(FD)에 저장된 광 전하에 기초하여 이미지 신호를 생성할 수 있다.
이어서, 리드아웃 동작이 수행될 수 있다. 리드아웃 동작 구간(T2)에서, 서로 다른 열에 포함된 픽셀들(PX1, PX2)은 순차적으로 이미지 신호를 출력할 수 있다. 서로 다른 열에 포함된 픽셀들(PX1, PX2) 내의 선택 트랜지스터들(SX)은 순차적으로 턴 온 될 수 있다. 소스 팔로워 트랜지스터(SFX)에서 생성된 이미지 신호들이 열 별로 순차적으로 출력될 수 있다. 본 발명의 실시예들에 따른 이미지 센서는, 제1 픽셀(PX1) 내에서 생성된 이미지 신호가 출력되는 동안 제2 픽셀(PX2) 내에 저장된 이미지 신호의 손실을 최소화할 수 있다. 이로써, 글로벌 셔터 동작이 가능하며 선명한 이미지의 획득이 가능한 이미지 센서가 제공될 수 있다.
도 9a, 도 10a 및 도 11a는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 도면들로, 도 3의 I-I’선에 따른 단면도들이다. 도 9b, 도 10b 및 도 11b는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 도면들로, 도 3의 II-II’선에 따른 단면도들이다.
도 3, 도 9a 및 도 9b를 참조하면, 제1 도전형을 갖는 반도체 기판(100)이 제공될 수 있다. 일 예들에 따르면, 제1 도전형을 갖는 기판(100)을 제공하는 것은 희생 기판(SS) 상에 인-시츄(in-situ)로 제1 도전형의 불순물을 도핑하면서 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 반도체 기판(100)은 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 가질 수 있다. 제2 면은(100b)은 희생 기판(SS)과 접할 수 있다.
반도체 기판(100) 내에 광전 변환 영역들(110)이 형성될 수 있다. 광전 변환 영역들(110)을 형성하는 것은 반도체 기판(100)의 제1 면(110a) 상에 픽셀들(PX)에 대응하는 개구부들을 갖는 마스크(미도시)를 형성하는 것 및 상기 마스크를 이용하여 반도체 기판(100) 내에 제1 도전형과 다른 제2 도전형의 불순물을 도핑하는 것을 포함할 수 있다.
반도체 기판(100)의 제1 면(100a)에 산화물 반도체 패턴(150)이 형성될 수 있다. 일 예에 따르면, 산화물 반도체 패턴(150)을 형성하는 것은 반도체 기판(100)의 제1 면(100a)으로부 제2 면(100b)을 향하여 함몰된 리세스 영역(RS)를 형성하는 것, 상기 리세스 영역(RS)를 채우는 산화물 반도체 막(미도시)을 형성하는 것 및 에치-백공정(또는, 평탄화 공정)을 수행하는 것을 포함할 수 있다. 산화물 반도체 막(미도시)은, 예컨대, 스퍼터링 공정에 의해 형성될 수 있다. 다른 예에 따르면, 산화물 반도체 패턴(150)을 형성하는 것은 반도체 기판(100) 상에 산화물 반도체 패턴(150)을 형성하는 것, 에피택시얼 성장 공정을 수행하여 산화물 반도체 패턴(150)을 덮는 에피택시얼 층(미도시)을 형성하는 것 및 산화물 반도체 패턴(150)이 노출될 때까지 에치-백 공정(또는, 평탄화 공정)을 수행하는 것을 포함할 수 있다.
도 3, 도 10a 및 도 10b를 참조하면, 반도체 기판(100)의 제1 면(100a)과 제2 면(100b)의 사이에 제1 및 제2 소자 분리 패턴(101, 103)이 형성될 수 있다.
제1 소자 분리 패턴(101)을 형성하는 것은 반도체 기판(100)의 제1 면(100a)에 깊은 트렌치를 형성하는 것 및 상기 깊은 트렌치를 절연막으로 채우는 것을 포함할 수 있다. 제1 소자 분리 패턴(101)을 형성하는 것은 반도체 기판(100)의 제1 면(100a)에 얕은 트렌치를 형성하는 것 및 상기 얕은 트렌치를 절연막으로 채우는 것을 포함할 수 있다. 제1 및 제2 소자 분리 패턴(101, 103)을 형성하는 동안 산화물 반도체 패턴(150)의 일부가 제거될 수 있다.
도 3, 도 11a 및 도 11b를 참조하면, 반도체 기판(100)의 제1 면(100a)에 불순물 영역들(DR)이 형성될 수 있다. 반도체 기판(100)의 제1 면(100a) 상에 전송 게이트(TG), 리셋 게이트(RG), 소스 팔로워 게이트(SFG) 및 선택 게이트(SG)가 형성될 수 있다. 전송 게이트(TG)는 광전 변환 영역(110) 및 산화물 반도체 패턴(150)에 인접하게 형성될 수 있다. 리셋 게이트(RG)는 산화물 반도체 패턴(150) 상에 형성될 수 있다. 소스 팔로워 게이트(SFG) 및 선택 게이트(SG)는 불순물 영역들(DR)의 사이에 형성될 수 있다.
기판(100)의 제1 면(100a) 상에 제1 내지 제3 층간 절연막들(221, 222, 223)이 형성될 수 있다. 제2 및 제3 층간 절연막들(222, 223) 내에 제1 및 제2 배선들(212, 213)이 각각 형성될 수 있다. 배선들과 게이트들을 연결하는 콘택 플러그들(CP)이 형성될 수 있다.
도 3, 도 4a 및 도 4b를 다시 참조하면, 반도체 기판(100)의 제2 면 상에 광 투과층(30)이 형성될 수 있다. 광 투과층(30)을 형성하는 것은 반도체 기판(100)의 제2 면(100b) 상에 제1 평탄막(301), 컬러 필터들(303), 제2 평탄막(305) 및 마이크로 렌즈들(307)이 순차적으로 형성하는 것을 포함할 수 있다.
광 투과층(30)이 형성하기에 앞서, 반도체 기판(100)의 제2 면(100b) 상에, 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정에 의해, 희생 기판(SS)이 제거되고 반도체 기판(100)의 제2 면(100b)이 노출될 수 있다. 상기 평탄화 공정은 화학적 기계적 연마 공정을 이용하여 수행될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 제1 도전형의 반도체 기판;
    상기 반도체 기판 내에 제공되며, 제2 도전형을 갖는 광전 변환 영역;
    상기 반도체 기판의 제1 면에 인접하여 형성된 산화물 반도체 패턴; 및
    광전 변환 영역 및 상기 산화물 반도체 패턴과 인접하도록, 상기 제1 면 상에 형성된 전송 게이트를 포함하는 이미지 센서.
  2. 제1 항에 있어서,
    상기 전송 게이트는 상기 전송 게이트에 인가되는 신호에 응답하여 상기 광전 변환 영역 내의 전하를 상기 산화물 반도체 패턴에 전달하도록 구성되는 이미지 센서.
  3. 제1 항에 있어서,
    상기 산화물 반도체 패턴은 상기 반도체 기판의 상기 제1 면에 형성된 리세스 영역 내에 배치되는 이미지 센서.
  4. 제1 항에 있어서,
    상기 산화물 반도체 패턴은 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 이미지 센서.
  5. 제1 항에 있어서,
    상기 산화물 반도체 패턴의 일 면은 상기 반도체 기판의 제1 면과 공면을 이루는 이미지 센서.
  6. 제1 항에 있어서,
    상기 산화물 반도체 패턴의 상면 상의 리셋 게이트를 더 포함하는 이미지 센서.
  7. 제1 항에 있어서,
    상기 산화물 반도체 패턴에 일단에 접속된 제1 콘택 플러그 및 상기 산화물 반도체 패턴의 타단에 접속된 제2 콘택 플러그를 더 포함하는 이미지 센서.
  8. 제1 항에 있어서,
    상기 전송 게이트의 하부는 상기 반도체 기판의 내부에 매립되며, 상기 산화물 반도체 패턴은 상기 전송 게이트의 하부를 따라 상기 광전 변환 영역을 향하여 연장되는 이미지 센서.
  9. 제1 항에 있어서,
    상기 산화물 반도체 패턴은 콘택 플러그가 접속되는 제1 부분 및 상기 제1 부분으로부터 상기 전송 게이트의 하면의 아래로 연장된 제2 부분을 포함하고,
    상기 제2 부분의 최하부 표면의 레벨은 상기 제1 부분의 최하부 표면의 레벨보다 낮은 이미지 센서.
  10. 제1 항에 있어서,
    상기 산화물 반도체 패턴은 광전 변환 영역의 내부로 연장되는 이미지 센서.
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