KR102551489B1 - 이미지 센서 - Google Patents

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Abstract

이미지 센서가 제공된다. 이미지 센서는, 서로 대향하는 제1 면 및 제2 면을 포함하는 기판, 상기 기판의 상기 제1 면 상에 서로 이격되어 배치되고, 제1 방향으로 연장되는 제1 게이트 및 제2 게이트, 상기 제1 게이트와 상기 제2 게이트 사이의 상기 기판 내에 배치되고, 상기 제1 방향과 교차하는 제2 방향에서 제1 폭을 갖는 제1 소자 분리막, 및 상기 제1 소자 분리막 상의 상기 기판 내에 배치되고, 상기 제2 방향의 상기 제1 폭보다 작은 제2 폭을 갖고, 하면이 상기 제1 소자 분리막의 상면보다 상기 기판의 상기 제2 면에 가깝게 형성되는 제2 소자 분리막을 포함하되, 상기 제1 소자 분리막의 상면과 상기 제2 소자 분리막의 하면 사이의 거리는 상기 제1 및 제2 방향과 수직인 제3 방향의 상기 제1 소자 분리막의 깊이의 1/3 이하이다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. CIS는 2차원적으로 배열된 복수개의 화소들을 구비한다. 화소들의 각각은 포토 다이오드(photodiode, PD)를 포함한다. 포토 다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로봇 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다. 또한, 반도체 장치가 고집적화됨에 따라 이미지 센서도 고집적화고 있다.
본 발명이 해결하고자 하는 과제는, DTI(deep trench isolation)가 형성되는 깊이를 STI(shallow trench isolation)의 깊이에 대한 일정 비율로 정의하여 신뢰성을 향상시킨 이미지 센서를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 이미지 센서의 몇몇 실시예는, 서로 대향하는 제1 면 및 제2 면을 포함하는 기판, 상기 기판의 상기 제1 면 상에 서로 이격되어 배치되고, 제1 방향으로 연장되는 제1 게이트 및 제2 게이트, 상기 제1 게이트와 상기 제2 게이트 사이의 상기 기판 내에 배치되고, 상기 제1 방향과 교차하는 제2 방향에서 제1 폭을 갖는 제1 소자 분리막, 및 상기 제1 소자 분리막 상의 상기 기판 내에 배치되고, 상기 제2 방향의 상기 제1 폭보다 작은 제2 폭을 갖고, 하면이 상기 제1 소자 분리막의 상면보다 상기 기판의 상기 제2 면에 가깝게 형성되는 제2 소자 분리막을 포함하되, 상기 제1 소자 분리막의 상면과 상기 제2 소자 분리막의 하면 사이의 거리는 상기 제1 및 제2 방향과 수직인 제3 방향의 상기 제1 소자 분리막의 깊이의 1/3 이하이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 이미지 센서의 다른 몇몇 실시예는, 서로 대향하는 제1 면 및 제2 면을 포함하는 기판, 상기 기판의 상기 제1 면 상에 서로 이격되어 배치되고, 제1 방향으로 연장되는 제1 게이트 및 제2 게이트, 상기 제1 게이트와 상기 제2 게이트 사이의 상기 기판 내에 형성되고, 상기 제1 방향과 수직인 제2 방향의 제1 폭을 갖고, 상기 제1 및 제2 방향과 수직인 제3 방향의 깊이를 갖는 제1 트렌치, 상기 제1 트렌치 상의 상기 기판 내에 형성되고, 상기 제1 트렌치와 수직적으로 중첩되며, 상기 제1 트렌치의 상기 제1 폭보다 작은 상기 제2 방향의 제2 폭을 갖는 제2 트렌치, 상기 제1 트렌치 내에 배치되는 제1 소자 분리막, 및 상기 제2 트렌치 내에 배치되는 제2 소자 분리막을 포함하되, 상기 제1 소자 분리막과 상기 제2 소자 분리막 사이의 거리는 상기 제1 트렌치의 상기 깊이의 1/3 이하이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 이미지 센서의 또 다른 몇몇 실시예는, 서로 대향하는 제1 면 및 제2 면과, 내부에 형성된 광전 변환 소자를 포함하는 기판, 상기 기판의 상기 제1 면 상에 서로 이격되어 배치되는 제1 게이트 및 제2 게이트, 상기 제1 게이트와 상기 제2 게이트 사이의 상기 기판 내에 배치되는 제1 소자 분리막, 상기 제1 소자 분리막 상의 상기 기판 내에 배치되고, 하면이 상기 제1 소자 분리막의 상면보다 상기 기판의 상기 제2 면에 가깝게 형성되고, 폴리 실리콘(poly-Si)을 포함하는 제2 소자 분리막, 및 상기 기판의 상기 제2 면 상에 배치되는 마이크로 렌즈를 포함하되, 상기 제1 소자 분리막의 상면과 상기 제2 소자 분리막의 하면 사이의 수직 거리는 상기 제1 소자 분리막의 깊이의 1/3 이하이다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 이미지 센서의 블록도이다.
도 2는 도 1의 센서 어레이의 등가 회로도이다.
도 3은 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다.
도 4는 도 3의 A 영역을 확대한 도면이다.
도 5 내지 도 17은 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18은 본 발명의 기술적 사상에 따른 다른 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다.
도 19는 도 18의 B 영역을 확대한 도면이다.
도 20은 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다.
도 21은 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다.
도 22는 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다.
도 23은 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다.
이하에서, 도 1을 참조하여 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 이미지 센서를 설명한다.
도 1은 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 이미지 센서의 블록도이다.
도 1을 참조하면, 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 이미지 센서는 액티브 픽셀 센서 어레이(10), 타이밍 발생기(timing generator)(20), 행 디코더(row decoder)(30), 행 드라이버(row driver)(40), 상관 이중 샘플러(Correlated Double Sampler, CDS)(50), 아날로그 디지털 컨버터(Analog to Digital Converter, ADC)(60), 래치부(latch)(70), 열 디코더(column decoder)(80)를 포함한다.
액티브 픽셀 센서 어레이(10)는 광전 변환 소자들을 포함하며 2차원적으로 배열된 복수의 단위 픽셀들을 포함한다. 복수의 단위 픽셀들은 광학 영상을 전기적인 출력 신호로 변환하는 기능을 수행할 수 있다.
액티브 픽셀 센서 어레이(10)는 행 드라이버(40)로부터 행 선택 신호, 리셋 신호, 전하 전송 신호 등 복수의 구동 신호를 수신하여 구동될 수 있다. 또한, 변환된 전기적인 출력 신호는 수직 신호 라인을 통해서 상관 이중 샘플러(50)에 제공될 수 있다.
타이밍 발생기(20)는 행 디코더(30) 및 열 디코더(80)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
행 드라이버(40)는 행 디코더(30)에서 디코딩된 결과에 따라 복수의 단위 픽셀들을 구동하기 위한 복수의 구동 신호를 액티브 픽셀 센서 어레이(10)에 제공할 수 있다. 일반적으로 행렬 형태로 단위 픽셀이 배열된 경우에는 각 행 별로 구동 신호를 제공할 수 있다.
상관 이중 샘플러(50)는 액티브 픽셀 센서 어레이(10)에 형성된 출력 신호를 수직 신호 라인을 통해 수신하여 유지(hold) 및 샘플링할 수 있다. 즉, 특정한 잡음 레벨(noise level)과, 출력 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
아날로그 디지털 컨버터(60)는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
래치부(70)는 디지털 신호를 래치(latch)하고, 래치된 신호는 컬럼 디코더(80)에서 디코딩 결과에 따라 순차적으로 영상 신호 처리부로 출력될 수 있다.
이하에서, 도 2를 참조하여 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 센서 어레이의 등가 회로도를 설명한다.
도 2는 도 1의 센서 어레이의 등가 회로도이다.
도 2를 참조하면, 픽셀(P)이 행렬 형태로 배열되어 액티브 픽셀 센서 어레이(10)를 구성한다. 각각의 픽셀(P)은 광전 변환 소자(11), 플로팅 확산 영역(13), 전하 전송 소자(15), 드라이브 소자(17), 리셋 소자(18), 선택 소자(19)를 포함한다. 이들의 기능에 대해서는 i행 픽셀(P(i, j), P(i, j+1), P(i, j+2), P(i, j+3), …… )을 예로 들어 설명한다.
광전 변환 소자(11)는 입사광을 흡수하여 광량에 대응하는 전하를 축적할 수 있다. 광전 변환 소자(11)로 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀형(pinned) 포토 다이오드 또는 이들의 조합이 적용될 수 있으며, 도면에는 포토 다이오드가 예시되어 있다.
광전 변환 소자(11)는 축적된 전하를 플로팅 확산 영역(13)으로 전송하는 전하 전송 소자(15)와 커플링될 수 있다.
플로팅 확산 영역(Floating Diffusion region)(FD)(13)은 전하를 전압으로 전환하는 영역으로, 기생 커패시턴스를 갖고 있기 때문에, 전하가 누적적으로 저장될 수 있다.
소오스 팔로워 증폭기로 예시되어 있는 드라이브 소자(17)는 광전 변환 소자(11)에 축적된 전하를 전달받은 플로팅 확산 영역(13)의 전기적 포텐셜의 변화를 증폭하고 이를 출력 라인(Vout)으로 출력할 수 있다.
리셋 소자(18)는 플로팅 확산 영역(13)을 주기적으로 리셋시킬 수 있다. 리셋 소자(18)는 소정의 바이어스(즉, 리셋 신호)를 인가하는 리셋 라인(RX(i))에 의해 제공되는 바이어스에 의해 구동되는 1개의 MOS 트랜지스터로 이루어질 수 있다.
리셋 라인(RX(i))에 의해 제공되는 바이어스에 의해 리셋 소자(18)가 턴-온 되면 리셋 소자(18)의 드레인에 제공되는 소정의 전기적 포텐셜 예를 들어, 전원 전압(VDD)이 플로팅 확산 영역(13)으로 전달될 수 있다.
선택 소자(19)는 행 단위로 읽어낼 픽셀(P)을 선택하는 기능을 수행할 수 있다. 선택 소자(19)는 행 선택 라인(SEL(i))에 의해 제공되는 바이어스(즉, 행 선택 신호)에 의해 구동되는 1개의 MOS 트랜지스터로 이루어질 수 있다.
행 선택 라인(SEL(i))에 의해 제공되는 바이어스에 의해 선택 소자(19)가 턴 온 되면 선택 소자(19)의 드레인에 제공되는 소정의 전기적 포텐셜 예를 들어, 전원 전압(VDD)이 드라이브 소자(17)의 드레인 영역으로 전달될 수 있다.
전하 전송 소자(15)에 바이어스를 인가하는 전송 라인(TX(i)), 리셋 소자(18)에 바이어스를 인가하는 리셋 라인(RX(i)), 선택 소자(19)에 바이어스를 인가하는 행 선택 라인(SEL(i))은 행 방향으로 실질적으로 서로 평행하게 연장되어 배열될 수 있다.
이하에서, 도 3 및 도 4를 참조하여 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 이미지 센서를 설명한다.
도 3은 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다. 도 4는 도 3의 A 영역을 확대한 도면이다.
도 3 및 도 4를 참조하면, 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 이미지 센서는 기판(100), 광전 변환 소자(PD), 절연막(105), 절연 구조체(110), 제1 게이트(115), 제2 게이트(116), 제3 게이트(117), 제1 소자 분리막(120), 제2 소자 분리막(130), 제3 소자 분리막(125), 제1 트렌치 패시배이션막(135), 패시배이션막(138), 평탄화막(140), 컬러 필터(150) 및 마이크로 렌즈(160)를 포함한다.
기판(100)은 서로 대향되는 제1 면(100a)과 제2 면(100b)을 포함한다. 기판의 제1 면(100a)은 기판(100)의 전면(front side)일 수 있고, 기판의 제2 면(100b)은 기판(100)의 후면(back side)일 수 있다.
기판(100)은 예를 들어, P형 또는 N형 벌크 기판을 사용하거나, P형 벌크 기판에 P형 또는 N형 에피층을 성장시켜 사용하거나, N형 벌크 기판에 P형 또는 N형 에피층을 성장시켜 사용할 수도 있다. 또한, 기판(100)은 반도체 기판 이외에도 유기(organic) 플라스틱 기판과 같은 기판도 사용할 수 있다.
기판(100) 내에는 광전 변화 소자(PD), 예를 들어, 포토 다이오드가 형성되어 있다. 광전 변환 소자(PD)는 기판(100)의 제1 면(100a)에 근접하여 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 게이트(115), 제2 게이트(116) 및 제3 게이트(117)는 기판(100)의 제1 면(100a) 상에서 서로 이격되어 배치될 수 있다. 제1 내지 제3 게이트(115, 116, 117) 각각은 제1 방향(DR1)으로 연장되도록 배치될 수 있다. 제1 내지 제3 게이트(115, 116, 117) 각각은 예를 들어, 전하 전송 소자의 게이트, 리셋 소자의 게이트, 드라이브 소자의 게이트 등일 수 있다.
도 3에는 기판(100)의 제1 면(100a) 상에 3개의 게이트가 배치되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 3에는 제1 내지 제3 게이트(115, 116, 117) 각각이 기판(100)의 제1 면(100a) 상에 배치되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 내지 제3 게이트(115, 116, 117) 각각은 기판(100) 내로 리세스된 형태이거나, 기판(100) 내로 매립된 형태일 수 있다.
절연 구조체(110)는 기판(100)의 제1 면(100a) 상에 배치될 수 있다. 즉, 절연 구조체(110)는 기판(100)의 전면(front side)에 배치될 수 있다. 절연 구조체(110)는 금속 배선(114) 및 금속 배선(114)을 감싸도록 배치된 층간 절연막(112)을 포함할 수 있다.
층간 절연막(112)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 저유전율 물질 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
금속 배선(114)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru) 등을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
금속 배선(114)은 순차적으로 적층된 복수의 배선을 포함할 수 있다. 도 3에서, 금속 배선(114)은 순차적으로 적층된 3개 층을 포함하는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
절연막(105)은 기판(100)의 제1 면(100a)과 절연 구조체(110) 사이에 배치될 수 있다. 절연막(105)은 기판(100)의 제1 면(100a) 상에 배치된 제1 내지 제3 게이트(115, 116, 117) 각각을 덮도록 배치될 수 있다.
절연막(105)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 저유전율 물질 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
패시배이션막(138)은 기판(100)의 제2 면(100b) 상에 배치될 수 있다. 즉, 패시배이션막(138)은 기판(100)의 후면(back side)에 배치될 수 있다. 패시배이션막(138)은 기판(100)의 제2 면(100b)을 따라 배치될 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 이미지 센서에서, 패시배이션막(138)은 기판(100) 즉, 기판(100)의 제2 면(100b)과 접촉하여 배치될 수 있다.
패시배이션막(138)은 예를 들어, 고유전율 절연 물질을 포함할 수 있다. 또한, 패시배이션막(138)은 비정질(amorphous) 결정 구조를 포함할 수 있다. 좀 더 구체적으로, 패시배이션막(138)에 포함된 고유전율 절연 물질의 적어도 일부는 비정질 결정 구조를 가질 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
컬러 필터(150)는 패시배이션막(138) 상에 배치될 수 있다. 컬러 필터(150)는 기판(100)의 제2 면(100b) 상에 배치되고, 패시배이션막(138)과 후술하는 마이크로 렌즈(160) 사이에 배치될 수 있다.
컬러 필터(150)는 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터를 포함할 수 있다.
마이크로 렌즈(160)는 패시배이션막(138) 상에 배치될 수 있다. 구체적으로, 마이크로 렌즈(160)는 기판(100)의 제2 면(100b) 상에 순차적으로 적층된 패시배이션막(138) 및 컬러 필터(150) 상에 배치될 수 있다. 마이크로 렌즈(160)는 감광성 수지와 같은 유기 물질, 또는 무기 물질로 이루어질 수 있다.
평탄화막(140)은 패시배이션막(138)과 컬러 필터(150) 사이에 배치될 수 있다. 평탄화막(140)은 예를 들어, 실리콘 산화막 계열의 물질, 실리콘 질화막 계열의 물질, 수지 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 3에는 평탄화막(140)이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 소자 분리막(120)은 제1 게이트(115)와 제2 게이트(116) 사이의 기판(100) 내에 배치될 수 있다. 또한, 제1 소자 분리막(120)은 제2 게이트(116)와 제3 게이트(117) 사이의 기판(100) 내에 배치될 수 있다.
제1 소자 분리막(120)은 기판(100)의 제1 면(100a)에 형성된 제1 트렌치(T1) 내에 배치될 수 있다. 제1 소자 분리막(120)의 하면(120b)은 절연막(105)과 접촉할 수 있다.
도 3 및 도 4에는 제1 소자 분리막(120)이 제1 트렌치(T1)의 내부를 완전히 채우도록 배치되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 3 및 도 4에는 제1 소자 분리막(120)의 상면(120a)의 제1 폭(W1)과 제1 소자 분리막(120)의 하면(120b)의 폭이 다르게 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 소자 분리막(120)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
제2 소자 분리막(130)은 제1 게이트(115)와 제2 게이트(116) 사이의 기판(100) 내에 배치될 수 있다. 또한, 제2 소자 분리막(130)은 제2 게이트(116)와 제3 게이트(117) 사이의 기판(100) 내에 배치될 수 있다.
제2 소자 분리막(130)은 제1 소자 분리막(120) 상에 배치될 수 있다. 제2 소자 분리막(130)은 제1 소자 분리막(120)과 수직적으로 오버랩될 수 있다. 제2 소자 분리막(130)은 제1 방향(DR1) 및 제2 방향(DR2)과 수직인 제3 방향(DR3)으로 연장되도록 배치될 수 있다.
제2 소자 분리막(130)은 제1 트렌치(T1) 상에 형성된 제2 트렌치(T2) 내에 배치될 수 있다. 제2 트렌치(T2)의 측벽은 제1 트렌치(T1)의 상면으로부터 기판(100)의 제2 면(100b)까지 연장될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제2 트렌치(T2)는 기판(100)의 제2 면(100b)으로부터 이격되어 배치될 수 있다.
마찬가지로, 제2 소자 분리막(130)의 측벽은 제2 트렌치(T2)의 측벽을 따라 기판(100)의 제2 면(100b)까지 연장될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제2 소자 분리막(130)은 기판(100)의 제2 면(100b)으로부터 이격되어 배치될 수 있다.
제2 소자 분리막(130)은 제1 소자 분리막(120)과 다른 물질을 포함할 수 있다. 제2 소자 분리막(130)은 갭필(gap-fill) 성능이 우수한 물질 예를 들어, 폴리 실리콘(poly-Si)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 소자 분리막(130)의 하면(130b)은 제1 소자 분리막(120)의 상면(120a)보다 기판(100)의 제2 면(100b)에 가깝게 형성될 수 있다. 이로 인해, 폴리 실리콘(poly-Si)을 포함하는 제2 소자 분리막(130)과 제1 내지 제3 게이트(115, 116, 117)가 전기적으로 커플링되는 것을 감소시킬 수 있다.
제1 트렌치 패시배이션막(135)은 제2 트렌치(T2) 내에 배치될 수 있다. 구체적으로, 제1 트렌치 패시배이션막(135)은 제2 트렌치(T2) 내에서 제2 소자 분리막(130)의 측벽과 기판(100) 사이와, 제2 소자 분리막(130)과 패시배이션막(138) 사이에 배치될 수 있다. 제1 트렌티 패시배이션막(135)은 제2 소자 분리막(130)의 상면(130a) 및 측벽을 감쌀 수 있다.
도 3에는 제1 트렌치 패시배이션막(135)이 제2 트렌치(T2) 내에 컨포말하게 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 트렌치 패시배이션막(135)은 패시배이션막(138)과 동일한 물질 예를 들어, 고유전율 절연 물질을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 트렌치 패시배이션막(135)은 패시배이션막(138)과 다른 물질을 포함할 수 있다.
제3 소자 분리막(125)은 제1 소자 분리막(120)과 제2 소자 분리막(130) 사이의 제2 트렌치(T2) 내에 배치될 수 있다.
구체적으로, 제3 소자 분리막(125)은 제2 트렌치(T2) 내에서 제1 소자 분리막(120)의 상면(120a)과 제2 소자 분리막(130)의 하면(130b) 사이에 배치될 수 있다. 또한, 제3 소자 분리막(125)은 제2 트렌치(T2) 내에서 제1 소자 분리막(120)의 상면(120a)과 제1 트렌치 패시배이션막(135)의 하면 사이에 배치될 수 있다.
도 3 및 도 4에는 제2 소자 분리막(130)의 하면(130b)과 제1 트렌치 패시배이션막(135)의 하면이 동일 평면 상에 배치되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 소자 분리막(125)은 제1 소자 분리막(120)과 동일한 물질 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
제2 소자 분리막(130)의 제1 방향(DR1)과 수직인 제2 방향(DR2)의 제2 폭(W2)은 제1 소자 분리막(120)의 상면(120a)의 제2 방향(DR2)의 제1 폭(W1)보다 작게 형성될 수 있다.
제3 소자 분리막(125)의 제2 방향(DR2)의 제3 폭(W3)은 제1 소자 분리막(120)의 제1 폭(W1)보다 작고, 제2 소자 분리막(130)의 제2 폭(W2)보다 크게 형성될 수 있다.
제2 트렌치(T2)의 제2 방향(DR2)의 제2 폭(TW2)은 제1 트렌치(T1)의 상면의 제2 방향(DR2)의 제1 폭(TW1)보다 작게 형성될 수 있다.
제1 트렌치(T1)의 제3 방향(DR3)의 제1 깊이(또는 높이)(H1)는 제3 소자 분리막(125)의 제3 방향(DR3)의 제2 깊이(또는 높이)(H2)보다 3배 이상 크게 형성될 수 있다.
즉, 제1 트렌치(T1)에 채워지는 제1 소자 분리막(120)의 제1 깊이(H1)는 제1 소자 분리막(120)의 상면(120a)과 제2 소자 분리막(130)의 하면(130b) 사이의 제2 깊이(H2)보다 3배 이상 크게 형성될 수 있다.
여기에서, 제1 깊이(H1)가 제2 깊이(H2)보다 3배 이상 크다는 것은 제1 소자 분리막(120)의 상면(120a)과 제2 소자 분리막(130)의 하면(130b) 사이의 깊이 차이가 0에서부터 제1 소자 분리막(120)의 제1 깊이(H1)의 3분의 1 사이에 형성된다는 것을 의미한다.
예를 들어, 몇몇 실시예에서, 제1 깊이(H1)는 제2 깊이(H2)의 3배 일 수 있다. 또한, 다른 몇몇 실시예에서, 제2 깊이(H2)는 0 일 수 있다.
제2 깊이(H2)가 제1 깊이(H1)의 1/3 이내이므로 제2 트렌치(T2) 내부의 갭필(gap-fill) 공정 마진(margin)을 개선할 수 있다.
본 명세서에서는 이미지 센서의 기판(100) 내부에 제1 소자 분리막(120) 및 제2 소자 분리막(130)을 형성하는 것을 예로 들어 설명하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 핀 형 패턴을 포함하는 반도체 장치의 기판 내부에 소자 분리막을 형성하는 경우에도 본 발명의 기술적 사상이 적용될 수 있음은 물론이다.
본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 이미지 센서는, 폴리 실리콘(poly-Si)을 포함하는 제2 소자 분리막(130)의 하면(130b)을 제1 소자 분리막(120)의 상면(120a)보다 제1 내지 제3 게이트(115, 116, 117)를 기준으로 높게(또는 제1 내지 제3 게이트(115, 116, 117)로부터 더 이격되도록) 형성하여, 제2 소자 분리막(130)과 제1 내지 제3 게이트(115, 116, 117)가 전기적으로 커플링되는 것을 감소시킬 수 있다.
이하에서, 도 3, 도 5 내지 도 17을 참조하여, 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 이미지 센서의 제조 방법을 설명한다.
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도 5 내지 도 17은 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 5를 참조하면, 기판(100)의 제1 면(100a) 상에 제1 마스크 패턴(M1)이 형성될 수 있다.
도 6을 참조하면, 제1 마스크 패턴(M1)을 마스크로 이용하여 기판(100)의 제1 면(100a)을 식각함으로써 기판(100) 내에 제1 트렌치(T1)가 형성될 수 있다.
도 6에는 제1 트렌치(T1)의 측벽이 경사 프로파일을 갖는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 7을 참조하면, 제1 마스크 패턴(M1) 상 및 제1 트렌치(T1) 내에 제1 필링막(121)이 형성될 수 있다.
제1 필링막(121)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
도 8을 참조하면, 제1 필링막(121) 상에 제2 마스크 패턴(M2)이 형성되고, 제2 마스크 패턴(M2)을 마스크로 이용하여 제1 필링막(121) 및 기판(100)을 식각함으로써 기판(100) 내에 제2 트렌치(T2)가 형성될 수 있다.
제2 트렌치(T2)는 제1 트렌치(T1)의 내의 제1 필링막(121)을 관통하고 제1 트렌치(T1) 하부의 기판(100) 내로 신장하도록 형성될 수 있다. 제2 트렌치(T2)의 제2 폭(도 4의 TW2)은 제1 트렌치(T1)의 제1 폭(도 4의 TW1)보다 작게 형성될 수 있다.
도 9를 참조하면, 제2 마스크 패턴(M2)을 제거한 후에, 제2 트렌치(T2)의 측벽, 제2 트렌치(T2)의 하벽 및 제1 필링막(121) 상에 고유전율 절연 물질을 포함하는 제1 트렌치 패시배이션막(135)이 형성될 수 있다.
도 9에는 제1 트렌치 패시배이션막(135)이 제2 트렌치(T2)의 측벽, 제2 트렌치(T2)의 하벽 및 제1 필링막(121) 상에 컨포말하게 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 10을 참조하면, 제1 트렌치 패시배이션막(135)을 식각하여 제1 필링막(121) 상에 형성된 제1 트렌치 패시배이션막(135)을 제거할 수 있다.
이 경우, 제1 트렌치 패시배이션막(135)은 제1 트렌치(T1)가 형성된 깊이보다 더 깊게 식각되어 제2 트렌치(T2)의 측벽의 일부가 노출될 수 있다.
도 11을 참조하면, 노출된 제2 트렌치(T2)의 측벽, 제1 필링막(121) 및 제1 트렌치 패시배이션막(135) 상에 폴리 실리콘(poly-Si)을 포함하는 제2 필링막(131)이 형성될 수 있다. 제2 필링막(131)은 제2 트렌치(T2)를 완전히 채우도록 형성될 수 있다.
도 12를 참조하면, 제2 필링막(131)을 에치-백(etch back)하여 노출된 제2 트렌치(T2)의 측벽 및 제1 필링막(121) 상에 형성된 제2 필링막(131)을 제거할 수 있다. 이로 인해, 제2 트렌치(T2) 내의 제1 트렌치 패시배이션막(135) 상에 제2 소자 분리막(130)이 형성될 수 있다. 에치-백 공정에 의해, 제2 소자 분리막(130)의 상면은 제1 트렌치(T1)의 하면보다 낮은 레벨에 위치하도록 형성될 수 있고, 이로 인해 제2 트렌치(T2)의 측벽의 일부가 노출될 수 있다.
도 12에는 제1 트렌치 패시배이션막(135)의 상면과 제2 소자 분리막(130)의 상면이 동일 평면 상에 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 13을 참조하면, 노출된 제2 트렌치(T2)의 측벽, 제1 필링막(121), 제1 트렌치 패시배이션막(135)의 상면 및 제2 소자 분리막(130)의 상면 상에 제3 필링막(122)이 형성될 수 있다.
제3 필링막(122)은 제1 필링막(121)과 동일한 물질 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
도 14를 참조하면, 평탄화 식각 공정(예를 들어, CMP 공정)을 통해 제1 필링막(121)의 일부, 제3 필링막(122)의 일부 및 제1 마스크 패턴(M1)을 제거할 수 있다. 제1 마스크 패턴(M1)이 제거됨으로써 기판(100)의 제1 면(100a)이 노출될 수 있다.
도 15를 참조하면, 제1 트렌치(T1)에 형성된 제1 필링막(121) 및 제3 필링막(122)의 일부는 제1 소자 분리막(120)으로 정의하고, 제2 트렌치(T2)에 형성된 제3 필링막(122)의 나머지 일부는 제3 소자 분리막(125)으로 정의한다. 즉, 제1 소자 분리막(120)과 제3 소자 분리막(125)은 서로 동일한 물질을 포함할 수 있다.
기판(100) 내부에 광전 변환 소자(PD)를 형성한다. 광전 변환 소자(PD)는 불순물 주입 공정을 통해 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 15에는 광전 변환 소자(PD)가 기판(100)의 제1 면(100a)에 근접하여 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
기판(100)의 제1 면(100a) 상에 제1 내지 제3 게이트(115, 116, 117)가 형성될 수 있다. 이 경우, 제1 내지 제3 게이트(115, 116, 117) 각각은 제1 소자 분리막(120)과 오버랩되지 않도록 형성될 수 있다. 이로 인해, 제1 소자 분리막(120)은 제1 게이트(115)와 제2 게이트(116) 사이 및 제2 게이트(116)와 제3 게이트(117) 사이에 배치될 수 있다.
이어서, 기판(100)의 제1 면(100a), 제1 내지 제3 게이트(115, 116, 117) 및 제1 소자 분리막(120)을 덮도록 절연 물질 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 저유전율 물질 및 이들의 조합 중 적어도 하나를 포함하는 절연막(105)이 형성될 수 있다.
도 16을 참조하면, 층간 절연막(112)과 금속 배선(114)을 포함하는 절연 구조체(110)가 절연막(105) 상에 형성될 수 있다.
도 17을 참조하면, 기판(100)의 두께를 감소시키기 위해, 기판(100)의 일부가 제거될 수 있다. 이 경우, 기판(100)을 뒤집어서 기판(100)의 제2 면(100b)이 위로 향하게 한 후에, 평탄화 식각 공정을 진행하여 기판(100)의 일부가 제거될 수 있다. 기판(100)의 일부를 제거하는 평탄화 식각 공정에 의해, 제2 트렌치(T2) 내에 형성된 제1 트렌치 패시배이션막(135)이 노출될 수 있다.
이어서, 기판(100)의 제2 면(100b) 상에 패시배이션막(138)이 형성될 수 있다. 패시배이션막(138)은 예를 들어, 원자층 증착법(ALD), 물리적 기상 증착법(PVD) 및 화학적 기상 증착법(CVD) 중 어느 하나를 이용하여 형성될 수 있다. 이어서, 패시배이션막(138) 상에 평탄화막(140)이 형성될 수 있다.
평탄화막(140)이 형성된 후에, 평탄화막(140) 상에 도 3에 도시된 컬러 필터(150) 및 마이크로 렌즈(160)를 형성함으로써 도 3에 도시된 이미지 센서를 제조할 수 있다.
이하에서, 도 18 및 도 19를 참조하여 본 발명의 기술적 사상에 따른 다른 몇몇 실시예에서 따른 이미지 센서를 설명한다. 도 3에 도시된 이미지 센서와의 차이점을 중심으로 설명한다.
도 18은 본 발명의 기술적 사상에 따른 다른 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다. 도 19는 도 18의 B 영역을 확대한 도면이다.
도 18 및 도 19를 참조하면, 본 발명의 기술적 사상에 따른 다른 몇몇 실시예에 따른 이미지 센서에서, 제1 소자 분리막(120)의 상면(120a)과 제2 소자 분리막(130)의 하면(130b)이 서로 접촉할 수 있다. 즉, 제1 소자 분리막(120)의 상면(120a)과 제2 소자 분리막(130)의 하면(130b)이 동일 평면 상에 형성될 수 있다.
제1 트렌치 패시배이션막(135)은 기판(100)이 제2 트렌치(T2)에 노출되지 않도록 제2 트렌치(T2)의 측벽을 따라 형성될 수 있다. 제2 소자 분리막(130)은 제2 트렌치(T2) 내의 제1 트렌치 패시배이션막(135) 상에 배치되어 제2 트렌치(T2)를 완전히 채울 수 있다.
제1 트렌치 패시배이션막(135)의 하면은 제1 소자 분리막(120)의 상면(120a)과 접촉할 수 있다.
이하에서, 도 20을 참조하여 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에서 따른 이미지 센서를 설명한다. 도 3에 도시된 이미지 센서와의 차이점을 중심으로 설명한다.
도 20은 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다.
도 20을 참조하면, 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 이미지 센서에서, 제2 트렌치(T2)는 기판(100)의 제2 면(100b)으로부터 이격되어 기판(100) 내에 배치된다.
제1 소자 분리막(220) 및 제3 소자 분리막(225)은 도 3에 도시된 제1 소자 분리막(120) 및 제3 소자 분리막(125)과 실질적으로 유사하게 배치된다.
제2 트렌치(T2)는 기판(100)의 제2 면(100b)까지 연장되지 않고, 기판(100) 내의 일정 영역까지만 형성될 수 있다. 이로 인해, 제2 트렌치(T2)의 내벽을 따라 형성되는 제1 트렌치 패시배이션막(235)은 패시배이션막(138)과 접촉하지 않는다.
제2 소자 분리막(230)은 도 3에 도시된 제2 소자 분리막(130)보다 깊이가 작게 형성될 수 있다.
이하에서, 도 21을 참조하여 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에서 따른 이미지 센서를 설명한다. 도 3에 도시된 이미지 센서와의 차이점을 중심으로 설명한다.
도 21은 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다.
도 21을 참조하면, 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 이미지 센서에서, 제1 소자 분리막(320)이 기판(100)의 제2 면(100b)에 배치된다.
구체적으로, 제1 트렌치(T1)는 기판(100)의 제2 면(100b)에 형성되고, 제2 트렌치(T2)는 제1 소자 분리막(320)의 하면(320b)으로부터 기판(100)의 제1 면(100a)까지 연장되도록 형성될 수 있다.
제2 소자 분리막(330)의 상면(330a)은 제1 소자 분리막(320)의 하면(320b)보다 기판(100)의 제1 면(100a)에 가깝게 형성될 수 있다.
제3 소자 분리막(325)은 제2 소자 분리막(330) 및 제1 트렌치 패시배이션막(335)과 제1 소자 분리막(320) 사이에 배치될 수 있다.
이하에서, 도 22를 참조하여 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에서 따른 이미지 센서를 설명한다. 도 3에 도시된 이미지 센서와의 차이점을 중심으로 설명한다.
도 22는 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다.
도 22를 참조하면, 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 이미지 센서에서, 제2 소자 분리막(430) 상의 기판(100) 내에 제4 소자 분리막(530)이 배치된다. 또한, 제4 소자 분리막(530) 상의 기판(100) 내에 제5 소자 분리막(520)이 배치된다.
제4 트렌치(T4)는 제2 트렌치(T2) 상의 기판(100) 내에 형성될 수 있다. 또한, 제3 트렌치(T3)는 제4 트렌치(T4) 상의 기판(100) 내에 형성될 수 있다. 제3 트렌치(T3) 내에 배치된 제5 소자 분리막(520)은 패시배이션막(138)과 접촉할 수 있다.
제3 트렌치(T3)는 제1 트렌치(T1)와 대칭되는 형상을 가질 수 있고, 제4 트렌치(T4)는 제2 트렌치(T2)와 대칭되는 형상을 가질 수 있다.
제3 트렌치(T3) 내에 배치되는 제5 소자 분리막(520)은 제1 트렌치(T1) 내에 배치되는 제1 소자 분리막(420)과 대칭되는 형상을 가질 수 있다. 제4 트렌치(T4) 내에 배치되는 제4 소자 분리막(530), 제6 소자 분리막(525) 및 제2 트렌치 패시배이션막(535) 각각은 제2 트렌치(T2) 내에 배치되는 제2 소자 분리막(430), 제3 소자 분리막(425) 및 제1 트렌치 패시배이션막(435) 각각과 대칭되는 형상을 가질 수 있다.
제5 소자 분리막(520)은 제1 소자 분리막(420)과 동일한 물질 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
제4 소자 분리막(530)은 제2 소자 분리막(430)과 동일한 물질 예를 들어, 폴리 실리콘(poly-Si)을 포함할 수 있다.
제2 소자 분리막(430)의 상면에 배치되는 제1 트렌치 패시배이션막(435)과 제4 소자 분리막(530)의 하면에 배치되는 제2 트렌치 패시배이션막(535)은 서로 접촉할 수 있다.
제5 소자 분리막(520)의 하면(520b)은 제4 소자 분리막(530)의 상면(530a)보다 기판(100)의 제2 면(100b)에 가깝게 형성될 수 있다.
이하에서, 도 23을 참조하여 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에서 따른 이미지 센서를 설명한다. 도 3에 도시된 이미지 센서와의 차이점을 중심으로 설명한다.
도 23은 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다.
도 23을 참조하면, 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 이미지 센서에서, 제2 소자 분리막(630) 상의 기판(100) 내에 제4 소자 분리막(730)이 배치된다. 제4 소자 분리막(730) 상의 기판(100) 내에 제5 소자 분리막(720)이 배치된다. 또한, 제2 소자 분리막(630)과 제4 소자 분리막(730)은 수직적으로 이격된다.
제4 트렌치(T4)는 제2 트렌치(T2) 상의 기판(100) 내에 형성될 수 있다. 또한, 제3 트렌치(T3)는 제4 트렌치(T4) 상의 기판(100) 내에 형성될 수 있다. 제3 트렌치(T3) 내에 배치된 제5 소자 분리막(720)은 패시배이션막(138)과 접촉할 수 있다.
제3 트렌치(T3)는 제1 트렌치(T1)와 대칭되는 형상을 가질 수 있고, 제4 트렌치(T4)는 제2 트렌치(T2)와 대칭되는 형상을 가질 수 있다.
제3 트렌치(T3) 내에 배치되는 제5 소자 분리막(720)은 제1 트렌치(T1) 내에 배치되는 제1 소자 분리막(620)과 대칭되는 형상을 가질 수 있다. 제4 트렌치(T4) 내에 배치되는 제4 소자 분리막(730), 제6 소자 분리막(725) 및 제2 트렌치 패시배이션막(735) 각각은 제2 트렌치(T2) 내에 배치되는 제2 소자 분리막(630), 제3 소자 분리막(625) 및 제1 트렌치 패시배이션막(635) 각각과 대칭되는 형상을 가질 수 있다.
제5 소자 분리막(720)은 제1 소자 분리막(620)과 동일한 물질 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
제4 소자 분리막(730)은 제2 소자 분리막(630)과 동일한 물질 예를 들어, 폴리 실리콘(poly-Si)을 포함할 수 있다.
제2 소자 분리막(630)의 상면에 배치되는 제1 트렌치 패시배이션막(635)과 제4 소자 분리막(730)의 하면에 배치되는 제2 트렌치 패시배이션막(735)은 수직적으로 이격될 수 있다.
제5 소자 분리막(720)의 하면(720b)은 제4 소자 분리막(730)의 상면(730a)보다 기판(100)의 제2 면(100b)에 가깝게 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 절연 구조체
115-117: 제1 내지 제3 게이트 120: 제1 소자 분리막
130: 제2 소자 분리막 125: 제3 소자 분리막
135: 트렌치 패시배이션막 138: 패시배이션막
140: 평탄화막 150: 컬러 필터
160: 마이크로 렌즈 PD: 광전 변환 소자

Claims (10)

  1. 서로 대향하는 제1 면 및 제2 면을 포함하는 기판;
    상기 기판의 상기 제1 면 상에 서로 이격되어 배치되고, 제1 방향으로 연장되는 제1 게이트 및 제2 게이트;
    상기 제1 게이트와 상기 제2 게이트 사이의 상기 기판 내에 배치되고, 상기 제1 방향과 교차하는 제2 방향에서 제1 폭을 갖는 제1 소자 분리막;
    상기 제1 소자 분리막 상의 상기 기판 내에 배치되고, 상기 제2 방향의 상기 제1 폭보다 작은 제2 폭을 갖고, 하면이 상기 제1 소자 분리막의 상면보다 상기 기판의 상기 제2 면에 가깝게 형성되는 제2 소자 분리막; 및
    서로 수직 방향으로 이격된 상기 제1 소자 분리막의 상면과 상기 제2 소자 분리막의 하면 사이에 배치되는 제3 소자 분리막을 포함하되,
    상기 제1 소자 분리막의 상면과 상기 제2 소자 분리막의 하면 사이의 거리는 상기 제1 및 제2 방향과 수직인 제3 방향의 상기 제1 소자 분리막의 깊이의 1/3 이하이고,
    상기 제1 및 제3 소자 분리막은 동일한 절연 물질로 구성되고, 상기 제2 소자 분리막은 폴리 실리콘(poly-Si)을 포함하고,
    상기 기판의 제1 및 제2 면에 수직한 방향을 기준으로, 상기 제3 소자 분리막은, 상기 제2 소자 분리막과 상기 제1 및 제2 게이트 사이에 배치되는 이미지 센서.
  2. 삭제
  3. 제1항에 있어서,
    상기 제3 소자 분리막의 상기 제2 방향의 제3 폭은 상기 제2 소자 분리막의 상기 제2 폭보다 큰 이미지 센서.
  4. 제 1항에 있어서,
    상기 제2 소자 분리막 상의 상기 기판 내에 배치되는 제4 소자 분리막과,
    상기 제4 소자 분리막 상의 상기 기판 내에 배치되고, 하면이 상기 제4 소자 분리막보다 상기 기판의 상기 제2 면에 가깝게 배치되는 제5 소자 분리막을 더 포함하는 이미지 센서.
  5. 제 4항에 있어서,
    상기 제2 소자 분리막의 상면에 배치되는 제1 트렌치 패시배이션막과,
    상기 제4 소자 분리막의 하면에 배치되는 제2 트렌치 패시배이션막을 더 포함하고,
    상기 제1 트렌치 패시배이션막과 상기 제2 트렌치 패시배이션막은 서로 접촉하는 이미지 센서.
  6. 제 4항에 있어서,
    상기 제2 소자 분리막과 상기 제4 소자 분리막은 서로 수직적으로 이격되는 이미지 센서.
  7. 삭제
  8. 삭제
  9. 서로 대향하는 제1 면 및 제2 면을 포함하는 기판;
    상기 기판의 상기 제1 면 상에 서로 이격되어 배치되고, 제1 방향으로 연장되는 제1 게이트 및 제2 게이트;
    상기 제1 게이트와 상기 제2 게이트 사이의 상기 기판 내에 형성되고, 상기 제1 방향과 수직인 제2 방향의 제1 폭을 갖고, 상기 제1 및 제2 방향과 수직인 제3 방향의 깊이를 갖는 제1 트렌치;
    상기 제1 트렌치 상의 상기 기판 내에 형성되고, 상기 제1 트렌치와 수직적으로 중첩되며, 상기 제1 트렌치의 상기 제1 폭보다 작은 상기 제2 방향의 제2 폭을 갖는 제2 트렌치;
    상기 제1 트렌치 내에 배치되는 제1 소자 분리막;
    상기 제2 트렌치 내에 배치되는 제2 소자 분리막; 및
    서로 수직 방향으로 이격된 상기 제1 소자 분리막의 상면과 상기 제2 소자 분리막의 하면 사이에 배치되는 제3 소자 분리막을 포함하되,
    상기 제1 소자 분리막과 상기 제2 소자 분리막 사이의 거리는 상기 제1 트렌치의 상기 깊이의 1/3 이하이고,
    상기 제1 및 제3 소자 분리막은 동일한 절연 물질로 구성되고, 상기 제2 소자 분리막은 폴리 실리콘(poly-Si)을 포함하고,
    상기 기판의 제1 및 제2 면에 수직한 방향을 기준으로, 상기 제3 소자 분리막은, 상기 제2 소자 분리막과 상기 제1 및 제2 게이트 사이에 배치되는 이미지 센서.
  10. 삭제
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