KR100809323B1 - 크로스토크가 감소하고 감도가 증가한 이미지 센서 - Google Patents

크로스토크가 감소하고 감도가 증가한 이미지 센서 Download PDF

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정종완
박병준
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Abstract

크로스토크가 감소하고 감도가 증가된 이미지 센서가 제공된다. 이미지 센서는 기판, 상기 기판 표면으로부터 이격되어 상기 기판 내에 형성된 제1 도전형의 불순물층, 기판 표면으로부터 제1 도전형의 불순물층까지 연장되어 형성된 제1 분리 영역, 제1 분리 영역보다 깊이가 얕은 제2 분리 영역, 제1 분리 영역에 의해 서로 분리된 다수의 광전 변환 소자 및 제2 분리 영역에 의해 광전 변환 소자와 분리된 독출 소자 및 플로팅 확산 영역을 포함한다.
이미지 센서, 전기적 크로스토크, 광학적 크로스토크, 감도

Description

크로스토크가 감소하고 감도가 증가한 이미지 센서{Image sensor with improved sensitivity and decreased crosstalk and fabrication method thereof}
도 1은 종래의 이미지 센서의 단면도이다.
도 2는 본 발명의 몇몇 실시예들에 따른 4공유 픽셀 이미지 센서의 액티브 픽셀 센서 어레이의 등가회로도이다.
도 3은 본 발명의 몇몇 실시예들에 따른 4공유 픽셀 이미지 센서의 액티브 픽셀 센서 어레이의 레이아웃이다.
도 4는 본 발명의 일 실시예에 따른 4공유 픽셀 이미지 센서의 일부 단면도이다.
도 5a 내지 도 5d는 도 4에 예시되어 있는 제1 분리 영역(깊은 트렌치 분리 영역)의 다양한 형태를 나타내는 단면도들이다.
도 6a 및 도 6b는 도 4에 예시되어 있는 제2 분리 영역(얕은 분리 영역)의 다양한 형태를 나타내는 단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 4공유 픽셀 이미지 센서의 단면도이다.
도 8은 도 7에 예시되어 있는 제1 분리 영역의 확대 단면도이다.
도 9a 내지 도 9c는 도 7에 예시되어 있는 제1 분리 영역의 다양한 형태를 나타내는 단면도들이다.
도 10a 내지 도 10c는 도 3의 대체 가능한 레이아웃들이다.
도 11은 본 발명의 몇몇 실시예들에 따른 2공유 픽셀 이미지 센서의 액티브 픽셀 센서 어레이의 등가회로도이다.
도 12a 및 도 12b는 본 발명의 몇몇 실시예들에 따른 2공유 픽셀 이미지 센서의 레이아웃들이다.
도 13a 내지 도 13e는 본 발명의 몇몇 실시예들에 따른 2공유 픽셀 이미지 센서를 구성하는 제1 분리 영역의 다양한 형태를 나타내는 단면도들이다.
도 14a 내지 도 14c는 본 발명의 몇몇 실시예들에 따른 2공유 픽셀 이미지 센서를 구성하는 제2 분리 영역의 다양한 조합을 나타내는 단면도들이다.
도 15는 본 발명의 몇몇 실시예들에 따른 비공유 픽셀 이미지 센서의 액티브 픽셀 센서 어레이의 등가회로도이다.
도 16은 본 발명의 몇몇 실시예들에 따른 비공유 픽셀 이미지 센서의 레이아웃이다.
도 17은 본 발명의 몇몇 실시예들에 따른 이미지 센서의 부분 사시도들이다.
도 18은 본 발명의 다양한 실시예들에 따른 CMOS 이미지 센서를 포함하는 프로세서 기반 시스템을 나타내는 개략도이다.
(도면의 주요부분에 대한 부호의 설명)
11 : 포토다이오드 13 : 플로팅 확산 영역
15 : 전하 전송 소자 17 : 드라이브 소자
18 : 리셋 소자 19 : 선택 소자
100 : 기판 101b : p형 에피층
103: p형 딥 웰
121,221,221′,221″: 제1 분리 영역
123, 123′,123″: 제2 분리 영역
141 : n형 도핑 영역 143 :p형 도핑 영역
본 발명은 이미지 센서에 관한 것으로, 보다 상세하게는 크로스토크가 감소하고 감도가 증가한 이미지 센서 및 그 제조 방법에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
MOS 이미지 센서는 구동 방식이 간편하고 다양한 스캐닝(scanning) 방식으로 구현 가능하다. 또한, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하며, MOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 따라서, MOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용 이 급격히 늘어나고 있다.
그런데, 증대된 해상도를 충족시키기 위해서 픽셀의 집적도를 증가시킬수록 단위 픽셀당 광전 변환 소자, 예컨대 포토다이오드의 체적이 작아져서 감도(sensitivity)가 떨어진다.
또, 픽셀의 집적도를 증가시킬수록 픽셀간 거리가 가까워져서 인접하는 픽셀 간에 크로스토크(crosstalk)가 빈번히 발생한다. 픽셀간 크로스토크는 도 1에서와 같이 마이크로 렌즈 및/또는 컬러 필터(도면 미도시)를 통과하여 입사된 광이 금속 배선(M1, M2, M3)의 상면 또는 측면에서 반사되어 형성된 반사광(6a)과 서로 다른 굴절율을 갖는 층간 절연막(5a, 5b, 5c)으로 이루어진 다층 구조 또는 불균일한 막의 표면에서 굴절되어 형성되는 굴절광(6b)에 의해 입사광이 축적되어야 하는 포토다이오드(4)가 아닌 인접한 포토다이오드(4)로 전달되는 광학적 크로스토크(optical crosstalk; A)와, 장파장 입사광(7)에 의해 광전 변환 소자(2)의 공핍 영역 외부에서 형성된 EHP(Electron Hole Pair)가 확산에 의해 인접한 다른 포토다이오드(2)로 전달되는 전기적 크로스토크(electrical crosstalk; B)로 구분할 수 있다.
크로스토크가 발생하면, 흑백 이미지 센서의 경우에는 해상도가 떨어지므로 화상의 왜곡이 발생될 수 있다. 또한, 레드(red), 그린(green), 블루(blue)에 의한 컬러 필터 어레이(Color Filter Array; CFA)를 사용하는 컬러 이미지 센서의 경우에는, 파장이 긴 레드 입사광에 의한 크로스토크의 가능성이 크고, 이에 따라 색조(tint) 불량이 나타날 수 있다.
그런데, 도 1에 도시되어 있는 바와 같이, 종래의 경우 포토다이오드 (4) 간의 분리 및 전기적 크로스토크의 방지는 STI(3a)와 p형 불순물 도핑 영역(3b)에 의해 이루어진다. 그런데, p형 불순물 도핑 영역(3b)은 이온 주입에 의해 형성한다. 따라서, STI(3a)하부에 연속적인 p형 불순물 도핑 영역(3b)을 깊게 형성하는데 한계가 있어서, 전기적 크로스토크 배리어의 기능을 충분히 수행하지 못한다. 또, p형 불순물 도핑 영역(3b)은 광학적 크로스토크의 배리어 기능을 제공하지 못한다.
본 발명이 이루고자 하는 기술적 과제는 크로스토크가 감소하고 감도가 증가한 이미지 센서를 제공하고자 하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 이미지 센서는 기판, 상기 기판 내에 형성된 제1 분리 영역, 상기 제1 분리 영역보다 깊이가 얕은 제2 분리 영역, 상기 제1 분리 영역에 의해 서로 분리된 다수의 광전 변환 소자, 및 상기 제2 분리 영역에 의해 상기 광전 변환 소자와 분리된 독출 소자 및 플로팅 확산 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 이미지 센 서는 기판, 상기 기판 표면으로부터 이격되어 상기 기판 내에 형성된 제1 도전형의 불순물층, 상기 기판 표면으로부터 상기 제1 도전형의 불순물층까지 연장되어 형성된 트렌치 분리 영역, 및 상기 트렌치 분리 영역과 상기 제1 도전형의 불순물층에 의해 서로 광학적 및 전기적으로 분리된 다수의 광전 변환 소자를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. ″및/또는″ 은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
이하 첨부 도면들을 참조하여 전기적 및 광학적 크로스토크를 감소시키고 광전변환소자의 감도를 향상시킬 수 있는 분리 영역들을 포함하는 CIS들에 대해 개시하도록 한다.
도 3 내지 도 10d는 4개의 광전 변환 소자가 독출 소자를 공유하는 4 공유 픽셀(4 shared pixel)을 단위 픽셀로 하여 액티브 픽셀 센서(APS) 어레이부가 구성된 본 발명의 몇몇 실시예들에 따른 CMOS 이미지 센서(CIS)들을 설명하기 위한 도면들이다.
광전 변환 소자로는 포토 트랜지스터, 포토 게이트, 포토다이오드(이하 PD), 핀형(pinned) 포토다이오드(이하, PPD) 또는 이들의 조합이 적용될 수 있다. CIS의 경우에는 PD 또는 PPD가 주로 사용된다. 이하에서는 광전 변환 소자가 PD 또는 PPD로 구현가능한 경우에는 PD로 기술하고, 구체적으로 PPD가 예시되어 있는 경우에만 이들을 분리하여 언급하도록 한다.
단위 픽셀은 PD에 축적된 전하를 독출하기 위한 플로팅 확산 영역(Floating Diffusion Region; 이하 FD)과 다수의 독출 소자를 포함한다. 독출 소자는 선택 소자(select element), 드라이브 소자(drive element) 및 리셋 소자(reset element)를 포함할 수 있다.
4공유 픽셀은 4개의 PD가 선택 소자, 드라이브 소자 및 리셋 소자를 공유하기 때문에 독출 소자 면적을 줄이고 감소된 독출 소자의 면적을 PD의 크기 증대에 사용할 수 있다. 따라서, 수광 효율을 증가시킬 수 있으며, 광감도, 포화 신호량 등을 향상시킬 수 있다.
도 2는 본 발명의 몇몇 실시예들에 따른 4공유 픽셀 이미지 센서의 APS 어레이부(9)의 등가회로도이다.
도 2를 참조하면, 4공유 픽셀(P)은 4개의 PD(11a, 11b, 11c, 11d)를 포함한다. 4개의 PD(11a, 11b, 11c, 11d)는 입사광을 흡수하여 광량에 대응하는 전하를 축적한다. 4개의 PD(11a, 11b, 11c, 11d)는 축적된 전하를 FD(13)으로 전송하는 각 전하 전송 소자(15a, 15b, 15c, 15d)와 커플링된다. 플로팅 확산 영역(13)은 2개의 PD(11a, 11b)에 공유되는 제1 FD(13a)와 다른 2개의 PD(11c, 11d)에 공유되며 제1 FD(13a)와 전기적으로 커플링되는 제2 FD(13b)를 포함한다. 제1 FD(13a)의 기생 커패시턴스와 제2 FD(13b)의 기생 커패시턴스가 직렬로 연결되어 있기 때문에 FD(13)의 전체 기생 커패시턴스는 최소화될 수 있어서 전달되는 전하를 충분한 양의 드라이브 소자(17)의 구동 전압으로 사용할 수 있다.
4 공유 픽셀(P)은 4 개의 PD(11a, 11b, 11c, 11d)가 드라이브 소자(17), 리셋 소자(18) 및 선택 소자(19)를 공유한다.
소오스 팔로워 증폭기로 예시되어 있는 드라이브 소자(17)는 각 PD(11a, 11b, 11c, 11d)에 축적된 전하를 전달받은 FD(13)의 전기적 포텐셜의 변화를 증폭하고 이를 출력 라인(Vout)으로 출력한다.
리셋 소자(18)는 FD(13)를 주기적으로 기준치로 리셋시킨다. 리셋 소자(18)는 소정의 바이어스를 인가하는 리셋 라인(RX(i))에 의해 제공되는 바이어스에 의해 구동되는 1개의 MOS 트랜지스터로 이루어질 수 있다. 리셋 라인(RX(i))에 의해 제공되는 바이어스에 의해 리셋 소자(18)가 턴 온되면 리셋 소자(18)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 전원 전압(VDD)이 FD(13)로 전달된다.
선택 소자(19)는 행 단위로 읽어낼 4 공유 픽셀(P)을 선택하는 역할을 한다. 선택 소자(19)는 행 선택 라인(SEL(i))에 의해 제공되는 바이어스에 의해 구동되는 1개의 MOS 트랜지스터로 이루어질 수 있다. 행 선택 라인(SEL(i))에 의해 제공되는 바이어스에 의해 선택 소자(19)가 턴 온되면 선택 소자(19)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 전원 전압(VDD)이 드라이브 소자(17)의 드레인 영역으로 전달된다.
전하 전송 소자(15a, 15b, 15c, 15d)에 바이어스를 인가하는 전송 라인(TX(i)a, TX(i)b, TX(i)c, TX(i)d), 리셋 소자(18)에 바이어스를 인가하는 리셋 라인(RX(i)), 선택 소자(19)에 바이어스를 인가하는 행 선택 라인(SEL(i))은 행 방향으로 실질적으로 서로 평행하게 연장되어 배열될 수 있다.
본 발명의 몇몇 실시예들에 따른 4공유 픽셀 CIS의 APS 어레이부의 레이아웃이 도 3에 예시되어 있다.
도 3을 참조하면, 본 발명의 몇몇 실시예들에 따른 4공유 픽셀 CIS의 APS 어레이부는 제1 FD(FD1)를 공유하는 2개의 PD(PD1, PD2)가 형성되는 제1 액티브(A1)와 제2 FD(FD2)를 공유하는 2개의 PD(PD3, PD4)가 형성되는 제2 액티브(A2) 쌍이 반복 단위로 행렬 형태로 배열되고, 제1 및 제2 액티브 쌍(A1, A2) 마다 2개의 독립 독출 소자 액티브인 제3 및 제4 액티브(A3, A4)가 할당되는 방식으로 APS 어레이부가 이루어진다. 즉, 제1 내지 제4 액티브(A1, A2, A3, A4)가 4공유 픽셀의 단위 액티브를 구성한다.
제1 액티브(A1)는 일축 합병 듀얼 로브 (one axis merged dual lobes)형 액티브이고, 제2 액티브(A2)는 무축 합병 듀얼 로브(no axis merged dual lobes)형 액티브이다.
구체적으로, 제1 액티브(A1)는 듀얼 로브(lobe) 액티브(a)가 연결 액티브(c)를 통해서 하나의 축(axis) 액티브(b)에 합병된다. 듀얼 로브 액티브(a)는 축 액티브(b)를 중심으로 열 방향으로 대향한다. 따라서, 일축 합병 듀얼 로브형 액티브는 전체적인 외관이 어린 쌍자엽 식물의 배축(hypocotyls)과 배축으로부터 분기된 쌍자엽(a dual cotyledon)의 외관과 실질적으로 유사하다. 듀얼 로브 액티브(a)는 2개의 PD(PD1, PD2)가 형성되는 액티브이고, 연결 액티브(c)는 제1 FD(FD1) 액티브이다.
제2 액티브(A2)는 축 없이 듀얼 로브(lobe) 액티브(a)가 연결 액티브(c)를 통해서 하나로 합병된다. 듀얼 로브 액티브(a)는 열 방향으로 대향한다. 따라서, 무축 합병 듀얼 로브형 액티브는 전체적인 외관이 어린 쌍자엽 식물의 쌍자엽(a dual cotyledon)의 외관과 실질적으로 유사하다. 듀얼 로브 액티브(a)는 2개의 PD가 형성되는 액티브이고, 연결 액티브(c)는 제2 FD(FD2) 액티브이다.
축 액티브(b)에는 리셋 게이트(RG)가 배열되어 리셋 소자가 형성되는 것이 배선의 효율성 측면에서 유리할 수 있다. 리셋 소자가 플로팅 확산 영역(FD)을 주기적으로 리셋시키는 기능을 하기 때문에 플로팅 확산 영역(FD)과 리셋 소자의 정션을 하나로 형성하는 것이 배선의 최소화 측면에서 유리할 수 있다. 그러나 축 액티브(b)에 형성되는 소자가 리셋 소자에 한정되는 것은 아니다. 배열의 반복성을 위해 제2 액티브(A2)의 연결부와 인접 영역에 리셋 게이트(RG)와 실질적으로 동일 형상의 더미 게이트(DG)가 배열될 수 있다. 제3 액티브(A3) 및 제4 액티브(A4)에는 독출 소자가 하나씩 형성된다. 축 액티브(b)에 리셋 소자가 형성된 경우, 제3 액티브(A3)에는 드라이브 소자가 제4 액티브(A4)에는 선택 소자가 형성될 수 있다. 따라서, 제3 액티브(A3)에는 드라이브 소자의 소오스 팔로워 게이트(SFG)가 제4 액티브(A4)에는 선택 소자의 선택 게이트(RSG)들이 배치될 수 있다. 그러나, 배선을 어떻게 형성하느냐에 따라서 제3 액티브(A3)에 선택 소자가 제4 액티브(A4)에 드라이브 소자가 형성될 수도 있음은 물론이다.
도 4는 도 2 및 도 3에 도시되어 있는 회로도와 레이아웃에 따라 형성된 4공유 픽셀 CIS의 일 실시예를 나타내는 단면도이다.
도 4를 참조하면, CIS는 APS 어레이부에 두 개의 서로 다른 분리 영역(121, 123)을 포함한다.
제1 분리 영역(121)은 PD와 PD를 분리하는 소자 분리 영역이다. 제1 분리 영역(121)은 소자 분리 영역일 뿐만 아니라 전기적 크로스토크 배리어 및 광학적 크로스토크 배리어이다. 제2 분리 영역(123)은 PD와 독출 소자를 분리하는 소자 분리 영역이다.
도 3의 레이아웃을 사용할 경우에는 인접한 PD 액티브(a)의 행 방향 및 열 방향 평행선 사이에 제1 분리 영역(121)이 형성될 수 있다. PD 액티브(a) 내에는 n형 도핑 영역으로 이루어진 PD 또는 PPD 등이 형성될 수 있다. 도 4에는 제1 도전형, 예컨대 p형 도핑 영역(143)과 그 하부의 제2 도전형, 예컨대 n형 도핑 영역 (141) 및 p형 에피층(101b)으로 이루어진 PPD가 예시되어 있다. PPD는 암전류 및 이로 인한 노이즈 감소라는 장점 때문에 APS 어레이 디자인에 일반적으로 구현된다.
청색광, 녹색광 및 적색광의 기판(100)내에서의 흡수 파장이 각각 0~0.4㎛, 0.15~1.5㎛, 및 0.4~5 ㎛ 이므로 PPD의 깊이는 2㎛ 이상이 되어야 한다. 나아가 흡수되는 적색광의 대부분을 캡쳐해서 감도를 증가시키기 위해서는 PPD의 깊이는 가능한 5㎛까지 깊어지는 것이 좋다.
일반적으로, 1013 내지 1017 /㎤ 농도인 p형 에피층(101b)내에 1011 내지 1012 ions/㎠도우즈로 약 2000Å의 Rp(Projection Range)로 n형 불순물을 이온주입하여 n형 도핑 영역(141)을 형성하면 공핍층(144)이 기판(100) 표면으로부터 약 2㎛ 이상 깊이에 형성된다.
n형 도핑 영역(141)에 의해 형성되는 공핍층(144)의 깊이보다 깊게 제1 분리 영역(121)을 형성해야 제1 분리 영역(121)이 전기적 크로스토크 배리어로서의 기능을 충분히 수행할 수 있다. 다시말하면, 전기적으로 절연체인 제1 분리 영역(121)이 PPD의 공핍 영역(144) 및 나아가 그 하부의 p형 에피(101b)층을 둘러싸면 PPD의 공핍 영역(144) 하부에서 발생한 EHP가 열적으로 확산하여 인접 PDD에 영향을 미치는 전기적 크로스토크(B)를 효과적으로 방지할 수 있다. 그리고, 제1 분리 영역(121)의 깊이가 PPD의 깊이보다 깊으면 깊을수록 전기적 크로스토크의 배리어 기능을 충분히 달성할 수 있다. 따라서, 제1 분리 영역(121)은 n형 도핑 영역(141)보다 는 깊게, 예컨대 2㎛ 이상으로 형성하는 것이 바람직하다. PPD의 감도를 향상시키기 위하여 n형 도핑 영역(141)의 형성 도우즈와 Rp 를 조절하여 PPD를 5㎛ 깊이까지 형성한 경우에는 제1 분리 영역(121) 또한 5㎛ 이상 깊이로 형성해야 함은 물론이다. 이와 같은 깊이 관계는 PPD 뿐만 아니라 n형 도핑 영역(141) 만으로 이루어진 PD의 경우에도 동일하게 적용될 수 있다.
또, 제1 분리 영역(121)이 p형 딥 웰(deep well)(103)과 접할 경우 대부분의 영역에서 폐쇄적인 전기적 크로스토크(B) 배리어가 완성될 수 있다. p형 딥 웰(103)은 기판(100) 표면으로부터 이격되어 기판(100), 구체적으로 p형 에피층(101b) 내에 형성된 제1 도전형(p형) 불순물층을 나타낸다. p형 딥 웰(103)은 기판(101a) 또는 p형 에피층(101b)에서 발생한 EHP가 PPD에 열적으로 확산하여 흘러들어오지 않도록 포텐셜 배리어를 형성하고, 전자와 홀의 재결합(recombination) 현상을 증가시켜서 전자들의 랜덤 드리프트(random drift)에 의한 전기적 크로스토크를 감소시키는 전기적 크로스토크 배리어이다. 따라서, 제1 분리 영역(121)의 저면이 p형 딥 웰(103)과 접할 경우 최소한도의 폐쇄적인 전기적 크로스토크 배리어를 형성할 수 있다. 제1 분리 영역(121)의 바닥면의 깊이가 p형 딥 웰(103)의 바닥면의 깊이보다 깊어서, 즉, 제1 분리 영역(121)의 측벽이 p형 딥 웰(103)과 접하는 경우 보다 더 확실한 전기적 크로스토크 배리어가 형성될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따르면 제1 분리 영역(121)의 깊이에 따라 p형 딥 웰(103)이 형성될 위치를 제어할 수 있으므로 PPD의 체적을 최대화하여, 감도를 충분히 증가시킬 수 있다. 감도를 증가키고자 할 경우 제1 분리 영역 (121)의 깊이는 2㎛를 넘어 가능한 5㎛에 가깝게 형성할 수 있다. 공정이 허락한다면 제1 분리 영역(121)의 깊이를 5㎛ 이상으로 증가시키고 제1 분리 영역(121)과 접하는 p형 딥 웰(103)을 형성함으로써 PPD의 체적을 최대화하여 감도를 최대화할 수 있다.
한편, 제1 분리 영역(121)은 트렌치(109) 내부를 기판(101) 보다 굴절율이 낮은 물질, 예를 들면 실리콘 산화막, 실리콘 질화막, 공기(air) 등으로 매립하여 형성할 경우 광학적 크로스토크 배리어로써의 기능도 동시에 수행할 수 있다.
구체적으로, 도 4를 참고하면, 입사광이 서로 다른 굴절율을 갖는 절연막들(150a, 150b, 150c, 150d)로 이루어진 다층 구조 또는 불균일한 막의 표면에서 굴절되어 형성되는 굴절광(155)과 금속 배선(M1, M2, M3)의 상면 또는 측면에서 반사되어 형성된 반사광(156)이 기판(100)과 제1 분리 영역(121)의 경계면에서 대부분 전반사된다. 따라서, 해당 PPD가 아닌 인접한 PPD로 굴절광(155) 또는 반사광(156)이 전달되는 광학적 크로스토크가 효과적으로 대부분 차단된다.
도 4에는 기판(100)이 p형 벌크 기판(101a)과 그 상부에 적외선 또는 근적외선 파장과 거의 동일한 2 내지 10㎛ 두께의 p형 에피층(101b)으로 이루어진 경우가 예시되어 있다. 형성 공정의 편의를 위하여 p형 에피층(101b)은 3 내지 5㎛ 두께로 형성될 수도 있다. p형 에피층(101b)을 사용할 경우 p형 에피층(101b)과 p형 딥 웰(103)의 도핑 농도를 제어함으로써 효과적인 포텐셜 베리어가 형성되도록 하여 전자 축적 능력을 향상시킬 수 있다. 따라서, p형 에피층(101b)을 사용할 경우 p형 에피층(101b) 하부의 벌크 기판(101a)으로는 n형 벌크 기판도 사용될 수 있다.
정리하면, 아래 표 1과 같은 다양한 조합의 기판(100)이 이미지 센서의 제조에 사용가능하다.
벌크 기판 P형 딥 웰 에피층
p 형 × ×
p 형 ○ ×
p 형 × p 형
p 형 ○ p 형
n 형 × ×
n 형 ○ ×
n 형 × p 형
n 형 × n 형
n 형 ○ p 형
n 형 ○ n 형
n 형 ○ ×(에피층 대신 n형 벌크 기판내에 p 형 웰을 형성)
한편, 표 1에 예시되어 있는 반도체 기판 이외에도 유기(organic) 플라스틱 기판과 같은 기판도 사용될 수 있다.
도 5a 내지 도 5d는 도 4에 예시되어 있는 제1 분리 영역(깊은 트렌치 분리 영역)의 다양한 형태를 나타내는 단면도들이다.
도 5a는 제1 분리 영역(121)이 트렌치(109) 내벽과 저면에 실리콘 열산화막(111) 및 실리콘 질화막 라이너(112)를 차례대로 형성한 후 산화막 등의 충진재(113)로 매립하여 형성한 트렌치 분리 영역으로 구현된 경우를 예시한다.
도 5b는 제1 분리 영역(121)이 실리콘 산화막(113)으로 트렌치(109)를 일부 채운 후 나머지를 갭 필 특성이 좋은 불순물이 언도우프된 폴리실리콘(114)으로 채움으로써 형성한 트렌치 분리 영역으로 구현된 경우를 예시한다.
도 5c는 제1 분리 영역(121)이 갭 필 특성이 좋은 폴리실리콘(114)으로 트렌치(109) 하부를 먼저 채운후 트렌치(109) 상부를 산화막(113) 등으로 매립하여 형성한 트렌치 분리 영역으로 구현된 경우를 예시한다.
도 5d는 제1 분리 영역(121)의 내부의 일부가 공기(air)(116)로 채워진 트렌치 분리 영역으로 구현된 경우를 예시한다.
또, 도 5a 내지 도 5d에 예시되어 있는 바와 같이, 제1 분리 영역(121)의 주변에는 트렌치(109) 형성을 위한 식각시 생긴 식각 손상으로 인해 댕글링 결합등이 노출되어 있는 트렌치(109) 표면에서 암 전류(dark current)가 흐르는 것을 방지하기 위한 p형 얕은 도핑 영역(115)이 더 형성되어 있을 수 있다.
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다시 도 4를 참조하면, 본 발명의 몇몇 실시예들에 따른 CIS의 APS 어레이부(9)는 제1 분리 영역(121)보다 얕은 깊이의 제2 분리 영역(얕은 분리 영역)(123)을 더 포함한다. 제2 분리 영역(123)은 PD와 독출 소자를 분리하는 얕은 트렌치 소자 분리 영역(STI)이다. 따라서, 제2 분리 영역(123)은 액티브(a)와 독출 소자 액티브(b, A3, A4) 및 플로팅 확산 영역 액티브(c) 사이에 형성된다. 도 3의 레이아웃에 예시되어 있는 바와 같이, PD 액티브(a)와 독출 소자 액티브(b, c, A3, A4) 사이의 간격은 PD 액티브(a)와 PD 액티브(a) 사이의 간격보다 작다. 따라서, 공정상 이들 사이의 분리 영역을 제1 분리 영역(121)과 같이 깊은 트렌치로 형성하는 것이 어려울 수 있으며, 독출 소자 액티브(b, A3, A4) 및 플로팅 확산 영역 액티브(c)가 쓰러질 가능성이 크고, 독출 소자 액티브(b, A3, A4) 및 플로팅 확산 영역 액티브(c)를 사이에 두고 대향하는 PD 액티브(a) 사이의 이격 거리(D1)가 직접 대향하는 PD 액티브(a) 사이의 이격 거리(D2)보다 커서 이 부분에서의 크로스토크(C)는 무시할 정도가 되기 때문에 PD 액티브(a)와 독출 소자 액티브(b, A3, A4) 및 플로팅 확산 영역 액티브(c) 사이를 제1 분리 영역(121)보다 얕은 깊이의 제2 분리 영역(123)으로 분리한다. 또, 도 3의 레이아웃에 예시되어 있는 바와 같이 제2 분리 영역(123) 중 일부는 제1 픽셀내의 독출 소자 액티브(A3, A4)와 제1 픽셀 내의 PD 액티브(a)를 분리하고 나머지 일부는 제1 픽셀내의 독출 소자 액티브(b) 및 플로팅 확산 영역 액티브(c)과 상기 제1 픽셀의 다음 픽셀인 제2 픽셀의 PD 액티브(a)를 분리한다.
제2 분리 영역(123)은 도 5a 내지 도 5d에 예시되어 있는 제1 분리 영역(121)과 마찬가지로 트렌치(110) 내부를 기판(101) 보다 굴절율이 낮은 물질, 예를 들면 실리콘 산화막, 실리콘 질화막, 폴리실리콘, 공기(air) 등으로 매립하여 형성할 수 있다.
또, 제2 분리 영역(123)은 주변 회로부의 회로 소자들이 형성되는 액티브를 정의하는 제3 분리 영역(125)과 동일한 얕은 트렌치 분리 영역(STI)로 구현할 수 있다.
예를 들면, 제2 및 제3 분리 영역(123, 125)은 2000 내지 4000 Å 깊이로 형성될 수 있으나, 이 깊이에 제한되는 것은 아니다.
도 4에서 미설명 부호 160은 광투광부에 채워진 실리콘 산화막 및/또는 투명 레진(resin)이고, 170은 평탄화층을, 180은 컬러 필터를, 190은 마이크로렌즈를 각각 나타낸다. 도면에서 배선층(M1, M2, M3)을 3층으로 나타내었으나 CIS에 따라서는 2층으로 구성될 수도 있다.
APS 어레이부에는 독출 소자가 주변 회로부에는 독출소자와 동시에 형성된 CMOS 소자와 저항체 및 커패시터 등이 형성될 수 있으며, 이들은 당업자에게 널리 알려진 다양한 형태로 구현될 수 있으므로, 본 발명이 모호하게 해석되는 것을 피하기 위하여 이들에 대해서는 개별적인 참조부호를 부여하지 않고 설명을 생략하도록 한다.
도 6a 및 도 6b는 도 4에 예시되어 있는 제2 분리 영역(얕은 분리 영역)의 다양한 형태를 나타내는 단면도들이다. 도 6a 및 도 6b에서는 도시의 단순화를 위하여 기판(100) 상부 구조는 생략하였다.
도 6a는 제2 분리 영역을 p형 도핑 영역(123 ′)으로 형성한 경우를, 도 6b는 제2 분리 영역을 LOCOS에 의한 FOX(123 ″)로 형성한 경우를 각각 나타낸다. 이 경우 주변회로부의 분리 영역 또한 제2 분리 영역과 동일한 p형 도핑 영역(125 ′) 또는 LOCOS에 의한 FOX(123 ″)로 형성할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 4공유 픽셀 이미지 센서의 단면도이다. 도 8은 도 7에 예시되어 있는 제1 분리 영역(221)의 확대 단면도이다.
도 7 및 도 8을 참조하면, 제1 분리 영역(221)이 하부 트렌치 분리 영역(222)과 상부 돌출 분리 영역(223)으로 구성된다는 점에 있어서, 도 4에 도시되어 있는 제1 분리 영역(121)과 차이가 있다. 상부 돌출 분리 영역(223)은 얕은 트렌치 분리 영역으로 구현될 수 있다. 상부 돌출 분리 영역(223)은 하부 트렌치 분리 영역(222)의 상부에 연접하고 하부 트렌치 분리 영역(222)의 측벽 외측으로 돌출된다. 하부 트렌치 분리 영역(222) 상에 상부 돌출 분리 영역(223)이 처마 지붕 형태로 얹어지고, 그 결과 상부 돌출 분리 영역(223)으로 이루어진 처마 아래에 버퍼 영역(224)이 형성되게 된다. 도 8를 참조하면, 버퍼 영역(224)은 하부 분리 영역(222)의 트렌치(209)를 형성하기 위한 식각시 생성된 식각 손상으로 인해 댕글링 결합등이 노출되어 있는 트렌치(209) 표면에서 암 전류(dark current)가 흐르는 것을 방지하기 위한 p형 얕은 도핑 영역(225)이 PPD의 n형 도핑 영역(141)의 실질적인(effective) 면적을 감소시켜 PPD의 감도를 저하시키는 것을 효과적으로 방지하기 위한 것이다. 도 8에 예시되어 있는 바와 같이, 상부 돌출 분리 영역(223)의 폭을 도 4에 예시되어 있는 제1 분리 영역(121)의 폭과 실질적으로 동일하게 형성하고, 하부 분리 영역(222)의 폭을 도 4의 제1 분리 영역(121)의 폭보다 적게 형성하고 동일한 폭의 p형 얕은 도핑 영역(225)을 형성한다고 하면, 제1 분리 영역(121)을 채용한 CIS에 비해 버퍼 영역(224)만큼 PPD의 n형 도핑 영역(141)의 실질적인 크기를 더 크게 할 수 있다.
나머지 구성요소는 도 4를 참조하여 설명한 실시예와 실질적으로 동일하므로 이에 대한 설명은 생략하도록 한다.
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도 9a 내지 도 9c는 도 7에 예시되어 있는 4공유 픽셀 이미지 센서의 제1 분리 영역(221)의 다양한 형태를 나타내는 단면도들이다.
도 9a는 상부 트렌치 분리 영역 대신 LOCOS 영역(233)이 하부 트렌치 분리 영역(222) 위에 형성되어 버퍼 영역(224)을 제공하는 경우를 도 9b는 습식 식각 또는 세정 공정 등을 통해 하부 트렌치 분리 영역(222)의 입구가 확장된 확장부(234)가 버퍼 영역(224)를 제공하는 경우를, 도 9c는 하부 트렌치 분리 영역(222) 상부 측벽에 p형 정션(235)이 형성되어 버퍼 영역(224)를 제공하는 경우를 각각 예시한다. 도 7 내지 도 9c에 예시되어 있는 CIS의 경우에도 도 6a 및 6b에 도시되어 있는 바와 같이 제2 분리 영역(123)을 p형 도핑 영역 또는 LOCOS에 의한 FOX로 대체할 수 있음은 물론이다.
도 10a 내지 도 10c는 도 4의 대체 가능한 레이아웃들이다.
도 10a에 예시되어 있는 레이아웃은, 도 3에 예시되어 있는 레이아웃과 달리, 제1 FD(FD1)를 공유하는 2개의 PD(PD1, PD2)가 형성되는 제1 액티브(A1)와 제2 FD(FD2)를 공유하는 2개의 PD(PD3, PD4)가 형성되는 제2 액티브(A2)가 모두 일축 합병 듀얼 로브(one axis merged dual lobes)형 액티브이다.
제2 액티브(A2)를 일축 합병 듀얼 로브형 액티브로 형성할 경우 제2 FD(FD2)가 형성되는 연결 액티브(c)로부터 연장된 축 액티브(b)에 더미 게이트(DG)를 이용한 MOS 커패시터를 구현할 수 있다.
이에 대해서는 본 발명의 양수인에게 공동 양도된 대한민국 특허출원 제(10-2006-0004116)호에 개시되어 있으며, 상기 출원의 내용은 본 명세서에 원용되어 통합된다.
도 10b에 예시되어 있는 레이아웃은, 도 3에 예시되어 있는 레이아웃과 달리, 2개의 무축 병합 듀얼 로브형 액티브(A2) 쌍에 4개의 PD(PD1, PD2, PD3, PD4)가 형성된다는 것이다. 따라서, 3개의 독출 소자가 2개의 독립 독출 소자 액티브(A5, A6)에 분리되어 형성되어야 하므로, 2개의 독립 독출 소자 액티브(A5, A6) 중 어느 하나(예., A6)에는 2개의 독출 소자가 형성된다는 점에 있어서 차이가 있다.
제1 독립 독출 소자 액티브(A5)에는 리셋 소자가 제2 독립 독출 소자 액티브(A6)에는 선택 소자 및 드라이브 소자가 형성될 수 있다. 따라서, 제1 독립 독출 소자 액티브(A5)에는 리셋 소자 게이트(RG)가 제2 독립 독출 소자 액티브(A6)에는 선택 소자 게이트(RSG) 및 드라이브 소자 게이트(SFG)가 놓여질 수 있다.
각 액티브(A5, A6)별로 형성되는 소자에 전기적인 신호를 전달하는 배선의 형태를 변경함으로써 제1 및 제2 독립 독출 소자 액티브(A5, A6) 별로 형성되는 소자의 종류가 달라질수 있음은 물론이다.
도 10c에 예시되어 있는 레이아웃은, 도 4에 예시되어 있는 레이아웃과 달리, 독립 독출 소자 액티브(A3, A4) 없이 일축 합병 듀얼 로브 (one axis merged dual lobes)형 액티브인 제1 액티브(A1)의 축 액티브(b)에 리셋 소자, 드라이브 소자 및 선택 소자가 모두 형성된다.
도 10a 내지 도 10c에 예시되어 있는 4공유 픽셀 레이아웃을 사용하는 CIS의 경우에도 도 4 내지 도 9c에 예시되어 있는 다양한 형태의 제1 분리 영역과 제2 분리 영역에 의해 각 액티브들이 정의된다. 구체적으로, 독출 소자 액티브를 중간에 개재하지 않고 직접 대향하는 PD 액티브(a)와 PD 액티브(a) 사이에는 제1 분리 영역이 PD 액티브(a)와 독출 소자 액티브(b, A3, A4, A5, A6, A7, A8, A9) 및 플로팅 확산 영역 액티브(c)사이에는 제2 분리 영역이 형성된다. 또, 제2 분리 영역의 일부는 제1 픽셀 내의 독출 소자 액티브(b) 및 플로팅 확산 영역 액티브(c)과 상기 제1 픽셀의 다음 픽셀인 제2 픽셀의 PD 액티브(a)를 분리한다.
도 11은 본 발명의 몇몇 실시예들에 따른 2공유 픽셀 이미지 센서의 APS 어레이의 등가회로도이다.
도 11을 참조하면, 2 공유 픽셀(P)이 행렬 형태로 배열되어 APS 어레이부를 구성한다. 2 공유 픽셀(P)은 열 방향으로 인접한 2개의 PD가 독출 소자를 공유한다.
구체적으로, 2 공유 픽셀(P)은 열 방향으로 인접한 2개의 PD(11a, 11b)를 포함하고, 2개의 PD(11a, 11b)가 드라이브 소자(17), 리셋 소자(18) 및 선택 소자(19)를 공유한다. 각 PD(11a, 11b)에 축적된 전하는 각 전하 전송 소자(15a, 15b)에 의해 공통 FD(13)에 전달된다.
도 12a 및 도 12b는 본 발명의 실시예들에 따른 2공유 픽셀 이미지 센서의 레이아웃들이다.
도 12a를 참고하면, 플로팅 확산 영역(FD)을 공유하는 2개의 PD(PD1, PD2)가 형성되는 제1 액티브(A1)가 행렬 형태로 배열되고, 제1 액티브(A1) 마다 독립 독출 소자 액티브(A2)가 하나씩 할당되는 방식으로 APS어레이부(9)가 이루어진다. 즉, 제1 액티브(A1)와 제2 액티브(A2)가 2공유 픽셀의 단위 액티브를 구성한다.
제1 액티브(A1)는 일축 합병 듀얼 로브 (one axis merged dual lobes)형 액티브이다. 구체적으로, 제1 액티브(A1)는 듀얼 로브(lobe) 액티브(a)가 연결 액티브(c)를 통해서 하나의 축(axis) 액티브(b)에 합병된다. 듀얼 로브 액티브(a)는 축 액티브(b)를 중심으로 열 방향으로 대향한다.
듀얼 로브 액티브(a)에는 2개의 PD(PD1, PD2)가 형성되고, 연결 액티브(c)에는 FD가, 축 액티브(b)에는 리셋 소자가 형성된다. 독립 독출 소자 액티브(A2)에는 드라이브 소자와 선택 소자가 형성된다.
도 12b에 예시되어 있는 레이아웃은 도 12a에 예시되어 있는 레이아웃과 달리 독립 독출 소자 액티브 없이 일축 합병 듀얼 로브형 액티브인 제1 액티브(A1)만으로 구성된다. 리셋 소자, 드라이브 소자 및 선택 소자는 제1 액티브(A1)의 축 액티브(b)에 형성된다.
도 13a 내지 도 13e는 도 13a 내지 도 13e는 본 발명의 몇몇 실시예들에 따른 2공유 픽셀 이미지 센서를 구성하는 제1 분리 영역의 다양한 형태를 나타내는 단면도들이다. 도 14a 내지 도 14c는 본 발명의 몇몇 실시예들에 따른 2공유 픽셀 이미지 센서를 구성하는 제2 분리 영역의 다양한 형태를 나타내는 단면도들이다.
4공유 픽셀 이미지 센서의 단면도와 마찬가지로 도 4 내지 도 9c에 예시되어 있는 다양한 형태의 제1 분리 영역과 제2 분리 영역의 다양한 조합에 의해 각 액티브들이 정의된다. 구체적으로, 도 13a 내지 도 13e에 예시되어 있는 바와 같이 독출 소자 액티브를 중간에 개재하지 않고 직접 대향하는 PD 액티브(a)와 PD 액티브(a) 사이에는 제1 분리 영역(121, 221, 221', 221", 221"')이 도 14a 내지 도 14c에 예시되어 있는 바와 같이 PD 액티브(a)와 독출 소자 액티브(b, A2) 및 플로팅 확산 영역 액티브(c)사이에는 제2 분리 영역(123, 123', 123")이 형성될 수 있다.
도 15는 본 발명의 몇몇 실시예들에 따른 비공유 픽셀 이미지 센서의 액티브 픽셀 센서 어레이의 등가회로도이다.
도 15를 참고하면, 비공유 픽셀(P)이 행렬 형태로 배열되어 APS 어레이부(9)를 구성한다. 비공유 픽셀(P)은 각 PD(11)마다 드라이브 소자(17), 리셋 소자(18) 및 선택 소자(19)를 구비하고, 각 PD(11)에 축적된 전하는 각 전하 전송 소자(15)에 의해 FD(13)에 전달된다.
도 16은 본 발명의 실시예들에 따른 비공유 픽셀 이미지 센서의 레이아웃이다. 도 16을 참고하면, 각 PD가 형성되는 PD 액티브(a)와 이로부터 연장되고 FD, 리셋 소자, 드라이브 소자 및 선택 소자가 형성되는 독출소자 액티브(d)로 이루어진 액티브(A11)이 비공유 픽셀의 단위 액티브를 구성한다.
도면에는 도시하지 않았으나, 4공유 픽셀 이미지 센서의 단면도와 마찬가지로 도 5 내지 도 10c에 예시되어 있는 다양한 형태의 제1 분리 영역과 제2 분리 영역에 의해 각 액티브들이 정의될 수 있다. 구체적으로, 직접 대향하는 PD 액티브(a)와 PD 액티브(a) 사이에는 제1 분리 영역이 PD 액티브(a)와 플로팅 확산 영역 및 독출 소자 액티브(d) 사이에는 제2 분리 영역이 형성될 수 있다.
도 17은 본 발명의 몇몇 실시예들에 따른 이미지 센서의 일부 사시도들이다.
도 17은 모든 분리 영역들이 도 4 내지 도 5d에 예시되어 있는 제1 분리 영역(121)만으로 구성된 경우를 예시한다.
PD 액티브와 독출 소자 액티브 사이의 간격이 충분하거나, 깊은 트렌치 분리 영역 형성 공정 마진이 충분한 경우 제1 분리 영역만으로 모든 액티브를 정의하면 PPD가 제1 분리 영역(121)과 p형 딥 웰(103)에 의해 완전히 가두어진 형태가 된다. 따라서, 전기적 및 광학적 크로스토크를 완전하게 차단할 수 있다. 즉 인접하는 PPD들이 제1 분리 영역(121)과 p형 딥 웰(103)에 의해 서로 완전히 격리된다. 제1 도전형, 예컨대 p형의 딥 웰(103)로 이루어진 포텐셜 배리어와 포텐셜 배리어와 접촉하여 전기적 크로스토크 배리어 및 광학적 크로스토크 배리어로 기능하는 제1 분리 영역(121,221)을 조합하여 전기적 크로스토크 및 광학적 크로스토크를 감소시키고 광 감도를 증가시킨다.
도면에는 도시하지 않았으나, 도 7 및 도 9a 내지 도 9c에 예시되어 있는 제1 분리 영역(221, 221', 221", 221"')이 도 18과 동일한 방식으로 적용될 수 있다.
도 18은 본 발명의 실시예들에 따른 CIS를 포함하는 프로세서 기반 시스템을 나타내는 개략도이다.
도 18을 참조하면, 프로세서 기반 시스템(301)은 CIS(310)의 출력 이미지를 처리하는 시스템이다. 시스템(301)은 컴퓨터 시스템, 카메라 시스템, 스캐너, 기계화된 시계 시스템, 네비게이션 시스템, 비디오폰, 감독 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감시 시스템, 이미지 안정화 시스템 등을 예시할 수 있으나, 이에 제한되는 것은 아니다.
컴퓨터 시스템 등과 같은 프로세서 기반 시스템(301)은 버스(305)를 통해 입출력(I/O) 소자(330)와 커뮤니케이션할 수 있는 마이크로프로세서 등과 같은 중앙 정보 처리 장치(CPU)(320)를 포함한다. CIS(310)는 버스(305) 또는 다른 통신 링크를 통해서 시스템과 커뮤니케이션할 수 있다. 또, 프로세서 기반 시스템(301)은 버스(305)를 통해 CPU(320)와 커뮤니케이션할 수 있는 RAM(340), 플로피디스크 드라이브(350) 및/또는 CD ROM 드라이브(355), 및 포트(360)을 더 포함할 수 있다. 포트(360)는 비디오 카드, 사운드 카드, 메모리 카드, USB 소자 등을 커플링하거나, 또 다른 시스템과 데이터를 통신할 수 있는 포트일 수 있다. CIS(310)는 CPU, 디지털 신호 처리 장치(DSP) 또는 마이크로프로세서 등과 함께 집적될 수 있다. 또, 메모리가 함께 집적될 수도 있다. 물론 경우에 따라서는 프로세서와 별개의 칩에 집적될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 CIS에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 제1 분리 영역의 깊이만이 감도의 제한 조건이 되기 때문에 제1 분리 영역의 깊이를 증가시킴으로써 PD의 감도를 효과적으로 증가시킬 수 있다.
둘째, 제1 분리 영역이 전기적 크로스토크 배리어 및 광학적 크로스토크 배리어로 기능할 수 있기 때문에 크로스토크를 효과적으로 감소시킬 수 있다.

Claims (35)

  1. 기판;
    상기 기판 표면으로부터 이격되어 상기 기판 내에 형성된 제1 도전형의 불순물층;
    상기 기판 표면으로부터 상기 제1 도전형의 불순물층까지 연장되어 형성된 제1 분리 영역;
    상기 제1 분리 영역보다 깊이가 얕은 제2 분리 영역;
    상기 제1 분리 영역에 의해 서로 분리된 다수의 광전 변환 소자; 및
    상기 제2 분리 영역에 의해 상기 광전 변환 소자와 분리된 독출 소자 및 플로팅 확산 영역을 포함하는 이미지 센서.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1 항에 있어서, 상기 제1 분리 영역의 바닥이 상기 제1 도전형의 불순물층의 바닥면보다 깊은 이미지 센서.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 기판;
    상기 기판 표면으로부터 이격되어 상기 기판 내에 형성된 제1 도전형의 불순물층;
    상기 기판 표면으로부터 상기 제1 도전형의 불순물층까지 연장되어 형성된 트렌치 분리 영역; 및
    상기 트렌치 분리 영역과 상기 제1 도전형의 불순물층에 의해 서로 광학적 및 전기적으로 분리된 다수의 광전 변환 소자를 포함하는 이미지 센서.
  13. 제12 항에 있어서, 상기 트렌치 분리 영역보다 깊이가 얕게 형성된 얕은 분리 영역; 및
    상기 얕은 분리 영역에 의해 상기 광전 변환 소자와 분리된 독출 소자 및 플로팅 확산 영역을 더 포함하는 이미지 센서.
  14. 제13 항에 있어서, 상기 얕은 분리 영역 중 일부는 제1 픽셀의 독출 소자 및 플로팅 확산 영역과 상기 제1 픽셀의 다음 픽셀인 제2 픽셀의 광전 변환 소자를 분리하는 이미지 센서.
  15. 제13 항에 있어서, 상기 얕은 분리 영역은 트렌치 분리 영역, LOCOS 산화막 또는 p형 정션 영역을 포함하는 이미지 센서.
  16. 제12 항에 있어서, 상기 트렌치 분리 영역은 하부 트렌치 분리 영역과 상기 하부 트렌치 분리 영역 상부에 연접하고 상기 하부 트렌치 분리 영역 측벽 외측으로 돌출된 돌출 분리 영역을 포함하는 이미지 센서.
  17. 제16 항에 있어서, 상기 돌출 분리 영역은 트렌치 분리 영역, LOCOS 산화막 또는 상기 하부 트렌치 분리 영역 입구의 확장부를 포함하는 이미지 센서.
  18. 제12 항에 있어서, 상기 광전 변환 소자는 제2 도전형의 불순물 영역을 포함하며, 상기 트렌치 분리 영역의 깊이는 상기 제2 도전형의 불순물 영역보다 깊은 이미지 센서.
  19. 제12 항에 있어서, 상기 트렌치 분리 영역의 바닥면이 상기 제1 도전형의 불순층의 바닥면보다 깊은 이미지 센서.
  20. 제12 항에 있어서, 상기 트렌치 분리 영역은 상기 기판 보다 굴절율이 낮은 물질로 매립된 이미지 센서.
  21. 제12 항에 있어서, 상기 트렌치 분리 영역의 측벽 및 바닥 표면 중에서 적어도 한 영역에 형성된 제1 도전형의 불순물 영역을 더 포함하는 이미지 센서.
  22. 제12 항에 있어서, 상기 광전 변환 소자는 제1 도전형의 불순물 영역과 그 하부의 제2 도전형의 불순물 영역을 포함하는 이미지 센서.
  23. 제16 항에 있어서, 상기 트렌치 분리 영역의 상기 돌출 분리 영역 하부에 형성된 버퍼 영역을 더 포함하는 이미지 센서.
  24. 기판;
    상기 기판 내에 형성되며 하부 트렌치 분리 영역과 하부 트렌치 분리 영역 상부에 연접하고 상기 하부 트렌치 분리 영역 측벽 외측으로 돌출된 상부 돌출 분리 영역을 포함하는 제1 분리 영역;
    상기 제1 분리 영역의 상기 상부 돌출 분리 영역 하부에 형성된 버퍼 영역;
    상기 제1 분리 영역보다 깊이가 얕은 제2 분리 영역;
    상기 제1 분리 영역에 의해 서로 분리된 다수의 광전 변환 소자; 및
    상기 제2 분리 영역에 의해 상기 광전 변환 소자와 분리된 독출 소자 및 플로팅 확산 영역을 포함하는 이미지 센서.
  25. 제24 항에 있어서, 상기 제2 분리 영역 중 일부는 제1 픽셀의 독출 소자 및 플로팅 확산 영역과 상기 제1 픽셀의 다음 픽셀인 제2 픽셀의 광전 변환 소자를 분리하는 이미지 센서.
  26. 제24 항에 있어서, 상기 버퍼 영역은 제2 도전형 불순물 영역을 포함하는 이미지 센서.
  27. 제24 항에 있어서, 상기 돌출 분리 영역은 상기 하부 트렌치 분리 영역의 양 측벽 외측으로 돌출되어 한 쌍으로 형성되며, 상기 버퍼 영역은 상기 한 쌍의 돌출 분리 영역 하부에 각각 형성되는 이미지 센서.
  28. 제24 항에 있어서, 상기 돌출 분리 영역은 트렌치 분리 영역, LOCOS 산화막 또는 상기 하부 트렌치 분리 영역 입구의 확장부를 포함하는 이미지 센서.
  29. 제24 항에 있어서, 상기 제2 분리 영역은 트렌치 분리 영역, LOCOS 산화막 또는 p형 정션 영역을 포함하는 이미지 센서.
  30. 제24 항에 있어서, 상기 광전 변환 소자는 제2 도전형의 불순물 영역을 포함하며, 상기 트렌치 분리 영역의 깊이는 상기 제2 도전형의 불순물 영역보다 깊은 이미지 센서.
  31. 제24 항에 있어서, 상기 기판 표면으로부터 이격되어 상기 기판 내에 형성된 제1 도전형의 불순물층을 더 포함하는 이미지 센서.
  32. 제31 항에 있어서, 상기 제1 분리 영역의 바닥이 상기 제1 도전형의 불순물층의 바닥면보다 깊은 이미지 센서.
  33. 제24 항에 있어서, 상기 제1 분리 영역은 상기 기판 보다 굴절율이 낮은 물질로 매립된 이미지 센서.
  34. 제24 항에 있어서, 상기 트렌치 분리 영역의 측벽 및 바닥 표면 중에서 적어도 한 영역에 제1 도전형의 불순물 영역을 더 포함하는 이미지 센서.
  35. 제24 항에 있어서, 상기 광전 변환 소자는 제1 도전형의 불순물 영역과 그 하부의 제2 도전형의 불순물 영역을 포함하는 이미지 센서.
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