KR102632460B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 기판, 상기 기판 내에 제1 방향으로 서로 이격되는 제1 및 제2 리세스, 상기 제1 리세스를 채우고, 상기 기판보다 돌출되는 제1 게이트 전극, 상기 제2 리세스를 채우고, 상기 기판보다 돌출되는 제2 게이트 전극, 상기 제1 및 제2 리세스 사이에 형성되는 제1 소스/드레인, 상기 제1 리세스를 기준으로 상기 제1 소스/드레인과 반대 방향에 형성되는 제2 소스/드레인 및 상기 제2 리세스를 기준으로 상기 제1 소스/드레인과 반대 방향에 형성되고, 상기 제2 소스/드레인과 전기적으로 연결되는 제3 소스/드레인을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and Method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치 중 이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. CIS는 2차원적으로 배열된 복수개의 화소들을 구비한다. 화소들의 각각은 포토 다이오드(photodiode, PD)를 포함한다. 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로봇 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다. 또한, 반도체 장치가 고집적화됨에 따라 이미지 센서도 고집적화고 있다.
본 발명이 해결하려는 과제는, 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 동작 특성이 향상된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판, 상기 기판 내에 제1 방향으로 서로 이격되는 제1 및 제2 리세스, 상기 제1 리세스를 채우고, 상기 기판보다 돌출되는 제1 게이트 전극, 상기 제2 리세스를 채우고, 상기 기판보다 돌출되는 제2 게이트 전극, 상기 제1 및 제2 리세스 사이에 형성되는 제1 소스/드레인, 상기 제1 리세스를 기준으로 상기 제1 소스/드레인과 반대 방향에 형성되는 제2 소스/드레인 및 상기 제2 리세스를 기준으로 상기 제1 소스/드레인과 반대 방향에 형성되고, 상기 제2 소스/드레인과 전기적으로 연결되는 제3 소스/드레인을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 입사광에 따라서 전기 신호를 출력하는 포토 다이오드, 상기 포토 다이오드와 전기적으로 연결되는 플로팅 확산 노드, 상기 플로팅 확산 노드에 리셋 신호를 인가하는 리셋 트랜지스터, 상기 플로팅 확산 노드의 전압을 게이트 전압으로 사용하는 드라이브 트랜지스터 구조 및 상기 드라이브 트랜지스터 구조와 직렬로 연결되는 선택 트랜지스터를 포함하되, 상기 드라이브 트랜지스터 구조는, 기판과, 상기 기판 내에 제1 방향으로 나란히 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 이격되는 제1 및 제2 리세스와, 상기 제1 리세스를 채우고, 상기 기판보다 돌출되는 제1 게이트 전극과, 상기 제2 리세스를 채우고, 상기 기판보다 돌출되는 제2 게이트 전극과, 상기 제1 및 제2 리세스 사이에 형성되는 제1 소스/드레인과, 상기 제1 리세스를 기준으로 상기 제1 소스/드레인 영역과 반대 방향에 형성되는 제2 소스/드레인과, 상기 제2 리세스를 기준으로 상기 제1 소스/드레인 영역과 반대 방향에 형성되고, 상기 제2 소스/드레인과 전기적으로 연결되는 제3 소스/드레인을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판, 상기 기판 상에 형성되는 선택 게이트 전극, 상기 선택 게이트 전극과 제1 방향으로 이격되고, 상기 기판 상에 형성되는 리셋 게이트 전극, 상기 선택 게이트 전극과 상기 리셋 게이트 전극 사이에 형성되는 복수의 드라이브 게이트 전극들로서, 상기 드라이브 게이트 전극들은 각각 상기 기판 내에 형성된 복수의 리세스를 채우는 드라이브 게이트 전극들 및 상기 복수의 드라이브 게이트 전극들, 상기 선택 게이트 전극 및 상기 리셋 게이트 전극 사이에 각각 형성되는 소스들 및 드레인들을 포함하되, 상기 소스들과 상기 드레인들은 상기 제1 방향으로 서로 교대로 배치되고, 상기 소스들은 서로 전기적으로 연결되고, 상기 드레인들은 서로 전기적으로 연결된다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판 내에 제1 방향으로 나란히 연장되고, 상기 제1 방향과 교차되는 제2 방향으로 이격되는 제1 및 제2 리세스를 형성하고, 상기 제1 및 제2 리세스의 측면에 소스/드레인을 형성하고, 상기 기판보다 돌출되고, 상기 제1 및 제2 리세스를 각각 채우는 제1 및 제2 게이트 전극을 형성하고, 상기 제1 및 제3 소스/드레인을 서로 전기적으로 연결하고, 상기 제1 및 제2 게이트 전극을 서로 전기적으로 연결하는 것을 포함한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 블록도이다.
도 2는 도 1의 센서 어레이의 등가 회로도이다.
도 3은 도 2의 하나의 픽셀을 세부적으로 설명하기 위한 확대된 등가 회로도이다.
도 4는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 5는 도 4의 A - A'로 자른 단면도이다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 15 내지 21은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 5를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 블록도이고, 도 2는 도 1의 센서 어레이의 등가 회로도이다. 도 3은 도 2의 하나의 픽셀을 세부적으로 설명하기 위한 확대된 등가 회로도이고, 도 4는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 5는 도 4의 A - A'로 자른 단면도이다.
도 1을 참고하면, 본 발명의 몇몇 실시예들에 따른 이미지 센서는 광전 소자를 포함하는 픽셀들이 이차원적으로 배열되어 이루어진 센서 어레이(10), 타이밍 발생기(timing generator)(20), 행 디코더(row decoder)(30), 행 드라이버(row driver)(40), 상관 이중 샘플러(Correlated Double Sampler, CDS)(50), 아날로그 디지털 컨버터(Analog to Digital Converter, ADC)(60), 래치부(latch)(70), 열 디코더(column decoder)(80) 등을 포함한다.
센서 어레이(10)는 2차원적으로 배열된 다수의 단위 픽셀들을 포함한다. 다수의 단위 픽셀들은 광학 영상을 전기적인 출력 신호로 변환하는 역할을 한다. 센서 어레이(10)는 행 드라이버(40)로부터 행 선택 신호, 리셋 신호, 전하 전송 신호 등 다수의 구동 신호를 수신하여 구동된다. 또한, 변환된 전기적인 출력 신호는 수직 신호 라인을 통해서 상관 이중 샘플러(50)에 제공된다.
타이밍 발생기(20)는 행 디코더(30) 및 열 디코더(80)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
행 드라이버(40)는 행 디코더(30)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호를 액티브 픽셀 센서 어레이(10)에 제공한다. 일반적으로 행렬 형태로 단위 픽셀이 배열된 경우에는 각 행 별로 구동 신호를 제공한다.
상관 이중 샘플러(50)는 액티브 픽셀 센서 어레이(10)에 형성된 출력 신호를 수직 신호 라인을 통해 수신하여 유지(hold) 및 샘플링한다. 즉, 특정한 잡음 레벨(noise level)과, 상기 출력 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(60)는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
래치부(70)는 디지털 신호를 래치(latch)하고, 래치된 신호는 컬럼 디코더(80)에서 디코딩 결과에 따라 순차적으로 영상 신호 처리부로 출력된다.
도 2 및 도 3을 참고하면, 픽셀(P)이 행렬 형태로 배열되어 센서 어레이(10)를 구성한다. 각 픽셀(P)은 광전 트랜지스터(PD), 플로팅 확산 영역(FD), 전하 전송 트랜지스터(TX), 드라이브 트랜지스터(DX), 리셋 트랜지스터(RX), 선택 트랜지스터(SX)를 포함한다. 이들의 기능에 대해서는 i행 픽셀(P(i, j), P(i, j+1), P(i, j+2), P(i, j+3), …… )을 예로 들어 설명한다.
광전 트랜지스터(PD)는 입사 광을 흡수하여 광량에 대응하는 전하를 축적한다. 광전 트랜지스터(PD)로 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀형(pinned) 포토 다이오드 또는 이들의 조합이 적용될 수 있으며, 도면에는 포토 다이오드가 예시되어 있다.
각 광전 트랜지스터(PD)는 축적된 전하를 플로팅 확산 영역(FD)으로 전송하는 각 전하 전송 트랜지스터(TX)와 커플링된다. 플로팅 확산 영역(Floating Diffusion region)(FD)은 전하를 전압으로 전환하는 영역으로, 기생 커패시턴스를 갖고 있기 때문에, 전하가 누적적으로 저장된다.
소스 팔로워 증폭기로 예시되어 있는 드라이브 트랜지스터(DX)는 각 광전 트랜지스터(PD)에 축적된 전하를 전달받은 플로팅 확산 영역(FD)의 전기적 포텐셜의 변화를 증폭하고 이를 출력 라인(Vout)으로 출력한다.
리셋 트랜지스터(RX)는 플로팅 확산 영역(FD)을 주기적으로 리셋시킨다. 리셋 트랜지스터(RX)는 소정의 바이어스(즉, 리셋 신호)를 인가하는 리셋 라인(RX(i))에 의해 제공되는 바이어스에 의해 구동되는 1개의 MOS 트랜지스터로 이루어질 수 있다. 리셋 라인(RX(i))에 의해 제공되는 바이어스에 의해 리셋 트랜지스터(RX)가 턴-온되면 리셋 트랜지스터(RX)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 전원 전압(VDD)이 플로팅 확산 영역(FD)으로 전달된다.
선택 트랜지스터(SX)는 행 단위로 읽어낼 픽셀(P)을 선택하는 역할을 한다. 선택 트랜지스터(SX)는 행 선택 라인(SEL(i))에 의해 제공되는 바이어스(즉, 행 선택 신호)에 의해 구동되는 1개의 MOS 트랜지스터로 이루어질 수 있다. 행 선택 라인(SEL(i))에 의해 제공되는 바이어스에 의해 선택 트랜지스터(SX)가 턴 온되면 선택 트랜지스터(SX)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 전원 전압(VDD)이 드라이브 트랜지스터(DX)의 드레인 영역으로 전달된다.
전하 전송 트랜지스터(TX)에 바이어스를 인가하는 전송 라인(TX(i)), 리셋 트랜지스터(RX)에 바이어스를 인가하는 리셋 라인(RX(i)), 선택 트랜지스터(SX)에 바이어스를 인가하는 행 선택 라인(SEL(i))은 행 방향으로 실질적으로 서로 평행하게 연장되어 배열될 수 있다.
이 때, 드라이브 트랜지스터(DX)는 복수의 트랜지스터가 병렬로 연결될 수 있다. 도면에서는 드라이브 트랜지스터(DX)가 3개의 트랜지스터가 병렬로 연결로 된 것으로 도시되었지만, 이는 하나의 예시에 불과할 뿐이다. 즉, 드라이브 트랜지스터(DX)는 병렬로 연결되는 복수의 트랜지스터를 의미하고, 그 개수는 2개 이상이기만 하면 제한이 없다.
도 4 및 도 5를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(200), 제1 내지 제3 게이트 전극(210, 220, 230), 제1 내지 제4 소스/드레인(240, 250, 260, 270), 선택 게이트 전극(280), 리셋 게이트 전극(290), 제1 내지 제3 게이트 컨택(310, 330, 350) 및 제1 내지 제4 소스/드레인 컨택(300, 320, 340, 360)을 포함한다.
기판(200)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(200)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(200)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
기판(200) 상에 드라이브 트랜지스터(DX), 선택 트랜지스터(SX) 및 리셋 트랜지스터(RX)가 형성될 수 있다. 이 때, 드라이브 트랜지스터(DX)와 선택 트랜지스터(SX)는 제1 소스/드레인(240)을 공유할 수 있다. 또한, 드라이브 트랜지스터(DX)와 리셋 트랜지스터(RX)는 제4 소스/드레인(270)을 공유할 수 있다.
도면에서는 제1 소스/드레인(240)과 제4 소스/드레인(270)이 모두 드라이브 트랜지스터(DX)에 속한 것으로 표시되었지만, 제1 소스/드레인(240)은 선택 트랜지스터(SX)에도 속하고, 제4 소스/드레인(270)은 리셋 트랜지스터(RX)에도 속할 수 있다.
제1 내지 제3 게이트 전극(210, 220, 230)은 제2 방향(Y)으로 연장될 수 있다. 제1 내지 제3 게이트 전극(210, 220, 230)은 서로 제1 방향(X)으로 이격될 수 있다. 이에 따라, 제1 내지 제3 게이트 전극(210, 220, 230)은 제2 방향(Y)으로 나란하게 연장될 수 있다. 이 때, "~방향으로 연장된다"는 더 길게 형성되는 변의 연장 방향으로의 연장을 의미할 수 있다.
이 때, 제1 방향(X)과 제2 방향(Y)은 서로 수직한 방향일 수 있다. 또한, 제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y)과 수직한 방향일 수 있다. 단, 이에 제한된 것은 아니다.
즉, 제1 내지 제3 게이트 전극(210, 220, 230)이 도시된 것과 같이 직사각형 형상으로 형성된 경우(단, 이에 제한되는 것은 아니다.), 상대적으로 더 긴 장변과 상대적으로 더 짧은 단변을 포함할 수 있다. 이 때, 제1 내지 제3 게이트 전극(210, 220, 230)의 장변은 제2 방향(Y)으로 연장되고, 제1 내지 제3 게이트 전극(210, 220, 230)의 단변은 제1 방향(X)으로 연장될 수 있다. 여기서, "제1 내지 제3 게이트 전극(210, 220, 230)이 제2 방향(Y)으로 연장된다" 함은 제1 내지 제3 게이트 전극(210, 220, 230)의 장변이 제2 방향(Y)으로 연장되는 것을 의미할 수 있다.
제1 내지 제3 게이트 전극(210, 220, 230)은 제2 방향(Y)으로 동일한 길이를 가질 수 있다. 또한, 상기 길이는 제2 방향(Y)의 폭으로도 정의할 수 있다. 즉, 제1 내지 제3 게이트 전극(210, 220, 230)은 제2 방향(Y)의 제1 폭(W1)을 동일하게 가질 수 있다.
세부적으로 보면, 제2 게이트 전극(220)은 제1 게이트 전극(210) 및 제3 게이트 전극(230) 사이에 위치할 수 있다.
기판(200)은 깊이 방향으로 형성된 제1 내지 제3 리세스(210T, 220T, 230T)를 포함할 수 있다. 제1 리세스(210T)에는 제1 게이트 전극(210)이 형성되고, 제2 리세스(220T)에는 제2 게이트 전극(220)이 형성될 수 있다. 제3 리세스(230T)에는 제3 게이트 전극(230)이 형성될 수 있다.
제1 게이트 전극(210)은 제1 상부 게이트 전극(210a)과 제1 하부 게이트 전극(210b)을 포함할 수 있다. 제1 하부 게이트 전극(210b)은 제1 리세스(210T)를 채우는 부분일 수 있고, 제1 상부 게이트 전극(210a)은 기판(200)보다 돌출된 부분일 수 있다. 도시된 바와 같이 제1 상부 게이트 전극(210a)의 제1 방향(X)의 폭이 제1 하부 게이트 전극(210b)의 폭보다 더 클 수 있으나, 이에 제한되는 것은 아니다.
마찬가지로, 제2 게이트 전극(220)은 제2 상부 게이트 전극(220a)과 제2 하부 게이트 전극(220b)을 포함할 수 있다. 제2 하부 게이트 전극(220b)은 제2 리세스(220T)를 채우는 부분일 수 있고, 제2 상부 게이트 전극(220a)은 기판(200)보다 돌출된 부분일 수 있다. 도시된 바와 같이 제2 상부 게이트 전극(220a)의 제1 방향(X)의 폭이 제2 하부 게이트 전극(220b)의 폭보다 더 클 수 있으나, 이에 제한되는 것은 아니다.
제3 게이트 전극(230)은 제3 상부 게이트 전극(230a)과 제3 하부 게이트 전극(230b)을 포함할 수 있다. 제3 하부 게이트 전극(230b)은 제3 리세스(230T)를 채우는 부분일 수 있고, 제3 상부 게이트 전극(230a)은 기판(200)보다 돌출된 부분일 수 있다. 도시된 바와 같이 제3 상부 게이트 전극(230a)의 제1 방향(X)의 폭이 제3 하부 게이트 전극(230b)의 폭보다 더 클 수 있으나, 이에 제한되는 것은 아니다.
제1 내지 제3 게이트 전극(210, 220, 230)은 도전체를 포함할 수 있다. 예를 들어, 제1 내지 제3 게이트 전극(210, 220, 230)은 폴리 실리콘 또는 금속을 포함할 수 있다.
제1 게이트 절연막(211)은 제1 리세스(210T)의 바닥면 및 내측면을 따라 형성될 수 있다. 이에 따라, 제1 하부 게이트 전극(210b)의 하면과 외측면은 제1 게이트 절연막(211)과 접할 수 있다. 마찬가지로, 제2 게이트 절연막(221)은 제2 리세스(220T)의 바닥면 및 내측면을 따라 형성될 수 있다. 이에 따라, 제2 하부 게이트 전극(220b)의 하면과 외측면은 제2 게이트 절연막(221)과 접할 수 있다.
제3 게이트 절연막(231)은 제3 리세스(230T)의 바닥면 및 내측면을 따라 형성될 수 있다. 이에 따라, 제3 하부 게이트 전극(230b)의 하면과 외측면은 제3 게이트 절연막(231)과 접할 수 있다.
제1 내지 제3 게이트 절연막(211, 221, 231)은 실리콘 산화물을 포함할 수 있다.
제1 게이트 스페이서(212)는 제1 상부 게이트 전극(210a)의 측면에 형성될 수 있다. 제2 게이트 스페이서(222)는 제2 상부 게이트 전극(220a)의 측면에 형성될 수 있다. 제3 게이트 스페이서(232)는 제3 상부 게이트 전극(230a)의 측면에 형성될 수 있다.
제1 내지 제3 게이트 스페이서(212, 222, 232)는 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 제1 내지 제3 게이트 스페이서(212, 222, 232)는 도면에서는 예시적으로 단일막으로 도시하였지만, 복수의 막이 적층된 다중 스페이서일 수 있다. 제1 내지 제3 게이트 스페이서(212, 222, 232)의 형상 및 제1 내지 제3 게이트 스페이서(212, 222, 232)를 이루는 다중 스페이서 각각의 형상은 제조 공정 또는 용도에 따라 I 또는 L자형 혹은 이들의 조합일 수 있다.
선택 게이트 전극(280)은 제1 게이트 전극(210)과 인접한 위치에 형성될 수 있다. 리셋 게이트 전극(290)은 제3 게이트 전극(230)과 인접한 위치에 형성될 수 있다. 따라서, 제1 방향(X)으로, 선택 게이트 전극(280), 제1 내지 제3 게이트 전극(210, 220, 230) 및 리셋 게이트 전극(290)이 순차적으로 배치될 수 있다.
선택 게이트 전극(280)의 높이는 제1 내지 제3 게이트 전극(210, 220, 230)의 높이와 동일할 수 있다. 마찬가지로, 리셋 게이트 전극(290)의 높이도 제1 내지 제3 게이트 전극(210, 220, 230)의 높이와 동일할 수 있다.
선택 게이트 절연막(281)은 기판(200) 상에 형성될 수 있다. 선택 게이트 절연막(281)은 선택 게이트 전극(280)과 기판(200) 사이에 형성될 수 있다. 선택 게이트 절연막(281)은 실리콘 산화물을 포함할 수 있다.
선택 게이트 스페이서(282)는 선택 게이트 절연막(281) 및 선택 게이트 전극(280)의 측면에 형성될 수 있다. 선택 게이트 스페이서(282)는 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
리셋 게이트 절연막(291)은 기판(200) 상에 형성될 수 있다. 리셋 게이트 절연막(291)은 리셋 게이트 전극(290)과 기판(200) 사이에 형성될 수 있다. 리셋 게이트 절연막(291)은 실리콘 산화물을 포함할 수 있다.
리셋 게이트 스페이서(292)는 리셋 게이트 절연막(291) 및 리셋 게이트 전극(290)의 측면에 형성될 수 있다. 리셋 게이트 스페이서(292)는 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제1 내지 제4 소스/드레인(240, 250, 260, 270)은 선택 게이트 전극(280), 리셋 게이트 전극(290) 및 제1 내지 제3 게이트 전극(210, 220, 230)의 사이에 각각 형성될 수 있다. 구체적으로, 제1 소스/드레인(240)은 제1 게이트 전극(210)과 선택 게이트 전극(280) 사이에 형성될 수 있다. 제2 소스/드레인(250)은 제1 게이트 전극(210)과 제2 게이트 전극(220) 사이에 형성될 수 있다. 제3 소스/드레인(260)은 제2 게이트 전극(220)과 제3 게이트 전극(230) 사이에 형성될 수 있다. 제4 소스/드레인(270)은 제3 게이트 전극(230)과 리셋 게이트 전극(290) 사이에 형성될 수 있다.
제1 소스/드레인(240)은 선택 게이트 스페이서(282) 및 선택 게이트 절연막(281)의 하면과 접할 수 있다. 단, 이에 제한되는 것은 아니다. 마찬가지로, 제4 소스/드레인(270)은 리셋 게이트 스페이서(292) 및 리셋 게이트 절연막(291)의 하면과 접할 수 있다. 단, 이에 제한되는 것은 아니다.
제1 내지 제4 소스/드레인(240, 250, 260, 270)은 제2 방향(Y)의 폭이 제2 폭(W2)으로 제1 폭(W1)에 비해 작을 수 있다. 제1 내지 제4 소스/드레인(240, 250, 260, 270)의 하면의 깊이는 제1 내지 제3 리세스의 깊이보다 얕을 수 있다.
제1 내지 제3 게이트 컨택(310, 330, 350)은 제1 내지 제3 게이트 전극(210, 220, 230) 상에 형성될 수 있다. 구체적으로, 제1 게이트 컨택(310)은 제1 게이트 전극(210) 상에 형성되고, 제2 게이트 컨택(330)은 제2 게이트 전극(220) 상에 형성되고, 제3 게이트 컨택(350)은 제3 게이트 전극(230) 상에 형성될 수 있다.
제1 내지 제4 소스/드레인 컨택(300, 320, 340, 360)은 제1 내지 제4 소스/드레인(240, 250, 260, 270) 상에 형성될 수 있다. 구체적으로, 제1 소스/드레인 컨택(300)은 제1 소스/드레인(240) 상에 형성되고, 제2 소스/드레인 컨택(320)은 제2 소스/드레인(250) 상에 형성될 수 있다. 또한, 제3 소스/드레인 컨택(340)은 제3 소스/드레인(260) 상에 형성되고, 제4 소스/드레인 컨택(360)은 제4 소스/드레인(270) 상에 형성될 수 있다.
제1 내지 제4 소스/드레인(240, 250, 260, 270)은 실리콘 층에 P 등의 불순물이 도핑되어 형성될 수 있다.
제1 내지 제3 게이트 컨택(310, 330, 350)과 제1 내지 제4 소스/드레인 컨택(300, 320, 340, 360)의 상면의 높이는 동일할 수 있다. 이는 상기 컨택 들의 상부에 형성되는 배선과의 접속을 용이하게 하기 위함일 수 있다.
제1 내지 제3 게이트 전극(210, 220, 230) 및 제1 내지 제4 소스/드레인(240, 250, 260, 270)에 의해서 도 2 및 도 3의 드라이브 트랜지스터(DX)가 형성될 수 있다. 이 때, 3개의 트랜지스터가 병렬로 연결될 수 있다.
구체적으로 살펴보면, 제1 게이트 전극(210)과 제2 게이트 전극(220)이 제2 소스/드레인(250)을 공유할 수 있고, 제2 게이트 전극(220)과 제3 게이트 전극(230)이 제3 소스/드레인(260)을 공유할 수 있다. 또한, 제1 게이트 전극(210)과 선택 게이트 전극(280)은 제1 소스/드레인(240)을 공유할 수 있고, 제3 게이트 전극(230)과 리셋 게이트 전극(290)은 제4 소스/드레인(270)을 공유할 수 있다.
제2 소스/드레인(250)과 제4 소스/드레인(270)은 서로 연결되고, 전원 전압(VDD)이 인가되어 공통 드레인(common drain) 영역이 될 수 있다. 제1 소스/드레인(240)과 제3 소스/드레인(260)은 서로 연결되어 공통 소스(common source) 영역이 될 수 있다. 제1 내지 제3 게이트 전극(210, 220, 230)은 서로 연결되어 플로팅 확산 영역(FD)과 연결될 수 있다. 이에 따라서, 드라이브 트랜지스터(DX)는 3개의 트랜지스터 병렬로 연결된 등가 회로를 만족시킬 수 있다.
단, 상술하였듯이, 3개의 트랜지스터가 도시되었지만 이는 예시에 불과할 수 있다. 즉, 더 많은 수의 게이트 전극과 소스/드레인이 형성되어 더 많은 수의 트랜지스터가 병렬로 연결되는 등가 회로를 만족시키는 것도 가능하다.
상기 게이트 전극과 소스/드레인의 전기적인 연결은 제1 내지 제3 게이트 컨택(310, 330, 350) 및 제1 내지 제4 소스/드레인 컨택(300, 320, 340, 360)에 의해서 형성될 수 있다. 구체적으로, 제1 내지 제3 게이트 컨택(310, 330, 350) 및 제1 내지 제4 소스/드레인 컨택(300, 320, 340, 360)의 상부 배선 구조에 의해서 상기 병렬 연결이 형성될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 드라이브 트랜지스터(DX)의 두가지 성능 파라미터를 고려한 반도체 장치일 수 있다. 첫째로, 드라이브 트랜지스터(DX)의 트랜스컨덕턴스(gm, transconductance)는 이미지 센서의 고속 동작과 연관이 있다. 둘째로, 드라이브 트랜지스터(DX)의 RTS(Random Telegraph Signal)는 이미지 센서의 노이즈 특성과 연관이 있다.
우선 드라이브 트랜지스터(DX)의 트랜스컨덕턴스는 드라이브 트랜지스터(DX)의 제2 방향(Y)의 채널 폭과 비례하고, 제1 방향(X)의 채널 길이에 반비례할 수 있다. 이와 달리 드라이브 트랜지스터(DX)의 RTS는 제2 방향(Y)의 채널 폭 및 제1 방향(X)의 채널 길이에 모두 비례할 수 있다.
따라서, 본 발명의 몇몇 실시예는 이미지 센서의 고속 동작을 위해서 트랜스컨덕턴스를 증가 시키기 위해서, 드라이브 트랜지스터(DX)를 복수의 병렬 연결된 트랜지스터로 형성하였다. 즉, 병렬 연결이 늘어날수록 등가 회로에서는 제2 방향(Y)의 채널 폭(w1)이 늘어난 것과 같은 효과를 주므로 드라이브 트랜지스터(DX)의 트랜스컨덕턴스가 향상될 수 있다.
단, 이러한 경우에는 하나의 게이트 전극을 여러 개로 분절시켜야 하므로, 소스/드레인의 개수도 더 늘어남에 따라서 정해진 공간에서 제1 방향(X)의 채널 길이가 줄어들 수 있다. 이에 따라서, 이미지 센서의 노이즈 RTS 특성은 열화될 수 있다.
이를 방지하기 위해서 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제3 게이트 전극(210, 220, 230)을 제1 내지 제3 리세스(210T, 220T, 230T)에 형성하였다. 이를 통해서, 제1 내지 제3 채널(Ch1~Ch3)이 아래 방향으로 우회함에 따라서 제1 내지 제3 채널(Ch1~Ch3)의 길이가 늘어나게 되므로, 상기 RTS 특성 자체도 열화되지 않을 수 있다.
따라서, 결과적으로 본 발명의 몇몇 실시예는 드라이브 트랜지스터(DX)의 트랜스컨덕턴스도 높이고, RTS 성능도 유지할 수 있어 동작 특성이 향상된 이미지 센서를 포함하는 반도체 장치를 제공할 수 있다.
이하, 도 6을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 선택 게이트 전극(280) 및 리셋 게이트 전극(290)도 리세스된 형상으로 형성된다.
기판(200)은 제4 리세스(280T) 및 제5 리세스(290T)를 포함할 수 있다.
제4 리세스(280T)는 제1 리세스(210T)의 일 측에 형성될 수 있다. 즉, 제1 방향(X)으로 제4 리세스(280T)와 제2 리세스(220T) 사이에 제1 리세스(210T)가 형성될 수가 있다. 제5 리세스(290T)는 제3 리세스(230T)의 일 측에 형성될 수 있다. 즉, 제1 방향(X)으로 제2 리세스(220T)와 제5 리세스(290T) 사이에 제3 리세스(230T)가 형성될 수가 있다.
선택 게이트 전극(280)은 상부 선택 게이트 전극(280a)과 하부 선택 게이트 전극(280b)을 포함할 수 있다. 하부 선택 게이트 전극(280b)은 제4 리세스(280T)를 채우는 부분일 수 있고, 상부 선택 게이트 전극(280a)은 기판(200)보다 돌출된 부분일 수 있다. 도시된 바와 같이 상부 선택 게이트 전극(280a)의 제1 방향(X)의 폭이 하부 선택 게이트 전극(280b)의 폭보다 더 클 수 있으나, 이에 제한되는 것은 아니다.
리셋 게이트 전극(290)은 상부 리셋 게이트 전극(290a)과 하부 리셋 게이트 전극(290b)을 포함할 수 있다. 하부 리셋 게이트 전극(290b)은 제5 리세스(290T)를 채우는 부분일 수 있고, 상부 리셋 게이트 전극(290a)은 기판(200)보다 돌출된 부분일 수 있다. 도시된 바와 같이 상부 리셋 게이트 전극(290a)의 제1 방향(X)의 폭이 하부 리셋 게이트 전극(290b)의 폭보다 더 클 수 있으나, 이에 제한되는 것은 아니다.
선택 게이트 절연막(281)은 제4 리세스(280T)의 바닥면 및 내측면을 따라 형성될 수 있다. 이에 따라, 하부 선택 게이트 전극(280b)의 하면과 외측면은 선택 게이트 절연막(281)과 접할 수 있다. 마찬가지로, 리셋 게이트 절연막(291)은 제5 리세스(290T)의 바닥면 및 내측면을 따라 형성될 수 있다. 이에 따라, 하부 리셋 게이트 전극(290b)의 하면과 외측면은 리셋 게이트 절연막(291)과 접할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 드라이브 트랜지스터(DX)뿐만 아니라, 선택 트랜지스터(SX) 및 리셋 트랜지스터(RX)도 기판(200)에 스택된 게이트 전극이 아니라 기판에 리세스된 형태의 게이트 전극을 가질 수 있습니다. 상기 리세스된 형태의 게이트 전극은 채널 영역의 길이가 늘어남에 따라서, 실제 차지하는 제1 방향(X)의 길이는 줄어들 수 있습니다.
이에 따라서, 드라이브 트랜지스터(DX)가 차지할 수 있는 면적 내지 제1 방향(X)의 길이가 기존의 구조(예를 들어, 도 1 내지 도 5의 실시예)에 비해서 상대적으로 늘어날 수 있습니다. 이에 따라, 드라이브 트랜지스터(DX)를 이루는 병렬 트랜지스터의 개수를 최대한 늘릴 수도 있고, 제1 방향(X)의 채널 길이도 더 길게 만들 수 있습니다.
이에 따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치의 이미지 센서의 고속 동작 및 RTS 특성이 더욱 향상될 수 있습니다.
이하, 도 7을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 7을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제3 게이트 전극(210, 220, 230)을 하나로 연결하는 제1 연결부(239a)를 더 포함한다.
제1 연결부(239a)는 제1 내지 제3 게이트 전극(210, 220, 230)을 하나로 연결할 수 있다. 제1 연결부(239a)와 제1 내지 제3 게이트 전극(210, 220, 230)은 서로 분리되지 않고, 하나의 통합된 구조로 형성될 수 있다. 즉, 제1 연결부(239a)와 제1 내지 제3 게이트 전극(210, 220, 230)은 같은 공정에서 하나의 통합된 구조로 형성될 수 있다.
제1 연결부(239a)는 제1 내지 제4 소스/드레인(240, 250, 260, 270)의 제2 방향(Y)의 일 측면에 형성될 수 있다. 제1 연결부(239a)는 구체적으로, 제2 소스/드레인(250) 및 제3 소스/드레인(260)과 제2 방향(Y)으로 완전히 오버랩되도록 형성될 수 있다. 또한, 제1 연결부(239a)는 제1 소스/드레인(240) 및 제4 소스/드레인(270)의 일부와 제2 방향(Y)으로 오버랩되도록 형성될 수 있다. 단, 이에 제한되는 것은 아니다. 즉, 제1 연결부(239a)는 도시된 바와 달리 제1 소스/드레인(240) 및 제4 소스/드레인(270)과는 제2 방향(Y)으로 오버랩되지 않을 수도 있다.
이 때, 제1 연결부(239a)는 기판(200) 상에 형성될 수 있다. 제1 연결부(239a)는 제1 상부 게이트 전극(210a), 제2 상부 게이트 전극(220a) 및 제3 상부 게이트 전극(230a)과 같은 높이의 상면을 가질 수 있다.
또는 본 발명의 몇몇 실시예에서는 제1 연결부(239a)도 기판(200)에 리세스된 형태로 형성될 수도 있다.
제1 연결부(239a)에 의해서 제1 내지 제3 게이트 전극(210, 220, 230)이 서로 연결되었으므로, 게이트 컨택은 굳이 여러 개일 필요가 없다. 따라서, 도 1 내지 도 5의 제1 내지 제3 게이트 컨택(310, 330, 350) 중 하나의 게이트 컨택만 있어도 충분할 수 있다. 도면에서는 제3 게이트 컨택(350)을 예시적으로 도시하였다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 연결부(239a)에 의해서 제1 내지 제3 게이트 전극(210, 220, 230)이 같이 연결됨에 따라서, 게이트 컨택의 개수를 줄일 수 있다. 이를 통해서, 상부 배선 전극의 디자인 마진(margin)을 더 용이하게 확보할 수 있고, 공정 상의 미스 얼라인(mis-align) 등의 문제의 위험도를 낮출 수 있다.
또한, 상부 배선 구조가 간단화됨에 따라서, 배선 구조 사이의 기생 커패시턴스(parasitic capacitance)도 최소화할 수 있어 더욱 신뢰성이 높은 반도체 장치를 제공할 수 있다.
이에 따라서, 동작 특성이 더욱 향상된 반도체 장치를 제공할 수 있다.
이하, 도 8을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 8을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 연결부(239b)를 더 포함한다.
제2 연결부(239b)는 제1 연결부(239a)와 같이 제1 내지 제3 게이트 전극(210, 220, 230)을 하나로 연결할 수 있다. 제1 연결부(239a) 및 제2 연결부(239b)와 제1 내지 제3 게이트 전극(210, 220, 230)은 서로 분리되지 않고, 하나의 통합된 구조로 형성될 수 있다. 즉, 제1 연결부(239a) 및 제2 연결부(239b)와 제1 내지 제3 게이트 전극(210, 220, 230)은 같은 공정에서 하나의 통합된 구조로 형성될 수 있다.
제2 연결부(239b)가 형성됨에 따라서, 게이트 전극의 구조가 대칭적으로 형성될 수 있다. 게이트 구조의 대칭성은 반도체 장치의 스케일이 줄어들면서 매우 중요한 요소 중의 하나이다. 공정 상에서 여러가지 요인에 의해서 게이트 전극이 받는 스트레스나 손상이 서로 달라짐에 따라서, 같은 규격의 장치도 서로 다른 문턱 전압(threshold voltage) 등의 성능을 발휘할 수 있다. 이러한 산포의 문제는 반도체 장치의 신뢰도에 큰 손상을 가져오므로 반드시 완화 내지 해결되어야 할 문제이다.
이를 해결하기 위해서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 연결부(239a)와 대응되는 부분에 제2 연결부(239b)를 형성할 수 있다. 구체적으로, 제2 연결부(239b)는 제1 내지 제4 소스/드레인(240, 250, 260, 270)을 기준으로, 제2 방향(Y)으로 제1 연결부(239a)와 반대 위치에 형성될 수 있다. 이에 따라, 제1 내지 제4 소스/드레인(240, 250, 260, 270)을 기준으로 제1 연결부(239a), 제2 연결부(239b) 및 제1 내지 제3 게이트 전극(210, 220, 230)의 형상이 대칭적으로 나타날 수 있다.
제2 연결부(239b)는 제1 연결부(239a)와 마찬가지로 기판(200) 상에 스택 구조로 형성될 수도 있고, 리세스된 형태로 형성될 수도 있다.
이하, 도 9를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 9를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제3 게이트 컨택(331)을 포함한다.
제3 게이트 컨택(331)은 상술하였듯이, 도 1 내지 도 5의 제1 내지 제3 게이트 컨택(310, 330, 350) 중 예시적으로 남겨진 하나의 게이트 컨택일 수 있다. 제3 게이트 컨택(331)은 제1 내지 제3 게이트 전극(210, 220, 230) 상이 아니라 제1 연결부(239a) 또는 도면과 같이 제2 연결부(239b)에 위치할 수 있다.
즉, 제3 게이트 컨택(331)의 위치는 자유롭게 형성될 수 있다. 이에 따라서, 제3 게이트 컨택(331)의 상부에서 형성되는 배선의 디자인이 매우 용이해질 수 있다. 상기 배선은 서로 겹치지 않도록 형성되어야 하므로, 제3 게이트 컨택(331)의 위치가 자유로워짐에 따라서, 공정의 난이도나 낮아지고, 전체 반도체 장비의 집적도가 향상될 수 있다.
이에 따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치의 성능이 대폭 향상될 수 있다.
이하, 도 10을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 10을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 내지 제3 게이트 전극(215, 225, 235)이 제1 방향(X) 및 제2 방향(Y)과 교차하는 제4 방향(DR1)으로 연장될 수 있다.
제4 방향(DR1)은 제1 방향(X)과 제1 예각(θ1)만큼 기울어지고, 제2 방향(Y)과 제2 예각(θ2)만큼 기울어질 수 있다. 제4 방향(DR1)을 정의하는 제1 예각(θ1) 및 제2 예각(θ2)은 0° 에서 90° 사이의 각도를 의미할 수 있다. 제1 예각(θ1)과 제2 예각(θ2)의 합은 당연히 90°일 수 있다. 예를 들어, 제1 예각(θ1) 및 제2 예각(θ2)은 모두 45°일 수도 있다.
제1 내지 제3 게이트 전극(215, 225, 235)이 제4 방향(DR1)으로 기울어지면, 제1 내지 제3 게이트 전극(215, 225, 235)의 측면이 기판(200)의 실리콘 격자의 (100) 면을 바라보는 방향일 수 있다.
이에 따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치의 노이즈 특성과 채널 영역의 캐리어의 이동도(mobility)가 향상될 수 있다. 즉, 실리콘을 포함하는 기판(200)에서, 기판(200)과 제1 내지 제3 게이트 전극(215, 225, 235)이 접하는 방향의 계면의 특성이 격자 평면에 따라 달라질 수 있다.
이에 따라서, 상기 격자 평면을 고려하여 계면 특성을 향상시킬 수 있도록 제1 내지 제3 게이트 전극(215, 225, 235)을 제4 방향(DR1)으로 나란하게 형성할 수 있다. 물론, 제1 내지 제3 리세스(210T, 220T, 230T)도 제4 방향(DR1)으로 나란하게 형성될 수 있다.
이에 따라서, 제1 내지 제4 소스/드레인(240, 250, 260, 270)의 평면 형상도 직사각형 형상이 아닌 마름모나 사다리꼴 형상으로 달라질 수 있다.
이하, 도 11을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 연결부(238a)를 더 포함한다.
제1 연결부(238a)는 제1 내지 제3 게이트 전극(215, 225, 235)을 하나로 연결할 수 있다. 제1 연결부(238a)와 제1 내지 제3 게이트 전극(215, 225, 235)은 서로 분리되지 않고, 하나의 통합된 구조로 형성될 수 있다. 즉, 제1 연결부(238a)와 제1 내지 제3 게이트 전극(215, 225, 235)은 같은 공정에서 하나의 통합된 구조로 형성될 수 있다.
제1 연결부(238a)는 제1 내지 제4 소스/드레인(240, 250, 260, 270)의 제2 방향(Y)의 일 측면에 형성될 수 있다. 제1 연결부(238a)는 구체적으로, 제2 소스/드레인(250) 및 제3 소스/드레인(260)과 제2 방향(Y)으로 완전히 오버랩되도록 형성될 수 있다. 또한, 제1 연결부(238a)는 제1 소스/드레인(240) 및 제4 소스/드레인(270)의 일부와 제2 방향(Y)으로 오버랩되도록 형성될 수 있다. 단, 이에 제한되는 것은 아니다. 즉, 제1 연결부(238a)는 도시된 바와 달리 제1 소스/드레인(240) 및 제4 소스/드레인(270)과는 제2 방향(Y)으로 오버랩되지 않을 수도 있다.
이 때, 제1 연결부(238a)는 기판(200) 상에 형성될 수 있다. 제1 연결부(238a)는 제1 게이트 전극(215), 제2 게이트 전극(225) 및 제3 게이트 전극(235)과 같은 높이의 상면을 가질 수 있다.
또는 본 발명의 몇몇 실시예에서는 제1 연결부(238a)도 기판(200)에 리세스된 형태로 형성될 수도 있다.
제1 연결부(238a)에 의해서 제1 내지 제3 게이트 전극(215, 225, 235)이 서로 연결되었으므로, 게이트 컨택은 굳이 여러 개일 필요가 없다. 따라서, 도 10의 제1 내지 제3 게이트 컨택(310, 330, 350) 중 하나의 게이트 컨택만 있어도 충분할 수 있다. 도면에서는 제3 게이트 컨택(350)을 예시적으로 도시하였다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 서로 연결된 제1 내지 제3 게이트 전극(215, 225, 235)에 의해서 게이트 컨택의 개수를 줄이고, 이에 따라서, 디자인 마진의 확보와 기생 커패시턴스의 최소화를 도모할 수 있다.
이하, 도 12를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 12를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 연결부(238b)를 더 포함한다.
제2 연결부(238b)는 제1 연결부(238a)와 같이 제1 내지 제3 게이트 전극(215, 225, 235)을 하나로 연결할 수 있다. 제1 연결부(238a) 및 제2 연결부(238b)와 제1 내지 제3 게이트 전극(215, 225, 235)은 서로 분리되지 않고, 하나의 통합된 구조로 형성될 수 있다. 즉, 제1 연결부(238a) 및 제2 연결부(238b)와 제1 내지 제3 게이트 전극(215, 225, 235)은 같은 공정에서 하나의 통합된 구조로 형성될 수 있다.
제2 연결부(238b)가 형성됨에 따라서, 게이트 전극의 구조가 대칭적으로 형성될 수 있다. 제2 연결부(238b)는 제1 연결부(238a)와 마찬가지로 기판(200) 상에 스택 구조로 형성될 수도 있고, 리세스된 형태로 형성될 수도 있다.
이하, 도 13을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 13을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 게이트 전극(226)이 제1 방향(X), 제2 방향(Y) 및 제4 방향(DR1)과 교차하는 제5 방향(DR2)으로 연장된다.
제5 방향(DR2)은 제2 방향(Y)과 제3 예각(θ3)만큼 기울어질 수 있다. 제5 방향(DR2)은 제1 방향(X)과 둔각(θ1+θ2+θ3 또는 90°+θ3)만큼 기울어질 수 있다. 제5 방향(DR2)을 정의하는 제3 예각(θ3)은 0° 에서 90° 사이의 각도를 의미할 수 있다. 예를 들어, 제3 예각(θ3)은 45°일 수도 있다.
제1 게이트 전극(215) 및 제3 게이트 전극(235)의 채널 영역은 실리콘이 포함된 기판(200)의 (100) 격자 평면에서 계면이 형성될 수 있어서, 캐리어의 이동도 특성과 계면 특성이 향상될 수 있다. 마찬가지로, 제2 게이트 전극(226)도 (100) 격자 평면에서 계면이 형성될 수 있어서, 캐리어의 이동도 특성과 계면 특성이 향상될 수 있다.
또한, 제2 게이트 전극(226)이 제5 방향(DR2)으로 기울어지면, 제1 게이트 전극(215) 및 제3 게이트 전극(235)과 지그재그한 형식으로 전체 게이트 전극의 배치가 이루어질 수 있다. 이러한 방식은 제1 게이트 전극(215), 제2 게이트 전극(226) 및 제3 게이트 전극(235)이 모두 제4 방향(DR1)으로 배치된 형상에 비해서 대칭성을 더 가질 수 있다. 즉, 제1 게이트 전극(215), 제2 게이트 전극(226) 및 제3 게이트 전극(235)이 더욱 유사한 문턱 전압을 가지고 동작할 수 있다.
이하, 도 14를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 14를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 게이트 전극(216)을 포함한다.
게이트 전극(216)은 기존의 도 13의 제1 게이트 전극(215), 제2 게이트 전극(226) 및 제3 게이트 전극(235)이 머지(merge)되어 하나의 게이트 전극(216)으로 통합된 구조일 수 있다.
게이트 전극(216)은 상술한 도 13의 실시예와 같이 게이트 전극(216)이 실리콘 격자 평면 중 (100) 평면을 계면으로 이룰 수 있어서 이동도 특성과 계면 특성이 우수할 수 있다. 나아가, 지그 재그 형상으로 대칭성도 높아 각각의 부분의 문턱 전압이 균일하게 나타날 수 있다.
또한, 3개의 병렬 트랜지스터를 이루는 게이트 전극은 어차피 전기적으로 연결되므로 이를 아예 통합하여 게이트 컨택의 개수를 줄일 수 있다. 즉, 제3 게이트 컨택(350)과 같이 하나의 게이트 컨택만으로 드라이브 트랜지스터(DX)의 게이트 컨택을 할 수 있으므로 상부 구조에서의 공간 마진을 확보하고 기생 커패시턴스도 최소화할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 지그 재그형상으로 게이트 전극(216)이 형성되어 있으므로, 3개의 게이트 전극을 서로 머지하는 것이 매우 용이할 수 있다. 즉, 도 12와 같이 별도의 연결부를 포함하지 않고, 도 13의 제1 게이트 전극(215), 제2 게이트 전극(226) 및 제3 게이트 전극(235)의 단부가 연결되는 형식으로 게이트 전극(216)이 통합 구조로 용이하게 형성될 수 있다.
이하, 도 15 내지 도 21을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 5 및 도 15 내지 21은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저, 도 15를 참조하면, 기판(200)을 제공한다.
기판(200)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(200)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(200)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
이어서, 도 16을 참조하면, 기판(200)에 제1 내지 제3 리세스(210T, 220T, 230T)를 형성한다.
제1 내지 제3 리세스(210T, 220T, 230T)는 제1 방향(X)으로 서로 이격되고, 제2 방향(Y)으로 연장될 수 있다. 제1 내지 제3 리세스(210T, 220T, 230T)는 기판(200)의 제3 방향(Z)으로 아래로 형성될 수 있다.
이 때, 제1 내지 제3 리세스(210T, 220T, 230T)의 형성은 습식 식각 또는 건식 식각에 의할 수 있다.
이어서, 도 17을 참조하면, 제1 이온 임플란트(I1)를 통해서 제1 내지 제4 소스/드레인(240, 250, 260, 270)을 형성할 수 있다.
제1 내지 제4 소스/드레인(240, 250, 260, 270)은 제1 내지 제3 리세스(210T, 220T, 230T)의 사이에 각각 형성될 수 있다. 구체적으로, 제1 소스/드레인(240)은 제1 리세스(210T)의 일 측면에 형성될 수 있다. 제2 소스/드레인(250)은 제1 리세스(210T)와 제2 리세스(220T) 사이에 형성될 수 있다. 제3 소스/드레인(260)은 제2 리세스(220T)와 제3 리세스(230T) 사이에 형성될 수 있다. 제4 소스/드레인(270)은 제3 리세스(230T)의 일 측에 형성될 수 있다.
제1 내지 제4 소스/드레인(240, 250, 260, 270)의 하면의 깊이는 제1 내지 제3 리세스의 깊이보다 얕을 수 있다.
제1 이온 임플란트(I1)는 차단막(400)에 의해서 기판(200)의 상면 중 일부에만 수행될 수 있다. 차단막(400)은 제1 소스/드레인(240)이 형성되는 측면에 추후 선택 게이트 전극(280)이 형성되는 부분에 형성될 수 있다. 또한, 차단막(400)은 제4 소스/드레인(270)이 형성되는 측면에 추후 리셋 게이트 전극(290)이 형성되는 부분에 형성될 수 있다.
도 18을 참조하면, 제2 이온 임플란트(I2)를 통해서 채널 영역(Rch)에 도핑이 수행될 수 있다.
채널 영역(Rch)은 제1 내지 제3 리세스(210T, 220T, 230T)의 바닥면 및 측면으로부터 일정 두께까지의 영역일 수 있다. 채널 영역(Rch)에 대한 제2 이온 임플란트(I2)는 채널 영역(Rch)의 추후의 문턱 전압을 조절하기 위한 공정일 수 있다.
이 때, 제1 이온 임플란트(I1) 및 제2 이온 임플란트(I2)는 서로 동일한 공정으로 동시에 수행될 수 있다. 즉, 제1 내지 제4 소스/드레인(240, 250, 260, 270)이 형성됨과 동시에 채널 영역(Rch)의 도핑이 수행될 수 있다.
이와 달리, 제1 이온 임플란트(I1)가 수행되고, 이와 다른 제2 이온 임플란트(I2)가 수행될 수도 있다.
추후의 도면에서 편의상 채널 영역(Rch)은 도시하지 않는다.
이어서, 도 19를 참조하면, 제1 내지 제3 게이트 절연막(211, 221, 231)을 형성한다.
제1 내지 제3 게이트 절연막(211, 221, 231)은 제1 내지 제3 리세스(210T, 220T, 230T)의 바닥면 및 내측면을 따라 형성될 수 있다. 제1 내지 제3 게이트 절연막(211, 221, 231)은 실리콘 산화물을 포함할 수 있다.
이 때, 선택 게이트 절연막(281) 및 리셋 게이트 절연막(291)이 기판(200) 상에 형성될 수 있다. 즉, 제1 내지 제3 게이트 절연막(211, 221, 231), 선택 게이트 절연막(281) 및 리셋 게이트 절연막(291)은 모두 동일한 공정에 의해서 형성될 수 있다.
이어서, 도 20을 참조하면, 제1 내지 제3 게이트 전극(210, 220, 230)을 형성한다.
제1 내지 제3 게이트 전극(210, 220, 230)은 각각 제1 내지 제3 리세스(210T, 220T, 230T)에 형성될 수 있다.
제1 게이트 전극(210)은 제1 상부 게이트 전극(210a)과 제1 하부 게이트 전극(210b)을 포함할 수 있다. 제1 하부 게이트 전극(210b)은 제1 리세스(210T)를 채우는 부분일 수 있고, 제1 상부 게이트 전극(210a)은 기판(200)보다 돌출된 부분일 수 있다. 즉, 제1 하부 게이트 전극(210b)은 제1 게이트 절연막(211)과 접할 수 있다.
제2 게이트 전극(220)은 제2 상부 게이트 전극(220a)과 제2 하부 게이트 전극(220b)을 포함할 수 있다. 제2 하부 게이트 전극(220b)은 제2 리세스(220T)를 채우는 부분일 수 있고, 제2 상부 게이트 전극(220a)은 기판(200)보다 돌출된 부분일 수 있다. 즉, 제1 하부 게이트 전극(210b)은 제1 게이트 절연막(211)과 접할 수 있다.
제3 게이트 전극(230)은 제3 상부 게이트 전극(230a)과 제3 하부 게이트 전극(230b)을 포함할 수 있다. 제3 하부 게이트 전극(230b)은 제3 리세스(230T)를 채우는 부분일 수 있고, 제3 상부 게이트 전극(230a)은 기판(200)보다 돌출된 부분일 수 있다. 즉, 제1 하부 게이트 전극(210b)은 제1 게이트 절연막(211)과 접할 수 있다.
이 때, 선택 게이트 전극(280) 및 리셋 게이트 전극(290)이 각각 형성될 수 있다. 선택 게이트 전극(280) 및 리셋 게이트 전극(290)은 각각 선택 게이트 절연막(281) 및 리셋 게이트 절연막(291) 상에 형성될 수 있다.
이어서, 도 21을 참조하면, 제1 내지 제3 게이트 스페이서(212, 222, 232)를 형성한다.
제1 내지 제3 게이트 스페이서(212, 222, 232)는 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 제1 내지 제3 게이트 스페이서(212, 222, 232)는 도면에서는 예시적으로 단일막으로 도시하였지만, 복수의 막이 적층된 다중 스페이서일 수 있다. 제1 내지 제3 게이트 스페이서(212, 222, 232)의 형상 및 제1 내지 제3 게이트 스페이서(212, 222, 232)를 이루는 다중 스페이서 각각의 형상은 제조 공정 또는 용도에 따라 I 또는 L자형 혹은 이들의 조합일 수 있다. 이 때, 선택 게이트 스페이서(282) 및 리셋 게이트 스페이서(292)도 형성될 수 있다.
이어서, 도 5를 참조하면, 제1 내지 제3 게이트 컨택(310, 330, 350) 및 제1 내지 제4 소스/드레인 컨택(300, 320, 340, 360)을 형성한다.
제1 내지 제3 게이트 컨택(310, 330, 350)은 제1 내지 제3 게이트 전극(210, 220, 230) 상에 형성될 수 있다. 구체적으로, 제1 게이트 컨택(310)은 제1 게이트 전극(210) 상에 형성되고, 제2 게이트 컨택(330)은 제2 게이트 전극(220) 상에 형성되고, 제3 게이트 컨택(350)은 제3 게이트 전극(230) 상에 형성될 수 있다.
제1 내지 제4 소스/드레인 컨택(300, 320, 340, 360)은 제1 내지 제4 소스/드레인(240, 250, 260, 270) 상에 형성될 수 있다. 구체적으로, 제1 소스/드레인 컨택(300)은 제1 소스/드레인(240) 상에 형성되고, 제2 소스/드레인 컨택(320)은 제2 소스/드레인(250) 상에 형성될 수 있다. 또한, 제3 소스/드레인 컨택(340)은 제3 소스/드레인(260) 상에 형성되고, 제4 소스/드레인 컨택(360)은 제4 소스/드레인(270) 상에 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
DX: 드라이브 트랜지스터 210, 220, 230: 게이트 전극
240, 250, 260, 270: 소스/드레인

Claims (20)

  1. 기판;
    상기 기판 내에 제1 방향으로 서로 이격되는 제1 및 제2 리세스;
    상기 제1 리세스를 채우고, 상기 기판보다 돌출되는 제1 게이트 전극;
    상기 제2 리세스를 채우고, 상기 기판보다 돌출되는 제2 게이트 전극;
    상기 제1 게이트 전극과 상기 제2 게이트 전극을 연결하는 연결부;
    상기 제1 및 제2 리세스 사이에 형성되는 제1 소스/드레인;
    상기 제1 리세스를 기준으로 상기 제1 소스/드레인과 반대 방향에 형성되는 제2 소스/드레인;
    상기 제2 리세스를 기준으로 상기 제1 소스/드레인과 반대 방향에 형성되고, 상기 제2 소스/드레인과 전기적으로 연결되는 제3 소스/드레인; 및
    상기 제1 게이트 전극, 상기 제2 게이트 전극, 또는 상기 연결부 상에 형성되는 게이트 컨택을 포함하고,
    상기 연결부의 상면, 상기 제1 게이트 전극의 상면, 및 상기 제2 게이트 전극의 상면은 모두 공면에 놓이는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 리세스의 깊이는 상기 제1 내지 제3 소스/드레인의 깊이보다 깊은 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 및 제2 게이트 전극의 일 측에 형성되는 선택 게이트 전극과,
    상기 제1 및 제2 게이트 전극의 타 측에 형성되는 리셋 게이트 전극을 더 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 선택 게이트 전극 및/또는 상기 리셋 게이트 전극은 상기 기판 내에 형성된 리세스를 채우는 반도체 장치.
  5. 제3 항에 있어서,
    상기 제2 소스/드레인은 상기 리셋 게이트 전극과 상기 제1 게이트 전극 사이에 형성되고, 상기 리셋 게이트 전극과 접하는 반도체 장치.
  6. 제3 항에 있어서,
    상기 선택 게이트 전극의 측면에 형성되는 제4 소스/드레인을 더 포함하고,
    상기 제4 소스/드레인은 상기 제1 및 제2 게이트 전극과 전기적으로 연결되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 게이트 전극은 상기 제1 리세스를 채우는 제1 하부 게이트 전극과, 상기 기판보다 돌출되는 제1 상부 게이트 전극을 포함하고,
    상기 제2 게이트 전극은 상기 제2 리세스를 채우는 제2 하부 게이트 전극과, 상기 기판보다 돌출되는 제2 상부 게이트 전극을 포함하고,
    상기 제1 상부 게이트 전극의 높이와 상기 제2 상부 게이트 전극의 높이는 동일한 반도체 장치.
  8. 제7 항에 있어서,
    상기 연결부, 상기 제1 및 제2 상부 게이트 전극은 서로 동일한 물질을 포함하는 통합구조인 반도체 장치.
  9. 제8 항에 있어서,
    상기 연결부는 상기 제1 소스/드레인의 상기 제1 방향과 교차하는 제2 방향의 측면에 배치되는 반도체 장치.
  10. 제7 항에 있어서,
    상기 제1 하부 게이트 전극의 측면 및 바닥면 상에 형성되는 제1 게이트 절연막과,
    상기 제2 하부 게이트 전극의 측면 및 바닥면 상에 형성되는 제2 게이트 절연막을 더 포함하는 반도체 장치.
  11. 제1 항에 있어서,
    상기 제1 게이트 전극은 상기 제1 방향과 예각을 이루는 제3 방향으로 연장되는 반도체 장치.
  12. 제11 항에 있어서,
    상기 제2 게이트 전극은 상기 제1 방향과 둔각을 이루는 제4 방향으로 연장되는 반도체 장치.
  13. 제12 항에 있어서,
    상기 제1 및 제2 게이트 전극의 단부는 서로 접하는 반도체 장치.
  14. 입사광에 따라서 전기 신호를 출력하는 포토 다이오드;
    상기 포토 다이오드와 전기적으로 연결되는 플로팅 확산 노드;
    상기 플로팅 확산 노드에 리셋 신호를 인가하는 리셋 트랜지스터;
    상기 플로팅 확산 노드의 전압을 게이트 전압으로 사용하는 드라이브 트랜지스터 구조; 및
    상기 드라이브 트랜지스터 구조와 직렬로 연결되는 선택 트랜지스터를 포함하되,
    상기 드라이브 트랜지스터 구조는,
    기판과,
    상기 기판 내에 제1 방향으로 나란히 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 이격되는 제1 및 제2 리세스와,
    상기 제1 리세스를 채우고, 상기 기판보다 돌출되는 제1 게이트 전극과,
    상기 제2 리세스를 채우고, 상기 기판보다 돌출되는 제2 게이트 전극과,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극을 연결하는 연결부와,
    상기 제1 게이트 전극, 상기 제2 게이트 전극, 또는 상기 연결부 상에 배치되는 게이트 컨택과,
    상기 제1 및 제2 리세스 사이에 형성되는 제1 소스/드레인과,
    상기 제1 리세스를 기준으로 상기 제1 소스/드레인 영역과 반대 방향에 형성되는 제2 소스/드레인과,
    상기 제2 리세스를 기준으로 상기 제1 소스/드레인 영역과 반대 방향에 형성되고, 상기 제2 소스/드레인과 전기적으로 연결되는 제3 소스/드레인을 포함하고,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 상기 연결부를 통해 연결되어 하나의 통합 구조를 형성하고, 상기 게이트 컨택을 공유하고,
    상기 연결부의 상면, 상기 제1 게이트 전극의 상면, 및 상기 제2 게이트 전극의 상면은 모두 공면에 놓이는 반도체 장치.
  15. 제14 항에 있어서,
    상기 리셋 트랜지스터는 상기 기판 상에 형성되는 리셋 게이트 전극과,
    상기 리셋 게이트 전극의 측면에 형성되는 제4 소스/드레인을 포함하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 기판 내에 형성되는 제3 리세스를 더 포함하되, 상기 제1 리세스는 상기 제2 리세스와 상기 제3 리세스 사이에 위치하고,
    상기 리셋 게이트 전극은 상기 제3 리세스를 채우는 반도체 장치.
  17. 제14 항에 있어서,
    상기 선택 트랜지스터는 상기 기판 상에 형성되는 선택 게이트 전극과,
    상기 선택 게이트 전극의 측면에 형성되는 상기 제3 소스/드레인을 포함하는 반도체 장치.
  18. 제14 항에 있어서,
    상기 리셋 트랜지스터는 상기 기판 상에 형성되는 리셋 게이트 전극을 포함하고,
    상기 선택 트랜지스터는 상기 기판 상에 형성되는 선택 게이트 전극을 포함하고,
    상기 리셋 게이트 전극과, 상기 제1 및 제2 게이트 전극과, 상기 선택 게이트 전극은 상기 제2 방향으로 순차적으로 배치되는 반도체 장치.
  19. 기판;
    상기 기판 상에 형성되는 선택 게이트 전극;
    상기 선택 게이트 전극과 제1 방향으로 이격되고, 상기 기판 상에 형성되는 리셋 게이트 전극;
    상기 선택 게이트 전극과 상기 리셋 게이트 전극 사이에 형성되는 복수의 드라이브 게이트 전극들로서, 상기 드라이브 게이트 전극들은 각각 상기 기판 내에 형성된 복수의 리세스를 채우는 드라이브 게이트 전극들;
    상기 복수의 드라이브 게이트 전극들을 연결하는 연결부;
    상기 복수의 드라이브 게이트 전극들, 상기 선택 게이트 전극 및 상기 리셋 게이트 전극 사이에 각각 형성되는 소스들 및 드레인들; 및
    상기 복수의 드라이브 게이트 전극들 또는 상기 연결부 상에 형성되는 게이트 컨택을 포함하되,
    상기 복수의 드라이브 게이트 전극들은 상기 연결부를 통해 연결되어 하나의 통합 구조를 형성하고, 상기 게이트 컨택을 공유하고,
    상기 연결부의 상면, 및 상기 복수의 드라이브 게이트 전극들 각각의 상면은 모두 공면에 놓이고,
    상기 소스들과 상기 드레인들은 상기 제1 방향으로 서로 교대로 배치되고,
    상기 소스들은 서로 전기적으로 연결되고, 상기 드레인들은 서로 전기적으로 연결되는 반도체 장치.
  20. 제19 항에 있어서,
    상기 선택 게이트 전극, 상기 리셋 게이트 전극 및 상기 드라이브 게이트 전극들은 상기 제1 방향과 교차하는 제2 방향으로 나란하게 연장되고,
    상기 선택 게이트 전극, 상기 리셋 게이트 전극 및 상기 드라이브 게이트 전극들의 상기 제2 방향의 길이는 모두 제1 길이인 반도체 장치.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014515250A (ja) 2011-04-08 2014-06-26 オークランド ユニサービシズ リミテッド 電気事業ネットワーク用のローカル需要側電力管理
EP2893605B1 (en) * 2012-09-06 2019-04-24 Auckland UniServices Limited Local demand side power management for electric utility networks
KR102489832B1 (ko) * 2018-01-12 2023-01-18 삼성전자주식회사 이미지 센서의 픽셀 어레이 및 이를 포함하는 이미지 센서
CN109087928B (zh) * 2018-08-16 2021-01-26 京东方科技集团股份有限公司 光电探测基板及其制备方法、光电探测装置
KR102611899B1 (ko) * 2019-09-02 2023-12-08 에스케이하이닉스 주식회사 선택소자가 내장된 불휘발성 메모리 셀 및 메모리 셀 어레이
CN112331688B (zh) * 2020-11-04 2022-07-29 中国电子科技集团公司第四十四研究所 一种同时实现大信号处理和高频转移的ccd结构
CN113644115B (zh) * 2021-08-09 2023-03-21 西安电子科技大学 基于22nm工艺的抗辐照FDSOI场效应管及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130256509A1 (en) * 2012-03-27 2013-10-03 Omnivision Technologies, Inc. Dual source follower pixel cell architecture

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100568854B1 (ko) 2003-06-17 2006-04-10 삼성전자주식회사 반도체 메모리에서의 리세스 채널을 갖는 트랜지스터 형성방법
US20060012976A1 (en) * 2004-07-15 2006-01-19 Chen Chao C String lamp cap
US20060124975A1 (en) * 2004-12-09 2006-06-15 Honeywell International Inc. Dual work function gate in CMOS device
US7217968B2 (en) * 2004-12-15 2007-05-15 International Business Machines Corporation Recessed gate for an image sensor
KR100657863B1 (ko) * 2005-02-07 2006-12-14 삼성전자주식회사 핑거드 타입 소스 폴로워 트랜지스터를 이용한 상보성금속 산화막 반도체 액티브 픽셀 센서
KR100712524B1 (ko) * 2005-08-09 2007-04-30 삼성전자주식회사 확장된 게이트 표면적을 갖는 드라이브 트랜지스터를구비한 ｃｍｏｓ 이미지 센서 및 그 제조방법
KR100731122B1 (ko) * 2005-12-28 2007-06-22 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조방법
US7768047B2 (en) 2007-05-10 2010-08-03 Micron Technology, Inc. Imager element, device and system with recessed transfer gate
US9190495B2 (en) 2008-09-22 2015-11-17 Samsung Electronics Co., Ltd. Recessed channel array transistors, and semiconductor devices including a recessed channel array transistor
JP5458690B2 (ja) * 2009-06-22 2014-04-02 ソニー株式会社 固体撮像装置およびカメラ
JP5688540B2 (ja) * 2010-02-26 2015-03-25 パナソニックＩｐマネジメント株式会社 固体撮像装置およびカメラ
KR101704687B1 (ko) 2010-08-24 2017-02-09 삼성전자 주식회사 이미지센서 셀, 상기 이미지센서 셀들을 복수 개 구비하는 이미지센서 어레이를 구비하는 이미지센서 및 상기 이미지센서를 구비하는 카메라시스템
KR20120047368A (ko) * 2010-11-02 2012-05-14 삼성전자주식회사 이미지 센서
JP6003291B2 (ja) 2011-08-22 2016-10-05 ソニー株式会社 固体撮像装置及び電子機器
US20130140442A1 (en) * 2011-12-02 2013-06-06 Sony Corporation Amplifying circuit and manufacturing method, solid-state imaging element, and electronic device
TWI467751B (zh) * 2011-12-12 2015-01-01 Sony Corp A solid-state imaging device, a driving method of a solid-state imaging device, and an electronic device
KR101968197B1 (ko) 2012-05-18 2019-04-12 삼성전자주식회사 이미지 센서 및 이의 형성 방법
US9006080B2 (en) 2013-03-12 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Varied STI liners for isolation structures in image sensing devices
KR20150081093A (ko) * 2014-01-03 2015-07-13 삼성전자주식회사 이미지 센서, 및 이를 포함하는 이미지 처리 시스템
JP6279332B2 (ja) * 2014-01-21 2018-02-14 ルネサスエレクトロニクス株式会社 半導体装置
US9700951B2 (en) 2014-05-28 2017-07-11 Hakko Corporation Heater sensor complex with high thermal capacity
CN105895532B (zh) * 2016-06-14 2018-11-16 西安电子科技大学 基于[100]/(001)沟道的[110]单轴张应力nmos器件及其制备方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130256509A1 (en) * 2012-03-27 2013-10-03 Omnivision Technologies, Inc. Dual source follower pixel cell architecture

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KR20180076598A (ko) 2018-07-06
US10559613B2 (en) 2020-02-11
CN108257993A (zh) 2018-07-06
US20180182795A1 (en) 2018-06-28

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