KR20120047368A - 이미지 센서 - Google Patents

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KR20120047368A
KR20120047368A KR1020100108403A KR20100108403A KR20120047368A KR 20120047368 A KR20120047368 A KR 20120047368A KR 1020100108403 A KR1020100108403 A KR 1020100108403A KR 20100108403 A KR20100108403 A KR 20100108403A KR 20120047368 A KR20120047368 A KR 20120047368A
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김진호
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삼성전자주식회사
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Abstract

이미지 센서가 제공된다. 본 발명의 일 실시예에 따른 이미지 센서는, 광을 조사받는 제1 면 및 상기 제1 면에 반대 면인 제2면을 구비하고, 상기 제1 면에 인접하게 배치되는 수광 소자를 포함하는 기판; 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 형성되며 상기 기판의 제2 면 상에 배치되는 게이트 전극을 포함하는 트랜지스터; 상기 기판의 제2 면의 상부에 배치되는 배선 라인; 상기 소스 영역, 상기 드레인 영역 및 상기 게이트 전극 중 하나에 배치되어 상기 배선 라인에 공통으로 연결되는 복수의 콘택 플러그들;을 포함한다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것으로서, 더욱 상세하게는, 복수의 콘택 플러그들을 포함하는 이미지 센서에 관한 것이다.
이미지 센서(image sensor)는 광학영상을 전기신호로 변환시키는 소자이다. 컴퓨터산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(personal computer system), 게임기기, 경비용 카메라, 의료용 마이크로 카메라, 로봇 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다. 최근 반도체층의 전면측에 배선층을 형성하고, 반도체층의 후면측으로부터 광을 입사시켜 광학적 이미지를 전기적 신호로 변환시키는 후면 조사형 이미지 센서가 알려져 있다.
본 발명이 이루고자 하는 기술적 과제는, 콘택 플러그의 연결 불량을 방지하고, 이에 따라 화질의 불량을 예방하고 공정 효율을 향상시킬 수 있는 이미지 센서를 제공하는 것이다.
본 발명의 일 실시예에 따른 이미지 센서가 제공된다. 상기 이미지 센서는, 광을 조사받는 제1 면 및 상기 제1 면에 반대 면인 제2면을 구비하고, 상기 제1 면에 인접하게 배치되는 수광 소자를 포함하는 기판; 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 형성되며 상기 기판의 제2 면 상에 배치되는 게이트 전극을 포함하는 트랜지스터; 상기 기판의 제2 면의 상부에 배치되는 배선 라인; 상기 소스 영역, 상기 드레인 영역 및 상기 게이트 전극 중 하나에 배치되어 상기 배선 라인에 공통으로 연결되는 복수의 콘택 플러그들;을 포함한다.
본 발명의 일부 실시예에서, 상기 복수의 콘택 플러그들 중 적어도 하나는 상기 소스 영역, 상기 드레인 영역 또는 상기 게이트 전극과 상기 배선 라인을 전기적으로 연결할 수 있다.
본 발명의 일부 실시예에서, 상기 복수의 콘택 플러그들은 일 방향으로 인접하게 배치될 수 있다.
본 발명의 일부 실시예에서, 상기 소스 영역, 상기 드레인 영역 또는 상기 게이트 전극은 제1 방향으로 제1 길이 및 상기 제1 방향에 수직한 제2 방향으로 상기 제1 길이보다 큰 제2 길이를 가지며, 상기 복수의 콘택 플러그들은 상기 제2 방향으로 인접하게 배치될 수 있다.
본 발명의 일부 실시예에서, 상기 복수의 콘택 플러그들은 상기 배선 라인이 연장되는 방향으로 인접하게 배치될 수 있다.
본 발명의 일부 실시예에서, 상기 복수의 콘택 플러그들은, 상기 복수의 콘택 플러그들 하부의 상기 소스 영역, 상기 드레인 영역 또는 상기 게이트 전극의 모양에 따라 각각 다른 피치를 가질 수 있다.
본 발명의 일부 실시예에서, 상기 트랜지스터는, 전송 트랜지스터, 리셋 트랜지스터, 선택 트랜지스터 및 구동 트랜지스터 중 적어도 하나를 포함할 수 있다.
본 발명의 일부 실시예에서, 상기 수광 소자는 상기 전송 트랜지스터의 일 측에 배치되며, 조사받은 광을 전기 신호로 변환하여 상기 전송 트랜지스터에 전달할 수 있다.
본 발명의 일부 실시예에서, 상기 이미지 센서는, 두 개 이상의 상기 수광 소자들 및 플로팅 확산 영역을 포함하고, 두 개 이상의 상기 전송 트랜지스터들이 하나의 상기 플로팅 확산 영역을 공유하는 공유 픽셀형 이미지 센서일 수 있다.
본 발명의 일부 실시예에서, 상기 플로팅 확산 영역을 공유하는 상기 전송 트랜지스터들은 상기 플로팅 확산 영역을 기준으로 서로 대칭으로 형성된 제1 전송 트랜지스터 및 제2 전송 트랜지스터를 포함하고, 상기 제1 전송 트랜지스터의 상기 게이트 전극과 연결되는 상기 복수의 콘택 플러그들은, 상기 제2 전송 트랜지스터의 상기 게이트 전극과 연결되는 상기 복수의 콘택 플러그들과, 동일한 열에서 동일한 거리만큼 이격되어 배치될 수 있다.
본 발명의 일부 실시예에서, 상기 플로팅 확산 영역을 공유하는 상기 전송 트랜지스터들은 상기 플로팅 확산 영역을 기준으로 서로 대칭으로 형성된 제1 전송 트랜지스터 및 제2 전송 트랜지스터를 포함하고, 상기 제1 전송 트랜지스터의 상기 게이트 전극과 연결되는 상기 복수의 콘택 플러그들은, 상기 제2 전송 트랜지스터의 상기 게이트 전극과 연결되는 상기 복수의 콘택 플러그들과, 상기 플로팅 확산 영역을 기준으로 서로 대칭으로 배치될 수 있다.
본 발명의 일부 실시예에서, 상기 복수의 콘택 플러그들은, 상기 복수의 콘택 플러그들이 연결되는 상기 소스 영역, 상기 드레인 영역 또는 상기 게이트 전극과의 접촉 면적이 동일할 수 있다.
본 발명의 일부 실시예에서, 서로 인접한 상기 복수의 콘택 플러그들 사이의 이격 거리는, 상기 복수의 콘택 플러그들의 일 방향의 길이 또는 지름보다 작을 수 있다.
본 발명의 일부 실시예에서, 상기 복수의 콘택 플러그들의 개수는 두 개일 수 있다.
본 발명의 일부 실시예에서, 상기 배선 라인은 제1 폭을 가지며, 상기 복수의 콘택 플러그들 상에서는 상기 콘택 플러그들과 연결되도록 상기 제1 폭보다 큰 제2 폭으로 형성될 수 있다.
본 발명의 일부 실시예에서, 상기 배선 라인 상부에 배치되는 상부 배선 라인; 및 상기 배선 라인과 상기 상부 배선 라인에 공통으로 연결하는 복수의 비아 플러그들;을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 이미지 센서가 제공된다. 상기 이미지 센서는, 소스 영역 및 드레인 영역을 포함하는 활성 영역; 상기 활성 영역 상에 일부분이 형성되며 상기 활성 영역 밖으로 연장되는 게이트 영역; 상기 활성 영역 및 상기 게이트 영역의 상부에 배치되는 배선 라인; 상기 활성 영역 및 상기 게이트 영역 중 하나에 배치되어 상기 배선 라인에 공통으로 연결되는 복수의 콘택 플러그들; 을 포함할 수 있다.
본 발명의 일부 실시예에서, 상기 복수의 콘택 플러그들 중 적어도 하나는 상기 활성 영역 또는 상기 게이트 영역과 상기 배선 라인을 전기적으로 연결할 수 있다.
본 발명의 일부 실시예에서, 상기 활성 영역은 플로팅 확산 영역을 포함할 수 있다.
본 발명의 다른 실시예에 따른 이미지 센서가 제공된다. 상기 이미지 센서는, 도전성 영역을 포함하는 기판; 상기 도전성 영역에 형성되어 서로 다른 기능을 수행하는 복수의 요소들; 상기 도전성 영역의 상부에 배치되는 배선 라인; 및 상기 요소들 중 적어도 하나에 배치되어 상기 배선 라인에 공통으로 연결되는 복수의 콘택 플러그들;을 포함한다.
본 발명의 이미지 센서에 따르면,　동일한 전위를 갖는 활성 영역 및 게이트에 복수의 콘택 플러그들을 형성함으로써 콘택 플러그의 연결 불량으로 인한 이미지 센서의 불량 발생을 방지할 수 있다.
또한, 본 발명에 따르면, 동일한 역할을 수행할 수 있는 복수의 콘택 플러그를 형성함으로써 공정 마진이 향상되어 공정 효율을 증대시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서의 개략적인 블록도이다.
도 2는 도 1의 이미지 센서에 포함된 단위 픽셀의 일 예를 나타내는 회로도이다.
도 3은 본 발명의 제1 실시예들에 따른 이미지 센서의 개략적인 레이아웃도이다.
도 4는 도 1의 이미지 센서에 포함된 단위 픽셀의 다른 예를 나타내는 회로도이다.
도 5a 내지 도 5c는 본 발명의 제2 실시예들에 따른 이미지 센서의 개략적인 레이아웃도들이다.
도 6은 본 발명의 제3 실시예에 따른 이미지 센서의 개략적인 레이아웃도이다.
도 7은 본 발명의 제4 실시예에 따른 이미지 센서의 개략적인 레이아웃도이다.
도 8은 본 발명의 제2 실시예에 따른 이미지 센서의 단면도이다.
도 9는 본 발명의 제3 실시예에 따른 이미지 센서의 단면도이다.
도 10은 본 발명의 제4 실시예에 따른 이미지 센서의 단면도이다.
도 11a 내지 도 11e는 본 발명의 제2 실시예에 따른 이미지 센서의 예시적인 제조 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 시스템을 개략적으로 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다.　 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
이미지 센서는 CCD(Charge Coupled Device) 이미지 센서와 CMOS 이미지 센서로 나눌 수 있는데, 이 중 CMOS 이미지 센서는 구동방식이 간편하고 CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있는 장점이 있다. 이러한 CMOS 이미지 센서는 다양한 구조로 구현될 수 있으나, 일반적으로 4개의 트랜지스터와 포토 다이오드를 사용한 구조가 사용되고 있다. CMOS 이미지 센서는 포토 다이오드에 빛이 수광되면, 포토 다이오드는 빛에너지를 흡수하여 광량에 해당하는 전하를 축적하고, 전송 트랜지스터는 포토 다이오드에 축적된 전하를 플로팅 확산 영역(floating diffusion region)으로 전송한다. 선택 트랜지스터의 턴온(turn-on) 시, 소스 팔로워(source follower)용 드라이브 트랜지스터는 상기 플로팅 확산 영역의 전위에 응답하여 변하는 전압을 출력한다.
본 발명의 실시예들에서는 이미지 센서의 일 예로 4 트랜지스터 이미지 센서를 예시할 것이다. 그러나, 본 발명에 따른 이미지 센서는 3 트랜지스터 이미지 센서 또는 5 트랜지스터 이미지 센서를 모두 포함할 수 있다.
본 발명의 실시예들에서는 이미지 센서의 일 예로 포토 다이오드를 수광 소자로 사용하는 이미지 센서를 예시할 것이다. 그러나, 본 발명에 따른 이미지 센서는 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 또는 이들의 조합을 포함하는 이미지 센서를 모두 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서의 개략적인 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 이미지 센서(1000)는 수광 소자(미도시)를 포함하는 픽셀(화소)들이 이차원적으로 배열되어 이루어진 액티브 픽셀 센서(Active Pixel Sensor, APS) 어레이 영역(110)과, APS 어레이 영역(110)을 동작시키기 위한 제어 회로 영역(120)를 포함한다.
APS 어레이 영역(110)은 2차원적으로 배열된 복수의 픽셀들을 포함하고, 각 픽셀에는 수광 소자(PD)가 위치한다. 상기 APS 어레이 영역(110)은 도 2 및 도 4에 도시된 등가 회로도로 구성된 단위 픽셀들이 메트릭스(matrix) 형태로 배열되어 구성된다. 이러한 APS 어레이 영역(110)은 광 신호를 전기적 신호로 변환하며, 로우 드라이버(row driver)(121)로부터 도 2 및 도 4와 같이 픽셀 선택 신호(SEL), 리셋 신호(RS), 전달 신호(TG) 등 다수의 구동 신호를 수신하여 구동된다. 또한, 변환된 전기적 신호는 수직 신호 라인(도 2 및 도 4의 Vout)을 통해서 상관 이중 샘플러(Correlated Double Sampler, CDS)(124)에 제공된다.
제어 회로 영역(120)은 컨트롤러(123), 로우 디코더(122), 로우 드라이버(121), CDS(124), 아날로그-디지털 컨버터(ADC)(125), 래치부(126) 및 컬럼 디코더(127) 등을 포함할 수 있다.
컨트롤러(123)는 로우 디코더(122) 및 컬럼 디코더(127)에 제어 신호를 제공한다. 로우 드라이버(121)는 로우 디코더(122)에서 디코딩된 결과에 따라 다수의 픽셀들을 구동하기 위한 다수의 구동 신호를 APS 어레이 영역(110)으로 제공한다. 일반적으로 메트릭스(matrix) 형태로 픽셀이 배열된 경우에는 각 로우 별로 구동 신호를 제공한다.
CDS(124)는 APS 어레이 영역(110)에 형성된 전기 신호를 수직 신호 라인(도 2 및 도 4의 Vout)을 통해 수신하여 샘플링(sample) 및 홀드(hold)한다. 즉, 특정한 잡음 레벨과 생성된 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
ADC(125)는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 출력한다.
래치부(126)는 디지털 신호를 래치(latch)하고, 래치된 신호는 컬럼 디코더(127)에서 디코딩 결과에 따라 순차적으로 영상 신호 처리부(미도시)로 출력된다.
도 2는 도 1의 이미지 센서에 포함된 단위 픽셀의 일 예를 나타내는 회로도이다. 도 2에는 1개의 포토 다이오드 및 4개의 트랜지스터들로 구성된 단위 픽셀의 등가 회로도가 예시되어 있다.
도 2를 참조하면, 단위 픽셀은 포토 다이오드(PD), 전송(transfer) 트랜지스터(Tx), 리셋(reset) 트랜지스터(Rx), 드라이브(driver) 트랜지스터(Dx) 및 선택(select) 트랜지스터(Sx)를 포함할 수 있다.
포토 다이오드(PD)는 광을 인가 받아 광 전하를 생성하고, 전송 트랜지스터(Tx)는 포토 다이오드(PD)에서 생성된 광 전하를 플로팅 확산 영역(FD)에 운송한다.
또한, 리셋 트랜지스터(Rx)는 플로팅 확산 영역(FD)에 저장되어 있는 전하를 주기적으로 리셋시킨다. 드라이브 트랜지스터(Dx)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며 플로팅 확산 영역(FD)에 충전된 전하에 따른 신호를 버퍼링(buffering)한다. 선택 트랜지스터(Sx)는 단위 픽셀을 선택하기 위한 스위칭(switching) 및 어드레싱(addressing) 역할을 한다. 여기서, "RS"는 리셋 트랜지스터(Rx)의 게이트에 인가되는 신호이고, "TG"는 전송 트랜지스터(Tx)의 게이트에 인가되는 신호이다. 또한, "SEL"은 선택 트랜지스터(Sx)의 게이트에 인가되는 신호이다.
리셋 트랜지스터(Rx)의 소스에는 전원 공급 단자(VDD)가 연결되어 있다. 리셋 트랜지스터(Rx)의 게이트에 리셋 전압(RS)이 인가되면 리셋 트랜지스터(Rx)가 온(ON) 되면서 플로팅 확산 영역(FD)의 포텐셜은 리셋 트랜지스터(Rx)의 소스에서의 VDD 전압에 의해 차징(charging)되고, 이로써 플로팅 확산 영역(FD)은 소정의 전압(VDD - Vth, Vth는 리셋 트랜지스터(Rx)의 문턱 전압)으로 리셋된다.
플로팅 확산 영역(FD)의 전하는 드라이브 트랜지스터(Dx)의 게이트에 인가되어, 선택 트랜지스터(Sx)의 게이트에 인가되는 선택 신호(SEL)에 의해 온(ON)되었던 선택 트랜지스터(Sx)를 통해 흐르는 전류를 제어하게 된다. 선택 트랜지스터(Sx)를 통해 흐르는 전류는 단위 픽셀의 출력단(Vout)에서 단위 픽셀의 출력 신호로서 출력되며, 이는 단위 픽셀의 출력단(Vout)에 연결되어 있는 부하 트랜지스터(도시 생략)에서 독출된다.
도 3은 본 발명의 제1 실시예들에 따른 이미지 센서의 개략적인 레이아웃도이다. 도 3에는 상호 인접한 2개의 단위 픽셀들을 도시하였으며, 각 단위 픽셀은 도 2의 등가 회로도에 대응하는 구성을 제공한다.
도 3을 참조하면, 단위 픽셀은 반도체 기판 상의 픽셀 어레이 영역에서 소정 형상으로 정의되어 있는 활성 영역들(ACT)을 구비한다. 활성 영역들(ACT)은 각각 포토 다이오드(PD)가 형성되는 포토 다이오드 영역(ACT_P) 및 트랜지스터가 형성되는 트랜지스터 영역(ACT_T)으로 구분된다. 활성 영역들(ACT) 중 수광 영역인 포토 다이오드 영역(ACT_P)은 단위 픽셀 내에서 반도체 기판의 소정 영역을 점유하도록 소정 형상, 예를 들면, 평면 상에서 볼 때 사각형으로 형성될 수 있다. 트랜지스터 영역(ACT_T)은 포토 다이오드 영역(ACT_P)의 일부와 접하면서, 적어도 한 부분 이상 절곡된 라인 형태로 형성될 수 있다.
전송 트랜지스터(Tx)의 게이트(TG)는 활성 영역(ACT) 중 포토 다이오드 영역(ACT_P)과 트랜지스터 영역(ACT_T)과의 경계면 부근에 배치된다. 리셋 트랜지스터(Rx)의 게이트(RG), 드라이브 트랜지스터(Dx)의 게이트(DG) 및 선택 트랜지스터(Sx)의 게이트(SG)가 활성 영역(ACT)의 트랜지스터 영역(ACT_T) 상에 상호 소정 간격을 두고 배치되어 있다. 도 3에 도시되어 있는 각 트랜지스터들의 배치 순서는 단지 예시에 불과하며, 경우에 따라 그 배치 순서가 달라질 수도 있다.
제1 콘택 플러그(C1) 및 제2 콘택 플러그(C2)는 각각 게이트들(RG, SG, DG, TG) 및 활성 영역(ACT) 상에 형성된 콘택 플러그를 지칭한다. 본 실시예에서, 게이트들(RG, SG, DG, TG) 상에 형성된 제1 콘택 플러그(C1) 및 소스 및 드레인 영역을 포함하는 활성 영역(ACT) 상에 형성된 제2 콘택 플러그(C2)는 두 개의 콘택 플러그들이 쌍을 이룰 수 있다. 즉, 두 개의 콘택 플러그가 하나의 콘택 플러그부를 이룰 수 있다. 하나의 콘택 플러그부를 이루는 콘택 플러그의 수는 복수 개일 수 있으며, 두 개에 한정되지 않는다.
하나의 콘택 플러그부를 이루는 한 쌍의 제1 콘택 플러그들(C1) 및 제2 콘택 플러그들(C2)은 일 방향으로 인접하게 배치될 수 있다. 예를 들어, 제1 콘택 플러그들(C1)은, 제1 콘택 플러그들(C1)이 형성되는 하부의 게이트가 연장된 방향으로 서로 인접하게 배치될 수 있다. 하나의 콘택 플러그부를 이루는 콘택 플러그들(C1, C2) 은 서로 동일한 크기 및 형상을 가질 수 있으며, 동일한 공정에서 형성될 수 있다.
본 실시예에 따르면, 하나의 콘택 플러그부에서 하나의 콘택 플러그(C1, C2)만이 상부의 배선(미도시)과 전기적으로 연결되어도 이미지 센서가 구동될 수 있다. 따라서, 콘택 플러그의 연결 불량으로 인한 이미지 센서의 불량 발생 비율을 낮출 수 있으며, 공정의 효율을 상승시킬 수 있다. 또한, 복수의 콘택 플러그들에 의해 전기적 연결이 이루어지는 경우, 콘택 플러그의 저항으로 인한 RC 지연(RC delay)을 감소시킬 수 있다.
도 4는 도 1의 이미지 센서에 포함된 단위 픽셀의 다른 예를 나타내는 회로도이다. 도 4에는 2개의 포토 다이오드 및 4개의 트랜지스터들로 구성된 단위 픽셀의 등가 회로도가 예시되어 있다.
도 4를 참조하면, 단위 픽셀은 독출 소자를 공유하는 두 개의 포토 다이오드들(PD1, PD2)을 포함하는 2 공유 픽셀(2 shared pixel)일 수 있다. 여기서, 독출 소자는 포토 다이오드에 입사된 광 신호를 독출하기 위한 소자로, 리셋(reset) 트랜지스터(Rx), 드라이브 트랜지스터(Dx) 및 선택 트랜지스터(Sx)를 포함할 수 있다.
2 공유 픽셀을 단위 픽셀로 이용하는 경우 독출 소자 면적을 줄이고 감소된 독출 소자의 면적을 포토 다이오드(PD1, PD2)의 크기 증대에 사용할 수 있으므로, 단위 픽셀의 수광 효율을 증가시킬 수 있다. 또한, 감도 및 포화 신호량 등을 향상시킬 수 있다.
여기서, "RS"는 리셋 트랜지스터(Rx)의 게이트에 인가되는 신호이고, "TG1" 및 "TG2" 는 전송 트랜지스터(Tx1, Tx2)의 게이트에 인가되는 신호이다. 또한, "SEL"은 선택 트랜지스터(Sx)의 게이트에 인가되는 신호이다.
도 5a 내지 도 5c는 본 발명의 제2 실시예들에 따른 이미지 센서의 개략적인 레이아웃도들이다. 도 5a 내지 도 5c는 상호 인접한 2개의 단위 픽셀들을 도시하였으며, 각 단위 픽셀은 도 4의 등가회로도에 대응하는 구성을 제공한다.
도 5a를 참조하면, 단위 픽셀은 반도체 기판 상의 APS 어레이 영역에서 소정 형상으로 정의되어 있는 활성 영역들(ACT1, ACT2)을 포함한다. 플로팅 확산 영역(FD)을 공유하는 2개의 포토 다이오드(PD1, PD2)가 형성되는 제1 활성 영역(ACT1)이 행렬 형태로 배열되고, 제1 활성 영역(ACT1)마다 독립 독출 소자가 형성되는 제2 활성 영역(ACT2)이 배열될 수 있다. 즉, 제1 활성 영역(ACT1) 및 제2 활성 영역(ACT2)이 2 공유 픽셀의 단위 활성 영역을 구성할 수 있다. 제1 활성 영역(ACT1)과 제2 활성 영역(ACT2)은 y 방향으로 인접하게 배치될 수도 있으나, 도면에 도시된 것과 같이 제2 활성 영역(ACT2)이 x 방향으로 소정의 거리만큼 이동(shift)되어 배치될 수 있다.
제1 활성 영역(ACT1)은 일축 합병 듀얼 로브(one axis merged dual lobes)형 활성 영역이다. 즉, 포토 다이오드(PD1, PD2)가 형성되는 듀얼 로브(lobe) 활성 영역이, 플로팅 확산 영역(FD)이 형성되는 연결 활성 영역을 통해서, 하나의 축(axis) 활성 영역에 연결된다. 듀얼 로브(lobe) 활성 영역은 축 활성 영역을 중심으로 열 방향, 즉 y 방향으로 대향한다.
3개의 독출 소자인 리셋 트랜지스터(Rx), 선택 트랜지스터(Sx) 및 드라이브 트랜지스터(Dx)를 구성하는 게이트들(RG, SG, DG)은 제1 활성 영역(ACT1) 및 제2 활성 영역(ACT2) 상에 분리하여 형성된다. 제1 활성 영역(ACT1)의 축 활성 영역 상에 리셋 게이트(RG)가 형성되고, 제2 활성 영역(ACT2) 상에 선택 게이트(SG) 및 드라이브 게이트(DG)가 형성될 수 있다. 선택 게이트(SG) 및 드라이브 게이트(DG)의 좌우 배치는 배선에 따라 서로 바뀔 수 있다.
2개의 전송 게이트들(TG1, TG2)은 제1 활성 영역(ACT1)의 일축 병합 듀얼 로브 활성 영역과 연결 활성 영역 사이에 각각 형성될 수 있다. 도 5a에 도시되어 있는 각 트랜지스터들의 게이트들의 배치 순서는 단지 예시에 불과하며, 경우에 따라 그 배치 순서가 달라질 수도 있다.
제1 콘택 플러그(C1) 및 제2 콘택 플러그(C2)는 각각 게이트들(RG, SG, DG, TG1, TG2) 및 활성 영역(ACT1, ACT2) 상에 형성된 콘택 플러그를 지칭한다. 활성 영역(ACT1, ACT2)은 트랜지스터들(Rx, Sx, Dx, Tx1, Tx2)의 소스 및 드레인 영역을 포함할 수 있다. 본 실시예에서, 게이트들(RG, SG, DG, TG1, TG2) 상에 형성된 제1 콘택 플러그(C1)는 두 개의 콘택 플러그들이 쌍을 이루는 더블 콘택플러그일 수 있다. 즉, 두 개의 콘택 플러그가 하나의 콘택 플러그부를 이룰 수 있다. 하나의 콘택 플러그부를 이루는 콘택 플러그의 수는 복수 개일 수 있으며, 2 개에 한정되지 않는다.
하나의 콘택 플러그부를 이루는 한 쌍의 제1 콘택 플러그들(C1)은 일 방향으로 인접하게 배치될 수 있다. 이는 제1 콘택 플러그들(C1)이 형성되는 하부의 게이트가 연장된 방향과 일치할 수 있다. 예를 들어, 한 쌍의 제1 콘택 플러그들(C1)은 선택 게이트(SG) 상에서, 상기 게이트의 장축 방향인 y 방향으로 서로 인접하게 배치될 수 있다.
제1 콘택 플러그들(C1)은 서로 동일한 크기 및 형상을 가질 수 있으며, 동일한 공정에서 형성될 수 있다. 한 쌍의 제1 콘택 플러그들(C1)은 배치되는 게이트 패턴에 따라 다른 피치를 가질 수 있다. 예를 들어, 전송 게이트들(TG1, TG2) 및 리셋 게이트(RG) 상에는 제1 피치(P1)를 갖도록 배치되고, 선택 게이트(SG) 및 드라이브 게이트(DG) 상에는 제2 피치(P2)를 갖도록 배치될 수 있다. 상기 제1 피치(P1)는 상기 제2 피치(P2)보다 작은 치수를 가질 수 있다. 또는, 상기 제1 피치(P1)는 상기 제2 피치(P2)보다 크거나 동일한 치수를 가질 수도 있다. 또한, 상기 피치들(P1, P2)은 후속의 배선 공정에 따라서 적절한 값으로 선택될 수 있다.
본 실시예에 따르면, 게이트 패턴 상에 한 쌍의 제1 콘택 플러그들(C1)로 구성된 콘택 플러그부를 형성함으로써, 콘택 플러그의 연결 불량으로 인한 이미지 센서의 불량 발생 비율을 낮출 수 있으며, 공정의 효율을 상승시킬 수 있다. 또한, 콘택 플러그의 저항으로 인한 RC 지연을 감소시킬 수 있다.
도 5b를 참조하면, 전송 게이트들(TG1, TG2) 상의 제1 콘택 플러그들(C1)이 도 5a의 실시예와 다르게 배치된다. 한 쌍의 상기 제1 콘택 플러그들(C1)은, x 방향과 y 방향 사이의 소정 각도를 갖는 일 방향, 즉 대각선 방향으로 서로 인접하게 배치될 수 있다. 한 쌍의 상기 제1 콘택 플러그들(C1)은 제1 콘택 플러그들(C1)이 형성되는 전송 게이트들(TG1, TG2)의 패턴 형상에 따라 이와 같이 대각선으로 배치될 수 있다. 한 쌍의 상기 제1 콘택 플러그들(C1) 사이의 이격 거리(D1)는 하나의 상기 제1 콘택 플러그(C1)의 크기(L1)보다 작을 수 있다. 이 경우, 후속의 배선 공정에서 배선의 선폭을 감소시킬 수 있게 된다. 상기 크기(L1)는 제1 콘택 플러그(C1)가 게이트들(RG, SG, DG, TG1, TG2)과 접하는 면이 사각형인 경우 일 면의 길이를 의미할 수 있으며, 접하는 면이 원인 경우 원의 지름을 의미할 수 있다.
제1 활성 영역(ACT1) 상의 두 개의 전송 게이트들(TG1, TG2)은 상기 플로팅 확산 영역(FD)을 기준으로 열 방향, 즉 y 방향으로 대칭적으로 형성될 수 있다. 이 경우에도, 제1 전송 게이트(TG1) 및 제2 전송 게이트(TG2)에 형성되는 제1 콘택 플러그들(C1)은 확산 영역(FD)을 기준으로 y 방향으로 대칭되지 않고, 동일한 형태로 배치될 수 있다. 즉, 제1 전송 게이트(TG1)에 형성되는 한 쌍의 제1 콘택 플러그들(C1)과 제2 전송 게이트(TG2)에 형성되는 제1 콘택 플러그들(C1)은 동일한 열에서 열 방향, 즉 y 방향으로 동일한 이격 거리를 갖도록 배치될 수 있다.
도 5c를 참조하면, 플로팅 확산 영역(FD)을 공유하는 두 개의 포토 다이오드(PD1, PD2)는 상기 플로팅 확산 영역(FD)을 기준으로 열 방향, 즉 y 방향으로 대칭적으로 형성될 수 있다. 즉, 두 개의 전송 게이트들(TG1, TG2)뿐 아니라, 제1 전송 게이트(TG1) 및 제2 전송 게이트(TG2)에 형성되는 제1 콘택 플러그들(C1)도 상기 플로팅 확산 영역(FD)을 기준으로 대칭으로 배치될 수 있다.
한 쌍의 상기 제1 콘택 플러그들(C1) 사이의 이격 거리(D2)는 하나의 상기 제1 콘택 플러그(C1)의 크기(L2)보다 클 수 있다. 상기 이격 거리(D2)는 후속의 배선 공정에서 배선의 선폭에 따라 변화시킬 수 있다.
도 6은 본 발명의 제3 실시예에 따른 이미지 센서의 개략적인 레이아웃도이다. 도 6은 상호 인접한 2개의 단위 픽셀들을 도시하였으며, 각 단위 픽셀은 도 4의 등가회로도에 대응하는 구성을 제공한다.
도 6에서, 도 5a 내지 도 5c에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 중복되는 설명은 생략한다. 도 6을 참조하면, 게이트 상에 형성된 제1 콘택 플러그들(C1) 및 활성 영역 상에 형성된 제2 콘택 플러그들(C2)은 두 개의 콘택 플러그들이 쌍을 이루는 더블 콘택 플러그일 수 있다. 콘택 플러그들(C1, C2)은 게이트들(RG, SG, DG, TG1, TG2) 및 활성 영역(ACT1, ACT2)과 접하는 면적이 모두 동일할 수 있으며, 동일한 공정에서 형성될 수 있다.
한 쌍의 제1 콘택 플러그들(C1)은 일 방향으로 인접하게 배치될 수 있다. 이는 제1 콘택 플러그들(C1)이 형성되는 하부의 게이트가 연장된 방향과 일치할 수 있다. 또는 상부의 제1 배선(M1)이 연장되는 방향과 일치할 수 있다.
한 쌍의 제2 콘택 플러그들(C2)은 일 방향으로 인접하게 배치될 수 있다. 이는 제2 콘택 플러그들(C2)이 형성되는 하부의 활성 영역들(ACT1, ACT2)이 연장된 방향과 일치할 수 있다. 예를 들어, 한 쌍의 제2 콘택 플러그들(C2)은 제2 활성 영역(ACT2) 상에서, 상기 제2 활성 영역(ACT2)의 장축 방향인 x 방향으로 인접하게 배치될 수 있다. 또는 한 쌍의 제2 콘택 플러그들(C2)은 플로팅 확산 영역(FD)에서와 같이, 상부의 제1 배선(M1)이 연장되는 방향으로 인접하게 배치될 수 있다.
제1 배선(M1)이 제1 콘택 플러그들(C1) 및 제2 콘택 플러그들(C2) 상에 형성될 수 있다. 제1 배선(M1)은 선택 트랜지스터(Sx) 좌측의 제2 콘택 플러그(C2)과 연결되며, 출력단(Vout)으로 연결될 수 있다. 드라이브 트랜지스터(Dx) 우측의 제2 콘택 플러그(C2)는 제1 배선(M1)을 통해 전원 공급 단자(VDD)로 연결될 수 있으며, 리셋 트랜지스터(Rx)의 소스와 함께 연결될 수 있다. 상기 제1 배선(M1)들은 인접하게 형성된 2개의 포토 다이오드(PD1, PD2)와 인접하게 일 방향, 즉 y 방향으로 연장될 수 있다.
또한, 제1 배선(M1)은, 드라이브 트랜지스터(Dx), 선택 트랜지스터(Sx), 전송 트랜지스터들(Tx1, Tx2) 및 리셋 트랜지스터(Rx) 게이트의 제1 콘택 플러그들(C1) 상에 랜딩 패드(landing pad)로 형성될 수 있다. 상기 랜딩 패드들은 상기 제1 콘택 플러그들(C1)과 후속의 배선(미도시)의 연결을 위해 형성될 수 있다.
또한, 제1 배선(M1)은 드라이버 트랜지스터(Dx)의 게이트 상의 제1 콘택 플러그(C1)를 플로팅 확산 영역(FD)의 제2 콘택 플러그(C2)과 연결할 수 있다. 상기 제1 배선(M1)은 그 경로가 짧은 것이 유리한데, 이는 상기 제1 배선(M1)을 구성하는 도전층에서의 커패시턴스 증가에 따른 변환 효율(conversion efficiency) 저하를 방지하기 위함이다.
본 실시예에 따르면, 게이트 영역 상뿐 아니라 활성 영역들(ACT1, ACT2) 상에도 한 쌍의 제2 콘택 플러그(C2)으로 구성된 콘택 플러그부를 형성함으로써, 하나의 콘택 플러그부에서 하나의 콘택 플러그(C1, C2)만이 상부의 제1 배선(M1)과 전기적으로 연결되어도 이미지 센서가 구동될 수 있다. 따라서, 콘택 플러그의 연결 불량으로 인한 이미지 센서의 불량 발생 비율을 낮출 수 있어, 공정의 효율을 상승시킬 수 있다. 또한, 콘택 플러그부의 복수의 콘택 플러그들(C1, C2)이 전기적으로 제1 배선(M1)과 연결되는 경우, 콘택 플러그의 저항으로 인한 RC 지연을 감소시킬 수 있다.
또한, 본 실시예에 따르면, 후면 조사용 이미지 센서의 경우, 활성 영역(ACT1, ACT2)이 형성된 기판의 후면으로부터 광을 조사받기 때문에 포토 다이오드(PD1, PD2) 영역 상에 배선을 형성하여도 포토 다이오드(PD1, PD2)의 수광 효율에 영향을 미치지 않는다. 따라서, 배선을 포토 다이오드(PD1, PD2) 영역 상부에 자유롭게 형성할 수 있다. 또한, 제1 배선(M1)을 포함한 배선의 너비를 증가시킬 수 있다. 따라서, 복수의 콘택 플러그들로 이루어진 콘택 플러그부를 형성하더라도 배선의 폭을 조절함으로써 콘택 플러그와 배선을 안정적으로 연결할 수 있게 된다.
도 7은 본 발명의 제4 실시예에 따른 이미지 센서의 개략적인 레이아웃도이다. 도 7은 상호 인접한 2개의 단위 픽셀들을 도시하였으며, 각 단위 픽셀은 도 4의 등가회로도에 대응하는 구성을 제공한다.
도 7에서, 도 5a 내지 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 중복되는 설명은 생략한다. 도 7을 참조하면, 제1 배선(M1)이 제1 콘택 플러그들(C1) 및 제2 콘택 플러그들(C2) 상에 형성될 수 있다. 전송 트랜지스터들(Tx1, Tx2)의 게이트 상의 제1 콘택 플러그들(C1)은, 도 5a 내지 도 6의 실시예와 달리, x 방향으로 인접하게 배치될 수 있다.
제1 배선(M1)은, 선택 트랜지스터(Sx) 좌측의 제2 콘택 플러그(C2)과 연결되며, 출력단(Vout)으로 연결될 수 있다. 또, 드라이브 트랜지스터(Dx) 우측의 제2 콘택 플러그(C2)과 연결되며, 전원 공급 단자(VDD)로 연결될 수 있으며, 리셋 트랜지스터(Rx)의 소스와 함께 연결될 수 있다. 상기 제1 배선(M1)들은, 도 6의 실시예와 달리, 상기 제2 콘택 플러그들(C2)과의 연결 부분 상에서, 제2 콘택 플러그들(C2)을 덮도록 넓은 폭(W1)을 가지도록 형성될 수 있으며, y 방향으로 연장되는 부분은 상기 연결 부분보다 좁은 폭(W2)을 가질 수 있다. 상기 연장되는 부분의 상기 폭(W2)은 다른 배선과의 배치 관계를 고려하여 결정될 수 있다.
또한, 제1 배선(M1)은 드라이버 게이트(DG)의 제1 콘택 플러그(C1)를 플로팅 확산 영역(FD)의 제2 콘택 플러그(C2)과 연결할 수 있다. 또한, 제1 배선(M1)은, 드라이브 트랜지스터(Dx), 선택 트랜지스터(Sx), 전송 트랜지스터들(Tx1, Tx2) 및 리셋 트랜지스터(Rx) 게이트의 제1 콘택 플러그들(C1) 상에 랜딩 패드로 형성될 수 있다.
비아 플러그들(VIA)이 상기 제1 배선(M1) 상에 형성될 수 있다. 비아 플러그(VIA)는 선택 트랜지스터(Sx), 전송 트랜지스터들(Tx1, Tx2) 및 리셋 트랜지스터(Rx) 게이트 상의 제1 배선(M1) 상에 형성될 수 있다. 상기 비아 플러그(VIA)는 제1 콘택 플러그(C1)과 동일하거나 큰 단면적을 가질 수 있다. 또한, 상기 비아 플러그(VIA)는 제1 콘택 플러그(C1)와 수직 방향(도 7의 z 방향)으로 동일한 위치에 형성될 수 있다.
제2 배선(M2)이 비아 플러그(VIA) 상에 형성될 수 있다. 제2 배선(M2)은 비아 플러그(VIA), 제1 배선(M1), 제1 콘택 플러그(C1)를 통하여, 선택 트랜지스터(Sx), 전송 트랜지스터들(Tx1, Tx2) 및 리셋 트랜지스터(Rx)의 게이트와 연결되도록 형성될 수 있다. 제2 배선(M2)은 x 방향으로 연장되도록 형성될 수 있다. 이에 의해, 선택 트랜지스터(Sx), 전송 트랜지스터들(Tx1, Tx2) 및 리셋 트랜지스터(Rx)의 구동 신호 라인들(SEL, TG1, TG2, RS, 도 4 참조)은 동일한 로우에 포함된 단위 픽셀들이 동시에 구동되도록 제어될 수 있다.
본 실시예에 따르면, 제1 콘택 플러그(C1) 및 제2 콘택 플러그(C2)뿐 아니라, 비아 플러그(VIA)도 더블 비아 플러그의 형태로 형성함으로써, 비아 플러그(VIA) 연결 불량 발생의 비율을 낮출 수 있어, 공정의 효율을 상승시킬 수 있다. 또한, 비아 플러그(VIA)의 저항으로 인한 RC 지연을 감소시킬 수 있다.
또한, 본 실시예에 따르면, 후면 조사용 이미지 센서의 경우, 후면으로 광을 조사받기 때문에 포토 다이오드(PD1, PD2) 영역 상에도 자유롭게 배선을 배치할 수 있다. 따라서, 제1 배선(M1) 및 제2 배선(M2) 너비를 증가시킬 수 있어, 한 쌍으로 형성된 제1 콘택 플러그(C1), 제2 콘택 플러그(C2) 및 비아 플러그(VIA)를 안정적으로 연결할 수 있게 된다.
도 8은 본 발명의 제2 실시예에 따른 이미지 센서의 단면도이다.
도 8을 참조하면, 이미지 센서(2000)는 픽셀 어레이 영역(A) 및 주변 회로 영역(B)을 가지는 기판(200)을 포함한다. 상기 픽셀 어레이 영역(A)은 도 5a의 절단선 Ⅰ-Ⅰ'에 따른 단면에 대응된다.
픽셀 어레이 영역(A)은 수광부인 포토 다이오드(220)가 형성되는 영역과 전송 트랜지스터, 리셋 트랜지스터, 드라이브 트랜지스터 및 선택 트랜지스터 등과 같은 트랜지스터(230)가 형성되는 영역으로 이루어지며, 복수의 단위 픽셀들이 배치되는 영역이다. 주변 회로 영역(B)은 픽셀 어레이 영역에 포함된 트랜지스터(230)를 구동하기 위한 트랜지스터(230)가 배치되는 영역이다.
기판(200)은 반도체 기판일 수 있다. 소자 분리막(210)이 기판(200)에 형성되어 활성 영역(ACT1, ACT2, 도 5a 참조)을 한정한다.
포토 다이오드(220)가 기판에 형성된다. 포토 다이오드(220)는 보론(B), 갈륨(Ga) 및 인듐(In) 등과 같은 P형 불순물을 주입된 제1 웰(220a)과, 인(P), 비소(As) 및 안티모니(Sb) 등과 같은 N형 불순물을 주입하여 제2 웰(220b)을 포함할 수 있다. 포토 다이오드(220)는 PN 접합 다이오드 형태일 수 있다.
트랜지스터들(230)이 기판(200) 상에 배치된다. 트랜지스터(230)는 게이트 절연층(232), 게이트 전극층(234) 및 측벽의 스페이서(236)를 포함할 수 있다. 트랜지스터들(230) 각각의 양측 기판(200)에는 불순물을 도핑한 소스/드레인 영역(205)이 형성된다.
픽셀 어레이 영역(A) 및 주변 회로 영역(B) 상에 포토 다이오드(220) 및 트랜지스터(230)를 덮는 식각 정지막(235) 및 제1 층간 절연층(240)이 형성된다. 제1 층간 절연층(240) 내에는 트랜지스터(230) 상의 제1 콘택 플러그(253) 및 기판(200)의 활성 영역 상의 제2 콘택 플러그(254)이 형성된다.
제1 층간 절연층(240) 상에는 복수 개의 층간 절연층들(262, 264) 및 패시베이션층(266)이 형성될 수 있다. 층간 절연층들(262, 264) 및 패시베이션층(266) 내에는 배선층들(272, 274, 276) 및 비아 플러그들(282, 284)이 반복적으로 형성되어 배선 구조를 형성한다.
상기 트랜지스터(230) 상의 제1 콘택 플러그(253)는, 두 개의 콘택 플러그들(253)이 쌍을 이루는 더블 콘택 플러그로 형성된다. 한 쌍의 제1 콘택 플러그들(253)은 일 방향으로 인접하게 배치될 수 있다. 상기 제1 콘택 플러그들(253)은 제2 콘택 플러그(254)와 동일한 크기로 형성될 수 있으며, 동일한 공정 단계에서 형성될 수 있다. 상기 제1 콘택 플러그(253) 상의 제1 배선층(272)은 상기 제1 콘택 플러그(253)를 안정적으로 연결되도록 하기 위하여 제2 콘택 플러그(254) 상에서 보다 넓게 형성될 수 있다.
상기 한 쌍의 제1 콘택 플러그들(253)은 동일한 전위(electric potential)를 갖는 트랜지스터(230)의 게이트 전극층(234)으로 연결될 수 있다. 즉, 상기 한 쌍의 제1 콘택 플러그들(253)은, 본 실시예의 이미지 센서(2000)의 동작에 있어 동일한 역할을 수행하도록 형성될 수 있다. 예를 들어, 상기 트랜지스터(230)가 전송 트랜지스터(Tx1, 도 5a 참조)인 경우, 포토 다이오드(220)에서 생성된 광 전하를 플로팅 확산 영역(FD, 도 5a 참조)에 운송하기 위하여, 상기 트랜지스터(230)를 온/오프하는 전기적 신호를 전달하는 역할을 수행하도록 형성될 수 있다.
도 9는 본 발명의 제3 실시예에 따른 이미지 센서의 단면도이다.
도 9에서, 도 8에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 중복되는 설명은 생략한다. 도 8을 참조하면, 이미지 센서(3000)의 픽셀 어레이 영역(A)은 도 6의 절단선 Ⅱ-Ⅱ'에 따른 단면에 대응된다.
기판(200)의 활성 영역 상의 제2 콘택 플러그들(255)은, 두 개의 콘택 플러그가 쌍을 이루는 더블 콘택 플러그로 형성된다. 즉, 두 개의 콘택 플러그들이 하나의 콘택 플러그부를 이룰 수 있다. 한 쌍의 제2 콘택 플러그들(255)은 일 방향으로 인접하게 배치될 수 있다. 상기 제2 콘택 플러그(255) 상의 제1 배선층(272)은 상기 제2 콘택 플러그들(255)을 안정적으로 연결되도록 하기 위하여 넓게 형성될 수 있다.
상기 한 쌍의 제2 콘택 플러그들(255)은 동일한 전위를 갖는 활성 영역으로 연결될 수 있다. 즉, 상기 한 쌍의 제2 콘택 플러그들(255)은, 본 실시예의 이미지 센서(3000)의 동작에 있어 동일한 역할을 수행하도록 형성될 수 있다. 예를 들어, 도 9에 도시된 픽셀 어레이 영역(A)의 활성 영역이 플로팅 확산 영역(FD, 도 6 참조)인 경우, 전하를 드라이브 트랜지스터(Dx, 도 6 참조)의 게이트에 인가하기 위한 전기적 신호를 전달하는 역할을 수행하도록 형성될 수 있다. 또한 이 경우, 상기 한 쌍의 제2 콘택 플러그들(255) 상의 제1 배선층(272)은 상술한 이미지 센서의 동작 원리에 의하여, 드라이버 트랜지스터(Dx)의 게이트 상에 형성된 제1 콘택 플러그(C1)과만 연결되며, 제2 배선층(274)과 전기적으로 연결되지 않도록 형성될 수 있다.
도 10은 본 발명의 제4 실시예에 따른 이미지 센서의 단면도이다.
도 10에서, 도 8 및 도 9에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 중복되는 설명은 생략한다. 도 10을 참조하면, 이미지 센서(4000)의 픽셀 어레이 영역(A)은 도 7의 절단선 Ⅲ-Ⅲ'에 따른 단면에 대응된다.
제1 배선층(272) 상에 제1 비아 플러그들(282, 283) 중 일부의 제1 비아 플러그들(283)은, 두 개의 비아 플러그가 쌍을 이루는 더블 비아 플러그로 형성된다. 즉, 두 개의 비아 플러그들이 하나의 비아 플러그부를 이룰 수 있다. 한 쌍의 제1 비아 플러그들(283)은 일 방향으로 인접하게 배치될 수 있다. 한 쌍의 제1 비아 플러그들(283)은 하나씩 형성되어 있는 제1 비아 플러그들(282)보다 작은 크기를 갖도록 형성될 수 있다. 다른 실시예에서, 한 쌍의 제1 비아 플러그들(283)은 하나씩 형성되어 있는 제1 비아 플러그들(282)과 동일한 크기를 갖도록 형성될 수 있다. 상기 제1 비아 플러그들(282, 283)은 동일한 공정 단계에서 형성될 수 있다. 상기 제1 비아 플러그들(283) 상의 제2 배선층(274)은 상기 제1 비아 플러그들(283)을 안정적으로 연결되도록 하기 위하여 넓게 형성될 수 있다.
도면에 도시하지는 않았으나, 제2 비아 플러그들(284)도 더블 비아 플러그로 형성될 수 있다. 또한, 추가의 배선층들 및 비아 플러그들이 더 형성될 수 있다.
도 11a 내지 도 11e는 본 발명의 제2 실시예에 따른 이미지 센서의 예시적인 제조 방법을 설명하기 위한 단면도들이다.
도 11a를 참조하면, 픽셀 어레이 영역(A) 및 주변 회로 영역(B)을 포함하는 기판(200)이 제공된다.
기판(200)은 반도체 기판일 수 있다. 예를 들어, 반도체 기판은 실리콘(silicon), 실리콘-온-절연체(silicon-on-insulator), 실리콘-온-사파이어 (silicon-on-sapphire), 게르마늄(germanium), 실리콘-게르마늄 및 갈륨-비소 (gallium-arsenide) 중 어느 하나를 포함할 수 있다. 본 실시예에서, 기판(200)은 P형 반도체 기판일 수 있다.
소자 분리막(210)이 기판(200)에 형성되어 활성 영역(ACT1, ACT2, 도 5a 참조)이 정의된다. 소자 분리막(210)은, 예를 들어, STI(shallow trench isolation) 공정에 의해 형성될 수 있다.
포토 다이오드(220)가 기판에 형성된다. 포토 다이오드(220)는 P형 불순물이 주입된 제1 웰(220a)과, N형 불순물이 주입된 제2 웰(220b)을 포함하는 PN 접합 다이오드 형태로 형성될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서 제1 웰(220a)은 N형 불순물을 주입하여 형성하고, 제2 웰(220b)은 P형 불순물을 주입하여 형성할 수 있다. 상기 불순물 주입은 예를 들어, 틸트(tilt) 이온 주입 방식에 의할 수 있다. 제1 웰(220a)과 제2 웰(220a)의 형성 순서는 변경될 수 있다. 일 실시예에서는, 포토 다이오드(220)가 먼저 형성되고, 트랜지스터(230)가 나중에 형성될 수 있다. 다른 실시예에서는, 트랜지스터(230)가 먼저 형성되고, 포토 다이오드(220)가 나중에 형성될 수도 있다.
트랜지스터들(230)이 기판(200) 상에 형성된다. 도시되지는 않았지만, 기판(200) 상에 에피택셜층이 형성될 수 있고, 에피택셜층에 포토 다이오드(220) 및 트랜지스터(230)가 형성될 수도 있다. 트랜지스터(230)는 게이트 절연층(232) 및 게이트 전극층(234)을 순차적으로 적층하고, 패터닝하여 형성될 수 있다. 트랜지스터들(230) 각각의 양 측벽에는 스페이서(236)가 형성될 수 있다. 트랜지스터들(230) 각각의 양측 기판(200)에는 불순물을 도핑한 소스/드레인 영역(205)이 형성된다. 일 실시예에서, 픽셀 어레이 영역의 트랜지스터 영역에 형성되는 트랜지스터(230)와 주변 회로 영역에 형성되는 트랜지스터(230)는 동일한 공정에 의해 동시에 형성될 수 있다.
상기 게이트 절연층(232)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 어느 하나 또는 하나 이상을 포함할 수 있다. 상기 게이트 절연층(232)은 단일층 또는 복합층일 수 있다.
상기 게이트 전극층(234)은 폴리실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr), 이들의 질화물, 및 이들의 실리사이드 중 어느 하나 또는 하나 이상을 포함할 수 있다. 상기 게이트 전극층(234)은 단일층 또는 복합층일 수 있다. 또한, 도시되지는 않았지만, 게이트 전극층(234)은 확산 방지막(diffusion barrier)(미도시)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN)로부터 선택되는 어느 하나를 포함할 수 있다.
상기 스페이서(236)는 실리콘 질화물을 포함할 수 있다.
도 11b를 참조하면, 픽셀 어레이 영역(A) 및 주변 회로 영역(B) 상에 포토 다이오드(220) 및 트랜지스터(230)를 덮는 식각 정지막(235)이 형성된다. 상기 식각 정지막(235)은 실리콘 질화물(SiN)을 포함할 수 있다.
제1 층간 절연층(240)이 상기 식각 정지막(235) 상에 형성된다. 상기 제1 층간 절연층(240)은, 실리콘 산화물(SiO2)을 포함하는 절연 물질로 형성될 수 있다. 상기 제1 층간 절연층(240)은 예를 들어, BPSG(BoroPhosphoSilicate Glass), USG(Undoped Silica Glass), TEOS(Tetra Ethyle Ortho Silicate) 또는 HDP(High Density Plasma)막 중 선택된 어느 하나의 막으로 형성될 수 있다.
상기 제1 층간 절연층(240) 상에 패터닝된 마스크층(미도시)을 형성하고, 상기 제1 층간 절연층(240)을 식각하여, 트랜지스터(230) 상의 제1 콘택홀(253a) 및 기판(200)의 활성 영역 상의 제2 콘택홀(254a)을 형성한다.
도 11c를 참조하면, 상기 콘택 홀들(253a, 254a)에 도전성 물질을 증착하여 제1 콘택 플러그(253) 및 제2 콘택 플러그(254)를 형성한다. 상기 도전성 물질은 예를 들어, 텅스텐(W)을 포함할 수 있다. 상기 증착 공정 이후에, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 또는 에치-백(etch-back) 공정과 같은 평탄화 공정이 수행될 수 있다.
다음으로, 상기 제1 층간 절연층(240) 및 콘택 플러그들(253, 254) 상에 제1 배선층(272)을 형성하는 도전성 물질을 증착한다. 상기 도전성 물질을 패터닝하여 제1 배선층(272)을 형성한다. 상기 제1 배선층(272)은 예컨대, 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다.
다음으로, 도 8을 함께 참조하면, 상기 제1 층간 절연층(240) 및 제1 배선층(272) 상에 제2 층간 절연층(262)을 형성한 후, 이를 식각하여 제1 비아홀(미도시)를 형성한다. 상기 제1 비아홀(미도시)에 도전성 물질을 증착하여 제1 비아 플러그(282)를 형성한다. 상기 제1 비아 플러그(282) 상부에 도전성 물질을 증착하고 패터닝하여 제2 배선층(274)을 형성한다. 일 실시예에서, 상기 제1 비아 플러그(282) 및 제2 배선층(274)이 구리(Cu)를 포함하는 경우, 듀얼 다마신(dual damascene) 공정에 의해 형성할 수 있다.
동일한 방식으로 제3 층간 절연층(264), 제2 비아 플러그(284) 및 제3 배선층(276)을 형성한다. 마지막으로 상기 제3 층간 절연층(264) 및 제3 배선층(276) 상에 패시베이션층(266)을 형성하여, 도 8에 도시된 본 발명의 제1 실시예에 따른 이미지 센서(2000)를 형성한다.
본 실시예에서, 이미지 센서는 제1 내지 제3 배선층(272, 274, 276)을 포함하는 배선 구조를 가지지만, 본 발명은 이에 한정되지 않고, 배선층의 개수는 다양하게 변경될 수 있다. 또한, 픽셀 어레이 영역(A)에 형성된 배선층의 개수와 주변 회로 영역(B)에 형성된 배선층의 개수는 서로 다를 수 있다. 공정의 편의상 픽셀 어레이 영역(A)과 주변 회로 영역(B)의 상부에 동시에 배선층을 형성할 수 있다.
도 11d를 참조하면, 이미지 센서(2000)의 패시베이션층(266) 상에 지지용 기판(500)을 접착한다. 다음으로, 이미지 센서(2000) 및 지지용 기판(500)을 포함하는 구조물의 상하를 반전시켜, 상기 이미지 센서(2000)가 상부층이 되고, 지지용 기판(500)이 하부층이 되도록 한다.
다음으로, 상부에 있는 이미지 센서(2000)의 기판(200)을 그라인더(grinder)를 이용하여 일부 제거한다. 본 공정에 의해 기판(200)은 수 마이크로 미터 정도만 남게 될 수 있다.
도 11e를 참조하면, 기판(200)의 반전된 상부에 반사 방지층(620)이 형성된다. 반사 방지층(620)은 기판(200)을 보호하는 기능을 수행할 수도 있으며, 광 산란 또는 반사 방지 기능도 수행할 수 있다. 상기 반사 방지층(620)은 경우 굴절율이 서로 다른 물질이 적층된 다층막으로 형성될 수 있다. 예를 들면, 산화막과 질화막이 적층된 적층막으로 형성될 수 있다.
다음으로, 반사 방지층(620)의 상부 표면 상에 컬러 필터(640)를 형성하고, 컬러 필터(640)의 상부에 광투과층(660)을 형성한다. 컬리 필터(640)는 적색(R), 녹색(G) 및 청색(B)으로 이루어진 컬러 필터 어레이로 구현될 수 있다. 광투과층(660)은 투명 레진층일 수 있는데, 예를 들어, 실리콘 산화물 또는 실리콘 질화물일 수 있다. 다음으로, 광투과층(660)의 상부에 마이크로 렌즈(700)를 형성한다. 이로써, 입사광은 마이크로 렌즈(700)를 통과하고, 컬러 필터(640)에 의해 선택적으로 필요한 색의 광만이 선택되고, 선택된 색의 광은 반사 방지층(620)을 통해 포토 다이오드(220, 도 8 참조)에 축적될 수 있다.
본 발명의 이미지 센서는 배선층들이 형성된 면이 아니라, 반대면인 기판(200)의 후면으로부터 빛을 수광하므로 배선층 형성이 자유로울 수 있다. 따라서, 배선층과 연결되는 콘택 플러그들도 복수 개로 형성할 수 있게 된다.
도 12는 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 시스템을 개략적으로 나타내는 블록도이다.
도 12를 참조하면, 전자 시스템(8000)은 CMOS 이미지 센서(810)를 포함하여 CMOS 이미지 센서(810)의 출력 이미지를 처리하는 시스템이다. 예를 들어, 전자 시스템(8000)은 컴퓨터 시스템, 카메라 시스템, 스캐너, 이미지 안전화 시스템 등과 같이 CMOS 이미지 센서(810)를 장착한 어떠한 시스템도 가능하다.
구체적으로, 전자 시스템(8000)은 프로세서(820), 입출력 장치(830), 메모리(840), 플로피 디스크 드라이브(850) 및 CD ROM 드라이브(855)를 포함할 수 있고, 이들은 버스(860)를 통해서 통신할 수 있다. CMOS 이미지 센서(810)는 도 1 내지 도 10에 도시된 본 발명에 따른 콘택 플러그들을 포함하는 이미지 센서를 포함할 수 있다.
CMOS 이미지 센서(810)는 프로세서(820) 또는 시스템(8000)의 다른 장치로부터 제어 신호 또는 데이터를 받을 수 있다. CMOS 이미지 센서(810)는 수신한 제어 신호 또는 데이터에 기초하여 이미지를 정의하는 신호를 프로세서(820)로 제공할 수 있으며, 프로세서(820)는 이미지 센서(810)로부터 받은 신호를 처리할 수 있다.
프로세서(820)는 프로그램을 실행하고, 전자 시스템(8000)을 제어하는 역할을 할 수 있다. 프로세서(820)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로컨트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입출력 장치(830)는 전자 시스템(8000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(8000)은 입출력 장치(830)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입출력 장치(830)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(840)는 프로세서(820)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 프로세서(820)에서 처리된 데이터를 저장할 수 있다. 포트(860)는 비디오 카드, 사운드 카드, 메모리 카드, USB 소자 등과 연결되거나, 다른 시스템과 데이터를 통신할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
ACT1, ACT2 : 활성 영역 FD : 플로팅 확산 영역
PD1, PD2 : 포토 다이오드 C1 : 제1 콘택 플러그
C2 : 제2 콘택 플러그 200 : 기판
220a : 제1 웰 220b : 제2 웰
210 : 소자 분리막 220 : 포토 다이오드
230 : 트랜지스터 232 : 게이트 절연층
234 : 게이트 전극층 236 : 스페이서
253: 제1 콘택 플러그 254, 255 : 제2 콘택 플러그
240, 262, 264 : 층간 절연층 266 : 패시베이션층
272, 274, 276 : 배선층 282, 283 : 제1 비아 플러그
284 : 제2 비아 플러그 500 : 지지용 기판
620 : 반사 방지층 640 : 컬러 필터
660 : 광투과층 700 : 마이크로 렌즈

Claims (10)

  1. 광을 조사받는 제1 면 및 상기 제1 면에 반대 면인 제2 면을 구비하고, 상기 제1 면에 인접하게 배치되는 수광 소자를 포함하는 기판;
    소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 형성되며 상기 기판의 제2 면 상에 배치되는 게이트 전극을 포함하는 트랜지스터;
    상기 기판의 제2 면의 상부에 배치되는 배선 라인;
    상기 소스 영역, 상기 드레인 영역 및 상기 게이트 전극 중 하나에 배치되어 상기 배선 라인에 공통으로 연결되는 복수의 콘택 플러그들;을 포함하는 이미지 센서.
  2. 제1 항에 있어서,
    상기 복수의 콘택 플러그들 중 적어도 하나는 상기 소스 영역, 상기 드레인 영역 또는 상기 게이트 전극과 상기 배선 라인을 전기적으로 연결하는 것을 특징으로 하는 이미지 센서.
  3. 제1 항에 있어서,
    상기 복수의 콘택 플러그들은 일 방향으로 인접하게 배치되는 것을 특징으로 하는 이미지 센서.
  4. 제3 항에 있어서,
    상기 소스 영역, 상기 드레인 영역 또는 상기 게이트 전극은 제1 방향으로 제1 길이 및 상기 제1 방향에 수직한 제2 방향으로 상기 제1 길이보다 큰 제2 길이를 가지며,
    상기 복수의 콘택 플러그들은 상기 제2 방향으로 인접하게 배치되는 것을 특징으로 하는 이미지 센서.
  5. 제1 항에 있어서,
    상기 트랜지스터는, 전송 트랜지스터, 리셋 트랜지스터, 선택 트랜지스터 및 구동 트랜지스터 중 적어도 하나를 포함하는 것을 특징으로 하는 이미지 센서.
  6. 제5 항에 있어서,
    상기 이미지 센서는, 두 개 이상의 상기 수광 소자들 및 플로팅 확산 영역을 포함하고, 두 개 이상의 상기 전송 트랜지스터들이 하나의 상기 플로팅 확산 영역을 공유하는 공유 픽셀형 이미지 센서인 것을 특징으로 하는 이미지 센서.
  7. 제1 항에 있어서,
    상기 배선 라인은 제1 폭을 가지며, 상기 복수의 콘택 플러그들 상에서는 상기 콘택 플러그들과 연결되도록 상기 제1 폭보다 큰 제2 폭으로 형성되는 것을 특징으로 하는 이미지 센서.
  8. 제1 항에 있어서,
    상기 배선 라인 상부에 배치되는 상부 배선 라인; 및
    상기 배선 라인과 상기 상부 배선 라인에 공통으로 연결하는 복수의 비아 플러그들;을 더 포함하는 것을 특징으로 하는 이미지 센서.
  9. 소스 영역 및 드레인 영역을 포함하는 활성 영역;
    상기 활성 영역 상에 일부분이 형성되며 상기 활성 영역 밖으로 연장되는 게이트 영역;
    상기 활성 영역 및 상기 게이트 영역의 상부에 배치되는 배선 라인;
    상기 활성 영역 및 상기 게이트 영역 중 하나에 배치되어 상기 배선 라인에 공통으로 연결되는 복수의 콘택 플러그들; 을 포함하는 이미지 센서.
  10. 제9 항에 있어서,
    상기 활성 영역은 플로팅 확산 영역을 포함하는 것을 특징으로 하는 이미지 센서.
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