KR102489832B1 - 이미지 센서의 픽셀 어레이 및 이를 포함하는 이미지 센서 - Google Patents

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Abstract

이미지 센서의 픽셀 어레이는 제1 픽셀 그룹을 포함한다. 제1 픽셀 그룹은 제1, 제2, 제3 및 제4 광전 변환부들 및 제1, 제2, 제3 및 제4 광전 변환부들에 의해 공유되는 제1 신호 발생부를 포함하는 제1, 제2, 제3 및 제4 단위 픽셀들을 구비한다. 제1 신호 발생부는 제1, 제2, 제3 및 제4 광전 변환부들과 연결되는 제1, 제2, 제3 및 제4 전송 트랜지스터들, 제1, 제2, 제3 및 제4 전송 트랜지스터들과 연결되는 제1 플로팅 확산 노드, 제1 플로팅 확산 노드와 연결되고, 서로 병렬 연결되는 복수의 구동 트랜지스터들, 및 제1, 제2, 제3 및 제4 광전 변환부들에서 수집된 제1, 제2, 제3 및 제4 광전하들에 대응하는 제1, 제2, 제3 및 제4 픽셀 신호들을 출력하는 제1 출력 단자와 복수의 구동 트랜지스터들 사이에 병렬 연결되고, 복수의 구동 트랜지스터들과 동일한 개수의 복수의 선택 트랜지스터들을 포함한다.

Description

이미지 센서의 픽셀 어레이 및 이를 포함하는 이미지 센서{PIXEL ARRAY INCLUDED IN IMAGE SENSOR AND IMAGE SENSOR INCLUDING THE SAME}
본 발명은 이미지 센서에 관한 것으로서, 더욱 상세하게는 이미지 센서에 포함되는 픽셀 어레이 및 상기 픽셀 어레이를 포함하는 이미지 센서에 관한 것이다.
이미지 센서는 외부에서 입사하는 입사광을 전기 신호로 변환하는 반도체 소자로서, 상기 입사광에 상응하는 영상 정보를 제공하고 있다. 일반적으로 이미지 센서의 단위 픽셀은 상기 입사광을 상기 전기 신호로 변환하기 위한 광전 변환부 및 신호 발생부를 포함한다. 최근에는 신호 발생부의 면적을 최소화하고 광전 변환부의 면적을 확보하기 위해, 복수의 광전 변환부들이 하나의 신호 발생부를 공유하는 공유 픽셀 구조가 연구되고 있다. 또한, 상기 공유 픽셀 구조를 유지하면서도 노이즈 특성 및 동작 속도를 개선하기 위한 연구가 진행되고 있다.
본 발명의 일 목적은 공유 픽셀 구조를 가지면서 동작 특성이 향상될 수 있는 이미지 센서의 픽셀 어레이를 제공하는 것이다.
본 발명의 다른 목적은 상기 픽셀 어레이를 포함하는 이미지 센서를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이는 제1 픽셀 그룹을 포함한다. 상기 제1 픽셀 그룹은 제1, 제2, 제3 및 제4 광전 변환부들 및 상기 제1, 제2, 제3 및 제4 광전 변환부들에 의해 공유되는 제1 신호 발생부를 포함하는 제1, 제2, 제3 및 제4 단위 픽셀들을 구비한다. 상기 제1 신호 발생부는 상기 제1, 제2, 제3 및 제4 광전 변환부들과 연결되는 제1, 제2, 제3 및 제4 전송 트랜지스터들, 상기 제1, 제2, 제3 및 제4 전송 트랜지스터들과 연결되는 제1 플로팅 확산 노드, 상기 제1 플로팅 확산 노드와 연결되고, 서로 병렬 연결되는 복수의 구동 트랜지스터들, 및 상기 제1, 제2, 제3 및 제4 광전 변환부들에서 수집된 제1, 제2, 제3 및 제4 광전하들에 대응하는 제1, 제2, 제3 및 제4 픽셀 신호들을 출력하는 제1 출력 단자와 상기 복수의 구동 트랜지스터들 사이에 병렬 연결되고, 상기 복수의 구동 트랜지스터들과 동일한 개수의 복수의 선택 트랜지스터들을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이는 제1 픽셀 그룹을 포함한다. 상기 제1 픽셀 그룹은 제1 및 제2 광전 변환부들 및 상기 제1 및 제2 광전 변환부들에 의해 공유되는 제1 신호 발생부를 포함하는 제1 및 제2 단위 픽셀들을 구비한다. 상기 제1 신호 발생부는 상기 제1 및 제2 광전 변환부들과 연결되는 제1 및 제2 전송 트랜지스터들, 상기 제1 및 제2 전송 트랜지스터들과 연결되는 제1 플로팅 확산 노드, 상기 제1 플로팅 확산 노드와 연결되고, 서로 병렬 연결되는 복수의 구동 트랜지스터들, 및 상기 제1 및 제2 광전 변환부들에서 수집된 제1 및 제2 광전하들에 대응하는 제1 및 제2 픽셀 신호들을 출력하는 제1 출력 단자와 상기 복수의 구동 트랜지스터들 사이에 병렬 연결되고, 상기 복수의 구동 트랜지스터들과 동일한 개수의 복수의 선택 트랜지스터들을 포함한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 이미지 센서는 픽셀 어레이 및 신호 처리 회로를 포함한다. 상기 픽셀 어레이는 입사광에 기초하여 복수의 픽셀 신호들을 발생한다. 상기 신호 처리 회로는 상기 복수의 픽셀 신호들에 기초하여 영상 데이터를 발생한다. 상기 픽셀 어레이는 복수의 광전 변환부들 및 상기 복수의 광전 변환부들에 의해 공유되는 제1 신호 발생부를 포함하는 복수의 단위 픽셀들을 구비하는 제1 픽셀 그룹을 포함한다. 상기 제1 신호 발생부는 상기 복수의 광전 변환부들과 연결되는 복수의 전송 트랜지스터들, 상기 복수의 전송 트랜지스터들과 연결되는 제1 플로팅 확산 노드, 상기 제1 플로팅 확산 노드와 연결되고, 서로 병렬 연결되는 복수의 구동 트랜지스터들, 및 상기 복수의 픽셀 신호들 중 적어도 하나를 출력하는 제1 출력 단자와 상기 복수의 구동 트랜지스터들 사이에 병렬 연결되고, 상기 복수의 구동 트랜지스터들과 동일한 개수의 복수의 선택 트랜지스터들을 포함한다.
상기와 같은 본 발명의 실시예들에 따른 픽셀 어레이 및 이를 포함하는 이미지 센서는, 복수의 광전 변환부들이 하나의 신호 발생부를 공유하는 공유 구조로 구현되며, 이 때 신호 발생부는 서로 병렬 연결되는 복수의 구동 트랜지스터들 및 서로 병렬 연결되는 복수의 선택 트랜지스터들을 포함할 수 있다.
복수의 구동 트랜지스터들을 서로 병렬 연결함으로써, 구동 트랜지스터들의 개수만큼 그 면적이 증가하여 다크 랜덤 노이즈 및 RTS 노이즈 등이 감소할 수 있고, 구동 트랜지스터들의 면적이 증가하고 이득이 증가하며 저항 값이 감소하여 픽셀 동작 속도가 증가하고 감소된 저항만큼 열 노이즈가 감소할 수 있다. 또한, 복수의 선택 트랜지스터들을 서로 병렬 연결함으로써, 선택 트랜지스터들의 면적이 증가하고 저항 값이 감소할 수 있다. 추가적으로, 하나의 구동 트랜지스터와 하나의 선택 트랜지스터를 하나의 라인을 이용하여 단순한 구조로 연결함으로써, 이웃한 픽셀과 커플링 커패시턴스가 증가하여 FPN 특성이 열화되는 것을 방지할 수 있다.
도 1a는 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이를 나타내는 평면도이다.
도 1b는 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이에 포함되는 하나의 픽셀 그룹을 나타내는 회로도이다.
도 2는 도 1b의 픽셀 그룹의 일 예를 나타내는 회로도이다.
도 3은 도 2의 픽셀 그룹의 레이아웃 배치의 일 예를 나타내는 평면도이다.
도 4 및 5는 도 1b의 픽셀 그룹의 다른 예들을 나타내는 회로도들이다.
도 6 및 7은 도 5의 픽셀 그룹의 레이아웃 배치의 예들을 나타내는 평면도들이다.
도 8 및 9는 도 1b의 픽셀 그룹의 또 다른 예들을 나타내는 회로도들이다.
도 10은 도 9의 픽셀 그룹의 레이아웃 배치의 일 예를 나타내는 평면도이다.
도 11은 도 1b의 픽셀 그룹의 또 다른 예를 나타내는 회로도이다.
도 12는 본 발명의 실시예들에 따른 이미지 센서를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1a는 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이를 나타내는 평면도이다.
도 1a를 참조하면, 이미지 센서의 픽셀 어레이(10)는 제1 픽셀 그룹(PG1) 및 제2 픽셀 그룹(PG2)을 포함한다.
제1 픽셀 그룹(PG1)은 매트릭스 형태로 배열되는 복수의 단위 픽셀들(P11, P12, ..., P1Y, ..., PX1, PX2,..., PXY)을 포함한다. 복수의 단위 픽셀들(P11~P1Y, PX1~PXY)은 서로 교차(예를 들어, 직교)하는 제1 방향(D1) 및 제2 방향(D2)으로 각각 X개 및 Y개가 배치되는 X*Y(X, Y는 자연수)개의 단위 픽셀들을 포함할 수 있다.
제2 픽셀 그룹(PG2)은 제1 픽셀 그룹(PG1)과 인접하여 배치되며, 매트릭스 형태로 배열되는 복수의 단위 픽셀들(P1(Y+1), P1(Y+2), ..., P1(2Y), ..., PX(Y+1), PX(Y+2),..., PX(2Y))을 포함한다. 제2 픽셀 그룹(PG2)은 제1 픽셀 그룹(PG1)과 동일한 구조를 가질 수 있다.
도 1b를 참조하여 후술하는 것처럼, 하나의 픽셀 그룹은 하나의 신호 발생부(즉, 하나의 플로팅 확산 노드)를 공유하도록 구현될 수 있다.
도 1a에서는 두 개의 픽셀 그룹들(PG1, PG2)이 제2 방향(D2)을 따라 배열되는 것으로 도시하였으나, 실시예에 따라서 두 개의 픽셀 그룹들은 제1 방향(D1)을 따라 배열될 수도 있다. 또한, 도 1a에서는 픽셀 어레이(10)가 두 개의 픽셀 그룹들(PG1, PG2)을 포함하는 것으로 도시하였으나, 실시예에 따라서 픽셀 어레이는 제1 및 제2 방향들(D1, D2)을 따라 배열되는 임의의 복수 개의 픽셀 그룹들을 포함할 수 있다.
도 1b는 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이에 포함되는 하나의 픽셀 그룹을 나타내는 회로도이다.
도 1b를 참조하면, 픽셀 그룹(100)은 복수의 광전 변환부들(PD1, PD2, ..., PDN) 및 신호 발생부(110)를 포함한다.
복수의 광전 변환부들(PD1~PDN)은 광전 변환을 수행한다. 즉, 복수의 광전 변환부들(PD1~PDN)은 광 집적 모드(integration mode)에서 입사광을 변환하여 광전하들을 발생한다. 픽셀 그룹(100)을 포함하는 이미지 센서가 CMOS 이미지 센서인 경우에, 상기 광 집적 모드에서 CMOS 이미지 센서의 셔터가 개방되어 입사광에 의해 전자-정공 쌍과 같은 전하 캐리어가 복수의 광전 변환부들(PD1~PDN)에 생성되어 피사체의 이미지에 관한 정보가 수집된다. 예를 들어, 복수의 광전 변환부들(PD1~PDN)은 제1 내지 제N(N은 2 이상의 자연수) 광전 변환부들을 포함할 수 있다.
신호 발생부(110)는 복수의 광전 변환부들(PD1~PDN)에 의해 공유된다. 픽셀 그룹(100)에 포함되는 하나의 광전 변환부 및 신호 발생부(110)는 하나의 단위 픽셀을 형성할 수 있다. 예를 들어, 제1 광전 변환부(PD1) 및 신호 발생부(110)는 제1 단위 픽셀을 형성하고, 제N 광전 변환부(PDN) 및 신호 발생부(110)는 제N 단위 픽셀을 형성할 수 있다. 다시 말하면, 픽셀 그룹(100)에 포함되는 복수의 단위 픽셀들의 개수는 복수의 광전 변환부들(PD1~PDN)의 개수와 동일할 수 있다.
신호 발생부(110)는 독출 모드(readout mode)에서 상기 광전 변환에 의해 생성된 광전하들에 기초하여 복수의 픽셀 신호들(VOUT)을 발생한다. 픽셀 그룹(100)을 포함하는 이미지 센서가 CMOS 이미지 센서인 경우에, 상기 광 집적 모드 이후의 상기 독출 모드에서 상기 셔터가 폐쇄되고, 전하 캐리어의 형태로 수집된 상기 피사체의 이미지에 관한 정보에 기초하여 복수의 픽셀 신호들(VOUT)이 발생된다.
신호 발생부(110)는 복수의 전송 트랜지스터들(TTX1, TTX2, ..., TTXN), 플로팅 확산 노드(FDN), 복수의 구동 트랜지스터들(TSF1, TSF2, ..., TSFM) 및 복수의 선택 트랜지스터들(TSEL1, TSEL2, ..., TSELM)을 포함하며, 리셋 트랜지스터(TRX)를 더 포함할 수 있다. 리셋 트랜지스터(TRX)를 포함하는 구조를 4-트랜지스터 구조라 부르고, 리셋 트랜지스터(TRX)가 생략되는 구조를 3-트랜지스터 구조라 부를 수 있다.
복수의 전송 트랜지스터들(TTX1~TTXN) 각각은 복수의 광전 변환부들(PD1~PDN) 중 하나와 플로팅 확산 노드(FDN) 사이에 연결되고, 복수의 전송 신호들(TGS1, TGS2, ..., TGSN) 중 하나를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제1 전송 트랜지스터(TTX1)는 제1 광전 변환부(PD1)와 플로팅 확산 노드(FDN) 사이에 연결되고, 제1 전송 신호(TGS1)를 수신하는 게이트 전극을 포함할 수 있다. 복수의 전송 트랜지스터들(TTX1~TTXN)의 개수는 복수의 광전 변환부들(PD1~PDN)의 개수와 동일할 수 있다. 예를 들어, 복수의 전송 트랜지스터들(TTX1~TTXN)은 제1 내지 제N 전송 트랜지스터들을 포함할 수 있다.
리셋 트랜지스터(TRX)는 전원 전압(VDD)과 플로팅 확산 노드(FDN) 사이에 연결되고, 리셋 신호(RGS)를 수신하는 게이트 전극을 포함할 수 있다.
복수의 구동 트랜지스터들(TSF1~TSFM)은 전원 전압(VDD)에 공통적으로 연결되고, 플로팅 확산 노드(FDN)에 공통적으로 연결되는 게이트 전극을 포함하며, 서로 병렬 연결될 수 있다. 복수의 선택 트랜지스터들(TSEL1~TSELM)은 복수의 픽셀 신호들(VOUT)을 출력하는 출력 단자(OT)와 공통적으로 연결되고, 선택 신호(SELS)를 공통적으로 수신하는 게이트 전극을 포함하며, 서로 병렬 연결될 수 있다. 복수의 선택 트랜지스터들(TSEL1~TSELM)의 개수는 복수의 구동 트랜지스터들(TSF1~TSFM)의 개수와 동일할 수 있다. 예를 들어, 복수의 구동 트랜지스터들(TSF1~TSFM)은 제1 내지 제M(M은 2 이상의 자연수) 구동 트랜지스터들을 포함하고, 복수의 선택 트랜지스터들(TSEL1~TSELM)은 제1 내지 제M 선택 트랜지스터들을 포함할 수 있다.
복수의 구동 트랜지스터들(TSF1~TSFM) 중 하나와 복수의 선택 트랜지스터들(TSEL1~TSELM) 중 하나는 전원 전압(VDD)과 출력 단자(OT) 사이에 직렬 연결될 수 있다. 예를 들어, 제1 구동 트랜지스터(TSF1)와 제1 선택 트랜지스터(TSEL1)는 전원 전압(VDD)과 출력 단자(OT) 사이에 직렬 연결될 수 있다. 트랜지스터들(TSF1, TSEL1)을 포함하는 제1 트랜지스터 그룹, 트랜지스터들(TSF2, TSEL2)을 포함하는 제2 트랜지스터 그룹, 및 트랜지스터들(TSFM, TSELM)을 포함하는 제M 트랜지스터 그룹은 전원 전압(VDD)과 출력 단자(OT) 사이에 병렬 연결될 수 있다.
일 실시예에서, 도 2 내지 8을 참조하여 후술하는 것처럼, 복수의 구동 트랜지스터들(TSF1~TSFM)의 개수 및 복수의 선택 트랜지스터들(TSEL1~TSELM)의 개수는, 픽셀 그룹(100)에 포함되는 복수의 광전 변환부들(PD1~PDN)의 개수 및 단위 픽셀들의 개수보다 적을 수 있다(즉, M < N). 다른 실시예에서, 도 9 내지 11을 참조하여 후술하는 것처럼, 복수의 구동 트랜지스터들(TSF1~TSFM)의 개수 및 복수의 선택 트랜지스터들(TSEL1~TSELM)의 개수는, 픽셀 그룹(100)에 포함되는 복수의 광전 변환부들(PD1~PDN)의 개수 및 단위 픽셀들의 개수와 동일할 수 있다(즉, M = N).
복수의 픽셀 신호들(VOUT)은 제1 내지 제N 픽셀 신호들을 포함할 수 있다. 상기 제1 픽셀 신호는 제1 광전 변환부(PD1)에서 수집되는 제1 광전하들에 대응하고, 상기 제N 픽셀 신호는 제N 광전 변환부(PDN)에서 수집되는 제N 광전하들에 대응할 수 있다.
상기 제1 픽셀 신호를 발생하는 동작을 구체적으로 설명하면, 먼저 상기 광 집적 모드에서 외부에서 수광된 빛이 제1 광전 변환부(PD1)에 입사되고 이에 비례하여 상기 제1 광전하들이 발생된다. 상기 광 집적 모드 후의 상기 독출 모드에서, 선택 신호(SELS)가 활성화되어 제1 광전 변환부(PD1)와 연결되는 신호 발생부(110)가 선택된다. 이후에 리셋 신호(RGS)가 활성화되어 리셋 트랜지스터(TRX)가 턴온(turn-on)되면 센싱 노드인 플로팅 확산 노드(FDN)의 전위가 전원 전압(VDD)으로 리셋되며, 리셋 신호(RGS)가 비활성화되고 상기 리셋 동작이 완료되면 상기 제1 픽셀 신호는 플로팅 확산 노드(FDN)의 리셋 상태에 상응하는 리셋 레벨을 가진다. 이후에 제1 전송 신호(TGS1)가 활성화되어 제1 전송 트랜지스터(TTX1)가 턴온되면 제1 광전 변환부(PD1)에 축적된 상기 제1 광전하들은 플로팅 확산 노드(FDN)로 전달되며, 제1 전송 신호(TGS1)가 비활성화되고 상기 전하 전송 동작이 완료되면 상기 제1 픽셀 신호는 상기 입사광에 대응하는(즉, 상기 제1 광전하들에 대응하는) 이미지 레벨을 가진다.
복수의 픽셀 신호들(VOUT) 중 상기 제1 픽셀 신호를 제외한 나머지 픽셀 신호들도 이와 유사하게 발생되며, 신호 발생부(110)는 상술한 동작을 복수 회 수행하여 복수의 픽셀 신호들(VOUT)을 발생할 수 있다. 또한, 하나의 픽셀 신호를 출력할 때 복수의 구동 트랜지스터들(TSF1~TSFM) 및 복수의 선택 트랜지스터들(TSEL1~TSELM) 모두가 턴온될 수 있다.
본 발명의 실시예들에 따른 픽셀 그룹(100)을 포함하는 이미지 센서의 픽셀 어레이는, 복수의 광전 변환부들(PD1~PDN)이 하나의 신호 발생부(110)를 공유하는 공유 구조(signal generation unit (SGU) shared structure)로 구현되며, 이 때 신호 발생부(110)는 서로 병렬 연결되는 복수의 구동 트랜지스터들(TSF1~TSFM) 및 서로 병렬 연결되는 복수의 선택 트랜지스터들(TSEL1~TSELM)을 포함할 수 있다(multi drive transistor (or source follower transistor)(TSF) and selection transistor (TSEL) structure).
복수의 구동 트랜지스터들(TSF1~TSFM)을 서로 병렬 연결함으로써, 구동 트랜지스터들의 개수만큼 그 면적이 증가하여 다크 랜덤 노이즈(dark random noise 또는 dark temporal noise) 및 RTS(random telescopic signal) 노이즈 등이 감소할 수 있고, 구동 트랜지스터들의 면적(W/L)이 증가하고 이득(Gm)이 증가하며 저항 값이 감소하여 픽셀 동작 속도가 증가하고 감소된 저항만큼 열(thermal) 노이즈가 감소할 수 있다. 또한, 복수의 선택 트랜지스터들(TSEL1~TSELM)을 서로 병렬 연결함으로써, 선택 트랜지스터들의 면적이 증가하고 저항 값이 감소할 수 있다. 추가적으로, 하나의 구동 트랜지스터와 하나의 선택 트랜지스터를 하나의 라인을 이용하여 단순한 구조로 연결함으로써, 이웃한 픽셀과 커플링 커패시턴스(coupling capacitance)가 증가하여 FPN(fixed pattern noise) 특성이 열화되는 것을 방지할 수 있다.
도 2는 도 1b의 픽셀 그룹의 일 예를 나타내는 회로도이다. 이하 도 1b와 중복되는 설명은 생략될 수 있다.
도 2를 참조하면, 이미지 센서의 픽셀 어레이에 포함되는 제1 픽셀 그룹(100a)은 제1, 제2, 제3 및 제4 단위 픽셀들을 포함한다.
상기 제1 내지 제4 단위 픽셀들은 제1, 제2, 제3 및 제4 광전 변환부들(PD11, PD21, PD31, PD41) 및 제1 내지 제4 광전 변환부들(PD11~PD41)에 의해 공유되는 제1 신호 발생부(110a)를 포함한다.
제1 신호 발생부(110a)는 제1 내지 제4 광전 변환부들(PD11~PD41)과 연결되고 제1, 제2, 제3 및 제4 전송 신호들(TGS11, TGS21, TGS31, TGS41)을 수신하는 제1, 제2, 제3 및 제4 전송 트랜지스터들(TTX11, TTX21, TTX31, TTX41), 제1 내지 제4 전송 트랜지스터들(TTX11~TTX41)과 연결되는 제1 플로팅 확산 노드(FDN11), 제1 플로팅 확산 노드(FDN11)와 연결되고 서로 병렬 연결되는 제1 및 제2 구동 트랜지스터들(TSF11, TSF21), 및 제1 출력 단자(OT11)와 제1 및 제2 구동 트랜지스터들(TSF11, TSF21) 사이에 병렬 연결되는 제1 및 제2 선택 트랜지스터들(TSEL11, TSEL21)을 포함한다. 제1 신호 발생부(110a)는 제1 플로팅 확산 노드(FDN11)와 연결되는 제1 리셋 트랜지스터(TRX11)를 더 포함할 수 있다.
제1 및 제2 구동 트랜지스터들(TSF11, TSF21)은 서로 병렬 연결되고 게이트 전극이 제1 플로팅 확산 노드(FDN11)에 공통적으로 연결될 수 있다. 제1 및 제2 선택 트랜지스터들(TSEL11, TSEL21)은 서로 병렬 연결되고 게이트 전극이 선택 신호(SELS11)를 공통적으로 수신할 수 있다. 제1 리셋 트랜지스터(TRX11)는 게이트 전극이 리셋 신호(RGS11)를 수신할 수 있다. 제1 출력 단자(OT11)에서 출력되는 픽셀 신호들(VOUT11)은 제1 내지 제4 광전 변환부들(PD11~PD41)에서 수집된 제1, 제2, 제3 및 제4 광전하들에 대응하는 제1, 제2, 제3 및 제4 픽셀 신호들을 포함할 수 있다.
도 2의 제1 픽셀 그룹(100a)은 도 1b의 픽셀 그룹(100)에서 N이 4이고 M이 2인 경우를 나타낼 수 있다.
도 3은 도 2의 픽셀 그룹의 레이아웃 배치의 일 예를 나타내는 평면도이다. 도 3은 신호 발생부에 포함되는 트랜지스터들이 형성되는 기판의 제1 면(예를 들어, 전면) 상에서 바라본 평면도를 나타낸다.
도 3을 참조하면, 이미지 센서의 픽셀 어레이는 제1 픽셀 그룹(101a) 및 제1 픽셀 그룹(101a)과 인접하는 제2 픽셀 그룹(103a)을 포함한다.
제1 픽셀 그룹(101a)은 제1, 제2, 제3 및 제4 단위 픽셀들을 포함한다. 제1 픽셀 그룹(101a)의 상기 제1 내지 제4 단위 픽셀들은 도 2의 제1 픽셀 그룹(100a)에 포함되는 상기 제1 내지 제4 단위 픽셀들과 실질적으로 동일하며, 평면 상에서 2 X 2 구조로 배열될 수 있다.
구체적으로, 상기 제1 내지 제4 단위 픽셀들 각각은 2 X 2 구조로 배열되는 제1, 제2, 제3 및 제4 픽셀 영역들(PR11, PR21, PR31, PR41) 중 하나에 형성될 수 있다. 도 2의 제1 내지 제4 전송 트랜지스터들(TTX11~TTX41)에 대응하는 제1, 제2, 제3 및 제4 전송 게이트들(TG11, TG21, TG31, TG41) 각각은 제1 내지 제4 픽셀 영역들(PR11~PR41) 중 하나의 상부에 형성될 수 있다. 도 2의 제1 플로팅 확산 노드(FDN11)에 대응하는 제1 플로팅 확산 영역(FD11)은 제1 내지 제4 픽셀 영역들(PR11~PR41) 모두와 부분적으로 중첩하도록 제1 내지 제4 픽셀 영역들(PR11~PR41) 내에 형성될 수 있다.
도 2의 제1 및 제2 구동 트랜지스터들(TSF11, TSF21)에 대응하는 제1 및 제2 구동 게이트들(SFG11, SFG21) 각각은 제1 내지 제4 픽셀 영역들(PR11~PR41) 중 두 개와 부분적으로 중첩하도록 제1 내지 제4 픽셀 영역들(PR11~PR41) 중 두 개의 상부에 형성될 수 있다. 도 2의 제1 및 제2 선택 트랜지스터들(TSEL11, TSEL21)에 대응하는 제1 및 제2 선택 게이트들(SLG11, SLG21) 각각은 제1 내지 제4 픽셀 영역들(PR11~PR41) 중 하나의 상부에 형성되고, 제1 및 제2 구동 게이트들(SFG11, SFG21) 중 하나에 인접하도록 형성될 수 있다. 도 2의 제1 리셋 트랜지스터(TRX11)에 대응하는 제1 리셋 게이트(RG11)는 제1 내지 제4 픽셀 영역들(PR11~PR41) 중 하나의 상부에 형성될 수 있다. 픽셀 영역들(PR11~PR41) 상에 전송 게이트들(TG11~TG41)이 배치되고 남은 영역을 효율적으로 활용하도록, 나머지 게이트들(SFG11, SFG21, SLG11, SLG21, RG11)이 도 3에 도시된 것처럼 적절하게 배치될 수 있다.
한편, 도시하지는 않았지만, 도 2의 제1 내지 제4 광전 변환부들(PD11~PD41)에 대응하는 제1, 제2, 제3 및 제4 광전 변환 영역들이 상기 기판의 제1 면과 대향하는 제2 면(예를 들어, 후면)에 인접하도록 제1 내지 제4 픽셀 영역들(PR11~PR41) 내에 형성될 수 있다. 이 경우, 이미지 센서는 게이트 구조물들이 형성되지 않은 상기 제2 면을 통하여 입사광을 수신하는 후면 수광 방식(backside illumination)의 이미지 센서일 수 있다. 또한, 도 3에서 제1 플로팅 확산 영역(FD11)이 제1 구동 게이트(SFG11)에 의해 끊어진 것처럼 도시하였으나, 제1 플로팅 확산 영역(FD11)은 제1 구동 게이트(SFG11)의 하부에 형성되고 전체적으로 연결된 하나의 영역일 수 있다.
일 실시예에서, 제1 출력 단자(OT11)와 연결되는 출력 라인(VL11)이 직선으로 형성되도록, 도 2의 제1 및 제2 구동 트랜지스터들(TSF11, TSF21)에 대응하는 제1 및 제2 구동 게이트들(SFG11, SFG21)과 도 2의 제1 및 제2 선택 트랜지스터들(TSEL11, TSEL21)에 대응하는 제1 및 제2 선택 게이트들(SLG11, SLG21)이 도 3에 도시된 것처럼 배치될 수 있다.
제2 픽셀 그룹(103a)은 제5, 제6, 제7 및 제8 단위 픽셀들을 포함하며, 제1 픽셀 그룹(101a)과 실질적으로 동일한 구조를 가질 수 있다.
구체적으로, 상기 제5 내지 제8 단위 픽셀들은 제5, 제6, 제7 및 제8 광전 변환부들 및 상기 제5 내지 제8 광전 변환부들에 의해 공유되는 제2 신호 발생부를 포함하며, 평면 상에서 2 X 2 구조로 배열될 수 있다. 상기 제2 신호 발생부는 상기 제5 내지 제8 광전 변환부들과 연결되는 제5, 제6, 제7 및 제8 전송 트랜지스터들, 상기 제5 내지 제8 전송 트랜지스터들과 연결되는 제2 플로팅 확산 노드, 상기 제2 플로팅 확산 노드와 연결되고, 서로 병렬 연결되는 제3 및 제4 구동 트랜지스터들, 및 제1 출력 단자(OT11)와 다른 제2 출력 단자(OT21)와 상기 제3 및 제4 구동 트랜지스터들 사이에 병렬 연결되는 제3 및 제4 선택 트랜지스터들을 포함하며, 상기 제2 플로팅 확산 노드와 연결되는 제2 리셋 트랜지스터를 더 포함할 수 있다.
상기 제5 내지 제8 단위 픽셀들 각각은 2 X 2 구조로 배열되는 제5, 제6, 제7 및 제8 픽셀 영역들(PR51, PR61, PR71, PR81) 중 하나에 형성될 수 있다. 상기 제5 내지 제8 전송 트랜지스터들에 대응하는 제5, 제6, 제7 및 제8 전송 게이트들(TG51, TG61, TG71, TG81), 상기 제2 플로팅 확산 노드에 대응하는 제2 플로팅 확산 영역(FD21), 상기 제3 및 제4 구동 트랜지스터들에 대응하는 제3 및 제4 구동 게이트들(SFG31, SFG41), 상기 제3 및 제4 선택 트랜지스터들에 대응하는 제3 및 제4 선택 게이트들(SLG31, SLG41), 및 상기 제2 리셋 트랜지스터에 대응하는 제2 리셋 게이트(RG21)의 배치는 제1 픽셀 그룹(101a)의 제1 내지 제4 전송 게이트들(TG11~TG41), 제1 플로팅 확산 영역(FD11), 제1 및 제2 구동 게이트들(SFG11, SFG21), 제1 및 제2 선택 게이트들(SLG11, SLG21) 및 제1 리셋 게이트(RG11)의 배치와 각각 실질적으로 동일할 수 있다. 한편, 도시하지는 않았지만, 상기 제5 내지 제8 광전 변환부들에 대응하는 제5, 제6, 제7 및 제8 광전 변환 영역들이 제5 내지 제8 픽셀 영역들(PR51~PR81) 내에 형성될 수 있다.
일 실시예에서, 제1 출력 단자(OT11) 및 제2 출력 단자(OT21)와 연결되는 출력 라인(VL11)이 직선으로 형성되도록, 상기 제1 내지 제4 구동 트랜지스터들에 대응하는 제1 내지 제4 구동 게이트들(SFG11~SFG41)과 상기 제1 내지 제4 선택 트랜지스터들에 대응하는 제1 내지 제4 선택 게이트들(SLG11~SLG41)이 도 3에 도시된 것처럼 배치될 수 있다. 제1 출력 단자(OT11) 및 출력 라인(VL11)을 통해 상기 제1 내지 제4 단위 픽셀들의 픽셀 신호들(VOUT11)이 출력되고, 제2 출력 단자(OT21) 및 출력 라인(VL11)을 통해 상기 제5 내지 제8 단위 픽셀들의 픽셀 신호들(VOUT21)이 출력될 수 있다.
도 3에 도시된 것처럼, 픽셀 그룹들(101a, 103a)의 출력 단자들(OT11, OT21)과 연결되는 출력 라인(VL11)을 하나의 직선(예를 들어, 수직선(vertical line))으로 형성함으로써, 선택 트랜지스터들의 개수가 증가하더라도 출력 라인의 배선 복잡도가 증가하지 않으며, 따라서 RC 지연(delay)과 같은 부효과를 억제 및 방지할 수 있다.
한편, 게이트들(TG11~TG41, SFG11, SFG21, SLG11, SLG21, RG11)의 형상 및 배치는 실시예에 따라 다양하게 변경될 수 있다. 또한, 도 3에 도시된 것과 다르게, 전송 게이트들(TG11~TG41)을 제외한 나머지 게이트들(SFG11, SFG21, SLG11, SLG21, RG11)은 픽셀 영역들(PR11~PR41)의 상부가 아닌 픽셀 영역들(PR11~PR41)을 둘러싸는 주변 영역들(미도시) 상에 배치될 수도 있다.
도 4 및 5는 도 1b의 픽셀 그룹의 다른 예들을 나타내는 회로도들이다. 이하 도 1b와 중복되는 설명은 생략될 수 있다.
도 4를 참조하면, 이미지 센서의 픽셀 어레이에 포함되는 제1 픽셀 그룹(100b)은 신호 발생부(110b)를 공유하는 제1, 제2, 제3 및 제4 단위 픽셀들을 포함한다.
제1 및 제2 구동 트랜지스터들(TSF11, TSF21)과 제1 및 제2 선택 트랜지스터들(TSEL11, TSEL21)이 노드(VN11)에 공통적으로 연결되는 것을 제외하면, 도 4의 제1 픽셀 그룹(100b)은 도 2의 제1 픽셀 그룹(100a)과 실질적으로 동일하므로, 중복되는 설명은 생략하도록 한다.
도 2에서는 트랜지스터들(TSF11, TSEL11)을 포함하는 제1 트랜지스터 그룹과 트랜지스터들(TSF21, TSEL21)을 포함하는 제2 트랜지스터 그룹이 전원 전압(VDD)과 출력 단자(OT11) 사이에 병렬 연결되나, 도 4에서는 제1 및 제2 구동 트랜지스터들(TSF11, TSF21)이 전원 전압(VDD)과 노드(VN11) 사이에 병렬 연결되고 제1 및 제2 선택 트랜지스터들(TSEL11, TSEL21)이 노드(VN11)와 출력 단자(OT11) 사이에 병렬 연결될 수 있다.
도 5를 참조하면, 이미지 센서의 픽셀 어레이에 포함되는 제1 픽셀 그룹(100c)은 제1, 제2, 제3 및 제4 단위 픽셀들을 포함한다.
상기 제1 내지 제4 단위 픽셀들은 제1, 제2, 제3 및 제4 광전 변환부들(PD12, PD22, PD32, PD42) 및 제1 내지 제4 광전 변환부들(PD12~PD42)에 의해 공유되는 제1 신호 발생부(110c)를 포함한다.
제1 신호 발생부(110c)는 제1, 제2, 제3 및 제4 전송 신호들(TGS12, TGS22, TGS32, TGS42)을 수신하는 제1, 제2, 제3 및 제4 전송 트랜지스터들(TTX12, TTX22, TTX32, TTX42), 제1 플로팅 확산 노드(FDN12), 서로 병렬 연결되는 제1, 제2 및 제3 구동 트랜지스터들(TSF12, TSF22, TSF32), 및 픽셀 신호들(VOUT12)을 출력하는 제1 출력 단자(OT12)와 제1 내지 제3 구동 트랜지스터들(TSF12~TSF32) 사이에 병렬 연결되고 선택 신호(SELS12)를 수신하는 제1, 제2 및 제3 선택 트랜지스터들(TSEL12, TSEL22, TSEL32)을 포함하며, 리셋 신호(RGS12)를 수신하는 제1 리셋 트랜지스터(TRX12)를 더 포함할 수 있다.
도 5의 제1 픽셀 그룹(100c)은 도 1b의 픽셀 그룹(100)에서 N이 4이고 M이 3인 경우를 나타낼 수 있다.
도 6 및 7은 도 5의 픽셀 그룹의 레이아웃 배치의 예들을 나타내는 평면도들이다. 도 6 및 7은 신호 발생부에 포함되는 트랜지스터들이 형성되는 기판의 제1 면(예를 들어, 전면) 상에서 바라본 평면도들을 나타낸다. 이하 도 3과 중복되는 설명은 생략될 수 있다.
도 6을 참조하면, 이미지 센서의 픽셀 어레이는 제1 픽셀 그룹(101c)을 포함한다.
제1 픽셀 그룹(101c)은 제1, 제2, 제3 및 제4 단위 픽셀들을 포함한다. 제1 픽셀 그룹(101c)의 상기 제1 내지 제4 단위 픽셀들은 도 5의 제1 픽셀 그룹(100c)에 포함되는 상기 제1 내지 제4 단위 픽셀들과 실질적으로 동일하며, 평면 상에서 4 X 1 구조(또는 1 X 4 구조)로 배열될 수 있다.
구체적으로, 상기 제1 내지 제4 단위 픽셀들 각각은 4 X 1 구조로 배열되는 제1, 제2, 제3 및 제4 픽셀 영역들(PR12, PR22, PR32, PR42) 중 하나에 형성될 수 있다. 도 5의 제1 내지 제4 전송 트랜지스터들(TTX12~TTX42)에 대응하는 제1, 제2, 제3 및 제4 전송 게이트들(TG12, TG22, TG32, TG42) 각각은 제1 내지 제4 픽셀 영역들(PR12~PR42) 중 하나의 상부에 형성될 수 있다. 도 5의 제1 플로팅 확산 노드(FDN12)에 대응하는 제1 플로팅 확산 영역(FD12)은 제1 내지 제4 픽셀 영역들(PR12~PR42) 모두와 부분적으로 중첩하도록 형성될 수 있다. 도 5의 제1 리셋 트랜지스터(TRX12) 및 제1 내지 제3 구동 트랜지스터들(TSF12~TSF32)에 대응하는 제1 리셋 게이트(RG12) 및 제1, 제2 및 제3 구동 게이트들(SFG12, SFG22, SFG32) 각각은 제1 내지 제4 픽셀 영역들(PR12~PR42) 중 하나의 상부에 형성될 수 있다. 도 5의 제1 내지 제3 선택 트랜지스터들(TSEL12~TSEL32)에 대응하는 제1, 제2 및 제3 선택 게이트들(SLG12, SLG22, SLG32) 각각은 제1 내지 제4 픽셀 영역들(PR12~PR42) 중 하나의 상부에 형성되고, 제1 내지 제3 구동 게이트들(SFG12~SFG32) 중 하나에 인접하도록 형성될 수 있다. 픽셀 영역들(PR12~PR42) 상에 전송 게이트들(TG12~TG42)이 배치되고 남은 영역을 효율적으로 활용하도록, 리셋 게이트(RG12) 및 구동 게이트들(SFG12~SFG32)이 각각 픽셀 영역들(PR12~PR42) 중 하나에 대응하도록 도 6에 도시된 것처럼 배치될 수 있다. 한편, 도시하지는 않았지만, 도 5의 제1 내지 제4 광전 변환부들(PD12~PD42)에 대응하는 제1, 제2, 제3 및 제4 광전 변환 영역들이 제1 내지 제4 픽셀 영역들(PR12~PR42) 내에 형성될 수 있다.
일 실시예에서, 제1 출력 단자(OT12)와 연결되는 출력 라인(VL12)이 직선으로 형성되도록, 도 5의 제1 내지 제3 구동 트랜지스터들(TSF12~TSF32)에 대응하는 제1 내지 제3 구동 게이트들(SFG12~SFG32)과 도 2의 제1 내지 제3 선택 트랜지스터들(TSEL12~TSEL32)에 대응하는 제1 내지 제3 선택 게이트들(SLG12~SLG32)이 도 6에 도시된 것처럼 배치될 수 있다. 제1 출력 단자(OT12) 및 출력 라인(VL12)을 통해 상기 제1 내지 제4 단위 픽셀들의 픽셀 신호들(VOUT12)이 출력될 수 있다.
도 7을 참조하면, 이미지 센서의 픽셀 어레이는 제1 픽셀 그룹(103c) 및 제1 픽셀 그룹(103c)과 인접하는 제2 픽셀 그룹(105c)을 포함한다.
제1 픽셀 그룹(103c)은 제1, 제2, 제3 및 제4 단위 픽셀들을 포함한다. 제1 픽셀 그룹(103c)의 상기 제1 내지 제4 단위 픽셀들은 도 5의 제1 픽셀 그룹(100c)에 포함되는 상기 제1 내지 제4 단위 픽셀들과 실질적으로 동일하며, 평면 상에서 2 X 2 구조로 배열될 수 있다.
제2 픽셀 그룹(105c)은 제5, 제6, 제7 및 제8 단위 픽셀들을 포함하며, 제1 픽셀 그룹(103c)과 실질적으로 동일한 구조를 가질 수 있다. 제2 픽셀 그룹(105c)의 상기 제5 내지 제8 단위 픽셀들은 제5, 제6, 제7 및 제8 광전 변환부들 및 상기 제5 내지 제8 광전 변환부들에 의해 공유되는 제2 신호 발생부를 포함하며, 평면 상에서 2 X 2 구조로 배열될 수 있다. 상기 제2 신호 발생부는 상기 제5 내지 제8 광전 변환부들과 연결되는 제5, 제6, 제7 및 제8 전송 트랜지스터들, 상기 제5 내지 제8 전송 트랜지스터들과 연결되는 제2 플로팅 확산 노드, 상기 제2 플로팅 확산 노드와 연결되고, 서로 병렬 연결되는 제4, 제5 및 제6 구동 트랜지스터들, 및 제1 출력 단자(OT1A)와 다른 제2 출력 단자(OT2A)와 상기 제4 내지 제6 구동 트랜지스터들 사이에 병렬 연결되는 제4, 제5 및 제6 선택 트랜지스터들을 포함하며, 상기 제2 플로팅 확산 노드와 연결되는 제2 리셋 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 제1 픽셀 그룹(103c) 및 제2 픽셀 그룹(105c)은, 제1 픽셀 그룹(103c)과 제2 픽셀 그룹(105c) 사이의 가상의 직선(IL)을 기준으로 서로 대칭적인 미러 구조(mirror structure)를 가질 수 있다. 예를 들어, 가상의 직선(IL)을 기준으로 제1 픽셀 그룹(103c)을 약 180도 회전시키면 제2 픽셀 그룹(105c)과 실질적으로 동일한 구조가 될 수 있다.
구체적으로, 상기 제1 내지 제4 단위 픽셀들 각각은 2 X 2 구조로 배열되는 제1, 제2, 제3 및 제4 픽셀 영역들(PR1A, PR2A, PR3A, PR4A) 중 하나에 형성될 수 있다. 상기 제5 내지 제8 단위 픽셀들 각각은 2 X 2 구조로 배열되는 제5, 제6, 제7 및 제8 픽셀 영역들(PR5A, PR6A, PR7A, PR8A) 중 하나에 형성될 수 있다. 도 5의 제1 내지 제4 전송 트랜지스터들(TTX12~TTX42)에 대응하는 제1, 제2, 제3 및 제4 전송 게이트들(TG1A, TG2A, TG3A, TG4A) 각각은 제1 내지 제4 픽셀 영역들(PR1A~PR4A) 중 하나의 상부에 형성될 수 있다. 상기 제5 내지 제8 전송 트랜지스터들에 대응하는 제5, 제6, 제7 및 제8 전송 게이트들(TG5A, TG6A, TG7A, TG8A) 각각은 제5 내지 제8 픽셀 영역들(PR5A~PR8A) 중 하나의 상부에 형성될 수 있다. 도 5의 제1 플로팅 확산 노드(FDN12)에 대응하는 제1 플로팅 확산 영역(FD1A)은 제1 내지 제4 픽셀 영역들(PR1A~PR4A) 모두와 부분적으로 중첩하도록 형성될 수 있다. 상기 제2 플로팅 확산 노드에 대응하는 제2 플로팅 확산 영역(FD2A)은 제5 내지 제8 픽셀 영역들(PR5A~PR8A) 모두와 부분적으로 중첩하도록 형성될 수 있다.
도 5의 제1 리셋 트랜지스터(TRX12) 및 제1 내지 제3 구동 트랜지스터들(TSF12~TSF32)에 대응하는 제1 리셋 게이트(RG1A) 및 제1, 제2 및 제3 구동 게이트들(SFG1A, SFG2A, SFG3A)과 상기 제2 리셋 트랜지스터 및 상기 제4 내지 제6 구동 트랜지스터들에 대응하는 제2 리셋 게이트(RG2A) 및 제4, 제5 및 제6 구동 게이트들(SFG4A, SFG5A, SFG6A) 각각은 제1 내지 제8 픽셀 영역들(PR1A~PR8A) 중 하나의 상부에 형성될 수 있다. 도 5의 제1 내지 제3 선택 트랜지스터들(TSEL12~TSEL32)에 대응하는 제1, 제2 및 제3 선택 게이트들(SLG1A, SLG2A, SLG3A)과 상기 제4 내지 제6 선택 트랜지스터들에 대응하는 제4, 제5 및 제6 선택 게이트들(SLG4A, SLG5A, SLG6A) 각각은 제1 내지 제8 픽셀 영역들(PR1A~PR8A) 중 하나의 상부에 형성되고, 제1 내지 제6 구동 게이트들(SFG1A~SFG6A) 중 하나에 인접하도록 형성될 수 있다. 픽셀 영역들(PR1A~PR8A) 상에 전송 게이트들(TG1A~TG8A)이 배치되고 남은 영역을 효율적으로 활용하도록, 리셋 게이트들(RG1A, RG2A) 및 구동 게이트들(SFG1A~SFG6A)이 각각 픽셀 영역들(PR1A~PR8A) 중 하나에 대응하도록 도 7에 도시된 것처럼 배치될 수 있다.
한편, 도시하지는 않았지만, 도 5의 제1 내지 제4 광전 변환부들(PD12~PD42) 및 상기 제5 내지 제8 광전 변환부들에 대응하는 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 광전 변환 영역들이 제1 내지 제8 픽셀 영역들(PR1A~PR8A) 내에 형성될 수 있다.
일 실시예에서, 제1 출력 단자(OT1A)와 연결되는 제1 출력 라인(VL1A) 및 제2 출력 단자(OT2A)와 연결되는 제2 출력 라인(VL2A)이 직선으로 형성되도록, 상기 제1 내지 제6 구동 트랜지스터들에 대응하는 제1 내지 제6 구동 게이트들(SFG1A~SFG6A)과 상기 제1 내지 제6 선택 트랜지스터들에 대응하는 제1 내지 제6 선택 게이트들(SLG1A~SLG6A)이 도 7에 도시된 것처럼 배치될 수 있다. 예를 들어, 제1 출력 라인(VL1A) 및 제2 출력 라인(VL2A)은 서로 평행할 수 있다. 제1 출력 단자(OT1A) 및 제1 출력 라인(VL1A)을 통해 상기 제1 내지 제4 단위 픽셀들의 픽셀 신호들(VOUT1A)이 출력되고, 제2 출력 단자(OT2A) 및 제2 출력 라인(VL2A)을 통해 상기 제5 내지 제8 단위 픽셀들의 픽셀 신호들(VOUT2A)이 출력될 수 있다.
일 실시예에서, 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이는 제1 출력 라인(VL1A) 및 제2 출력 라인(VL2A) 중 하나를 선택하기 위한 스위치(SW)를 더 포함할 수 있다. 실시예에 따라서, 스위치(SW)는 픽셀 어레이의 외부에 배치될 수도 있다.
스위치(SW)를 이용하여 독출 동작 시 제1 출력 라인(VL1A) 및 제2 출력 라인(VL2A) 중 하나만을 선택하는 토글링(toggling) 동작을 수행할 수 있으며, 상기 토글링 동작을 통해 독출 모드에서 사용하지 않는 출력 라인(예를 들어, 출력 라인들(VL1A, VL2A) 중 하나)을 끊어주면, 출력단의 전체 커패시턴스가 감소하여 RC 지연이 감소할 수 있으며, 신호 안정화(settling)에 보다 유리할 수 있다.
도 8 및 9는 도 1b의 픽셀 그룹의 또 다른 예들을 나타내는 회로도들이다. 이하 도 1b와 중복되는 설명은 생략될 수 있다.
도 8을 참조하면, 이미지 센서의 픽셀 어레이에 포함되는 제1 픽셀 그룹(100d)은 신호 발생부(110d)를 공유하는 제1, 제2, 제3 및 제4 단위 픽셀들을 포함한다.
제1 내지 제3 구동 트랜지스터들(TSF12~TSF32)과 제1 내지 제3 선택 트랜지스터들(TSEL12~TSEL32)이 노드(VN12)에 공통적으로 연결되는 것을 제외하면, 도 8의 제1 픽셀 그룹(100d)은 도 5의 제1 픽셀 그룹(100c)과 실질적으로 동일하므로, 중복되는 설명은 생략하도록 한다.
도 5에서는 트랜지스터들(TSF12, TSEL12)을 포함하는 제1 트랜지스터 그룹, 트랜지스터들(TSF22, TSEL22)을 포함하는 제2 트랜지스터 그룹과 트랜지스터들(TSF32, TSEL32)을 포함하는 제3 트랜지스터 그룹이 전원 전압(VDD)과 출력 단자(OT12) 사이에 병렬 연결되나, 도 8에서는 제1 내지 제3 구동 트랜지스터들(TSF12~TSF32)이 전원 전압(VDD)과 노드(VN12) 사이에 병렬 연결되고 제1 내지 제3 선택 트랜지스터들(TSEL12~TSEL32)이 노드(VN12)와 출력 단자(OT12) 사이에 병렬 연결될 수 있다.
도 9를 참조하면, 이미지 센서의 픽셀 어레이에 포함되는 제1 픽셀 그룹(100e)은 제1 및 제2 단위 픽셀들을 포함한다.
상기 제1 및 제2 단위 픽셀들은 제1 및 제2 광전 변환부들(PD13, PD23) 및 제1 및 제2 광전 변환부들(PD13, PD23)에 의해 공유되는 제1 신호 발생부(110e)를 포함한다.
제1 신호 발생부(110e)는 제1 및 제2 광전 변환부들(PD13, PD23)과 연결되고 제1 및 제2 전송 신호들(TGS13, TGS23)을 수신하는 제1 및 제2 전송 트랜지스터들(TTX13, TTX23), 제1 및 제2 전송 트랜지스터들(TTX13, TTX23)과 연결되는 제1 플로팅 확산 노드(FDN13), 제1 플로팅 확산 노드(FDN13)와 연결되고 서로 병렬 연결되는 제1 및 제2 구동 트랜지스터들(TSF13, TSF23), 및 제1 출력 단자(OT13)와 제1 및 제2 구동 트랜지스터들(TSF13, TSF23) 사이에 병렬 연결되는 제1 및 제2 선택 트랜지스터들(TSEL13, TSEL23)을 포함한다. 제1 신호 발생부(110e)는 제1 플로팅 확산 노드(FDN13)와 연결되는 제1 리셋 트랜지스터(TRX13)를 더 포함할 수 있다.
제1 및 제2 구동 트랜지스터들(TSF13, TSF23)은 서로 병렬 연결되고 게이트 전극이 제1 플로팅 확산 노드(FDN13)에 공통적으로 연결될 수 있다. 제1 및 제2 선택 트랜지스터들(TSEL13, TSEL23)은 서로 병렬 연결되고 게이트 전극이 선택 신호(SELS13)를 공통적으로 수신할 수 있다. 제1 리셋 트랜지스터(TRX13)는 게이트 전극이 리셋 신호(RGS13)를 수신할 수 있다. 제1 출력 단자(OT13)에서 출력되는 픽셀 신호들(VOUT13)은 제1 및 제2 광전 변환부들(PD13, PD23)에서 수집된 제1 및 제2 광전하들에 대응하는 제1 및 제2 픽셀 신호들을 포함할 수 있다.
도 9의 제1 픽셀 그룹(100e)은 도 1b의 픽셀 그룹(100)에서 N이 2이고 M이 2인 경우를 나타낼 수 있다.
도 10은 도 9의 픽셀 그룹의 레이아웃 배치의 일 예를 나타내는 평면도이다. 도 10은 신호 발생부에 포함되는 트랜지스터들이 형성되는 기판의 제1 면(예를 들어, 전면) 상에서 바라본 평면도를 나타낸다. 이하 도 3과 중복되는 설명은 생략될 수 있다.
도 10을 참조하면, 이미지 센서의 픽셀 어레이는 제1 픽셀 그룹(101e) 및 제1 픽셀 그룹(101e)과 인접하는 제2 픽셀 그룹(103e)을 포함한다.
제1 픽셀 그룹(101e)은 제1 및 제2 단위 픽셀들을 포함한다. 제1 픽셀 그룹(101e)의 상기 제1 및 제2 단위 픽셀들은 도 9의 제1 픽셀 그룹(100e)에 포함되는 상기 제1 및 제2 단위 픽셀들과 실질적으로 동일하며, 평면 상에서 2 X 1 구조(또는 1 X 2 구조)로 배열될 수 있다.
구체적으로, 상기 제1 및 제2 단위 픽셀들 각각은 2 X 1 구조로 배열되는 제1 및 제2 픽셀 영역들(PR13, PR23) 중 하나에 형성될 수 있다. 도 9의 제1 및 제2 전송 트랜지스터들(TTX13, TTX23)에 대응하는 제1 및 제2 전송 게이트들(TG13, TG23) 각각은 제1 및 제2 픽셀 영역들(PR13, PR23) 중 하나의 상부에 형성될 수 있다. 도 9의 제1 플로팅 확산 노드(FDN13)에 대응하는 제1 플로팅 확산 영역(FD13)은 제1 및 제2 픽셀 영역들(PR13, PR23) 모두와 부분적으로 중첩하도록 형성될 수 있다. 도 9의 제1 및 제2 구동 트랜지스터들(TSF13, TSF23)에 대응하는 제1 및 제2 구동 게이트들(SFG13, SFG23) 각각은 제1 및 제2 픽셀 영역들(PR13, PR23) 중 하나의 상부에 형성될 수 있다. 도 5의 제1 및 제2 선택 트랜지스터들(TSEL13, TSEL23)에 대응하는 제1 및 제2 선택 게이트들(SLG13, SLG23) 각각은 제1 및 제2 픽셀 영역들(PR13, PR23) 중 하나의 상부에 형성되고, 제1 및 제2 구동 게이트들(SFG13, SFG23) 중 하나에 인접하도록 형성될 수 있다. 도 9의 제1 리셋 트랜지스터(TRX13)에 대응하는 제1 리셋 게이트(RG13)는 제1 및 제2 픽셀 영역들(PR13, PR23)과 부분적으로 중첩하도록 제1 및 제2 픽셀 영역들(PR13, PR23) 상에 형성될 수 있다. 픽셀 영역들(PR13, PR23) 상에 전송 게이트들(TG13, TG23)이 배치되고 남은 영역을 효율적으로 활용하도록, 나머지 게이트들(SFG13, SFG23, SLG13, SLG23, RG13)이 도 10에 도시된 것처럼 적절하게 배치될 수 있다. 한편, 도시하지는 않았지만, 도 9의 제1 및 제2 광전 변환부들(PD13, PD23)에 대응하는 제1 및 제2 광전 변환 영역들이 제1 및 제2 픽셀 영역들(PR13, PR23) 내에 형성될 수 있다.
일 실시예에서, 제1 출력 단자(OT13)와 연결되는 출력 라인(VL13)이 직선으로 형성되도록, 도 9의 제1 및 제2 구동 트랜지스터들(TSF13, TSF31)에 대응하는 제1 및 제2 구동 게이트들(SFG13, SFG23)과 도 9의 제1 및 제2 선택 트랜지스터들(TSEL13, TSEL23)에 대응하는 제1 및 제2 선택 게이트들(SLG13, SLG23)이 도 10에 도시된 것처럼 배치될 수 있다.
제2 픽셀 그룹(103e)은 제3 및 제4 단위 픽셀들을 포함하며, 제1 픽셀 그룹(101e)과 실질적으로 동일한 구조를 가질 수 있다.
구체적으로, 상기 제3 및 제4 단위 픽셀들은 제3 및 제4 광전 변환부들 및 상기 제3 및 제4 광전 변환부들에 의해 공유되는 제2 신호 발생부를 포함하며, 평면 상에서 2 X 1 구조로 배열될 수 있다. 상기 제2 신호 발생부는 상기 제3 및 제4 광전 변환부들과 연결되는 제3 및 제4 전송 트랜지스터들, 상기 제3 및 제4 전송 트랜지스터들과 연결되는 제2 플로팅 확산 노드, 상기 제2 플로팅 확산 노드와 연결되고, 서로 병렬 연결되는 제3 및 제4 구동 트랜지스터들, 및 제1 출력 단자(OT13)와 다른 제2 출력 단자(OT23)와 상기 제3 및 제4 구동 트랜지스터들 사이에 병렬 연결되는 제3 및 제4 선택 트랜지스터들을 포함하며, 상기 제2 플로팅 확산 노드와 연결되는 제2 리셋 트랜지스터를 더 포함할 수 있다.
상기 제3 및 제4 단위 픽셀들 각각은 2 X 1 구조로 배열되는 제3 및 제4 픽셀 영역들(PR33, PR43) 중 하나에 형성될 수 있다. 상기 제3 및 제4 전송 트랜지스터들에 대응하는 제3 및 제4 전송 게이트들(TG33, TG43), 상기 제2 플로팅 확산 노드에 대응하는 제2 플로팅 확산 영역(FD23), 상기 제3 및 제4 구동 트랜지스터들에 대응하는 제3 및 제4 구동 게이트들(SFG33, SFG43), 상기 제3 및 제4 선택 트랜지스터들에 대응하는 제3 및 제4 선택 게이트들(SLG33, SLG43), 및 상기 제2 리셋 트랜지스터에 대응하는 제2 리셋 게이트(RG23)의 배치는 제1 픽셀 그룹(101e)의 제1 및 제2 전송 게이트들(TG13, TG23), 제1 플로팅 확산 영역(FD13), 제1 및 제2 구동 게이트들(SFG13, SFG23), 제1 및 제2 선택 게이트들(SLG13, SLG23) 및 제1 리셋 게이트(RG13)의 배치와 각각 실질적으로 동일할 수 있다. 한편, 도시하지는 않았지만, 상기 제3 및 제4 광전 변환부들에 대응하는 제3 및 제4 광전 변환 영역들이 제3 및 제4 픽셀 영역들(PR33, PR43) 내에 형성될 수 있다.
일 실시예에서, 제1 출력 단자(OT13) 및 제2 출력 단자(OT23)와 연결되는 출력 라인(VL13)이 직선으로 형성되도록, 상기 제1 내지 제4 구동 트랜지스터들에 대응하는 제1 내지 제4 구동 게이트들(SFG13~SFG43)과 상기 제1 내지 제4 선택 트랜지스터들에 대응하는 제1 내지 제4 선택 게이트들(SLG13~SLG43)이 도 10에 도시된 것처럼 배치될 수 있다. 제1 출력 단자(OT13) 및 출력 라인(VL13)을 통해 상기 제1 및 제2 단위 픽셀들의 픽셀 신호들(VOUT13)이 출력되고, 제2 출력 단자(OT23) 및 출력 라인(VL13)을 통해 상기 제3 및 제4 단위 픽셀들의 픽셀 신호들(VOUT23)이 출력될 수 있다.
도 11은 도 1b의 픽셀 그룹의 또 다른 예를 나타내는 회로도이다. 이하 도 1b와 중복되는 설명은 생략될 수 있다.
도 11을 참조하면, 이미지 센서의 픽셀 어레이에 포함되는 제1 픽셀 그룹(100f)은 신호 발생부(110f)를 공유하는 제1, 제2, 제3 및 제4 단위 픽셀들을 포함한다.
제1 및 제2 구동 트랜지스터들(TSF13, TSF23)과 제1 및 제2 선택 트랜지스터들(TSEL13, TSEL23)이 노드(VN13)에 공통적으로 연결되는 것을 제외하면, 도 11의 제1 픽셀 그룹(100f)은 도 9의 제1 픽셀 그룹(100e)과 실질적으로 동일하므로, 중복되는 설명은 생략하도록 한다.
도 9에서는 트랜지스터들(TSF13, TSEL13)을 포함하는 제1 트랜지스터 그룹과 트랜지스터들(TSF23, TSEL23)을 포함하는 제2 트랜지스터 그룹이 전원 전압(VDD)과 출력 단자(OT13) 사이에 병렬 연결되나, 도 11에서는 제1 및 제2 구동 트랜지스터들(TSF13, TSF23)이 전원 전압(VDD)과 노드(VN13) 사이에 병렬 연결되고 제1 및 제2 선택 트랜지스터들(TSEL13, TSEL23)이 노드(VN13)와 출력 단자(OT13) 사이에 병렬 연결될 수 있다.
이상, 도 2 내지 11을 참조하여 특정 개수의 광전 변환부들, 구동 트랜지스터들 및 선택 트랜지스터들을 포함하는 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명은 이에 한정되지 않으며, 임의의 복수 개의 광전 변환부들이 하나의 신호 발생부를 공유하는 임의의 공유 구조 및 하나의 신호 발생부가 서로 병렬 연결되는 임의의 복수 개의 구동 트랜지스터들 및 서로 병렬 연결되는 임의의 복수 개의 선택 트랜지스터들을 포함하는 구조에 대하여 확대 적용될 수 있다.
도 12는 본 발명의 실시예들에 따른 이미지 센서를 나타내는 블록도이다.
도 12를 참조하면, 이미지 센서(500)는 픽셀 어레이(510) 및 신호 처리부를 포함한다. 상기 신호 처리부는 로우 구동부(520), 아날로그-디지털 변환(analog-to-digital converting; ADC)부(530), 디지털 신호 처리(digital signal processing; DSP)부(540) 및 제어부(550)를 포함할 수 있다.
픽셀 어레이(510)는 입사광에 기초하여 복수의 픽셀 신호들(예를 들어, 아날로그 픽셀 신호들)을 발생한다. 픽셀 어레이(510)는 복수의 행(row)들과 복수의 열(column)들로 이루어진 매트릭스 형태로 배열된 복수의 단위 픽셀들을 포함할 수 있다.
픽셀 어레이(510)는 도 1 내지 11을 참조하여 상술한 본 발명의 실시예들에 따른 픽셀 어레이일 수 있다. 예를 들어, 픽셀 어레이(510)는 복수의 광전 변환부들이 하나의 신호 발생부를 공유하는 공유 구조로 구현되며, 이 때 상기 신호 발생부는 서로 병렬 연결되는 복수의 구동 트랜지스터들 및 서로 병렬 연결되는 복수의 선택 트랜지스터들을 포함할 수 있다. 상기 복수의 구동 트랜지스터들을 서로 병렬 연결하고 상기 복수의 선택 트랜지스터들을 서로 병렬 연결함으로써, 노이즈가 감소하고 픽셀 동작 속도가 증가할 수 있다. 추가적으로, 하나의 구동 트랜지스터와 하나의 선택 트랜지스터를 하나의 라인을 이용하여 단순한 구조로 연결함으로써, FPN의 열화를 방지할 수 있다.
상기 신호 처리부는 상기 복수의 픽셀 신호들에 기초하여 영상 데이터(예를 들어, 디지털 유효 이미지 데이터)를 발생한다.
로우 구동부(520)는 픽셀 어레이(510)의 각 로우에 연결되고, 상기 각 로우를 구동하는 구동 신호를 생성할 수 있다. 예를 들어, 로우 구동부(520)는 픽셀 어레이(510)에 포함되는 상기 복수의 단위 픽셀들을 로우 단위로 구동할 수 있다.
ADC부(530)는 픽셀 어레이(510)의 각 컬럼에 연결되고, 픽셀 어레이(530)로부터 출력되는 아날로그 신호를 디지털 신호로 변환할 수 있다. 일 실시예에서, ADC부(530)는 복수의 아날로그-디지털 변환기들을 포함하며, 각 컬럼 라인마다 출력되는 아날로그 신호들을 병렬로(즉, 동시에) 디지털 신호들로 변환하는 컬럼 ADC를 수행할 수 있다. 다른 실시예에서, ADC부(530)는 단일의 아날로그-디지털 변환기를 포함하며, 상기 아날로그 신호들을 순차적으로 디지털 신호들로 변환하는 단일 ADC를 수행할 수 있다.
실시예에 따라서, ADC부(530)는 유효 신호 성분을 추출하기 위한 CDS(correlated double sampling)부(532)를 포함할 수 있다. 일 실시예에서, CDS부(532)는 리셋 성분을 나타내는 아날로그 리셋 신호와 이미지 성분을 나타내는 아날로그 이미지 신호의 차이에 기초하여 상기 유효 이미지 성분을 추출하는 아날로그 더블 샘플링(analog double sampling)을 수행할 수 있다. 다른 실시예에서, CDS부(532)는 상기 아날로그 리셋 신호와 상기 아날로그 이미지 신호를 디지털 신호들로 각각 변환한 후 상기 유효 이미지 성분으로서 두 개의 디지털 신호의 차이를 추출하는 디지털 더블 샘플링(digital double sampling)을 수행할 수 있다. 또 다른 실시예에서, CDS부(532)는 상기 아날로그 더블 샘플링 및 상기 디지털 더블 샘플링을 모두 수행하는 듀얼 상관 이중 샘플링을 수행할 수 있다.
DSP부(540)는 ADC부(530)로부터 출력된 디지털 신호를 수신하고, 상기 디지털 신호에 대하여 이미지 데이터 처리를 수행할 수 있다. 예를 들어, DSP부(540)는 이미지 보간(image interpolation), 색 보정(color correction), 화이트 밸런스(white balance), 감마 보정(gamma correction), 색 변환(color conversion) 등을 수행할 수 있다.
제어부(550)는 로우 구동부(520), ADC부(530) 및 DSP부(540)를 제어할 수 있다. 제어부(550)는 로우 구동부(520), ADC부(530) 및 DSP부(540)의 동작에 요구되는 클럭 신호, 타이밍 컨트롤 신호 등과 같은 제어 신호들을 공급할 수 있다.
도 13은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(900)은 프로세서(910), 메모리 장치(920), 저장 장치(930), 이미지 센서(940), 입출력 장치(950) 및 전원 장치(960)를 포함한다.
프로세서(910)는 컴퓨팅 시스템(900)의 동작에 필요한 특정 계산들 또는 태스크(task)들을 수행할 수 있고, 메모리 장치(920) 및 저장 장치(930)는 컴퓨팅 시스템(900)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 프로세서(910)는 마이크로프로세서(micro-processor), CPU(central processing unit), AP(application processor) 등을 포함하고, 메모리 장치(920)는 휘발성 메모리 및/또는 비휘발성 메모리를 포함하며, 저장 장치(930)는 SSD(solid state drive), HDD(hard disk drive), CD-ROM 등을 포함할 수 있다. 입출력 장치(950)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(960)는 컴퓨팅 시스템(900)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(940)는 본 발명의 실시예들에 따른 픽셀 어레이를 포함하며, 공유 구조로 구현되면서 서로 병렬 연결되는 복수의 구동/선택 트랜지스터들을 포함함으로써, 노이즈가 감소하고 픽셀 동작 속도가 증가하며 FPN의 열화를 방지할 수 있다.
본 발명의 실시예들은 이미지 센서를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(personal digital assistant), PMP(portable multimedia player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things) 기기, IoE(internet of everything) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 제1, 제2, 제3 및 제4 광전 변환부들 및 상기 제1, 제2, 제3 및 제4 광전 변환부들에 의해 공유되는 제1 신호 발생부를 포함하는 제1, 제2, 제3 및 제4 단위 픽셀들을 구비하는 제1 픽셀 그룹을 포함하고,
    상기 제1 신호 발생부는,
    상기 제1, 제2, 제3 및 제4 광전 변환부들과 연결되는 제1, 제2, 제3 및 제4 전송 트랜지스터들;
    상기 제1, 제2, 제3 및 제4 전송 트랜지스터들과 연결되는 제1 플로팅 확산 노드;
    전원 전압이 드레인 단자에 연결되고 상기 제1 플로팅 확산 노드가 게이트 단자에 연결되는 복수의 구동 트랜지스터들; 및
    선택 신호가 게이트 단자에 연결되고 일 단이 상기 복수의 구동 트랜지스터들의 소스 단자에 각각 직렬로 연결되는 복수의 선택 트랜지스터들을 포함하고,
    상기 복수의 선택 트랜지스터들의 출력 노드들 각각은 제1 출력 라인과 연결되며,
    상기 복수의 구동 트랜지스터들의 소스 단자들은 서로 직접 연결되지 않도록 배치되는 이미지 센서의 픽셀 어레이.
  2. 제 1 항에 있어서,
    상기 제1, 제2, 제3 및 제4 단위 픽셀들은 2 X 2 구조로 배열되고,
    상기 복수의 구동 트랜지스터들은 상기 전원 전압이 드레인 단자에 연결되고 상기 제1 플로팅 확산 노드가 게이트 단자에 연결되는 제1 및 제2 구동 트랜지스터들을 포함하며,
    상기 복수의 선택 트랜지스터들은 상기 선택 신호가 게이트 단자에 연결되고 일 단이 상기 제1 및 제2 구동 트랜지스터들의 소스 단자에 각각 직렬로 연결되는 제1 및 제2 선택 트랜지스터들을 포함하고,
    상기 제1 및 제2 선택 트랜지스터들의 출력 노드들과 연결되는 상기 제1 출력 라인이 직선으로 형성되도록, 상기 제1 및 제2 구동 트랜지스터들과 상기 제1 및 제2 선택 트랜지스터들이 배치되는 것을 특징으로 하는 이미지 센서의 픽셀 어레이.
  3. 제 2 항에 있어서,
    상기 제1 픽셀 그룹과 인접하고, 제5, 제6, 제7 및 제8 광전 변환부들 및 상기 제5, 제6, 제7 및 제8 광전 변환부들에 의해 공유되는 제2 신호 발생부를 포함하며 상기 2 X 2 구조로 배열되는 제5, 제6, 제7 및 제8 단위 픽셀들을 구비하는 제2 픽셀 그룹을 더 포함하고,
    상기 제2 신호 발생부는,
    상기 제5, 제6, 제7 및 제8 광전 변환부들과 연결되는 제5, 제6, 제7 및 제8 전송 트랜지스터들;
    상기 제5, 제6, 제7 및 제8 전송 트랜지스터들과 연결되는 제2 플로팅 확산 노드;
    상기 전원 전압이 드레인 단자에 연결되고 상기 제2 플로팅 확산 노드가 게이트 단자에 연결되는 제3 및 제4 구동 트랜지스터들; 및
    상기 선택 신호가 게이트 단자에 연결되고 일 단이 상기 제3 및 제4 구동 트랜지스터들의 소스 단자에 각각 직렬로 연결되는 제3 및 제4 선택 트랜지스터들을 포함하며,
    상기 제1 및 제2 선택 트랜지스터들의 출력 노드들 및 상기 제3 및 제4 선택 트랜지스터들의 출력 노드들과 연결되는 상기 제1 출력 라인이 직선으로 형성되도록, 상기 제1, 제2, 제3 및 제4 구동 트랜지스터들과 상기 제1, 제2, 제3 및 제4 선택 트랜지스터들이 배치되는 것을 특징으로 하는 이미지 센서의 픽셀 어레이.
  4. 제 1 항에 있어서,
    상기 제1, 제2, 제3 및 제4 단위 픽셀들은 4 X 1 구조로 배열되고,
    상기 복수의 구동 트랜지스터들은 상기 전원 전압이 드레인 단자에 연결되고 상기 제1 플로팅 확산 노드가 게이트 단자에 연결되는 제1, 제2 및 제3 구동 트랜지스터들을 포함하며,
    상기 복수의 선택 트랜지스터들은 상기 선택 신호가 게이트 단자에 연결되고 일 단이 상기 제1, 제2 및 제3 구동 트랜지스터들의 소스 단자에 각각 직렬로 연결되는 제1, 제2 및 제3 선택 트랜지스터들을 포함하고,
    상기 제1, 제2 및 제3 선택 트랜지스터들의 출력 노드들과 연결되는 상기 제1 출력 라인이 직선으로 형성되도록, 상기 제1, 제2 및 제3 구동 트랜지스터들과 상기 제1, 제2 및 제3 선택 트랜지스터들이 배치되는 것을 특징으로 하는 이미지 센서의 픽셀 어레이.
  5. 제 1 항에 있어서,
    상기 제1, 제2, 제3 및 제4 단위 픽셀들은 2 X 2 구조로 배열되고,
    상기 복수의 구동 트랜지스터들은 상기 전원 전압이 드레인 단자에 연결되고 상기 제1 플로팅 확산 노드가 게이트 단자에 연결되는 제1, 제2 및 제3 구동 트랜지스터들을 포함하며,
    상기 복수의 선택 트랜지스터들은 상기 선택 신호가 게이트 단자에 연결되고 일 단이 상기 제1, 제2 및 제3 구동 트랜지스터들의 소스 단자에 각각 직렬로 연결되는 제1, 제2 및 제3 선택 트랜지스터들을 포함하는 것을 특징으로 하는 이미지 센서의 픽셀 어레이.
  6. 제 5 항에 있어서,
    상기 제1 픽셀 그룹과 인접하고, 제5, 제6, 제7 및 제8 광전 변환부들 및 상기 제5, 제6, 제7 및 제8 광전 변환부들에 의해 공유되는 제2 신호 발생부를 포함하며 상기 2 X 2 구조로 배열되는 제5, 제6, 제7 및 제8 단위 픽셀들을 구비하는 제2 픽셀 그룹을 더 포함하고,
    상기 제2 신호 발생부는,
    상기 제5, 제6, 제7 및 제8 광전 변환부들과 연결되는 제5, 제6, 제7 및 제8 전송 트랜지스터들;
    상기 제5, 제6, 제7 및 제8 전송 트랜지스터들과 연결되는 제2 플로팅 확산 노드;
    상기 전원 전압이 드레인 단자에 연결되고 상기 제2 플로팅 확산 노드가 게이트 단자에 연결되는 제4, 제5 및 제6 구동 트랜지스터들; 및
    상기 선택 신호가 게이트 단자에 연결되고 일 단이 상기 제4, 제5 및 제6 구동 트랜지스터들의 소스 단자에 각각 직렬로 연결되는 제4, 제5 및 제6 선택 트랜지스터들을 포함하며,
    상기 제1, 제2 및 제3 선택 트랜지스터들의 출력 노드들과 연결되는 상기 제1 출력 라인 및 상기 제4, 제5 및 제6 선택 트랜지스터들의 출력 노드들과 연결되는 제2 출력 라인이 직선으로 형성되도록, 상기 제1, 제2, 제3, 제4, 제5 및 제6 구동 트랜지스터들과 상기 제1, 제2, 제3, 제4, 제5 및 제6 선택 트랜지스터들이 배치되는 것을 특징으로 하는 이미지 센서의 픽셀 어레이.
  7. 제 6 항에 있어서,
    상기 제1 출력 라인 및 상기 제2 출력 라인 중 하나를 선택하기 위한 스위치를 더 포함하는 것을 특징으로 하는 이미지 센서의 픽셀 어레이.
  8. 제1 및 제2 광전 변환부들 및 상기 제1 및 제2 광전 변환부들에 의해 공유되는 제1 신호 발생부를 포함하는 제1 및 제2 단위 픽셀들을 구비하는 제1 픽셀 그룹을 포함하고,
    상기 제1 신호 발생부는,
    상기 제1 및 제2 광전 변환부들과 연결되는 제1 및 제2 전송 트랜지스터들;
    상기 제1 및 제2 전송 트랜지스터들과 연결되는 제1 플로팅 확산 노드;
    전원 전압이 드레인 단자에 연결되고 상기 제1 플로팅 확산 노드가 게이트 단자에 연결되는 복수의 구동 트랜지스터들; 및
    선택 신호가 게이트 단자에 연결되고 일 단이 상기 복수의 구동 트랜지스터들의 소스 단자에 각각 직렬로 연결되는 복수의 선택 트랜지스터들을 포함하고,
    상기 복수의 선택 트랜지스터들의 출력 노드들 각각은 제1 출력 라인과 연결되며,
    상기 복수의 구동 트랜지스터들의 소스 단자는 서로 직접 연결되지 않도록 배치되는 이미지 센서의 픽셀 어레이.
  9. 제 8 항에 있어서,
    상기 제1 및 제2 단위 픽셀들은 2 X 1 구조로 배열되고,
    상기 복수의 구동 트랜지스터들은 상기 전원 전압이 드레인 단자에 연결되고 상기 제1 플로팅 확산 노드가 게이트 단자에 연결되는 제1 및 제2 구동 트랜지스터들을 포함하며,
    상기 복수의 선택 트랜지스터들은 상기 선택 신호가 게이트 단자에 연결되고 일 단이 상기 제1 및 제2 구동 트랜지스터들의 소스 단자에 각각 직렬로 연결되는 제1 및 제2 선택 트랜지스터들을 포함하고,
    상기 제1 및 제2 선택 트랜지스터들의 출력 노드들과 연결되는 상기 제1 출력 라인이 직선으로 형성되도록, 상기 제1 및 제2 구동 트랜지스터들과 상기 제1 및 제2 선택 트랜지스터들이 배치되는 것을 특징으로 하는 이미지 센서의 픽셀 어레이.
  10. 입사광에 기초하여 복수의 픽셀 신호들을 발생하는 픽셀 어레이; 및
    상기 복수의 픽셀 신호들에 기초하여 영상 데이터를 발생하는 신호 처리부를 포함하고,
    상기 픽셀 어레이는,
    복수의 광전 변환부들 및 상기 복수의 광전 변환부들에 의해 공유되는 제1 신호 발생부를 포함하는 복수의 단위 픽셀들을 구비하는 제1 픽셀 그룹을 포함하며,
    상기 제1 신호 발생부는,
    상기 복수의 광전 변환부들과 연결되는 복수의 전송 트랜지스터들;
    상기 복수의 전송 트랜지스터들과 연결되는 제1 플로팅 확산 노드;
    전원 전압이 드레인 단자에 연결되고 상기 제1 플로팅 확산 노드가 게이트 단자에 연결되는 복수의 구동 트랜지스터들; 및
    선택 신호가 게이트 단자에 연결되고 일 단이 상기 복수의 구동 트랜지스터들의 소스 단자에 각각 직렬로 연결되는 복수의 선택 트랜지스터들을 포함하고,
    상기 복수의 선택 트랜지스터들의 출력 노드들 각각은 제1 출력 라인과 연결되며,
    상기 복수의 구동 트랜지스터들의 소스 단자는 서로 직접 연결되지 않도록 배치되는 이미지 센서.
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