KR102568744B1 - 이미지 센서 - Google Patents

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곽평수
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에스케이하이닉스 주식회사
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Abstract

본 기술은 이미지 센서에 관한 것으로, 상기 이미지 센서는 제1픽셀그룹과 인접하게 위치하는 제2픽셀그룹을 포함하고, 상기 제1픽셀그룹은 제1플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제1수광부 및 상기 제1수광부의 일측면에 인접하게 형성된 제1구동부 및 제2구동부를 포함하고, 상기 제2픽셀그룹은 제2플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제2수광부 및 상기 제2수광부의 일측면에 인접하게 형성된 제3구동부 및 제4구동부를 포함하며, 상기 제1구동부는 상기 제2구동부와 병렬로 연결되고, 상기 제2구동부는 상기 제4구동부와 병렬로 연결될 수 있다.

Description

이미지 센서{IMAGE SENSOR}
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 이미지 센서에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 집적도 및 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
본 발명의 실시예는 성능이 향상된 이미지 센서를 제공하기 위한 것이다.
본 발명의 실시예에 따른 이미지 센서는 제1픽셀그룹과 인접하게 위치하는 제2픽셀그룹을 포함하고, 상기 제1픽셀그룹은 제1플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제1수광부 및 상기 제1수광부의 일측면에 인접하게 형성된 제1구동부 및 제2구동부를 포함하고, 상기 제2픽셀그룹은 제2플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제2수광부 및 상기 제2수광부의 일측면에 인접하게 형성된 제3구동부 및 제4구동부를 포함하며, 상기 제1구동부는 상기 제2구동부와 병렬로 연결되고, 상기 제2구동부는 상기 제4구동부와 병렬로 연결될 수 있다.
상기 제1구동부 및 상기 제3구동부는 각각 입사광에 응답하여 상기 제1수광부 및 상기 제2수광부에서 생성된 광전하량에 상응하는 출력신호를 생성하는 제1드라이버 트랜지스터 및 제2드라이버 트랜지스터를 포함하고, 상기 제2구동부 및 상기 제4구동부는 각각 선택신호에 응답하여 상기 출력신호를 출력라인으로 출력하는 제1선택 트랜지스터 및 제2선택 트랜지스터를 포함할 수 있다. 상기 제2구동부는 상기 제4구동부와 인접하게 위치하고, 상기 제2구동부 및 상기 제4구동부는 상기 제1구동부와 상기 제3구동부 사이에 위치할 수 있다. 상기 제1구동부 또는 상기 제3구동부에 인접하게 형성되며, 리셋신호에 응답하여 상기 제1플로팅디퓨전 및 상기 제2플로팅디퓨전을 초기화시키는 리셋 트랜지스터를 포함하는 제5구동부를 더 포함할 수 있다. 상기 제1수광부 및 상기 제2수광부의 타측면에 인접하게 형성되고, 리셋신호에 응답하여 상기 제1플로팅디퓨전 및 상기 제2플로팅디퓨전을 초기화시키는 리셋 트랜지스터를 포함하는 제5구동부를 더 포함할 수 있다. 상기 제5구동부는 상기 제1픽셀그룹과 상기 제2픽셀그룹이 접하는 경계면에 인접하게 위치할 수 있다.
상기 제1픽셀그룹은 상기 제1수광부의 일측면에 인접하게 위치하고, 제3플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제3수광부를 더 포함하고, 상기 제2픽셀그룹은 상기 제2수광부의 일측면에 인접하게 위치하고, 제4플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제4수광부를 더 포함하며, 상기 제1구동부 및 상기 제2구동부는 상기 제1수광부와 상기 제3수광부 사이에 위치하고, 상기 제3구동부 및 상기 제4구동부는 상기 제2수광부 및 상기 제4수광부 사이에 위치할 수 있다. 상기 제1구동부 및 상기 제3구동부는 각각 입사광에 응답하여 상기 제1수광부 내지 상기 제4수광부에서 생성된 광전하량에 상응하는 출력신호를 생성하는 제1드라이버 트랜지스터 및 제2드라이버 트랜지스터를 포함하고, 상기 제2구동부 및 상기 제4구동부는 각각 선택신호에 응답하여 상기 출력신호를 출력라인으로 출력하는 제1선택 트랜지스터 및 제2선택 트랜지스터를 포함할 수 있다. 상기 제2구동부는 상기 제4구동부와 인접하게 위치하고, 상기 제2구동부 및 상기 제4구동부는 상기 제1구동부와 상기 제3구동부 사이에 위치할 수 있다. 상기 제1구동부 또는 상기 제3구동부에 인접하게 형성되며, 리셋신호에 응답하여 상기 제1플로팅디퓨전 내지 상기 제4플로팅디퓨전을 초기화시키는 리셋 트랜지스터를 포함하는 제5구동부를 더 포함할 수 있다.
상기 제1구동부 및 상기 제3구동부는 각각 입사광에 응답하여 상기 제1수광부 및 상기 제2수광부에서 생성된 광전하량에 상응하는 출력신호를 생성하는 제1드라이버 트랜지스터 및 제2드라이버 트랜지스터를 포함하고, 상기 제2수광부 및 상기 제4수광부는 각각 리셋신호에 응답하여 상기 제1플로팅디퓨전 및 상기 제2플로팅디퓨전을 초기화하는 제1리셋 트랜지스터 및 제2리셋 트랜지스터를 포함할 수 있다. 상기 제1구동부는 상기 제3구동부와 인접하게 위치하고, 상기 제1구동부 및 상기 제3구동부는 상기 제2구동부 및 상기 제4구동부 사이에 위치할 수 있다. 상기 제1수광부 및 상기 제2수광부의 타측면에 인접하게 형성되며, 선택신호에 응답하여 상기 출력신호를 출력라인으로 출력하는 선택 트랜지스터를 포함하는 제5구동부를 더 포함할 수 있다. 상기 제5구동부는 상기 제1픽셀그룹과 상기 제2픽셀그룹이 접하는 경계면에 인접하게 위치할 수 있다.
상기 제1수광부의 일측면과 마주보는 타측면을 갖고, 제3플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제3수광부; 상기 제2수광부의 일측면과 마주보는 타측면을 갖고, 제4플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제4수광부; 및 상기 제3수광부 및 상기 제4수광부의 일측면에 인접하게 형성되고, 선택신호에 응답하여 상기 출력신호를 출력라인으로 출력하는 선택 트랜지스터를 포함하는 제5구동부를 더 포함할 수 있다.
상기 제1수광부의 타측면에 인접하게 형성된 제5구동부 및 상기 제2수광부의 타측면에 인접하게 형성된 제6구동부를 더 포함할 수 있고, 상기 제5구동부는 상기 제6구동부와 병렬로 연결될 수 있다. 상기 제5구동부 및 상기 제6구동부는 각각 선택신호에 응답하여 상기 출력신호를 출력라인으로 출력하는 제1선택 트랜지스터 및 제2선택 트랜지스터를 포함할 수 있다. 하는 이미지 센서.
상기 제1수광부의 일측면과 마주보는 타측면을 갖고, 제3플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제3수광부; 상기 제2수광부의 일측면과 마주보는 타측면을 갖고, 제4플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제4수광부; 상기 제3수광부의 일측면에 인접하게 형성된 제5구동부; 및 상기 제4수광부의 일측면에 인접하게 형성된 제6구동부를 더 포함할 수 있고, 상기 제5구동부는 상기 제6구동부와 병렬로 연결될 수 있다. 상기 제5구동부 및 상기 제6구동부는 각각 선택신호에 응답하여 상기 출력신호를 출력라인으로 출력하는 제1선택 트랜지스터 및 제2선택 트랜지스터를 포함할 수 있다.
본 발명의 실시예에 따른 이미지 센서는 각각 플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 둘 이상의 수광부들; 제1전원노드와 상기 플로팅디퓨전을 사이를 연결하고, 리셋신호에 응답하여 상기 플로팅디퓨전을 초기화시키는 제1구동부; 제2전원노드와 제3구동부 사이를 연결하고, 입사광에 응답하여 상기 수광부들에서 생성된 광전하량에 상응하는 출력신호를 생성하며, 병렬 연결 구조를 갖는 복수의 트랜지스터들을 포함하는 제2구동부; 및 상기 제2구동부와 출력라인 사이를 연결하고, 선택신호에 응답하여 상기 제2구동부에서 생성된 출력신호를 상기 출력라인으로 출력하는 상기 제3구동부를 포함하며, 상기 제1구동부 또는 상기 제3구동부는 병렬 연결 구조를 갖는 복수의 트랜지스터들을 포함하거나, 상기 제1구동부 및 상기 제3구동부 각각은 병렬 연결 구조를 갖는 복수의 트랜지스터들을 포함할 수 있다.
상기 제2구동부는 병렬 연결 구조를 갖는 제1드라이버 트랜지스터 및 제2드라이버 트랜지스터를 포함하고, 상기 제1드라이버 트랜지스터의 게이트 및 상기 제2드라이버 트랜지스터의 게이트는 상기 플로팅디퓨전에 연결될 수 있다. 상기 제1구동부는 리셋 트랜지스터를 포함하고, 상기 제3구동부는 병렬 연결 구조를 갖는 제1선택 트랜지스터 및 제2선택 트랜지스터를 포함할 수 있다. 상기 제1선택 트랜지스터 및 상기 제2선택 트랜지스터는 선택신호에 응답하여 동기화되어 동작할 수 있다. 상기 제1선택 트랜지스터 및 상기 제2선택 트랜지스터는 상기 출력라인을 공유할 수 있다. 상기 제1구동부는 병렬 연결 구조를 갖는 제1리셋 트랜지스터 및 제2리셋 트랜지스터를 포함하고, 상기 제3구동부는 선택 트랜지스터를 포함할 수 있다. 상기 제1리셋 트랜지스터 및 제2리셋 트랜지스터는 리셋신호에 응답하여 동기화되어 동작할 수 있다. 상기 제1구동부는 병렬 연결 구조를 갖는 제1리셋 트랜지스터 및 제2리셋 트랜지스터를 포함하고, 상기 제3구동부는 병렬 연결 구조를 갖는 제1선택 트랜지스터 및 제2선택 트랜지스터를 포함할 수 있다. 상기 제1리셋 트랜지스터 및 상기 제2리셋 트랜지스터는 리셋신호에 응답하여 동기화되어 동작할 수 있다. 상기 제1선택 트랜지스터는 제1선택신호에 응답하여 동작하고, 상기 제2선택 트랜지스터는 상기 제1선택신호와 상이한 제2선택신호에 응답하여 동작할 수 있다. 상기 제1선택 트랜지스터 및 상기 제2선택 트랜지스터는 상기 출력라인을 공유하거나, 또는 상기 제1선택 트랜지스터 및 상기 제2선택 트랜지스터는 각각 제1출력라인 및 제2출력라인에 연결될 수 있다.
본 발명의 실시예에 따른 이미지 센서는 제1플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제1수광부; 제1방향으로 상기 제1수광부에 인접하고, 제2플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제2수광부; 상기 제1방향과 교차하는 제2방향으로 상기 제1 및 제2수광부에 인접하고, 병렬 연결 구조를 갖는 제1드라이버 트랜지스터 및 제2드라이버 트랜지스터; 및 상기 제1플로팅디퓨전, 상기 제2플로팅디퓨전, 상기 제1드라이버 트랜지스터의 게이트 및 상기 제2드라이버 트랜지스터의 게이트를 전기적으로 연결하는 상호연결부를 포함할 수 있다.
드라이버전압을 공급받는 상기 제1드라이버 트랜지스터의 드레인 및 상기 제2드라이버 트랜지스터의 드레인 각각에 인접한 픽업영역들을 더 포함하고, 상기 드라이버전압은 포지티브 전압을 포함하며, 상기 픽업영역들에는 접지전압이 공급될 수 있다. 상기 제1수광부와 상기 제2수광부가 접하는 경계를 기준으로 상기 제1드라이버 트랜지스터와 상기 제2드라이버 트랜지스터는 대칭적인 형상을 가질 수 있다. 상기 제1수광부와 상기 제2수광부가 접하는 경계를 기준으로 상기 상호연결부는 대칭적인 형상을 가질 수 있다. 상기 제1 및 제2드라이버 트랜지스터는 각각의 소스에 대응하는 접합영역을 공유하고, 공유된 상기 접합영역은 상기 제1수광부와 상기 제2수광부가 접하는 경계에 정렬될 수 있다.
본 발명의 실시예에 따른 이미지 센서는 제1플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제1수광부; 제1방향으로 상기 제1수광부에 인접하고, 제2플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제2수광부; 상기 제1방향과 교차하는 제2방향으로 상기 제1 및 제2수광부 일측에 위치하는 제1드라이버 트랜지스터 및 제2드라이버 트랜지스터; 상기 제2방향으로 상기 제1 및 제2수광부의 일측에 위치하고, 상기 제1드라이버 트랜지스터와 상기 제2드라이버 트랜지스터 사이에 위치하는 제1선택 트랜지스터 및 제2선택 트랜지스터; 및 상기 제1플로팅디퓨전, 상기 제2플로팅디퓨전, 상기 제1드라이버 트랜지스터의 게이트 및 상기 제2드라이버 트랜지스터의 게이트를 전기적으로 연결하는 제1상호연결부를 포함하고, 상기 제1 및 제2드라이버 트랜지스터와 상기 제1 및 제2선택 트랜지스터는 각각 병렬 연결 구조를 가질 수 있다.
상기 제1수광부 및 상기 제1드라이버 트랜지스터에 인접하고, 상기 제1방향으로 상기 제1드라이버 트랜지스터와 정렬된 리셋 트랜지스터; 및 상기 리셋 트랜지스터의 소스와 상기 제1플로팅디퓨전 및 상기 제2플로팅디퓨전를 전기적으로 연결하는 제3상호연결부를 더 포함할 수 있다. 상기 리셋 트랜지스터의 드레인은 상기 리셋 트랜지스터의 소스보다 상기 제1플로팅디퓨전으로부터 더 멀리 위치할 수 있다. 상기 제2방향으로 상기 제1 및 제2수광부의 타측에 위치하는 리셋 트랜지스터; 및 상기 리셋 트랜지스터의 소스와 상기 제1플로팅디퓨전 및 상기 제2플로팅디퓨전를 전기적으로 연결하는 제3상호연결부를 더 포함할 수 있다. 상기 리셋 트랜지스터는 상기 제1수광부와 상기 제2수광부가 접하는 경계를 기준으로 대칭적인 형상을 가질 수 있다. 상기 제1선택 트랜지스터의 게이트와 상기 제2선택 트랜지스터의 게이트를 전기적으로 연결하는 제2상호연결부를 더 포함하고, 상기 제1수광부와 상기 제2수광부가 접하는 경계를 기준으로 상기 제2상호연결부는 대칭적인 형상을 가질 수 있다. 드라이버전압을 공급받는 상기 제1드라이버 트랜지스터의 드레인 및 상기 제2드라이버 트랜지스터의 드레인 각각에 인접한 픽업영역들을 더 포함하고, 상기 드라이버전압은 포지티브 전압을 포함하며, 상기 픽업영역들에는 접지전압이 공급될 수 있다. 상기 제1수광부와 상기 제2수광부가 접하는 경계를 기준으로 상기 제1드라이버 트랜지스터와 상기 제2드라이버 트랜지스터는 대칭적인 형상을 갖고, 상기 제1수광부와 상기 제2수광부가 접하는 경계를 기준으로 상기 제1선택 트랜지스터와 상기 제2선택 트랜지스터는 대칭적인 형상을 가질 수 있다. 상기 제1수광부와 상기 제2수광부가 접하는 경계를 기준으로 상기 제1상호연결부는 대칭적인 형상을 가질 수 있다. 상기 제1 및 제2선택 트랜지스터는 각각의 소스에 대응하는 접합영역을 공유하고, 공유된 상기 접합영역은 상기 제1수광부와 상기 제2수광부가 접하는 경계에 정렬될 수 있다.
본 발명의 실시예에 따른 이미지 센서는 제1플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제1수광부; 제1방향으로 상기 제1수광부에 인접하고, 제2플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제2수광부; 상기 제1방향과 교차하는 제2방향으로 상기 제1 및 제2수광부 일측에 위치하는 제1리셋 트랜지스터 및 제2리셋 트랜지스터; 상기 제2방향으로 상기 제1 및 제2수광부 일측에 위치하고, 상기 제1리셋 트랜지스터 및 상기 제2리셋 트랜지스터 사이에 위치하는 제1드라이버 트랜지스터 및 제2드라이버 트랜지스터; 및 상기 제1플로팅디퓨전, 상기 제2플로팅디퓨전, 상기 제1드라이버 트랜지스터의 게이트, 상기 제2드라이버 트랜지스터의 게이트, 상기 제1리셋 트랜지스터의 소스 및 상기 제2리셋 트랜지스터의 소스를 전기적으로 연결하는 제1상호연결부를 포함하고, 상기 제1 및 제2드라이버 트랜지스터와 상기 제1 및 제2리셋 트랜지스터는 각각 병렬 연결 구조를 가질 수 있다.
상기 제2방향으로 상기 제1 및 제2수광부의 타측에 위치하는 선택 트랜지스터; 및 상기 제1 및 상기 제2드라이버 트랜지스터의 소스와 상기 선택 트랜지스터의 드레인를 전기적으로 연결하는 제3상호연결부를 더 포함할 수 있다. 상기 제1수광부와 상기 제2수광부가 접하는 경계를 기준으로 상기 선택 트랜지스터는 대칭적인 형상을 가질 수 있다. 상기 제2방향으로 상기 제1 및 제2수광부 일측에 위치하되, 상기 제2방향으로 상기 제1 및 제2수광부의 피치만큼 상기 제1 및 제2드라이버 트랜지스터로부터 이격된 선택 트랜지스터; 및 상기 제1드라이버 트랜지스터의 소스 및 상기 제2드라이버 트랜지스터의 소스와 상기 선택 트랜지스터의 드레인를 전기적으로 연결하는 제3상호연결부를 더 포함할 수 있다. 상기 제2방향으로 상기 제1 및 제2수광부의 타측에 위치하고, 병렬 연결 구조를 갖는 제1선택 트랜지스터 및 제2선택 트랜지스터; 및 상기 제1 및 상기 제2드라이버 트랜지스터의 소스와 상기 제1 및 제2선택 트랜지스터의 드레인를 전기적으로 연결하는 제3상호연결부를 더 포함할 수 있다. 상기 제2방향으로 상기 제1 및 제2수광부의 타측에 위치하고, 병렬 연결 구조를 갖는 제1선택 트랜지스터 및 제2선택 트랜지스터; 및 상기 제1 및 상기 제2드라이버 트랜지스터의 소스와 상기 제1 및 제2선택 트랜지스터의 드레인를 전기적으로 연결하는 제3상호연결부를 더 포함할 수 있다. 상기 제1수광부와 상기 제2수광부가 접하는 경계를 기준으로 상기 제1선택 트랜지스터와 상기 제2선택 트랜지스터는 대칭적인 형상을 가질 수 있다. 상기 제1 및 제2선택 트랜지스터는 각각의 드레인에 대응하는 접합영역을 공유하고, 공유된 상기 접합영역은 상기 제1수광부와 상기 제2수광부가 접하는 경계에 정렬될 수 있다. 상기 제2방향으로 상기 제1 및 제2수광부 일측에 위치하되, 상기 제2방향으로 상기 제1 및 제2수광부의 피치만큼 상기 제1 및 제2드라이버 트랜지스터로부터 이격되고, 병렬 연결 구조를 갖는 제1선택 트랜지스터 및 제2선택 트랜지스터; 및 상기 제1 및 제2드라이버 트랜지스터의 소스와 상기 제1 및 제2선택 트랜지스터의 드레인를 전기적으로 연결하는 제3상호연결부를 더 포함할 수 있다. 상기 제1 및 제2선택 트랜지스터는 각각의 드레인에 대응하는 접합영역을 공유하고, 공유된 상기 접합영역은 상기 제1수광부와 상기 제2수광부가 접하는 경계에 정렬될 수 있다. 드라이버전압을 공급받는 상기 제1드라이버 트랜지스터의 드레인 및 상기 제2드라이버 트랜지스터의 드레인 각각에 인접한 픽업영역들을 더 포함하고, 상기 드라이버전압은 포지티브 전압을 포함하며, 상기 픽업영역들에는 접지전압이 공급될 수 있다. 상기 제1수광부와 상기 제2수광부가 접하는 경계를 기준으로 상기 제1드라이버 트랜지스터와 상기 제2드라이버 트랜지스터는 서로 대칭적인 형상을 갖고, 상기 제1수광부와 상기 제2수광부가 접하는 경계를 기준으로 상기 제1리셋 트랜지스터와 상기 제2리셋 트랜지스터는 서로 대칭적인 형상을 가질 수 있다. 상기 제1수광부와 상기 제2수광부가 접하는 경계를 기준으로 상기 제1상호연결부는 대칭적인 형상을 가질 수 있다. 상기 제1 및 제2드라이버 트랜지스터는 각각의 소스에 대응하는 접합영역을 공유하고, 공유된 상기 접합영역은 상기 제1수광부와 상기 제2수광부가 접하는 경계에 정렬될 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 제1구동부 내지 제3구동부 중 둘 이상이 병렬 연결 구조를 갖는 복수의 트랜지스터들로 구성됨에 따라 제한된 면적내에서 픽셀 트랜지스터의 사이즈 특히, 채널면적을 용이하게 증가시킬 수 있다. 아울러, 병렬 연결 구조를 갖기 때문에 트랜지스터의 유효채널폭을 증가시켜 전류 구동력 및 노이즈에 대한 저항력을 향상시킬 수 있다.
또한, 구동부 및 상호연결부가 제1수광부 및 제2수광부가 접하는 경계를 기준으로 대칭적인 형상을 갖기 때문에 픽셀블럭내 복수의 단위픽셀들이 균일한 동작 특성을 갖도록 형성할 수 있다.
도 1은 본 발명의 제1실시예에 따른 이미지 센서의 픽셀블럭을 도시한 평면도.
도 2는 본 발명의 제1실시예 및 제2실시예에 따른 이미지 센서의 픽셀블럭에 대응하는 등가회로도를 도시한 도면.
도 3은 본 발명의 제1실시예에 따른 이미지 센서의 픽셀 어레이 일부를 도시한 평면도.
도 4는 본 발명의 제1실시예의 변형예에 따른 이미지 센서의 픽셀블럭을 도시한 평면도.
도 5는 본 발명의 제2실시예에 따른 이미지 센서의 픽셀블럭을 도시한 평면도.
도 6은 본 발명의 제2실시예에 따른 이미지 센서의 픽셀 어레이 일부를 도시한 평면도.
도 7은 본 발명의 제3실시예에 따른 이미지 센서의 픽셀블럭을 도시한 평면도.
도 8은 본 발명의 제3실시예에 따른 이미지 센서의 픽셀블럭에 대응하는 등가회로도를 도시한 도면.
도 9는 본 발명의 제3실시예에 따른 이미지 센서의 픽셀 어레이 일부를 도시한 평면도.
도 10은 본 발명의 제3실시예의 변형예에 따른 이미지 센서의 픽셀블럭을 도시한 평면도.
도 11은 본 발명의 제4실시예에 따른 이미지 센서의 픽셀블럭을 도시한 평면도.
도 12는 본 발명의 제4실시예에 따른 이미지 센서의 픽셀블럭에 대응하는 등가회로도를 도시한 도면.
도 13은 본 발명의 제4실시예에 따른 이미지 센서의 픽셀 어레이 일부를 도시한 평면도.
도 14는 본 발명의 제4실시예의 변형예에 따른 이미지 센서의 픽셀블럭을 도시한 평면도.
도 15는 본 발명의 실시예에 따른 이미지 센서를 개략적으로 도시한 블럭도.
도 16은 본 발명의 실시예들에 따른 이미지 센서를 구비한 전자장치를 간략히 도시한 도면.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 도면을 참조하여 설명하기로 한다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1층이 제2층 상에 있거나 또는 기판상에 있는 경우, 제1층이 제2층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1층과 제2층 사이 또는 제1층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
후술하는 본 발명의 실시예는 성능이 향상된 이미지 센서를 제공하기 위한 것이다. 여기서, 성능이 향상된 이미지 센서는 고품질-고해상도 이미지(High quality and High resolution image)를 제공할 수 있는 이미지 센서를 의미할 수 있다. 구체적으로, 고해상도 이미지를 제공하기 위해 실시예에 따른 이미지 센서는 공유 픽셀 구조(shared pixel structure)를 가질 수 있다. 그러나, 공유 픽셀 구조는 필펙터(Fill factor)를 증가시키기 용이하나, 픽셀 트랜지스터를 포함하는 구동부의 면적이 감소하여 동작 특성이 열화되는 단점이 있다. 즉, 공유 픽셀 구조는 광전변환소자의 수광면적을 용이하게 증가시킬 수 있으나, 상대적으로 픽셀 트랜지스터가 형성되는 면적이 감소하기 때문에 픽셀 트랜지스터의 성능이 하향되고, 공정 편차에 기인한 특성 산포가 커지며, 템포럴 노이즈(temporal noise)에 취약해지는 단점이 있다. 참고로, 픽셀 트랜지스터는 리셋 트랜지스터, 드라이버 트랜지스터, 선택 트랜지스터 등을 포함할 수 있다.
또한, 공유 픽셀 구조는 플로팅디퓨전을 공유하는 각각의 단위픽셀들에 인접한 구조물들 예컨대, 도전라인, 픽셀 트랜지스터의 종류 및 형태가 서로 상이하기 때문에 이들 사이에서 발생하는 오버랩 캐패시턴스(Overlap capacitance) 또는 기생 캐패시턴스(Parasitic capacitance)에 의해 각 단위픽셀들마다 동작 특성이 달라지는 단점이 있다. 즉, 복수의 단위픽셀들 각각에서 오버랩 캐패시턴스 또는 기생 캐패시턴스의 차이에 기인하여 동일한 조건일 때, 복수의 단위픽셀들 각각에서 출력되는 출력신호에 차이가 발생하는 문제가 있다.
따라서, 후술하는 본 발명의 실시예는 고품질-고해상도 이미지를 제공하기 위해 공유 픽셀 구조를 갖되, 제한된 면적내에서 픽셀 트랜지스터의 크기를 최대화할 수 있는 이미지 센서를 제공한다.
이하, 본 발명의 실시예에서 제1방향(D1)은 수평방향 또는 로우방향일 수 있고, 제2방향(D2)은 수직방향 또는 컬럼방향일 수 있다. 한편, 본 발명의 실시예에서는 제1방향(D1) 및 제2방향(D2)이 각각 로우방향 및 컬럼방향인 경우를 예시하였으나, 본 발명은 이에 한정되지 않는다. 즉, 제1방향(D1)이 컬럼방향이고, 제2방향(D2)이 로우방향일 수도 있다.
도 1은 본 발명의 제1실시예에 따른 이미지 센서의 픽셀블럭을 도시한 평면도이다. 도 2는 본 발명의 제1실시예 및 제2실시예에 따른 이미지 센서의 픽셀블럭에 대응하는 등가회로도를 도시한 도면이다. 그리고, 도 3은 본 발명의 제1실시예에 따른 이미지 센서의 픽셀 어레이 일부를 도시한 평면도이다.
도 1 내지 도 3에 도시된 바와 같이, 제1실시예에 따른 이미지 센서는 복수의 픽셀블럭들(110)이 배열된 픽셀 어레이(100)를 포함할 수 있다. 픽셀 어레이(100)에서 복수의 픽셀블럭들(110)은 매트릭스 구조로 배열되거나(도 3 참조), 또는 지그재그 구조로 배열될 수 있다.
복수의 픽셀블럭들(110) 각각은 공유 픽셀 구조(shared pixel structure)를 가질 수 있다. 예를 들어, 복수의 픽셀블럭들(110) 각각은 8-공유 픽셀 구조(8-shared pixel structure)를 가질 수 있다. 8-공유 픽셀 구조는 4-공유 픽셀 구조 대비 픽셀 트랜지스터의 크기를 보다 용이하게 증가시킬 수 있다. 구체적으로, 복수의 픽셀블럭들(110) 각각은 제1플로팅디퓨전(FD1)을 공유하는 복수의 단위픽셀들을 포함하는 제1수광부(210), 제2플로팅디퓨전(FD2)을 공유하는 복수의 단위픽셀들을 포함하는 제2수광부(220), 리셋 트랜지스터(reset transistor, RX), 드라이버 트랜지스터(drive transister, DX) 및 선택 트랜지스터(selection transistor, SX)를 포함하는 구동부(230) 및 제1수광부(210), 제2수광부(220) 및 구동부(230)를 전기적으로 연결하는 상호연결부(250)를 포함할 수 있다. 참고로, 리셋 트랜지스터(RX), 드라이버 트랜지스터(DX) 및 선택 트랜지스터(SX)를 픽셀 트랜지스터라 지칭할 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1수광부(210) 및 제2수광부(220)는 입사광에 응답하여 광전하를 생성할 수 있다. 제1수광부(210)와 제2수광부(220)는 동일한 구성 및 동일한 평면형상(planar shape)을 가질 수 있다. 예를 들어, 제1수광부(210)는 제1플로팅디퓨전(FD1)을 공유하고, 2×2 매트릭스 구조로 배열된 4개의 단위픽셀들 즉, 제1단위픽셀(211) 내지 제4단위픽셀(214)을 포함할 수 있다. 제2수광부(220)는 제2플로팅디퓨전(FD2)을 공유하고, 2×2 매트릭스 구조로 배열된 4개의 단위픽셀들 즉, 제5단위픽셀(225) 내지 제8단위픽셀(228)을 포함할 수 있다. 제1수광부(210) 및 제2수광부(220)는 서로 인접하게 위치하고, 제2방향(D2)으로 정렬될 수 있다. 따라서, 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)도 제2방향(D2)으로 정렬될 수 있다. 즉, 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)은 제2방향(D2)으로 동일선상에 위치할 수 있다. 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)은 상호연결부(250)를 통해 서로 전기적으로 연결될 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1수광부(210) 및 제2수광부(220)는 제1방향(D1) 및 제2방향(D2)으로 각각 제1피치(W1) 및 제2피치(W2)를 가질 수 있다. 제1수광부(210) 및 제2수광부(220)에서 제1피치(W1)는 로우방향으로의 폭일 수 있고, 제2피치(W2)는 컬럼방향으로의 폭일 수 있다. 제1피치(W1)와 제2피치(W2)는 동일한 크기를 갖거나(W1=W2), 또는 픽셀블럭(110) 내 구동부(230)의 배치에 기인하여 제1피치(W1)보다 제2피치(W2)가 더 클 수 있다(W2 > W1). 제1실시예에서는 제1피치(W1)보다 제2피치(W2)가 더 큰 경우를 예시하였다.
복수의 픽셀블럭들(110) 각각에서 제1단위픽셀(211) 내지 제8단위픽셀(228) 각각은 입사광에 응답하여 광전하를 생성하는 광전변환소자(photoelectric conversion element, PD) 및 전송신호(TRF)에 응답하여 광전변환소자(PD)에서 생성된 광전하를 플로팅디퓨전으로 전달하는 전송 트랜지스터(transfer transistor, TX)를 포함할 수 있다. 플로팅디퓨전은 전송 트랜지스터(TX)를 통해 광전변환소자(PD)에서 전달된 광전하를 임시로 저장하는 역할을 수행할 수 있다. 광전변환소자(PD)는 포토다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토다이오드(pinned photo diode; PPD) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 광전변환소자(PD)는 유기 또는/및 무기 포토다이오드를 포함할 수 있다. 구체적으로, 광전변환소자(PD)는 유기 또는 무기 포토다이오드 중 어느 하나로 구성되거나, 또는 유기 포토다이오드와 무기 포토다이오드가 적층된 형태로 구성될 수도 있다. 전송신호(TRF)는 로우드라이버(도 15의 도면부호 '150' 참조)에서 생성될 수 있고, 로우드라이버로부터 연장되어 전송 게이트(TG)에 연결된 로우라인(미도시)을 통해 전송 트랜지스터(TX)에 인가될 수 있다. 광전변환소자(PD) 및 플로팅디퓨전은 각각 전송 트랜지스터(TX)의 소스 및 드레인으로 작용할 수 있다.
복수의 픽셀블럭들(110) 각각에서 구동부(230)는 제1구동부(231) 내지 제3구동부(233)를 포함할 수 있다. 또한, 구동부(230)는 제2구동부(232)에 인접하게 배치된 픽업영역들(248)을 더 포함할 수 있다. 제1구동부(231)는 리셋신호(RST)에 응답하여 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2) 및 광전변환소자들(PD)을 초기화시킬 수 있다. 제2구동부(232)는 입사광에 응답하여 수광부들(210, 220)에서 생성된 광전하량에 상응하는 출력신호(Vout)를 생성할 수 있다. 그리고, 제3구동부(233)는 선택신호(SEL)에 응답하여 제2구동부(232)에서 생성된 출력신호(Vout)를 출력할 수 있다. 구동부(230)는 제1방향(D1)으로 수광부들(210, 220)의 일측 예컨대, 수광부들(210, 220)의 우측에 위치할 수 있다. 제1구동부(231) 내지 제3구동부(233)는 제2방향(D2)으로 정렬될 수 있고, 일부가 수광부들(210, 220) 외측 제2방향(D2)으로 돌출된 형태를 가질 수 있다. 이는, 수광부들(210, 220)과 구동부(230)를 전기적으로 연결하는 상호연결부(250)에 기인한 특성 열화를 방지하기 위함이다. 구체적으로, 구동부(230)의 일부가 수광부들(210, 220) 외측으로 돌출된 형태를 가짐으로써, 대칭적인 형상을 갖는 상호연결부(250)를 제공할 수 있다. 이를 통해, 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 방지할 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1구동부(231)는 리셋신호(RST)에 응답하여 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2) 및 광전변환소자들(PD)을 초기화시킬 수 있다. 이를 위해, 제1구동부(231)는 하나 이상의 리셋 트랜지스터(RX)를 포함할 수 있다. 제1실시예에서는 제1구동부(231)가 하나의 리셋 트랜지스터(RX)로 구성되는 경우를 예시하였다. 리셋신호(RST)는 로우드라이버(도 15의 도면부호 '150' 참조)에서 생성될 수 있고, 로우드라이버로부터 연장되어 리셋 게이트(RG)에 연결된 로우라인(미도시)을 통해 리셋 트랜지스터(RX)에 인가될 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1구동부(231)는 제1활성영역(241), 제1활성영역(241) 상에 형성된 리셋 게이트(RG), 리셋 게이트(RG) 양측 제1활성영역(241)에 형성된 제1접합영역(243) 및 제2접합영역(244)을 포함할 수 있다. 제1활성영역(241)은 장축 및 단축을 갖고, 장축이 제2방향(D2)으로 연장된 바타입의 형태를 가질 수 있다. 리셋신호(RST)는 리셋 게이트(RG)에 인가될 수 있다. 제1접합영역(243)은 리셋 트랜지스터(RX)의 드레인일 수 있다. 리셋 트랜지스터(RX)는 제1접합영역(243)을 통해 리셋전압(Vr)을 공급받을 수 있다. 리셋전압(Vr)은 포지티브 전압(Positive voltage)일 수 있다. 예를 들어, 리셋전압(Vr)은 전원전압(VDD)이거나, 또는 전원전압(VDD)보다 큰 포지티브 전압일 수 있다. 제2접합영역(244)은 리셋 트랜지스터(RX)의 소스일 수 있다. 제2접합영역(244)은 상호연결부(250)와 전기적으로 연결될 수 있고, 상호연결부(250)를 통해 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)과 전기적으로 연결될 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1구동부(231)는 제1수광부(210)에 인접하게 위치할 수 있고, 일부가 수광부들(210, 220) 외측 제2방향(D2)으로 돌출된 형태를 가질 수 있다. 구체적으로, 제1구동부(231)는 제1수광부(210)의 제2단위픽셀(212)에 인접하게 위치할 수 있다. 그리고, 리셋 게이트(RG) 일부 및 리셋전압(Vr)을 공급받는 리셋 트랜지스터(RX)의 드레인이 수광부들(210, 220)의 외측에 위치할 수 있다. 상술한 제1구동부(231)의 형상은 제2구동부(232) 및 제3구동부(233)가 형성될 공간을 용이하게 제공함과 동시에 대칭적인 형상을 갖는 상호연결부(250)를 제공하기 위함이다. 아울러, 리셋전압(Vr)을 공급받는 리셋 트랜지스터(RX)의 드레인이 수광부들(210, 220)의 외측에 위치함에 따라 리셋전압(Vr)을 공급하는 전원라인에 대한 설계 난이도를 감소시킬 수 있다. 아울러, 구동부(230) 전체를 수광부들(210, 220)의 일측에 배치하여 픽셀 어레이(100)에서 복수의 픽셀블럭들(110)의 배치에 대한 설계 자유도를 높일 수 있다. 그리고, 공유 픽셀 구조에 대한 집적도를 보다 용이하게 향상시킬 수 있다(도 4 참조).
복수의 픽셀블럭들(110) 각각에서 제2구동부(232)는 입사광에 응답하여 수광부들(210, 220)에서 생성된 광전하량에 상응하는 출력신호(Vout)를 생성할 수 있다. 이를 위해, 제2구동부(232)는 하나 이상의 드라이버 트랜지스터(DX)를 포함할 수 있다. 예를 들어, 제2구동부(232)는 병렬 연결 구조를 갖는 복수의 드라이버 트랜지스터들(DX)을 포함할 수 있다. 제1실시예에서는 제2구동부(232)가 병렬 연결 구조를 갖는 제1드라이버 트랜지스터(DX1) 및 제2드라이버 트랜지스터(DX2)로 구성되는 경우를 예시하였다. 이 경우, 제2구동부(232)가 하나의 드라이버 트랜지스터(DX)로 구성되는 경우 대비 제한된 면적내에서 드라이버 트랜지스터(DX)의 채널면적 특히, 유효채널폭을 용이하게 증가시킬 수 있다. 이를 통해, 제2구동부(232)의 전류 구동력을 향상시킴과 동시에 노이즈에 대한 저항력을 향상시킬 수 있다.
복수의 픽셀블럭들(110) 각각에서 제2구동부(232)는 제2활성영역(242), 제2활성영역(242) 상에 형성된 제1드라이버 게이트(DG1) 및 제2드라이버 게이트(DG2)를 포함할 수 있다. 제1드라이버 게이트(DG1) 및 제2드라이버 게이트(DG2)는 상호연결부(250)를 통해 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)과 전기적으로 연결될 수 있다. 제2활성영역(242)은 장축 및 단축을 갖고, 장축이 제2방향(D2)으로 연장된 바타입의 형태를 가질 수 있다. 제2활성영역(242)의 장축과 제1활성영역(241)의 장축은 제2방향(D2)으로 정렬될 수 있다. 제1드라이버 게이트(DG1)의 일측 및 제2드라이버 게이트(DG2)의 타측 제2활성영역(242)에는 제3접합영역(245)이 형성될 수 있다. 제3접합영역(245)은 제1드라이버 트랜지스터(DX1) 및 제2드라이버 트랜지스터(DX2)의 드레인일 수 있다. 제1드라이버 트랜지스터(DX1) 및 제2드라이버 트랜지스터(DX2)는 제3접합영역(245)을 통해 드라이버전압(Vd)을 공급받을 수 있다. 드라이버전압(Vd)은 포지티브 전압(Positive voltage)일 수 있다. 예를 들어, 드라이버전압(Vd)은 전원전압(VDD)이거나, 또는 전원전압(VDD)보다 큰 포지티브 전압일 수 있다. 제1드라이버 게이트(DG1)의 타측 및 제2드라이버 게이트(DG2)의 일측 제2활성영역(242)에는 제4접합영역(246)이 형성될 수 있다. 제4접합영역(246)은 제1드라이버 트랜지스터(DX1) 및 제2드라이버 트랜지스터(DX2)의 소스일 수 있다.
복수의 픽셀블럭들(110) 각각에서 제2구동부(232)의 제1드라이버 트랜지스터(DX1)는 제1수광부(210)에 인접하게 위치할 수 있고, 제2드라이버 트랜지스터(DX2)는 제2수광부(220)에 인접하게 위치할 수 있다. 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 제1드라이버 트랜지스터(DX1)와 제2드라이버 트랜지스터(DX2)는 대칭적인 형상을 가질 수 있다. 이를 통해, 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 방지할 수 있다. 아울러, 대칭적인 형상을 갖는 상호연결부(250)를 제공할 수 있기 때문에 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 보다 효과적으로 방지할 수 있다.
복수의 픽셀블럭들(110) 각각에서 픽업영역(248)은 픽셀블럭(110)에 대한 기준전위(Reference potential)를 제공하기 위한 것이다. 특히, 픽업영역(248)은 픽셀블럭(110) 내 구동부(230)에 대한 기준전위를 제공하기 위한 것이다. 예를 들어, 픽업영역(248)을 통해 픽셀블럭(110)에 접지전압(VSS)을 공급할 수 있다. 픽업영역(248)을 통해 기준전위 예컨대, 접지전압(VSS)을 픽셀블럭(110)에 제공함에 따라 픽셀블럭(110)의 동작 안정성을 향상시킬 수 있다. 여기서, 픽셀블럭(110)에 동작 안정성을 보다 효과적으로 향상시키기 위해 픽업영역(248)은 제2구동부(232)에 인접하게 위치할 수 있다. 구체적으로, 픽업영역(248)은 제1드라이버 트랜지스터(DX1)의 드레인 및 제2드라이버 트랜지스터(DX2)의 드레인에 인접하게 위치할 수 있다. 즉, 픽업영역(248)은 드라이버전압(Vd)을 공급받는 제3접합영역(245)에 인접하도록 형성할 수 있다. 이는, 전원전압(VDD) 또는 그 이상의 포지티브 전압이 인가되는 제3접합영역(245)에 인접하게 픽업영역(248)을 배치함에 따라 제3접합영역(245)에 공급되는 드라이버전압(Vd)에 변동이 발생하는 것을 방지할 수 있다. 이를 통해, 제2구동부(232)에서 생성되는 출력신호(Vout)에 변동이 발생하는 것을 방지하여 픽셀블럭(110)의 동작 안정성을 향상시킬 수 있다. 참고로, 드라이버전압(Vd)의 변동은 다양한 원인으로 인해 발생할 수 있으며, 드라이버전압(Vd)의 크기 또는 전위가 변화하는 것을 의미할 수 있다. 그리고, 제2구동부(232)는 수광부들(210, 220)에서 생성된 광전하량에 상응하도록 드라이버전압(Vd)의 크기를 조절하여 출력신호(Vout)를 생성하기 때문에 드라이버전압(Vd)에 변동이 발생하면 출력신호(Vout)에도 변동이 발생할 수 밖에 없다.
한편, 복수의 픽셀블럭들(110) 중 어느 하나의 픽셀블럭(110) 즉, 제1픽셀블럭(110-1)을 기준으로 제2방향(D2)으로 인접한 제2픽셀블럭(110-3)의 픽업영역(248)이 제1픽셀블럭(110-1)에서 리셋전압(Vr)을 공급받는 리셋 트랜지스터(RX)의 드레인 즉, 제1접합영역(243)에 인접하도록 배치될 수 있다(도 3 참조). 이를 통해, 픽셀블럭(110)의 동작 안정성을 더욱더 향상시킬 수 있다.
복수의 픽셀블럭들(110) 각각에서 제3구동부(233)는 선택신호(SEL)에 응답하여 제2구동부(232)에서 생성된 출력신호(Vout)를 출력할 수 있다. 이를 위해, 제3구동부(233)는 제2구동부(232)와 직렬로 연결된 하나 이상의 선택 트랜지스터(SX)를 포함할 수 있다. 예를 들어, 제3구동부(233)는 병렬 연결 구조를 갖는 복수의 선택 트랜지스터들(SX)을 포함할 수 있다. 제1실시예에서는 제3구동부(233)가 병렬 연결 구조를 갖는 제1선택 트랜지스터(SX1) 및 제2선택 트랜지스터(SX2)로 구성되는 경우를 예시하였다. 또한, 제1선택 트랜지스터(SX1) 및 제2선택 트랜지스터(SX2)는 선택신호(SEL)에 응답하여 동기화되어 동작할 수 있고, 하나의 출력단자(output terminal, OT)를 공유할 수 있다. 이 경우, 제3구동부(233)가 하나의 선택 트랜지스터(SX)로 구성되는 경우 대비 제한된 면적내에서 선택 트랜지스터(SX)의 채널면적 특히, 유효채널폭을 용이하게 증가시킬 수 있다. 이를 통해, 제3구동부(233)의 전류 구동력을 향상시킴과 동시에 노이즈에 대한 저항력을 향상시킬 수 있다. 참고로, 선택신호(SEL)는 로우드라이버(도 15의 도면부호 '150' 참조)에서 생성될 수 있고, 로우드라이버로부터 연장되어 선택 게이트(SG)들 각각에 연결된 로우라인(미도시)을 통해 리셋 트랜지스터(RX)에 인가될 수 있다.
복수의 픽셀블럭들(110) 각각에서 제3구동부(233)는 제1드라이버 트랜지스터(DX1)와 제2드라이버 트랜지스터(DX2) 사이에 위치할 수 있다. 제1선택 트랜지스터(SX1)는 제1드라이버 트랜지스터(DX1)와 직렬로 연결될 수 있고, 제2선택 트랜지스터(SX2)는 제2드라이버 트랜지스터(DX2)와 직렬로 연결될 수 있다. 각각 직렬로 연결된 제1선택 트랜지스터(SX1)와 제1드라이버 트랜지스터(DX1) 및 제2선택 트랜지스터(SX2)와 제2드라이버 트랜지스터(DX2)는 제2활성영역(242)을 공유하는 형태를 가질 수 있다. 이를 통해, 제한된 면적내에서 픽셀 트랜지스터의 사이즈를 보다 용이하게 증가시킬 수 있다. 제1선택 트랜지스터(SX1) 및 제2선택 트랜지스터(SX2)는 제2활성영역(242) 상에 형성된 제1선택 게이트(SG1) 및 제2선택 게이트(SG2)를 포함할 수 있다. 제1선택 게이트(SG1) 및 제2선택 게이트(SG2)는 상호연결부(250)를 통해 전기적으로 연결될 수 있다. 제1선택 게이트(SG1)와 제1드라이버 게이트(DG1) 사이 및 제2선택 게이트(SG2)와 제2드라이버 게이트(DG2) 사이의 제2활성영역(242)에는 제4접합영역(246)이 형성될 수 있다. 제4접합영역(246)은 제1선택 트랜지스터(SX1) 및 제2선택 트랜지스터(SX2)의 드레인일 수 있고, 각각 제1드라이버 트랜지스터(DX1)의 소스 및 제2드라이버 트랜지스터(DX2)의 소스와 전기적으로 연결될 수 있다. 제1선택 게이트(SG1) 및 제2선택 게이트(SG2) 사이의 제2활성영역(242)에서는 제5접합영역(247)이 형성될 수 있다. 제5접합영역(247)은 제1선택 트랜지스터(SX1) 및 제2선택 트랜지스터(SX2)의 소스일 수 있고, 제1선택 트랜지스터(SX1) 및 제2선택 트랜지스터(SX2)는 소스를 공유할 수 있다. 따라서, 제3구동부(233)는 하나의 출력단자(OT)를 가질 수 있으며, 제5접합영역(247)이 제3구동부(233)의 출력단자(OT)일 수 있다. 제5접합영역(247)은 컬럼라인(미도시)에 연결될 수 있고, 제5접합영역(247)을 통해 출력신호(Vout)를 컬럼라인으로 전달할 수 있다.
복수의 픽셀블럭들(110) 각각에서 제3구동부(233)의 제1선택 트랜지스터(SX1)는 제1수광부(210)에 인접하게 위치할 수 있고, 제2선택 트랜지스터(SX2)는 제2수광부(220)에 인접하게 위치할 수 있다. 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 제1선택 트랜지스터(SX1)와 제2선택 트랜지스터(SX2)는 대칭적인 형상을 가질 수 있다. 그리고, 제1수광부(210)와 제2수광부(220)가 접하는 경계와 제1선택 트랜지스터(SX1) 및 제2선택 트랜지스터(SX2)의 소스 즉, 제5접합영역(247)은 제1방향(D1)으로 정렬될 수 있다. 이를 통해, 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 방지할 수 있다. 아울러, 대칭적인 형상을 갖는 상호연결부(250)를 제공할 수 있기 때문에 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 보다 효과적으로 방지할 수 있다.
복수의 픽셀블럭들(110) 각각에서 상호연결부(250)는 제1상호연결부(250A) 내지 제3상호연결부(250C)를 포함할 수 있다. 제1상호연결부(250A)는 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2), 제1드라이버 게이트(DG1) 및 제2드라이버 게이트(DG2)를 전기적으로 연결할 수 있다. 제1상호연결부(250A)는 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 대칭적인 형상을 가질 수 있다. 제2상호연결부(250B)는 제1선택 게이트(SG1)와 제2선택 게이트(SG2)를 전기적으로 연결할 수 있다. 제2상호연결부(250B)를 통해 제1선택 트랜지스터(SX1)와 제2선택 트랜지스터(SX2)는 선택신호(SEL)에 응답하여 동기화되어 동작할 수 있다. 제2상호연결부(250B)는 제1상호연결부(250A) 및 제3상호연결부(250C)와 전기적으로 분리될 수 있고, 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 대칭적인 형상을 가질 수 있다. 제3상호연결부(250C)는 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)과 제1구동부(231) 즉, 리셋 트랜지스터(RX)의 소스를 전기적으로 연결할 수 있다. 이를 위해, 제1상호연결부(250A) 내지 제3상호연결부(250C)는 도전라인(251) 및 도전라인(251)과 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2), 리셋 트랜지스터(RX) 소스, 제1드라이버 게이트(DG1), 제2드라이버 게이트(DG2), 제1선택 게이트(SG1) 및 제2선택 게이트(SG2) 각각을 연결하는 콘택들(252)을 포함할 수 있다. 제1상호연결부(250A) 및 제2상호연결부(250B)가 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 대칭적인 형상을 갖는 것은 상호연결부(250)와 복수의 단위픽셀들 즉, 제1단위픽셀(211) 내지 제8단위픽셀(228) 사이에서 발생하는 기생 캐패시턴스가 일정한 값을 갖도록 제어하여 복수의 단위픽셀들 각각이 균일한 특성을 갖도록 형성하기 위함이다. 따라서, 동일한 조건일 때, 복수의 단위픽셀 각각에서 출력되는 출력신호(Vout)에 차이가 발생하는 것을 방지할 수 있다.
상술한 바와 같이, 제1실시예에 따른 이미지 센서는 제2구동부(232)가 병렬 연결 구조를 갖는 복수의 드라이버 트랜지스터들(DX)로 구성됨으로써, 제한된 면적내에서 드라이버 트랜지스터(DX)의 사이즈 특히, 채널면적을 용이하게 증가시킬 수 있다. 아울러, 제2구동부(232)는 병렬 연결 구조를 갖기 때문에 드라이버 트랜지스터(DX)의 유효채널폭을 증가시켜 전류 구동력 및 노이즈에 대한 저항력을 향상시킬 수 있다.
또한, 제1실시예에 따른 이미지 센서는 제3구동부(233)가 병렬 연결 구조를 갖는 복수의 선택 트랜지스터들(SX)로 구성됨으로써, 제한된 면적내에서 선택 트랜지스터(SX)의 사이즈 특히, 채널면적을 용이하게 증가시킬 수 있다. 아울러, 제3구동부(233)는 병렬 연결 구조를 갖기 때문에 선택 트랜지스터(SX)의 유효채널폭을 증가시켜 전류 구동력 및 노이즈에 대한 저항력을 향상시킬 수 있다.
또한, 제1실시예에 따른 이미지 센서는 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 제2구동부(232), 제3구동부(233), 제1상호연결부(250A) 및 제2상호연결부(250B)가 대칭적인 형태를 갖기 때문에 픽셀블럭(110) 내 복수의 단위픽셀들이 균일한 동작 특성을 갖도록 형성할 수 있다.
도 4는 본 발명의 제1실시예의 변형예에 따른 이미지 센서의 픽셀블럭을 도시한 평면도이다. 이하, 설명의 편의를 위해 제1실시예와 상이한 구성에 대해서만 상세히 설명하기로 한다.
도 1 및 도 4에 도시된 바와 같이, 제1실시예의 변형예에 따른 이미지 센서는 복수의 픽셀블럭들(110)이 배열된 픽셀 어레이(100)를 포함할 수 있다. 픽셀 어레이(100)에서 복수의 픽셀블럭들(110)은 매트릭스 구조로 배열될 수 있다.
복수의 픽셀블럭들(110) 각각은 16-공유 픽셀 구조(16-shared pixel structure)를 가질 수 있다. 16-공유 픽셀 구조는 4-공유 픽셀 구조 및 8-공유 픽셀 구조 대비 픽셀 트랜지스터의 크기를 보다 용이하게 증가시킬 수 있다. 구체적으로, 복수의 픽셀블럭들(110) 각각은 제1플로팅디퓨전(FD1)을 공유하는 복수의 단위픽셀들을 포함하는 제1수광부(210), 제2플로팅디퓨전(FD2)을 공유하는 복수의 단위픽셀들을 포함하는 제2수광부(220), 제3플로팅디퓨전(FD3)을 공유하는 복수의 단위픽셀들을 포함하는 제3수광부(270), 제4플로팅디퓨전(FD4)을 공유하는 복수의 단위픽셀들을 포함하는 제4수광부(280), 리셋 트랜지스터(RX), 드라이버 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함하는 구동부(230) 및 제1수광부(210) 내지 제4수광부(280) 및 구동부(230)를 전기적으로 연결하는 상호연결부(250)를 포함할 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1수광부(210) 내지 제4수광부(280)는 입사광에 응답하여 광전하를 생성할 수 있다. 제1수광부(210) 내지 제4수광부(280) 각각은 동일한 구성 및 동일한 평면형상을 가질 수 있다. 예를 들어, 제1수광부(210) 내지 제4수광부 각각은 플로팅디퓨전을 공유하고, 2×2 매트릭스 구조로 배열된 4개의 단위픽셀들을 포함할 수 있다. 제1수광부(210) 및 제2수광부(220), 제3수광부(270) 및 제4수광부(280)는 각각 서로 인접하게 위치하고, 제2방향(D2)으로 정렬될 수 있다. 그리고, 제1수광부(210) 및 제3수광부(270), 제2수광부(220) 및 제4수광부(280)는 각각 서로 인접하에 위치하고, 제1방향(D1)으로 정렬될 수 있다. 제1플로팅디퓨전(FD1) 내지 제4플로팅디퓨전(FD4)는 상호연결부(250)를 통해 전기적으로 서로 연결될 수 있다.
복수의 픽셀블럭들(110) 각각에서 구동부(230)는 제1수광부(210)와 제3수광부(270) 사이 및 제2수광부(220)와 제4수광부(280) 사이에 위치할 수 있다. 구동부(230)의 구성은 제1실시예와 동일하기 때문에 상세한 설명은 생략하기로 한다.
제1상호연결부(250A) 및 제2상호연결부(250B)는 제1수광부(210)와 제2수광부(220)가 접하는 경계 및 제3수광부(270)와 제4수광부(280)가 접하는 경계를 기준으로 대칭적인 형상을 가질 수 있다. 아울러, 제1상호연결부(250A) 및 제2상호연결부(250B)는 구동부(230)를 기준으로 대칭적인 형상을 가질 수 있다. 따라서, 제1상호연결부(250A) 및 제2상호연결부(250B)를 링타입의 형상을 가질 수 있다.
상술한 바와 같이, 제1실시예의 변형예에 따른 이미지 센서의 픽셀블럭(110)은 공유 픽셀 구조의 집적도를 보다 용이하게 향상시킬 수 있다.
도 5는 본 발명의 제2실시예에 따른 이미지 센서의 픽셀블럭을 도시한 평면도이다.
도 2 및 도 5에 도시된 바와 같이, 제2실시예에 따른 이미지 센서는 복수의 픽셀블럭들(110)이 배열된 픽셀 어레이(100)를 포함할 수 있다. 픽셀 어레이(100)에서 복수의 픽셀블럭들(110)은 지그재그 구조로 배열될 수 있다(도 6 참조).
복수의 픽셀블럭들(110) 각각은 공유 픽셀 구조를 가질 수 있다. 예를 들어, 복수의 픽셀블럭들(110) 각각은 8-공유 픽셀 구조를 가질 수 있다. 8-공유 픽셀 구조는 4-공유 픽셀 구조 대비 픽셀 트랜지스터의 크기를 보다 용이하게 증가시킬 수 있다. 구체적으로, 복수의 픽셀블럭들(110) 각각은 제1플로팅디퓨전(FD1)을 공유하는 복수의 단위픽셀들을 포함하는 제1수광부(210), 제2플로팅디퓨전(FD2)을 공유하는 복수의 단위픽셀들을 포함하는 제2수광부(220), 리셋 트랜지스터(RX), 드라이버 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함하는 구동부(230) 및 제1수광부(210), 제2수광부(220) 및 구동부(230)를 전기적으로 연결하는 상호연결부(250)를 포함할 수 있다. 참고로, 리셋 트랜지스터(RX), 드라이버 트랜지스터(DX) 및 선택 트랜지스터(SX)를 픽셀 트랜지스터라 지칭할 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1수광부(210) 및 제2수광부(220)는 입사광에 응답하여 광전하를 생성할 수 있다. 제1수광부(210)와 제2수광부(220)는 동일한 구성 및 동일한 평면형상을 가질 수 있다. 예를 들어, 제1수광부(210)는 제1플로팅디퓨전(FD1)을 공유하고, 2×2 매트릭스 구조로 배열된 4개의 단위픽셀들 즉, 제1단위픽셀(211) 내지 제4단위픽셀(214)을 포함할 수 있다. 제2수광부(220)는 제2플로팅디퓨전(FD2)을 공유하고, 2×2 매트릭스 구조로 배열된 4개의 단위픽셀들 즉, 제5단위픽셀(225) 내지 제8단위픽셀(228)을 포함할 수 있다. 제1수광부(210) 및 제2수광부(220)는 서로 인접하게 위치하고, 제1방향(D1)으로 정렬될 수 있다. 따라서, 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)도 제1방향(D1)으로 정렬될 수 있다. 즉, 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)은 제1방향(D1)으로 동일선상에 위치할 수 있다. 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)은 상호연결부(250)를 통해 서로 전기적으로 연결될 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1수광부(210) 및 제2수광부(220)는 제1방향(D1) 및 제2방향(D2)으로 각각 제1피치(W1) 및 제2피치(W2)를 가질 수 있다. 제1수광부(210) 및 제2수광부(220)에서 제1피치(W1)는 로우방향으로의 폭일 수 있고, 제2피치(W2)는 컬럼방향으로의 폭일 수 있다. 제1피치(W1)와 제2피치(W2)는 동일한 크기를 갖거나(W1=W2), 또는 픽셀블럭(110) 내 구동부(230)의 배치에 기인하여 제2피치(W2)보다 제1피치(W1)가 더 클 수 있다(W1 > W2). 제2실시예에서는 제2피치(W2)보다 제1피치(W1)가 더 큰 경우를 예시하였다.
복수의 픽셀블럭들(110) 각각에서 제1단위픽셀(211) 내지 제8단위픽셀(228) 각각은 입사광에 응답하여 광전하를 생성하는 광전변환소자(PD) 및 전송신호(TRF)에 응답하여 광전변환소자(PD)에서 생성된 광전하를 플로팅디퓨전으로 전달하는 전송 트랜지스터(TX)를 포함할 수 있다. 플로팅디퓨전은 전송 트랜지스터(TX)를 통해 광전변환소자(PD)에서 전달된 광전하를 임시로 저장하는 역할을 수행할 수 있다. 광전변환소자(PD)는 포토다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토다이오드(pinned photo diode; PPD) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 광전변환소자(PD)는 유기 또는/및 무기 포토다이오드를 포함할 수 있다. 구체적으로, 광전변환소자(PD)는 유기 또는 무기 포토다이오드 중 어느 하나로 구성되거나, 또는 유기 포토다이오드와 무기 포토다이오드가 적층된 형태로 구성될 수도 있다. 전송신호(TRF)는 로우드라이버(도 15의 도면부호 '150' 참조)에서 생성될 수 있고, 로우드라이버로부터 연장되어 전송 게이트(TG)에 연결된 로우라인(미도시)을 통해 전송 트랜지스터(TX)에 인가될 수 있다. 광전변환소자(PD) 및 플로팅디퓨전은 각각 전송 트랜지스터(TX)의 소스 및 드레인으로 작용할 수 있다.
복수의 픽셀블럭들(110) 각각에서 구동부(230)는 제1구동부(231) 내지 제3구동부(233)를 포함할 수 있다. 또한, 구동부(230)는 제2구동부(232)에 인접하게 배치된 픽업영역들(248)을 더 포함할 수 있다. 제1구동부(231)는 리셋신호(RST)에 응답하여 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2) 및 광전변환소자들(PD)을 초기화시킬 수 있다. 제2구동부(232)는 입사광에 응답하여 수광부들(210, 220)에서 생성된 광전하량에 상응하는 출력신호(Vout)를 생성할 수 있다. 그리고, 제3구동부(233)는 선택신호(SEL)에 응답하여 제2구동부(232)에서 생성된 출력신호(Vout)를 출력할 수 있다. 제2방향(D2)으로 제1구동부(231)는 수광부들(210, 220)의 타측에 위치할 수 있고, 제2구동부(232) 및 제3구동부(233)는 수광부들(210, 220)의 일측에 위치할 수 있다. 예를 들어, 제1구동부(231)는 수광부들(210, 220)의 하단에 위치할 수 있고, 제2구동부(232) 및 제3구동부(233)는 수광부들(210, 220)의 상단에 위치할 수 있다. 제2구동부(232) 및 제3구동부(233)는 제1방향(D1)으로 정렬될 수 있다. 상술한 구동부(230)의 형상은 제1구동부(231) 내지 제3구동부(233)가 형성될 공간을 용이하게 제공하기 위한 것이다. 아울러, 제1구동부(231)와 제2구동부(232) 및 제3구동부(233) 사이의 간섭을 방지하기 위한 것이다. 그리고, 수광부들(210, 220)과 구동부(230)를 전기적으로 연결하는 상호연결부(250)에 기인한 특성 열화를 방지하기 위함이다. 구체적으로, 대칭적인 형상을 갖는 상호연결부(250)를 제공하기 위한 것이다. 이를 통해, 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 방지할 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1구동부(231)는 리셋신호(RST)에 응답하여 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2) 및 광전변환소자들(PD)을 초기화시킬 수 있다. 이를 위해, 제1구동부(231)는 하나 이상의 리셋 트랜지스터(RX)를 포함할 수 있다. 제2실시예에서는 제1구동부(231)가 하나의 리셋 트랜지스터(RX)로 구성되는 경우를 예시하였다. 참고로, 리셋신호(RST)는 로우드라이버(도 15의 도면부호 '150' 참조)에서 생성될 수 있고, 로우드라이버로부터 연장되어 리셋 게이트(RG)에 연결된 로우라인(미도시)을 통해 리셋 트랜지스터(RX)에 인가될 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1구동부(231)는 제1활성영역(241), 제1활성영역(241) 상에 형성된 리셋 게이트(RG), 리셋 게이트(RG) 양측 제1활성영역(241)에 형성된 제1접합영역(243) 및 제2접합영역(244)을 포함할 수 있다. 제1활성영역(241)은 장축 및 단축을 갖고, 장축이 제1방향(D1)으로 연장된 바타입의 형태를 가질 수 있다. 리셋신호(RST)는 리셋 게이트(RG)에 인가될 수 있다. 제1접합영역(243)은 리셋 트랜지스터(RX)의 드레인일 수 있다. 리셋 트랜지스터(RX)는 제1접합영역(243)을 통해 리셋전압(Vr)을 공급받을 수 있다. 리셋전압(Vr)은 포지티브 전압일 수 있다. 예를 들어, 리셋전압(Vr)은 전원전압(VDD)이거나, 또는 전원전압(VDD)보다 큰 포지티브 전압일 수 있다. 제2접합영역(244)은 리셋 트랜지스터(RX)의 소스일 수 있다. 제2접합영역(244)은 상호연결부(250)와 전기적으로 연결될 수 있고, 상호연결부(250)를 통해 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)과 전기적으로 연결될 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1구동부(231)는 제2방향(D2)으로 수광부들(210, 220)의 타측에 위치할 수 있고, 제1수광부(210)와 제2수광부(220)가 접하는 경계에 위치할 수 있다. 구체적으로, 제1구동부(231)는 제1수광부(210)의 제4단위픽셀(214) 및 제2수광부(220)의 제7단위픽셀(227)에 인접하게 위치할 수 있고, 제2방향(D2)으로 리셋 게이트(RG)의 센터는 제1수광부(210)와 제2수광부(220)가 접하는 경계에 정렬될 수 있다. 따라서, 제1구동부(231)는 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 대칭적인 형상을 가질 수 있다. 제2방향(D2)으로 제1구동부(231)가 수광부들(210, 220)의 타측에 형성됨에 따라 제2구동부(232) 및 제3구동부(233)가 형성될 공간을 용이하게 제공할 수 있다. 아울러, 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)과 리셋 트랜지스터(RX)의 소스를 전기적으로 연결하는 상호연결부(250)의 형상에 기인한 특성 열화 즉, 상호연결부(250)로 인해 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 최소화할 수 있다.
복수의 픽셀블럭들(110) 각각에서 제2구동부(232)는 입사광에 응답하여 수광부들(210, 220)에서 생성된 광전하량에 상응하는 출력신호(Vout)를 생성할 수 있다. 이를 위해, 제2구동부(232)는 하나 이상의 드라이버 트랜지스터(DX)를 포함할 수 있다. 예를 들어, 제2구동부(232)는 병렬 연결 구조를 갖는 복수의 드라이버 트랜지스터들(DX)을 포함할 수 있다. 제2실시예에서는 제2구동부(232)가 병렬 연결 구조를 갖는 제1드라이버 트랜지스터(DX1) 및 제2드라이버 트랜지스터(DX2)로 구성되는 경우를 예시하였다. 이 경우, 제2구동부(232)가 하나의 드라이버 트랜지스터(DX)로 구성되는 경우 대비 제한된 면적내에서 드라이버 트랜지스터(DX)의 채널면적 특히, 유효채널폭을 용이하게 증가시킬 수 있다. 이를 통해, 제2구동부(232)의 전류 구동력을 향상시킴과 동시에 노이즈에 대한 저항력을 향상시킬 수 있다.
복수의 픽셀블럭들(110) 각각에서 제2구동부(232)는 제2활성영역(242), 제2활성영역(242) 상에 형성된 제1드라이버 게이트(DG1) 및 제2드라이버 게이트(DG2)를 포함할 수 있다. 제1드라이버 게이트(DG1) 및 제2드라이버 게이트(DG2)는 상호연결부(250)를 통해 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)과 전기적으로 연결될 수 있다. 제2활성영역(242)은 장축 및 단축을 갖고, 장축이 제1방향(D1)으로 연장된 바타입의 형태를 가질 수 있다. 제1드라이버 게이트(DG1)의 일측 및 제2드라이버 게이트(DG2)의 타측 제2활성영역(242)에는 제3접합영역(245)이 형성될 수 있다. 제3접합영역(245)은 제1드라이버 트랜지스터(DX1) 및 제2드라이버 트랜지스터(DX2)의 드레인일 수 있다. 제1드라이버 트랜지스터(DX1) 및 제2드라이버 트랜지스터(DX2)는 제3접합영역(245)을 통해 드라이버전압(Vd)을 공급받을 수 있다. 드라이버전압(Vd)은 포지티브 전압일 수 있다. 예를 들어, 드라이버전압(Vd)은 전원전압(VDD)이거나, 또는 전원전압(VDD)보다 큰 포지티브 전압일 수 있다. 제1드라이버 게이트(DG1)의 타측 및 제2드라이버 게이트(DG2)의 일측 제2활성영역(242)에는 제4접합영역(246)이 형성될 수 있다. 제4접합영역(246)은 제1드라이버 트랜지스터(DX1) 및 제2드라이버 트랜지스터(DX2)의 소스일 수 있다.
복수의 픽셀블럭들(110) 각각에서 제2구동부(232)의 제1드라이버 트랜지스터(DX1)는 제1수광부(210)에 인접하게 위치할 수 있고, 제2드라이버 트랜지스터(DX2)는 제2수광부(220)에 인접하게 위치할 수 있다. 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 제1드라이버 트랜지스터(DX1)와 제2드라이버 트랜지스터(DX2)는 대칭적인 형상을 가질 수 있다. 이를 통해, 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 방지할 수 있다. 아울러, 대칭적인 형상을 갖는 상호연결부(250)를 제공할 수 있다. 이를 통해, 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 보다 효과적으로 방지할 수 있다.
복수의 픽셀블럭들(110) 각각에서 픽업영역(248)은 픽셀블럭(110)에 대한 기준전위를 제공하기 위한 것이다. 특히, 픽업영역(248)은 픽셀블럭(110) 내 구동부(230)에 대한 기준전위를 제공하기 위한 것이다. 예를 들어, 픽업영역(248)을 통해 픽셀블럭(110)에 접지전압(VSS)을 공급할 수 있다. 픽업영역(248)을 통해 기준전위 예컨대, 접지전압(VSS)을 픽셀블럭(110)에 제공함에 따라 픽셀블럭(110)의 동작 안정성을 향상시킬 수 있다. 여기서, 픽셀블럭(110)에 동작 안정성을 보다 효과적으로 향상시키기 위해 픽업영역(248)은 제2구동부(232)에 인접하게 위치할 수 있다. 구체적으로, 픽업영역(248)은 제1드라이버 트랜지스터(DX1)의 드레인 및 제2드라이버 트랜지스터(DX2)의 드레인에 인접하게 위치할 수 있다. 즉, 픽업영역(248)은 드라이버전압(Vd)을 공급받는 제3접합영역(245)에 인접하도록 형성할 수 있다. 이는, 전원전압(VDD) 또는 그 이상의 포지티브 전압이 인가되는 제3접합영역(245)에 인접하게 픽업영역(248)을 배치함에 따라 제3접합영역(245)에 공급되는 드라이버전압(Vd)에 변동이 발생하는 것을 방지할 수 있다. 이를 통해, 제2구동부(232)에서 생성되는 출력신호(Vout)에 변동이 발생하는 것을 방지하여 픽셀블럭(110)의 동작 안정성을 향상시킬 수 있다. 참고로, 드라이버전압(Vd)의 변동은 다양한 원인으로 인해 발생할 수 있으며, 드라이버전압(Vd)의 크기 또는 전위가 변화하는 것을 의미할 수 있다. 그리고, 제2구동부(232)는 수광부들(210, 220)에서 생성된 광전하량에 상응하도록 드라이버전압(Vd)의 크기를 조절하여 출력신호(Vout)를 생성하기 때문에 드라이버전압(Vd)에 변동이 발생하면 출력신호(Vout)에도 변동이 발생할 수 밖에 없다.
한편, 복수의 픽셀블럭들(110) 중 어느 하나의 픽셀블럭(110) 즉, 제1픽셀블럭(110-1)을 기준으로 제2방향(D2)으로 인접한 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)들의 픽업영역(248)이 제1픽셀블럭(110-1)에서 리셋 트랜지스터(RX)의 드레인 및 소스 즉, 제1접합영역(243) 및 제2접합영역(244)에 인접하도록 배치될 수 있다(도 6 참조). 이를 통해, 픽셀블럭(110)의 동작 안정성을 더욱더 향상시킬 수 있다.
복수의 픽셀블럭들(110) 각각에서 제3구동부(233)는 선택신호(SEL)에 응답하여 제2구동부(232)에서 생성된 출력신호(Vout)를 출력할 수 있다. 이를 위해, 제3구동부(233)는 제2구동부(232)와 직렬로 연결된 하나 이상의 선택 트랜지스터(SX)를 포함할 수 있다. 예를 들어, 제3구동부(233)는 병렬 연결 구조를 갖는 복수의 선택 트랜지스터들(SX)을 포함할 수 있다. 제2실시예에서는 제3구동부(233)가 병렬 연결 구조를 갖는 제1선택 트랜지스터(SX1) 및 제2선택 트랜지스터(SX2)로 구성되는 경우를 예시하였다. 또한, 제1선택 트랜지스터(SX1) 및 제2선택 트랜지스터(SX2)는 선택신호(SEL)에 응답하여 동기화되어 동작할 수 있고, 하나의 출력단자(OT)를 공유할 수 있다. 이 경우, 제3구동부(233)가 하나의 선택 트랜지스터(SX)로 구성되는 경우 대비 제한된 면적내에서 선택 트랜지스터(SX)의 채널면적 특히, 유효채널폭을 용이하게 증가시킬 수 있다. 이를 통해, 제3구동부(233)의 전류 구동력을 향상시킴과 동시에 노이즈에 대한 저항력을 향상시킬 수 있다. 참고로, 선택신호(SEL)는 로우드라이버(도 15의 도면부호 '150' 참조)에서 생성될 수 있고, 로우드라이버로부터 연장되어 선택 게이트(SG)들 각각에 연결된 로우라인(미도시)을 통해 선택 트랜지스터들(SX)에 인가될 수 있다.
복수의 픽셀블럭들(110) 각각에서 제3구동부(233)는 제1드라이버 트랜지스터(DX1)와 제2드라이버 트랜지스터(DX2) 사이에 위치할 수 있다. 제1선택 트랜지스터(SX1)는 제1드라이버 트랜지스터(DX1)와 직렬로 연결될 수 있고, 제2선택 트랜지스터(SX2)는 제2드라이버 트랜지스터(DX2)와 직렬로 연결될 수 있다. 각각 직렬로 연결된 제1선택 트랜지스터(SX1)와 제1드라이버 트랜지스터(DX1) 및 제2선택 트랜지스터(SX2)와 제1드라이버 트랜지스터(DX1)는 제2활성영역(242)을 공유하는 형태를 가질 수 있다. 이를 통해, 제한된 면적내에서 픽셀 트랜지스터의 사이즈를 보다 용이하게 증가시킬 수 있다. 제1선택 트랜지스터(SX1) 및 제2선택 트랜지스터(SX2)는 제2활성영역(242) 상에 형성된 제1선택 게이트(SG1) 및 제2선택 게이트(SG2)를 포함할 수 있다. 제1선택 게이트(SG1) 및 제2선택 게이트(SG2)는 상호연결부(250)를 통해 전기적으로 연결될 수 있다. 제1선택 게이트(SG1)와 제1드라이버 게이트(DG1) 사이 및 제2선택 게이트(SG2)와 제2드라이버 게이트(DG2) 사이의 제2활성영역(242)에는 제4접합영역(246)이 형성될 수 있다. 제4접합영역(246)은 제1선택 트랜지스터(SX1) 및 제2선택 트랜지스터(SX2)의 드레인일 수 있고, 각각 제1드라이버 트랜지스터(DX1)의 소스 및 제2드라이버 트랜지스터(DX2)의 소스와 전기적으로 연결될 수 있다. 제1선택 게이트(SG1) 및 제2선택 게이트(SG2) 사이의 제2활성영역(242)에서는 제5접합영역(247)이 형성될 수 있다. 제5접합영역(247)은 제1선택 트랜지스터(SX1) 및 제2선택 트랜지스터(SX2)의 소스일 수 있고, 제1선택 트랜지스터(SX1) 및 제2선택 트랜지스터(SX2)는 소스를 공유할 수 있다. 따라서, 제3구동부(233)는 하나의 출력단자(OT)를 가질 수 있으며, 제5접합영역(247)이 제3구동부(233)의 출력단자(OT)일 수 있다. 제5접합영역(247)은 컬럼라인(미도시)에 연결될 수 있고, 제5접합영역(247)을 통해 출력신호(Vout)를 컬럼라인으로 전달할 수 있다.
복수의 픽셀블럭들(110) 각각에서 제3구동부(233)의 제1선택 트랜지스터(SX1)는 제1수광부(210)에 인접하게 위치할 수 있고, 제2선택 트랜지스터(SX2)는 제2수광부(220)에 인접하게 위치할 수 있다. 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 제1선택 트랜지스터(SX1)와 제2선택 트랜지스터(SX2)는 대칭적인 형상을 가질 수 있다. 그리고, 제1수광부(210)와 제2수광부(220)가 접하는 경계와 제1선택 트랜지스터(SX1) 및 제2선택 트랜지스터(SX2)의 소스 즉, 제5접합영역(247)은 제2방향(D2)으로 정렬될 수 있다. 이를 통해, 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 방지할 수 있다. 아울러, 대칭적인 형상을 갖는 상호연결부(250)를 제공할 수 있기 때문에 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 보다 효과적으로 방지할 수 있다.
복수의 픽셀블럭들(110) 각각에서 상호연결부(250)는 제1상호연결부(250A) 내지 제3상호연결부(250C)를 포함할 수 있다. 제1상호연결부(250A)는 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2), 제1드라이버 게이트(DG1) 및 제2드라이버 게이트(DG2)를 전기적으로 연결할 수 있다. 제1상호연결부(250A)는 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 대칭적인 형상을 가질 수 있다. 제2상호연결부(250B)는 제1선택 게이트(SG1)와 제2선택 게이트(SG2)를 전기적으로 연결할 수 있다. 제2상호연결부(250B)를 통해 제1선택 트랜지스터(SX1)와 제2선택 트랜지스터(SX2)는 선택신호(SEL)에 응답하여 동기화되어 동작할 수 있다. 제2상호연결부(250B)는 제1상호연결부(250A) 및 제3상호연결부(250C)와 전기적으로 분리될 수 있고, 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 대칭적인 형상을 가질 수 있다. 제3상호연결부(250C)는 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)과 제1구동부(231) 즉, 리셋 트랜지스터(RX)의 소스를 전기적으로 연결할 수 있다. 제3상호연결부(250C)는 제1상호연결부(250A)로부터 연장되어 제1수광부(210)와 제2수광부(220)가 접하는 경계와 중첩될 수 있다. 이를 위해, 제1상호연결부(250A) 내지 제3상호연결부(250C)는 도전라인(251) 및 도전라인(251)과 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2), 리셋 트랜지스터(RX) 소스, 제1드라이버 게이트(DG1), 제2드라이버 게이트(DG2), 제1선택 게이트(SG1) 및 제2선택 게이트(SG2) 각각을 연결하는 콘택들(252)을 포함할 수 있다. 제1상호연결부(250A) 및 제2상호연결부(250B)가 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 대칭적인 형상을 갖는 것은 상호연결부(250)와 복수의 단위픽셀들 즉, 제1단위픽셀(211) 내지 제8단위픽셀(228) 사이에서 발생하는 기생 캐패시턴스가 일정한 값을 갖도록 제어하여 복수의 단위픽셀들 각각이 균일한 특성을 갖도록 형성하기 위함이다. 그리고, 제1수광부(210)와 제2수광부(220)가 접하는 경계와 중첩되도록 형성된 제3상호연결부(250C)는 복수의 단위픽셀들과 중첩되는 면적을 최소화하여 제3상호연결부(250C)가 복수의 단위픽셀들 각각에 미치는 영향을 최소화시키기 위함이다.
상술한 바와 같이, 제2실시예에 따른 이미지 센서는 제2구동부(232)가 병렬 연결 구조를 갖는 복수의 드라이버 트랜지스터들(DX)로 구성됨으로써, 제한된 면적내에서 드라이버 트랜지스터(DX)의 사이즈 특히, 채널면적을 용이하게 증가시킬 수 있다. 아울러, 제2구동부(232)는 병렬 연결 구조를 갖기 때문에 드라이버 트랜지스터(DX)의 유효채널폭을 증가시켜 전류 구동력 및 노이즈에 대한 저항력을 향상시킬 수 있다.
또한, 제2실시예에 따른 이미지 센서는 제3구동부(233)가 병렬 연결 구조를 갖는 복수의 선택 트랜지스터들(SX)로 구성됨으로써, 제한된 면적내에서 선택 트랜지스터(SX)의 사이즈 특히, 채널면적을 용이하게 증가시킬 수 있다. 아울러, 제3구동부(233)는 병렬 연결 구조를 갖기 때문에 선택 트랜지스터(SX)의 유효채널폭을 증가시켜 전류 구동력 및 노이즈에 대한 저항력을 향상시킬 수 있다.
또한, 제2실시예에 따른 이미지 센서는 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 제1구동부(231), 제2구동부(232), 제3구동부(233), 제1상호연결부(250A) 및 제2상호연결부(250B)가 대칭적인 형태를 갖기 때문에 픽셀블럭(110) 내 복수의 단위픽셀들이 균일한 동작 특성을 갖도록 형성할 수 있다.
도 6은 본 발명의 제2실시예에 따른 이미지 센서의 픽셀 어레이 일부를 도시한 평면도이다.
도 5 및 도 6에 도시된 바와 같이, 제2실시예에 따른 픽셀 어레이(100)는 지그재그 구조로 배열된 복수의 픽셀블럭들(110)을 포함할 수 있다. 예를 들어, 복수의 픽셀블럭(110)등 중 제1픽셀블럭(110-1)은 제2방향(D2)으로 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)과 인접하게 위치할 수 있다. 제2방향(D2)으로 제1픽셀블럭(110-1)의 제1수광부(210)는 제2픽셀블럭(110-2)의 제2수광부(220)와 정렬될 수 있고, 제1픽셀블럭(110-1)의 제2수광부(220)는 제3픽셀블럭(110-3)의 제1수광부(210)와 정렬될 수 있다. 제1방향(D1)으로 제1픽셀블럭(110-1)의 제1구동부(231)는 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)의 제2구동부(232) 및 제3구동부(233) 사이에 위치할 수 있다. 제1방향(D1)으로 제1픽셀블럭(110-1)의 제1구동부(231)는 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)의 제2구동부(232) 및 제3구동부(233)와 정렬될 수 있다. 그리고, 제2방향(D2)으로 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)은 제4픽셀블럭(110-4)과 인접하게 위치할 수 있고, 제4픽셀블럭(110-4)은 제1픽셀블럭(110-1)과 정렬될 수 있다.
상술한 바와 같이, 픽셀 어레이(100)에서 복수의 픽셀블럭들(110)은 지그재그 형태로 배치됨에 따라 복수의 픽셀블럭들(110) 각각의 구동부(230)도 서로 엇갈리게 배치할 수 있다. 이를 통해, 복수의 픽셀블럭들(110) 각각에서 인접한 구동부(230) 사이의 간섭에 기인한 특성 열화를 억제할 수 있다.
도 7은 본 발명의 제3실시예에 따른 이미지 센서의 픽셀블럭을 도시한 평면도이다. 그리고, 도 8은 본 발명의 제3실시예에 따른 이미지 센서의 픽셀블럭에 대응하는 등가회로도를 도시한 도면이다.
도 7 및 도 8에 도시된 바와 같이, 제3실시예에 따른 이미지 센서는 복수의 픽셀블럭들(110)이 배열된 픽셀 어레이(100)를 포함할 수 있다. 픽셀 어레이(100)에서 복수의 픽셀블럭들(110)은 지그재그 구조로 배열될 수 있다(도 9 참조).
복수의 픽셀블럭들(110) 각각은 공유 픽셀 구조를 가질 수 있다. 예를 들어, 복수의 픽셀블럭들(110) 각각은 8-공유 픽셀 구조를 가질 수 있다. 8-공유 픽셀 구조는 4-공유 픽셀 구조 대비 픽셀 트랜지스터의 크기를 보다 용이하게 증가시킬 수 있다. 구체적으로, 복수의 픽셀블럭들(110) 각각은 제1플로팅디퓨전(FD1)을 공유하는 복수의 단위픽셀들을 포함하는 제1수광부(210), 제2플로팅디퓨전(FD2)을 공유하는 복수의 단위픽셀들을 포함하는 제2수광부(220), 리셋 트랜지스터(RX), 드라이버 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함하는 구동부(230) 및 제1수광부(210), 제2수광부(220) 및 구동부(230)를 전기적으로 연결하는 상호연결부(250)를 포함할 수 있다. 참고로, 리셋 트랜지스터(RX), 드라이버 트랜지스터(DX) 및 선택 트랜지스터(SX)를 픽셀 트랜지스터라 지칭할 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1수광부(210) 및 제2수광부(220)는 입사광에 응답하여 광전하를 생성할 수 있다. 제1수광부(210)와 제2수광부(220)는 동일한 구성 및 동일한 평면형상을 가질 수 있다. 예를 들어, 제1수광부(210)는 제1플로팅디퓨전(FD1)을 공유하고, 2×2 매트릭스 구조로 배열된 4개의 단위픽셀들 즉, 제1단위픽셀(211) 내지 제4단위픽셀(214)을 포함할 수 있다. 제2수광부(220)는 제2플로팅디퓨전(FD2)을 공유하고, 2×2 매트릭스 구조로 배열된 4개의 단위픽셀들 즉, 제5단위픽셀(225) 내지 제8단위픽셀(228)을 포함할 수 있다. 제1수광부(210) 및 제2수광부(220)는 서로 인접하게 위치하고, 제1방향(D1)으로 정렬될 수 있다. 따라서, 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)도 제1방향(D1)으로 정렬될 수 있다. 즉, 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)은 제1방향(D1)으로 동일선상에 위치할 수 있다. 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)은 상호연결부(250)를 통해 서로 전기적으로 연결될 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1수광부(210) 및 제2수광부(220)는 제1방향(D1) 및 제2방향(D2)으로 각각 제1피치(W1) 및 제2피치(W2)를 가질 수 있다. 제1수광부(210) 및 제2수광부(220)에서 제1피치(W1)는 로우방향으로의 폭일 수 있고, 제2피치(W2)는 컬럼방향으로의 폭일 수 있다. 제1피치(W1)와 제2피치(W2)는 동일한 크기를 갖거나(W1=W2), 또는 픽셀블럭(110) 내 구동부(230)의 배치에 기인하여 제2피치(W2)보다 제1피치(W1)가 더 클 수 있다(W1 > W2). 제3실시예에서는 제2피치(W2)보다 제1피치(W1)가 더 큰 경우를 예시하였다.
복수의 픽셀블럭들(110) 각각에서 제1단위픽셀(211) 내지 제8단위픽셀(228) 각각은 입사광에 응답하여 광전하를 생성하는 광전변환소자(PD) 및 전송신호(TRF)에 응답하여 광전변환소자(PD)에서 생성된 광전하를 플로팅디퓨전으로 전달하는 전송 트랜지스터(TX)를 포함할 수 있다. 플로팅디퓨전은 전송 트랜지스터(TX)를 통해 광전변환소자(PD)에서 전달된 광전하를 임시로 저장하는 역할을 수행할 수 있다. 광전변환소자(PD)는 포토다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토다이오드(pinned photo diode; PPD) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 광전변환소자(PD)는 유기 또는/및 무기 포토다이오드를 포함할 수 있다. 구체적으로, 광전변환소자(PD)는 유기 또는 무기 포토다이오드 중 어느 하나로 구성되거나, 또는 유기 포토다이오드와 무기 포토다이오드가 적층된 형태로 구성될 수도 있다. 전송신호(TRF)는 로우드라이버(도 15의 도면부호 '150' 참조)에서 생성될 수 있고, 로우드라이버로부터 연장되어 전송 게이트(TG)에 연결된 로우라인(미도시)을 통해 전송 트랜지스터(TX)에 인가될 수 있다. 광전변환소자(PD) 및 플로팅디퓨전은 각각 전송 트랜지스터(TX)의 소스 및 드레인으로 작용할 수 있다.
복수의 픽셀블럭들(110) 각각에서 구동부(230)는 제1구동부(231) 내지 제3구동부(233)를 포함할 수 있다. 또한, 구동부(230)는 제2구동부(232)에 인접하게 배치된 픽업영역들(248)을 더 포함할 수 있다. 제1구동부(231)는 리셋신호(RST)에 응답하여 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2) 및 광전변환소자들(PD)을 초기화시킬 수 있다. 제2구동부(232)는 입사광에 응답하여 수광부들(210, 220)에서 생성된 광전하량에 상응하는 출력신호(Vout)를 생성할 수 있다. 그리고, 제3구동부(233)는 선택신호(SEL)에 응답하여 제2구동부(232)에서 생성된 출력신호(Vout)를 출력할 수 있다. 제2방향(D2)으로 제3구동부(233)는 수광부들(210, 220)의 타측에 위치할 수 있고, 제1구동부(231) 및 제2구동부(232)는 수광부들(210, 220)의 일측에 위치할 수 있다. 예를 들어, 제3구동부(233)는 수광부들(210, 220)의 하단에 위치할 수 있고, 제1구동부(231) 및 제2구동부(232)는 수광부들(210, 220)의 상단에 위치할 수 있다. 제1구동부(231) 및 제2구동부(232)는 제1방향(D1)으로 정렬될 수 있다. 상술한 구동부(230)의 형상은 제1구동부(231) 내지 제3구동부(233)가 형성될 공간을 용이하게 제공하기 위한 것이다. 아울러, 제1구동부(231) 및 제2구동부(232)와 제3구동부(233) 사이의 간섭을 방지하기 위한 것이다. 그리고, 수광부들(210, 220)과 구동부(230)를 전기적으로 연결하는 상호연결부(250)에 기인한 특성 열화를 방지하기 위함이다. 구체적으로, 대칭적인 형상을 갖는 상호연결부(250)를 제공하기 위한 것이다. 이를 통해, 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 방지할 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1구동부(231)는 리셋신호(RST)에 응답하여 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2) 및 광전변환소자들(PD)을 초기화시킬 수 있다. 이를 위해, 제1구동부(231)는 하나 이상의 리셋 트랜지스터(RX)를 포함할 수 있다. 예를 들어, 제1구동부(231)는 병렬 연결 구조를 갖는 복수의 리셋 트랜지스터들(RX)을 포함할 수 있다. 제3실시예에서는 제1구동부(231)가 병렬 연결 구조를 갖는 제1리셋 트랜지스터(RX1) 및 제2리셋 트랜지스터(RX2)로 구성되는 경우를 예시하였다. 또한, 제1리셋 트랜지스터(RX1) 및 제2리셋 트랜지스터(RX2)는 리셋신호(RST)에 응답하여 동기화되어 동작할 수 있다. 이 경우, 제1구동부(231)가 하나의 리셋 트랜지스터(RX)로 구성되는 경우 대비 제한된 면적내에서 리셋 트랜지스터(RX)의 채널면적 특히, 유효채널폭을 용이하게 증가시킬 수 있다. 이를 통해, 제1구동부(231)의 전류 구동력을 향상시킴과 동시에 노이즈에 대한 저항력을 향상시킬 수 있다. 리셋신호(RST)는 로우드라이버(도 15의 도면부호 '150' 참조)에서 생성될 수 있고, 로우드라이버로부터 연장되어 각각의 리셋 게이트(RG)들에 연결된 로우라인(미도시)을 통해 리셋 트랜지스터(RX)에 인가될 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1구동부(231)는 제1활성영역(241), 제1활성영역(241) 상에 형성된 제1리셋 게이트(RG1) 및 제2리셋 게이트(RG2), 제1리셋 게이트(RG1) 및 제2리셋 게이트(RG2) 양측 제1활성영역(241)에 형성된 제1접합영역(243) 및 제2접합영역(244)을 포함할 수 있다. 제1리셋 트랜지스터(RX1)를 위한 제1활성영역(241)과 제2리셋 트랜지스터(RX2)를 위한 제1활성영역(241)은 서로 분리될 수 있다. 제1활성영역(241)은 장축 및 단축을 갖고, 장축이 제1방향(D1)으로 연장된 바타입의 형태를 가질 수 있다. 도면에 도시하지는 않았지만, 제1리셋 게이트(RG1) 및 제2리셋 게이트(RG2)는 서로 전기적으로 연결될 수 있다. 따라서, 제1리셋 트랜지스터(RX1) 및 제2리셋 트랜지스터(RX2)는 리셋신호(RST)에 응답하여 동기화되어 동작할 수 있다. 리셋신호(RST)는 제1리셋 게이트(RG1) 및 제2리셋 게이트(RG2)에 인가될 수 있다. 제1접합영역(243)은 제1리셋 트랜지스터(RX1) 및 제2리셋 트랜지스터(RX2)의 드레인일 수 있다. 제1리셋 트랜지스터(RX1) 및 제2리셋 트랜지스터(RX2)는 제1접합영역(243)을 통해 리셋전압(Vr)을 공급받을 수 있다. 리셋전압(Vr)은 포지티브 전압일 수 있다. 예를 들어, 리셋전압(Vr)은 전원전압(VDD)이거나, 또는 전원전압(VDD)보다 큰 포지티브 전압일 수 있다. 제2접합영역(244)은 제1리셋 트랜지스터(RX1) 및 제2리셋 트랜지스터(RX2)의 소스일 수 있다. 제2접합영역(244)은 상호연결부(250)와 전기적으로 연결될 수 있고, 제1리셋 트랜지스터(RX1) 및 제2리셋 트랜지스터(RX2)의 소스는 상호연결부(250)를 통해 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)과 전기적으로 연결될 수 있다. 제2접합영역(244)은 제1접합영역(243)보다 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)에 더 인접하게 위치할 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1구동부(231)는 제2방향(D2)으로 수광부들(210, 220)의 일측에 위치할 수 있다. 제1구동부(231)에서 제1리셋 트랜지스터(RX1)는 제1수광부(210)에 인접하게 위치할 수 있고, 제2리셋 트랜지스터(RX2)는 제2수광부(220)에 인접하게 위치할 수 있다. 예를 들어, 제1리셋 트랜지스터(RX1)는 제1수광부(210)의 제1단위픽셀(211)에 인접하게 위치할 수 있고, 제2리셋 트랜지스터(RX2)는 제2수광부(220)의 제6단위픽셀(226)에 인접하게 위치할 수 있다. 제1구동부(231)는 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 대칭적인 형상을 가질 수 있다. 이를 통해, 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 방지할 수 있다. 아울러, 대칭적인 형상을 갖는 상호연결부(250)를 제공할 수 있기 때문에 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 보다 효과적으로 방지할 수 있다.
복수의 픽셀블럭들(110) 각각에서 제2구동부(232)는 입사광에 응답하여 수광부들(210, 220)에서 생성된 광전하량에 상응하는 출력신호(Vout)를 생성할 수 있다. 이를 위해, 제2구동부(232)는 하나 이상의 드라이버 트랜지스터(DX)를 포함할 수 있다. 예를 들어, 제2구동부(232)는 병렬 연결 구조를 갖는 복수의 드라이버 트랜지스터들(DX)을 포함할 수 있다. 제3실시예에서는 제2구동부(232)가 병렬 연결 구조를 갖는 제1드라이버 트랜지스터(DX1) 및 제2드라이버 트랜지스터(DX2)로 구성되는 경우를 예시하였다. 이 경우, 제2구동부(232)가 하나의 드라이버 트랜지스터(DX)로 구성되는 경우 대비 제한된 면적내에서 드라이버 트랜지스터(DX)의 채널면적 특히, 유효채널폭을 용이하게 증가시킬 수 있다. 이를 통해, 제2구동부(232)의 전류 구동력을 향상시킴과 동시에 노이즈에 대한 저항력을 향상시킬 수 있다.
복수의 픽셀블럭들(110) 각각에서 제2구동부(232)는 제1리셋 트랜지스터(RX1)와 제2리셋 트렌지스터 사이에 위치할 수 있다. 제1드라이버 트랜지스터(DX1) 및 제2드라이버 트랜지스터(DX2)는 제2활성영역(242), 제2활성영역(242) 상에 형성된 제1드라이버 게이트(DG1) 및 제2드라이버 게이트(DG2)를 포함할 수 있다. 제1드라이버 게이트(DG1) 및 제2드라이버 게이트(DG2)는 상호연결부(250)를 통해 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)과 전기적으로 연결될 수 있다. 제2활성영역(242)은 장축 및 단축을 갖고, 장축이 제1방향(D1)으로 연장된 바타입의 형태를 가질 수 있다. 제1드라이버 게이트(DG1)의 일측 및 제2드라이버 게이트(DG2)의 타측 제2활성영역(242)에는 제3접합영역(245)이 형성될 수 있다. 제3접합영역(245)은 제1드라이버 트랜지스터(DX1) 및 제2드라이버 트랜지스터(DX2)의 드레인일 수 있다. 제1드라이버 트랜지스터(DX1) 및 제2드라이버 트랜지스터(DX2)는 제3접합영역(245)을 통해 드라이버전압(Vd)을 공급받을 수 있다. 드라이버전압(Vd)은 포지티브 전압일 수 있다. 예를 들어, 드라이버전압(Vd)은 전원전압(VDD)이거나, 또는 전원전압(VDD)보다 큰 포지티브 전압일 수 있다. 제1드라이버 게이트(DG1)와 제2드라이버 게이트(DG2) 사이의 제2활성영역(242)에는 제4접합영역(246)이 형성될 수 있다. 제4접합영역(246)은 제1드라이버 트랜지스터(DX1) 및 제2드라이버 트랜지스터(DX2)의 소스일 수 있다. 제2방향(D2)으로 제4접합영역(246)은 제1수광부(210)와 제2수광부(220)가 접하는 경계와 정렬될 수 있다.
복수의 픽셀블럭들(110) 각각에서 제2구동부(232)는 제2방향(D2)으로 수광부들(210, 220)의 일측에 위치할 수 있고, 제1방향(D1)으로 제1구동부(231)와 정렬될 수 있다. 제2구동부(232)의 제1드라이버 트랜지스터(DX1)는 제1수광부(210)에 인접하게 위치할 수 있고, 제2드라이버 트랜지스터(DX2)는 제2수광부(220)에 인접하게 위치할 수 있다. 구체적으로, 제1드라이버 트랜지스터(DX1)는 제1수광부(210)의 제2단위픽셀(212)에 인접하게 위치할 수 있고, 제2드라이버 트랜지스터(DX2)는 제2수광부(220)의 제5단위픽셀(225)에 인접하게 위치할 수 있다. 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 제1드라이버 트랜지스터(DX1)와 제2드라이버 트랜지스터(DX2)는 대칭적인 형상을 가질 수 있다. 이를 통해, 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 방지할 수 있다. 아울러, 대칭적인 형상을 갖는 상호연결부(250)를 제공할 수 있기 때문에 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 보다 효과적으로 방지할 수 있다.
복수의 픽셀블럭들(110) 각각에서 픽업영역(248)은 픽셀블럭(110)에 대한 기준전위를 제공하기 위한 것이다. 특히, 픽업영역(248)은 픽셀블럭(110) 내 구동부(230)에 대한 기준전위를 제공하기 위한 것이다. 예를 들어, 픽업영역(248)을 통해 픽셀블럭(110)에 접지전압(VSS)을 공급할 수 있다. 픽업영역(248)을 통해 기준전위 예컨대, 접지전압(VSS)을 픽셀블럭(110)에 제공함에 따라 픽셀블럭(110)의 동작 안정성을 향상시킬 수 있다. 여기서, 픽셀블럭(110)에 동작 안정성을 보다 효과적으로 향상시키기 위해 픽업영역(248)은 제2구동부(232)에 인접하게 위치할 수 있다. 구체적으로, 픽업영역(248)은 제1드라이버 트랜지스터(DX1)의 드레인 및 제2드라이버 트랜지스터(DX2)의 드레인에 인접하게 위치할 수 있다. 즉, 픽업영역(248)은 드라이버전압(Vd)을 공급받는 제3접합영역(245)에 인접하도록 형성할 수 있다. 이는, 전원전압(VDD) 또는 그 이상의 포지티브 전압이 인가되는 제3접합영역(245)에 인접하게 픽업영역(248)을 배치함에 따라 제3접합영역(245)에 공급되는 드라이버전압(Vd)에 변동이 발생하는 것을 방지할 수 있다. 이를 통해, 제2구동부(232)에서 생성되는 출력신호(Vout)에 변동이 발생하는 것을 방지하여 픽셀블럭(110)의 동작 안정성을 향상시킬 수 있다. 참고로, 드라이버전압(Vd)의 변동은 다양한 원인으로 인해 발생할 수 있으며, 드라이버전압(Vd)의 크기 또는 전위가 변화하는 것을 의미할 수 있다. 그리고, 제2구동부(232)는 수광부들(210, 220)에서 생성된 광전하량에 상응하도록 드라이버전압(Vd)의 크기를 조절하여 출력신호(Vout)를 생성하기 때문에 드라이버전압(Vd)에 변동이 발생하면 출력신호(Vout)에도 변동이 발생할 수 밖에 없다.
복수의 픽셀블럭들(110) 각각에서 제3구동부(233)는 선택신호(SEL)에 응답하여 제2구동부(232)에서 생성된 출력신호(Vout)를 출력할 수 있다. 이를 위해, 제3구동부(233)는 제2구동부(232)와 직렬로 연결된 하나 이상의 선택 트랜지스터(SX)를 포함할 수 있다. 제3실시예에서는 제3구동부(233)가 하나의 선택 트랜지스터(SX)로 구성되는 경우를 예시하였다. 선택신호(SEL)는 로우드라이버(도 15의 도면부호 '150' 참조)에서 생성될 수 있고, 로우드라이버로부터 연장되어 선택 게이트(SG)에 연결된 로우라인(미도시)을 통해 선택 트랜지스터(SX)에 인가될 수 있다.
복수의 픽셀블럭들(110) 각각에서 제3구동부(233)는 제3활성영역(261), 제3활성영역(261) 상에 형성된 선택 게이트(SG), 선택 게이트(SG) 양측 제3활성영역(261)에 형성된 제5접합영역(247) 및 제6접합영역(249)을 포함할 수 있다. 제3활성영역(261)은 장축 및 단축을 갖고, 장축이 제1방향(D1)으로 연장된 바타입의 형태를 가질 수 있다. 선택신호(SEL)는 선택 게이트(SG)에 인가될 수 있다. 제6접합영역(249)은 선택 트랜지스터(SX)의 드레인일 수 있고, 상호연결부(250)를 통해 제2구동부(232)의 제4접합영역(246)과 연결될 수 있다. 즉, 선택 트랜지스터(SX)의 드레인은 제1드라이버 트랜지스터(DX1)의 소스 및 제2드라이버 트랜지스터(DX2)의 소스와 전기적으로 연결될 수 있다. 제5접합영역(247)은 선택 트랜지스터(SX)의 소스일 수 있고, 제3구동부(233)의 출력단자(OT)일 수 있다. 제5접합영역(247)은 컬럼라인(미도시)에 연결될 수 있고, 제5접합영역(247)을 통해 출력신호(Vout)를 컬럼라인으로 전달할 수 있다.
복수의 픽셀블럭들(110) 각각에서 제3구동부(233)는 제2방향(D2)으로 수광부들(210, 220)의 타측에 위치할 수 있고, 제1수광부(210)와 제2수광부(220)가 접하는 경계에 위치할 수 있다. 구체적으로, 제3구동부(233)는 제1수광부(210)의 제4단위픽셀(214) 및 제2수광부(220)의 제7단위픽셀(227)에 인접하게 위치할 수 있고, 제2방향(D2)으로 선택 게이트(SG)의 센터는 제1수광부(210)와 제2수광부(220)가 접하는 경계에 정렬될 수 있다. 따라서, 제3구동부(233)는 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 대칭적인 형상을 가질 수 있다. 제2방향(D2)으로 제3구동부(233)가 수광부들(210, 220)의 타측에 형성됨에 따라 제1구동부(231) 및 제2구동부(232)가 형성될 공간을 용이하게 제공할 수 있다. 아울러, 제2구동부(232)와 제3구동부(233)를 전기적으로 연결하는 상호연결부(250)의 형상에 기인한 특성 열화 즉, 상호연결부(250)로 인해 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 최소화할 수 있다.
복수의 픽셀블럭들(110) 각각에서 상호연결부(250)는 제1상호연결부(250A) 내지 제3상호연결부(250C)를 포함할 수 있다. 제1상호연결부(250A)는 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2), 제1드라이버 게이트(DG1) 및 제2드라이버 게이트(DG2)를 전기적으로 연결할 수 있다. 제1상호연결부(250A)는 제3상호연결부(250C)에서 연장된 형태를 가질 수 있다. 제1상호연결부(250A)는 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 대칭적인 형상을 가질 수 있다. 제2상호연결부(250B)는 제2구동부(232)에서 제1드라이버 트랜지스터(DX1)의 소스 및 제2드라이버 트랜지스터(DX2)의 소스와 제3구동부(233)에서 선택 트랜지스터(SX)의 드레인를 전기적으로 연결할 수 있다. 제2상호연결부(250B)는 제1상호연결부(250A) 및 제3상호연결부(250C)와 전기적으로 분리될 수 있고, 제1수광부(210)와 제2수광부(220)가 접하는 경계와 중첩될 수 있다. 제3상호연결부(250C)는 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2), 제1리셋 트랜지스터(RX1)의 소스 및 제2리셋 트랜지스터(RX2)의 소스를 전기적으로 연결할 수 있다. 제3상호연결부(250C)는 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 대칭적인 형상을 가질 수 있다. 이를 위해, 제1상호연결부(250A) 내지 제3상호연결부(250C)는 도전라인(251) 및 도전라인(251)과 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2), 제1리셋 트랜지스터(RX1) 소스, 제2리셋 트랜지스터(RX2) 소스, 제1드라이버 게이트(DG1), 제2드라이버 게이트(DG2) 및 선택 트랜지스터(SX)의 드레인 각각을 연결하는 콘택들(252)을 포함할 수 있다. 제1상호연결부(250A) 및 제3상호연결부(250C)가 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 대칭적인 형상을 갖는 것은 상호연결부(250)와 복수의 단위픽셀들 즉, 제1단위픽셀(211) 내지 제8단위픽셀(228) 사이에서 발생하는 기생 캐패시턴스가 일정한 값을 갖도록 제어하여 복수의 단위픽셀들 각각이 균일한 특성을 갖도록 형성하기 위함이다. 그리고, 제1수광부(210)와 제2수광부(220)가 접하는 경계와 중첩되도록 형성된 제2상호연결부(250B)는 복수의 단위픽셀들과 중첩되는 면적을 최소화하여 제2상호연결부(250B)가 복수의 단위픽셀들 각각에 미치는 영향을 최소화시키기 위함이다.
상술한 바와 같이, 제3실시예에 따른 이미지 센서는 제2구동부(232)가 병렬 연결 구조를 갖는 복수의 드라이버 트랜지스터들(DX)로 구성됨으로써, 제한된 면적내에서 드라이버 트랜지스터(DX)의 사이즈 특히, 채널면적을 용이하게 증가시킬 수 있다. 아울러, 제2구동부(232)는 병렬 연결 구조를 갖기 때문에 드라이버 트랜지스터(DX)의 유효채널폭을 증가시켜 전류 구동력 및 노이즈에 대한 저항력을 향상시킬 수 있다.
또한, 제3실시예에 따른 이미지 센서는 제1구동부(231)가 병렬 연결 구조를 갖는 복수의 리셋 트랜지스터들(RX)로 구성됨으로써, 제한된 면적내에서 리셋 트랜지스터(RX)의 사이즈 특히, 채널면적을 용이하게 증가시킬 수 있다. 아울러, 제1구동부(231)는 병렬 연결 구조를 갖기 때문에 리셋 트랜지스터(RX)의 유효채널폭을 증가시켜 전류 구동력 및 노이즈에 대한 저항력을 향상시킬 수 있다.
또한, 제3실시예에 따른 이미지 센서는 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 제1구동부(231), 제2구동부(232), 제3구동부(233), 제1상호연결부(250A) 및 제3상호연결부(250C)가 대칭적인 형태를 갖기 때문에 픽셀블럭(110) 내 복수의 단위픽셀들이 균일한 동작 특성을 갖도록 형성할 수 있다.
도 9는 본 발명의 제3실시예에 따른 이미지 센서의 픽셀 어레이 일부를 도시한 평면도이다.
도 7 및 도 9에 도시된 바와 같이, 제3실시예에 따른 픽셀 어레이(100)는 지그재그 구조로 배열된 복수의 픽셀블럭들(110)을 포함할 수 있다. 예를 들어, 복수의 픽셀블럭(110)등 중 제1픽셀블럭(110-1)은 제2방향(D2)으로 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)과 인접하게 위치할 수 있다. 제2방향(D2)으로 제1픽셀블럭(110-1)의 제1수광부(210)는 제2픽셀블럭(110-2)의 제2수광부(220)와 정렬될 수 있고, 제1픽셀블럭(110-1)의 제2수광부(220)는 제3픽셀블럭(110-3)의 제1수광부(210)와 정렬될 수 있다. 제1방향(D1)으로 제1픽셀블럭(110-1)의 제1구동부(231)는 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)의 제2구동부(232) 및 제3구동부(233) 사이에 위치할 수 있다. 제1방향(D1)으로 제1픽셀블럭(110-1)의 제1구동부(231)는 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)의 제2구동부(232) 및 제3구동부(233)와 정렬될 수 있다. 그리고, 제2방향(D2)으로 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)은 제4픽셀블럭(110-4)과 인접하게 위치할 수 있고, 제4픽셀블럭(110-4)은 제1픽셀블럭(110-1)과 정렬될 수 있다.
상술한 바와 같이, 픽셀 어레이(100)에서 복수의 픽셀블럭들(110)은 지그재그 형태로 배치됨에 따라 복수의 픽셀블럭들(110) 각각의 구동부(230)도 서로 엇갈리게 배치할 수 있다. 이를 통해, 복수의 픽셀블럭들(110) 각각에서 인접한 구동부(230) 사이의 간섭에 기인한 특성 열화를 억제할 수 있다.
도 10은 본 발명의 제3실시예의 변형예에 따른 이미지 센서의 픽셀블럭을 도시한 평면도이다. 이하, 설명의 편의를 위해 제3실시예와 상이한 구성에 대해서만 상세히 설명하기로 한다.
도 7 및 도 10에 도시된 바와 같이, 제3실시예에서 복수의 픽셀블럭들(110) 각각은 제2방향(D2)으로 해당 픽셀블럭(110)의 수광부들(210, 220) 일측에 제1구동부(231) 및 제2구동부(232)가 위치할 수 있고, 수광부들(210, 220)의 타측에 제3구동부(233)가 위치할 수 있다. 반면, 변형예에서 복수의 픽셀블럭들(110) 각각은 제2방향(D2)으로 해당 픽셀블럭(110)의 수광부들(210, 220) 일측에 제1구동부(231) 및 제2구동부(232)가 위치할 수 있고, 제2방향(D2)으로 인접한 다른 픽셀블럭(110)의 수광부들(210, 220) 일측에 제3구동부(233)가 위치할 수 있다. 즉, 제3구동부(233)는 제2방향(D2)으로 해당 픽셀블럭(110)의 수광부들(210, 220) 일측에 위치하되, 제1구동부(231) 및 제2구동부(232)로부터 수광부들(210, 220)의 제2피치(W2)만큼 이격되어 배치될 수 있다. 이를 통해, 제2구동부(232)와 제3구동부(233)를 연결하는 제2상호연결부(250B)에 대한 설계 난이도를 감소시킬 수 있고, 제1구동부(231) 및 제2구동부(232)와 제3구동부(233) 사이의 간섭을 보다 효과적으로 억제할 수 있다. 아울러, 제2상호연결부(250B)가 수광부들(210, 220)이 접하는 경계를 따라 형성되기 때문에 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 방지할 수 있다.
도 11은 본 발명의 제4실시예에 따른 이미지 센서의 픽셀블럭을 도시한 평면도이다. 그리고, 도 12는 본 발명의 제4실시예에 따른 이미지 센서의 픽셀블럭(110)에 대응하는 등가회로도를 도시한 도면이다.
도 11 및 도 12에 도시된 바와 같이, 제4실시예에 따른 이미지 센서는 복수의 픽셀블럭들(110)이 배열된 픽셀 어레이(100)를 포함할 수 있다. 픽셀 어레이(100)에서 복수의 픽셀블럭들(110)은 지그재그 구조로 배열될 수 있다(도 13 참조).
복수의 픽셀블럭들(110) 각각은 공유 픽셀 구조를 가질 수 있다. 예를 들어, 복수의 픽셀블럭들(110) 각각은 8-공유 픽셀 구조를 가질 수 있다. 8-공유 픽셀 구조는 4-공유 픽셀 구조 대비 픽셀 트랜지스터의 크기를 보다 용이하게 증가시킬 수 있다. 구체적으로, 복수의 픽셀블럭들(110) 각각은 제1플로팅디퓨전(FD1)을 공유하는 복수의 단위픽셀들을 포함하는 제1수광부(210), 제2플로팅디퓨전(FD2)을 공유하는 복수의 단위픽셀들을 포함하는 제2수광부(220), 리셋 트랜지스터(RX), 드라이버 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함하는 구동부(230) 및 제1수광부(210), 제2수광부(220) 및 구동부(230)를 전기적으로 연결하는 상호연결부(250)를 포함할 수 있다. 참고로, 리셋 트랜지스터(RX), 드라이버 트랜지스터(DX) 및 선택 트랜지스터(SX)를 픽셀 트랜지스터라 지칭할 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1수광부(210) 및 제2수광부(220)는 입사광에 응답하여 광전하를 생성할 수 있다. 제1수광부(210)와 제2수광부(220)는 동일한 구성 및 동일한 평면형상을 가질 수 있다. 예를 들어, 제1수광부(210)는 제1플로팅디퓨전(FD1)을 공유하고, 2×2 매트릭스 구조로 배열된 4개의 단위픽셀들 즉, 제1단위픽셀(211) 내지 제4단위픽셀(214)을 포함할 수 있다. 제2수광부(220)는 제2플로팅디퓨전(FD2)을 공유하고, 2×2 매트릭스 구조로 배열된 4개의 단위픽셀들 즉, 제5단위픽셀(225) 내지 제8단위픽셀(228)을 포함할 수 있다. 제1수광부(210) 및 제2수광부(220)는 서로 인접하게 위치하고, 제1방향(D1)으로 정렬될 수 있다. 따라서, 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)도 제1방향(D1)으로 정렬될 수 있다. 즉, 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)은 제1방향(D1)으로 동일선상에 위치할 수 있다. 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)은 상호연결부(250)를 통해 서로 전기적으로 연결될 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1수광부(210) 및 제2수광부(220)는 제1방향(D1) 및 제2방향(D2)으로 각각 제1피치(W1) 및 제2피치(W2)를 가질 수 있다. 제1수광부(210) 및 제2수광부(220)에서 제1피치(W1)는 로우방향으로의 폭일 수 있고, 제2피치(W2)는 컬럼방향으로의 폭일 수 있다. 제1피치(W1)와 제2피치(W2)는 동일한 크기를 갖거나(W1=W2), 또는 픽셀블럭(110) 내 구동부(230)의 배치에 기인하여 제2피치(W2)보다 제1피치(W1)가 더 클 수 있다(W1 > W2). 제4실시예에서는 제2피치(W2)보다 제1피치(W1)가 더 큰 경우를 예시하였다.
복수의 픽셀블럭들(110) 각각에서 제1단위픽셀(211) 내지 제8단위픽셀(228) 각각은 입사광에 응답하여 광전하를 생성하는 광전변환소자(PD) 및 전송신호(TRF)에 응답하여 광전변환소자(PD)에서 생성된 광전하를 플로팅디퓨전으로 전달하는 전송 트랜지스터(TX)를 포함할 수 있다. 플로팅디퓨전은 전송 트랜지스터(TX)를 통해 광전변환소자(PD)에서 전달된 광전하를 임시로 저장하는 역할을 수행할 수 있다. 광전변환소자(PD)는 포토다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토다이오드(pinned photo diode; PPD) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 광전변환소자(PD)는 유기 또는/및 무기 포토다이오드를 포함할 수 있다. 구체적으로, 광전변환소자(PD)는 유기 또는 무기 포토다이오드 중 어느 하나로 구성되거나, 또는 유기 포토다이오드와 무기 포토다이오드가 적층된 형태로 구성될 수도 있다. 전송신호(TRF)는 로우드라이버(도 15의 도면부호 '150' 참조)에서 생성될 수 있고, 로우드라이버로부터 연장되어 전송 게이트(TG)에 연결된 로우라인(미도시)을 통해 전송 트랜지스터(TX)에 인가될 수 있다. 광전변환소자(PD) 및 플로팅디퓨전은 각각 전송 트랜지스터(TX)의 소스 및 드레인으로 작용할 수 있다.
복수의 픽셀블럭들(110) 각각에서 구동부(230)는 제1구동부(231) 내지 제3구동부(233)를 포함할 수 있다. 또한, 구동부(230)는 제2구동부(232)에 인접하게 배치된 픽업영역들(248)을 더 포함할 수 있다. 제1구동부(231)는 리셋신호(RST)에 응답하여 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2) 및 광전변환소자들(PD)을 초기화시킬 수 있다. 제2구동부(232)는 입사광에 응답하여 수광부들(210, 220)에서 생성된 광전하량에 상응하는 출력신호(Vout)를 생성할 수 있다. 그리고, 제3구동부(233)는 선택신호(SEL)에 응답하여 제2구동부(232)에서 생성된 출력신호(Vout)를 출력할 수 있다. 제2방향(D2)으로 제3구동부(233)는 수광부들(210, 220)의 타측에 위치할 수 있고, 제1구동부(231) 및 제2구동부(232)는 수광부들(210, 220)의 일측에 위치할 수 있다. 예를 들어, 제3구동부(233)는 수광부들(210, 220)의 하단에 위치할 수 있고, 제1구동부(231) 및 제2구동부(232)는 수광부들(210, 220)의 상단에 위치할 수 있다. 제1구동부(231) 및 제2구동부(232)는 제1방향(D1)으로 정렬될 수 있다. 상술한 구동부(230)의 형상은 제1구동부(231) 내지 제3구동부(233)가 형성될 공간을 용이하게 제공하기 위한 것이다. 아울러, 제1구동부(231) 및 제2구동부(232)와 제3구동부(233) 사이의 간섭을 방지하기 위한 것이다. 그리고, 수광부들(210, 220)과 구동부(230)를 전기적으로 연결하는 상호연결부(250)에 기인한 특성 열화를 방지하기 위함이다. 구체적으로, 대칭적인 형상을 갖는 상호연결부(250)를 제공하기 위한 것이다. 이를 통해, 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 방지할 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1구동부(231)는 리셋신호(RST)에 응답하여 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2) 및 광전변환소자들(PD)을 초기화시킬 수 있다. 이를 위해, 제1구동부(231)는 하나 이상의 리셋 트랜지스터(RX)를 포함할 수 있다. 예를 들어, 제1구동부(231)는 병렬 연결 구조를 갖는 복수의 리셋 트랜지스터들(RX)을 포함할 수 있다. 제4실시예에서는 제1구동부(231)가 병렬 연결 구조를 갖는 제1리셋 트랜지스터(RX1) 및 제2리셋 트랜지스터(RX2)로 구성되는 경우를 예시하였다. 또한, 제1리셋 트랜지스터(RX1) 및 제2리셋 트랜지스터(RX2)는 리셋신호(RST)에 응답하여 동기화되어 동작할 수 있다. 이 경우, 제1구동부(231)가 하나의 리셋 트랜지스터(RX)로 구성되는 경우 대비 제한된 면적내에서 리셋 트랜지스터(RX)의 채널면적 특히, 채널폭을 용이하게 증가시킬 수 있다. 이를 통해, 제1구동부(231)의 전류 구동력을 향상시킴과 동시에 노이즈에 대한 저항력을 향상시킬 수 있다. 리셋신호(RST)는 로우드라이버(도 15의 도면부호 '150' 참조)에서 생성될 수 있고, 로우드라이버로부터 연장되어 각각의 리셋 게이트(RG)들에 연결된 로우라인(미도시)을 통해 리셋 트랜지스터(RX)에 인가될 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1구동부(231)는 제1활성영역(241), 제1활성영역(241) 상에 형성된 제1리셋 게이트(RG1) 및 제2리셋 게이트(RG2), 제1리셋 게이트(RG1) 및 제2리셋 게이트(RG2) 양측 제1활성영역(241)에 형성된 제1접합영역(243) 및 제2접합영역(244)을 포함할 수 있다. 제1리셋 트랜지스터(RX1)를 위한 제1활성영역(241)과 제2리셋 트랜지스터(RX2)를 위한 제1활성영역(241)은 서로 분리될 수 있다. 제1활성영역(241)은 장축 및 단축을 갖고, 장축이 제1방향(D1)으로 연장된 바타입의 형태를 가질 수 있다. 도면에 도시하지는 않았지만, 제1리셋 게이트(RG1) 및 제2리셋 게이트(RG2)는 서로 전기적으로 연결될 수 있다. 따라서, 제1리셋 트랜지스터(RX1) 및 제2리셋 트랜지스터(RX2)는 리셋신호(RST)에 응답하여 동기화되어 동작할 수 있다. 리셋신호(RST)는 제1리셋 게이트(RG1) 및 제2리셋 게이트(RG2)에 인가될 수 있다. 제1접합영역(243)은 제1리셋 트랜지스터(RX1) 및 제2리셋 트랜지스터(RX2)의 드레인일 수 있다. 제1리셋 트랜지스터(RX1) 및 제2리셋 트랜지스터(RX2)는 제1접합영역(243)을 통해 리셋전압(Vr)을 공급받을 수 있다. 리셋전압(Vr)은 포지티브 전압일 수 있다. 예를 들어, 리셋전압(Vr)은 전원전압(VDD)이거나, 또는 전원전압(VDD)보다 큰 포지티브 전압일 수 있다. 제2접합영역(244)은 제1리셋 트랜지스터(RX1) 및 제2리셋 트랜지스터(RX2)의 소스일 수 있다. 제2접합영역(244)은 상호연결부(250)와 전기적으로 연결될 수 있고, 제1리셋 트랜지스터(RX1) 및 제2리셋 트랜지스터(RX2)의 소스는 상호연결부(250)를 통해 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)과 전기적으로 연결될 수 있다. 제2접합영역(244)은 제1접합영역(243)보다 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)에 더 인접하게 위치할 수 있다.
복수의 픽셀블럭들(110) 각각에서 제1구동부(231)는 제2방향(D2)으로 수광부들(210, 220)의 일측에 위치할 수 있다. 제1구동부(231)에서 제1리셋 트랜지스터(RX1)는 제1수광부(210)에 인접하게 위치할 수 있고, 제2리셋 트랜지스터(RX2)는 제2수광부(220)에 인접하게 위치할 수 있다. 예를 들어, 제1리셋 트랜지스터(RX1)는 제1수광부(210)의 제1단위픽셀(211)에 인접하게 위치할 수 있고, 제2리셋 트랜지스터(RX2)는 제2수광부(220)의 제6단위픽셀(226)에 인접하게 위치할 수 있다. 제1구동부(231)는 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 대칭적인 형상을 가질 수 있다. 이를 통해, 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 방지할 수 있다. 아울러, 대칭적인 형상을 갖는 상호연결부(250)를 제공할 수 있기 때문에 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 보다 효과적으로 방지할 수 있다.
복수의 픽셀블럭들(110) 각각에서 제2구동부(232)는 입사광에 응답하여 수광부들(210, 220)에서 생성된 광전하량에 상응하는 출력신호(Vout)를 생성할 수 있다. 이를 위해, 제2구동부(232)는 하나 이상의 드라이버 트랜지스터(DX)를 포함할 수 있다. 예를 들어, 제2구동부(232)는 병렬 연결 구조를 갖는 복수의 드라이버 트랜지스터들(DX)을 포함할 수 있다. 제4실시예에서는 제2구동부(232)가 병렬 연결 구조를 갖는 제1드라이버 트랜지스터(DX1) 및 제2드라이버 트랜지스터(DX2)로 구성되는 경우를 예시하였다. 이 경우, 제2구동부(232)가 하나의 드라이버 트랜지스터(DX)로 구성되는 경우 대비 제한된 면적내에서 드라이버 트랜지스터(DX)의 채널면적 특히, 채널폭을 용이하게 증가시킬 수 있다. 이를 통해, 제2구동부(232)의 전류 구동력을 향상시킴과 동시에 노이즈에 대한 저항력을 향상시킬 수 있다.
복수의 픽셀블럭들(110) 각각에서 제2구동부(232)는 제1리셋 트랜지스터(RX1)와 제2리셋 트렌지스터 사이에 위치할 수 있다. 제1드라이버 트랜지스터(DX1) 및 제2드라이버 트랜지스터(DX2)는 제2활성영역(242), 제2활성영역(242) 상에 형성된 제1드라이버 게이트(DG1) 및 제2드라이버 게이트(DG2)를 포함할 수 있다. 제1드라이버 게이트(DG1) 및 제2드라이버 게이트(DG2)는 상호연결부(250)를 통해 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)과 전기적으로 연결될 수 있다. 제2활성영역(242)은 장축 및 단축을 갖고, 장축이 제1방향(D1)으로 연장된 바타입의 형태를 가질 수 있다. 제1드라이버 게이트(DG1)의 일측 및 제2드라이버 게이트(DG2)의 타측 제2활성영역(242)에는 제3접합영역(245)이 형성될 수 있다. 제3접합영역(245)은 제1드라이버 트랜지스터(DX1) 및 제2드라이버 트랜지스터(DX2)의 드레인일 수 있다. 제1드라이버 트랜지스터(DX1) 및 제2드라이버 트랜지스터(DX2)는 제3접합영역(245)을 통해 드라이버전압(Vd)을 공급받을 수 있다. 드라이버전압(Vd)은 포지티브 전압일 수 있다. 예를 들어, 드라이버전압(Vd)은 전원전압(VDD)이거나, 또는 전원전압(VDD)보다 큰 포지티브 전압일 수 있다. 제1드라이버 게이트(DG1)와 제2드라이버 게이트(DG2) 사이의 제2활성영역(242)에는 제4접합영역(246)이 형성될 수 있다. 제4접합영역(246)은 제1드라이버 트랜지스터(DX1) 및 제2드라이버 트랜지스터(DX2)의 소스일 수 있다. 제2방향(D2)으로 제4접합영역(246)은 제1수광부(210)와 제2수광부(220)가 접하는 경계와 정렬될 수 있다.
복수의 픽셀블럭들(110) 각각에서 제2구동부(232)는 제2방향(D2)으로 수광부들(210, 220)의 일측에 위치할 수 있고, 제1방향(D1)으로 제1구동부(231)와 정렬될 수 있다. 제2구동부(232)의 제1드라이버 트랜지스터(DX1)는 제1수광부(210)에 인접하게 위치할 수 있고, 제2드라이버 트랜지스터(DX2)는 제2수광부(220)에 인접하게 위치할 수 있다. 구체적으로, 제1드라이버 트랜지스터(DX1)는 제1수광부(210)의 제2단위픽셀(212)에 인접하게 위치할 수 있고, 제2드라이버 트랜지스터(DX2)는 제2수광부(220)의 제5단위픽셀(225)에 인접하게 위치할 수 있다. 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 제1드라이버 트랜지스터(DX1)와 제2드라이버 트랜지스터(DX2)는 대칭적인 형상을 가질 수 있다. 이를 통해, 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 방지할 수 있다. 아울러, 대칭적인 형상을 갖는 상호연결부(250)를 제공할 수 있기 때문에 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 보다 효과적으로 방지할 수 있다.
복수의 픽셀블럭들(110) 각각에서 픽업영역(248)은 픽셀블럭(110)에 대한 기준전위를 제공하기 위한 것이다. 특히, 픽업영역(248)은 픽셀블럭(110) 내 구동부(230)에 대한 기준전위를 제공하기 위한 것이다. 예를 들어, 픽업영역(248)을 통해 픽셀블럭(110)에 접지전압(VSS)을 공급할 수 있다. 픽업영역(248)을 통해 기준전위 예컨대, 접지전압(VSS)을 픽셀블럭(110)에 제공함에 따라 픽셀블럭(110)의 동작 안정성을 향상시킬 수 있다. 여기서, 픽셀블럭(110)에 동작 안정성을 보다 효과적으로 향상시키기 위해 픽업영역(248)은 제2구동부(232)에 인접하게 위치할 수 있다. 구체적으로, 픽업영역(248)은 제1드라이버 트랜지스터(DX1)의 드레인 및 제2드라이버 트랜지스터(DX2)의 드레인에 인접하게 위치할 수 있다. 즉, 픽업영역(248)은 드라이버전압(Vd)을 공급받는 제3접합영역(245)에 인접하도록 형성할 수 있다. 이는, 전원전압(VDD) 또는 그 이상의 포지티브 전압이 인가되는 제3접합영역(245)에 인접하게 픽업영역(248)을 배치함에 따라 제3접합영역(245)에 공급되는 드라이버전압(Vd)에 변동이 발생하는 것을 방지할 수 있다. 이를 통해, 제2구동부(232)에서 생성되는 출력신호(Vout)에 변동이 발생하는 것을 방지하여 픽셀블럭(110)의 동작 안정성을 향상시킬 수 있다. 참고로, 드라이버전압(Vd)의 변동은 다양한 원인으로 인해 발생할 수 있으며, 드라이버전압(Vd)의 크기 또는 전위가 변화하는 것을 의미할 수 있다. 그리고, 제2구동부(232)는 수광부들(210, 220)에서 생성된 광전하량에 상응하도록 드라이버전압(Vd)의 크기를 조절하여 출력신호(Vout)를 생성하기 때문에 드라이버전압(Vd)에 변동이 발생하면 출력신호(Vout)에도 변동이 발생할 수 밖에 없다.
복수의 픽셀블럭들(110) 각각에서 제3구동부(233)는 선택신호(SEL)에 응답하여 제2구동부(232)에서 생성된 출력신호(Vout)를 출력할 수 있다. 이를 위해, 제3구동부(233)는 제2구동부(232)와 직렬로 연결된 하나 이상의 선택 트랜지스터(SX)를 포함할 수 있다. 예를 들어, 제3구동부(233)는 병렬 연결 구조를 갖는 복수의 선택 트랜지스터들(SX)을 포함할 수 있다. 제4실시예에서는 제3구동부(233)가 제2구동부(232)와 직렬로 연결되고, 병렬 연결 구조를 갖는 제1선택 트랜지스터(SX1) 및 제2선택 트랜지스터(SX2)로 구성되는 경우를 예시하였다. 여기서, 제1선택 트랜지스터(SX1)는 제1선택신호(SEL1)에 응답하여 제2구동부(232)에서 생성된 출력신호(Vout)를 제1출력단자(OT1)로 출력할 수 있고, 제2선택 트랜지스터(SX2)는 제2선택신호(SEL2)에 응답하여 제2구동부(232)에서 생성된 출력신호(Vout)를 제2출력단자(OT2)로 출력할 수 있다. 따라서, 제1선택 트랜지스터(SX1) 및 제2선택 트랜지스터(SX2)는 제2구동부(232)에서 생성된 출력신호(Vout)를 번갈아가며 제1출력단자(OT1) 및 제2출력단자(OT2)로 출력할 수 있다. 이 경우, 제3구동부(233)가 하나의 선택 트랜지스터(SX)로 구성되는 경우에 대비 제안된 면적내에서 선택 트랜지스터(SX)의 채널면적 특히, 유효채널폭을 용이하게 증가시킬 수 있다. 아울러, 출력신호(Vout)를 교번하여 출력함에 따라 이미지 센서의 동작 속도를 향상시킬 수 있다. 참고로, 제1선택신호(SEL1) 및 제2선택신호(SEL2)는 로우드라이버(도 15의 도면부호 '150' 참조)에서 생성될 수 있고, 로우드라이버로부터 연장되어 각각의 선택 게이트(SG)에 연결된 로우라인(미도시)을 통해 선택 트랜지스터(SX)에 인가될 수 있다.
복수의 픽셀블럭들(110) 각각에서 제3구동부(233)는 제3활성영역(261), 제3활성영역(261) 상에 형성된 제1선택 게이트(SG1) 및 제2선택 게이트(SG2), 제1선택 게이트(SG1) 타측 및 제2선택 게이트(SG2) 일측의 제3활성영역(261)에 형성된 제5접합영역(247), 제1선택 게이트(SG1)와 제2선택 게이트(SG2) 사이의 제3활성영역(261)에 형성된 제6접합영역(249)을 포함할 수 있다. 제3활성영역(261)은 장축 및 단축을 갖고, 장축이 제1방향(D1)으로 연장된 바타입의 형태를 가질 수 있다. 제1선택신호(SEL1)는 제1선택 게이트(SG1)에 인가될 수 있고, 제2선택신호(SEL2)는 제2선택 게이트(SG2)에 인가될 수 있다. 제6접합영역(249)은 제1선택 트랜지스터(SX1) 및 제2선택 트랜지스터(SX2)의 드레인일 수 있고, 상호연결부(250)를 통해 제2구동부(232)의 제4접합영역(246)과 연결될 수 있다. 즉, 제1선택 트랜지스터(SX1)의 드레인은 제1드라이버 트랜지스터(DX1)의 소스에 직렬로 연결될 수 있고, 제2선택 트랜지스터(SX2)의 드레인은 제2드라이버 트랜지스터(DX2)의 소스에 직렬로 연결될 수 있다. 제2방향(D2)으로 제6접합영역(249)은 제1수광부(210)와 제2수광부(220)가 접하는 경계에 정렬될 수 있다. 제5접합영역(247)은 제1선택 트랜지스터(SX1) 및 제2선택 트랜지스터(SX2)의 소스일 수 있고, 제3구동부(233)의 제1출력단자(OT1) 및 제2출력단자(OT2)일 수 있다. 제5접합영역(247)은 컬럼라인(미도시)에 연결될 수 있고, 제5접합영역(247)을 통해 출력신호(Vout)를 컬럼라인으로 전달할 수 있다. 제3구동부(233)의 제1출력단자(OT1) 및 제2출력단자(OT2)는 각각 서로 다른 컬럼라인에 연결될 수 있다.
복수의 픽셀블럭들(110) 각각에서 제3구동부(233)는 제2방향(D2)으로 수광부들(210, 220)의 타측에 위치할 수 있고, 제1수광부(210)와 제2수광부(220)가 접하는 경계에 위치할 수 있다. 제3구동부(233)의 제1선택 트랜지스터(SX1)는 제1수광부(210)에 인접하게 위치할 수 있고, 제2선택 트랜지스터(SX2)는 제2수광부(220)에 인접하게 위치할 수 있다. 구체적으로, 제1선택 트랜지스터(SX1)는 제1수광부(210)의 제4단위픽셀(214)에 인접하게 위치할 수 있고, 제2선택 트랜지스터(SX2)는 제2수광부(220)의 제7단위픽셀(227)에 인접하게 위치할 수 있다. 제1선택 트랜지스터(SX1) 및 제2선택 트랜지스터(SX2)의 드레인은 제2방향(D2)으로 제1수광부(210)와 제2수광부(220)가 접하는 경계에 정렬될 수 있다. 따라서, 제3구동부(233)는 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 대칭적인 형상을 가질 수 있다. 제2방향(D2)으로 제3구동부(233)가 수광부들(210, 220)의 타측에 형성됨에 따라 제1구동부(231) 및 제2구동부(232)가 형성될 공간을 용이하게 제공할 수 있다. 아울러, 제2구동부(232)와 제3구동부(233)를 전기적으로 연결하는 상호연결부(250)의 형상에 기인한 특성 열화 즉, 상호연결부(250)로 인해 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 최소화할 수 있다.
복수의 픽셀블럭들(110) 각각에서 상호연결부(250)는 제1상호연결부(250A) 내지 제3상호연결부(250C)를 포함할 수 있다. 제1상호연결부(250A)는 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2), 제1드라이버 게이트(DG1) 및 제2드라이버 게이트(DG2)를 전기적으로 연결할 수 있다. 제1상호연결부(250A)는 제3상호연결부(250C)에서 연장된 형태를 가질 수 있다. 제1상호연결부(250A)는 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 대칭적인 형상을 가질 수 있다. 제2상호연결부(250B)는 제2구동부(232)에서 제1드라이버 트랜지스터(DX1)의 소스 및 제2드라이버 트랜지스터(DX2)의 소스와 제3구동부(233)에서 제1선택 트랜지스터(SX1)의 드레인 및 제2선택 트랜지스터(SX2)의 드레인를 전기적으로 연결할 수 있다. 제2상호연결부(250B)는 제1상호연결부(250A) 및 제3상호연결부(250C)와 전기적으로 분리될 수 있고, 제1수광부(210)와 제2수광부(220)가 접하는 경계와 중첩될 수 있다. 제3상호연결부(250C)는 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2), 제1리셋 트랜지스터(RX1)의 소스 및 제2리셋 트랜지스터(RX2)의 소스를 전기적으로 연결할 수 있다. 제3상호연결부(250C)는 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 대칭적인 형상을 가질 수 있다. 이를 위해, 제1상호연결부(250A) 내지 제3상호연결부(250C)는 도전라인(251) 및 도전라인(251)과 제1플로팅디퓨전(FD1), 제2플로팅디퓨전(FD2), 제1리셋 트랜지스터(RX1) 소스, 제2리셋 트랜지스터(RX2) 소스, 제1드라이버 게이트(DG1), 제2드라이버 게이트(DG2) 및 제1선택 트랜지스터(SX1)의 드레인 및 제2선택 트랜지스터(SX2)의 드레인 각각을 연결하는 콘택들(252)을 포함할 수 있다. 제1상호연결부(250A) 및 제3상호연결부(250C)가 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 대칭적인 형상을 갖는 것은 상호연결부(250)와 복수의 단위픽셀들 즉, 제1단위픽셀(211) 내지 제8단위픽셀(228) 사이에서 발생하는 기생 캐패시턴스가 일정한 값을 갖도록 제어하여 복수의 단위픽셀들 각각이 균일한 특성을 갖도록 형성하기 위함이다. 그리고, 제1수광부(210)와 제2수광부(220)가 접하는 경계와 중첩되도록 형성된 제2상호연결부(250B)는 복수의 단위픽셀들과 중첩되는 면적을 최소화하여 제3상호연결부(250C)가 복수의 단위픽셀들 각각에 미치는 영향을 최소화시키기 위함이다.
상술한 바와 같이, 제4실시예에 따른 이미지 센서는 제2구동부(232)가 병렬 연결 구조를 갖는 복수의 드라이버 트랜지스터들(DX)로 구성됨으로써, 제한된 면적내에서 드라이버 트랜지스터(DX)의 사이즈 특히, 채널면적을 용이하게 증가시킬 수 있다. 아울러, 제2구동부(232)는 병렬 연결 구조를 갖기 때문에 드라이버 트랜지스터(DX)의 유효채널폭을 증가시켜 전류 구동력 및 노이즈에 대한 저항력을 향상시킬 수 있다.
또한, 제4실시예에 따른 이미지 센서는 제3구동부(233)가 병렬 연결 구조를 갖는 복수의 선택 트랜지스터들(SX)로 구성됨으로써, 제한된 면적내에서 선택 트랜지스터(SX)의 사이즈 특히, 채널면적을 용이하게 증가시킬 수 있다. 아울러, 복수의 선택 트랜지스터들(SX)이 번갈에 동작할 수 있기 때문에 이미지 센서의 동작 속도를 향상시킬 수 있다.
또한, 제4실시예에 따른 이미지 센서는 제1수광부(210)와 제2수광부(220)가 접하는 경계를 기준으로 제1구동부(231), 제2구동부(232), 제3구동부(233), 제1상호연결부(250A) 및 제3상호연결부(250C)가 대칭적인 형태를 갖기 때문에 픽셀블럭(110) 내 복수의 단위픽셀들이 균일한 동작 특성을 갖도록 형성할 수 있다.
도 13은 본 발명의 제4실시예에 따른 이미지 센서의 픽셀 어레이 일부를 도시한 평면도이다.
도 11 및 도 13에 도시된 바와 같이, 제4실시예에 따른 픽셀 어레이(100)는 지그재그 구조로 배열된 복수의 픽셀블럭들(110)을 포함할 수 있다. 예를 들어, 복수의 픽셀블럭(110)등 중 제1픽셀블럭(110-1)은 제2방향(D2)으로 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)과 인접하게 위치할 수 있다. 제2방향(D2)으로 제1픽셀블럭(110-1)의 제1수광부(210)는 제2픽셀블럭(110-2)의 제2수광부(220)와 정렬될 수 있고, 제1픽셀블럭(110-1)의 제2수광부(220)는 제3픽셀블럭(110-3)의 제1수광부(210)와 정렬될 수 있다. 제1방향(D1)으로 제1픽셀블럭(110-1)의 제1구동부(231)는 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)의 제2구동부(232) 및 제3구동부(233) 사이에 위치할 수 있다. 제1방향(D1)으로 제1픽셀블럭(110-1)의 제1구동부(231)는 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)의 제2구동부(232) 및 제3구동부(233)와 정렬될 수 있다. 그리고, 제2방향(D2)으로 제2픽셀블럭(110-2) 및 제3픽셀블럭(110-3)은 제4픽셀블럭(110-4)과 인접하게 위치할 수 있고, 제4픽셀블럭(110-4)은 제1픽셀블럭(110-1)과 정렬될 수 있다.
상술한 바와 같이, 픽셀 어레이(100)에서 복수의 픽셀블럭들(110)은 지그재그 형태로 배치됨에 따라 복수의 픽셀블럭들(110) 각각의 구동부(230)도 서로 엇갈리게 배치할 수 있다. 이를 통해, 복수의 픽셀블럭들(110) 각각에서 인접한 구동부(230) 사이의 간섭에 기인한 특성 열화를 억제할 수 있다.
도 14는 본 발명의 제4실시예의 변형예에 따른 이미지 센서의 픽셀블럭을 도시한 평면도이다. 이하, 설명의 편의를 위해 제4실시예와 상이한 구성에 대해서만 상세히 설명하기로 한다.
도 11 및 도 14에 도시된 바와 같이, 제4실시예에서 복수의 픽셀블럭들(110) 각각은 제2방향(D2)으로 해당 픽셀블럭(110)의 수광부들(210, 220) 일측에 제1구동부(231) 및 제2구동부(232)가 위치할 수 있고, 수광부들(210, 220)의 타측에 제3구동부(233)가 위치할 수 있다. 반면, 변형예에서 복수의 픽셀블럭들(110) 각각은 제2방향(D2)으로 해당 픽셀블럭(110)의 수광부들(210, 220) 일측에 제1구동부(231) 및 제2구동부(232)가 위치할 수 있고, 제2방향(D2)으로 인접한 다른 픽셀블럭(110)의 수광부들(210, 220) 일측에 제3구동부(233)가 위치할 수 있다. 즉, 제3구동부(233)는 제2방향(D2)으로 해당 픽셀블럭(110)의 수광부들(210, 220) 일측에 위치하되, 제1구동부(231) 및 제2구동부(232)로부터 수광부들(210, 220)의 제2피치(W2)만큼 이격되어 배치될 수 있다. 이를 통해, 제2구동부(232)와 제3구동부(233)를 연결하는 제2상호연결부(250B)에 대한 설계 난이도를 감소시킬 수 있고, 제1구동부(231) 및 제2구동부(232)와 제3구동부(233) 사이의 간섭을 보다 효과적으로 억제할 수 있다. 아울러, 제2상호연결부(250B)가 수광부들(210, 220)이 접하는 경계를 따라 형성되기 때문에 복수의 단위픽셀들마다 동작 특성이 달라지는 것을 방지할 수 있다.
도 15는 본 발명의 실시예에 따른 이미지 센서를 개략적으로 도시한 블럭도이다.
도 15에 도시된 바와 같이, 이미지 센서는 복수의 픽셀블럭(110)들이 매트릭스 구조로 배열된 픽셀 어레이(pixel array, 100), 상관 이중 샘플링(correlated double sampling, CDS, 120), 아날로그-디지털 컨버터(analog digital converter, ADC, 130), 버퍼(Buffer, 140), 로우 드라이버(row driver, 150), 타이밍 제너레이터(timing generator, 160), 제어 레지스터(control register, 170) 및 램프 신호 제너레이터(ramp signal generator, 180)를 포함할 수 있다.
타이밍 제너레이터(160)는 로우 드라이버(150), 상관 이중 샘플링(120), 아날로그-디지털 컨버터(130) 및 램프 신호 제너레이터(180) 각각의 동작을 제어하기 위한 하나 이상의 제어 신호를 생성한다. 제어 레지스터(170)는 램프 신호 제너레이터(180), 타이밍 제너레이터(160) 및 버퍼(140) 각각의 동작을 제어하기 위한 하나 이상의 제어 신호를 생성한다.
로우 드라이버(150)는 픽셀 어레이(100)를 로우라인(row line) 단위로 구동한다. 예컨대, 로우 드라이버(150)는 복수의 로우라인(row line)들 중에서 어느 하나의 로우라인(row line)을 선택할 수 있는 선택 신호를 생성할 수 있다. 복수의 로우라인(row line)들 각각에는 복수의 픽셀블럭(110)들과 연결된다. 그리고, 복수의 픽셀블럭(110)들 각각에는 하나의 로우라인(row line)이 연결된다.
복수의 픽셀블럭(110)들 각각은 입사광을 감지하여 이미지 리셋 신호와 이미지 신호를 컬럼라인(column line)을 통해 상관 이중 샘플링(120)으로 출력한다. 상관 이중 샘플링(120)은 수신된 이미지 리셋 신호와 이미지 신호 각각에 대하여 샘플링을 수행한다. 복수의 컬럼라인(column line)들 각각에는 복수의 픽셀블럭(110)들이 연결된다. 복수의 픽셀블럭(110)들 각각에는 하나의 컬럼라인(column line)이 연결된다. 아날로그-디지털 컨버터(130)는 램프 신호 제너레이터(180)로부터 출력된 램프 신호와 상관 이중 샘플링(120)으로부터 출력되는 샘플링 신호를 서로 비교하여 비교 신호를 출력한다. 타이밍 제너레이터(160)로부터 제공되는 클럭 신호에 따라 비교 신호의 레벨 전이(transition) 시간을 카운트하고, 카운트 값을 버퍼(140)로 출력한다. 램프 신호 제너레이터(180)는 타이밍 제너레이터(160)의 제어 하에 동작할 수 있다.
버퍼(140)는 아날로그-디지털 컨버터(130)로부터 출력된 복수의 디지털 신호 각각을 저장한 후 이들 각각을 감지 증폭하여 출력한다. 따라서, 버퍼(140)는 메모리(미도시)와 감지증폭기(미도시)를 포함할 수 있다. 메모리는 카운트 값을 저장하기 위한 것이며, 카운트 값은 복수의 픽셀블럭(110)들로부터 출력된 신호에 연관된 카운트 값을 의미한다. 감지증폭기는 메모리로부터 출력되는 각각의 카운트 값을 감지하여 증폭한다.
상술한 실시예에 따른 이미지 센서는 다양한 전자장치 또는 시스템에 이용될 수 있다. 이하에서는, 도 16을 참조하여 카메라에 본 발명의 실시예에 따른 이미지 센서를 적용한 경우를 예시하여 설명하기로 한다.
도 16은 본 발명의 실시예들에 따른 이미지 센서를 구비한 전자장치를 간략히 도시한 도면이다.
도 16을 참조하여, 실시예들에 따른 이미지 센서를 구비한 전자장치는 정지영상 또는 동영상을 촬영할 수 있는 카메라일 수 있다. 전자장치는 광학 시스템(910, 또는, 광학 렌즈), 셔터 유닛(911), 이미지 센서(900) 및 셔터 유닛(911)을 제어/구동하는 구동부(913) 및 신호 처리부(912)를 포함할 수 있다.
광학 시스템(910)은 피사체로부터의 이미지 광(입사광)을 이미지 센서(900)의 픽셀 어레이로 안내한다. 광학 시스템(910)은 복수의 광학 렌즈로 구성될 수 있다. 셔터 유닛(911)은 이미지 센서(900)에 대한 광 조사 기간 및 차폐 기간을 제어한다. 구동부(913)는 이미지 센서(900)의 전송 동작과 셔터 유닛(911)의 셔터 동작을 제어한다. 신호 처리부(912)는 이미지 센서(900)로부터 출력된 신호에 관해 다양한 종류의 신호 처리를 수행한다. 신호 처리 후의 이미지 신호(Dout)는 메모리 등의 저장 매체에 저장되거나, 모니터 등에 출력된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 픽셀 어레이 1110 : 픽셀블럭
210 : 제1수광부 220 : 제2수광부
230 : 구동부 231 : 제1구동부
232 : 제2구동부 233 : 제3구동부
248 : 픽업영역 250 : 상호연결부
251 : 도전라인 252 : 콘택
TX : 전송 트랜지스터 RX : 리셋 트랜지스터
DX : 드라이버 트랜지스터 SX : 선택 트랜지스터
PD : 광전변환소자 FD1 : 제1플로팅디퓨전
FD2 : 제2플로팅디퓨전

Claims (30)

  1. 제1픽셀그룹과 인접하게 위치하는 제2픽셀그룹을 포함하고,
    상기 제1픽셀그룹은 제1플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제1수광부 및 상기 제1수광부의 일측면에 인접하게 형성된 제1구동부 및 제2구동부를 포함하고,
    상기 제2픽셀그룹은 제2플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제2수광부 및 상기 제2수광부의 일측면에 인접하게 형성된 제3구동부 및 제4구동부를 포함하며,
    상기 제1구동부는 상기 제3구동부와 병렬로 연결되고, 상기 제2구동부는 상기 제4구동부와 병렬로 연결된 이미지 센서.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1구동부 및 상기 제3구동부는 각각 입사광에 응답하여 상기 제1수광부 및 상기 제2수광부에서 생성된 광전하량에 상응하는 출력신호를 생성하는 제1드라이버 트랜지스터 및 제2드라이버 트랜지스터를 포함하고,
    상기 제2구동부 및 상기 제4구동부는 각각 선택신호에 응답하여 상기 출력신호를 출력라인으로 출력하는 제1선택 트랜지스터 및 제2선택 트랜지스터를 포함하는 이미지 센서.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제2구동부는 상기 제4구동부와 인접하게 위치하고, 상기 제2구동부 및 상기 제4구동부는 상기 제1구동부와 상기 제3구동부 사이에 위치하는 이미지 센서.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1구동부 또는 상기 제3구동부에 인접하게 형성되며, 리셋신호에 응답하여 상기 제1플로팅디퓨전 및 상기 제2플로팅디퓨전을 초기화시키는 리셋 트랜지스터를 포함하는 제5구동부를 더 포함하는 이미지 센서.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1수광부 및 상기 제2수광부의 타측면에 인접하게 형성되고, 리셋신호에 응답하여 상기 제1플로팅디퓨전 및 상기 제2플로팅디퓨전을 초기화시키는 리셋 트랜지스터를 포함하는 제5구동부를 더 포함하는 이미지 센서.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제5구동부는 상기 제1픽셀그룹과 상기 제2픽셀그룹이 접하는 경계면에 인접하게 위치하는 이미지 센서.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1픽셀그룹은 상기 제1수광부의 일측면에 인접하게 위치하고, 제3플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제3수광부를 더 포함하고,
    상기 제2픽셀그룹은 상기 제2수광부의 일측면에 인접하게 위치하고, 제4플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제4수광부를 더 포함하며,
    상기 제1구동부 및 상기 제2구동부는 상기 제1수광부와 상기 제3수광부 사이에 위치하고, 상기 제3구동부 및 상기 제4구동부는 상기 제2수광부 및 상기 제4수광부 사이에 위치하는 이미지 센서.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1구동부 및 상기 제3구동부는 각각 입사광에 응답하여 상기 제1수광부 내지 상기 제4수광부에서 생성된 광전하량에 상응하는 출력신호를 생성하는 제1드라이버 트랜지스터 및 제2드라이버 트랜지스터를 포함하고,
    상기 제2구동부 및 상기 제4구동부는 각각 선택신호에 응답하여 상기 출력신호를 출력라인으로 출력하는 제1선택 트랜지스터 및 제2선택 트랜지스터를 포함하는 이미지 센서.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제2구동부는 상기 제4구동부와 인접하게 위치하고, 상기 제2구동부 및 상기 제4구동부는 상기 제1구동부와 상기 제3구동부 사이에 위치하는 이미지 센서.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1구동부 또는 상기 제3구동부에 인접하게 형성되며, 리셋신호에 응답하여 상기 제1플로팅디퓨전 내지 상기 제4플로팅디퓨전을 초기화시키는 리셋 트랜지스터를 포함하는 제5구동부를 더 포함하는 이미지 센서.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1구동부 및 상기 제3구동부는 각각 입사광에 응답하여 상기 제1수광부 및 상기 제2수광부에서 생성된 광전하량에 상응하는 출력신호를 생성하는 제1드라이버 트랜지스터 및 제2드라이버 트랜지스터를 포함하고,
    상기 제2구동부 및 상기 제4구동부는 각각 리셋신호에 응답하여 상기 제1플로팅디퓨전 및 상기 제2플로팅디퓨전을 초기화하는 제1리셋 트랜지스터 및 제2리셋 트랜지스터를 포함하는 이미지 센서.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1구동부는 상기 제3구동부와 인접하게 위치하고, 상기 제1구동부 및 상기 제3구동부는 상기 제2구동부 및 상기 제4구동부 사이에 위치하는 이미지 센서.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1수광부 및 상기 제2수광부의 타측면에 인접하게 형성되며, 선택신호에 응답하여 상기 출력신호를 출력라인으로 출력하는 선택 트랜지스터를 포함하는 제5구동부를 더 포함하는 이미지 센서.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제5구동부는 상기 제1픽셀그룹과 상기 제2픽셀그룹이 접하는 경계면에 인접하게 위치하는 이미지 센서.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1수광부의 일측면과 마주보는 타측면을 갖고, 제3플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제3수광부;
    상기 제2수광부의 일측면과 마주보는 타측면을 갖고, 제4플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제4수광부; 및
    상기 제3수광부 및 상기 제4수광부의 일측면에 인접하게 형성되고, 선택신호에 응답하여 상기 출력신호를 출력라인으로 출력하는 선택 트랜지스터를 포함하는 제5구동부를 더 포함하는 이미지 센서.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1수광부의 타측면에 인접하게 형성된 제5구동부 및 상기 제2수광부의 타측면에 인접하게 형성된 제6구동부를 더 포함하고,
    상기 제5구동부는 상기 제6구동부와 병렬로 연결되는 이미지 센서.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 제5구동부 및 상기 제6구동부는 각각 선택신호에 응답하여 상기 출력신호를 출력라인으로 출력하는 제1선택 트랜지스터 및 제2선택 트랜지스터를 포함하는 이미지 센서.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1수광부의 일측면과 마주보는 타측면을 갖고, 제3플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제3수광부;
    상기 제2수광부의 일측면과 마주보는 타측면을 갖고, 제4플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 제4수광부;
    상기 제3수광부의 일측면에 인접하게 형성된 제5구동부; 및
    상기 제4수광부의 일측면에 인접하게 형성된 제6구동부를 더 포함하고,
    상기 제5구동부는 상기 제6구동부와 병렬로 연결된 이미지 센서.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 제5구동부 및 상기 제6구동부는 각각 선택신호에 응답하여 상기 출력신호를 출력라인으로 출력하는 제1선택 트랜지스터 및 제2선택 트랜지스터를 포함하는 이미지 센서.
  20. 각각 플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 둘 이상의 수광부들;
    제1전원노드와 상기 플로팅디퓨전을 사이를 연결하고, 리셋신호에 응답하여 상기 플로팅디퓨전을 초기화시키는 제1구동부;
    제2전원노드와 제3구동부 사이를 연결하고, 입사광에 응답하여 상기 수광부들에서 생성된 광전하량에 상응하는 출력신호를 생성하며, 병렬 연결 구조를 갖는 복수의 트랜지스터들을 포함하는 제2구동부; 및
    상기 제2구동부와 출력라인 사이를 연결하고, 선택신호에 응답하여 상기 제2구동부에서 생성된 출력신호를 상기 출력라인으로 출력하는 상기 제3구동부를 포함하며,
    상기 제1구동부 또는 상기 제3구동부는 병렬 연결 구조를 갖는 복수의 트랜지스터들을 포함하거나, 상기 제1구동부 및 상기 제3구동부 각각은 병렬 연결 구조를 갖는 복수의 트랜지스터들을 포함하고,
    상기 제1구동부는 병렬 연결 구조를 갖는 제1리셋 트랜지스터 및 제2리셋 트랜지스터를 포함하고, 상기 제3구동부는 선택 트랜지스터를 포함하는 이미지 센서.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 제2구동부는 병렬 연결 구조를 갖는 제1드라이버 트랜지스터 및 제2드라이버 트랜지스터를 포함하고, 상기 제1드라이버 트랜지스터의 게이트 및 상기 제2드라이버 트랜지스터의 게이트는 상기 플로팅디퓨전에 연결되는 이미지 센서.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 제1구동부는 리셋 트랜지스터를 포함하고, 상기 제3구동부는 병렬 연결 구조를 갖는 제1선택 트랜지스터 및 제2선택 트랜지스터를 포함하는 이미지 센서.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 제1선택 트랜지스터 및 상기 제2선택 트랜지스터는 선택신호에 응답하여 동기화되어 동작하는 이미지 센서.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 제1선택 트랜지스터 및 상기 제2선택 트랜지스터는 상기 출력라인을 공유하는 이미지 센서.
  25. 삭제
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 제1리셋 트랜지스터 및 제2리셋 트랜지스터는 리셋신호에 응답하여 동기화되어 동작하는 이미지 센서.
  27. 각각 플로팅디퓨전을 공유하는 복수의 단위픽셀들을 포함하는 둘 이상의 수광부들;
    제1전원노드와 상기 플로팅디퓨전을 사이를 연결하고, 리셋신호에 응답하여 상기 플로팅디퓨전을 초기화시키는 제1구동부;
    제2전원노드와 제3구동부 사이를 연결하고, 입사광에 응답하여 상기 수광부들에서 생성된 광전하량에 상응하는 출력신호를 생성하며, 병렬 연결 구조를 갖는 복수의 트랜지스터들을 포함하는 제2구동부; 및
    상기 제2구동부와 출력라인 사이를 연결하고, 선택신호에 응답하여 상기 제2구동부에서 생성된 출력신호를 상기 출력라인으로 출력하는 상기 제3구동부를 포함하며,
    상기 제1구동부 또는 상기 제3구동부는 병렬 연결 구조를 갖는 복수의 트랜지스터들을 포함하거나, 상기 제1구동부 및 상기 제3구동부 각각은 병렬 연결 구조를 갖는 복수의 트랜지스터들을 포함하고,
    상기 제1구동부는 병렬 연결 구조를 갖는 제1리셋 트랜지스터 및 제2리셋 트랜지스터를 포함하고, 상기 제3구동부는 병렬 연결 구조를 갖는 제1선택 트랜지스터 및 제2선택 트랜지스터를 포함하는 이미지 센서.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 제1리셋 트랜지스터 및 상기 제2리셋 트랜지스터는 리셋신호에 응답하여 동기화되어 동작하는 이미지 센서.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 제1선택 트랜지스터는 제1선택신호에 응답하여 동작하고, 상기 제2선택 트랜지스터는 상기 제1선택신호와 상이한 제2선택신호에 응답하여 동작하는 이미지 센서.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 제1선택 트랜지스터 및 상기 제2선택 트랜지스터는 상기 출력라인을 공유하거나, 또는 상기 제1선택 트랜지스터 및 상기 제2선택 트랜지스터는 각각 제1출력라인 및 제2출력라인에 연결되는 이미지 센서.
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