KR20200118723A - 픽셀 그룹들을 포함하는 이미지 센서 및 이를 포함하는 전자 장치 - Google Patents

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KR20200118723A
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Abstract

본 개시의 일 실시예에 따른 픽셀 그룹들을 포함하는 이미지 센서가 개시된다. 상기 이미지 센서는, 제1 커패시터와 연결되는 제1 노드를 공유하는 복수의 제1 포토 다이오드들, 제2 커패시터와 연결되는 제2 노드를 공유하는 복수의 제2 포토 다이오드들, 제3 커패시터와 연결되는 제3 노드를 픽셀 전압과 연결하기 위한 공통 트랜지스터, 상기 제1 노드와 상기 제3 노드를 연결하는 제1 리셋 트랜지스터, 및 상기 제2 노드와 상기 제3 노드를 연결하는 제2 리셋 트랜지스터를 포함하고, 상기 제1 리셋 트랜지스터 및 상기 제2 리셋 트랜지스터의 동작에 따라, 상기 제1 노드, 상기 제2 노드 및 상기 제3 노드가 서로 전기적으로 연결되고, 상기 공통 트랜지스터의 동작에 따라, 상기 제3 노드가 픽셀 전압으로 리셋될 수 있다.

Description

픽셀 그룹들을 포함하는 이미지 센서 및 이를 포함하는 전자 장치{IMAGE SENSOR COMPRISING PIXEL GROUPS AND ELECTRONIC DEVICE INCLUDING THEREOF}
본 발명의 기술적 사상은 이미지 센서에 관한 것으로, 구체적으로는, 픽셀 그룹들을 포함하는 이미지 센서에 관한 것이다.
이미지 센서는 피사체의 영상 정보를 포함하는 광 신호를 전기적인 신호로 변환할 수 있다. 이미지 센서로서는 CCD(Charge Coupled Device) 이미지 센서와 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서가 널리 사용되고 있다. 최근 들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라, 핸드폰 등 다양한 전자 기기에서 성능이 향상된 이미지 센서에 대한 수요가 증가하고 있다.
이미지 센서는 보다 많은 수의 픽셀들을 배치함으로써 해상도를 높일 수 있다. 많은 수의 픽셀을 배치하기 위하여, 복수의 포토 다이오드(photo diode, PD)들이 하나의 노드를 공유할 수 있다. 다만, 다른 소자들(예를 들어, 복수의 트랜지스터들, 커패시터 및 이들을 연결하기 위한 메탈 컨택)의 물리적 크기 및 디자인 룰(design rule)의 제약에 따라, 픽셀의 소형화에 어려운 문제가 있다. 따라서, 칩 공간을 효율적으로 사용하기 위한 레이아웃이 요구될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 작은 크기의 픽셀을 사용하더라도, 레이아웃의 복잡도를 감소시키고 DCG(dual conversion gain) 기능을 지원하는 이미지 센서를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 제1 커패시터와 연결되는 제1 노드를 공유하는 복수의 제1 포토 다이오드들, 제2 커패시터와 연결되는 제2 노드를 공유하는 복수의 제2 포토 다이오드들, 제3 커패시터와 연결되는 제3 노드를 픽셀 전압과 연결하기 위한 공통 트랜지스터, 상기 제1 노드와 상기 제3 노드를 연결하는 제1 리셋 트랜지스터, 및 상기 제2 노드와 상기 제3 노드를 연결하는 제2 리셋 트랜지스터를 포함하고, 상기 제1 리셋 트랜지스터 및 상기 제2 리셋 트랜지스터의 동작에 따라, 상기 제1 노드, 상기 제2 노드 및 상기 제3 노드가 서로 전기적으로 연결되고, 상기 공통 트랜지스터의 동작에 따라, 상기 제3 노드가 픽셀 전압으로 리셋될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 제1 커패시터와 연결되는 제1 노드를 공유하는 복수의 제1 포토 다이오드들, 제2 커패시터와 연결되는 제2 노드를 공유하는 복수의 제2 포토 다이오드들, 상기 제1 노드와 상기 제2 노드를 연결하는 제1 리셋 트랜지스터, 상기 제2 노드와 제3 노드를 연결하는 제2 리셋 트랜지스터, 상기 제3 노드와 픽셀 전압 노드를 연결하는 공통 트랜지스터를 포함하고, 상기 제3 노드는, 제3 커패시터와 전기적 연결을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 전자 장치는, 제1 커패시터와 연결되는 제1 노드를 공유하는 복수의 제1 포토 다이오드들, 제2 커패시터와 연결되는 제2 노드를 공유하는 복수의 제2 포토 다이오드들, 제3 커패시터와 연결되는 제3 노드를 픽셀 전압과 연결하기 위한 공통 트랜지스터, 상기 제1 노드와 상기 제3 노드를 연결하는 제1 리셋 트랜지스터, 및 상기 제2 노드와 상기 제3 노드를 연결하는 제2 리셋 트랜지스터를 포함하고, 상기 제1 리셋 트랜지스터 및 상기 제2 리셋 트랜지스터의 동작에 따라, 상기 제1 노드, 상기 제2 노드 및 상기 제3 노드가 서로 전기적으로 연결되고, 상기 공통 트랜지스터의 동작에 따라, 상기 제3 노드가 픽셀 전압으로 리셋되는 이미지 센서를 포함할 수 있다.
본 발명의 기술적 사상에 따른 이미지 센서는 이웃하는 픽셀 그룹들간에 트랜지스터 및 픽셀 전압 노드를 공유함으로써, 레이아웃의 복잡도를 감소시킬 수 있다.
본 발명의 기술적 사상에 따른 이미지 센서는 이웃하는 픽셀 그룹들간에 트랜지스터 및 픽셀 전압 노드를 공유함으로써, 작은 크기의 픽셀을 이용한 DCG를 지원할 수 있다.
도 1은 본 개시의 일 실시예에 따른 디지털 촬상 장치의 예시적인 구조를 나타낸 도면이다.
도 2는 본 개시의 일 실시 예에 따른 이미지 센서의 구성을 나타내는 블록도이다.
도 3a 및 도3b는 각각 제1 픽셀 그룹 및 제2 픽셀 그룹에 대한 회로도 및 레이아웃을 도시한다.
도 4는 본 개시의 일 실시예에 따른 제1 픽셀 그룹 및 제2 픽셀 그룹이 트랜지스터 및 전압 노드를 공유하는 회로도를 도시한다.
도 5a 및 도 5b는 각각 본 개시의 일 실시예에 따른 3-way 트랜지스터를 이용하는 회로도 및 레이아웃을 도시한다.
도 6a 및 도 6b는 각각 본 개시의 일 실시예에 따른 4-way 트랜지스터를 이용하는 회로도 및 레이아웃을 도시한다.
도 7a 및 도 7b는 각각 본 개시의 일 실시예에 따른 4-way 트랜지스터에 추가적인 커패시터를 연결하는 회로도 및 레이아웃을 도시한다.
도 8a 및 도 8b는 각각 본 개시의 다른 실시예에 따른 제1 픽셀 그룹 및 제2 픽셀 그룹이 트랜지스터 및 전압 노드를 공유하는 회로도를 도시한다.
도 9a 및 도 9b는 각각 본 개시의 또 다른 실시예에 따른 제1 픽셀 그룹 및 제2 픽셀 그룹이 트랜지스터 및 전압 노드를 공유하는 회로도를 도시한다.
도 10a 및 도 10b는 각각 본 개시의 또 다른 실시예에 따른 추가적인 커패시터를 연결하는 회로도 및 레이아웃을 도시한다.
도 11은 본 개시의 예시적 실시예에 따른 이미지 센서를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 개시의 일 실시예에 따른 디지털 촬상 장치의 예시적인 구조를 나타낸 도면이다.
본 개시의 일 실시예에 따른 디지털 촬상 장치(1000)는 촬상부(1100), 이미지 센서(100) 및 프로세서(1200)를 포함할 수 있다.
디지털 촬상 장치(1000)의 전체 동작은 프로세서(1200)에 의해 제어될 수 있다. 프로세서(1200)는 렌즈 구동부(1120), 조리개 구동부(1140), 제어부(120) 등에 각 구성 요소의 동작을 위한 제어 신호를 제공할 수 있다.
촬상부(1100)는 광을 수신하는 구성 요소로서, 렌즈(1110), 렌즈 구동부(1120), 조리개(1130), 조리개 구동부(1140)를 포함할 수 있다. 렌즈(1110)는 복수의 렌즈들을 구비할 수 있다.
렌즈 구동부(1120)는 프로세서(1200)에서 제공된 제어 신호에 따라 렌즈(1110)의 위치를 조절할 수 있다. 렌즈 구동부(1120)는 렌즈(1110)를 객체(2000)로부터의 거리가 증가하는 방향 또는 감소하는 방향으로 이동시킬 수 있다. 이로써, 렌즈(1110)와 객체(2000) 사이의 거리가 조절될 수 있다. 렌즈(1110)의 위치에 따라 객체(2000)에 대한 초점이 맞거나 흐려질 수 있다.
이미지 센서(100)는 입사되는 광을 이미지 신호로 변환할 수 있다. 이미지 센서(100)는 픽셀 어레이(110), 제어부(120) 및 신호 처리부(130)를 포함할 수 있다. 렌즈(1110) 및 조리개(1130)를 투과한 광학 신호는 픽셀 어레이(110)의 수광면에 이르러 피사체의 상을 결상할 수 있다.
픽셀 어레이(110)는 광학 신호를 전기 신호로 변환하는 CIS(Complementary Metal Oxide Semiconductor Image Sensor)일 수 있다. 이와 같은 픽셀 어레이(110)는 제어부(120)에 의해 감도 등이 조절될 수 있다. 예를 들어, 픽셀 어레이(110)는 DCG(dual conversion gain)를 지원하기 위한 픽셀 그룹들을 포함할 수 있다.
일 실시예에 따라, 프로세서(1200)는 주변 조도 정보를 이용하여 LCG(low conversion gain) 모드 또는 HCG(high conversion gain) 모드에서 동작할 것을 결정할 수 있다. 예를 들어, 주변이 밝은 경우, LCG 모드로 동작하고, 주변이 어두운 경우, HCG 모드로 동작함으로써 물체에 대한 식별 능력을 향상시킬 수 있다.
일 실시예에 따라, 프로세서(1200)는 입력된 신호에 대해 노이즈를 저감하고, 감마 보정(Gamma Correction), 색필터 배열보간(color filter array interpolation), 색 매트릭스(color matrix), 색보정(color correction), 색 향상(color enhancement) 등의 화질 개선을 위한 이미지 신호 처리를 수행할 수 있다. 또한, 화질 개선을 위한 이미지 신호 처리를 하여 생성한 이미지 데이터를 압축 처리하여 이미지 파일을 생성할 수 있으며, 또는 상기 이미지 파일로부터 이미지 데이터를 복원할 수 있다.
도 2는 본 개시의 일 실시 예에 따른 이미지 센서의 구성을 나타내는 블록도이다.
도 1을 참조하면, 이미지 센서(100)는 픽셀 어레이(110), 제어부(120), 신호 처리부(130), 로우 드라이버(140) 및 신호 독출부(150)를 포함할 수 있다. 신호 독출부(150)는 상관 이중 샘플러(Correlated-Double Sampling, 이하 CDS; 151), 아날로그-디지털 컨버터(Analog-Digital Converter, 이하 ADC; 153) 및 버퍼(155)를 포함할 수 있다.
픽셀 어레이(110)는 제1 픽셀 그룹(PG1) 및 제2 픽셀 그룹(PG2)을 포함할 수 있다. 제1 픽셀 그룹(PG1) 및 제2 픽셀 그룹(PG2) 각각은, 복수의 픽셀들(PX11 내지 PX24)을 포함할 수 있다. 복수의 픽셀들(PX11 내지 PX24)은 도 1의 객체(2000)에서 반사되어 픽셀 어레이(110)로 입사되는 광에 기반하여 이미지 신호들을 생성할 수 있다.
일 실시예에 따라, 픽셀 그룹은 하나의 플로팅 디퓨전(floating diffusion, DF) 노드를 공유하는 복수의 픽셀들을 포함할 수 있고, 픽셀 그룹은 공유 픽셀(shared pixel)로 지칭될 수 있다. 예를 들어, 제1 픽셀 그룹(PG1)은 제1 FD 노드에 연결되는 복수의 픽셀들(PX11 내지 PX14)을 포함할 수 있다. 다른 예를 들어, 제2 픽셀 그룹(PG2)은 상기 제1 플로팅 디퓨전 노드와 상이한 제2 플로팅 디퓨전 노드에 연결되는 복수의 픽셀들(PX21 내지 PX24)을 포함할 수 있다.
일 실시예에 따라, 제1 픽셀 그룹(PG1) 및 제2 픽셀 그룹(PG2)은 서로 이웃할 수 있다. 도 2를 참조하면, 제1 픽셀 그룹(PG1)은 제2 픽셀 그룹(PG2)과 수평 방향(horizontal direction)으로 서로 이웃할 수 있다. 다만, 이에 제한되는 것은 아니며, 제1 픽셀 그룹(PG1) 및 제2 픽셀 그룹(PG2)은 수직 방향(vertical direction)으로 서로 이웃할 수도 있다.
복수의 픽셀 그룹들은, 각각 상응하는 n개의 컬럼 출력 라인(CLO_0 내지 CLO_n-1)을 통해 픽셀 신호를 CDS(151)으로 출력할 수 있다. 예를 들어, 제1 픽셀 그룹(PG1)은 제1 컬럼 출력 라인(CLO_0)을 통해 CDS(151)에게 픽셀 신호를 제공할 수 있다. 제2 픽셀 그룹(PG2)은 제2 컬럼 출력 라인(CLO_1)을 통해 CDS(151)에 픽셀 신호를 제공할 수 있다.
각각의 픽셀 그룹들은 복수의 픽셀들을 포함할 수 있다. 일 실시예에서, 제1 픽셀 그룹(PG1) 및 제2 픽셀 그룹(PG2) 각각은 4개의 픽셀들을 포함할 수 있다. 복수의 픽셀들 각각은 상응하는 광 감지 소자를 포함할 수 있다. 광 감지 소자는 광을 흡수하여 전하를 생성할 수 있다. 예를 들어, 광 감지 소자는 포토 다이오드일 수 있다. 제1 픽셀 그룹(PG1)은 복수의 포토 다이오드들 및 제1 플로팅 디퓨전 노드를 포함할 수 있다. 제1 플로팅 디퓨전 노드는, 상기 복수의 포토 다이오드들에 의해 공유될 수 있다. 제1 픽셀 그룹(PG1)에 대한 설명과 동일하게 제2 픽셀 그룹(PG2)은 복수의 포토 다이오드들 및 포토 다이오드들이 공유된 플로팅 디퓨전 노드를 포함할 수 있다.
제어부(120)는 픽셀 어레이(110)가 광을 흡수하여 전하를 축적하게 하거나, 축적된 전하를 임시로 저장하게 하고, 저장된 전하에 따른 전기적 신호를 픽셀 어레이(110)의 외부로 출력하게 하도록, 로우 드라이버(140)를 제어할 수 있다. 또한, 제어부(120)는 픽셀 어레이(110)가 제공하는 픽셀 신호의 레벨을 측정하도록, 신호 독출부(150)를 제어할 수 있다.
로우 드라이버(140)는 픽셀 어레이(110)를 제어하기 위한 신호들(RSs, TSs, SELSs)을 생성하고, 복수의 픽셀 그룹(PG)에 제공할 수 있다. 일 실시예에서, 로우 드라이버(140)는 DCG 기능을 수행할지 여부에 기초하여, 복수의 픽셀 그룹들에게 제공되는 리셋 제어 신호들(RSs), 전송 제어 신호들(TSs), 선택 신호들(SELSs)의 활성화 및 비활성화 타이밍을 결정할 수 있다.
CDS(151)는 픽셀 어레이(110)로부터 수신된 픽셀 신호를 샘플링 및 홀드할 수 있다. CDS(151)는 특정한 노이즈의 레벨과 픽셀 신호에 따른 레벨을 이중으로 샘플링하여, 그 차이에 해당하는 레벨을 출력할 수 있다. 또한, CDS(151)는 램프 신호 생성기(157)가 생성한 램프 신호를 입력 받아 서로 비교하여 비교 결과를 출력할 수 있다. 아날로그-디지털 컨버터(153)는 CDS(151)로부터 수신하는 레벨에 대응하는 아날로그 신호를 디지털 신호로 변환할 수 있다. 버퍼(155)는 디지털 신호를 래치(latch)할 수 있고, 래치된 신호는 순차적으로 신호 처리부(130) 또는 이미지 센서(100)의 외부로 출력될 수 있다.
신호 처리부(130)는 수신되는 픽셀 신호에 기초하여, 신호 처리를 수행할 수 있다. 예를 들어, 신호 처리부(130)는 노이즈 저감 처리, 게인 조정, 파형 정형화 처리, 보간 처리, 화이트밸런스 처리, 감마 처리, 에지 강조 처리, 등을 수행할 수 있다.
도 3a 및 도3b는 각각 제1 픽셀 그룹 및 제2 픽셀 그룹에 대한 회로도 및 레이아웃을 도시한다.
이하에서는 설명의 편의를 위해 제1 픽셀 그룹(PG1)에 대해서 설명하나, 제1 픽셀 그룹(PG1)에 대한 설명은 제2 픽셀 그룹(PG2) 및 다른 픽셀 그룹들에도 동일하게 적용될 수 있다.
제1 픽셀 그룹(PG1)은 복수의 광 감지 소자들(PD11 내지 PD14), 복수의 전송 트랜지스터들(TG11 내지 TG14), 선택 트랜지스터(SG1), 및 구동 트랜지스터(DG1) 및 리셋 트랜지스터들(RG11 및 RG12)를 포함할 수 있다.
광 감지 소자들(PD11 내지 PD14) 각각은, 입사된 광 세기에 따라 광 전하를 생성할 수 있다. 예를 들어, 광 감지 소자들(PD11 내지 PD14) 각각은 P-N 접합 다이오드로서, 수광량에 비례하여 전하, 즉, 음의 전하인 전자(electron)와 양의 전하인 정공(hole)을 생성할 수 있다. 광 감지 소자들(PD11 내지 PD14) 각각은, 광전 변환 소자의 예로서, 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(pinned photo diode(PPD)) 및 이들의 조합 중에서 적어도 하나에 상응할 수 있다.
전송 트랜지스터들(TG11 내지 TG14) 각각은 전송 제어 신호(예를 들어, 도 2의 TSs)에 따라, 광 감지 소자들(PD11 내지 PD14)에서 생성된 광 전하를 제1 노드(ND1)로 전송할 수 있다. 상기 제1 노드(ND1)는, 제1 픽셀 그룹(PG1)의 제1 플로팅 디퓨전 노드로 지칭될 수 있다.
제1 커패시터(C1)는 광 감지 소자들(PD11 내지 PD14)로부터 전송 트랜지스터들(TG11 내지 TG14)을 통해 전송된 광 전하를 저장할 수 있다. 제1 커패시터(C1)는 제1 노드(ND1)에 연결되고, 전송된 광 전하를 저장함으로써 전압 변화를 야기할 수 있다. 제1 커패시터(C1)의 커패시턴스 값이 작은 경우, 적은 양의 전하를 저장할 수 있고, 제1 노드(ND1)의 전압 변화의 크기 또한 작을 수 있다. 따라서, 이미지 센서(100)는 제1 노드(ND1)의 커패시턴스 값이 작은 경우, HCG(high conversion gain) 모드에서 동작할 수 있다. 제1 커패시터(C1)의 커패시턴스 값이 큰 경우, 많은 양의 전하를 저장할 수 있고, 제1 노드(ND1)의 전압 변화의 크기 또한 클 수 있다. 따라서, 이미지 센서(100)는 제1 노드(ND1)의 커패시턴스 값이 큰 경우, LCG(low conversion gain) 모드에서 동작할 수 있다.
구동 트랜지스터(DG1)는 버퍼 증폭기(buffer amplifier)에 상응할 수 있다. 구동 트랜지스터(DG1)는 소스 팔로워(source follower, SF)로 지칭될 수 있다. 구동 트랜지스터(DG1)의 게이트(gate)는 제1 노드(ND1)와 연결되므로, 제1 노드(ND1)의 전압은 구동 트랜지스터(DG1)의 게이트 전압에 상응할 수 있다. 즉, 구동 트랜지스터(DG1)는 제1 노드(ND1)로 전송된 광 전하에 기반하여 변경되는 게이트 전압 값을 증폭하여 픽셀 신호(VOUT1)로 출력할 수 있다.
선택 트랜지스터(SG1)는 드레인(drain) 노드가 구동 트랜지스터(DG1)의 소스(source) 노드에 연결되고, 선택 신호(예를 들어, 도 2의 SELSs)에 응답하여, 제1 컬럼 출력 라인(CLO_0)을 통해 CDS(예를 들어, 도 2의 151)로 픽셀 신호(VOUT1)를 출력할 수 있다.
제1 픽셀 그룹(PG1)은 제1 리셋 트랜지스터(RG11) 및 제2 리셋 트랜지스터(RG12)를 포함할 수 있다. 제1 리셋 트랜지스터(RG11)와 제2 리셋 트랜지스터(RG12)는 제3 노드(ND3)를 통해 직렬로 연결될 수 있다. 제3 노드(ND3)는 제3 커패시터(C3)와 연결될 수 있다. 제2 리셋 트랜지스터(RG12)는 턴-온되는 경우, 제1 노드(ND1)와 제3 노드(ND3)를 연결할 수 있다. 제1 리셋 트랜지스터(RG11)는 턴-온되는 경우, 제3 노드(ND3)와 픽셀 전압 노드(VPIX)를 연결할 수 있다.
제1 리셋 트랜지스터(RG11) 및 제2 리셋 트랜지스터(RG12)는 DCG 동작을 수행할 수 있다. 예를 들어, HCG 모드의 경우, 제1 리셋 트랜지스터(RG11)는 턴-온되고, 제2 리셋 트랜지스터(RG12)는 턴-오프될 수 있다. 제1 리셋 트랜지스터(RG11)가 턴-온되었으므로, 제1 리셋 트랜지스터(RG11)는 단락 회로와 등가일 수 있다. 따라서, 제2 리셋 트랜지스터(RG12)의 드레인 단자로 픽셀 전압 노드의 전압 값이 전달될 수 있다. HCG 모드에서 제2 리셋 트랜지스터(RG12)가 턴-온되는 경우, 제2 리셋 트랜지스터(RG12)는 단락 회로와 등가일 수 있다. 따라서, 제1 노드(ND1)는 순차적으로 제2 리셋 트랜지스터(RG12)와 제1 리셋 트랜지스터(RG11)을 통해 픽셀 전압 노드(VPIX)의 전압 값으로 리셋될 수 있다.
LCG 모드의 경우, 제1 리셋 트랜지스터(RG11)은 턴-오프되고, 제2 리셋 트랜지스터(RG12)는 턴-온될 수 있다. 제2 리셋 트랜지스터(RG12)가 턴-온되었으므로, 제2 리셋 트랜지스터(RG12)는 단락 회로와 등가일 수 있다. 한편, 제2 픽셀 그룹(PG2)에 포함된 제3 리셋 트랜지스터(RG21) 및 제4 리셋 트랜지스터(RG22)는 각각 제1 리셋 트랜지스터(RG11) 및 제2 리셋 트랜지스터(RG12)와 동일하게 동작하므로, LCG 모드에서 제4 리셋 트랜지스터(RG22)는 단락될 수 있다. 제2 리셋 트랜지스터(RG12) 및 제4 리셋 트랜지스터(RG22)가 모두 단락되므로, 제1 노드(ND1)와 제3 노드(ND3)는 하나의 노드로 통합될 수 있다. 따라서, 제1 노드(ND1) 또는 제3 노드(ND3)에서 바라봤을 때, 제1 커패시터(C1), 제2 커패시터(C2) 및 제3 커패시터(C3)가 병렬로 연결되어, 제1 노드(ND1) 또는 제3 노드(ND3)의 전체 커패시턴스(C1+C2+C3)가 증가할 수 있다. LCG 모드에서 제1 리셋 트랜지스터(RG11)가 턴-온되는 경우, 제1 노드(ND1)(또는 제3 노드(ND3))에 축적된 전하들은 제1 리셋 트랜지스터(RG11를 따라 픽셀 전압 노드(VPIX)로 방전될 수 있다. 여기서, 제1 노드(ND1)(또는 제3 노드(ND3))에 축적된 전하들은, 제1 커패시터(C1) 내지 제3 커패시터(C3)에 저장된 전하들의 총합을 지칭할 수 있다.
다양한 실시예들에 따라, 이미지 센서(100)는 플로팅 디퓨전 노드(예를 들어, 제1 픽셀 그룹(PG1)의 제1 노드(ND1)(ND1))의 커패시턴스 값을 유동적으로 설정할 수 있다. 높은 변환 이득이 요구되는 경우, 예를 들어, 주변 조도가 낮은 경우, 이미지 센서(100)는 픽셀 전압 노드(VPIX)에 연결된 리셋 트랜지스터(예를 들어, 제1 리셋 트랜지스터(RG11))을 턴-온하고, 제2 리셋 트랜지스터(RG12)를 제어함으로써 제1 커패시터(C1)의 작은 커패시턴스 값을 가지는 FD 노드만으로 리셋 동작을 수행할 수 있다. 낮은 변환 이득이 요구되는 경우, 예를 들어, 주변 조도가 높은 경우, 이미지 센서(100)는 제3 노드(ND3)에 연결되는 제2 리셋 트랜지스터(RG12) 및 제4 리셋 트랜지스터(RG22)를 턴-온함으로써 FD 노드의 커패시턴스 값을 제1 커패시터(C1) 내지 제3 커패시터(C3)의 커패시턴스의 총합(total sum)으로 증가시키고, 제1 리셋 트랜지스터(RG11)를 제어함으로써, 높은 커패시턴스 값을 가지는 플로팅 디퓨전 노드에서 리셋 동작을 수행할 수 있다.
도 3b를 참조하면, 도 3a의 회로도를 구현하기 위한 레이아웃이 도시된다. 이하, 설명의 편의를 위하여, 전송 트랜지스터들(TG11 내지 TG24), 구동 트랜지스터들(DG1, DG2), 선택 트랜지스터들(SG1, SG2), 및 구동 트랜지스터들(DG1, DG2)의 드레인 노드에 연결되는 픽셀 전압 노드(VPIX)는 생략된 채로 도시될 수 있다.
DCG를 지원하기 위한 제1 픽셀 그룹(PG1) 및 제2 픽셀 그룹(PG2)는 각각 4개의 픽셀들(PD11 내지 PD14 및 PD21 내지 PD24)을 포함할 수 있고, 제1 픽셀 그룹(PG1)은 제2 픽셀 그룹(PG2)와 이웃할 수 있다.
제1 픽셀 그룹(PG1) 및 제2 픽셀 그룹(PG2)에는 4개의 리셋 트랜지스터들(RG11 내지 RG22)과 6개의 메탈 컨택(metal contact)들이 형성될 수 있다. 구체적으로, 상기 6개의 메탈 컨택은, 제1 노드(ND1)에서 제1 커패시터(C1)를 연결하기 위한 메탈 컨택, 제2 노드(ND2)에서 제2 커패시터(C2)를 연결하기 위한 메탈 컨택, 제3 노드(ND3)로부터 제1 픽셀 그룹(PG1)의 제1 노드(ND1) 및 제2 픽셀 그룹(PG2)의 제2 노드(ND2)로 제3 커패시터(C3)를 동시에 연결하기 위한 2개의 메탈 컨택 및 제1 리셋 트랜지스터(RG11)와 제3 리셋 트랜지스터(RG21) 각각에서 픽셀 전압 노드(VPIX)와 연결하기 위한 2개의 메탈 컨택을 포함할 수 있다.
이미지 센서(100)는 제2 리셋 트랜지스터(RG12) 및 제4 리셋 트랜지스터(RG22)를 턴-온하여 단락시킴으로써, 제1 노드(ND1), 제2 노드(ND2) 및 제3 노드(ND3)를 하나의 노드로 연결할 수 있다. 따라서, 제1 픽셀 그룹(PG1)의 플로팅 디퓨전 노드의 커패시턴스 값은 증가할 수 있다.
픽셀의 크기가 메탈 컨택에 비하여 상대적으로 큰 경우, 제1 픽셀 그룹(PG1)과 인접한 제2 픽셀 그룹(PG2) 사이에 커패시터들(C1 내지 C3), 메탈 컨택들을 배치하는 것이 용이할 수 있다. 다만, 픽셀 크기의 소형화에 따라 픽셀의 크기가 상대적으로 작아지고, 메탈 컨택의 크기가 상대적으로 증가하는 경우, 디자인 룰(design rule)을 만족하면서 커패시터들(C1 내지 C3)과 메탈 컨택들을 배치하는 것에 어려움이 따를 수 있다.
따라서, 동일하게 DCG를 지원하는 동시에 감소된 개수의 트랜지스터들과 메탈 컨택을 이용한 레이아웃이 요구될 수 있다. 이는 이하 도 4 내지 도 10b를 통해 후술하기로 한다.
도 4는 본 개시의 일 실시예에 따른 제1 픽셀 그룹 및 제2 픽셀 그룹이 트랜지스터 및 전압 노드를 공유하는 회로도를 도시한다. 이하, 전술한 내용과 중복되는 기재는 생략하기로 한다.
도 4를 참조하면, 도 3a의 제1 리셋 트랜지스터(RG11) 및 제3 리셋 트랜지스터(RG21)은 하나의 트랜지스터로 대체될 수 있다.
도 3a의 제1 리셋 트랜지스터(RG11)와 제3 리셋 트랜지스터(RG21)은 동일한 타이밍에 리셋 제어 신호(예를 들어, RSs)에 응답하여 턴-온 또는 턴-오프되기 때문에 하나의 트랜지스터로 대체될 수 있다. 또한, 도 3a의 제1 리셋 트랜지스터(RG11)에 연결되는 픽셀 전압 노드(VPIX)와 제3 리셋 트랜지스터(RG21)에 연결되는 픽셀 전압 노드(VPIX)는 공통되므로, 하나의 픽셀 전압 노드(VPIX)로 대체될 수 있다.
따라서, 도 3a, 도 3b 및 도 4를 함께 참조하면, 제1 그룹 픽셀(PG1)의 제1 리셋 트랜지스터(RG11)와 제2 픽셀 그룹(PG2)의 제3 리셋 트랜지스터(RG21)을 하나의 리셋 트랜지스터로 공유하고, 픽셀 전압 노드(VPIX)를 연결함으로써, 트랜지스터 사용 개수를 1개 감소시키고 픽셀 전압 노드와 연결을 위한 메탈 컨택 또한 1개 감소시킬 수 있다.
본 도면에서는 제1 픽셀 그룹(PG1)이 4개의 광 감지 소자들(PD11 내지 PD14) 및 4개의 전송 트랜지스터들(TG11 내지 TG14)을 포함하는 것으로 도시하였으나, 본 개시는 이에 한정되지 않는다. 제1 픽셀 그룹(PG1)에 포함되는 광 감지 소자의 개수 및 전송 트랜지스터의 개수는, 플로팅 디퓨전 노드를 공유하는 개수가 증가할수록 획득할 수 있는 면적 이득 및 감소될 수 있는 읽기 속도간에 적절한 균형을 유지하도록 다양한 실시예들에 따라 변경될 수 있다.
도 5a 및 도 5b는 각각 본 개시의 일 실시예에 따른 3-way 트랜지스터를 이용하는 회로도 및 레이아웃을 도시한다. 이하, 전술한 내용과 중복되는 기재는 생략하기로 한다.
도 4 및 도 5a를 참조하면, 제2 리셋 트랜지스터(RG12) 및 제4 리셋 트랜지스터(RG22)가 3-way 트랜지스터(RG3)로 대체될 수 있다. 3-way 트랜지스터(RG3)는 3개의 단자를 포함할 수 있고, 각각 제1 노드(ND1), 제2 노드(ND2) 및 제3 노드(ND3)와 연결될 수 있다. 3-way 트랜지스터(RG3)는 리셋 제어 신호(RSs)에 기초하여, 제1 노드(ND1) 내지 제3 노드(ND3)간에 전기적 연결을 생성할 수 있다. 예를 들어, 3-way 트랜지스터(RG3)가 턴-온되는 경우, 제1 노드(ND1), 제2 노드(ND2) 및 제3 노드(ND3)는 서로 전기적으로 연결되어 하나의 노드와 등가회로일 수 있다.
일 실시예에 따라, 이미지 센서(100)는 3-way 트랜지스터(RG3) 및 공유된 리셋 트랜지스터(RG1)을 제어함으로써 LCG 모드를 지원할 수 있다. 예를 들어, 이미지 센서(100)는 LCG 모드를 지원하기 위하여, 공유된 리셋 트랜지스터(RG1)을 턴-오프하고, 3-way 트랜지스터(RG3)를 턴-온할 수 있다. 3-way 트랜지스터(RG3)가 턴-온되는 경우, 제1 노드(ND1) 내지 제3 노드(ND3)는 서로 연결되어 하나의 노드로 동작할 수 있고, 제1 노드(ND1) 내지 제3 노드(ND3) 각각에 연결된 제1 커패시터(C1) 내지 제3 커패시터(C3)가 병렬로 연결될 수 있다. 따라서, 제1 픽셀 그룹(PG1)의 제1 플로팅 디퓨전 노드(즉, 제1 노드(ND1))에서 바라본 커패시턴스의 값은 증가할 수 있다.
일 실시예에 따라, 이미지 센서(100)는 3-way 트랜지스터(RG3) 및 공유된 리셋 트랜지스터(RG1)을 제어함으로써 HCG 모드를 지원할 수 있다. 예를 들어, 이미지 센서(100)는 HCG 모드를 지원하기 위하여, 공유된 리셋 트랜지스터(RG1)를 턴-온하고, 3-way 트랜지스터(RG3)를 턴-오프할 수 있다. 공유된 리셋 트랜지스터(RG1)이 턴-온되는 경우, 단락 회로와 등가이므로, 3-way 트랜지스터(RG3)의 제3 노드(ND3)와 연결되는 단자의 전압은 픽셀 전압 노드(VPIX)의 전압 값으로 설정될 수 있다. 이후, 3-way 트랜지스터(RG3)가 턴-온 되는 경우, 제1 픽셀 그룹(PG1)의 제1 노드(ND1)에 저장된 광 전하들은 공유된 리셋 트랜지스터(RG1) 및 픽셀 전압 노드(VPIX)를 통해 방전될 수 있다. 제1 픽셀 그룹(PG1)의 커패시턴스 값은 제1 커패시터(C1)의 커패시턴스 값에 상응할 수 있다. 상기 제1 픽셀 그룹(PG1)의 리셋 동작은, 제2 픽셀 그룹(PG2)의 리셋 동작에 동일하게 적용될 수 있다.
도 5b를 참조하면, 도 5a의 회로도를 구현하기 위한 레이아웃이 도시된다. 이하, 설명의 편의를 위하여, 전송 트랜지스터들(TG11 내지 TG24), 구동 트랜지스터들(DG1, DG2), 선택 트랜지스터들(SG1, SG2), 및 구동 트랜지스터들(DG1, DG2)의 드레인 노드에 연결되는 픽셀 전압 노드(VPIX)는 생략된 채로 도시될 수 있다.
도 3b 및 도 5b를 함께 참조하면, 제1 픽셀 그룹(PG1) 및 제2 픽셀 그룹(PG2)에 2개의 리셋 트랜지스터들과 4개의 메탈 컨택들이 형성될 수 있다. 상기 2개의 리셋 트랜지스터들은 공유된 리셋 트랜지스터(RG1) 및 3-way 트랜지스터(RG3)를 포함할 수 있다. 상기 4개의 메탈 컨택들은, 제1 노드(ND1)에서 제1 커패시터(C1)를 배치하기 위한 메탈 컨택, 제2 노드(ND2)에서 제2 커패시터(C2)를 배치하기 위한 메탈 컨택, 제3 노드(ND3)에서 제3 커패시터(C3)를 배치하기 위한 메탈 컨택 및 공유된 리셋 트랜지스터(RG1)와 픽셀 전압 노드(VPIX)와 연결하기 위한 메탈 컨택을 포함할 수 있다.
전술한 실시예에 따라 도 4와 도 5b를 비교하면, 제2 리셋 트랜지스터(RG12) 및 제4 리셋 트랜지스터(RG22)를 3-way 트랜지스터(RG3)로 대체함으로써 트랜지스터 사용 개수를 1개 감소시킬 수 있다. 또한, 도 4에서는 제3 커패시터(C3)가 제1 노드(ND1) 및 제2 노드(ND2)에 각각 연결되기 위하여 2개의 메탈 컨택을 필요로 하였으나, 도 5b에서 제3 커패시터(C3)를 단순히 제3 노드(ND3)에만 연결함으로써 1개의 메탈 컨택을 추가적으로 감소시킬 수 있다.
도 6a 및 도 6b는 각각 본 개시의 일 실시예에 따른 4-way 트랜지스터를 이용하는 회로도 및 레이아웃을 도시한다. 이하, 전술한 내용과 중복되는 기재는 생략하기로 한다.
도 5a 및 도 6a를 함께 참조하면, 도 5a의 3-way 트랜지스터(RG3)는 4-way 트랜지스터(RG4)로 대체될 수 있다. 4-way 트랜지스터(RG4)는 4개의 단자를 포함할 수 있고, 각각 제1 노드(ND1), 제2 노드(ND2), 제3 노드(ND3) 및 제3 커패시터(C3)와 연결될 수 있다. 4-way 트랜지스터(RG4)는 제1 노드(ND1)를 통해 제1 픽셀 그룹(PG1)과 연결되고, 제2 노드(ND2)를 통해 제2 픽셀 그룹(PG2)와 연결되고, 제3 노드(ND3)를 통해 공유된 리셋 트랜지스터(RG1) 및 픽셀 전압 노드(VPIX)와 연결될 수 있다.
일 실시예에 따라 도 5a를 참조하면, 제3 노드(ND3)에 병렬로 연결된 제3 커패시터(C3)는 4-way 트랜지스터(RG4)의 제1 노드(ND1) 내지 제3 노드(ND3)와 연결된 단자를 제외한 나머지 하나의 단자와 연결되도록 재배치(rearrange)될 수 있다. 제3 커패시터(C3)를 재배치함으로써, 제1 픽셀 그룹(PG1)과 제2 픽셀 그룹(PG2) 사이의 공간을 효율적으로 사용할 수 있다.
도 6b를 참조하면, 도 6a의 회로도를 구현하기 위한 레이아웃이 도시된다. 이하, 설명의 편의를 위하여, 전송 트랜지스터들(TG11 내지 TG24), 구동 트랜지스터들(DG1, DG2), 선택 트랜지스터들(SG1, SG2), 및 구동 트랜지스터들(DG1, DG2)의 드레인 노드에 연결되는 픽셀 전압 노드(VPIX)는 생략된 채로 도시될 수 있다.
도 5b 및 도 6b를 함께 참조하면, 제1 픽셀 그룹(PG1) 및 제2 픽셀 그룹(PG2)에 2개의 리셋 트랜지스터 및 4개의 메탈 컨택들이 형성될 수 있다. 2개의 리셋 트랜지스터들은 공유된 리셋 트랜지스터(RG1) 및 4-way 트랜지스터(RG4)를 포함할 수 있다. 4개의 메탈 컨택들은 4-way 트랜지스터(RG4)로부터 제1 커패시터(C1) 내지 제3 커패시터(C3)와 전기적 연결을 형성하기 위한 3개의 메탈 컨택 및 공유된 리셋 트랜지스터(RG1)와 픽셀 전압 노드(VPIX)의 연결을 위한 1개의 메탈 컨택을 포함할 수 있다.
전술한 실시예에 따라, 도 5b와 도 6b를 비교하면, 트랜지스터의 개수 및 메탈 컨택의 개수는 동일할 수 있다. 다만, 제3 커패시터와 연결을 위한 메탈 컨택을 4-way 트랜지스터(RG4)의 아래쪽 단자로 재배치함으로써 요철 형상(┴)을 십자 형상(┼) 형상으로 변형할 수 있다. 즉, 수직 방향으로 배치되는 2개의 메탈 컨택들과 수평 방향으로 배치되는 2개의 메탈 컨택들을 서로 교차하도록 배치함으로써 공간 효율성을 높이고, 동일한 DCG 기능을 지원하는 이미지 센서의 레이아웃 복잡도를 감소시킬 수 있다.
도 7a 및 도 7b는 각각 본 개시의 일 실시예에 따른 4-way 트랜지스터에 추가적인 커패시터를 연결하는 회로도 및 레이아웃을 도시한다. 이하, 전술한 내용과 중복되는 기재는 생략하기로 한다.
도 6a 및 도 7a를 함께 참조하면, 제3 노드(ND3)는 제4 커패시터(C4)를 더 포함할 수 있다. 도 6a에서 제3 노드(ND3)는, 공유된 리셋 트랜지스터(RG1)과 4-way 트랜지스터(RG4)를 전기적으로 연결할 뿐이었으나, 도 7a의 제3 노드(ND3)는 제4 커패시터(C4)를 포함할 수 있다.
일 실시예에 따라, 이미지 센서(100)는 더 낮은 변환 이득의 LCG 모드를 지원할 수 있다. 예를 들어, 도 6a를 참조하면, 4-way 트랜지스터(RG4)가 턴-온되어 제1 노드(ND1) 내지 제3 노드(ND3)가 하나의 노드로 연결되더라도, 전체 커패시턴스 값은 제1 커패시턴스(C1) 내지 제3 커패시턴스(C3)의 총합에 상응할 수 있다. 반면, 도 7a를 참조하면, 4-way 트랜지스터(RG4)가 턴-온되고, 공유된 리셋 트랜지스터(RG1)가 턴-오프된 경우, 제1 픽셀 그룹(PG1)에서 바라본 전체 커패시턴스는 제1 노드(ND1)의 제1 커패시터(C1), 4-way 트랜지스터(RG4)를 통해 병렬로 연결된 제2 노드(ND2)의 제2 커패시터(C2), 4-way 트랜지스터(RG4)를 통해 병렬로 연결된 제3 커패시터(C3) 및 제3 노드(ND3)에 추가된 제4 커패시터(C4)의 커패시턴스의 총합에 상응할 수 있다. 따라서, 제1 픽셀 그룹(PG1)에서 바라본 전체 커패시턴스 값이 증가하였으므로, 더 낮은 변환 이득의 LCG 모드를 운용할 수 있다.
도 7b를 참조하면, 제1 픽셀 그룹(PG1) 및 제2 픽셀 그룹(PG2)는 2개의 리셋 트랜지스터 및 5개의 메탈 컨택들이 형성될 수 있다. 5개의 메탈 컨택들은 4-way 트랜지스터(RG4)로부터 제1 커패시터(C1) 내지 제3 커패시터(C3)와 전기적 연결을 형성하기 위한 3개의 메탈 컨택 및 공유된 리셋 트랜지스터(RG1)와 픽셀 전압 노드(VPIX)의 연결을 위한 1개의 메탈 컨택 이외에 4-way 트랜지스터(RG4)로부터 제4 커패시터(C4)와 전기적 연결을 형성하기 위한 1개의 메탈 컨택을 더 포함할 수 있다.
전술한 실시예에 따라, 도 6b와 도 7b를 비교하면, 트랜지스터의 개수는 동일하고, 메탈 컨택의 개수는 증가할 수 있으나, 더 낮은 변환 이득의 LCG 모드를 운용할 수 있으므로, 이미지 센서(100)는 보다 밝은 세기의 빛에서 객체 인식 능력이 향상될 수 있다.
도 8a 및 도 8b는 각각 본 개시의 다른 실시예에 따른 제1 픽셀 그룹 및 제2 픽셀 그룹이 트랜지스터 및 전압 노드를 공유하는 회로도를 도시한다. 이하, 전술한 내용과 중복되는 기재는 생략하기로 한다.
도 8a를 참조하면, 제2 리셋 트랜지스터(RG12)와 제4 리셋 트랜지스터(RG22)는 직렬(serial)로 연결될 수 있다. 도 4에서는, 제2 리셋 트랜지스터(RG12)와 제4 리셋 트랜지스터(RG22)가 제3 노드(ND3)를 기준으로 병렬로 연결되는 반면, 도 8a에서는, 제2 리셋 트랜지스터(RG12)의 소스 단자는 제1 노드(ND1)와 연결되고, 드레인 단자는 제4 리셋 트랜지스터(RG22)의 소스 단자 또는 제2 노드(ND2)에 연결될 수 있다. 제4 리셋 트랜지스터(RG22)의 드레인 단자는 공유된 리셋 트랜지스터(RG1)의 소스 단자 및 제3 커패시터(C3)와 병렬로 연결될 수 있다.
도 8b는 도 8a의 회로도를 구현하기 위한 레이아웃을 도시한다. 이하, 설명의 편의를 위하여, 전송 트랜지스터들(TG11 내지 TG24), 구동 트랜지스터들(DG1, DG2), 선택 트랜지스터들(SG1, SG2), 및 구동 트랜지스터들(DG1, DG2)의 드레인 노드에 연결되는 픽셀 전압 노드(VPIX)는 생략된 채로 도시될 수 있다.
도 8b를 참조하면, 메탈 컨택들은 직렬로 배치될 수 있다. 예를 들어, 수직 방향을 따라 픽셀 전압 노드(VPIX)와 공유된 리셋 트랜지스터(RG1)를 연결하기 위한 메탈 컨택, 제3 커패시터(C3)와 제3 노드(ND3)를 연결하기 위한 메탈 컨택, 제2 커패시터(C2)와 제2 노드(ND2)를 연결하기 위한 메탈 컨택, 제1 커패시터(C1)와 제1 노드(ND1)를 연결하기 위한 메탈 컨택이 순차적으로 배치될 수 있다.
일 실시예에 따라, 제1 픽셀 그룹(PG1)으로부터 픽셀 전압 노드(VPIX) 사이에 배치되는 트랜지스터들의 개수와 제2 픽셀 그룹(PG2)으로부터 픽셀 전압 노드(VPIX) 사이에 배치되는 트랜지스터들의 개수는 상이할 수 있다. 예를 들어, 제1 픽셀 그룹(PG1)과 픽셀 전압 노드(VPIX) 사이에 제2 리셋 트랜지스터(RG12), 제4 리셋 트랜지스터(RG22) 및 공유된 리셋 트랜지스터(RG1) 즉, 3개의 트랜지스터들이 배치될 수 있다. 다른 예를 들어, 제2 픽셀 그룹(PG2)과 픽셀 전압 노드(VPIX) 사이에 제4 리셋 트랜지스터(RG22) 및 공유된 리셋 트랜지스터(RG1) 즉, 2개의 트랜지스터들이 배치될 수 있다. 이웃하는 픽셀 그룹에서 픽셀 전압 노드(VPIX)까지 트랜지스터의 개수가 상이한 것은, 제2 리셋 트랜지스터(RG12)와 제4 리셋 트랜지스터(RG22)가 직렬로 연결되는 것에 기인할 수 있다.
전술한 실시예에 따르면, 메탈 컨택들은 요철 형상(┴) 십자 형상(┼) 으로 배치되지 않고, 수직 방향의 직선을 따라 배치될 수 있다. 픽셀의 크기가 메탈 컨택에 비하여 상대적으로 큰 경우, 도 4 내지 도 7b에 도시된 대로 ┴ 형상 또는 ┼ 형상에 따라 배치하는 데에 어려움이 없을 수 있다. 다만, 미세 공정 및 소형화에 따라 픽셀의 크기가 소형화되는 경우(예를 들어, 테트라 셀(tetra-cell)), 수평 방향으로 나란한 2개의 픽셀들(예를 들어, PD11와 PD12, 또는 PD13과 PD14) 사이에 메탈 컨택을 배치하는 데에 어려움이 있을 수 있다. 따라서, 전술한 바와 같이 제2 리셋 트랜지스터(RG12) 및 제4 리셋 트랜지스터(RG22)를 직렬로 연결하고, 커패시터들을 트랜지스터들 사이에 배치함으로써 하나의 픽셀 그룹에서 수평 방향으로 나란한 2개의 픽셀들 사이에 메탈 컨택을 형성하는 것을 회피하고, 픽셀의 크기를 소형화할 수 있다.
도 9a 및 도 9b는 각각 본 개시의 또 다른 실시예에 따른 제1 픽셀 그룹 및 제2 픽셀 그룹이 트랜지스터 및 전압 노드를 공유하는 회로도를 도시한다. 이하, 전술한 내용과 중복되는 기재는 생략하기로 한다.
도 8a 및 도 9a를 함께 참조하면, 제1 픽셀 그룹(PG1)의 제1 노드(ND1)는 병렬로 연결되는 제5 리셋 트랜지스터(RG5)를 더 포함할 수 있다. 도 8a에서 공유된 리셋 트랜지스터(RG1)과 제4 리셋 트랜지스터(RG22) 사이에 배치되는 제3 커패시터(C3)는 제5 트랜지스터(RG5)에 연결되도록 재배치될 수 있다.
도 8b와 도 9b를 함께 참조하면, 제3 커패시터(C3)를 재배치하기 위하여, 제5 트랜지스터(RG5)가 추가되었으므로, 제1 픽셀 그룹(PG1) 및 제2 픽셀 그룹(PG2)은 4개의 트랜지스터들 및 4개의 메탈 컨택들이 형성될 수 있다.
도 10a 및 도 10b는 각각 본 개시의 또 다른 실시예에 따른 추가적인 커패시터를 연결하는 회로도 및 레이아웃을 도시한다. 이하, 전술한 내용과 중복되는 기재는 생략하기로 한다.
도 9a 및 도 10a를 함께 참조하면, 제3 노드(ND3)는 제4 커패시터(C4)를 더 포함할 수 있다. 도 9a에서 제3 노드(ND3)는 공유된 리셋 트랜지스터(RG1)과 제2 픽셀 그룹(PG2)의 제4 리셋 트랜지스터를 전기적으로 연결할 뿐이었으나, 도 10a의 제3 노드(ND3)는 병렬로 연결되는 제4 커패시터(C4)를 더 포함할 수 있다.
일 실시예에 따라, 이미지 센서(100)는 더 낮은 변환 이득의 LCG 모드를 지원할 수 있다. 제1 픽셀 그룹(PG1)의 제1 노드(ND1)에서 바라본 커패시턴스의 총합은 제1 커패시터(C1) 내지 제4 커패시터(C4)의 커패시턴스의 합과 같을 수 있다. 이하, 더 낮은 변환 이득의 LCG 모드에 대한 구체적인 설명은 도 7b의 설명으로 대체될 수 있다.
도 9b 및 도 10b를 함께 참조하면, 제1 픽셀 그룹(PG1) 및 제2 픽셀 그룹(PG2)는 4개의 트랜지스터들 및 5개의 메탈 컨택들이 형성될 수 있다. 도 9b와 비교하면, 도 10b에서 1개의 메탈 컨택이 추가로 요구될 수 있다. 상기 추가되는 메탈 컨택은, 공유된 리셋 트랜지스터(RG1)와 제4 리셋 트랜지스터(RG22) 사이의 제3 노드(ND3)에 병렬로 연결되는 제4 커패시터(C4)를 배치하기 위한 메탈 컨택에 상응할 수 있다. 일 실시예에 따라, 4개의 트랜지스터들 및 5개의 메탈 컨택들은 서로 교차하여 직렬로 연결될 수 있다.
전술한 도 4 내지 도 10b를 참조하면, 제1 픽셀 그룹(PG1)과 제2 픽셀 그룹(PG2)간에 트랜지스터를 공유하는 실시예들이 개시되었다. 전술한 실시예들에 따라, 이웃하는 픽셀 그룹들간에 더 적은 수의 트랜지스터 및 메탈 컨택을 이용하여 DCG를 지원할 수 있다. 또한, 트랜지스터 및 메탈 컨택의 개수가 감소됨으로써 레이아웃의 복잡도를 감소시키고, 공간 효율성을 증대시킬 수 있다. 예를 들어, 트랜지스터 및 메탈 컨택을 절약하여 획득된 공간을 이용하여 구동 드라이버(DG1, DG2)의 크기가 증가될 수 있다. 구동 드라이버(DG1, DG2)의 크기가 증가하는 경우, RTS(random telegraph signal) 잡음이 개선되고, 랜덤 잡음(random noise)가 개선될 수 있다. 또한 구동 드라이버(DG1, DG2)의 크기가 증가되는 경우, 선형성(linearity)가 증가되는 이점이 있다.
도 11은 본 개시의 예시적 실시예에 따른 이미지 센서를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 11을 참조하면, 컴퓨팅 시스템(3000)은 이미지 프로세서(3100), 메모리 장치(3200), 저장 장치(3300), 입출력 장치(3400), 파워 서플라이(3500), 및 이미지 센서(3600)를 포함할 수 있다. 이미지 센서(3600)는 도 1 내지 도 16에서 상술한 본 개시의 실시예에 따른 이미지 센서를 포함할 수 있다. 도 17에는 도시되지 않았지만, 컴퓨팅 시스템(3000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
이미지 프로세서(3100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 이미지 프로세서(3100)는 도 1 내지 도 10b에서 상술한 본 개시의 실시예에 따른 이미지 센서(3600)에서 출력된 신호를 처리할 수 있고, 이미지 센서(3600)의 동작을 제어할 수 있다. 예를 들어, 이미지 센서(3600)는 주변 조도에 따라서, HCG 모드 또는 LCG 모드에서 동작할 것을 결정할 수 있다. 이에 따라서, 조도가 서로 다른 환경에 관계없이 최적의 해상도를 가지는 이미지를 획득할 수 있다.
메모리 장치(3200)는 컴퓨팅 시스템(3000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(3200)는 DRAM, 모바일 DRAM, SRAM, 또는 불휘발성 메모리 장치로 구성될 수 있다. 상기 메모리들의 칩은 각기 혹은 함께 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP) 등의 패키지로서 패키지화될 수 있다.
저장 장치(3300)는 솔리드 스테이트 드라이브(Solid State Drive(SSD)), 하드 디스크 드라이브(Hard Disk Drive(HDD)), CD-ROM 등을 포함할 수 있다. 입출력 장치(3400)는 키보드, 키패드, 마우스 등과 같은 입력 수단, 및 프린터와 디스플레이 등과 같은 출력 유닛들을 포함할 수 있다. 파워 서플라이(3500)는 컴퓨팅 시스템(3000)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(3600)는 버스들 또는 다른 통신 링크를 통해서 이미지 프로세서(3100)와 연결되어 통신을 수행할 수 있다. 이미지 센서(3600)는 이미지 프로세서(3100)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다. 한편, 컴퓨팅 시스템(3000)은 이미지 센서를 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(3000)은 디지털 카메라, 이동 전화기, PDA(Personal Digital Assistants), PMP(Portable Multimedia Player), 스마트폰(Smart Phone), 태블릿 PC 등을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 제1 커패시터와 연결되는 제1 노드를 공유하는 복수의 제1 포토 다이오드들;
    제2 커패시터와 연결되는 제2 노드를 공유하는 복수의 제2 포토 다이오드들;
    제3 커패시터와 연결되는 제3 노드를 픽셀 전압과 연결하기 위한 공통 트랜지스터;
    상기 제1 노드와 상기 제3 노드를 연결하는 제1 리셋 트랜지스터; 및
    상기 제2 노드와 상기 제3 노드를 연결하는 제2 리셋 트랜지스터;를 포함하고,
    상기 제1 리셋 트랜지스터 및 상기 제2 리셋 트랜지스터의 동작에 따라, 상기 제1 노드, 상기 제2 노드 및 상기 제3 노드가 서로 전기적으로 연결되고,
    상기 공통 트랜지스터의 동작에 따라, 상기 제3 노드가 픽셀 전압으로 리셋되는 것을 특징으로 하는 이미지 센서.
  2. 제1항에 있어서,
    상기 공통 트랜지스터가 턴-온(turn-on)되고, 상기 제1 리셋 트랜지스터 및 상기 제2 리셋 트랜지스터가 턴-오프(turn-off)된 경우,
    상기 복수의 제1 포토 다이오드들의 제1 이득 변환은, 상기 제1 커패시터에 기반하여 결정되고,
    상기 복수의 제2 포토 다이오드들의 제2 이득 변환은, 상기 제2 커패시터에 기반하여 결정되는 것을 특징으로 하는 이미지 센서.
  3. 제1항에 있어서,
    상기 공통 트랜지스터가 턴-오프(turn-off)되고, 상기 제1 리셋 트랜지스터 및 상기 제2 리셋 트랜지스터가 턴-온(turn-on)된 경우,
    상기 복수의 제1 포토 다이오드들의 제1 이득 변환 및 상기 복수의 제2 포토 다이오드들의 제2 이득 변환 각각은, 상기 제1 커패시터 내지 상기 제3 커패시터에 기반하여 결정되는 것을 특징으로 하는 이미지 센서.
  4. 제1항에 있어서,
    상기 제1 리셋 트랜지스터 및 상기 제2 리셋 트랜지스터는, 상기 제1 노드 내지 상기 제3 노드와 각각 연결되는 하나의 3-way 트랜지스터로 구현되는 것을 특징으로 하는 이미지 센서.
  5. 제1항에 있어서,
    상기 제1 리셋 트랜지스터 및 상기 제2 리셋 트랜지스터는,
    상기 제1 노드, 상기 제2 노드, 상기 제3 노드, 및 상기 공통 트랜지스터와 각각 연결되는 하나의 4-way 트랜지스터로 구현되는 것을 특징으로 하는 이미지 센서.
  6. 제5항에 있어서,
    상기 4-way 트랜지스터와 상기 공통 트랜지스터 사이에 병렬로 연결되는 제4 커패시터를 더 포함하는 것을 특징으로 하는 이미지 센서.
  7. 제1 커패시터와 연결되는 제1 노드를 공유하는 복수의 제1 포토 다이오드들;
    제2 커패시터와 연결되는 제2 노드를 공유하는 복수의 제2 포토 다이오드들;
    상기 제1 노드와 상기 제2 노드를 연결하는 제1 리셋 트랜지스터;
    상기 제2 노드와 제3 노드를 연결하는 제2 리셋 트랜지스터;
    상기 제3 노드와 픽셀 전압 노드를 연결하는 공통 트랜지스터를 포함하고,
    상기 제3 노드는, 제3 커패시터와 전기적 연결을 포함하는 것을 특징으로 하는 이미지 센서.
  8. 제7항에 있어서,
    상기 공통 트랜지스터, 상기 제1 리셋 트랜지스터 및 상기 제2 리셋 트랜지스터가 턴-온되는 경우,
    상기 픽셀 전압 노드, 상기 제3 커패시터, 상기 제2 노드 및 상기 제1 노드의 순서에 따라 직렬로 전기적 연결을 형성하는 것을 특징으로 하는 이미지 센서.
  9. 제7항에 있어서,
    상기 제1 노드와 상기 픽셀 전압 노드 사이에 배치되는 리셋 트랜지스터들의 개수는,
    상기 제2 노드와 상기 픽셀 전압 노드 사이에 배치되는 리셋 트랜지스터들의 개수와 상이한 것을 특징으로 하는 이미지 센서.
  10. 제7항에 있어서,
    상기 제1 노드와 병렬로 연결되는 제3 리셋 트랜지스터를 더 포함하고,
    상기 제3 커패시터는, 상기 제3 리셋 트랜지스터에 연결되는 것을 특징으로 하는 이미지 센서.
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