KR102380819B1 - 이미지 센서 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 이미지 센서는, 복수의 픽셀 영역들을 갖는 이미지 센서로서, 복수의 제1 광전 소자들, 상기 제1 광전 소자들의 하부에 마련되는 복수의 제2 광전 소자들, 상기 제1 광전 소자들 중 적어도 하나에 연결되는 제1 반도체 소자들 및 상기 제2 광전 소자들 중 적어도 하나에 연결되는 제2 반도체 소자들을 포함하며, 상기 제2 광전 소자들의 하부에 마련되는 픽셀 회로를 포함하고, 서로 다른 상기 제1 광전 소자들에 연결되는 상기 제1 반도체 소자들이 하나의 상기 픽셀 영역 내에 배치된다.

Description

이미지 센서{IMAGE SENSOR}
본 발명은 이미지 센서에 관한 것이다.
이미지 센서는 빛을 받아들여 전기 신호를 생성하는 반도체 기반의 센서로서, 복수의 픽셀들을 갖는 픽셀 어레이와, 픽셀 어레이를 구동하기 위한 회로 등을 포함할 수 있다. 이미지 센서는 사진이나 동영상을 촬영하기 위한 카메라 이외에, 스마트폰, 태블릿 PC, 랩톱 컴퓨터, 텔레비전 등에 폭넓게 적용될 수 있다. 특히 최근에는 각각의 픽셀이, 서로 다른 색상의 빛으로부터 전하를 생성하는 복수의 광전 소자들을 포함하는 이미지 센서에 대한 연구가 활발히 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 각 픽셀이 복수의 광전 소자들을 포함하는 이미지 센서에서, 픽셀 회로의 효율적인 배치 구조를 제안하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 이미지 센서는, 복수의 픽셀 영역들을 갖는 이미지 센서로서, 복수의 제1 광전 소자들, 상기 제1 광전 소자들의 하부에 마련되는 복수의 제2 광전 소자들, 상기 제1 광전 소자들 및 상기 제2 광전 소자들 중 적어도 하나에 연결되는 반도체 소자들을 포함하며, 상기 제2 광전 소자들의 하부에 마련되는 픽셀 회로를 포함하고, 서로 다른 상기 제1 광전 소자에 연결되는 반도체 소자들이 하나의 상기 픽셀 영역 내에 배치된다.
본 발명의 일 실시예에 따른 이미지 센서는, 복수의 픽셀 그룹들을 포함하는 이미지 센서로서, 상기 픽셀 그룹들 각각은 제1 광전 소자들, 상기 제1 광전 소자들 하부에 배치되는 제2 광전 소자들, 상기 제2 광전 소자들 하부에 배치되는 제1 반도체 소자들, 및 제2 반도체 소자들을 갖는 회로 영역을 포함하며, 상기 픽셀 그룹들 각각에 포함되는 상기 제1 반도체 소자들 중 일부는 인접한 다른 제1 픽셀 그룹에 포함되는 상기 제1 광전 소자와 연결되며, 상기 제2 반도체 소자들 중 일부는 인접한 다른 제2 픽셀 그룹에 포함되는 상기 제2 광전 소자와 연결된다.
본 발명의 기술적 사상에 따른 반도체 장치에 따르면, 제한된 면적을 갖는 픽셀 영역에 제1 광전 소자에 연결되는 반도체 소자들과, 제2 광전 소자에 연결되는 반도체 소자들을 효율적으로 배치할 수 있다. 본 발명의 일 실시예에 따른 배치 구조로 반도체 소자들을 배치함으로써, 제한된 면적에 배치되는 반도체 소자들의 특성을 개선하고, 이미지 센서의 성능을 높일 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 이미지 처리 장치를 나타낸 블록도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 이미지 센서에 포함되는 픽셀 회로를 나타낸 회로도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 이미지 센서에 포함되는 픽셀 회로를 나타낸 회로도이다.
도 4는 본 발명의 일 실시예에 따른 이미지 센서에 포함되는 픽셀 회로들과 칼럼 라인들의 연결 구조를 설명하기 위해 제공되는 도면이다.
도 5는 도 4에 도시한 일 실시예에 따른 반도체 소자들의 배치 구조를 설명하기 위해 제공되는 도면이다.
도 6은 본 발명의 일 실시예에 따른 이미지 센서에 포함되는 반도체 소자들의 배치 구조를 설명하기 위해 제공되는 도면이다.
도 7은 도 6에 도시한 일 실시예에 따른 이미지 센서의 I-I` 방향의 단면을 도시한 단면도이다.
도 8은 도 6에 도시한 일 실시예에 따른 이미지 센서의 Ⅱ-Ⅱ` 방향의 단면을 도시한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 이미지 처리 장치를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 이미지 처리 장치(1)는, 이미지 센서(10), 및 이미지 프로세서(20)를 포함할 수 있다. 이미지 센서(10)는 픽셀 어레이(11), 로우 드라이버(12), 칼럼 드라이버(13), 타이밍 컨트롤러(14) 및 리드아웃 회로(15) 등을 포함할 수 있다.
이미지 센서(10)는 이미지 프로세서(20)로부터 수신하는 제어 명령에 따라 동작할 수 있으며, 객체(object, 30)로부터 전달되는 빛을 전기 신호로 변환하여 이미지 프로세서(20)로 출력할 수 있다. 이미지 센서(10)에 포함되는 픽셀 어레이(11)는 복수의 픽셀(PX)을 포함할 수 있으며, 복수의 픽셀(PX)은 빛을 받아들여 전하를 생성하는 광전 소자, 예를 들어 포토 다이오드(Photo Diode, PD)를 포함할 수 있다. 일 실시예에서, 복수의 픽셀(PX) 각각은 둘 이상의 광전 소자를 포함할 수 있으며, 하나의 픽셀(PX)에 포함되는 둘 이상의 광전 소자는 서로 다른 색상의 빛을 받아들여 전하를 생성할 수 있다.
한편 복수의 픽셀(PX) 각각은 광전 소자가 생성하는 전하로부터 전기 신호를 생성하기 위한 픽셀 회로를 포함할 수 있다. 일 실시예로, 픽셀 회로는 전송 트랜지스터, 구동 트랜지스터, 선택 트랜지스터, 및 리셋 트랜지스터 등을 포함할 수 있다. 하나의 픽셀(PX)이 둘 이상의 광전 소자를 갖는 경우, 각 픽셀(PX)은 둘 이상의 광전소자 각각에서 생성된 전하를 처리하기 위한 픽셀 회로를 포함할 수 있다. 즉, 하나의 픽셀(PX)이 둘 이상의 광전 소자를 갖는 경우, 픽셀 회로는 전송 트랜지스터, 구동 트랜지스터, 선택 트랜지스터, 및 리셋 트랜지스터 중 적어도 일부를 2개 이상 포함할 수 있다.
본 발명의 일 실시예에서 하나의 픽셀(PX)은 제1 광전 소자 및 제2 광전 소자를 포함할 수 있으며, 제1 광전 소자와 제2 광전 소자는 서로 다른 파장 대역의 빛을 받아들여 전하를 각각 생성할 수 있다. 일 실시예에서, 제1 광전 소자는 유기 포토 다이오드일 수 있으며, 녹색에 대응하는 파장 대역의 빛으로부터 전하를 생성할 수 있다. 제2 광전 소자는 반도체 포토 다이오드일 수 있으며, 청색 또는 적색에 대응하는 파장 대역의 빛으로부터 전하를 생성할 수 있다. 일 실시예에서 빛의 진행 방향을 기준으로 제1 광전 소자가 제2 광전 소자보다 먼저 빛을 받아들일 수 있다.
한편, 본 발명의 일 실시예에서 하나의 픽셀(PX)은, 제1 광전 소자에서 생성된 전하를 처리하는 제1 회로 및 제2 광전 소자에서 생성된 전하를 처리하는 제2 회로를 포함할 수 있다. 제1 회로는 복수의 제1 반도체 소자들을 포함할 수 있으며, 제2 회로는 복수의 제2 반도체 소자들을 포함할 수 있다. 제1 회로는 제1 광전 소자에서 생성된 전하로부터 제1 전기 신호를 생성하여 제1 칼럼 라인으로 출력하고, 제2 회로는 제2 광전 소자에서 생성된 전하로부터 제2 전기 신호를 생성하여 제2 칼럼 라인으로 출력할 수 있다.
본 발명의 일 실시예에서, 서로 인접하여 배치되는 둘 이상의 제1 회로들은 하나의 제1 칼럼 라인을 공유할 수 있다. 유사하게, 서로 인접하여 배치되는 둘 이상의 제2 회로들은 하나의 제2 칼럼 라인을 공유할 수 있다. 서로 인접하여 배치되는 제2 회로들은 일부의 제2 반도체 소자를 공유할 수도 있다.
로우 드라이버(12)는 픽셀 어레이(11)를 행(row) 단위로 구동할 수 있다. 예를 들어, 로우 드라이버(12)는 각 픽셀(PX)의 전송 트랜지스터를 제어하는 전송 제어 신호, 리셋 트랜지스터를 제어하는 리셋 제어 신호, 선택 트랜지스터를 제어하는 선택 제어 신호 등을 생성할 수 있다.
칼럼 드라이버(13)는 상관 이중 샘플러(Correlated Double Sampler, CDS), 아날로그-디지털 컨버터(Analog-to-Digital Converter, ADC) 등을 포함할 수 있다. 상관 이중 샘플러는, 로우 드라이버(12)가 공급하는 행 선택 신호에 의해 선택되는 행에 포함되는 픽셀(PX)들에 연결된 칼럼 라인들을 통해 전기 신호를 수신하여 상관 이중 샘플링을 수행할 수 있다. 아날로그-디지털 컨버터는 상관 이중 샘플러의 출력을 디지털 신호로 변환하여 리드아웃 회로(15)에 전달할 수 있다.
리드아웃 회로(15)는 디지털 신호를 임시로 저장할 수 있는 래치 또는 버퍼 회로와 증폭 회로 등을 포함할 수 있으며, 칼럼 드라이버(13)로부터 수신한 디지털 신호를 임시 저장하거나 증폭하여 이미지 데이터를 생성할 수 있다. 로우 드라이버(12), 칼럼 드라이버(13) 및 리드아웃 회로(15)의 동작 타이밍은 타이밍 컨트롤러(14)에 의해 결정될 수 있으며, 타이밍 컨트롤러(14)는 이미지 프로세서(20)가 전송하는 제어 명령에 의해 동작할 수 있다. 이미지 프로세서(20)는 리드아웃 회로(15)가 전달하는 이미지 데이터를 신호 처리하여 디스플레이 장치 등에 출력하거나 메모리 등의 저장 장치에 저장할 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 이미지 센서에 포함되는 픽셀 회로를 나타낸 회로도이다. 일 실시예에서, 도 2a 및 도 2b에 도시한 픽셀 회로는, 각 픽셀에 포함된 유기 광전 소자(Organic Photodiode, OPD)에서 생성되는 전하를 이용하여 전기 신호를 생성하는 회로일 수 있다.
우선 도 2a에 도시한 실시예에 따른 픽셀 회로(40A)는, 복수의 트랜지스터(RX, DX, SX)를 포함할 수 있으며, 3T 회로 구조를 가질 수 있다. 일 실시예로 픽셀 회로(40A)는 리셋 트랜지스터(RX), 구동 트랜지스터(DX), 및 선택 트랜지스터(SX)를 포함할 수 있다. 구동 트랜지스터(DX)의 게이트 단자는 플로팅 디퓨전(FD)과 연결되며, 플로팅 디퓨전(FD)에는 유기 광전 소자(OPD)에서 생성된 전하가 축적될 수 있다. 일 실시예에서, 유기 광전 소자(OPD)는 서로 평행하게 배치되는 제1, 제2 전극 및 그 사이에 마련되는 유기 광 변환층을 포함할 수 있으며, 유기 광 변환층은 소정 파장 대역의 빛을 받아들여 전하를 생성할 수 있다.
구동 트랜지스터(DX)는 플로팅 디퓨전(FD)에 축적되는 전하에 의해 소스 팔로워 버퍼 증폭기(Source Follower Buffer Amplifier)로 동작할 수 있다. 구동 트랜지스터(DX)는 플로팅 디퓨전(FD)에 축적된 전하를 증폭시켜 선택 트랜지스터(SX)로 전달할 수 있다.
한편, 선택 트랜지스터(SX)는 로우 드라이버가 입력하는 선택 제어 신호(SEL)에 의해 동작할 수 있으며, 스위칭 및 어드레싱 동작을 수행할 수 있다. 로우 드라이버로부터 선택 제어 신호(SEL)가 인가되면, 선택 트랜지스터(SX)에 연결된 제1 칼럼 라인으로 제1 픽셀 신호(VOpix)가 출력될 수 있다. 제1 픽셀 신호(VOpix)는 칼럼 드라이버 및 리드아웃 회로에 의해 검출될 수 있다.
리셋 트랜지스터(RX)는 로우 드라이버가 입력하는 리셋 제어 신호(RG)에 의해 동작할 수 있다. 리셋 제어 신호(RG)에 의해, 리셋 트랜지스터(RX)는 플로팅 디퓨전(FD)의 전압을 리드아웃 전압(VRD)으로 리셋할 수 있다.
도 2a에 도시한 실시예에서 유기 광전 소자(OPD)는, 정공(hole)을 주 전하 캐리어로 이용할 수 있다. 정공이 주 전하 캐리어로 이용되는 경우, 유기 광전 소자(OPD)의 캐소드는 플로팅 디퓨전(FD)에 연결되고, 유기 광전 소자(OPD)의 애노드는 상부 전극 전압(Vtop)에 연결될 수 있다. 일 실시예에서, 상부 전극 전압(Vtop)은 수 볼트, 예를 들어 3.0 V 내외의 전압을 가질 수 있다. 유기 광전 소자(OPD)에서는 주 전하 캐리어로 정공이 생성되기 때문에, 리셋 트랜지스터(RX)의 드레인 단자는 전원 전압(VDD)과 다른 값을 갖는 리드 전압(VRD)에 연결될 수 있다. 정공을 주 전하 캐리어로 이용하도록 픽셀 회로(40A)를 구현함으로써 암전류 특성을 개선할 수 있다.
다음으로 도 2b를 참조하면, 픽셀 회로(40B)는 리셋 트랜지스터(RX), 구동 트랜지스터(DX), 및 선택 트랜지스터(SX)를 포함하는 3T 회로일 수 있다. 도 2a에 도시한 실시예와 비교하면, 도 2b에 도시한 실시예에서는 유기 광전 소자(OPD)가 전자를 주 전하 캐리어로 생성할 수 있다. 전자가 주 전하 캐리어로 생성되기 때문에, 유기 광전 소자(OPD)의 애노드가 플로팅 디퓨전(FD)에 연결되고, 캐소드는 접지 전압에 연결될 수 있다. 또한, 리셋 트랜지스터(RX)의 드레인 단자는 구동 트랜지스터(DX)의 드레인 단자와 함께 전원 전압(VDD)에 연결될 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 이미지 센서에 포함되는 픽셀 회로를 나타낸 회로도이다. 일 실시예로, 도 3a 내지 도 3c에 도시한 픽셀 회로는, 각 픽셀에 포함되는 반도체 포토 다이오드(Semiconductor Photodiode, SPD)에서 생성되는 전하를 이용하여 전기 신호를 생성하는 회로일 수 있다.
우선 도 3a를 참조하면, 픽셀 회로(50A)는 4개의 트랜지스터를 포함하는 4T 회로일 수 있다. 픽셀 회로(50A)는 리셋 트랜지스터(RX), 구동 트랜지스터(DX), 및 선택 트랜지스터(SX) 외에 전송 트랜지스터(TX)를 더 포함할 수 있다. 픽셀 회로(50A)와 연결되는 광전 소자(SPD)는 실리콘 등을 포함하는 반도체 기판에 형성되는 반도체 포토 다이오드일 수 있으며, 전송 트랜지스터(TX)를 통해 플로팅 디퓨전(FD)과 연결될 수 있다. 즉, 도 2a 및 도 2b에 도시한 실시예와 달리, 광전 소자(SPD)의 캐소드 또는 애노드가 플로팅 디퓨전(FD)과 직접 연결되지 않을 수 있다.
전송 트랜지스터(TX)는 로우 드라이버로부터 전달되는 전송 제어 신호(TG)에 기초하여 광전 소자(SPD)에 축적된 전하를 플로팅 디퓨전(FD)으로 전달할 수 있다. 광전 소자(SPD)는 전자를 주 전하 캐리어로 생성할 수 있다. 리셋 트랜지스터(RX), 구동 트랜지스터(DX) 및 선택 트랜지스터(SX)의 동작은 앞서 도 2a 및 도 2b를 설명한 바와 유사할 수 있으며, 선택 트랜지스터(SX)에 연결된 제2 칼럼 라인을 통해 제2 픽셀 신호(VSpix)가 출력될 수 있다. 제2 픽셀 신호(VSpix)는 칼럼 드라이버 및 리드아웃 회로에 의해 검출될 수 있다.
다음으로 도 3b를 참조하면 픽셀 회로(50B)는 선택 트랜지스터(SX), 리셋 트랜지스터(RX), 전송 트랜지스터(TX), 제1 구동 트랜지스터(DX1), 및 제2 구동 트랜지스터(DX2)를 포함할 수 있다. 도 3b에 도시한 일 실시예에 따른 픽셀 회로(50B)는 서로 병렬로 연결되는 복수의 구동 트랜지스터들(DX1, DX2)을 포함할 수 있다. 복수의 구동 트랜지스터들(DX1, DX2)을 병렬로 연결함으로써, RTS(Random Telegraph Signal) 노이즈 특성 열화 등의 문제를 개선할 수 있다.
도 3c를 참조하면 픽셀 회로(50C)는 구동 트랜지스터(DX), 리셋 트랜지스터(RX), 및 전송 트랜지스터(TX)를 포함할 수 있다. 전송 트랜지스터(TX)가 전송 제어 신호(TG)에 의해 턴-온되면, 광전 소자(SPD)에 생성된 전하가 플로팅 디퓨전(FD)으로 전달되며, 구동 트랜지스터(DX)는 이를 증폭시켜 제2 픽셀 신호(VSpix)를 출력할 수 있다. 도 3c에 따른 일 실시예에서는, 픽셀 회로(50C)가 선택 트랜지스터를 포함하지 않을 수 있다.
도 3a 내지 도 3c에 도시한 실시예들에 따른 픽셀 회로들(50A, 50B, 50C) 각각은 전송 트랜지스터(TX)를 포함하며, 전송 트랜지스터(TX)는 로우 드라이버가 입력하는 전송 제어 신호(TG)에 의해 제어될 수 있다. 광전 소자(SPD)에서 생성된 전하가 플로팅 디퓨전(FD)으로 이동되는지 여부는 전송 제어 신호(TG)에 의해 결정될 수 있다. 따라서, 서로 인접한 픽셀들에서 전송 트랜지스터(TX)를 제외한 구동 트랜지스터(DX), 리셋 트랜지스터(RX), 선택 트랜지스터(SX) 등이 공유될 수 있다.
도 4는 본 발명의 일 실시예에 따른 이미지 센서에 포함되는 픽셀 회로들과 칼럼 라인들의 연결 구조를 설명하기 위해 제공되는 도면이다.
도 4를 참조하면, 서로 인접한 픽셀들(PX1-PX4)은 하나의 픽셀 그룹(PG)을 제공할 수 있으며, 픽셀 그룹(PG)은 2 x 2 행렬 형태로 배열되는 4개의 픽셀들(PX1-PX4)을 포함할 수 있다. 픽셀 그룹(PG)에 포함되는 4개의 픽셀들(PX1-PX4) 각각은 제1 회로와 제2 회로를 포함할 수 있다. 픽셀 그룹(PG)에 포함되는 제1 회로들은 유기 포토 다이오드로 구현되는 제1 광전 소자들(OPD1-OPD4)에 각각 연결되어 제1 픽셀 신호(VOpix)를 생성할 수 있다. 한편, 픽셀 그룹(PG)에 포함되는 제2 회로들은 반도체 포토 다이오드로 구현되는 제2 광전 소자들(SPD1-SPD4)에 각각 연결되어 제2 픽셀 신호(VSpix)를 생성할 수 있다. 제1 픽셀 신호(VOpix) 및 제2 픽셀 신호(VSpix) 각각은 제1 칼럼 라인(OC0) 및 제2 칼럼 라인(SC0)을 통해 출력될 수 있다.
픽셀들(PX1-PX4) 각각에 포함되는 제1 회로는, 3개의 트랜지스터를 포함하는 3T 회로로 구현될 수 있다. 일 실시예에서, 제1 픽셀(PX1)에 포함되는 제1 회로는, 리셋 트랜지스터(OR1), 구동 트랜지스터(OD1), 선택 트랜지스터(OS1)를 포함할 수 있다. 리셋 트랜지스터(OR1)와 선택 트랜지스터(OS1) 각각은, 로우 드라이버가 입력하는 리셋 신호(ORG[1])와 선택 신호(OSEL[1])에 의해 제어될 수 있다. 각 스캔 주기에서 로우 드라이버는, 하나의 픽셀 그룹(PG)의 제1 회로들에 포함되는 4개의 선택 트랜지스터들(OS1-OS4) 중 어느 하나만을 턴-온할 수 있다. 따라서, 픽셀 그룹(PG)에 포함되는 복수의 제1 회로들이 하나의 제1 칼럼 라인(OC0)을 공유할 수 있다.
한편, 제2 회로들 각각은 4개의 트랜지스터를 포함하는 4T 회로로 구현될 수 있다. 일 실시예에서, 제1 픽셀(PX1)의 제2 회로는 전송 트랜지스터(TX1), 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 제1 구동 트랜지스터(DX1), 제2 구동 트랜지스터(DX2)를 포함할 수 있다. 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 제1 구동 트랜지스터(DX1), 및 제2 구동 트랜지스터(DX2)는 다른 픽셀들에 포함되는 전송 트랜지스터들(TX2-TX4)과도 연결될 수 있다. 즉, 하나의 픽셀 그룹(PG)에 포함되는 제2 회로들은, 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 제1 구동 트랜지스터(DX1), 및 제2 구동 트랜지스터(DX2)를 공유할 수 있다.
하나의 픽셀 그룹(PG)에 포함되는 전송 트랜지스터들(TX1-TX4)은 각각 서로 다른 전송 신호(TG[1]-TG[4])에 의해 제어될 수 있다. 각 스캔 주기에서 로우 드라이버는, 전송 신호(TG[1]-TG[4])를 입력하여 전송 트랜지스터들(TX1-TX4) 중 어느 하나만을 턴-온할 수 있다. 따라서, 픽셀 그룹(PG)에 포함되는 복수의 제2 픽셀 회로들이 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 제1 구동 트랜지스터(DX1), 제2 구동 트랜지스터(DX2), 및 제2 칼럼 라인(SC0)을 공유할 수 있다.
일 실시예에서, 제1 칼럼 라인(OC0) 및 제2 칼럼 라인(SC0)을 통한 제1 픽셀 신호(VOpix) 및 제2 픽셀 신호(VSpix)의 출력 순서는 서로 동일할 수 있다. 예를 들어, 첫 번째 스캔 주기에서 제1 픽셀(PX1)의 선택 트랜지스터(OS1)가 턴-온될 수 있다. 반면, 다른 픽셀들(PX2-PX4)에 포함되는 선택 트랜지스터들(OS2-OS4)는 모두 턴-오프될 수 있다. 따라서, 제1 픽셀(PX1)의 제1 회로가 제1 광전 소자(OPD1)의 전하를 이용하여 생성하는 제1 픽셀 신호(VOpix)는, 첫 번째 스캔 주기 동안 제1 칼럼 라인(OC0)을 통해 출력될 수 있다.
동시에 첫 번째 스캔 주기에서는, 제1 픽셀(PX1)의 전송 트랜지스터(TX1)가 턴-온될 수 있다. 반면, 다른 픽셀들(PX2-PX4)에 포함되는 전송 트랜지스터들(TX2-TX4)는 모두 턴-오프될 수 있다. 따라서, 제1 픽셀(PX1)의 제2 회로가 생성하는 제2 픽셀 신호(VSpix)는, 첫 번째 스캔 주기 동안 제2 칼럼 라인(SC0)을 통해 출력될 수 있다. 상기와 같은 방식으로 스캔 주기들 각각에서 선택 트랜지스터들(OS1-OS4) 중 하나만을 턴-온하고, 전송 트랜지스터들(TX1-TX4) 중 하나만을 턴-온함으로써, 하나의 픽셀 그룹(PG)에 포함되는 제1 및 제2 회로들 각각이 제1 칼럼 라인(OC0)과 제2 칼럼 라인(SC0)을 공유할 수 있다.
도 5는 본 발명의 일 실시예에 따른 이미지 센서의 픽셀 회로에 포함되는 반도체 소자들의 배치 구조를 설명하기 위해 제공되는 도면이다. 도 5에 도시한 일 실시예와 같이 반도체 소자들을 형성함으로써, 도 4에 도시한 실시예에 따른 픽셀 회로를 제공할 수 있다. 일 실시예로 도 5는, 도 4에 도시한 실시예에 따른 픽셀 회로를 제공하기 위한 반도체 소자들만을 도시한 도면일 수 있다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 이미지 센서는 픽셀 분리 영역(DTI) 및 픽셀 분리 영역(DTI)에 의해 정의되는 복수의 픽셀 영역들(PA1-PA8)을 포함할 수 있다. 픽셀 분리 영역(DTI)은 깊은 소자 분리막(Deep Trench Isolation)일 수 있으며, 픽셀 영역들(PA1-PA8) 각각에 포함되는 광전 소자들 사이의 전기적, 광학적 크로스토크(crosstalk) 현상을 최소화할 수 있다. 픽셀 분리 영역(DTI)은 산화물 등을 포함할 수 있으며, 픽셀 분리 영역(DTI)의 측벽은 반사율이 높은 물질, 예를 들어 보론(Boron) 등을 포함하는 폴리실리콘 등으로 형성될 수 있다.
픽셀 영역들(PA1-PA8) 각각은 복수의 반도체 소자들, 및 반도체 소자들 하부에 배치되는 광전 소자들을 포함할 수 있다. 광전 소자들은 일 방향(Z축 방향)에서 반도체 소자들의 하부에 배치되며, 제1 광전 소자 및 제2 광전 소자를 포함할 수 있다. 일 실시예로, 제1 광전 소자는 유기 포토 다이오드일 수 있으며, 제2 광전 소자는 반도체 포토 다이오드일 수 있다. 제2 광전 소자는 일 방향(Z축 방향)에서 반도체 소자들과 제1 광전 소자 사이에 배치될 수 있다.
도 4의 픽셀 회로에 도시한 제1 내지 제4 픽셀들(PX1-PX4) 각각에 포함되는 광전 소자들(OPD1-OPD4, SPD1-SPD4)은 도 5의 제1 내지 제4 픽셀 영역들(PA1-PA8) 각각에 배치될 수 있다. 예를 들어, 제1 픽셀 영역(PA1) 내에는 제1 픽셀(PX1)에 포함되는 제1 광전 소자(OPD1)와 제2 광전 소자(SPD1)가 서로 적층 배치될 수 있다. 마찬가지로, 제2 픽셀 영역(PA2) 내에는 제2 픽셀(PX2)에 포함되는 제1 광전 소자(OPD2)와 제2 광전 소자(SPD2)가 서로 적층 배치될 수 있다.
이하, 도 5를 참조하여 도 4에 도시한 일 실시예에 따른 픽셀 그룹(PG)을 구현하기 위한 반도체 소자들의 배치 구조를 설명하기로 한다. 도 5에 도시한 일 실시예에서, 각 반도체 소자들은 소스/드레인 영역을 제공하는 활성 영역(ACT), 및 활성 영역(ACT)과 교차 배치되는 게이트 전극(G)을 포함할 수 있다.
도 5를 참조하면, 제1 내지 제4 픽셀 영역들(PA1-PA4)에는 제1 내지 제4 픽셀들(PX1-PX4)의 제1 광전 소자들(OPD1-OPD4)과 연결되는 리셋 트랜지스터들(OR1-OR4)이 배치될 수 있다. 일 실시예로, 제1 내지 제4 픽셀 영역들(PA1-PA4) 각각에서 리셋 트랜지스터들(OR1-OR4)은 픽셀 분리 영역(DTI)에 인접하도록 배치될 수 있다.
본 발명의 일 실시예에 따르면, 제1 광전 소자들(OPD1-OPD4)과 연결되는 구동 트랜지스터들(OD1-OD4)과 선택 트랜지스터들(OS1-OS4)은, 제1 광전 소자들(OPD1-OPD4)과 다른 픽셀 영역들(PA1-PA8)에 배치될 수 있다. 도 5를 참조하면, 제1 픽셀(PX1)의 제1 광전 소자(OPD1)와 연결되는 구동 트랜지스터(OD1) 및 선택 트랜지스터(OS1)는 제1 픽셀 영역(PA1)이 아닌 제5 픽셀 영역(PA5)에 배치될 수 있다. 유사하게, 제4 픽셀 영역(PA4)의 제1 광전 소자(OPD4)와 연결되는 구동 트랜지스터(OD4) 및 선택 트랜지스터(OS4)는 제4 픽셀 영역(PA4)이 아닌 제3 픽셀 영역(PA3)에 배치될 수 있다.
일 실시예에서, 구동 트랜지스터들(OD1-OD4)과 선택 트랜지스터들(OS1-OS4)은 픽셀 분리 영역(DTI)에 인접하도록 배치될 수 있으며, 서로 연결되는 활성 영역(ACT)을 가질 수 있다. 도 5를 참조하면, 구동 트랜지스터들(OD1-OD4) 각각의 활성 영역(ACT)은 선택 트랜지스터들(OS1-OS4) 각각의 활성 영역(ACT)과 연결될 수 있다. 또한, 선택 트랜지스터들(OS1-OS4)의 활성 영역(ACT)은 제1 방향(X축 방향)을 따라 연장되고, 구동 트랜지스터들(OD1-OD4)의 활성 영역(ACT)은 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)을 따라 연장될 수 있다. RTS 노이즈 특성 등을 개선하기 위해, 구동 트랜지스터들(OD1-OD4)은 선택 트랜지스터들(OS1-OS4) 및 리셋 트랜지스터들(OR1-OR4)보다 긴 게이트 길이를 가질 수 있다.
제1 내지 제4 픽셀들(PX1-PX4)에 포함되는 제1 광전 소자들(OPD1-OPD4)은, 제1 내지 제4 픽셀 영역들(PA1-PA4)에 배치되는 비아 전극들(VE1-VE4)을 통해 제1 반도체 소자들(OR1-OR4, OS1-OS4, OD1-OD4) 중 적어도 일부와 연결될 수 있다. 제3 픽셀 영역(PA3)을 예시로 참조하면, 일 방향(Z축 방향)으로 연장되는 비아 전극(VE3)이 제3 픽셀 영역(PA3)에 배치될 수 있다. 비아 전극(VE3)의 일면은 제3 픽셀 영역(PA3)의 하부에 마련되는 제1 광전 소자(OPD3)와 연결될 수 있다. 한편, 비아 전극(VE3)의 다른 일면은, 메탈 라인(ML) 및 컨택(CNT)을 통해 제3 픽셀(PX3)의 제1 회로(C1)에 포함되는 제1 반도체 소자들(OR3, OS3, OD3)과 연결될 수 있다.
도 5를 참조하면, 비아 전극들(VE1-VE4) 각각에 연결된 제1 반도체 소자들(OR1-OR4, OS1-OS4, OD1-OD4) 중 적어도 일부는, 서로 다른 픽셀 영역들에 배치될 수 있다. 일례로, 제2 픽셀 영역(PA2)을 참조하면, 제2 비아 전극(VE2)에 연결된 제1 반도체 소자들(OR2, OS2, OD2) 중에서 리셋 트랜지스터(OR2)는 제2 픽셀 영역(PA2)에 배치되고, 선택 트랜지스터(OS2)와 구동 트랜지스터(OD2)는 제1 픽셀 영역(PA1)에 배치될 수 있다. 마찬가지로, 제3 픽셀 영역(PA3)을 참조하면, 제3 비아 전극(VE3)에 연결된 제1 반도체 소자들(OR3, OS3, OD3) 중에서 리셋 트랜지스터(OR3)는 제3 픽셀 영역(PA3)에 배치되고, 선택 트랜지스터(OS3)와 구동 트랜지스터(OD3)는 제6 픽셀 영역(PA6)에 배치될 수 있다.
한편, 제1 내지 제4 픽셀 영역들(PA1-PA4)에 포함되는 제2 광전 소자들(SPD1-SPD4)과 연결되는 제2 회로(C2)는, 하나의 픽셀 그룹(PG) 내에서 제2 반도체 소자들(TX1-TX4, DX1, DX2, RX, SX) 중 적어도 일부를 공유할 수 있다. 도 4를 참조하면 전송 트랜지스터들(TX1-TX4)을 제외한 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 제1 구동 트랜지스터(DX1) 및 제2 구동 트랜지스터(DX2)가 하나의 픽셀 그룹(PG) 내에서 공유될 수 있다.
제2 반도체 소자들(TX1-TX4, DX1, DX2, RX, SX) 중 적어도 일부가 하나의 픽셀 그룹(PG) 내에서 공유되기 때문에, 하나의 픽셀 그룹(PG)에서 제2 반도체 소자들(TX1-TX4, DX1, DX2, RX, SX)이 차지하는 면적은, 제1 반도체 소자들(OR1-OR4, OS1-OS4, OD1-OD4)이 차지하는 면적보다 작을 수 있다. 또한, 제1 내지 제4 픽셀 영역들(PA1-PA4) 각각에서 제2 반도체 소자들(TX1-TX4, DX1, DX2, RX, SX)이 차지하는 면적은, 제1 반도체 소자들(OR1-OR4, OS1-OS4, OD1-OD4)이 차지하는 면적보다 작을 수 있다. 반도체 소자들이 차지하는 면적은, 각 반도체 소자들의 활성 영역(ACT)과 게이트 전극(G)에 의해 커버되는 반도체 기판의 면적으로 정의될 수 있다.
도 5를 참조하면, 제1 내지 제4 픽셀 영역들(PA1-PA4) 각각은 전송 트랜지스터들(TX1-TX4)을 하나씩 포함할 수 있다. 일 실시예에서, 제1 내지 제4 픽셀 영역들(PA1-PA4) 각각에 포함되는 전송 트랜지스터들(TX1-TX4)은, 픽셀 분리 영역(DTI)에 인접하지 않는 위치에 형성될 수 있다. 제1 픽셀 영역(PA1)을 예시로 참조하면, 전송 트랜지스터(TX1)의 주변에 다른 반도체 소자들(OR1, OS2, OD2) 및 비아 전극(VE1)이 배치되어 픽셀 분리 영역(DTI)과 인접하지 않을 수 있다.
도 5를 참조하면, 제2 회로(C2)에 포함되는 리셋 트랜지스터(RX)는 제3 픽셀 영역(PA3)에 배치되고, 제1 구동 트랜지스터(DX1)는 제4 픽셀 영역(PA4)에 배치되며, 제2 구동 트랜지스터(DX2)는 제2 픽셀 영역(PA2)에 배치될 수 있다. 또한, 제2 회로(C2)에 포함되는 선택 트랜지스터(SX)는, 인접한 다른 픽셀 그룹(PG2)에 속하는 제7 픽셀 영역(PA7)에 배치될 수 있다. 즉, 본 발명의 일 실시예에서, 제2 회로(C2)가 공유하는 제2 반도체 소자들(RX, SX, DX1, DX2) 중 적어도 하나는, 전송 트랜지스터들(TX1-TX4)이 배치되는 픽셀 그룹(PG)과 인접한 다른 픽셀 그룹(PG2)의 영역에 배치될 수 있다.
일 실시예에서, 픽셀 영역들(PA1-PA8) 각각의 가로 또는 세로 방향의 폭은 2um 이하일 수 있다. 본 발명의 일 실시예에서는, 서로 인접하여 배치되는 둘 이상의 픽셀 영역들(PA1-PA8)을 하나의 픽셀 그룹(PG)으로 정의하고, 하나의 픽셀 그룹(PG) 내에서 제2 회로(C2)가 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 제1 구동 트랜지스터(DX1) 및 제2 구동 트랜지스터(DX2)를 공유할 수 있다. 또한, 제2 회로(C2)가 공유하는 제2 반도체 소자들(RX, SX, DX1, DX2) 중 적어도 하나는 인접한 다른 픽셀 그룹에 배치될 수 있고, 제1 회로(C1)에 포함되는 소자들 중 일부는 인접한 다른 픽셀 영역들(PA1-PA8)에 배치될 수 있다. 따라서, 제한된 면적 내에서 제1 회로(C1) 및 제2 회로(C2)에 포함되는 반도체 소자들을 효율적으로 배치할 수 있다. 더불어, 픽셀 영역들(PA1-PA8) 각각에 포함되는 광전 소자들에 의해 서로 다른 색상의 빛으로부터 전하가 생성되므로, 이미지 센서의 색 재현성을 개선할 수 있다.
도 6은 본 발명의 일 실시예에 따른 이미지 센서에 포함되는 반도체 소자들의 배치 구조를 설명하기 위해 제공되는 도면이다.
도 6을 참조하면, 이미지 센서는 반복적으로 배치되는 복수의 픽셀 영역들(PA1-PA8)을 포함할 수 있으며, 픽셀 영역들(PA1-PA8)은 픽셀 분리 영역(DTI)에 의해 구분될 수 있다. 또한, 픽셀 영역들(PA1-PA8)은 픽셀 그룹들(PG1-PG3)을 형성할 수 있다. 도 6에 도시한 일 실시예에서는, 제1 픽셀 그룹(PG1), 제2 픽셀 그룹(PG2), 및 제3 픽셀 그룹(PG3)이 도시되어 있으며, 픽셀 그룹들(PG1-PG3) 각각은 2 x 2 행렬 형태로 배열되는 4개의 픽셀 영역들(PA1-PA8)을 포함할 수 있다. 예를 들어, 제1 픽셀 그룹(PG1)은 제1 내지 제4 픽셀 영역들(PA1-PA4)을 포함할 수 있다.
도 6에 도시한 일 실시예에서, 픽셀 영역들(PA1-PA8) 각각은 둘 이상의 광전 소자들을 포함할 수 있다. 픽셀 영역들(PA1-PA8) 각각에 포함되는 광전 소자들은 일 방향(Z축 방향)에서 서로 적층될 수 있으며, 광전 소자들의 상부에 복수의 반도체 소자들이 형성될 수 있다. 복수의 반도체 소자들은 광전 소자들 각각에서 생성되는 전하를 이용하여 전기 신호를 생성하고, 이를 칼럼 라인들을 통해 출력할 수 있다. 일 실시예로, 픽셀 영역들(PA1-PA8) 각각에서 반도체 소자들의 하부에는 제2 광전 소자들(SPD1-SPD8)이 배치될 수 있으며, 제2 광전 소자들(SPD1-SPD8)의 하부에 제1 광전 소자들이 더 형성될 수 있다. 제1 광전 소자들과 제2 광전 소자들(SPD1-SPD8)은, 서로 다른 파장 대역의 빛을 흡수하여 전하를 생성할 수 있다. 제1 광전 소자들은 유기 포토 다이오드일 수 있으며, 제2 광전 소자들(SPD1-SPD8)은 반도체 포토 다이오드일 수 있다.
도 6을 참조하면, 픽셀 분리 영역(DTI)은 픽셀 영역들(PA1-PA8) 사이 경계의 적어도 일부에는 형성되지 않을 수 있다. 픽셀 분리 영역(DTI)이 형성되지 않은 영역에는 비아 전극들(VE1-VE8)이 형성될 수 있다. 비아 전극들(VE1-VE8)은 제2 광전 소자들(SPD1-SPD8)과 인접하며 일 방향(Z축 방향)으로 연장되어 제2 광전 소자들(SPD1-SPD8)의 하부에 위치하는 제2 광전 소자들과 연결될 수 있다.
픽셀 영역들(PA1-PA8) 각각에 포함되는 반도체 소자들은, 활성 영역(ACT)과 게이트 전극(G)을 포함할 수 있다. 활성 영역(ACT)은 반도체 소자들의 소스/드레인 영역을 제공할 수 있으며, 게이트 전극(G)은 활성 영역과 교차하도록 형성될 수 있다. 반도체 소자들 각각의 활성 영역(ACT)과 게이트 전극(G)의 면적 및 형상은 다양하게 변형될 수 있다.
본 발명의 일 실시예에 따른 이미지 센서에서 픽셀 영역들(PA1-PA8) 각각은, 인접한 다른 픽셀 영역들(PA1-PA8)에 포함된 광전 소자에서 생성되는 전하를 처리하기 위한 반도체 소자를 포함할 수 있다. 즉, 픽셀 영역들(PA1-PA8) 각각에 포함되는 광전 소자에서 생성되는 전하를 이용하여 전기 신호를 생성하기 위한 반도체 소자들 중 적어도 일부가, 인접한 다른 픽셀 영역들(PA1-PA8)에 배치될 수 있다.
도 6에 도시한 실시예에서 제1 픽셀 영역(PA1)에 포함되는 제1 광전 소자는, 제1 비아 전극(VE1)을 통해 제1 반도체 소자들(OR1, OS1, OD1)과 연결될 수 있다. 제1 반도체 소자들(OR1, OS1, OD1)은 리셋 트랜지스터(OR1), 선택 트랜지스터(OS1), 및 구동 트랜지스터(OD1)를 포함할 수 있으며, 제1 광전 소자(OPD1)에서 생성된 전하를 이용하여 제1 전기 신호(VOpix)를 생성할 수 있다.
제1 픽셀 영역(PA1)에 포함되는 제1 광전 소자와 연결되는 제1 반도체 소자들(OR1, OS1, OD1) 중 적어도 일부는, 제1 픽셀 영역(PA1)에 배치되지 않을 수 있다. 도 6을 참조하면, 제1 반도체 소자들(OR1, OS1, OD1) 중에서 선택 트랜지스터(OS1)와 구동 트랜지스터(OD1)는, 제1 픽셀 영역(PA1)이 아닌, 제1 픽셀 영역(PA1)에 인접한 제6 픽셀 영역(PA6)에 배치될 수 있다. 따라서, 제6 픽셀 영역(PA6)은, 인접한 제1 픽셀 영역(PA1)의 제1 광전 소자(OPD1)에서 생성되는 전하를 이용하여 전기 신호를 생성하는 일부의 제1 반도체 소자들(OS1, OD1)을 포함할 수 있다.
제2 픽셀 영역(PA2)을 살펴보면, 제2 픽셀 영역(PA2)의 제1 광전 소자(OPD2)에서 생성되는 전하를 처리하기 위한 제1 반도체 소자들(OR2, OS2, OD2) 중 일부가 제1 픽셀 영역(PA1)에 배치될 수 있다. 즉, 제1 픽셀 영역(PA1)은, 인접한 제2 픽셀 영역(PA2)에서 생성되는 전하를 이용하여 전기 신호를 생성하기 위한 일부의 제1 반도체 소자들(OS2, OD2)을 포함할 수 있다. 또한, 제2 픽셀 영역(PA2)은, 인접한 제7 픽셀 영역(PA7)의 비아 전극(VE7)과 연결되는 일부의 제1 반도체 소자들(OS7, OD7)을 포함할 수 있다.
도 6을 참조하면, 제1 픽셀 그룹(PG1)의 픽셀들(PX1-PX4)은 제1 광전 소자들(SPD1-SPD4)에서 생성되는 전하를 플로팅 디퓨전으로 전달할지 여부를 결정하기 위한 전송 트랜지스터들(TX1-TX4)을 포함할 수 있다. 일 실시예에서, 픽셀들(PX1-PX4) 각각은 전송 트랜지스터들(TX1-TX4)을 하나씩 포함할 수 있다.
제1 픽셀 그룹(PG1)에 포함되는 제2 광전 소자들(SPD1-SPD4)에서 생성되는 전하는 제2 반도체 소자들(TX1-TX4, DX1-1, DX1-2, RX, SX)에 의해 제2 전기 신호(VSpix)로 변환될 수 있다. 제1 픽셀 그룹(PG1)에 포함되는 제1 내지 제4 픽셀들(PX1-PX4)은, 리셋 트랜지스터(RX1), 선택 트랜지스터(SX1), 제1 구동 트랜지스터(DX1-1) 및 제2 구동 트랜지스터(DX1-2)를 공유할 수 있다. 일 실시예에서, 제1 내지 제4 픽셀들(PX1-PX4)이 공유하는 리셋 트랜지스터(RX1), 선택 트랜지스터(SX1), 제1 구동 트랜지스터(DX1-1) 및 제2 구동 트랜지스터(DX1-2) 중 적어도 하나는, 제1 픽셀 그룹(PG1)에 배치되지 않을 수 있다.
도 6을 참조하면, 제1 내지 제4 픽셀들(PX1-PX4)이 공유하는 소자들 중 선택 트랜지스터(SX1)는, 제1 픽셀 그룹(PG1)에 인접한 제3 픽셀 그룹(PG3)에 배치될 수 있다. 또한, 제2 픽셀 그룹(PG2)에서 공유되는 선택 트랜지스터(SX2)는 제1 픽셀 그룹(PG1) 내에 배치될 수 있다.
도 7은 도 6에 도시한 일 실시예에 따른 이미지 센서의 I-I` 방향의 단면을 도시한 단면도이며, 도 8은 도 6에 도시한 일 실시예에 따른 이미지 센서의 Ⅱ-Ⅱ` 방향의 단면을 도시한 단면도이다. 이하, 도 7 및 도 8을 함께 참조하여, 본 발명의 일 실시예에 따른 이미지 센서의 구조를 설명하기로 한다.
먼저 도 7을 참조하면, 본 발명의 일 실시예에 따른 이미지 센서는 이면 조사형 이미지 센서일 수 있다. 외부에서 입사되는 빛은 마이크로 렌즈(102)를 통해 광전 소자들(OPD, SPD3, SPD4, SPD6)로 전달될 수 있다. 광전 소자들은 제1 광전 소자(OPD) 및 제2 광전 소자들(SPD3, SPD4, SPD6)을 포함할 수 있다.
도 6을 참조하면, 제3 픽셀 영역(PA3)은 일 방향(Z축 방향)을 따라 적층되는 제1 광전 소자(OPD)와 제2 광전 소자(SPD3)를 포함할 수 있다. 제1 광전 소자(OPD)와 제2 광전 소자(SPD3)는 서로 다른 색상의 빛을 받아들여 전하를 생성할 수 있다. 일 실시예로, 제1 광전 소자(OPD)는 유기 포토 다이오드일 수 있으며, 제2 광전 소자(SPD3)는 반도체 포토 다이오드일 수 있다. 제2 광전 소자(SPD3)는 반도체 기판(101) 내에 형성될 수 있으며, 컬러 필터(103)를 통과하는 빛을 받아들여 전하 캐리어를 생성할 수 있다. 일 실시예에서, 제3 픽셀 영역(PA3)에 포함된 컬러 필터(103)를 통과하는 빛의 색상은, 제4 픽셀 영역(PXA) 및 제6 픽셀 영역(PA6)에 포함된 컬러 필터(103)를 통과하는 빛의 색상과 서로 다를 수 있다.
한편 제3 픽셀 영역(PA3)은 제6 픽셀 영역(PA6)과의 경계에 인접하여 형성되는 비아 전극(VE3)을 포함할 수 있다. 비아 전극(VE3)은 절연부(121)와 도전부(122)를 포함할 수 있으며, 절연부(121)에 의해 도전부(122)가 반도체 기판(101) 및 제2 광전 소자(SPD3)와 전기적으로 분리될 수 있다. 비아 전극(VE3)의 일면은 제1 광전 소자(OPD)와 연결될 수 있다.
일 실시예에서, 제1 광전 소자(OPD)는 서로 마주보는 제1 전극층(111)과 제2 전극층(112)을 포함할 수 있으며, 제2 전극층(112)은 비아 전극(VE3)에 연결될 수 있다. 제1 전극층(111)과 제2 전극층(112) 사이에는 광전 효과에 의해 전하를 생성하는 컬러 선택층(113)이 형성될 수 있다. 컬러 선택층(113)은 유기 물질을 포함할 수 있으며, 주 캐리어가 정공인 p형층과 주 캐리어가 전자인 n형층을 포함할 수 있다. 컬러 선택층(113)은 특정한 파장 대역의 빛에 반응하여 전하를 생성할 수 있으며, 일 실시예로 녹색 색상의 빛에 반응하여 전하를 생성할 수 있다. 이 경우, 녹색을 제외한 다른 색상의 빛은 컬러 필터(103)를 통해 제2 광전 소자(SPD3)로 전달될 수 있다.
제1 및 제2 전극층(111, 112)은 ITO, IZO, ZnO, 또는 SnO2 등과 같은 투명한 도전성 물질, 또는 금속 박막 등의 반투명 물질로 형성될 수 있다. 일 실시예에서, 제1 전극층(111)은 제2 전극층(112)보다 크거나 같은 일함수(work function)를 가질 수 있다.
제2 광전 소자(SPD3)는 컬러 필터(103)를 통과한 빛을 받아들여 전하를 생성할 수 있다. 일 실시예에서 컬러 필터(103)는 적색 또는 청색 색상의 빛을 통과시킬 수 있으며, 제3 픽셀 영역(PA3)의 컬러 필터(103)가 통과시키는 빛의 색상은 제4 및 제6 픽셀 영역(PA4, PA6)의 컬러 필터(103)가 통과시키는 빛의 색상과 서로 다를 수 있다.
제2 광전 소자(SPD3) 상에는 복수의 반도체 소자들이 마련될 수 있다. 복수의 반도체 소자들은 제1 광전 소자(OPD) 및 제2 광전 소자(SPD3)에서 생성되는 전하를 이용하여 전기 신호를 생성할 수 있다. 도 6을 참조하면, 제3 픽셀 영역(PA3)은 전송 트랜지스터(TX3)를 포함할 수 있으며, 전송 트랜지스터(TX3)는 전송 게이트 전극(131)과 플로팅 디퓨전(133)을 포함할 수 있다. 전송 게이트 전극(131)은 적어도 일부 영역이 반도체 기판(101) 내에 매립되도록 형성될 수 있으며, 전송 게이트 전극(131)과 반도체 기판(101) 사이에는 게이트 절연층(132)이 형성될 수 있다.
플로팅 디퓨전(133)은 n형 불순물로 도핑된 영역일 수 있으며, 제2 광전 소자(SPD3)에서 생성된 전하는 전송 게이트 전극(131)에 입력되는 전압에 의해 플로팅 디퓨전(133)으로 이동될 수 있다. 즉, 전송 게이트 전극(131)에 소정의 전압이 입력되는 경우, 플로팅 디퓨전(133)과 제2 광전 소자(SPD3) 사이에 전하가 이동할 수 있는 채널 영역이 형성될 수 있다.
제3 픽셀 영역(PA3)에 포함되는 구동 트랜지스터(OD4)의 게이트 전극(141)은 수평 구조를 가질 수 있다. 게이트 전극(141)과 반도체 기판(101) 사이에는 게이트 절연층(142)이 마련될 수 있다. 제3 픽셀 영역(PA3)에 포함되는 구동 트랜지스터(OD4)의 게이트 전극(141)은, 제4 픽셀 영역(PA4)에 포함되는 비아 전극(VE4)과 전기적으로 연결될 수 있다. 따라서, 제3 픽셀 영역(PA3)에 포함되는 구동 트랜지스터(OD4)는, 제4 픽셀 영역(PA4)에 포함되는 제1 광전 소자(OPD)가 생성하는 전하를 이용하여 전기 신호를 생성할 수 있다. 유사하게, 제6 픽셀 영역(PA6)에 포함되는 구동 트랜지스터(OD3)의 게이트 전극(143)은, 제3 픽셀 영역(PA3)에 포함되는 비아 전극(VE3)과 연결될 수 있다.
다음으로 도 7을 참조하면, 픽셀 영역들(PA2, PA4) 사이에는 픽셀 분리 영역(DTI)이 마련될 수 있다. 픽셀 분리 영역(DTI)은 반도체 기판(101)의 상면으로부터 연장되며, 제2 광전 소자들(SPD2, SPD4)을 서로 분리할 수 있다. 제2 광전 소자들(SPD2, SPD4)은 픽셀 분리 영역(DTI)이 형성된 영역 및 비아 전극(VE2)이 형성된 영역에서는 형성되지 않을 수 있다. 따라서, 픽셀 영역들(PA2, PA4) 각각에서 제2 광전 소자들(SPD2, SPD4)의 수광 면적은, 제1 광전 소자(OPD)의 수광 면적보다 작을 수 있다. 상기 수광 면적은, 빛이 입사하는 방향과 교차하는 평면인 X-Y 평면으로 정의될 수 있다.
도 7을 참조하면, 제1 광전 소자(OPD)에서 생성되는 전하를 처리하기 위한 소자들에 포함되는 게이트 전극(151), 또는 활성 영역들(153-155)은 모두 픽셀 분리 영역(DTI)에 인접하여 배치될 수 있다. 특히, Ⅱ-Ⅱ` 방향의 단면에서 리셋 트랜지스터(OR3)의 활성 영역(153)은 하나만 도시되었는데, 이는 리셋 트랜지스터(OR3)의 소스 영역과 드레인 영역이 서로 교차하는 방향을 따라 형성되기 때문일 수 있다.
도 9는 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 기기를 나타낸 블록도이다.
도 9에 도시한 일 실시예에 따른 컴퓨터 장치(1000)는 이미지 센서(1010), 입출력 장치(1020), 메모리(1030), 프로세서(1040), 및 포트(1050) 등을 포함할 수 있다. 이미지 센서(1010)에는 본 발명의 다양한 실시예들이 적용될 수 있다. 컴퓨터 장치(1000)는 도 9에 도시한 요소들 외에 유무선 통신 장치, 전원 장치 등을 더 포함할 수 있다.
도 9에 도시된 구성 요소 가운데, 포트(1050)는 컴퓨터 장치(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 컴퓨터 장치(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1040)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1040)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU)일 수 있으며, 버스(1060)를 통해 메모리 장치(1030), 입출력 장치(1020), 이미지 센서(1010) 및 포트(1050)에 연결된 다른 장치들과 통신할 수 있다.
메모리(1030)는 컴퓨터 장치(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다. 입출력 장치(1020)는 사용자에게 제공되는 키보드, 마우스, 터치스크린 등과 같은 입력 장치 및 디스플레이, 오디오 출력부 등과 같은 출력 장치를 포함할 수 있다.
이미지 센서(1010)는 복수의 트랜지스터를 갖는 센서 회로를 가질 수 있으며, 이미지 센서(1010)의 픽셀 회로는 본 발명의 다양한 실시예들에 따라 배치되는 반도체 소자들을 포함할 수 있다. 복수의 픽셀들이 하나의 픽셀 그룹을 제공하고, 하나의 픽셀 그룹에 포함되는 픽셀 회로들이 칼럼 라인을 공유함으로써, 회로의 집적도를 높일 수 있다. 또한, 각 픽셀들이 로우 라인 단위로 활성화되는 스캔 주기마다 같은 픽셀에 포함되는 광전 소자들로부터 신호를 검출함으로써, 픽셀 사이의 커플링 성분 변동을 최소화하여 수평 방향의 고정 패턴 잡음 발생을 최소화할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다
1: 이미지 처리 장치
10: 이미지 센서
PA: 픽셀 영역
PX: 픽셀
PG: 픽셀 그룹

Claims (10)

  1. 이미지 센서에 있어서,
    복수의 픽셀 영역들을 갖는 반도체 기판;
    상기 반도체 기판의 상부에 마련되는 복수의 제1 광전 소자들;
    상기 반도체 기판의 내부에 형성되는 복수의 제2 광전 소자들;
    상기 제1 광전 소자들 중 적어도 하나에 연결되는 제1 반도체 소자들 및 상기 제2 광전 소자들 중 적어도 하나에 연결되는 제2 반도체 소자들을 포함하며, 상기 제2 광전 소자들의 하부에 마련되는 픽셀 회로; 및
    상기 반도체 기판을 관통하여 상기 제1 반도체 소자들을 상기 제1 광전 소자들 중 적어도 하나와 연결하는 비아 전극들을 포함하고,
    서로 다른 상기 제1 광전 소자들에 연결되는 상기 제1 반도체 소자들이 하나의 상기 픽셀 영역 내에 배치되는 이미지 센서.
  2. 제1항에 있어서,
    상기 제1 반도체 소자들은 제1 리셋 트랜지스터, 제1 선택 트랜지스터, 및 제1 구동 트랜지스터를 포함하며,
    하나의 상기 픽셀 영역에 배치된 상기 제1 선택 트랜지스터 및 상기 제1 구동 트랜지스터는 상기 제1 리셋 트랜지스터와 서로 다른 상기 제1 광전 소자들에 연결되는 이미지 센서.
  3. 제2항에 있어서,
    상기 제1 선택 트랜지스터의 활성 영역과 상기 제1 구동 트랜지스터는 활성 영역은 서로 연결되는 이미지 센서.
  4. 제3항에 있어서,
    상기 제1 선택 트랜지스터의 활성 영역은 제1 방향으로 연장되며, 상기 제1 구동 트랜지스터의 활성 영역은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 이미지 센서.
  5. 제1항에 있어서,
    상기 제1 반도체 소자들은 제1 회로를 제공하고, 상기 제2 반도체 소자들은 제2 회로를 제공하며,
    상기 픽셀 영역들 중에서 서로 인접한 2개 이상의 픽셀 영역들은 하나의 픽셀 그룹을 제공하는 이미지 센서.
  6. 제5항에 있어서,
    상기 하나의 픽셀 그룹에 포함되는 상기 제2 회로들은, 상기 제2 반도체 소자들 중 적어도 일부를 공유하는 이미지 센서.
  7. 제6항에 있어서,
    상기 하나의 픽셀 그룹에 포함되는 상기 제2 회로들이 공유하는 상기 제2 반도체 소자들 중 적어도 하나는, 인접한 다른 픽셀 그룹에 배치되는 이미지 센서.
  8. 제1항에 있어서,
    상기 픽셀 영역들 사이에 마련되는 분리 영역; 및
    상기 분리 영역이 형성되지 않은 상기 픽셀 영역들 사이의 경계에 마련되어 상기 제1 반도체 소자들과 상기 제1 광전 소자들을 연결하는 비아 전극; 을 더 포함하며,
    상기 제1 반도체 소자들은 상기 분리 영역에 인접하여 배치되는 이미지 센서.
  9. 제1항에 있어서,
    상기 제1 광전 소자의 수광 면적은 상기 제2 광전 소자의 수광 면적보다 큰 이미지 센서.
  10. 복수의 픽셀 영역들을 갖는 반도체 기판;
    상기 반도체 기판의 상부에 마련되는 복수의 제1 광전 소자들;
    상기 반도체 기판 내부에 형성되는 복수의 제2 광전 소자들;
    상기 제1 광전 소자들 중 적어도 하나와 전기적으로 연결되는 제1 반도체 소자들, 및 상기 제2 광전 소자들 중 적어도 하나와 전기적으로 연결되는 제2 반도체 소자들을 포함하며, 상기 제2 광전 소자들의 하부에 마련되는 픽셀 회로; 및
    상기 반도체 기판을 관통하여 상기 제1 반도체 소자들을 상기 제1 광전 소자들 중 적어도 하나와 연결하는 비아 전극들; 을 포함하고,
    하나의 상기 비아 전극에 연결된 상기 제1 반도체 소자들 중 일부는 서로 다른 상기 픽셀 영역들에 배치되는 이미지 센서.

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