CN110098206B - 包括具有8共享像素结构的像素块的图像传感器 - Google Patents

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Abstract

包括具有8共享像素结构的像素块的图像传感器。一种图像传感器包括第一像素组以及与第一像素组相邻设置的第二像素组。第一像素组包括第一光接收电路以及被形成为与第一光接收电路的一端相邻的第一驱动电路和第二驱动电路。第一光接收电路包括共享第一浮置扩散区的多个单元像素。第二像素组包括第二光接收电路以及被形成为与第二光接收电路的一端相邻的第三驱动电路和第四驱动电路。第二光接收电路包括共享第二浮置扩散区的多个单元像素。第一驱动电路并联联接到第三驱动电路，并且第二驱动电路并联联接到第四驱动电路。

Description

包括具有8共享像素结构的像素块的图像传感器
技术领域
本专利文献中公开的技术和实现方式涉及图像传感器。
背景技术
图像传感器是捕获光学图像并将光学图像转换为电信号的装置。随着对诸如数字相机、摄像机、个人通信系统(PCS)、游戏机、安全相机、医疗微型相机和机器人的电子装置的消费者需求增长，许多半导体制造商正在努力开发高度集成的高性能图像传感器。
发明内容
本专利文献提供了高度集成的高性能图像传感器的设计等。
在所公开的技术的实施方式中，一种图像传感器可包括：第一像素组，其包括(1)包括共享第一浮置扩散区并响应入射光生成光电荷的多个单元像素的第一光接收电路以及(2)与第一光接收电路的一端相邻形成以生成表示由第一光接收电路生成的光电荷的第一输出信号的第一驱动电路和第二驱动电路；以及第二像素组，其与第一像素组相邻布置，并且包括(1)包括共享第二浮置扩散区并响应入射光生成光电荷的多个单元像素的第二光接收电路以及(2)与第二光接收电路的一端相邻形成以生成表示由第二光接收电路生成的光电荷的第二输出信号的第三驱动电路和第四驱动电路。第一驱动电路可相对于第三驱动电路并联电联接，第二驱动电路可相对于第四驱动电路并联电联接。
在所公开的技术的实施方式中，一种图像传感器可包括：至少两个光接收电路，其各自包括将光转换为电信号的多个单元像素，所述至少两个光接收电路的所述多个单元像素共享浮置扩散区；第一驱动电路，其将第一电源节点联接到浮置扩散区，并且被配置为响应于重置信号而将浮置扩散区初始化；第二驱动电路，其将第二电源节点联接到第三驱动电路，并且被配置为生成与在光接收电路中响应于入射光而生成的光电荷的量对应的输出信号，该第二驱动电路包括并联联接的多个晶体管；以及第三驱动电路，其将第二驱动电路联接到输出线，并且被配置为响应于选择信号而向输出线输出在第二驱动电路中生成的输出信号。第一驱动电路或第三驱动电路可包括并联联接的多个晶体管，或者第一驱动电路和第三驱动电路中的每一个包括并联联接的多个晶体管。
附图说明
图1是示出基于所公开的技术的实施方式的图像传感器的像素块的示例的布局。
图2是与基于所公开的技术的一些实施方式的图像传感器的像素块对应的等效电路图。
图3是示出图1所示的图像传感器的像素阵列的一部分的示例的布局。
图4是示出基于图1所示的布局的改型的图像传感器的像素块的示例的布局。
图5是示出基于所公开的技术的另一实施方式的图像传感器的像素块的示例的布局。
图6是示出图5所示的图像传感器的像素阵列的一部分的示例的布局。
图7是示出基于所公开的技术的另一实施方式的图像传感器的像素块的示例的布局。
图8是与图7所示的图像传感器的像素块对应的等效电路图。
图9是示出图7所示的图像传感器的像素阵列的一部分的示例的布局。
图10是示出基于图7所示的布局的改型的图像传感器的像素块的示例的布局。
图11是示出基于所公开的技术的另一实施方式的图像传感器的像素块的示例的布局。
图12是与图11所示的图像传感器的像素块对应的等效电路图。
图13是示出图11所示的图像传感器的像素阵列的一部分的示例的布局。
图14是示出基于图11所示的布局的改型的图像传感器的像素块的示例的布局。
图15是示意性地示出基于所公开的技术的一些实施方式的图像传感器的示例的框图。
图16是示意性地示出包括基于所公开的技术的一些实施方式的图像传感器的电子装置的示例的图。
具体实施方式
可实现所公开的图像感测技术以实现高质量、高分辨率成像，同时使图像传感器的尺寸最小化。为了提供高分辨率图像，所公开的技术的一些实施方式的图像传感器可具有共享像素结构。然而，尽管共享像素结构易于增加填充因子(表示像素的光敏或感测面积与其总面积之比，或者光电感测元件或电路面积(例如，光电二极管面积)与总像素面积之比)，但是操作特性可能随着包括像素晶体管的驱动电路的面积减小而劣化。因此，尽管共享像素结构可增加光电转换元件的光接收面积，但是由于形成像素晶体管的面积相对减小，所以诸如驱动晶体管(DX)、重置晶体管(RX)和选择晶体管(ST)的像素晶体管的性能下降。此外，共享像素结构的制造中的工艺偏差可能导致像素具有不均匀的特性并且易受时间噪声影响。
在共享像素结构中，与共享浮置扩散区的各个单元像素相邻的结构(例如，导电线和像素晶体管)的类型和形状的差异也可能由于它们之间所引起的交叠电容或寄生电容而导致单元像素具有不均匀的特性。例如，甚至在相同条件下，交叠电容或寄生电容也可能导致从像素输出的像素信号的变化。
所公开的技术提供了图像传感器技术，所述图像传感器技术可用于解决上面所讨论的问题并且提供一种具有共享像素结构以提供高质量、高分辨率图像，同时能够在有限的面积内使像素晶体管的尺寸最大化的图像传感器。
在本专利文献中，第一方向D1可以是水平方向或行方向，第二方向D2可以是垂直方向或列方向。尽管在所公开的技术的一些实施方式中示出了第一方向D1和第二方向D2分别是行方向和列方向，但是应该注意，所公开的技术不限于此。也就是说，第一方向D1可以是列方向，第二方向D2可以是行方向。
图1是示出基于所公开的技术的实施方式的图像传感器的像素块的示例的布局。图2是与基于所公开的技术的一些实施方式的图像传感器的像素块对应的等效电路图。图3是示出图1所示的图像传感器的像素阵列的一部分的示例的布局。
如图1至图3所示，基于所公开的技术的实施方式实现的图像传感器可包括像素阵列100，其中布置有多个像素块110(例如，如图3所示的110-1、110-2、110-3、110-4)。在像素阵列100中，多个像素块110可按照矩阵结构(参见图3)或锯齿形结构布置。
多个像素块110中的每一个可具有共享像素结构。例如，多个像素块110中的每一个可具有8共享像素结构，其与4共享像素结构相比方便像素晶体管大小的扩大。多个像素块110中的每一个可包括：第一光接收电路210，其包括共享第一浮置扩散区FD1的多个单元像素；第二光接收电路220，其包括共享第二浮置扩散区FD2的多个单元像素；驱动电路230，其包括重置晶体管RX、驱动晶体管DX和选择晶体管SX；以及互联电路250，其将第一光接收电路210、第二光接收电路220和驱动电路230彼此电联接。作为参考，重置晶体管RX、驱动晶体管DX和选择晶体管SX可被称为像素晶体管。
在多个像素块110中的每一个中，第一光接收电路210和第二光接收电路220可响应于入射光而生成光电荷。第一光接收电路210和第二光接收电路220可具有相同的二维配置。例如，第一光接收电路210可包括四个单元像素(例如，第一单元像素211至第四单元像素214)，这四个单元像素共享第一浮置扩散区FD1并按照2×2矩阵结构排列。第二光接收电路220可包括四个单元像素(例如，第五单元像素225至第八单元像素228)，这四个单元像素共享第二浮置扩散区FD2并按照2×2矩阵结构排列。第一光接收电路210和第二光接收电路220可彼此相邻设置，并且可在第二方向D2上对齐。因此，第一浮置扩散区FD1和第二浮置扩散区FD2也可在第二方向D2上对齐。换言之，第一浮置扩散区FD1和第二浮置扩散区FD2可在第二方向D2上设置在同一条线上。第一浮置扩散区FD1和第二浮置扩散区FD2可通过互联电路250彼此电联接。
在多个像素块110中的每一个中，第一光接收电路210和第二光接收电路220可在第一方向D1和第二方向D2上分别具有第一节距W1和第二节距W2。在第一光接收电路210和第二光接收电路220中，第一节距W1可以是在行方向上延伸的宽度，第二节距W2可以是在列方向上延伸的宽度。第一节距W1和第二节距W2可具有相同的长度(W1＝W2)，或者由于在像素块110中设置驱动电路230，第二节距W2可大于第一节距W1(W2>W1)。例如，在图1至图3中示出了第二节距W2大于第一节距W1。
在多个像素块110中的每一个中，第一单元像素211至第八单元像素228中的每一个可包括响应于入射光而生成光电荷的光电转换元件PD以及响应于传输信号TRF而将光电转换元件PD中生成的光电荷传输到浮置扩散区FD的传输晶体管TX。浮置扩散区FD可暂时存储通过传输晶体管TX从光电转换元件PD传输来的光电荷。光电转换元件PD可包括光电二极管、光电晶体管、光电门、钳位光电二极管(PPD)或其组合。在所公开的技术的实施方式中，光电转换元件PD可包括有机或/和无机光电二极管。例如，光电转换元件PD可包括有机或无机光电二极管，或者可通过将有机光电二极管和无机光电二极管彼此层叠来形成。传输信号TRF可在行驱动器(参见图15的标号150)中生成，并且可通过从行驱动器延伸并联接到传输门TG的行线(未示出)被施加到传输晶体管TX。光电转换元件PD和浮置扩散区FD可分别用作传输晶体管TX的源极和漏极。
在多个像素块110中的每一个中，驱动电路230可包括第一驱动电路231、第二驱动电路232和第三驱动电路233。驱动电路230还可包括与第二驱动电路232相邻设置的拾取区域248。第一驱动电路231可响应于重置信号RST而将第一浮置扩散区FD1、第二浮置扩散区FD2和光电转换元件PD初始化。各个第二驱动电路232可生成与光接收电路210和220中的每一个中响应于入射光而生成的光电荷对应的输出信号。第三驱动电路233联接到第二驱动电路232以接收其输出信号，以响应于选择信号SEL而输出在第二驱动电路232中生成的输出信号Vout。在第一方向D1上，驱动电路230可被设置在光接收电路210和220的一侧(例如，光接收电路210和220的右侧)。第一驱动电路231至第三驱动电路233可在第二方向D2上对齐，并且可具有其一部分在第二方向D2上相对于光接收电路210和220突出的形状。这有助于防止由于将光接收电路210和220电联接到驱动电路230的互联电路250的存在而可能导致的特性劣化。例如，驱动电路230的相对于光接收电路210和220突出的部分允许互联电路250具有对称形状，这有助于防止多个单元像素的操作特性的不想要的变化。
在多个像素块110中的每一个中，第一驱动电路231可响应于重置信号RST而将第一浮置扩散区FD1、第二浮置扩散区FD2和光电转换元件PD初始化。为此，第一驱动电路231可包括至少一个重置晶体管RX。在图2中，作为示例，示出了第一驱动电路231包括一个重置晶体管RX。重置信号RST可在行驱动器(参见图15的标号150)中生成，并且可通过从行驱动器延伸并联接到重置门RG的行线(未示出)被施加到重置晶体管RX。
在多个像素块110中的每一个中，第一驱动电路231可包括第一有源区域241、形成在第一有源区域241上的重置门RG以及形成在第一有源区域241中重置门RG的两端的第一结区域243和第二结区域244。第一有源区域241可具有长轴在第二方向D2上延伸并且短轴在第一方向D1上延伸的条形。重置信号RST可被施加到重置门RG。第一结区域243可以是重置晶体管RX的漏极。可通过第一结区域243向重置晶体管RX供应重置电压Vr。重置电压Vr可以是正电压。例如，重置电压Vr可以是电源电压(VDD)或者大于电源电压(VDD)的正电压。第二结区域244可以是重置晶体管RX的源极。第二结区域244可电联接到互联电路250，并且可通过互联电路250电联接到第一浮置扩散区FD1和第二浮置扩散区FD2。
在多个像素块110中的每一个中，第一驱动电路231可与第一光接收电路210相邻设置，并且可具有第一驱动电路231的一部分在第二方向D2上相对于光接收电路210和220突出的形状。第一驱动电路231可与第一光接收电路210的第二单元像素212相邻设置。被供应有重置电压Vr的重置晶体管RX的漏极和重置门RG的一部分可被设置在光接收电路210和220外侧。第一驱动电路231的上述形状使得易于提供用于形成第二驱动电路232和第三驱动电路233的空间，同时提供具有对称形状的互联电路250。此外，由于重置晶体管RX的被供应有重置电压Vr的漏极被设置在光接收电路210和220外侧，所以用于供应重置电压Vr的电源线的设计难度可降低。此外，将整个驱动电路230设置在光接收电路210和220的一侧可增强设计像素阵列100中的多个像素块110的布局的灵活性，并且可有助于高度集成共享像素结构(参见图4)。
在多个像素块110中的每一个中，第二驱动电路232可生成与光接收电路210和220中响应于入射光而生成的光电荷对应的输出信号Vout。为此，第二驱动电路232可包括至少一个驱动晶体管DX。例如，第二驱动电路232可包括具有并联联接结构的多个驱动晶体管DX。在图2中，示出了第二驱动电路232包括并联联接的第一驱动晶体管DX1和第二驱动晶体管DX2，并且该布局与第二驱动电路232仅具有一个驱动晶体管DX的情况相比有助于增加沟道面积。具体地讲，包括并联联接的第一驱动晶体管DX1和第二驱动晶体管DX2的布局有助于在有限的面积内增加驱动晶体管DX的有效沟道宽度。这样，可改进第二驱动电路232的电流驱动力，同时改进抗噪性。
在多个像素块110中的每一个中，第二驱动电路232可包括第二有源区域242以及形成在第二有源区域242上的第一驱动门DG1和第二驱动门DG2。第一驱动门DG1和第二驱动门DG2可通过互联电路250电联接到第一浮置扩散区FD1和第二浮置扩散区FD2。第二有源区域242可具有长轴在第二方向D2上延伸并且短轴在第一方向D1上延伸的条形。第二有源区域242的长轴和第一有源区域241的长轴可在第二方向D2上对齐。第三结区域245可形成在第二有源区域242中第一驱动门DG1的一端和第二驱动门DG2的另一端。第三结区域245可以是第一驱动晶体管DX1和第二驱动晶体管DX2的漏极。可通过第三结区域245向第一驱动晶体管DX1和第二驱动晶体管DX2供应驱动电压Vd。驱动电压Vd可以是正电压。例如，驱动电压Vd可以是电源电压(VDD)或者大于电源电压(VDD)的正电压。第四结区域246可形成在第二有源区域242中第一驱动门DG1的另一端和第二驱动门DG2的一端。第四结区域246可以是第一驱动晶体管DX1和第二驱动晶体管DX2的源极。
在多个像素块110中的每一个中，第二驱动电路232的第一驱动晶体管DX1可与第一光接收电路210相邻设置，并且第二驱动晶体管DX2可与第二光接收电路220相邻设置。第一驱动晶体管DX1和第二驱动晶体管DX2可相对于第一光接收电路210和第二光接收电路220彼此邻接的边界彼此对称。这样，可防止多个单元像素的操作特性变得不同。此外，由于可提供具有对称形状的互联电路250，所以可有效地防止多个单元像素的操作特性的不想要的变化。
在多个像素块110中的每一个中，拾取区域248为像素块110提供基准电位。具体地讲，拾取区域248为像素块110中的驱动电路230提供基准电位。例如，可通过拾取区域248将接地电压(VSS)供应给像素块110。作为基准电位，例如，通过拾取区域248将接地电压(VSS)提供给像素块110以改进像素块110的操作稳定性。为了有效地改进像素块110的操作稳定性，拾取区域248可与第二驱动电路232相邻设置。例如，拾取区域248可与第一驱动晶体管DX1的漏极和第二驱动晶体管DX2的漏极相邻设置。换言之，拾取区域248可形成为与被供应有驱动电压Vd的第三结区域245相邻。当拾取区域248与施加有电源电压(VDD)或大于电源电压(VDD)的正电压的第三结区域245相邻设置时，可防止供应给第三结区域245的驱动电压Vd的变化。这样，可防止第二驱动电路232中生成的输出信号Vout的变化，并且可改进像素块110的操作稳定性。驱动电压Vd的变化可能由于各种原因而发生，并且可意指驱动电压Vd的大小或电位改变。由于第二驱动电路232通过调节驱动电压Vd的大小以反映光接收电路210和220中生成的光电荷的量来生成输出信号Vout，所以如果驱动电压Vd发生变化，则输出信号Vout也可能发生变化。
在第二方向D2上与多个像素块110-1、110-2、110-3、110-4当中的任一个像素块110(例如，第一像素块110-1)相邻的第二像素块110-3的拾取区域248可与第一像素块110-1中的重置晶体管RX的被供应有重置电压Vr的漏极(例如，第一结区域243)相邻设置(参见图3)。这样，可进一步改进像素块110的操作稳定性。
在多个像素块110中的每一个中，第三驱动电路233可响应于选择信号SEL而输出第二驱动电路232中生成的输出信号Vout。为此，第三驱动电路233可包括串联联接到第二驱动电路232的至少一个选择晶体管SX。例如，第三驱动电路233可包括具有并联联接结构的多个选择晶体管SX。在图2中，示出了第三驱动电路233包括并联联接的第一选择晶体管SX1和第二选择晶体管SX2。第一选择晶体管SX1和第二选择晶体管SX2可响应于选择信号SEL而彼此同步，并且可共享一个输出端子OT。因此，该布局与第三驱动电路233仅包括一个选择晶体管SX的情况相比有助于增加沟道面积。具体地讲，包括并联联接的第一选择晶体管SX1和第二选择晶体管SX2的布局有助于在有限的面积内增加选择晶体管SX的有效沟道宽度。这样，可改进第三驱动电路233的电流驱动力，同时改进抗噪性。在所公开的技术的示例实施方式中，选择信号SEL可在行驱动器(参见图15的标号150)中生成，并且可通过从行驱动器延伸并联接到选择门SG的行线(未示出)被施加到选择晶体管SX。
在多个像素块110中的每一个中，第三驱动电路233可被设置在第一驱动晶体管DX1和第二驱动晶体管DX2之间。第一选择晶体管SX1可串联联接到第一驱动晶体管DX1，并且第二选择晶体管SX2可串联联接到第二驱动晶体管DX2。串联联接的第一选择晶体管SX1和第一驱动晶体管DX1以及串联联接的第二选择晶体管SX2和第二驱动晶体管DX2可共享第二有源区域242。这样，可容易地在有限的面积内增加像素晶体管的尺寸。第一选择晶体管SX1和第二选择晶体管SX2可包括形成在第二有源区域242上的第一选择门SG1和第二选择门SG2。第一选择门SG1和第二选择门SG2可通过互联电路250彼此电联接。第四结区域246可形成在第二有源区域242中第一选择门SG1和第一驱动门DG1之间以及第二选择门SG2和第二驱动门DG2之间。第四结区域246可以是第一选择晶体管SX1和第二选择晶体管SX2的漏极，并且可电联接到第一驱动晶体管DX1的源极和第二驱动晶体管DX2的源极。第五结区域247可形成在第二有源区域242中第一选择门SG1和第二选择门SG2之间。第五结区域247可以是第一选择晶体管SX1和第二选择晶体管SX2的源极，并且第一选择晶体管SX1和第二选择晶体管SX2可共享源极。因此，第三驱动电路233可具有一个输出端子OT，并且第五结区域247可以是第三驱动电路233的输出端子OT。第五结区域247可联接到列线(未示出)，并且输出信号Vout可通过第五结区域247被传输到列线。
在多个像素块110中的每一个中，第三驱动电路233的第一选择晶体管SX1可与第一光接收电路210相邻设置，并且第二选择晶体管SX2可与第二光接收电路220相邻设置。第一选择晶体管SX1和第二选择晶体管SX2可相对于第一光接收电路210和第二光接收电路220彼此邻接的边界彼此对称。第一光接收电路210和第二光接收电路220彼此邻接的边界以及第一选择晶体管SX1和第二选择晶体管SX2的源极(例如，第五结区域247)可在第一方向D1上对齐。这样，可防止多个单元像素的操作特性变得不同。此外，由于可提供具有对称形状的互联电路250，所以可有效地防止多个单元像素的操作特性的不想要的变化。
在多个像素块110中的每一个中，互联电路250可包括第一互联电路250A至第三互联电路250C。第一互联电路250A可将第一浮置扩散区FD1、第二浮置扩散区FD2、第一驱动门DG1和第二驱动门DG2电联接。第一互联电路250A可相对于第一光接收电路210和第二光接收电路220彼此邻接的边界对称。第二互联电路250B可将第一选择门SG1电联接到第二选择门SG2。通过第二互联电路250B，第一选择晶体管SX1和第二选择晶体管SX2可响应于选择信号SEL而彼此同步。第二互联电路250B可与第一互联电路250A和第三互联电路250C电断开，并且可相对于第一光接收电路210和第二光接收电路220彼此邻接的边界对称。第三互联电路250C可将第一浮置扩散区FD1和第二浮置扩散区FD2电联接到第一驱动电路231(即，重置晶体管RX的源极)。为此，第一互联电路250A至第三互联电路250C可包括导电线251以及将导电线251联接到第一浮置扩散区FD1、第二浮置扩散区FD2、重置晶体管RX的源极、第一驱动门DG1、第二驱动门DG2、第一选择门SG1和第二选择门SG2的触点252。第一互联电路250A和第二互联电路250B相对于第一光接收电路210和第二光接收电路220彼此邻接的边界对称，以将存在于互联电路250与多个单元像素(例如，第一单元像素211至第八单元像素228)之间的寄生电容维持在恒定值，从而允许多个单元像素中的每一个具有均匀的特性。因此，可防止在相同的条件下从多个单元像素输出的输出信号Vout变化。
如上所述，在图1至图3所示的图像传感器中，包括由并联联接的多个驱动晶体管DX配置的第二驱动电路232的布局有助于在有限的面积内增加驱动晶体管DX的尺寸(例如，驱动晶体管DX的沟道面积)。此外，具有并联联接结构的第二驱动电路232可有助于增加驱动晶体管DX的有效沟道宽度，因此可改进电流驱动力和抗噪性。
此外，在上面所讨论的图像传感器中，包括由并联联接的多个选择晶体管SX配置的第三驱动电路233的布局有助于在有限的面积内增加选择晶体管SX的尺寸(例如，选择晶体管SX的沟道面积)。此外，具有并联联接结构的第三驱动电路233可有助于增加选择晶体管SX的有效沟道宽度，因此可改进电流驱动力和抗噪性。
另外，由于第二驱动电路232、第三驱动电路233、第一互联电路250A和第二互联电路250B相对于第一光接收电路210和第二光接收电路220彼此邻接的边界对称，所以像素块110中的多个单元像素可具有均匀的操作特性。
图4是示出基于图1所示的布局的改型的图像传感器的像素块的示例的布局。鉴于许多元件与图1至图3所示的元件基本上相同，这里将仅描述不同的特征。
如图1和图4所示，基于上面所讨论的布局的改型实现的图像传感器可包括布置有多个像素块110的像素阵列100。在像素阵列100中，多个像素块110可按照矩阵结构布置。
多个像素块110中的每一个可具有16共享像素结构。16共享像素结构与4共享像素结构和8共享像素结构相比可方便像素晶体管尺寸的扩大。多个像素块110中的每一个可包括：第一光接收电路210，其包括共享第一浮置扩散区FD1的多个单元像素；第二光接收电路220，其包括共享第二浮置扩散区FD2的多个单元像素；第三光接收电路270，其包括共享第三浮置扩散区FD3的多个单元像素；第四光接收电路280，其包括共享第四浮置扩散区FD4的多个单元像素；驱动电路230，其包括重置晶体管RX、驱动晶体管DX和选择晶体管SX；以及互联电路250，其将第一光接收电路210电联接到第四光接收电路280和驱动电路230。
在多个像素块110中的每一个中，第一光接收电路210至第四光接收电路280可响应于入射光而生成光电荷。第一光接收电路210至第四光接收电路280可具有相同的二维配置。例如，第一光接收电路210至第四光接收电路280中的每一个可包括共享浮置扩散区并按照2×2矩阵结构布置的四个单元像素。第一光接收电路210和第二光接收电路220以及第三光接收电路270和第四光接收电路280可彼此相邻设置，并且可在第二方向D2上对齐。第一光接收电路210和第三光接收电路270以及第二光接收电路220和第四光接收电路280可彼此相邻设置，并且可在第一方向D1上对齐。第一浮置扩散区FD1至第四浮置扩散区FD4可通过互联电路250彼此电联接。
在多个像素块110中的每一个中，驱动电路230可被设置在第一光接收电路210和第三光接收电路270之间以及第二光接收电路220和第四光接收电路280之间。由于驱动电路230的配置与第一实施方式中相同，所以本文中将省略其详细描述。
第一互联电路250A和第二互联电路250B可相对于第一光接收电路210和第二光接收电路220彼此邻接的边界以及第三光接收电路270和第四光接收电路280彼此邻接的边界对称。此外，第一互联电路250A和第二互联电路250B可相对于驱动电路230对称。因此，第一互联电路250A和第二互联电路250B可具有环型形状。
如上所述，根据第一实施方式的改型的图像传感器的像素块110可容易地改进共享像素结构的集成度。
图5是示出基于所公开的技术的另一实施方式的图像传感器的像素块的示例的布局。
如图2和图5所示，基于所公开的技术的另一实施方式实现的图像传感器可包括布置有多个像素块110的像素阵列100。在像素阵列100中，多个像素块110可按照锯齿形形式布置(参见图6)。
多个像素块110中的每一个可具有共享像素结构。例如，多个像素块110中的每一个可具有8共享像素结构。8共享像素结构与4共享像素结构相比可方便像素晶体管尺寸的扩大。多个像素块110中的每一个可包括：第一光接收电路210，其包括共享第一浮置扩散区FD1的多个单元像素；第二光接收电路220，其包括共享第二浮置扩散区FD2的多个单元像素；驱动电路230，其包括重置晶体管RX、驱动晶体管DX和选择晶体管SX；以及互联电路250，其将第一光接收电路210、第二光接收电路220和驱动电路230彼此电联接。作为参考，重置晶体管RX、驱动晶体管DX和选择晶体管SX可被称为像素晶体管。
在多个像素块110中的每一个中，第一光接收电路210和第二光接收电路220可响应于入射光而生成光电荷。第一光接收电路210和第二光接收电路220可具有相同的二维配置。例如，第一光接收电路210可包括共享第一浮置扩散区FD1并按照2×2矩阵结构布置的四个单元像素(例如，第一单元像素211至第四单元像素214)。第二光接收电路220可包括共享第二浮置扩散区FD2并按照2×2矩阵结构布置的四个单元像素(例如，第五单元像素225至第八单元像素228)。第一光接收电路210和第二光接收电路220可彼此相邻设置，并且可在第一方向D1上对齐。因此，第一浮置扩散区FD1和第二浮置扩散区FD2也可在第一方向D1上对齐。换言之，第一浮置扩散区FD1和第二浮置扩散区FD2可在第一方向D1上被设置在同一条线上。第一浮置扩散区FD1和第二浮置扩散区FD2可通过互联电路250彼此电联接。
在多个像素块110中的每一个中，第一光接收电路210和第二光接收电路220可在第一方向D1和第二方向D2上分别具有第一节距W1和第二节距W2。在第一光接收电路210和第二光接收电路220中，第一节距W1可以是在行方向上延伸的宽度，第二节距W2可以是在列方向上延伸的宽度。第一节距W1和第二节距W2可具有相同的长度(W1＝W2)，或者由于在像素块110中设置驱动电路230，第一节距W1可大于第二节距W2(W1>W2)。图5中示出了第一节距W1大于第二节距W2。
在多个像素块110中的每一个中，第一单元像素211至第八单元像素228中的每一个可包括：光电转换元件PD，其响应于入射光而生成光电荷；以及传输晶体管TX，其响应于传输信号TRF而将光电转换元件PD中生成的光电荷传输到浮置扩散区FD。浮置扩散区FD可暂时存储通过传输晶体管TX从光电转换元件PD传送来的光电荷。光电转换元件PD可包括光电二极管、光电晶体管、光电门、钳位光电二极管(PPD)或其组合。在所公开的技术的实施方式中，光电转换元件PD可包括有机或/和无机光电二极管。例如，光电转换元件PD可包括有机或无机光电二极管，或者可通过将有机光电二极管和无机光电二极管彼此层叠来形成。传输信号TRF可在行驱动器(参见图15的标号150)中生成，并且可通过从行驱动器延伸并联接到传输门TG的行线(未示出)被施加到传输晶体管TX。光电转换元件PD和浮置扩散区FD可分别用作传输晶体管TX的源极和漏极。
在多个像素块110中的每一个中，驱动电路230可包括第一驱动电路231至第三驱动电路233。驱动电路230还可包括与第二驱动电路232相邻设置的拾取区域248。第一驱动电路231可响应于重置信号RST而将第一浮置扩散区FD1、第二浮置扩散区FD2和光电转换元件PD初始化。第二驱动电路232可生成与光接收电路210和220中响应于入射光而生成的光电荷对应的输出信号Vout。第三驱动电路233可响应于选择信号SEL而输出第二驱动电路232中生成的输出信号Vout。在第二方向D2上，第一驱动电路231可被设置在光接收电路210和220的另一端，第二驱动电路232和第三驱动电路233可被设置在光接收电路210和220的一端。例如，第一驱动电路231可被设置在光接收电路210和220的下端，并且第二驱动电路232和第三驱动电路233可被设置在光接收电路210和220的上端。第二驱动电路232和第三驱动电路233可在第一方向D1上对齐。驱动电路230的上述形状可提供足够的空间以用于形成第一驱动电路231至第三驱动电路233。此外，驱动电路230的形状可有助于防止第一驱动电路231与第二驱动电路232和第三驱动电路233之间的干扰。此外，驱动电路230的形状可有助于防止由于将光接收电路210和220电联接到驱动电路230的互联电路250的存在而可能导致的特性劣化。由于驱动电路230的形状允许互联电路250具有对称形状，所以可防止多个单元像素的操作特性的变化。
在多个像素块110中的每一个中，第一驱动电路231可响应于重置信号RST而将第一浮置扩散区FD1、第二浮置扩散区FD2和光电转换元件PD初始化。为此，第一驱动电路231可包括至少一个重置晶体管RX。在图5中，示出了第一驱动电路231包括一个重置晶体管RX。重置信号RST可在行驱动器(参见图15的标号150)中生成，并且可通过从行驱动器延伸并联接到重置门RG的行线(未示出)被施加到重置晶体管RX。
在多个像素块110中的每一个中，第一驱动电路231可包括第一有源区域241、形成在第一有源区域241上的重置门RG以及形成在第一有源区域241中重置门RG的两侧的第一结区域243和第二结区域244。第一有源区域241可具有长轴在第一方向D1上延伸并且短轴在第二方向D2上延伸的条形。重置信号RST可被施加到重置门RG。第一结区域243可以是重置晶体管RX的漏极。可通过第一结区域243向重置晶体管RX供应重置电压Vr。重置电压Vr可以是正电压。例如，重置电压Vr可以是电源电压(VDD)或者大于电源电压(VDD)的正电压。第二结区域244可以是重置晶体管RX的源极。第二结区域244可电联接到互联电路250，并且可通过互联电路250电联接到第一浮置扩散区FD1和第二浮置扩散区FD2。
在多个像素块110中的每一个中，第一驱动电路231可在第二方向D2上被设置在光接收电路210和220的另一端，并且可被设置在第一光接收电路210和第二光接收电路220彼此邻接的边界处。例如，第一驱动电路231可与第一光接收电路210的第四单元像素214和第二光接收电路220的第七单元像素227相邻设置，并且在第二方向D2上，重置门RG的中心可沿着第一光接收电路210和第二光接收电路220彼此邻接的边界对齐。因此，第一驱动电路231可相对于第一光接收电路210和第二光接收电路220彼此邻接的边界对称。由于第一驱动电路231在第二方向D2上形成在光接收电路210和220的另一端，所以可容易地提供空间以用于形成第二驱动电路232和第三驱动电路233。此外，可防止由于将第一浮置扩散区FD1和第二浮置扩散区FD2电联接到重置晶体管RX的源极的互联电路250的形状而可能导致的特性劣化，因此可使由于互联电路250的存在而可能导致的多个单元像素的操作特性的不想要的变化最小化。
在多个像素块110中的每一个中，第二驱动电路232可生成与光接收电路210和220中响应于入射光而生成的光电荷对应的输出信号Vout。为此，第二驱动电路232可包括至少一个驱动晶体管DX。例如，第二驱动电路232可包括具有并联联接结构的多个驱动晶体管DX。在图5中，示出了第二驱动电路232包括并联联接的第一驱动晶体管DX1和第二驱动晶体管DX2，并且该布局与第二驱动电路232仅具有一个驱动晶体管DX的情况相比有助于增加驱动晶体管DX的沟道面积。具体地讲，包括并联联接的第一驱动晶体管DX1和第二驱动晶体管DX2的布局有助于在有限的面积内增加驱动晶体管DX的有效沟道宽度。这样，可改进第二驱动电路232的电流驱动力，同时改进抗噪性。
在多个像素块110中的每一个中，第二驱动电路232可包括第二有源区域242以及形成在第二有源区域242上的第一驱动门DG1和第二驱动门DG2。第一驱动门DG1和第二驱动门DG2可通过互联电路250电联接到第一浮置扩散区FD1和第二浮置扩散区FD2。第二有源区域242可具有长轴在第一方向D1上延伸并且短轴在第二方向D2上延伸的条形。第三结区域245可形成在第二有源区域242中第一驱动门DG1的一端和第二驱动门DG2的另一端。第三结区域245可以是第一驱动晶体管DX1和第二驱动晶体管DX2的漏极。可通过第三结区域245向第一驱动晶体管DX1和第二驱动晶体管DX2供应驱动电压Vd。驱动电压Vd可以是正电压。例如，驱动电压Vd可以是电源电压(VDD)或者大于电源电压(VDD)的正电压。第四结区域246可形成在第二有源区域242中第一驱动门DG1的另一端和第二驱动门DG2的一端。第四结区域246可以是第一驱动晶体管DX1和第二驱动晶体管DX2的源极。
在多个像素块110中的每一个中，第二驱动电路232的第一驱动晶体管DX1可与第一光接收电路210相邻设置，并且第二驱动晶体管DX2可与第二光接收电路220相邻设置。第一驱动晶体管DX1和第二驱动晶体管DX2可相对于第一光接收电路210和第二光接收电路220彼此邻接的边界彼此对称。这样，可防止多个单元像素的操作特性变得不同。此外，可提供具有对称形状的互联电路250，因此可有效地防止多个单元像素的操作特性的不想要的变化。
在多个像素块110中的每一个中，拾取区域248将为像素块110提供基准电位。具体地讲，拾取区域248为像素块110中的驱动电路230提供基准电位。例如，可通过拾取区域248将接地电压(VSS)供应给像素块110。作为基准电位，例如，通过拾取区域248将接地电压(VSS)提供给像素块110以改进像素块110的操作稳定性。为了有效地改进像素块110的操作稳定性，拾取区域248可与第二驱动电路232相邻设置。例如，拾取区域248可与第一驱动晶体管DX1的漏极和第二驱动晶体管DX2的漏极相邻设置。换言之，拾取区域248可形成为与被供应有驱动电压Vd的第三结区域245相邻。当拾取区域248与施加有电源电压(VDD)或大于电源电压(VDD)的正电压的第三结区域245相邻设置时，可防止供应给第三结区域245的驱动电压Vd的变化。这样，可防止第二驱动电路232中生成的输出信号Vout的变化，并且可改进像素块110的操作稳定性。驱动电压Vd的变化可能由于各种原因而发生，并且可意指驱动电压Vd的大小或电位改变。由于第二驱动电路232通过调节驱动电压Vd的大小以反映光接收电路210和220中生成的光电荷的量来生成输出信号Vout，所以如果驱动电压Vd发生变化，则输出信号Vout也可能发生变化。
在第二方向D2上与多个像素块110当中的任一个像素块110(例如，第一像素块110-1)相邻的第二像素块110-2和第三像素块110-3的拾取区域248可被设置为与第一像素块110-1中的重置晶体管RX的漏极和源极(例如，第一结区域243和第二结区域244)相邻(参见图6)。这样，可进一步改进像素块110的操作稳定性。
在多个像素块110中的每一个中，第三驱动电路233可响应于选择信号SEL而输出第二驱动电路232中生成的输出信号Vout，。为此，第三驱动电路233可包括串联联接到第二驱动电路232的至少一个选择晶体管SX。例如，第三驱动电路233可包括具有并联联接结构的多个选择晶体管SX。在图5中，示出了第三驱动电路233包括并联联接的第一选择晶体管SX1和第二选择晶体管SX2。第一选择晶体管SX1和第二选择晶体管SX2可响应于选择信号SEL而彼此同步，并且可共享一个输出端子OT。因此，该布局与第三驱动电路233仅包括一个选择晶体管SX的情况相比有助于增加沟道面积。具体地讲，包括并联联接的第一选择晶体管SX1和第二选择晶体管SX2的布局有助于在有限的面积内增加选择晶体管SX的有效沟道宽度。这样，可改进第三驱动电路233的电流驱动力，同时改进抗噪性。在所公开的技术的示例实施方式中，选择信号SEL可在行驱动器(参见图15的标号150)中生成，并且可通过从行驱动器延伸并联接到选择门SG的行线(未示出)被施加到选择晶体管SX。
在多个像素块110中的每一个中，第三驱动电路233可被设置在第一驱动晶体管DX1和第二驱动晶体管DX2之间。第一选择晶体管SX1可串联联接到第一驱动晶体管DX1，并且第二选择晶体管SX2可串联联接到第二驱动晶体管DX2。串联联接的第一选择晶体管SX1和第一驱动晶体管DX1以及串联联接的第二选择晶体管SX2和第二驱动晶体管DX2可共享第二有源区域242。这样，可容易地在有限的面积内增加像素晶体管的尺寸。第一选择晶体管SX1和第二选择晶体管SX2可包括形成在第二有源区域242上的第一选择门SG1和第二选择门SG2。第一选择门SG1和第二选择门SG2可通过互联电路250彼此电联接。第四结区域246可形成在第二有源区域242中第一选择门SG1和第一驱动门DG1之间以及第二选择门SG2和第二驱动门DG2之间。第四结区域246可以是第一选择晶体管SX1和第二选择晶体管SX2的漏极，并且可电联接到第一驱动晶体管DX1的源极和第二驱动晶体管DX2的源极。第五结区域247可形成在第二有源区域242中第一选择门SG1和第二选择门SG2之间。第五结区域247可以是第一选择晶体管SX1和第二选择晶体管SX2的源极，并且第一选择晶体管SX1和第二选择晶体管SX2可共享源极。因此，第三驱动电路233可具有一个输出端子OT，并且第五结区域247可以是第三驱动电路233的输出端子OT。第五结区域247可联接到列线(未示出)，并且输出信号Vout可通过第五结区域247被传输到列线。
在多个像素块110中的每一个中，第三驱动电路233的第一选择晶体管SX1可与第一光接收电路210相邻设置，并且第二选择晶体管SX2可与第二光接收电路220相邻设置。第一选择晶体管SX1和第二选择晶体管SX2可相对于第一光接收电路210和第二光接收电路220彼此邻接的边界彼此对称。第一光接收电路210和第二光接收电路220彼此邻接的边界以及第一选择晶体管SX1和第二选择晶体管SX2的源极(例如，第五结区域247)可在第二方向D2上对齐。这样，可防止多个单元像素的操作特性变得不同。此外，由于可提供具有对称形状的互联电路250，所以可有效地防止多个单元像素的操作特性的不想要的变化。
在多个像素块110中的每一个中，互联电路250可包括第一互联电路250A至第三互联电路250C。第一互联电路250A可将第一浮置扩散区FD1、第二浮置扩散区FD2、第一驱动门DG1和第二驱动门DG2电联接。第一互联电路250A可相对于第一光接收电路210和第二光接收电路220彼此邻接的边界对称。第二互联电路250B可将第一选择门SG1电联接到第二选择门SG2。通过第二互联电路250B，第一选择晶体管SX1和第二选择晶体管SX2可响应于选择信号SEL而彼此同步。第二互联电路250B可与第一互联电路250A和第三互联电路250C电断开，并且可相对于第一光接收电路210和第二光接收电路220彼此邻接的边界对称。第三互联电路250C可将第一浮置扩散区FD1和第二浮置扩散区FD2电联接到第一驱动电路231(例如，重置晶体管RX的源极)。第三互联电路250C可从第一互联电路250A延伸并且可与第一光接收电路210和第二光接收电路220彼此邻接的边界交叠。为此，第一互联电路250A至第三互联电路250C可包括导电线251以及将导电线251联接到第一浮置扩散区FD1、第二浮置扩散区FD2、重置晶体管RX的源极、第一驱动门DG1、第二驱动门DG2、第一选择门SG1和第二选择门SG2的触点252。第一互联电路250A和第二互联电路250B相对于第一光接收电路210和第二光接收电路220彼此邻接的边界对称，以将存在于互联电路250与多个单元像素(例如，第一单元像素211至第八单元像素228)之间的寄生电容维持在恒定值，从而允许多个单元像素中的每一个具有均匀的特性。形成为与第一光接收电路210和第二光接收电路220之间的边界交叠的第三互联电路250C可使第三互联电路250C和多个单元像素之间的交叠面积最小化，从而使可由第三互联电路250C导致的对多个单元像素的影响最小化。
如上所述，在基于所公开的技术的一些实施方式实现的图像传感器中，由于第二驱动电路232由并联联接的多个驱动晶体管DX配置，有助于在有限的面积内增加驱动晶体管DX的尺寸(例如，驱动晶体管DX的沟道面积)。此外，具有并联联接结构的第二驱动电路232可有助于增加驱动晶体管DX的有效沟道宽度，因此可改进电流驱动力和抗噪性。
此外，在上面所讨论的图像传感器中，包括由并联联接的多个选择晶体管SX配置的第三驱动电路233的布局有助于在有限的面积内增加选择晶体管SX的尺寸(例如，选择晶体管SX的沟道面积)。此外，具有并联联接结构的第三驱动电路233可有助于增加选择晶体管SX的有效沟道宽度，因此可改进电流驱动力和抗噪性。
另外，由于第一驱动电路231、第二驱动电路232、第三驱动电路233、第一互联电路250A和第二互联电路250B相对于第一光接收电路210和第二光接收电路220彼此邻接的边界对称，所以像素块110中的多个单元像素可具有均匀的操作特性。
图6是示出图5所示的图像传感器的像素阵列的一部分的示例的布局。
如图5和图6所示，基于所公开的技术的另一实施方式实现的像素阵列100可包括按照锯齿形形式布置的多个像素块110(例如，如图6所示的110-1、110-2、110-3、110-4)。例如，多个像素块110当中的第一像素块110-1可在第二方向D2上与第二像素块110-2和第三像素块110-3相邻设置。在第二方向D2上，第一像素块110-1的第一光接收电路210可与第二像素块110-2的第二光接收电路220对齐，并且第一像素块110-1的第二光接收电路220可与第三像素块110-3的第一光接收电路210对齐。在第一方向D1上，第一像素块110-1的第一驱动电路231可被设置在第二像素块110-2和第三像素块110-3的第二驱动电路232和第三驱动电路233之间。在第一方向D1上，第一像素块110-1的第一驱动电路231可与第二像素块110-2和第三像素块110-3的第二驱动电路232和第三驱动电路233对齐。此外，在第二方向D2上，第二像素块110-2和第三像素块110-3可与第四像素块110-4相邻设置，并且第四像素块110-4可与第一像素块110-1对齐。
如上所述，当在像素阵列100中多个像素块110按照锯齿形形式设置时，可按照锯齿形方式设置多个像素块110的驱动电路230。这样，在多个像素块110中，可抑制可能由相邻驱动电路230之间的干扰导致的特性劣化。
图7是示出基于所公开的技术的另一实施方式的图像传感器的像素块的示例的布局。图8是与图7所示的图像传感器的像素块对应的等效电路图。
如图7和图8所示，基于所公开的技术的一些实施方式实现的图像传感器可包括布置有多个像素块110的像素阵列100。在像素阵列100中，多个像素块110可按照锯齿形形式布置(参见图9)。
多个像素块110中的每一个可具有共享像素结构。例如，多个像素块110中的每一个可具有8共享像素结构，其与4共享像素结构相比方便像素晶体管尺寸的扩大，可容易地增加像素晶体管的尺寸。多个像素块110中的每一个可包括：第一光接收电路210，其包括共享第一浮置扩散区FD1的多个单元像素；第二光接收电路220，其包括共享第二浮置扩散区FD2的多个单元像素；驱动电路230，其包括重置晶体管RX、驱动晶体管DX和选择晶体管SX；以及互联电路250，其将第一光接收电路210、第二光接收电路220和驱动电路230彼此电联接。作为参考，重置晶体管RX、驱动晶体管DX和选择晶体管SX可被称为像素晶体管。
在多个像素块110中的每一个中，第一光接收电路210和第二光接收电路220可响应于入射光而生成光电荷。第一光接收电路210和第二光接收电路220可具有相同的二维配置。例如，第一光接收电路210可包括共享第一浮置扩散区FD1并按照2×2矩阵结构布置的四个单元像素(例如，第一单元像素211至第四单元像素214)。第二光接收电路220可包括共享第二浮置扩散区FD2并按照2×2矩阵结构布置的四个单元像素(例如，第五单元像素225至第八单元像素228)。第一光接收电路210和第二光接收电路220可彼此相邻设置，并且可在第一方向D1上对齐。因此，第一浮置扩散区FD1和第二浮置扩散区FD2也可在第一方向D1上对齐。换言之，第一浮置扩散区FD1和第二浮置扩散区FD2可在第一方向D1上被设置在同一条线上。第一浮置扩散区FD1和第二浮置扩散区FD2可通过互联电路250彼此电联接。
在多个像素块110中的每一个中，第一光接收电路210和第二光接收电路220可在第一方向D1和第二方向D2上分别具有第一节距W1和第二节距W2。在第一光接收电路210和第二光接收电路220中，第一节距W1可以是在行方向上延伸的宽度，第二节距W2可以是在列方向上延伸的宽度。第一节距W1和第二节距W2可具有相同的大小(W1＝W2)，或者由于在像素块110中设置驱动电路230，第一节距W1可大于第二节距W2(W1>W2)。在图7中示出了第一节距W1大于第二节距W2。
在多个像素块110中的每一个中，第一单元像素211至第八单元像素228中的每一个可包括：光电转换元件PD，其响应于入射光而生成光电荷；以及传输晶体管TX，其响应于传输信号TRF而将光电转换元件PD中生成的光电荷传输到浮置扩散区FD。浮置扩散区FD可暂时存储通过传输晶体管TX从光电转换元件PD传输来的光电荷。光电转换元件PD可包括光电二极管、光电晶体管、光电门、钳位光电二极管(PPD)或其组合。在所公开的技术的一些实施方式中，光电转换元件PD可包括有机或/和无机光电二极管。例如，光电转换元件PD可包括有机或无机光电二极管，或者可通过将有机光电二极管和无机光电二极管彼此层叠来形成。传输信号TRF可在行驱动器(参见图15的标号150)中生成，并且可通过从行驱动器延伸并联接到传输门TG的行线(未示出)被施加到传输晶体管TX。光电转换元件PD和浮置扩散区FD可分别用作传输晶体管TX的源极和漏极。
在多个像素块110中的每一个中，驱动电路230可包括第一驱动电路231至第三驱动电路233。驱动电路230还可包括与第二驱动电路232相邻设置的拾取区域248。第一驱动电路231可响应于重置信号RST而将第一浮置扩散区FD1、第二浮置扩散区FD2和光电转换元件PD初始化。第二驱动电路232可生成与光接收电路210和220中响应于入射光而生成的光电荷对应的输出信号Vout。第三驱动电路233可响应于选择信号SEL而输出第二驱动电路232中生成的输出信号Vout。在第二方向D2上，第三驱动电路233可被设置在光接收电路210和220的另一端，第一驱动电路231和第二驱动电路232可被设置在光接收电路210和220的一端。例如，第三驱动电路233可被设置在光接收电路210和220的下端，第一驱动电路231和第二驱动电路232可被设置在光接收电路210和220的上端。第一驱动电路231和第二驱动电路232可在第一方向D1上对齐。驱动电路230的上述形状可提供足够的空间以用于形成第一驱动电路231至第三驱动电路233。此外，驱动电路230的形状可有助于防止第一驱动电路231和第二驱动电路232与第三驱动电路233之间的干扰。此外，驱动电路230的形状可有助于防止由于将光接收电路210和220电联接到驱动电路230的互联电路250的存在而可能导致的特性劣化。由于驱动电路230的形状允许互联电路250具有对称形状，所以可防止多个单元像素的操作特性的变化。
在多个像素块110中的每一个中，第一驱动电路231可响应于重置信号RST而将第一浮置扩散区FD1、第二浮置扩散区FD2和光电转换元件PD初始化。为此，第一驱动电路231可包括至少一个重置晶体管RX。例如，第一驱动电路231可包括具有并联联接结构的多个重置晶体管RX。在图7中，作为示例，示出了第一驱动电路231包括并联联接的第一重置晶体管RX1和第二重置晶体管RX2。第一重置晶体管RX1和第二重置晶体管RX2可响应于重置信号RST而彼此同步。因此，该布局与第一驱动电路231仅包括一个重置晶体管RX的情况相比有助于增加沟道面积。具体地讲，包括并联联接的第一重置晶体管RX1和第二重置晶体管RX2的布局有助于在有限的面积内增加重置晶体管RX的有效沟道宽度。这样，可改进第一驱动电路231的电流驱动力，同时改进抗噪性。在所公开的技术的一些示例实施方式中，重置信号RST可在行驱动器(参见图15的标号150)中生成，并且可通过从行驱动器延伸并联接到重置门RG的行线(未示出)被施加到重置晶体管RX。
在多个像素块110中的每一个中，第一驱动电路231可包括第一有源区域241、形成在第一有源区域241上的第一重置门RG1和第二重置门RG2、以及形成在第一有源区域241中第一重置门RG1和第二重置门RG2的两侧的第一结区域243和第二结区域244。第一重置晶体管RX1的第一有源区域241和第二重置晶体管RX2的第一有源区域241可彼此分离。各个第一有源区域241可具有长轴在第一方向D1上延伸并且短轴在第二方向D2上延伸的条形。尽管图中未示出，第一重置门RG1和第二重置门RG2可彼此电联接。因此，第一重置晶体管RX1和第二重置晶体管RX2可响应于重置信号RST而彼此同步。重置信号RST可被施加到第一重置门RG1和第二重置门RG2。第一结区域243可以是第一重置晶体管RX1和第二重置晶体管RX2的漏极。可通过第一结区域243向第一重置晶体管RX1和第二重置晶体管RX2供应重置电压Vr。重置电压Vr可以是正电压。例如，重置电压Vr可以是电源电压(VDD)或者大于电源电压(VDD)的正电压。第二结区域244可以是第一重置晶体管RX1和第二重置晶体管RX2的源极。第二结区域244可电联接到互联电路250，并且第一重置晶体管RX1和第二重置晶体管RX2的源极可通过互联电路250电联接到第一浮置扩散区FD1和第二浮置扩散区FD2。第二结区域244可被设置为比第一结区域243更邻近第一浮置扩散区FD1和第二浮置扩散区FD2。
在多个像素块110中的每一个中，第一驱动电路231可在第二方向D2上被设置在光接收电路210和220的一端。在第一驱动电路231中，第一重置晶体管RX1可与第一光接收电路210相邻设置，并且第二重置晶体管RX2可与第二光接收电路220相邻设置。例如，第一重置晶体管RX1可与第一光接收电路210的第一单元像素211相邻设置，并且第二重置晶体管RX2可与第二光接收电路220的第六单元像素226相邻设置。第一驱动电路231可相对于第一光接收电路210和第二光接收电路220彼此邻接的边界对称。这样，可防止多个单元像素的操作特性的变化。此外，具有对称形状的互联电路250可有助于防止多个单元像素的操作特性的不想要的变化。
在多个像素块110中的每一个中，第二驱动电路232可生成与光接收电路210和220中响应于入射光而生成的光电荷对应的输出信号Vout。为此，第二驱动电路232可包括至少一个驱动晶体管DX。例如，第二驱动电路232可包括具有并联联接结构的多个驱动晶体管DX。在图7中，示出了第二驱动电路232包括并联联接的第一驱动晶体管DX1和第二驱动晶体管DX2，并且该布局与第二驱动电路232仅包括一个驱动晶体管DX的情况相比有助于增加沟道面积。具体地讲，包括并联联接的第一驱动晶体管DX1和第二驱动晶体管DX2的布局有助于在有限的面积内增加驱动晶体管DX的有效沟道宽度。这样，可改进第二驱动电路232的电流驱动力，同时改进抗噪性。
在多个像素块110中的每一个中，第二驱动电路232可被设置在第一重置晶体管RX1和第二重置晶体管RX2之间。第一驱动晶体管DX1和第二驱动晶体管DX2可包括第二有源区域242以及形成在第二有源区域242上的第一驱动门DG1和第二驱动门DG2。第一驱动门DG1和第二驱动门DG2可通过互联电路250电联接到第一浮置扩散区FD1和第二浮置扩散区FD2。第二有源区域242可具有长轴在第一方向D1上延伸并且短轴在第二方向D2上延伸的条形。第三结区域245可形成在第二有源区域242中第一驱动门DG1的一端以及第二驱动门DG2的另一端。第三结区域245可以是第一驱动晶体管DX1和第二驱动晶体管DX2的漏极。可通过第三结区域245向第一驱动晶体管DX1和第二驱动晶体管DX2供应驱动电压Vd。驱动电压Vd可以是正电压。例如，驱动电压Vd可以是电源电压(VDD)或者大于电源电压(VDD)的正电压。第四结区域246可形成在第二有源区域242中第一驱动门DG1和第二驱动门DG2之间。第四结区域246可以是第一驱动晶体管DX1和第二驱动晶体管DX2的源极。在第二方向D2上，第四结区域246可与第一光接收电路210和第二光接收电路220彼此邻接的边界对齐。
在多个像素块110中的每一个中，第二驱动电路232可在第二方向D2上被设置在光接收电路210和220的一端，并且可在第一方向D1上与第一驱动电路231对齐。第二驱动电路232的第一驱动晶体管DX1可与第一光接收电路210相邻设置，并且第二驱动晶体管DX2可与第二光接收电路220相邻设置。例如，第一驱动晶体管DX1可与第一光接收电路210的第二单元像素212相邻设置，并且第二驱动晶体管DX2可与第二光接收电路220的第五单元像素225相邻设置。第一驱动晶体管DX1和第二驱动晶体管DX2可相对于第一光接收电路210和第二光接收电路220彼此邻接的边界彼此对称。这样，可防止多个单元像素的操作特性的不想要的变化。此外，具有对称形状的互联电路250可有助于防止多个单元像素的操作特性的不想要的变化。
在多个像素块110中的每一个中，拾取区域248为像素块110提供基准电位。具体地讲，拾取区域248为像素块110中的驱动电路230提供基准电位。例如，可通过拾取区域248将接地电压(VSS)供应给像素块110。作为基准电位，例如，通过拾取区域248将接地电压(VSS)提供给像素块110以改进像素块110的操作稳定性。为了有效地改进像素块110的操作稳定性，拾取区域248可与第二驱动电路232相邻设置。例如，拾取区域248可与第一驱动晶体管DX1的漏极和第二驱动晶体管DX2的漏极相邻设置。换言之，拾取区域248可形成为与被供应有驱动电压Vd的第三结区域245相邻。当拾取区域248与施加有电源电压(VDD)或大于电源电压(VDD)的正电压的第三结区域245相邻设置时，可防止供应给第三结区域245的驱动电压Vd的变化。这样，可防止第二驱动电路232中生成的输出信号Vout的变化，并且可改进像素块110的操作稳定性。驱动电压Vd的变化可能由于各种原因而发生，并且可意指驱动电压Vd的大小或电位改变。由于第二驱动电路232通过调节驱动电压Vd的大小以反映光接收电路210和220中生成的光电荷的量来生成输出信号Vout，所以如果驱动电压Vd发生变化，则输出信号Vout也可能发生变化。
在多个像素块110中的每一个中，第三驱动电路233可响应于选择信号SEL而输出第二驱动电路232中生成的输出信号Vout。为此，第三驱动电路233可包括串联联接到第二驱动电路232的至少一个选择晶体管SX。在图7中，示出了第三驱动电路233包括一个选择晶体管SX。选择信号SEL可在行驱动器(参见图15的标号150)中生成，并且可通过从行驱动器延伸并联接到选择门SG的行线(未示出)被施加到选择晶体管SX。
在多个像素块110中的每一个中，第三驱动电路233可包括第三有源区域261、形成在第三有源区域261上的选择门SG以及形成在第三有源区域261中选择门SG的两侧的第五结区域247和第六结区域249。第三有源区域261可具有长轴在第一方向D1上延伸并且短轴在第二方向D2上延伸的条形。选择信号SEL可被施加到选择门SG。第六结区域249可以是选择晶体管SX的漏极，并且可通过互联电路250联接到第二驱动电路232的第四结区域246。换言之，选择晶体管SX的漏极可电联接到第一驱动晶体管DX1的源极和第二驱动晶体管DX2的源极。第五结区域247可以是选择晶体管SX的源极，并且可以是第三驱动电路233的输出端子OT。第五结区域247可联接到列线(未示出)，并且输出信号Vout可通过第五结区域247被传输到列线。
在多个像素块110中的每一个中，第三驱动电路233可在第二方向D2上被设置在光接收电路210和220的另一端，并且可被设置在第一光接收电路210和第二光接收电路220彼此邻接的边界处。例如，第三驱动电路233可与第一光接收电路210的第四单元像素214和第二光接收电路220的第七单元像素227相邻设置，并且在第二方向D2上，选择门SG的中心可与第一光接收电路210和第二光接收电路220彼此邻接的边界对齐。因此，第三驱动电路233可相对于第一光接收电路210和第二光接收电路220彼此邻接的边界对称。当第三驱动电路233在第二方向D2上形成在光接收电路210和220的另一端时，可容易地提供空间以用于形成第一驱动电路231和第二驱动电路232。此外，可防止由于将第二驱动电路232电联接到第三驱动电路233的互联电路250的形状而可能导致的特性劣化，因此可防止由于互联电路250的存在而可能导致的多个单元像素的操作特性的不想要的变化。
在多个像素块110中的每一个中，互联电路250可包括第一互联电路250A至第三互联电路250C。第一互联电路250A可将第一浮置扩散区FD1、第二浮置扩散区FD2、第一驱动门DG1和第二驱动门DG2电联接。第一互联电路250A可具有从第三互联电路250C延伸的形状。第一互联电路250A可相对于第一光接收电路210和第二光接收电路220彼此邻接的边界对称。第二互联电路250B可将第二驱动电路232中的第一驱动晶体管DX1的源极和第二驱动晶体管DX2的源极电联接到第三驱动电路233中的选择晶体管SX的漏极。第二互联电路250B可与第一互联电路250A和第三互联电路250C电断开，并且可与第一光接收电路210和第二光接收电路220彼此邻接的边界交叠。第三互联电路250C可将第一浮置扩散区FD1、第二浮置扩散区FD2、第一重置晶体管RX1的源极和第二重置晶体管RX2的源极彼此电联接。第三互联电路250C可相对于第一光接收电路210和第二光接收电路220彼此邻接的边界对称。为此，第一互联电路250A至第三互联电路250C可包括导电线251以及将导电线251联接到第一浮置扩散区FD1、第二浮置扩散区FD2、第一重置晶体管RX1的源极、第二重置晶体管RX2的源极、第一驱动门DG1、第二驱动门DG2和选择晶体管SX的漏极的触点252。第一互联电路250A和第三互联电路250C相对于第一光接收电路210和第二光接收电路220彼此邻接的边界对称，以将存在于互联电路250与多个单元像素(例如，第一单元像素211至第八单元像素228)之间的寄生电容维持在恒定值，从而允许多个单元像素中的每一个具有均匀的特性。形成为与第一光接收电路210和第二光接收电路220彼此邻接的边界交叠的第二互联电路250B可使第二互联电路250B与多个单元像素之间的交叠面积最小化，从而使可由第二互联电路250B导致的对多个单元像素的影响最小化。
如上所述，在基于所公开的技术的一些实施方式实现的图像传感器中，由于第二驱动电路232由并联联接的多个驱动晶体管DX配置，有助于在有限的面积内增加驱动晶体管DX的尺寸(例如，驱动晶体管DX的沟道面积)。此外，具有并联联接结构的第二驱动电路232可有助于增加驱动晶体管DX的有效沟道宽度，因此可改进电流驱动力和抗噪性。
此外，在上面所讨论的图像传感器中，包括由并联联接的多个重置晶体管RX配置的第一驱动电路231的布局有助于在有限的面积内增加重置晶体管RX的尺寸(例如，重置晶体管RX的沟道面积)。此外，具有并联联接结构的第一驱动电路231可有助于增加重置晶体管RX的有效沟道宽度，因此可改进电流驱动力和抗噪性。
另外，由于第一驱动电路231、第二驱动电路232、第三驱动电路233、第一互联电路250A和第三互联电路250C相对于第一光接收电路210和第二光接收电路220彼此邻接的边界对称，所以像素块110中的多个单元像素可具有均匀的操作特性。
图9是示出图7所示的图像传感器的像素阵列的一部分的示例的布局。
如图7和图9所示，根据第三实施方式的像素阵列100可包括按照锯齿形形式布置的多个像素块110(例如，如图9所示的110-1、110-2、110-3、110-4)。例如，多个像素块110当中的第一像素块110-1可在第二方向D2上与第二像素块110-2和第三像素块110-3相邻设置。在第二方向D2上，第一像素块110-1的第一光接收电路210可与第二像素块110-2的第二光接收电路220对齐，并且第一像素块110-1的第二光接收电路220可与第三像素块110-3的第一光接收电路210对齐。在第一方向D1上，第一像素块110-1的第三驱动电路233可被设置在第二像素块110-2的第一驱动电路231和第三像素块110-3的第一驱动电路231之间。在第一方向D1上，第一像素块110-1的第三驱动电路233与第二像素块110-2和第三像素块110-3的第一驱动电路231和第二驱动电路232可彼此对齐。此外，在第二方向D2上，第二像素块110-2和第三像素块110-3可与第四像素块110-4相邻设置，并且第四像素块110-4可与第一像素块110-1对齐。
如上所述，当在像素阵列100中多个像素块110按照锯齿形形式设置时，可按照锯齿形方式设置多个像素块110的驱动电路230。这样，在多个像素块110中，可抑制可由相邻驱动电路230之间的干扰导致的特性劣化。
图10是示出基于图7所示的布局的改型的图像传感器的像素块的示例的布局。鉴于许多元件与图7至图9所示的元件基本上相同，这里将仅描述不同的特征。
如图7和图10所示，基于所公开的技术的一些实施方式实现的图像传感器可包括多个像素块110，其各自包括在第二方向D2上设置在对应像素块110的光接收电路210和220的一端的第一驱动电路231和第二驱动电路232以及设置在光接收电路210和220的另一端的第三驱动电路233。然而，基于上面所讨论的布局的改型实现的图像传感器可包括多个像素块110，其各自包括在第二方向D2上设置在对应像素块110的光接收电路210和220的一端的第一驱动电路231和第二驱动电路232以及在第二方向D2上设置在其它相邻像素块110的光接收电路210和220的一端的第三驱动电路233。即，第三驱动电路233可在第二方向D2上被设置在对应像素块110的光接收电路210和220的一端，但是可与第一驱动电路231和第二驱动电路232分离开光接收电路210和220的第二节距W2。这样，第二互联电路250B可将第二驱动电路232联接到第三驱动电路233，并且可有效地抑制第一驱动电路231和第二驱动电路232与第三驱动电路233之间的干扰。此外，由于第二互联电路250B沿着第一光接收电路210和第二光接收电路220彼此邻接的边界形成，所以可防止多个单元像素的操作特性的不想要的变化。
图11是示出基于所公开的技术的另一实施方式的图像传感器的像素块的示例的布局。图12是与图11所示的图像传感器的像素块110对应的等效电路图。
如图11和图12所示，基于所公开的技术的一些实施方式实现的图像传感器可包括布置有多个像素块110的像素阵列100。在像素阵列100中，多个像素块110可按照锯齿形形式布置(参见图13)。
多个像素块110中的每一个可具有共享像素结构。例如，多个像素块110中的每一个可具有8共享像素结构，其与4共享像素结构相比方便像素晶体管尺寸的扩大，可容易地增加像素晶体管的尺寸。多个像素块110中的每一个可包括：第一光接收电路210，其包括共享第一浮置扩散区FD1的多个单元像素；第二光接收电路220，其包括共享第二浮置扩散区FD2的多个单元像素；驱动电路230，其包括重置晶体管RX、驱动晶体管DX和选择晶体管SX；以及互联电路250，其将第一光接收电路210、第二光接收电路220和驱动电路230彼此电联接。作为参考，重置晶体管RX、驱动晶体管DX和选择晶体管SX可被称为像素晶体管。
在多个像素块110中的每一个中，第一光接收电路210和第二光接收电路220可响应于入射光而生成光电荷。第一光接收电路210和第二光接收电路220可具有相同的二维配置。例如，第一光接收电路210可包括共享第一浮置扩散区FD1并且按照2×2矩阵结构布置的四个单元像素，即，第一单元像素211至第四单元像素214。第二光接收电路220可包括共享第二浮置扩散区FD2并且按照2×2矩阵结构布置的四个单元像素(例如，第五单元像素225至第八单元像素228)。第一光接收电路210和第二光接收电路220可彼此相邻设置，并且可在第一方向D1上对齐。因此，第一浮置扩散区FD1和第二浮置扩散区FD2也可在第一方向D1上对齐。换言之，第一浮置扩散区FD1和第二浮置扩散区FD2可在第一方向D1上被设置在同一条线上。第一浮置扩散区FD1和第二浮置扩散区FD2可通过互联电路250彼此电联接。
在多个像素块110中的每一个中，第一光接收电路210和第二光接收电路220可在第一方向D1和第二方向D2上分别具有第一节距W1和第二节距W2。在第一光接收电路210和第二光接收电路220中，第一节距W1可以是在行方向上延伸的宽度，第二节距W2可以是在列方向上延伸的宽度。第一节距W1和第二节距W2可具有相同的大小(W1＝W2)，或者由于在像素块110中设置驱动电路230，第一节距W1可大于第二节距W2(W1>W2)。在图11中示出了第一节距W1大于第二节距W2。
在多个像素块110中的每一个中，第一单元像素211至第八单元像素228中的每一个可包括：光电转换元件PD，其响应于入射光而生成光电荷；以及传输晶体管TX，其响应于传输信号TRF而将光电转换元件PD中生成的光电荷传输到浮置扩散区FD。浮置扩散区FD可暂时存储通过传输晶体管TX从光电转换元件PD传输来的光电荷。光电转换元件PD可包括光电二极管、光电晶体管、光电门、钳位光电二极管(PPD)或其组合。在所公开的技术的一些实施方式中，光电转换元件PD可包括有机或/和无机光电二极管。例如，光电转换元件PD可包括有机或无机光电二极管，或者可通过将有机光电二极管和无机光电二极管彼此层叠来形成。传输信号TRF可在行驱动器(参见图15的标号150)中生成，并且可通过从行驱动器延伸并联接到传输门TG的行线(未示出)被施加到传输晶体管TX。光电转换元件PD和浮置扩散区FD可分别用作传输晶体管TX的源极和漏极。
在多个像素块110中的每一个中，驱动电路230可包括第一驱动电路231至第三驱动电路233。驱动电路230还可包括与第二驱动电路232相邻设置的拾取区域248。第一驱动电路231可响应于重置信号RST而将第一浮置扩散区FD1、第二浮置扩散区FD2和光电转换元件PD初始化。第二驱动电路232可生成与光接收电路210和220中响应于入射光而生成的光电荷对应的输出信号Vout。第三驱动电路233可响应于选择信号SEL而输出第二驱动电路232中生成的输出信号Vout。在第二方向D2上，第三驱动电路233可被设置在光接收电路210和220的另一端，并且第一驱动电路231和第二驱动电路232可被设置在光接收电路210和220的一端。例如，第三驱动电路233可被设置在光接收电路210和220的下端，并且第一驱动电路231和第二驱动电路232可被设置在光接收电路210和220的上端。第一驱动电路231和第二驱动电路232可在第一方向D1上对齐。驱动电路230的上述形状可提供足够的空间以用于形成第一驱动电路231至第三驱动电路233。此外，驱动电路230的形状可有助于防止第一驱动电路231和第二驱动电路232与第三驱动电路233之间的干扰。此外，驱动电路230的形状可有助于防止由于将光接收电路210和220电联接到驱动电路230的互联电路250的存在而引起的特性劣化。驱动电路230的形状可提供具有对称形状的互联电路250，因此可防止多个单元像素的操作特性的不想要的变化。
在多个像素块110中的每一个中，第一驱动电路231可响应于重置信号RST而将第一浮置扩散区FD1、第二浮置扩散区FD2和光电转换元件PD初始化。为此，第一驱动电路231可包括至少一个重置晶体管RX。例如，第一驱动电路231可包括具有并联联接结构的多个重置晶体管RX。在图11中，示出了第一驱动电路231包括并联联接的第一重置晶体管RX1和第二重置晶体管RX2。第一重置晶体管RX1和第二重置晶体管RX2可响应于重置信号RST而彼此同步。因此，该布局与第一驱动电路231仅包括一个重置晶体管RX的情况相比有助于增加沟道面积。具体地讲，包括并联联接的第一重置晶体管RX1和第二重置晶体管RX2的布局有助于在有限的面积内增加重置晶体管RX的沟道宽度。这样，可改进第一驱动电路231的电流驱动力，同时改进抗噪性。在所公开的技术的一些示例实施方式中，重置信号RST可在行驱动器(参见图15的标号150)中生成，并且可通过从行驱动器延伸并联接到重置门RG的行线(未示出)被施加到重置晶体管RX。
在多个像素块110中的每一个中，第一驱动电路231可包括第一有源区域241、形成在第一有源区域241上的第一重置门RG1和第二重置门RG2以及形成在第一有源区域241中第一重置门RG1和第二重置门RG2的两侧的第一结区域243和第二结区域244。第一重置晶体管RX1的第一有源区域241和第二重置晶体管RX2的第一有源区域241可彼此分离。各个第一有源区域241可具有长轴在第一方向D1上延伸并且短轴在第二方向D2上延伸的条形。尽管图中未示出，第一重置门RG1和第二重置门RG2可彼此电联接。因此，第一重置晶体管RX1和第二重置晶体管RX2可响应于重置信号RST而彼此同步。重置信号RST可被施加到第一重置门RG1和第二重置门RG2。第一结区域243可以是第一重置晶体管RX1和第二重置晶体管RX2的漏极。可通过第一结区域243向第一重置晶体管RX1和第二重置晶体管RX2供应重置电压Vr。重置电压Vr可以是正电压。例如，重置电压Vr可以是电源电压(VDD)或者大于电源电压(VDD)的正电压。第二结区域244可以是第一重置晶体管RX1和第二重置晶体管RX2的源极。第二结区域244可电联接到互联电路250，并且第一重置晶体管RX1和第二重置晶体管RX2的源极可通过互联电路250与第一浮置扩散区FD1和第二浮置扩散区FD2电联接。第二结区域244可被设置为比第一结区域243更邻近第一浮置扩散区FD1和第二浮置扩散区FD2。
在多个像素块110中的每一个中，第一驱动电路231可在第二方向D2上被设置在光接收电路210和220的一端。在第一驱动电路231中，第一重置晶体管RX1可与第一光接收电路210相邻设置，并且第二重置晶体管RX2可与第二光接收电路220相邻设置。例如，第一重置晶体管RX1可与第一光接收电路210的第一单元像素211相邻设置，并且第二重置晶体管RX2可与第二光接收电路220的第六单元像素226相邻设置。第一驱动电路231可相对于第一光接收电路210和第二光接收电路220彼此邻接的边界对称。这样，可防止多个单元像素的操作特性的变化。此外，具有对称形状的互联电路250可有助于防止多个单元像素的操作特性的不想要的变化。
在多个像素块110中的每一个中，第二驱动电路232可生成与光接收电路210和220中响应于入射光而生成的光电荷对应的输出信号Vout。为此，第二驱动电路232可包括至少一个驱动晶体管DX。例如，第二驱动电路232可包括具有并联联接结构的多个驱动晶体管DX。在图11中，示出了第二驱动电路232包括并联联接的第一驱动晶体管DX1和第二驱动晶体管DX2，并且该布局与第二驱动电路232仅包括一个驱动晶体管DX的情况相比有助于增加沟道面积。具体地讲，包括并联联接的第一驱动晶体管DX1和第二驱动晶体管DX2的布局有助于在有限的面积内增加驱动晶体管DX的沟道宽度。这样，可改进第二驱动电路232的电流驱动力，同时改进抗噪性。
在多个像素块110中的每一个中，第二驱动电路232可被设置在第一重置晶体管RX1和第二重置晶体管RX2之间。第一驱动晶体管DX1和第二驱动晶体管DX2可包括第二有源区域242以及形成在第二有源区域242上的第一驱动门DG1和第二驱动门DG2。第一驱动门DG1和第二驱动门DG2可通过互联电路250电联接到第一浮置扩散区FD1和第二浮置扩散区FD2。第二有源区域242可具有长轴在第一方向D1上延伸并且短轴在第二方向D2上延伸的条形。第三结区域245可形成在第二有源区域242中第一驱动门DG1的一端以及第二驱动门DG2的另一端。第三结区域245可以是第一驱动晶体管DX1和第二驱动晶体管DX2的漏极。可通过第三结区域245向第一驱动晶体管DX1和第二驱动晶体管DX2供应驱动电压Vd。驱动电压Vd可以是正电压。例如，驱动电压Vd可以是电源电压(VDD)或者大于电源电压(VDD)的正电压。第四结区域246可形成在第二有源区域242中第一驱动门DG1和第二驱动门DG2之间。第四结区域246可以是第一驱动晶体管DX1和第二驱动晶体管DX2的源极。在第二方向D2上，第四结区域246可与第一光接收电路210和第二光接收电路220彼此邻接的边界对齐。
在多个像素块110中的每一个中，第二驱动电路232可在第二方向D2上被设置在光接收电路210和220的一端，并且可在第一方向D1上与第一驱动电路231对齐。第二驱动电路232的第一驱动晶体管DX1可与第一光接收电路210相邻设置，并且第二驱动晶体管DX2可与第二光接收电路220相邻设置。例如，第一驱动晶体管DX1可与第一光接收电路210的第二单元像素212相邻设置，并且第二驱动晶体管DX2可与第二光接收电路220的第五单元像素225相邻设置。第一驱动晶体管DX1和第二驱动晶体管DX2可相对于第一光接收电路210和第二光接收电路220彼此邻接的边界彼此对称。这样，可防止多个单元像素的操作特性的不想要的变化。此外，具有对称形状的互联电路250可有助于防止多个单元像素的操作特性的不想要的变化。
在多个像素块110中的每一个中，拾取区域248为像素块110提供基准电位。具体地讲，拾取区域248为像素块110中的驱动电路230提供基准电位。例如，可通过拾取区域248将接地电压(VSS)供应给像素块110。作为基准电位，例如，通过拾取区域248将接地电压(VSS)提供给像素块110以改进像素块110的操作稳定性。为了有效地改进像素块110的操作稳定性，拾取区域248可与第二驱动电路232相邻设置。例如，拾取区域248可与第一驱动晶体管DX1的漏极和第二驱动晶体管DX2的漏极相邻设置。换言之，拾取区域248可形成为与被供应有驱动电压Vd的第三结区域245相邻。当拾取区域248与施加有电源电压(VDD)或大于电源电压(VDD)的正电压的第三结区域245相邻设置时，可防止供应给第三结区域245的驱动电压Vd发生变化。这样，可防止第二驱动电路232中生成的输出信号Vout的变化，并且可改进像素块110的操作稳定性。驱动电压Vd的变化可能由于各种原因而发生，并且可意指驱动电压Vd的大小或电位改变。由于第二驱动电路232通过调节驱动电压Vd的大小以反映光接收电路210和220中生成的光电荷的量来生成输出信号Vout，所以如果驱动电压Vd发生变化，则输出信号Vout也可能发生变化。
在多个像素块110中的每一个中，第三驱动电路233可响应于选择信号SEL而输出第二驱动电路232中生成的输出信号Vout。为此，第三驱动电路233可包括串联联接到第二驱动电路232的至少一个选择晶体管SX。例如，第三驱动电路233可包括具有并联联接结构的多个选择晶体管SX。在图11中，示出了第三驱动电路233串联联接到第二驱动电路232并且包括并联联接的第一选择晶体管SX1和第二选择晶体管SX2。第一选择晶体管SX1可响应于第一选择信号SEL1而将第二驱动电路232中生成的输出信号Vout输出到第一输出端子OT1，并且第二选择晶体管SX2可响应于第二选择信号SEL2而将第二驱动电路232中生成的输出信号Vout输出到第二输出端子OT2。因此，第一选择晶体管SX1和第二选择晶体管SX2可将第二驱动电路232中生成的输出信号Vout交替地输出到第一输出端子OT1和第二输出端子OT2。这样，与第三驱动电路233仅包括一个选择晶体管SX的情况相比，可容易地增加选择晶体管SX的沟道面积。具体地讲，上面所讨论的布局可在有限的面积内增加选择晶体管SX的有效沟道宽度。此外，当输出信号Vout交替地输出时，图像传感器的操作速度可改进。第一选择信号SEL1和第二选择信号SEL2可在行驱动器(参见图15的标号150)中生成，并且可通过从行驱动器延伸并联接到选择门SG的行线(未示出)被施加到选择晶体管SX。
在多个像素块110中的每一个中，第三驱动电路233可包括第三有源区域261、形成在第三有源区域261上的第一选择门SG1和第二选择门SG2、形成在第三有源区域261中第一选择门SG1的另一侧和第二选择门SG2的一侧的第五结区域247以及形成在第三有源区域261中第一选择门SG1和第二选择门SG2之间的第六结区域249。第三有源区域261可具有长轴在第一方向D1上延伸并且短轴在第二方向D2上延伸的条形。第一选择信号SEL1可被施加到第一选择门SG1，并且第二选择信号SEL2可被施加到第二选择门SG2。第六结区域249可以是第一选择晶体管SX1和第二选择晶体管SX2的漏极，并且可通过互联电路250联接到第二驱动电路232的第四结区域246。例如，第一选择晶体管SX1的漏极可串联联接到第一驱动晶体管DX1的源极，并且第二选择晶体管SX2的漏极可串联联接到第二驱动晶体管DX2的源极。在第二方向D2上，第六结区域249可沿着第一光接收电路210和第二光接收电路220彼此邻接的边界对齐。第五结区域247可以是第一选择晶体管SX1和第二选择晶体管SX2的源极，并且可以是第三驱动电路233的第一输出端子OT1和第二输出端子OT2。第五结区域247可联接到列线(未示出)，并且输出信号Vout可通过第五结区域247被传输到列线。第三驱动电路233的第一输出端子OT1和第二输出端子OT2可联接到不同的列线。
在多个像素块110中的每一个中，第三驱动电路233可在第二方向D2上被设置在光接收电路210和220的另一端，并且可被设置在第一光接收电路210和第二光接收电路220彼此邻接的边界处。第三驱动电路233的第一选择晶体管SX1可与第一光接收电路210相邻设置，并且第二选择晶体管SX2可与第二光接收电路220相邻设置。例如，第一选择晶体管SX1可与第一光接收电路210的第四单元像素214相邻设置，并且第二选择晶体管SX2可与第二光接收电路220的第七单元像素227相邻设置。在第二方向D2上，第一选择晶体管SX1和第二选择晶体管SX2的漏极可沿着第一光接收电路210和第二光接收电路220彼此邻接的边界对齐。因此，第三驱动电路233可相对于第一光接收电路210和第二光接收电路220彼此邻接的边界对称。当第三驱动电路233在第二方向D2上形成在光接收电路210和220的另一端时，可容易地提供要形成第一驱动电路231和第二驱动电路232的空间。此外，可防止由于将第二驱动电路232电联接到第三驱动电路233的互联电路250的形状而可能导致的特性劣化，因此可使由于互联电路250的存在而可能导致的多个单元像素的操作特性的不想要的变化的最小化。
在多个像素块110中的每一个中，互联电路250可包括第一互联电路250A至第三互联电路250C。第一互联电路250A可将第一浮置扩散区FD1、第二浮置扩散区FD2、第一驱动门DG1和第二驱动门DG2电联接。第一互联电路250A可具有从第三互联电路250C延伸的形状。第一互联电路250A可相对于第一光接收电路210和第二光接收电路220彼此邻接的边界对称。第二互联电路250B可将第二驱动电路232中的第一驱动晶体管DX1的源极和第二驱动晶体管DX2的源极电联接到第三驱动电路233中的第一选择晶体管SX1的漏极和第二选择晶体管SX2的漏极。第二互联电路250B可与第一互联电路250A和第三互联电路250C电断开，并且可与第一光接收电路210和第二光接收电路220彼此邻接的边界交叠。第三互联电路250C可将第一浮置扩散区FD1、第二浮置扩散区FD2、第一重置晶体管RX1的源极和第二重置晶体管RX2的源极彼此电联接。第三互联电路250C可相对于第一光接收电路210和第二光接收电路220彼此邻接的边界对称。为此，第一互联电路250A至第三互联电路250C可包括导电线251以及将导电线251联接到第一浮置扩散区FD1、第二浮置扩散区FD2、第一重置晶体管RX1的源极、第二重置晶体管RX2的源极、第一驱动门DG1、第二驱动门DG2、第一选择晶体管SX1的漏极和第二选择晶体管SX2的漏极的触点252。第一互联电路250A和第三互联电路250C相对于第一光接收电路210和第二光接收电路220彼此邻接的边界对称，以将存在于互联电路250与多个单元像素(例如，第一单元像素211至第八单元像素228)之间的寄生电容维持在恒定值，从而允许多个单元像素中的每一个具有均匀的特性。形成为与第一光接收电路210和第二光接收电路220之间的边界交叠的第二互联电路250B可使第二互联电路250B与多个单元像素之间的交叠面积最小化，从而使可由第二互联电路250B导致的对多个单元像素的影响最小化。
如上所述，在基于所公开的技术的一些实施方式实现的图像传感器中，由于第二驱动电路232由并联联接的多个驱动晶体管DX配置，有助于在有限的面积内增加驱动晶体管DX的尺寸(例如，驱动晶体管DX的沟道面积)。此外，具有并联联接结构的第二驱动电路232可有助于增加驱动晶体管DX的有效沟道宽度，因此可改进电流驱动力和抗噪性。
此外，在上面所讨论的图像传感器中，包括由并联联接的多个选择晶体管SX配置的第三驱动电路233的布局有助于在有限的面积内增加选择晶体管SX的尺寸(例如，选择晶体管SX的沟道面积)。此外，由于多个选择晶体管SX可交替地操作，所以图像传感器的操作速度可改进。
另外，由于第一驱动电路231、第二驱动电路232、第三驱动电路233、第一互联电路250A和第三互联电路250C相对于第一光接收电路210和第二光接收电路220彼此邻接的边界对称，所以像素块110中的多个单元像素可具有均匀的操作特性。
图13是示出图11所示的图像传感器的像素阵列的一部分的示例的布局。
如图11和图13所示，基于所公开的技术的一些实施方式实现的像素阵列100可包括按照锯齿形形式布置的多个像素块110(例如，如图13所示的110-1、110-2、110-3、110-4)。例如，多个像素块110当中的第一像素块110-1可在第二方向D2上与第二像素块110-2和第三像素块110-3相邻设置。在第二方向D2上，第一像素块110-1的第一光接收电路210可与第二像素块110-2的第二光接收电路220对齐，并且第一像素块110-1的第二光接收电路220可与第三像素块110-3的第一光接收电路210对齐。在第一方向D1上，第一像素块110-1的第三驱动电路233可被设置在第二像素块110-2的第一驱动电路231和第三像素块110-3的第一驱动电路231之间。在第一方向D1上，第一像素块110-1的第三驱动电路233与第二像素块110-2和第三像素块110-3的第一驱动电路231和第二驱动电路232可彼此对齐。此外，在第二方向D2上，第二像素块110-2和第三像素块110-3可与第四像素块110-4相邻设置，并且第四像素块110-4可与第一像素块110-1对齐。
如上所述，当在像素阵列100中多个像素块110按照锯齿形形式设置时，可按照锯齿形方式设置多个像素块110的驱动电路230。这样，在多个像素块110中，可抑制可由相邻驱动电路230之间的干扰导致的特性劣化。
图14是示出基于图11所示的布局的改型的图像传感器的像素块的示例的布局。鉴于许多元件与图11至图13所示的元件基本上相同，这里将仅描述不同的特征。
如图11和图14所示，基于所公开的技术的一些实施方式实现的图像传感器可包括多个像素块110，其各自包括在第二方向D2上设置在对应像素块110的光接收电路210和220的一端的第一驱动电路231和第二驱动电路232以及设置在光接收电路210和220的另一端的第三驱动电路233。然而，基于上面所讨论的布局的改型实现的图像传感器可包括多个像素块110，其各自包括在第二方向D2上设置在对应像素块110的光接收电路210和220的一端的第一驱动电路231和第二驱动电路232以及在第二方向D2上设置在其它相邻像素块110的光接收电路210和220的一端的第三驱动电路233。即，第三驱动电路233可在第二方向D2上被设置在对应像素块110的光接收电路210和220的一端，但是可与第一驱动电路231和第二驱动电路232分离开光接收电路210和220的第二节距W2。这样，第二互联电路250B可将第二驱动电路232联接到第三驱动电路233，并且可有效地抑制第一驱动电路231和第二驱动电路232与第三驱动电路233之间的干扰。此外，由于第二互联电路250B沿着第一光接收电路210和第二光接收电路220彼此邻接的边界形成，所以可防止多个单元像素的操作特性的不想要的变化。
图15是示意性地示出基于所公开的技术的一些实施方式的图像传感器的示例的框图。
如图15所示，图像传感器可包括多个像素块110按照矩阵结构排列的像素阵列100、相关双采样(CDS)120、模数转换器(ADC)130、缓冲器140、行驱动器150、定时发生器160、控制寄存器170和斜坡信号发生器180。
定时发生器160生成一个或更多个控制信号以用于控制行驱动器150、相关双采样120、模数转换器130和斜坡信号发生器180的相应操作。控制寄存器170生成一个或更多个控制信号以用于控制斜坡信号发生器180、定时发生器160和缓冲器140的相应操作。
行驱动器150以行线为单位来驱动像素阵列100。例如，行驱动器150可生成选择信号以用于在多条行线当中选择任一条行线。多条行线中的每一条联接到多个像素块110。多个像素块110中的每一个联接到一条行线。
多个像素块110中的每一个感测入射光，并通过列线将图像重置信号和图像信号输出到相关双采样120。相关双采样120对其中接收的图像重置信号和图像信号中的每一个执行采样。多条列线中的每一条联接到多个像素块110。多个像素块110中的每一个联接到一条列线。模数转换器130对从斜坡信号发生器180输出的斜坡信号与从相关双采样120输出的采样信号进行比较，并输出比较信号。模数转换器130基于比较信号的转变时间对从定时发生器160提供的时钟信号的数量进行计数，并将计数值输出到缓冲器140。斜坡信号发生器180可在定时发生器160的控制下操作。
缓冲器140存储从模数转换器130输出的多个数字信号，感测并放大各个数字信号，并输出结果信号。因此，缓冲器140可包括存储器(未示出)和感测放大器(未示出)。存储器存储计数值，并且计数值意指与从多个像素块110输出的信号关联的计数值。感测放大器感测并放大从存储器输出的各个计数值。
上面所讨论的图像传感器可用在各种电子装置或系统中。例如，基于所公开的技术的各种实施方式实现的图像传感器可被应用于如图16所示的相机。
图16是示意性地示出包括基于所公开的技术的一些实施方式的图像传感器的电子装置的示例的图。
参照图16，包括基于所公开的技术的各种实施方式实现的图像传感器的电子装置可以是能够拍摄静止图像或移动画面的相机。电子装置可包括光学系统(或光学透镜)910、快门单元911、图像传感器900、用于控制/驱动图像传感器900和快门单元911的驱动单元913和信号处理单元912。
光学系统910将来自对象的图像光(入射光)引导到图像传感器900的像素阵列。光学系统910可由多个光学透镜构造而成。快门单元911控制图像传感器900的光照射时段和光遮蔽时段。驱动单元913控制图像传感器900的透射操作和快门单元911的快门操作。信号处理单元912对从图像传感器900输出的信号执行各种类型的信号处理。信号处理之后的图像信号Dout可被存储在诸如存储器的存储介质中或者被输出到监视器等。
从以上描述显而易见，在所公开的技术的各种实施方式中，由于第一驱动电路至第三驱动电路中的至少两个中的每一个包括并联联接的多个晶体管，所以可容易地在有限的面积内增加像素晶体管的尺寸(具体地讲，像素晶体管的沟道面积)。此外，由于并联联接结构，晶体管的有效沟道宽度可增加，因此可改进电流驱动力和抗噪性。
此外，由于驱动电路和互联电路相对于第一光接收电路与第二光接收电路彼此邻接的边界对称，所以可在像素块中形成多个单元像素以具有均匀的操作特性。
尽管出于例示性目的描述了各种实施方式，对于本领域技术人员而言将显而易见的是，在不脱离以下权利要求中限定的本发明的精神和范围的情况下，可进行各种改变和修改。
相关申请的交叉引用
本专利文献要求2018年1月29日提交的韩国专利申请No.10-2018-0010809的优先权和利益，其整体通过引用并入本文。

Claims (13)

1.一种图像传感器，该图像传感器包括：
第一光接收电路，该第一光接收电路包括围绕并共享第一浮置扩散区的四个单元像素；
第二光接收电路，该第二光接收电路包括围绕并共享第二浮置扩散区的四个单元像素；
第一驱动晶体管；
第一选择晶体管；
第二驱动晶体管；
第二选择晶体管；
重置晶体管；
第一拾取区域；以及
第二拾取区域，
其中，所述第一光接收电路和所述第二光接收电路在列方向上彼此相邻设置，
其中，所述第一驱动晶体管、所述第一选择晶体管和所述第一拾取区域在行方向上与所述第一光接收电路相邻设置，
其中，所述第二驱动晶体管、所述第二选择晶体管和所述第二拾取区域在所述行方向上与所述第二光接收电路相邻设置，
其中，所述第一选择晶体管与所述第二选择晶体管相邻定位，
其中，所述第一选择晶体管和所述第二选择晶体管在所述列方向上定位在所述第一驱动晶体管和所述第二驱动晶体管之间，
其中，所述第一浮置扩散区、所述第二浮置扩散区、所述第一驱动晶体管的栅极和所述第二驱动晶体管的栅极共同通过互联电路彼此电连接，
其中，所述第一选择晶体管的栅极和所述第二选择晶体管的栅极彼此电连接，
其中，所述第一选择晶体管的源极和所述第二选择晶体管的源极是同一区域，
其中，所述重置晶体管在所述列方向上与所述第一驱动晶体管和所述第二驱动晶体管中的一个相邻定位，并且
其中，所述第一拾取区域在所述列方向上与所述第一驱动晶体管相邻设置，
其中，所述第二拾取区域在所述列方向上与所述第二驱动晶体管相邻设置，并且
其中，所述重置晶体管、所述第一拾取区域、所述第一驱动晶体管、所述第一选择晶体管、所述第二驱动晶体管、所述第二拾取区域和所述第二选择晶体管沿所述列方向设置在列线中。
2.根据权利要求1所述的图像传感器，
其中，所述第一浮置扩散区和所述第一驱动晶体管的所述栅极之间的互联电路的电长度与所述第二浮置扩散区和所述第二驱动晶体管的所述栅极之间的互联电路的电长度相同，并且
其中，所述第一浮置扩散区和所述第二驱动晶体管的所述栅极之间的互联电路的电长度与所述第二浮置扩散区和所述第一驱动晶体管的所述栅极之间的互联电路的电长度相同。
3.一种图像传感器，该图像传感器包括：
第一光接收电路，该第一光接收电路包括围绕并共享第一浮置扩散区的四个单元像素；
第二光接收电路，该第二光接收电路包括围绕并共享第二浮置扩散区的四个单元像素；
第一驱动晶体管；
第一选择晶体管；
第二驱动晶体管；
第二选择晶体管；
重置晶体管；
第一拾取区域；以及
第二拾取区域，
其中，所述第一光接收电路和所述第二光接收电路在列方向上彼此相邻设置，
其中，所述第一驱动晶体管、所述第一选择晶体管和所述第一拾取区域在行方向上与所述第一光接收电路的第一侧相邻设置，
其中，所述第二驱动晶体管、所述第二选择晶体管和所述第二拾取区域在所述行方向上与所述第二光接收电路的第一侧相邻设置，
其中，所述第一选择晶体管与所述第二选择晶体管相邻定位，
其中，所述第一选择晶体管和所述第二选择晶体管在所述列方向上定位在所述第一驱动晶体管和所述第二驱动晶体管之间，
其中，所述第一浮置扩散区、所述第二浮置扩散区、所述第一驱动晶体管的栅极和所述第二驱动晶体管的栅极共同通过互联电路彼此电连接，
其中，所述第一选择晶体管的栅极和所述第二选择晶体管的栅极彼此电连接，
其中，所述第一选择晶体管的源极和所述第二选择晶体管的源极是同一区域，
其中，所述重置晶体管与所述第一光接收电路的第二侧和所述第二光接收电路的第二侧相邻定位，并且
其中，所述第一侧和所述第二侧彼此相对，
其中，所述重置晶体管与所述第一光接收电路和所述第二光接收电路彼此邻接的边界相邻定位，
其中，所述第一拾取区域在所述列方向上与所述第一驱动晶体管相邻设置，
其中，所述第二拾取区域在所述列方向上与所述第二驱动晶体管相邻设置，并且
其中，所述第一拾取区域、所述第一驱动晶体管、所述第一选择晶体管、所述第二驱动晶体管、所述第二选择晶体管和所述第二拾取区域沿所述列方向设置在列线中。
4.根据权利要求3所述的图像传感器，其中，
其中，所述第一浮置扩散区和所述第一驱动晶体管的所述栅极之间的互联电路的电长度与所述第二浮置扩散区和所述第二驱动晶体管的所述栅极之间的互联电路的电长度相同，并且
其中，所述第一浮置扩散区和所述第二驱动晶体管的所述栅极之间的互联电路的电长度与所述第二浮置扩散区和所述第一驱动晶体管的所述栅极之间的互联电路的电长度相同。
5.一种图像传感器，该图像传感器包括：
第一光接收电路，该第一光接收电路包括围绕并共享第一浮置扩散区的四个单元像素；
第二光接收电路，该第二光接收电路包括围绕并共享第二浮置扩散区的四个单元像素；
第三光接收电路，该第三光接收电路包括围绕并共享第三浮置扩散区的四个单元像素；
第四光接收电路，该第四光接收电路包括围绕并共享第四浮置扩散区的四个单元像素；
第一驱动晶体管；
第一选择晶体管；
第二驱动晶体管；
第二选择晶体管；
重置晶体管；
第一拾取区域；以及
第二拾取区域，
其中，所述第一光接收电路和所述第二光接收电路在列方向上彼此相邻设置，
其中，所述第三光接收电路和所述第四光接收电路在所述列方向上彼此相邻设置，
其中，所述第一光接收电路和所述第三光接收电路在行方向上彼此相邻设置，
其中，所述第二光接收电路和所述第四光接收电路在所述行方向上彼此相邻设置，
其中，所述第一驱动晶体管和所述第一选择晶体管设置在所述第一光接收电路与所述第三光接收电路之间，
其中，所述第二驱动晶体管和所述第二选择晶体管设置在所述第二光接收电路与所述第四光接收电路之间，
其中，所述第一选择晶体管与所述第二选择晶体管相邻定位，
其中，所述第一选择晶体管和所述第二选择晶体管在所述列方向上定位在所述第一驱动晶体管和所述第二驱动晶体管之间，
其中，所述第一浮置扩散区、所述第二浮置扩散区、所述第三浮置扩散区、所述第四浮置扩散区、所述第一驱动晶体管的栅极和所述第二驱动晶体管的栅极共同通过互联电路彼此电连接，
其中，所述第一选择晶体管的栅极和所述第二选择晶体管的栅极彼此电连接，
其中，所述第一选择晶体管的源极和所述第二选择晶体管的源极是同一区域，
其中，所述重置晶体管在所述列方向上与所述第一驱动晶体管和所述第二驱动晶体管中的一个相邻定位，并且
其中，所述第一拾取区域在所述列方向上与所述第一驱动晶体管相邻设置，
其中，所述第二拾取区域在所述列方向上与所述第二驱动晶体管相邻设置，并且
其中，所述重置晶体管、所述第一拾取区域、所述第一驱动晶体管、所述第一选择晶体管、所述第二驱动晶体管、所述第二选择晶体管以及所述第二拾取区域沿所述列方向设置在列线中。
6.根据权利要求5所述的图像传感器，
其中，所述第一浮置扩散区和所述第一驱动晶体管的所述栅极之间的互联电路的电长度、所述第二浮置扩散区和所述第二驱动晶体管的所述栅极之间的互联电路的电长度、所述第三浮置扩散区和所述第一驱动晶体管的所述栅极之间的互联电路的电长度、以及所述第四浮置扩散区和所述第二驱动晶体管的所述栅极之间的互联电路的电长度相同，并且
其中，所述第一浮置扩散区和所述第二驱动晶体管的所述栅极之间的互联电路的电长度、所述第二浮置扩散区和所述第一驱动晶体管的所述栅极之间的互联电路的电长度、所述第三浮置扩散区和所述第二驱动晶体管的所述栅极之间的互联电路的电长度、以及所述第四浮置扩散区和所述第一驱动晶体管的所述栅极之间的互联电路的电长度相同。
7.一种图像传感器，该图像传感器包括：
第一光接收电路，该第一光接收电路包括围绕并共享第一浮置扩散区的四个单元像素；
第二光接收电路，该第二光接收电路包括围绕并共享第二浮置扩散区的四个单元像素；
第一驱动晶体管；
第一重置晶体管；
第二驱动晶体管；
第二重置晶体管；
第一选择晶体管；
第一拾取区域；以及
第二拾取区域，
其中，所述第一光接收电路和所述第二光接收电路在列方向上彼此相邻设置，
其中，所述第一驱动晶体管和所述第一重置晶体管在行方向上与所述第一光接收电路的第一侧相邻设置，
其中，所述第二驱动晶体管和所述第二重置晶体管在所述行方向上与所述第二光接收电路的第一侧相邻设置，
其中，所述第一驱动晶体管与所述第二驱动晶体管相邻定位，并且所述第一驱动晶体管和所述第二驱动晶体管在所述列方向上定位在所述第一重置晶体管和所述第二重置晶体管之间，
其中，所述第一浮置扩散区、所述第二浮置扩散区、所述第一驱动晶体管的栅极、所述第二驱动晶体管的栅极、所述第一重置晶体管的源极以及所述第二重置晶体管的源极共同通过互联电路彼此电连接，
其中，所述第一拾取区域设置在所述第一重置晶体管和所述第一驱动晶体管之间，
其中，所述第二拾取区域设置在所述第二重置晶体管和所述第二驱动晶体管之间，
其中，所述第一重置晶体管、所述第一拾取区域、所述第一驱动晶体管、所述第二驱动晶体管、所述第二重置晶体管和所述第二拾取区域沿所述列方向设置在列线中，
其中，所述第一选择晶体管分别与所述第一光接收电路的与所述第一侧相对的第二侧和所述第二光接收电路的与所述第一侧相对的第二侧相邻定位，并且
其中，所述第一选择晶体管与所述第一光接收电路和所述第二光接收电路彼此邻接的边界相邻定位。
8.根据权利要求7所述的图像传感器，其中，所述第一浮置扩散区和所述第一驱动晶体管的所述栅极之间的互连电路的电长度与所述第二浮置扩散区与所述第二驱动晶体管的所述栅极之间的互连电路的电长度相同，并且
其中，所述第一浮置扩散区和所述第二驱动晶体管的所述栅极之间的互连电路的电长度与所述第二浮置扩散区和所述第一驱动晶体管的所述栅极之间的互连电路的电长度相同。
9.根据权利要求8所述的图像传感器，其中，所述第一选择晶体管被定位成在所述行方向上与所述第一光接收电路和所述第二光接收电路相隔所述第一光接收电路和所述第二光接收电路的宽度。
10.一种图像传感器，该图像传感器包括：
第一光接收电路，该第一光接收电路包括围绕并共享第一浮置扩散区的四个单元像素；
第二光接收电路，该第二光接收电路包括围绕并共享第二浮置扩散区的四个单元像素；
第三光接收电路，该第三光接收电路包括围绕并共享第三浮置扩散区的多个单元像素；
第四光接收电路，该第四光接收电路包括围绕并共享第四浮置扩散区的多个单元像素，
第一驱动晶体管；
第一重置晶体管；
第二驱动晶体管；
第二重置晶体管；
第一选择晶体管；
第一拾取区域；以及
第二拾取区域，
其中，所述第一光接收电路和所述第二光接收电路在列方向上彼此相邻设置，
其中，所述第三光接收电路和所述第四光接收电路在所述列方向上彼此相邻设置，
其中，所述第一光接收电路和所述第三光接收电路在行方向上彼此相邻设置，
其中，所述第二光接收电路和所述第四光接收电路在所述行方向上彼此相邻设置，
其中，所述第一驱动晶体管和所述第一重置晶体管在行方向上设置在所述第一光接收电路和所述第三光接收电路之间，
其中，所述第二驱动晶体管和所述第二重置晶体管在所述行方向上设置在所述第二光接收电路和所述第四光接收电路之间，
其中，所述第一驱动晶体管与所述第二驱动晶体管相邻定位，并且所述第一驱动晶体管和所述第二驱动晶体管在所述列方向上定位在所述第一重置晶体管和所述第二重置晶体管之间，
其中，所述第一浮置扩散区、所述第二浮置扩散区、所述第一驱动晶体管的栅极、所述第二驱动晶体管的栅极、所述第一重置晶体管的源极和所述第二重置晶体管的源极共同通过互联电路彼此电连接，
其中，所述第一拾取区域设置在所述第一重置晶体管和所述第一驱动晶体管之间，
其中，所述第二拾取区域设置在所述第二驱动晶体管和所述第二重置晶体管之间，并且
其中，所述第一重置晶体管、所述第一拾取区域、所述第一驱动晶体管、所述第二驱动晶体管、所述第二重置晶体管和所述第二拾取区域沿所述列方向设置在列线中，并且
其中，所述第一选择晶体管与所述第三光接收电路和所述第四光接收电路的与所述第一光接收电路和所述第二光接收电路相对的一侧相邻设置。
11.根据权利要求10所述的图像传感器，其中，所述第一浮置扩散区和所述第一驱动晶体管的所述栅极之间的互联电路的电长度、所述第二浮置扩散区和所述第二驱动晶体管的所述栅极之间的互联电路的电长度、所述第三浮置扩散区和所述第一驱动晶体管的所述栅极之间的互联电路的电长度、以及所述第四浮置扩散区和所述第二驱动晶体管的所述栅极之间的互联电路的电长度相同，并且
其中，所述第一浮置扩散区和所述第二驱动晶体管的所述栅极之间的互联电路的电长度、所述第二浮置扩散区和所述第一驱动晶体管的所述栅极之间的互联电路的电长度、所述第三浮置扩散区和所述第二驱动晶体管的所述栅极之间的互联电路的电长度、以及所述第四浮置扩散区和所述第一驱动晶体管的所述栅极之间的互联电路的电长度相同。
12.一种图像传感器，该图像传感器还包括：
第一光接收电路，该第一光接收电路包括围绕并共享第一浮置扩散区的四个单元像素；
第二光接收电路，该第二光接收电路包括围绕并共享第二浮置扩散区的四个单元像素；
第一驱动晶体管；
第一重置晶体管；
第二驱动晶体管；
第二重置晶体管；
第一选择晶体管；
第二选择晶体管；
第一拾取区域；以及
第二拾取区域，
其中，所述第一光接收电路和所述第二光接收电路在列方向上彼此相邻设置，
其中，所述第一驱动晶体管和所述第一重置晶体管在行方向上与所述第一光接收电路的第一侧相邻设置，
其中，所述第二驱动晶体管和所述第二重置晶体管在所述行方向上与所述第二光接收电路的第一侧相邻设置，
其中，所述第一驱动晶体管与所述第二驱动晶体管相邻定位，并且所述第一驱动晶体管和所述第二驱动晶体管在所述列方向上定位在所述第一重置晶体管和所述第二重置晶体管之间，
其中，所述第一浮置扩散区、所述第二浮置扩散区、所述第一驱动晶体管的栅极、所述第二驱动晶体管的栅极、所述第一重置晶体管的源极以及所述第二重置晶体管的源极共同通过互联电路彼此电连接，
其中，所述第一拾取区域设置在所述第一重置晶体管和所述第一驱动晶体管之间，
其中，所述第二拾取区域设置在所述第二重置晶体管和所述第二驱动晶体管之间，
其中，所述第一重置晶体管、所述第一拾取区域、所述第一驱动晶体管、所述第二驱动晶体管、所述第二重置晶体管和所述第二拾取区域沿所述列方向设置在列线中，
其中，所述第一选择晶体管和所述第二选择晶体管分别与所述第一光接收电路的第二侧和所述第二光接收电路的第二侧相邻定位，
其中，所述第一侧和所述第二侧彼此相对，并且
其中，所述第一选择晶体管和所述第二选择晶体管与所述第一光接收电路和所述第二光接收电路彼此邻接的边界相邻定位，
其中，所述第一选择晶体管的源极和所述第二选择晶体管的源极是同一区域。
13.根据权利要求12所述的图像传感器，其中，所述第一浮置扩散区和所述第一驱动晶体管的所述栅极之间的互联电路的电长度与所述第二浮置扩散区和所述第二驱动晶体管的所述栅极之间的互联电路的电长度相同，并且
其中，所述第一浮置扩散区和所述第二驱动晶体管的所述栅极之间的互联电路的电长度与所述第二浮置扩散区和所述第一驱动晶体管的所述栅极之间的互联电路的电长度相同。
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