WO2017119166A1 - 固体撮像素子、固体撮像素子の駆動方法、及び、電子機器 - Google Patents

固体撮像素子、固体撮像素子の駆動方法、及び、電子機器 Download PDF

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WO2017119166A1
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unit
pixels
solid
transistor
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出羽　恭子
鈴木　亮司
原田　耕一
光永　知生
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ソニー株式会社
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    • H—ELECTRICITY
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/44—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by partially reading an SSIS array
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present disclosure relates to a solid-state imaging device, a driving method of the solid-state imaging device, and an electronic device.
  • Patent Documents 1 and 2 above realize so-called complete random exposure in which a plurality of pixels are selected and exposed in the same pixel row in each divided area obtained by dividing all the pixels into a plurality of areas. It was difficult. The cause lies in the configuration of the transistor in the pixel. If exposure can be selected for a plurality of pixels with respect to one pixel column, the exposure becomes random in terms of space and time, so that the accuracy of restoration is improved when restoring a thinned signal by performing random exposure. is there.
  • Non-Patent Document 1 mentioned above does not mention anything about the reduction of power consumption of the entire imaging apparatus including the imaging element.
  • an object of the present disclosure is to realize a completely random exposure in which a plurality of pixels are selected and exposed in the same pixel column in each divided area obtained by dividing all the pixels into a plurality while reducing power consumption.
  • a solid-state imaging device includes: Pixels including photoelectric conversion elements are arranged in a two-dimensional matrix in the first direction and the second direction, The pixel includes a transfer transistor that transfers charge from the photoelectric conversion element to the charge storage unit, and a reset transistor that resets the charge storage unit, The transfer transistor and the reset transistor have a multi-gate structure having a plurality of gates.
  • An electronic device for achieving the above object includes the solid-state imaging device according to the first aspect having the above-described configuration.
  • a solid-state imaging device includes: Pixels including photoelectric conversion elements are arranged in a two-dimensional matrix in the first direction and the second direction,
  • the pixel includes a transfer transistor that transfers charge from the photoelectric conversion element to the charge storage unit, and a selection transistor that selectively outputs a pixel signal based on the charge in the charge storage unit,
  • the transfer transistor has a multi-gate structure having a plurality of gates,
  • the selection transistor has a multi-gate structure having a plurality of gates or a structure in which the gates can be addressed.
  • An electronic apparatus according to the second aspect of the present disclosure for achieving the above object includes the solid-state imaging device according to the second aspect having the above-described configuration.
  • a solid-state imaging device In order to achieve the above object, a solid-state imaging device according to the third aspect of the present disclosure is provided. Pixels including photoelectric conversion elements are arranged in a two-dimensional matrix in the first direction and the second direction, The pixel includes a memory unit that temporarily holds charges read from the photoelectric conversion elements, a transfer gate unit that transfers charges from the photoelectric conversion elements to the memory unit, and a charge discharge gate unit that discharges charges of the photoelectric conversion elements. Have The transfer gate portion and the charge discharge gate portion have a multi-gate structure having a plurality of gates.
  • An electronic device according to the third aspect of the present disclosure for achieving the above object includes the solid-state imaging device according to the third aspect having the above-described configuration.
  • a method for driving a solid-state imaging device for achieving the above object is as follows.
  • Pixels including photoelectric conversion elements are arranged in a two-dimensional matrix in the first direction and the second direction,
  • the pixel includes a transfer transistor that transfers charge from the photoelectric conversion element to the charge storage unit, and a reset transistor that resets the charge storage unit,
  • the transfer transistor and the reset transistor have a multi-gate structure having a plurality of gates.
  • solid-state image sensor By selectively driving a plurality of gates of the transfer transistor and the reset transistor in units of pixels by addressing, pixel exposure is performed randomly in space and time.
  • a method for driving a solid-state imaging device for achieving the above object is as follows.
  • Pixels including photoelectric conversion elements are arranged in a two-dimensional matrix in the first direction and the second direction,
  • the pixel includes a transfer transistor that transfers charge from the photoelectric conversion element to the charge storage unit, and a selection transistor that selectively outputs a pixel signal based on the charge in the charge storage unit,
  • the transfer transistor has a multi-gate structure having a plurality of gates
  • the selection transistor has a multi-gate structure having a plurality of gates or a structure in which the gates can be addressed.
  • solid-state image sensor By selectively driving a plurality of gates of the transfer transistor and the selection transistor in units of pixels by addressing, pixel exposure is performed randomly in space and time.
  • a method for driving a solid-state imaging device for achieving the above object is as follows. Pixels including photoelectric conversion elements are arranged in a two-dimensional matrix in the first direction and the second direction, The pixel includes a memory unit that temporarily holds charges read from the photoelectric conversion elements, a transfer gate unit that transfers charges from the photoelectric conversion elements to the memory unit, and a charge discharge gate unit that discharges charges of the photoelectric conversion elements.
  • the transfer gate portion and the charge discharge gate portion have a multi-gate structure having a plurality of gates.
  • the specific pixel transistor constituting the pixel has a multi-gate structure, and Each pixel can be selected at random by appropriately driving the gate. Thereby, since each pixel can be randomly exposed spatially and temporally, it is possible to realize complete random exposure in which a plurality of pixels are selected and exposed in the same pixel column.
  • FIG. 1 is a conceptual diagram of a solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 2 is a conceptual diagram of a pixel array unit in the solid-state imaging device according to the first embodiment.
  • FIG. 3 is a conceptual diagram of one pixel unit or the like in the solid-state imaging device according to the first embodiment.
  • FIG. 4 is a block diagram showing an example of the configuration of a single slope type analog-digital converter.
  • FIG. 5A is a circuit diagram illustrating a configuration of an internal circuit of the pixel according to the first embodiment.
  • FIG. 5B is a circuit diagram illustrating another configuration of the internal circuit of the pixel according to the first embodiment.
  • 6A is a cross-sectional view of an element structure of a MOSFET having one gate, and FIG.
  • FIG. 6B is a cross-sectional view of an element structure of a MOSFET having a multi-gate structure having two gates.
  • FIG. 7 is a diagram illustrating an example of a case where one pixel unit includes 4 ⁇ 4 pixels in the solid-state imaging device according to the first embodiment.
  • FIG. 8 is a timing chart of the pixel signal reading operation in the solid-state imaging device according to the first embodiment.
  • 9A and 9B are diagrams for explaining the relationship among the sampling function, the output value of the pixel unit, and the output data format of the solid-state imaging device.
  • FIG. 10 is a diagram illustrating a pixel control procedure for sequentially reading four pixels arbitrarily selected by the sampling function.
  • FIG. 10 is a diagram illustrating a pixel control procedure for sequentially reading four pixels arbitrarily selected by the sampling function.
  • FIG. 11A is a circuit diagram illustrating a configuration of an internal circuit of a pixel according to the second embodiment
  • FIG. 11B illustrates an example in which one pixel unit includes 4 ⁇ 4 pixels in the solid-state imaging device according to the second embodiment.
  • FIG. 12 is a timing chart of the pixel signal reading operation in the solid-state imaging device according to the second embodiment.
  • FIG. 13A is a circuit diagram illustrating a configuration of an internal circuit of a pixel according to the third embodiment.
  • FIG. 13B illustrates a potential transition state of each part during exposure and charge transfer in the pixel according to the third embodiment.
  • FIG. FIG. 14 is a timing chart illustrating an operation example of one cycle by vertical synchronization in a solid-state imaging device having pixels according to the third embodiment.
  • FIG. 15 is a timing chart illustrating an operation example of the period (1) in FIG. 14 in the case of horizontal synchronization in the solid-state imaging device having pixels according to the third embodiment.
  • FIG. 16 is a timing chart illustrating an operation example of the period (2) in FIG. 14 in the case of horizontal synchronization in the solid-state imaging device having pixels according to the third embodiment.
  • FIG. 17 is a timing chart illustrating an operation example of the period (3) in FIG. 14 in the case of horizontal synchronization in the solid-state imaging device having pixels according to the third embodiment.
  • FIG. 18 is a timing chart illustrating an operation example of the period (4) in FIG. 14 in the case of horizontal synchronization in the solid-state imaging device having pixels according to the third embodiment.
  • FIG. 19 is a timing chart illustrating an operation example of the period (5) in FIG. 14 in the case of horizontal synchronization in the solid-state imaging device having pixels according to the third embodiment.
  • FIG. 20 is a conceptual diagram of a solid-state imaging device according to the second embodiment of the present disclosure.
  • 21A and 21B are diagrams illustrating a planar structure and a cross-sectional structure of an image sensor chip and a logic circuit chip according to the fourth embodiment.
  • 22A and 22B are diagrams illustrating a planar structure and a cross-sectional structure of an image sensor chip and a logic circuit chip according to the fifth embodiment.
  • FIG. 23A is a block diagram illustrating the configuration of the pixel memory unit in the logic circuit chip according to the fifth embodiment, and FIG.
  • FIG. 23B is a circuit diagram illustrating the configuration of the pixel memory included in the pixel memory unit.
  • FIG. 24A is a circuit diagram illustrating a pixel configuration when the pixel according to the first embodiment is used in the solid-state imaging element according to the fifth embodiment.
  • FIG. 24B is a circuit diagram illustrating the pixel according to the first embodiment as a solid-state imaging element according to the sixth embodiment. It is a circuit diagram which shows the pixel structure in the case of using.
  • FIG. 25A is a schematic configuration diagram in the case of having two analog-digital converters for one pixel column
  • FIG. 25B is a diagram in the case of having one analog-to-digital converter for one pixel column.
  • FIG. 25C is a schematic configuration diagram in the case of having one analog-digital converter for one pixel row.
  • FIG. 26 is a circuit diagram illustrating a configuration of an internal circuit of a pixel according to Modification 2.
  • 27A and 27B are circuit diagrams illustrating the configuration of the internal circuit of the pixel 11 according to Modification 3.
  • FIG. 28 is a block diagram illustrating a configuration of an imaging apparatus that is an example of the electronic apparatus of the present disclosure.
  • Example 2 (example in which a pixel has a 4Tr configuration) 2-3.
  • Example 3 (example of a configuration in which a pixel has a memory portion) 3.
  • Second Embodiment (Example of a solid-state imaging device having a laminated structure) 3-1.
  • Example 4 (example in which pixel units and AD converters are arranged in a one-to-one correspondence) 3-2.
  • Example 5 Example of column ADC) 3-3.
  • Example 6 (Modification of Example 5) 4).
  • Modified example 4-1 Modification 1 (A / D converter arrangement example) 4-2.
  • Modification 2 (Modification of 4Tr Configuration According to Embodiment 2) 4-3.
  • Modification 3 (Modification of 3Tr Configuration According to Embodiment 1) 5).
  • Electronic device of the present disclosure (example of imaging device)
  • the pixel may be a back-illuminated pixel or a front-illuminated pixel.
  • the “back-illuminated pixel” refers to a pixel structure that takes incident light from the opposite side, that is, the back side when the side on which the wiring layer is disposed is the front side.
  • the “front-illuminated pixel” refers to a pixel structure that takes in incident light from the surface side where the wiring layer is disposed.
  • the solid-state imaging device may have a so-called flat structure or a so-called laminated structure.
  • the “flat structure” is a peripheral circuit of the pixel array unit in which pixels are arranged in a two-dimensional matrix, that is, a driving unit that drives each pixel of the pixel array unit, or a signal read from the pixel.
  • a signal processing unit that performs predetermined signal processing on the semiconductor chip is disposed on the same semiconductor chip as the pixel array unit.
  • the “laminated structure” is a structure in which a signal processing unit or the like is mounted on a semiconductor chip different from the pixel array unit and these semiconductor chips are stacked.
  • the pixel control unit that performs control of reading a signal from the pixel includes a plurality of transfer transistors and reset transistors. By selectively driving the gate in units of pixels by addressing, pixel exposure can be performed randomly in space and time.
  • the pixel control unit can be configured to perform control to store pixel selection information in the capacitance of the charge storage unit and read a signal from the pixel in which the selection information is stored.
  • a total of K pieces in the first direction and L pieces in the second direction , K ⁇ L pixel units are arranged in I in the first direction and J in the second direction.
  • Each pixel unit may be provided with an analog-digital converter that performs analog-digital conversion on the pixel signal.
  • the pixel control unit that performs control of reading a signal from the pixel includes a plurality of transfer transistors and selection transistors. By selectively driving the gate in units of pixels by addressing, pixel exposure can be performed randomly in space and time.
  • the pixel control unit can be configured to control the pixel selection information to be stored in the parasitic capacitance of the gate of the selection transistor and to read a signal from the pixel in which the selection information is stored.
  • a total of K pieces in the first direction and L pieces in the second direction , K ⁇ L pixel units are arranged in I in the first direction and J in the second direction.
  • Each pixel unit may be provided with an analog-digital converter that performs analog-digital conversion on the pixel signal.
  • the transfer gate unit and the charge discharge gate unit are provided for the pixel control unit that performs control of reading a signal from the pixel.
  • the pixel control unit can be configured to perform control to store pixel selection information in the parasitic capacitance of each gate of the transfer gate unit and the charge discharge gate unit and to read a signal from the pixel in which the selection information is stored.
  • a total of K pieces in the first direction and L pieces in the second direction , K ⁇ L pixel units are arranged in I in the first direction and J in the second direction.
  • Each pixel unit may be provided with an analog-digital converter that performs analog-digital conversion on the pixel signal.
  • the driving method of the solid-state imaging device, and the electronic device, the first semiconductor chip and the second semiconductor chip are stacked,
  • the pixel unit may be provided on the first semiconductor chip side, and the memory portion of the pixel may be provided on the second semiconductor chip side.
  • one analog-digital converter may be provided for one pixel unit on the second semiconductor chip side, or one analog-digital converter may be provided for one pixel column of the pixel unit.
  • the first embodiment relates to a so-called flat structure solid-state imaging device and a driving method thereof.
  • a conceptual diagram of the solid-state imaging device according to the first embodiment of the present disclosure is shown in FIG. 1, and a conceptual diagram of the pixel array unit is shown in FIG.
  • the solid-state imaging device includes a pixel array unit 12 in which pixels 11 are arranged in a two-dimensional matrix in a first direction and a second direction, and a signal from each pixel 11 of the pixel array unit 12.
  • This is a CMOS (Complementary Metal Oxide Semiconductor) image sensor provided with pixel control units 13, 14, and 15 that perform control for reading out.
  • CMOS image sensor a specific pixel transistor constituting the pixel 11 has a multi-gate structure having a plurality of gates (see Examples 1 to 3 described later).
  • K pixels 11 are arranged in the first direction and L pixels are arranged in the second direction, and the pixel unit 20 is configured by a total of K ⁇ L pixels 11. is doing.
  • I pixel units 20 are arranged in the first direction and J pixel units are arranged in the second direction, and the pixel array unit 12 is configured by a total of I ⁇ J pixel units 20. That is, the pixel unit 20 is a set of pixels 11 in a divided area obtained by dividing all the pixels 11 of the pixel array unit 12 into a plurality (I ⁇ J).
  • the solid-state imaging device further includes a signal processing unit 16 that processes a signal (pixel signal) read from each pixel 11 of the pixel array unit 12 and a sampling function that is given to the pixel control units 13, 14, and 15.
  • a sampling function data storage unit 17 for storing data is provided.
  • the pixel control units 13 and 14 perform control to read out pixel signals from the respective pixels 11 of the pixel array unit 12.
  • the pixel controllers 13 and 14 use the XY addressing method (by addressing in the X and Y directions). ), Each pixel unit 20 in the pixel array unit 12 is selected (address (position) designation), and each pixel 11 in the pixel unit 20 is selected (address designation). More specifically, the pixel control unit 13 is responsible for addressing the pixel unit 20 and the pixel 11 in the X direction, and the pixel control unit 14 is responsible for addressing the pixel unit 20 and the pixel 11 in the Y direction.
  • the pixel control unit 15 controls the signal processing unit 16 that processes pixel signals.
  • the pixel control units 13 and 14 control each pixel 11 of the pixel array unit 12 based on predetermined sampling function data given from the sampling function data storage unit 17 so that the sampling function is realized.
  • the “sampling function” is matrix data indicating which pixel is read from which signal is read at each time, or data in a format having an equivalent meaning. Details and specific examples of the sampling function will be described later.
  • sampling function data storage unit 17 is provided as a constituent element of the solid-state imaging device, and the sampling function data is stored in the sampling function data storage unit 17, but the sampling function data is taken in from the outside and the pixel control units 13 and 14 are stored. , 15 may be provided. Alternatively, random noise from some noise source can be used as sampling function data.
  • the sampling function data given to the pixel control units 13 and 14 by the sampling function data storage unit 17 is used to randomly select the exposure of each pixel 11 of the pixel array unit 12 spatially and temporally (on the time axis). Used. Then, when performing random exposure based on the sampling function data, the pixel control units 13 and 14 specify the target pixel for random exposure by storing selection information in a predetermined capacity in the pixel 11. Then, under the control of the pixel controllers 13 and 14, the pixel signal is randomly transmitted from the pixel to be designated for random exposure, in which selection information is stored in a predetermined capacity in the pixel 11 (see FIG. 3). And supplied to the signal processing unit 16 through the signal line 23.
  • the signal processing unit 16 is mounted on the same semiconductor chip 18 as the pixel array unit 12.
  • the pixel signal that has undergone predetermined signal processing by the signal processing unit 16 is output to the outside of the semiconductor chip 18 via the terminal 19.
  • FIG. 1 illustrates an example in which one signal processing unit 16 is provided for the pixel array unit 12 in which the pixels 11 are arranged in a two-dimensional matrix.
  • the signal processing unit 16 is provided for each pixel unit 20 (see FIG. 3). That is, there are I ⁇ J signal processing units 16 corresponding to the pixel units 20.
  • the configuration in which the signal processing unit 16 is mounted on the same semiconductor chip 18 as the pixel array unit 12 and the pixel control units 13, 14, 15 and the sampling function data storage unit 17 are provided outside the semiconductor chip 18 is exemplified. It is not limited to this. That is, the signal processing unit 16 may be provided outside the semiconductor chip 18, and the pixel control units 13, 14, 15 and the sampling function data storage unit 17 are mounted on the semiconductor chip 18 together with the signal processing unit 16. Also good.
  • FIG. 3 shows a conceptual diagram of one pixel unit 20 and the like in the solid-state imaging device according to the first embodiment.
  • the values of K and L are not limited to these values.
  • a row control line 21 is wired for each pixel row and a column control line 22 and a signal line 23 are wired for each pixel column with respect to the arrangement of the pixels 11 of the pixel unit 20.
  • the row control line 21 includes, for example, three types of row control lines 21 1 , 21 2 , and 21 3 .
  • the row control lines 21 1 , 21 2 , and 21 3 transmit the control signal output from the pixel control unit 14 to each pixel 11 of the pixel unit 20 for each pixel row.
  • the column control line 22 transmits a control signal output from the pixel control unit 13 to each pixel 11 of the pixel unit 20 for each pixel column.
  • the signal line 23 transmits a pixel signal read from each pixel 11 of the pixel unit 20 to the signal processing unit 16 for each pixel column.
  • the signal processing unit 16 is provided for each pixel unit 20.
  • a common analog / digital converter (hereinafter also referred to as an “AD converter”) 25 is provided.
  • the column selection switch 24 is appropriately driven by the pixel control unit 15, so that the pixel signal read from the pixel 11 to the signal line 23 is sent to an AD converter (hereinafter sometimes referred to as “ADC”) 25. Supply. Similar to the pixel control units 13 and 14, the pixel control unit 15 controls the column selection switch 24 so that the sampling function is realized based on predetermined sampling function data given from the sampling function data storage unit 17. To do.
  • ADC AD converter
  • the AD converter 25 can be a known AD converter. Specifically, as the AD converter 25, a single slope AD converter, a successive approximation AD converter, or a delta-sigma modulation ( ⁇ modulation) AD converter can be exemplified.
  • the AD converter 25 may include a gray code counter. However, the AD converter 25 is not limited to these, and an AD converter such as a flash type, a half flash type, a sublens type, a pipeline type, a bit-per-stage type, a magnitude amplifier type, etc. Can also be mentioned.
  • Single slope AD converter Single slope AD converter
  • FIG. 1 An example of the configuration of the single slope AD converter is shown in FIG.
  • the AD converter 25 is provided for each pixel unit 20.
  • the single slope type column AD converter 25 uses a reference voltage V ref having a so-called ramp (RAMP) waveform (gradient waveform) in which the voltage value changes stepwise as time passes.
  • the reference voltage V ref of the ramp waveform is generated by the reference voltage generator 26.
  • the reference voltage generation unit 26 can be configured using, for example, a DAC (digital-analog conversion) circuit.
  • the AD converter 25 includes, for example, a comparator 251, a counter 252, a memory 253, and the like.
  • an up / down counter (denoted as “U / DCNT” in the drawing) is used as the counter 252.
  • the comparator 251 uses the pixel signal read from each pixel 11 of the pixel array unit 12 in units of the pixel unit 20 as a comparison input, and uses the reference voltage V ref of the ramp wave supplied from the reference voltage generation unit 26 as a reference input. Compare The comparator 251, for example, the reference voltage V ref is output when larger than the pixel signal is a first state (e.g., high level) and the output reference voltage V ref when: the pixel signal and the second (For example, low level). Thereby, the output signal of the comparator 251 becomes a pulse signal having a pulse width corresponding to the level of the pixel signal.
  • the up / down counter 252 is supplied with the clock CK at the same timing as the supply start timing of the reference voltage V ref to the comparator 251. Then, the up / down counter 252 performs a down (DOWN) count or an up (UP) count in synchronization with the clock CK, so that the period of the pulse width of the output pulse of the comparator 251, that is, the start of the comparison operation. The comparison period from the end of the comparison operation to the end of the comparison operation is measured.
  • the count result (count value) of the up / down counter 252 becomes a digital value obtained by digitizing an analog pixel signal, and is temporarily stored in the memory 253. Then, a digital value obtained by AD converting the analog pixel signal from the memory 253 is appropriately read out.
  • noise removal processing by correlated double sampling (CDS) is performed in order to remove noise during the reset operation of the pixels 11. Is done. From the pixel 11, for example, the reset level V rst and the signal level V sig are read in this order.
  • the reset level V rst corresponds to the potential of the charge storage unit when the charge storage unit (floating diffusion FD described later) of the pixel 11 is reset.
  • the signal level V sig corresponds to the potential of the charge storage unit when the charge stored in the photoelectric conversion element is transferred to the charge storage unit.
  • the signal level V sig read by adding the signal charge includes the reset level. the same amount of noise as the V rst is held. For this reason, it is possible to obtain a signal from which these noises are removed by performing a correlated double sampling operation in which the reset level V rst is subtracted from the signal level V sig .
  • a correlated double sampling process is executed at the time of AD conversion by the AD converter 25.
  • the up / down counter 252 is, for example, the reset level V rst Down-counting, and up-counting is performed on the signal level V sig .
  • the difference between the signal level V sig and the reset level V rst can be obtained.
  • noise removal processing by correlated double sampling is performed during AD conversion by the AD converter 25.
  • the multi-gate is driven by the XY addressing method (addressing).
  • Each pixel 11 of the pixel array unit 12 can be selected at random.
  • each pixel 11 of the pixel array unit 12 can be randomly exposed spatially and temporally (on the time axis). it can.
  • the exposure becomes random spatially and temporally (on the time axis), and is restored when the thinned signal is restored by performing random exposure. This can improve the accuracy.
  • pixel signals are randomly supplied to the signal processing unit 16 provided for each pixel unit 20 on the time axis.
  • signals of all the pixels are read out in units of pixel rows, not all the AD converters 25 are operated, but some of the AD converters 25 are operated.
  • the power consumption of the solid-state imaging device can be reduced as compared with the case of operating 25.
  • the output of the pixel signal (digital value) from the AD converter 25 is performed randomly on the time axis, the data amount can be reduced as compared with the case where the pixel signal is read from all the pixels. Further, since it is not necessary to provide a multiplexer for selecting a pixel signal, the circuit configuration can be simplified and the power consumption of the entire solid-state imaging device can be further reduced. Furthermore, by performing pixel selection by complete random access in space and time (on the time axis), it is possible to select and expose a plurality of pixels for one pixel column, so that random exposure is performed and thinned out. It is possible to greatly reduce image quality degradation when restoring a recovered signal.
  • the pixel 11 in the solid-state imaging device that stores selection information in a predetermined capacity in the pixel 11 and realizes complete random exposure
  • a case where the pixel 11 has a 3Tr configuration including three transistors (Tr) will be referred to as a first embodiment
  • a case where the pixel 11 has a 4Tr configuration will be referred to as a second embodiment.
  • the case of having the configuration will be described as a third embodiment.
  • Example 1 is an example in which the pixel 11 in the solid-state imaging device according to the first embodiment has a 3Tr configuration.
  • FIG. 5A shows the configuration of the internal circuit of the pixel 11 according to the first embodiment.
  • the pixel 11 according to the first embodiment includes, for example, a photodiode PD as a photoelectric conversion element (light receiving element).
  • the pixel 11 has, for example, a transfer transistor TR 1 , a reset transistor TR 2 , and an amplification transistor TR 3 . That is, the pixel 11 according to the first embodiment has a 3Tr configuration including three transistors (Tr), which are a transfer transistor TR 1 , a reset transistor TR 2 , and an amplification transistor TR 3 .
  • Tr three transistors
  • N-type MOSFETs are used as the three transistors including the transfer transistor TR 1 , the reset transistor TR 2 , and the amplification transistor TR 3 .
  • the combination of the conductivity types of the three transistors TR 1 , TR 2 , TR 3 illustrated here is merely an example, and the present invention is not limited to these combinations.
  • the transfer transistor TR 1 and the reset transistor TR 2 made of MOSFET have a multi-gate structure having a plurality of gates, for example, two gates.
  • the transfer transistor TR 1 and the reset transistor TR 2 have a multi-gate structure, the same pixel of each pixel unit 20 in which all the pixels 11 are divided into a plurality of parts by driving the multi-gate by the XY address method. It is possible to realize complete random exposure in which a plurality of pixels are selected and exposed in the column. Details thereof will be described later.
  • FIG. 6A shows a cross-sectional view of an element structure of a MOSFET having a normal structure with one gate
  • FIG. 6B shows a cross-sectional view of an element structure of a MOSFET with a multi-gate structure having two gates.
  • a source region S and a drain region D are formed in a surface layer portion of a semiconductor substrate 31, and a gate electrode G is disposed above a channel region between the source region S and the drain region D via a gate insulating film 32. It has an arranged structure.
  • the MOSFET is formed by arranging a semiconductor having the same property in the source region S and the drain region D and a semiconductor having the opposite property in the channel region directly below the gate electrode G. Then, by installing a metal gate electrode G above the source region S and the drain region D, the function of a sluice that controls the current inlet to the source region S, the outlet to the drain region D, and the current flow to the gate electrode G Is given.
  • the source region S and the drain region D are electrically insulated if no voltage is applied to the gate electrode G.
  • a voltage is applied to the gate electrode G, free electrons are attracted to the channel region directly below the gate electrode G. For this reason, all the paths connecting the source region S and the drain region D become rich in free electrons, and current easily flows.
  • a MOSFET having a multi-gate structure two gate regions are formed, and each is controlled by a voltage applied from different metal electrodes (gate electrodes) G 1 and G 2 , whereby two gate electrodes G 1 , When a voltage is simultaneously applied to both G 2 , the current easily flows.
  • gate electrodes gate electrodes
  • the transfer transistors TR 1 and the reset transistor TR 2 is a multi-gate structure having two gate.
  • the transfer transistor TR 1 and the reset transistor TR 2 are driven by an XY addressing method (addressing) using a column selection signal and a row selection signal, so that each pixel 11 is a pixel to be read (selection target). Whether it is controlled.
  • a pixel transfer control signal T x in the X direction (first direction) is supplied from the pixel control unit 13 as a column selection signal to one gate, and the other gate has ,
  • a Y direction (second direction) pixel transfer control signal T y is provided from the pixel control unit 14 as a row selection signal.
  • the pixel transfer control signal T x and a pixel transfer control signal T y is (in this example, the high level state) both the active state by the transfer transistor TR 1 is turned.
  • a pixel reset control signal R x in the X direction is supplied from the pixel control unit 13 as a column selection signal to one gate, and a pixel reset control signal R y in the Y direction is supplied to the other gate. It is given from the pixel controller 14 as a row selection signal. Then, (in this example, the high level state) the pixel reset control signal R x and pixel reset control signal R y are active both by the reset transistor TR 2 is turned.
  • three types of row control lines 21 commonly wired to the respective pixels 11 in the same pixel row are a pixel selection control signal line 21 1 , a pixel transfer control signal line 21 2 , and a pixel reset control signal.
  • Line 21 3 The pixel selection control signal line 21 1 transmits the pixel selection control signal SELV DD that is appropriately output from the pixel control unit 14 to the amplification transistor TR 3 .
  • the pixel transfer control signal line 21 2 transmits the pixel transfer control signal T y appropriately output from the pixel control unit 14 to the other gate of the transfer transistor TR 1 .
  • the pixel reset control signal line 21 3 transmits the pixel reset control signal R y appropriately output from the pixel control unit 14 to the other gate of the reset transistor TR 2 .
  • column control for transmitting the pixel transfer control signal T x and the pixel reset control signal R x output from the pixel control unit 13 as appropriate to one gate of each of the transfer transistor TR 1 and the reset transistor TR 2 is shown.
  • the line 22 is illustrated as one control line for the sake of simplification of the drawing.
  • the column control line 22 includes a pixel transfer control signal that transmits the pixel transfer control signal T x and a pixel reset control signal line that transmits the pixel reset control signal R x .
  • the photodiode PD has an anode electrode connected to a low-potential-side power source (for example, ground GND), and photoelectrically converts received light into photocharges (here, photoelectrons) having a charge amount corresponding to the amount of light. Converts and accumulates the photocharge.
  • the cathode electrode of the photodiode PD is electrically connected to the gate electrode of the amplification transistor TR 3 via the transfer transistor TR 1 .
  • a region electrically connected to the gate electrode of the amplification transistor TR 3 is a floating diffusion (floating diffusion region / impurity diffusion region) FD.
  • the floating diffusion FD is a charge accumulation unit (charge detection unit), and is a charge-voltage conversion unit that converts the accumulated charge into a voltage.
  • the transfer transistor TR 1 is connected between the cathode electrode of the photodiode PD and the floating diffusion FD.
  • the transfer transistor TR 1 becomes conductive when the pixel transfer control signal T x and the pixel transfer control signal T y whose high level is in the active state are supplied from the pixel control unit 13 and the pixel control unit 14 to the two gates, The photoelectric charges photoelectrically converted by the photodiode PD are transferred to the floating diffusion FD.
  • the reset transistor TR 2 has a drain connected to the pixel reset potential RSD and a source connected to the floating diffusion FD.
  • the reset transistor TR 2 becomes conductive when the pixel reset control signal R x and the pixel reset control signal R y whose high level is in the active state are supplied from the pixel control unit 13 and the pixel control unit 14 to the two gates, The potential of the floating diffusion FD is reset to the pixel reset potential RSD.
  • the amplification transistor TR 3 has a gate connected to the floating diffusion FD and a source connected to the signal line 23.
  • the pixel configuration according to this example is a 3Tr configuration. Therefore, the amplification transistor TR 3 has a function of selecting the pixel 11 (function of a selection transistor). That is, the amplification transistor TR 3 is in a state where an amplification operation can be performed, that is, a pixel selection state when the potential of the floating diffusion FD applied to the gate is in an active state (in this example, a high level state). Note that, since the amplification transistor TR 3 performs a source follower operation, the fluctuation of the drain voltage hardly affects the output signal. Therefore, in order to reduce the number of power supplies and wirings, the drain potential of the amplification transistor TR 3 can be shared with the pixel reset potential RSD.
  • the amplification transistor TR 3 serves as an input part of a read circuit that reads out a signal obtained by photoelectric conversion at the photodiode PD, specifically, a source follower circuit.
  • the amplification transistor TR 3 forms a source follower circuit with a current source (not shown) connected to one end of the signal line 23 when the source is connected to the signal line 23.
  • the amplification transistor TR 3 amplifies a signal corresponding to the electric charge accumulated in the floating diffusion FD and reads it out to the signal line 23 when the pixel selection control signal SELV DD becomes active.
  • the number of elements constituting the internal circuit may be smaller than that of the pixel having the 4Tr configuration which will be described later, and thus there is an advantage that the pixel 11 can be miniaturized.
  • FIG. 5B Another configuration of the internal circuit of the pixel 11 is shown in FIG. 5B.
  • a part of the internal circuit is shared between the plurality of pixels 11.
  • the reset transistor TR 2 the floating diffusion FD, and the amplification transistor TR 3 are shared between the two pixels 11 and 11.
  • the transfer transistor TR 1 is provided for each pixel 11.
  • compressed sensing In the solid-state imaging device having the pixel 11 according to the first embodiment having the above-described configuration, it is possible to read a signal by compressive sensing.
  • compressed sensing is an operation of selecting pixel 11 at random and reading out a pixel signal. Which pixel is selected is defined in the above-described sampling function, and a sampling function for selecting the pixel 11 at random is prepared in advance.
  • sampling function data is stored in the sampling function data storage unit 17 (see FIG. 1).
  • the image information when all the pixels are read out by well-known reconstruction signal processing can be obtained without reading out the pixel information of all the pixels. It is known that it can be restored.
  • a CMOS image sensor can reduce power consumption by reducing the number of times of reading out pixel signals.
  • the reconfiguration signal processing may be performed on the server side, the video information in a state where the data amount is reduced by the compressed sensing can be transmitted. It is also effective in reducing network bandwidth.
  • the solid-state imaging device uses the selection information of the pixels specifying the selected pixels as the capacitance in the pixels.
  • the configuration of the pixel of FIG. 5A is stored in the capacitance C FD of the floating diffusion FD.
  • the reset potential RSD is stored as selection information in the capacitor C FD of the floating diffusion FD through the reset transistor TR 2 . Details thereof will be described later.
  • the address of the pixel 11 1,1 is (1,1)
  • the address of the pixel 11 1,2 is (1,2)
  • the address of the pixel 11 1,3 is (1,1).
  • the address of the pixels 11 1,4 be (1,4).
  • the address of the pixel 11 2,1 is (2,1)
  • the address of the pixel 11 2,2 is (2,2)
  • the address of the pixel 11 2,3 is (2,3).
  • the address of the pixel 11 2,4 is (2,4).
  • the address of the pixel 11 3,1 is (3,1)
  • the address of the pixel 11 3,2 is (3,2)
  • the address of the pixel 11 3,3 is (3,3)
  • the addresses of the pixels 11 3 and 4 are (3, 4).
  • the address of the pixel 11 4,1 is (4,1)
  • the address of the pixel 114,2 is (4,2)
  • the address of the pixel 114,3 is (4,3).
  • the addresses of the pixels 114 , 4 are (4, 4).
  • FIG. 8 shows a timing chart of the pixel signal reading operation in the solid-state imaging device according to the first embodiment, which is executed in the pixel array of the pixel unit 20 described above.
  • each of the pixels 11 1,2 , 11 1,3 , 11 having addresses (1, 2), (1, 3), (2, 1), (4, 1), (4, 4).
  • 2,1 , 11 4,1 , 11 4 , 4 are electronically shuttered, and each pixel 11 with addresses (1,1), (2,2), (3,1), (4,3)
  • the timing relationships when signal reading is performed on 1,1 , 11 2,2 , 11 3,1 , 114,3 are shown.
  • a period t 11 -t 15 is an electronic shutter period
  • a period t 15 -t 19 is a matrix selection (pixel selection) period
  • a period t 19 -t 20 is a P-phase period.
  • Readout period Further, the period from t 20 to t 24 is a transfer period
  • the period from t 24 to t 25 is a D-phase readout period
  • the period from t 25 to t 26 is a non-selection period.
  • the “P phase” is a reset level V rst corresponding to the potential of the floating diffusion FD when the floating diffusion FD is reset.
  • the “D phase” is a signal level V sig corresponding to the potential of the floating diffusion FD when the charge photoelectrically converted by the photodiode PD is transferred to the floating diffusion FD.
  • the pixel transfer control signal T y2 and the pixel transfer control signal T x1 become active, so that the transfer transistor TR 1 of the pixels 111 and 2 becomes conductive.
  • a pixel reset control signal R y2 and the pixel reset control signal R x1 is by the active state, the reset transistor TR 2 of the pixel 11 1 and 2 become conductive.
  • the pixel reset potential RSD 2 is in a high level state.
  • charges of the photodiode PD of the pixel 11 1,2 is discarded pixel reset potential RSD 2 through the transfer transistors TR 1 and the reset transistor TR 2.
  • the operation after the charge of the photodiode PD is discarded is the same as the above case.
  • the pixel transfer control signal T y3 and the pixel transfer control signal T x1 become active, so that the transfer transistor TR 1 of the pixels 111 and 3 becomes conductive.
  • the pixel reset control signal R y3 and the pixel reset control signal R x1 become active, so that the reset transistor TR 2 of the pixels 111 and 3 becomes conductive.
  • the pixel reset potential RSD 3 is in a high level state.
  • charges of the photodiode PD of the pixel 11 1,3 is discarded pixel reset potential RSD 3 through the transfer transistors TR 1 and the reset transistor TR 2.
  • the operation after the charge of the photodiode PD is discarded is the same as the above case.
  • the pixel transfer control signal T y4 and the pixel transfer control signal T x4 become active, and the transfer transistor TR 1 of the pixels 114 and 4 becomes conductive.
  • the pixel reset control signal R y4 and the pixel reset control signal R x4 are activated, so that the reset transistors TR 2 of the pixels 114 and 4 are turned on.
  • the pixel reset potential RSD 4 is in a high level state.
  • charges of the photodiode PD of the pixel 11 4,4 is discarded pixel reset potential RSD 4 through the transfer transistors TR 1 and the reset transistor TR 2. After the charge of the photodiode PD is discarded, it is the same as the above case.
  • the pixels 11 to be electronically shuttered can be randomly selected spatially and temporally.
  • the pixels 11 1,2 , 11 1,3 , 11 2 whose addresses are (1, 2), (1, 3), (2, 1), (4, 1), (4, 4).
  • 1 , 11 4 , 1 , 11 4 , 4 an electronic shutter operation is performed in which the charges of the photodiodes PD are discarded to the pixel reset potentials RSD 1 , RSD 2 , RSD 3 , RSD 4 .
  • a pixel reset control signal R y2 and the pixel reset control signal R x2 is by the active state at time t 16, the transfer transistors TR 1 pixel 11 2,2 becomes conductive.
  • the pixel reset potential RSD 2 is in a high level state.
  • the high level of the pixel reset potential RSD 2 is stored as selection information in the capacitor C FD of the floating diffusion FD through the transfer transistor TR 1 , and the pixels 112 and 2 are designated as the selection pixels.
  • the pixel reset control signal R y3 and the pixel reset control signal R x4 become active, and the transfer transistor TR 1 of the pixels 114 and 3 becomes conductive.
  • the pixel reset potential RSD 3 is in a high level state. Accordingly, the high level of the pixel reset potential RSD 3 is stored as selection information in the capacitor C FD of the floating diffusion FD through the transfer transistor TR 1 , and the pixels 114 and 3 are designated as the selection pixels.
  • pixels to be read pixel signal by writing the high-level potential as the selection information to the capacitance C FD of the floating diffusion FD, and specify the selected pixel to be read pixel signals (matrix selection) is performed .
  • matrix selection four pixels of the pixel 11 1,1 , the pixel 11 3,1 , the pixel 11 2,2 , and the pixel 11 4 , 3 are selected as pixels from which pixel signals are to be read.
  • the four pixels selected as the pixels from which the pixel signal is to be read out that is, pixel 11 1,1 , pixel 11 3,1 , pixel 11 2,2 , and pixel 11
  • the P phase reset level V rst
  • Transfer period starts at time t 20 , and the pixel transfer control signal T y1 , the pixel transfer control signal T x1, and the pixel transfer control signal T x3 become active, whereby the pixels 11 1, 1 and the pixel 11 3 , 1 transfer transistor TR 1 becomes conductive.
  • high-level selection information is stored in each of the floating diffusions FD of the pixels 11 1,1 and 11 3,1 . Therefore, the photoelectric charges (here, photoelectrons) photoelectrically converted by the photodiodes PD of the pixels 11 1,1 and the pixels 11 3,1 are transferred to the floating diffusion FD through the transfer transistor TR 1 .
  • the pixel transfer control signal T y2 and the pixel transfer control signal T x2 become active, so that the transfer transistor TR 1 of the pixels 112 and 2 becomes conductive.
  • high-level selection information is stored in the floating diffusion FD of the pixels 112,2 . Therefore, photoelectrically converted by the photodiode PD of the pixel 11 2,2, the photocharge accumulated is transferred through the transfer transistor TR 1 to the floating diffusion FD.
  • a pixel transfer control signal T y3 and the pixel transfer control signal T x4 is by the active state at time t 22, the transfer transistors TR 1 pixel 11 4,3 becomes conductive.
  • high-level selection information is stored in the floating diffusion FD of the pixels 114 and 3 . Therefore, photoelectrically converted by the photodiode PD of the pixel 11 4,3, the photocharge accumulated is transferred through the transfer transistor TR 1 to the floating diffusion FD.
  • the four pixels to which charges are transferred from the photodiode PD to the floating diffusion FD that is, the pixel 11 1,1 , the pixel 11 3,1 , and the pixel 11 2 , 2 and the pixels 114 , 3 are read out from the floating diffusion FD in the D phase (signal level V sig ).
  • Non-selection period starts at time t 25 and the pixel reset control signals R y1 , R y2 , R y3 , R y4 and the pixel reset control signals R x1 , R x2 , R x3 , R x4 are all active. Accordingly, the reset transistors TR 2 of all the pixels 11 in one pixel unit 20 are turned on. At the same time, the pixel reset potential RSD 1 becomes the low level. As a result, in all the pixels 11 in one pixel unit 20, the potential of the floating diffusion FD is reset to the pixel reset potentials RSD 1 , RSD 1 , RSD 2 , RSD 3 , and RSD 4 , and becomes a non-selected state.
  • the transfer transistor TR 1 and the reset transistor TR 2 have a multi-gate structure, the transfer is performed under the control of the pixel control units 13 and 14.
  • Each multi-gate of the transistor TR 1 and the reset transistor TR 2 can be selectively driven on a pixel basis. Specifically, the selected pixels are determined one by one for each column of the pixel unit 20.
  • the transfer of charges from the photodiode PD to the floating diffusion FD is also performed row by row. Time-consuming processing for P-phase and D-phase sampling is performed simultaneously for four rows.
  • the pixels 11 of the pixel unit 20 can be randomly selected spatially and temporally, a plurality of pixels are selected and exposed in the same pixel column of each pixel unit 20 obtained by dividing all the pixels 11 into a plurality. Random exposure can be realized.
  • the pixel control units 13 and 14 obtain pixel selection information for designating a selected pixel based on a predetermined sampling function given from the sampling function data storage unit 17 and the capacity in the pixel 11. is stored, for example, the capacitance C FD of the floating diffusion FD. Then, the selection information to the capacitance C FD of the floating diffusion FD to read out signal (pixel signal) from the stored pixel.
  • sampling function The pixel controllers 13 and 14 control each pixel 11 of the pixel array unit 12 so that the sampling function is realized based on predetermined sampling function data given from the sampling function data storage unit 17.
  • the relationship among the sampling function, the output value of the pixel unit 20, and the output data format of the solid-state image sensor will be described with reference to FIGS. 9A and 9B.
  • Which pixel is selected by the pixel control units 13 and 14 is defined in the sampling function stored in the sampling function data storage unit 17.
  • a certain sampling function is loaded from the sampling function data storage unit 17 to the pixel control units 13 and 14, a row, column selection signal and a row and column reset signal based on the sampling function are generated in the pixel control units 13 and 14.
  • the column selection signal is the pixel transfer control signal T x
  • the row selection signal is the pixel transfer control signal T y
  • the column reset signal is the pixel reset control signal R x and the row reset signal is the pixel reset control signal Ry .
  • the solid-state imaging device having the pixels 11 according to the first embodiment (solid-state imaging device according to the first aspect) is common to all the pixel units 20 at a certain time under the control of the pixel control units 13 and 14.
  • the sampling function A is given so that the output value y at that time is obtained from each pixel unit 20. Since the signal lines (signal readout lines) 23 are separated for each pixel unit 20, by performing control synchronized with all the pixel units 20, one each from all the pixel units 20 at the same time, a total of I ⁇ J Can be obtained.
  • the sampling function can be regarded as a resampling filter having an arbitrary coefficient for 4 ⁇ 4 pixels in the pixel unit 20, but since a common sampling function is applied to all the pixel units 20, I ⁇ J
  • Each output value is also a result of calculating data obtained by performing common resampling on I ⁇ J two-dimensional grid points from the entire image. That is, data such as I ⁇ J reduced images is output.
  • the solid-state imaging device having the pixels 11 according to the first embodiment can perform the same operation continuously in time series while switching the sampling function.
  • the sampling function A at this time can be expressed in the form of a matrix in which rows are arranged by the number of times of obtaining the output value y.
  • the sampling function is a matrix of 4 rows ⁇ 16 columns.
  • the corresponding output value y is four [y 1 , y 2 , y 3 , y 4 ] of I ⁇ J two-dimensional array data.
  • Each row vector of the sampling function may be 1 for only one element and 0 for the rest as shown in the equation (1).
  • the output value y of the pixel unit 20 is obtained by selecting and outputting one of the pixels in the pixel unit 20.
  • the sampling function of Expression (1) is an example of a sampling function that sequentially reads four pixels arbitrarily selected from them when one pixel unit 20 is configured with 4 ⁇ 4 pixels.
  • FIG. 10 shows a pixel control procedure for sequentially reading four pixels arbitrarily selected by the sampling function of Expression (1).
  • a pixel position corresponding to 1 of the first row vector of the sampling function is selected by a corresponding row and column selection signal, and a pixel value of the pixel is read from the signal line 23. Then, the read signal value is discretized by the AD converter 25 of the signal processing unit 16 and output (first from the left in FIG. 9).
  • the second row vector of the sampling function is operated in the same manner as (1) (second from the left in FIG. 9).
  • the third row vector of the sampling function is operated in the same manner as (1) (second from the right in FIG. 9).
  • the same operation as (1) is performed for the fourth row vector of the sampling function (first from the right in FIG. 9).
  • Example 2 is an example when the pixel 11 in the solid-state imaging device according to the first embodiment has a 4Tr configuration.
  • FIG. 11A shows a configuration of an internal circuit of the pixel 11 according to the second embodiment.
  • the pixel 11 according to the second embodiment includes a selection transistor TR 4 in addition to the photodiode PD, the transfer transistor TR 1 , the reset transistor TR 2 , and the amplification transistor TR 3 .
  • the pixel 11 according to the second embodiment has a 4Tr configuration including four transistors (Tr) including a transfer transistor TR 1 , a reset transistor TR 2 , an amplification transistor TR 3 , and a selection transistor TR 4 .
  • Tr transistors
  • the drains of the reset transistor TR 2 and the amplification transistor TR 3 are connected to a fixed potential, for example, the power supply potential V DD on the high potential side.
  • the selection transistor TR 4 is connected between the source of the amplification transistor TR 3 and the signal line 23.
  • N-type MOSFETs are used as the four transistors including the transfer transistor TR 1 , the reset transistor TR 2 , the amplification transistor TR 3 , and the selection transistor TR 4 .
  • the combination of the conductivity types of the four transistors TR 1 , TR 2 , TR 3 , and TR 4 exemplified here is merely an example, and is not limited to these combinations.
  • the transfer transistor TR 1 formed of a MOSFET has a multi-gate structure having a plurality of gates, for example, two gates.
  • the selection transistor TR 4 has a multi-gate structure having a plurality of gates, for example, two gates, or a structure in which the gates are XY addressable. Then, whether or not each pixel 11 is a pixel to be read (selected) is controlled by driving by an XY address method using a column selection signal and a row selection signal.
  • a pixel transfer control signal T x in the X direction (first direction) is supplied from the pixel control unit 13 as a column selection signal to one gate, and the other gate has ,
  • a Y direction (second direction) pixel transfer control signal T y is provided from the pixel control unit 14 as a row selection signal.
  • the pixel transfer control signal T x and a pixel transfer control signal T y is (in this example, the high level state) both the active state by the transfer transistor TR 1 is turned.
  • the selection transistor TR 4 the pixel selection control signal S x in the X direction is supplied from the pixel control unit 13 as a column selection signal to the gate, and the pixel selection control signal S y in the Y direction is supplied to the drain as a row selection signal. Given from the pixel control unit 14. Then, (in this example, the high level state) active pixel selection control signal S x and a pixel selection control signal S y are both by a, the selection transistor TR 4 becomes conductive.
  • the pixel reset control signal Rst for driving the reset transistor TR 2 may be supplied from the pixel control unit 13 as a column selection signal, or the pixel control unit 14 as a row selection signal. You may make it give from.
  • the transfer transistor TR 1 and the selection transistor TR 4 have a multi-gate structure, and the transistors TR 1 and TR 4 are driven by the XY address method, thereby dividing each pixel unit into a plurality of pixels 11. It is possible to realize complete random exposure in which a plurality of pixels are selected and exposed in 20 identical pixel rows.
  • the selection information of the pixels specifying the selected pixels is The data is stored in the parasitic capacitance C q of the gate of the selection transistor TR 4 .
  • FIG. 11B A signal readout operation by compression sensing executed in the solid-state imaging device having the above configuration (solid-state imaging device according to the second aspect) will be described below.
  • a total of 4 ⁇ 4 pixels 11 are illustrated.
  • FIG. 12 shows a timing chart of the pixel signal reading operation in the solid-state imaging device according to the second embodiment, which is executed in the pixel array of the pixel unit 20.
  • each of the pixels 11 1 , 2 , 11 1 , 3 , 11 having addresses (1, 2), (1, 3), (2, 1), (4, 1), (4, 4) is shown.
  • 2,1 , 11 4,1 , 11 4 , 4 are electronically shuttered, and each pixel 11 with addresses (1,1), (2,2), (3,1), (4,3)
  • the timing relationships when signal reading is performed on 1,1 , 11 2,2 , 11 3,1 , 114,3 are shown.
  • the period t 11 -t 15 is an electronic shutter period
  • the period t 15 -t 19 is a matrix selection (pixel selection) period
  • the period t 19 -t 20 is a P-phase period. Readout period.
  • the period from t 20 to t 24 is a transfer period
  • the period from t 24 to t 25 is a D-phase readout period
  • the period from t 25 to t 26 is a non-selection period.
  • the pixel transfer control signal T y2 and the pixel transfer control signal T x1 become active, so that the transfer transistor TR 1 of the pixels 111 and 2 becomes conductive.
  • the pixel reset control signals Rst 1 to Rst 4 are in an active state, the charges of the photodiodes PD of the pixels 11 2, 1 and 11 4 , 1 are supplied to the power supply potential through the transfer transistor TR 1 and the reset transistor TR 2. Discarded at V DD .
  • the pixel transfer control signal T y3 and the pixel transfer control signal T x1 become active, so that the transfer transistor TR 1 of the pixels 111 and 3 becomes conductive.
  • the pixel reset control signals Rst 1 to Rst 4 are in the active state, the charge of the photodiode PD of the pixels 111 and 3 is discarded to the power supply potential V DD through the transfer transistor TR 1 and the reset transistor TR 2 .
  • the pixel transfer control signal T y4 and the pixel transfer control signal T x4 become active, and the transfer transistor TR 1 of the pixels 114 and 4 becomes conductive.
  • the pixel reset control signal Rst 1 ⁇ Rst 4 is by the active state, the charge of the photodiode PD of the pixel 11 4,4 is discarded to the supply voltage V DD through the transfer transistors TR 1 and the reset transistor TR 2.
  • the pixels 11 to be electronically shuttered can be randomly selected spatially and temporally.
  • the pixels 11 1,2 , 11 1,3 , 11 2 whose addresses are (1, 2), (1, 3), (2, 1), (4, 1), (4, 4).
  • 1 , 11 4 , 1 1 , 1 1 4 , 4 an electronic shutter operation is performed in which the charge of each photodiode PD is discarded to the power supply potential V DD .
  • Matrix selection period At time t 15 , the pixel reset control signals Rst 1 to Rst 4 that have become inactive in the second half of the electronic shutter period are again in the active state. At the same time, the pixel selection control signal S y1 becomes active, and the pixel selection control signal S x1 becomes active within the active period of the pixel selection control signal S y1 .
  • the high-level potential of the pixel selection control signal S y1 at the timing when the pixel selection control signal S x1 becomes inactive is stored as selection information in the parasitic capacitance C q of the selection transistor TR 4 , and the pixels 11 1,1 Is designated as the selected pixel.
  • pixel selection control signal S y2 at time t 16 becomes active state
  • pixel selection control signal S x2 becomes active within the active period of the pixel selection control signal S y2.
  • the high-level potential of the pixel selection control signal S y2 at the timing when the pixel selection control signal S x2 becomes inactive is stored as selection information in the parasitic capacitance C q of the selection transistor TR 4 , and the pixels 11 2,2 Is designated as the selected pixel.
  • the pixel selection control signal S y1 becomes active, and the pixel selection control signal S x3 becomes active within the active period of the pixel selection control signal S y1 .
  • the high-level potential of the pixel selection control signal S y1 at the timing when the pixel selection control signal S x3 becomes inactive is stored as selection information in the parasitic capacitance C q of the selection transistor TR 4 , and the pixels 11 3,1 Is designated as the selected pixel.
  • the pixel selection control signal S y3 becomes active, and the pixel selection control signal S x4 becomes active within the active period of the pixel selection control signal S y3 .
  • the high-level potential of the pixel selection control signal S y3 at the timing when the pixel selection control signal S x4 becomes inactive is stored as selection information in the parasitic capacitance C q of the selection transistor TR 4 , and the pixels 11 4, 3 Is designated as the selected pixel.
  • the parasitic capacitance C by writing a high-level potential as selection information to q, specify the selected pixel to be read pixel signals (matrix selection) row of the selection transistor TR 4 Is called.
  • the pixel reset control signals Rst 1 to Rst 4 transition from the active state to the inactive state at time t 19 .
  • the four pixels selected as the pixels from which the pixel signal is to be read out that is, pixel 11 1,1 , pixel 11 3,1 , pixel 11 2,2 , and pixel 11
  • the P phase reset level V rst
  • Transfer period starts at time t 20 , and the pixel transfer control signal T y1 , the pixel transfer control signal T x1, and the pixel transfer control signal T x3 become active, whereby the pixels 11 1, 1 and the pixel 11 3 , first transfer transistor TR 1 is turned. As a result, the photoelectric charges photoelectrically converted by the photodiodes PD of the pixels 11 1,1 and the pixels 11 3,1 are transferred to the floating diffusion FD through the transfer transistor TR 1 .
  • the pixel transfer control signal T y2 and the pixel transfer control signal T x2 become active, so that the transfer transistor TR 1 of the pixels 112 and 2 becomes conductive.
  • the transfer transistor TR 1 of the pixels 112 and 2 becomes conductive.
  • the light charge that has been photoelectrically converted by the photodiode PD of the pixel 11 2,2 is transferred through the transfer transistor TR 1 to the floating diffusion FD.
  • a pixel transfer control signal T y3 and the pixel transfer control signal T x4 is by the active state at time t 22, the transfer transistors TR 1 pixel 11 4,3 becomes conductive.
  • photoelectrically converted by the photodiode PD of the pixel 11 4,3, the photocharge accumulated is transferred through the transfer transistor TR 1 to the floating diffusion FD.
  • the four pixels to which charges are transferred from the photodiode PD to the floating diffusion FD that is, the pixel 11 1,1 , the pixel 11 3,1 , and the pixel 11 2 , 2 and the pixels 114 , 3 are read out from the floating diffusion FD in the D phase (signal level V sig ).
  • a high level potential is selected for the parasitic capacitance C q of the selection transistor TR 4. It is in a state stored as information.
  • the D-phase reading is performed through the selection transistor TR 4. Is done.
  • the transfer transistor TR 1 and the selection transistor TR 4 have a multi-gate structure, the transfer is performed under the control of the pixel control units 13 and 14.
  • Each multi-gate of the transistor TR 1 and the selection transistor TR 4 can be selectively driven on a pixel basis.
  • the pixels 11 of the pixel unit 20 can be randomly selected spatially and temporally, a plurality of pixels are selected and exposed in the same pixel column of each pixel unit 20 obtained by dividing all the pixels 11 into a plurality. Random exposure can be realized.
  • Example 3 is an example in the case where the pixel 11 in the solid-state imaging device according to the first embodiment has a memory unit that temporarily accumulates charges in order to realize a global shutter.
  • FIG. 13A shows the configuration of the internal circuit of the pixel 11 according to the third embodiment.
  • the pixel 11 according to the third embodiment includes a memory unit 41, a transfer gate unit 42, and a charge.
  • a discharge gate portion (overflow gate portion) 43 is provided.
  • the memory unit 41 between the photodiode PD and the transfer transistor TR 1, temporarily stores the charge photoelectrically converted by the photodiode PD.
  • the gate portion on the transfer transistor TR 1 side that is driven by the gate control signal MEM 2 serves as a charge storage unit.
  • the gate portion on the transfer gate portion 42 side driven by the gate control signal MEM 1 functions to separate the charge in the storage portion on the transfer transistor TR 1 side from the charge in the photodiode PD.
  • the transfer gate unit 42 has a multi-gate structure having a plurality of gates, for example, two gates, and is driven by an XY address method using a column selection signal and a row selection signal. Specifically, in the transfer gate unit 42, the pixel transfer control signal Sx in the X direction (first direction) is given to the drain as a column selection signal from the pixel control unit 13, and the gate is supplied with the Y direction ( A pixel transfer control signal S y in the second direction is supplied from the pixel control unit 14 as a row selection signal.
  • the charge discharge gate unit 43 discharges the charge of the photodiode PD to the power supply potential V DD in a different route from the route of the reset transistor TR 2 so that the signal before one imaging frame is not affected.
  • the charge discharge gate portion 43 has a multi-gate structure having a plurality of gates, for example, two gates. Specifically, there are two gates, one gate driven by an XY addressing system using a column selection signal and a row selection signal, and one gate driven by a charge discharge control signal (overflow gate control signal) OFG. Has a gate.
  • the drain, the pixel overflow control signal O x in the X-direction is given from the pixel control unit 13 as a column selection signal, to gate the pixel overflow in the Y direction (second direction)
  • the control signal O y is given from the pixel control unit 14 as a row selection signal.
  • each transfer unit 42 and the charge discharge gate unit 43 have a multi-gate structure, and the gate units 42 and 43 are driven by the XY address system, thereby dividing each pixel unit into a plurality of pixels 11. It is possible to realize complete random exposure in which a plurality of pixels are selected and exposed in 20 identical pixel rows. Then, in order to realize signal readout by compressed sensing, in the pixel 11 according to the third embodiment, pixel selection information for designating the selected pixel is transferred to the capacity in the pixel, the pixel having the configuration of FIG. 13A. gate 42 and the gate of the parasitic capacitance C s of the charge discharging gate portion 43, is provided to store the C o.
  • the state of potential transition is shown in FIG. 13B. As the potential of the charge discharge gate portion 43 transitions from the upper solid line to the lower solid line (potential becomes deeper), the charge of the photodiode PD is discharged to the power supply potential V DD through the charge discharge gate portion 43. Is done.
  • the transfer gate unit 42-memory unit 41-transfer transistor TR 1 sequentially transitions from the lower solid line to the upper solid line (the potential becomes shallower), whereby the charge of the photodiode PD becomes floating diffusion FD.
  • the gate control signals MEM 1 and MEM 2 of the memory unit 41 have a structure having, for example, two potential steps in the charge transfer direction under each gate. Yes.
  • FIG. 14 shows a timing chart of an operation example of one cycle by vertical synchronization in the solid-state imaging device having the pixels 11 according to the third embodiment.
  • L 4 in FIG. 2
  • a total of 4 ⁇ 4 pixels 11 are illustrated.
  • a reading operation for one frame is performed in two vertical synchronization periods (2V).
  • the exposure start control is performed by the charge discharge gate unit 43, and the exposure end control is performed by the transfer gate unit.
  • the exposure start function and the exposure end function are separated, so that a complete random exposure and a global shutter for selecting and exposing a plurality of pixels in each of the divided pixel units 20 are provided. Can be realized simultaneously.
  • the selection of the pixels is performed by an XY address system using the pixel transfer control signals S x and S y of the transfer gate unit 42 and the pixel overflow control signals O x and O y of the charge discharge gate unit 43. Therefore, the transfer gate portion 42 can also be referred to as a selection transistor that performs pixel selection.
  • the gate control signals MEM 1 and MEM 2 of the memory unit 41 and the charge discharge control signal OFG of the charge discharge gate unit 43 operate simultaneously for all the pixels, and only the pixels selected by the pixel overflow control signals O x and O y have an electronic shutter. Take it. Then, only in the pixel selected by the pixel transfer control signals S x and S y , the charge photoelectrically converted by the photodiode PD is read by the transfer gate unit 42 under the gate of the gate control signal MEM 1 of the memory unit 41. .
  • FIGS. 15 to 19 show timing charts of operation examples in the case of horizontal synchronization in the solid-state imaging device having the pixels 11 according to the third embodiment (solid-state imaging device according to the third aspect).
  • 15 shows an example of operation during the period (1) in FIG. 14
  • FIG. 16 shows an example of operation during the period (2) in FIG. 14
  • FIG. 17 shows an example of operation during the period (3) in FIG. 18 shows an example of operation in the period (4) of FIG. 14
  • FIG. 19 shows an example of operation in the period (5) of FIG.
  • a case where one pixel unit 20 includes 4 ⁇ 4 pixels 11 illustrated in FIG. 11B is illustrated.
  • pixel transfer control signals TG 1 to TG 4 are transfer control signals for driving the transfer transistors TR 1 of the pixels in the first to fourth rows.
  • Pixel reset control signals Rst 1 to Rst 4 are reset control signals that drive the reset transistors TR 2 of the pixels in the first to fourth rows.
  • Pixel selection control signals Sel 1 to Sel 4 are selection control signals for driving the selection transistors TR 4 of the pixels in the first to fourth rows.
  • the pixel 11 has a pixel configuration including the memory unit 41, the transfer gate unit 42, and the charge discharge gate unit 43.
  • the exposure start control is performed by the charge discharge gate unit 43
  • the exposure end control is performed by the transfer gate unit 42
  • the pixel selection is performed by the pixel transfer control signal. This is performed by an XY address method using S x , S y and pixel overflow control signals O x , O y .
  • the pixels 11 of the pixel unit 20 can be randomly selected spatially and temporally, a plurality of pixels are selected and exposed in the same pixel column of each pixel unit 20 obtained by dividing all the pixels 11 into a plurality. Random exposure can be realized.
  • the solid-state imaging device according to the second embodiment relates to a so-called laminated solid-state imaging device and a driving method thereof.
  • a conceptual diagram of a solid-state imaging device according to the second embodiment of the present disclosure is shown in FIG.
  • an image sensor chip 51 that is a first semiconductor chip (semiconductor substrate) and a logic circuit chip 52 that is a second semiconductor chip include, for example, the image sensor chip 51 as an upper chip.
  • the logic circuit chip 52 is stacked as a lower chip (so-called stacked structure).
  • the image sensor chip 51 includes pixel units 20 (see FIG. 2) having K ⁇ L pixels 11 as a unit arranged in a two-dimensional matrix.
  • a pixel array unit 12 and a driving unit that drives each pixel 11 of the pixel unit 20 are mounted.
  • the pixel control units 13 and 14 and the sampling function data storage unit 17 can be exemplified by taking the configuration of FIG. 1 as an example. However, in FIG. 20, the pixel control units 13 and 14 and the sampling function data storage unit 17 are not shown.
  • a pad part 53 and a pad part 54 for electrical connection with the outside, and a via (VIA) 55 for electrical connection with the logic circuit chip 52 are provided.
  • vias 56 are provided.
  • the configuration in which the pad portion 53 and the pad portion 54 are provided on both the left and right sides with the pixel array portion 12 in between is exemplified, but a configuration in which the pad portion is provided on one of the left and right sides may be employed.
  • the via 55 and the via 56 are provided on both upper and lower sides with the pixel array unit 12 in between is illustrated, but a configuration in which the via is provided on one of the upper and lower sides may be employed.
  • the logic circuit chip 52 includes a signal processing unit 16 that performs predetermined signal processing on a signal read from each pixel 11 of the pixel unit 20, a pixel control unit 15 that controls the signal processing unit 16, and the like.
  • a signal processing unit 16 for example, as shown in FIG. 3, a configuration having an AD converter 25 that AD-converts a signal read from the pixel 11 can be exemplified.
  • the flat structure according to the first embodiment is obtained by using the pixel 11 having the pixel configuration according to Example 1, Example 2, or Example 3.
  • the pixels 11 of the pixel array unit 12 can be randomly exposed spatially and temporally. Accordingly, it is possible to realize complete random exposure in which a plurality of pixels are selected and exposed in the same pixel column of each pixel unit 20 obtained by dividing the pixel 11 in the pixel array unit 12 into a plurality.
  • the signal processing unit 16 including the AD converter 25 that AD-converts the signal of the pixel 11 is mounted on the logic circuit chip 52 side.
  • the AD converter 25 is arranged with a one-to-one correspondence with the pixel unit 20, an aspect in which the AD converter 25 is arranged for each column of the pixel unit 20, and the like are conceivable.
  • Specific examples (Examples 4 to 6) of the solid-state imaging device according to the second embodiment will be described below.
  • the fourth embodiment is an example in which the AD converter 25 is arranged with a one-to-one correspondence with the pixel unit 20.
  • FIG. 21A shows a planar structure of the image sensor chip 51 and the logic circuit chip 52 according to the fourth embodiment, and FIG. 21B shows a sectional structure thereof.
  • pixel units 20 including 4 ⁇ 4 pixels 11 are arranged in a two-dimensional matrix.
  • the pixel configuration according to Example 1, Example 2, or Example 3 can be used.
  • pixel control units 13 and 14 and a sampling function data storage unit 17 are provided for the two-dimensional matrix arrangement of the pixel units 20.
  • the AD converters 25 are arranged in a two-dimensional matrix with a one-to-one correspondence with the pixel units 20 to form the signal processing unit 16. That is, one AD converter 25 performs AD conversion processing on the 4 ⁇ 4 pixels 11 of the corresponding pixel unit 20.
  • the signal lines of the 4 ⁇ 4 pixels 11 are commonly connected by, for example, Cu—Cu with one wiring 57 and one corresponding AD of the logic circuit chip 52. It is electrically connected to the converter 25. That is, the AD converter 25 and the Cu—Cu connection are made by one wiring 57 for each pixel unit 20. As a result, it is possible to perform AD conversion processing on the signal of any one pixel of the 4 ⁇ 4 pixels 11 of the pixel unit 20 independently by the corresponding one AD converter 25.
  • a pad portion 58 is provided in the lower logic circuit chip 52, and an opening 59 is formed in a corresponding portion of the pad portion 58 of the image sensor chip 51.
  • a configuration for bonding to the pad portion 58 is adopted.
  • the pixel 11 having the pixel configuration according to the first, second, or third embodiment is used as in the case of these embodiments.
  • signals of 4 ⁇ 4 pixels 11 of one pixel unit 20 are subjected to AD conversion processing by one AD converter 25.
  • one pixel is selected for each pixel column of the pixel unit 20 composed of 4 ⁇ 4 pixels 11, and information on the selected pixel is AD-converted by the AD converter 25 at each time.
  • selection information is not stored (accumulated) in the capacitance in the pixel.
  • the fifth embodiment is an example of a column ADC in which an AD converter 25 is arranged for each pixel column of the pixel unit 20 with respect to the pixel unit 20.
  • FIG. 22A shows a planar structure of the image sensor chip 51 and the logic circuit chip 52 according to the fifth embodiment, and FIG. 22B shows a sectional structure thereof.
  • pixel units 20 including 4 ⁇ 4 pixels 11 are arranged in a two-dimensional matrix.
  • the pixel configuration according to the first embodiment or the second embodiment can be used.
  • pixel control units 13A and 14A and a sampling function data storage unit 17A are provided for the two-dimensional matrix arrangement of the pixel units 20.
  • the pixel memory units 60 are arranged in a two-dimensional matrix with a one-to-one correspondence with the pixel units 20.
  • the pixel memory unit 60 includes pixel memories arranged in a two-dimensional matrix corresponding to each pixel 11 of the logic circuit chip 52.
  • the pixel unit 20 includes K ⁇ L pixels 11, and I pixel units 20 are arranged in the first direction (X direction) and J in the second direction (Y direction).
  • the pixel memory units 60 are also composed of K ⁇ L pixel memories, and I ⁇ J are arranged in a two-dimensional matrix.
  • FIG. 23A shows the configuration of the pixel memory unit 60 in the logic circuit chip 52 according to the fifth embodiment
  • FIG. 23B shows the configuration of the pixel memory constituting the pixel memory unit 60.
  • the pixel memory unit 60 includes, for example, 4 ⁇ 4 pixel memories 61 is illustrated.
  • the pixel memory 61 corresponds to the memory unit 41 in the pixel configuration according to the third embodiment.
  • the pixel size of the image sensor chip 51 can be reduced.
  • An AD converter 25 is arranged for each pixel column of the pixel memory unit 60 (column ADC).
  • the fact that the AD converter 25 is arranged for each pixel column of the pixel memory unit 60 means that the AD converter 25 is arranged for each pixel column of the pixel unit 20.
  • a column selection switch 24 is provided between the pixel memory unit 60 and the AD converter 25 in order to effectively drive the AD converter 25 and reduce power consumption.
  • the configuration for reducing the power consumption by the column selection switch 24 is illustrated, but the power consumption may be reduced even if the power supply of the necessary AD converter 25 is controlled without providing the column selection switch 24. Can be reduced.
  • the pixel memory 61 includes a P-phase memory capacitor C p that stores a reset level V rst that is the P phase of the pixel 11, and a D phase memory that stores a signal level V sig that is a D phase. It has a capacity Cd .
  • One end of each of the P-phase memory capacitor C p and the D-phase memory capacitor C d is grounded.
  • the selection transistor TR 41d is connected P-phase selection transistor TR 41p and D phase between the signal line 23 1 of the other end of the pixel side of the P-phase memory capacity C p and D-phase memory capacity C d Has been.
  • a P-phase selection transistor TR 42p and a D-phase selection transistor are provided between the other ends of the P-phase memory capacity C p and the D-phase memory capacity C d and the signal line 23 2 on the signal processing unit side. TR 42d is connected.
  • the P-phase selection transistor TR 41p and the D-phase selection transistor TR 41d have a multi-gate structure having a plurality of gates, for example, two gates.
  • the P-phase selection transistor TR 41p is driven by the XY address system based on the column selection signal Spx and the row selection signal Spy , so that the P-phase selection transistor TR 41p is supplied for the P phase at the reset level V rst supplied through the signal line 23 1 . Control of storage in the memory capacity C p is performed.
  • P-phase selection transistor TR 42p by being driven by a row select signal S Elpy, performs read control to the signal line 23 2 of the reset level V rst held in memory capacity C p for the P phase .
  • the D-phase selection transistor TR 41d is driven by the XY addressing method using the column selection signal S dx and the row selection signal S dy , so that the signal phase V sig supplied through the signal line 23 1 is used for the D phase. Control of storage in the memory capacity Cd is performed. Then, the D-phase selection transistor TR 42d is driven by the row selection signal S eldy to perform read control of the signal level V sig held in the D-phase memory capacitor C d to the signal line 23 2 . .
  • the pixel signals (reset level V rst and signal level V sig ) temporarily stored (held) in the pixel memory 61 are read from the pixel memory 61 to the signal line 23 2 in a line sequential manner. Then, the reset level V rst and the signal level V sig read sequentially by the row selection signal S elpy and the row selection signal S eldy are transmitted to the AD converter 25 through the signal line 23 2 , and AD conversion processing is performed.
  • the AD converter 25 for example, a single slope AD converter (see FIG. 4) used in the solid-state imaging device according to the first embodiment can be used. Thereby, the AD converter 25 can perform noise removal by correlated double sampling that takes the difference between the signal level V sig and the reset level V rst during AD conversion.
  • the pixel memory unit 60 including 4 ⁇ 4 pixel memories 61 is in a one-to-one correspondence with the pixel unit 20 including 4 ⁇ 4 pixels 11. It is possible to AD-convert the signal of any one pixel out of 4 pixels ⁇ 4 pixels independently.
  • a time lag corresponding to the time required for AD conversion occurs at least from reading a signal of a certain pixel to reading a signal of the next pixel.
  • the AD converter 25 is arranged for each pixel column of the pixel memory unit 60, signals of two pixels in different pixel columns are parallel.
  • AD conversion processing can be performed. Therefore, the signal readout interval from the two pixels is not restricted by the time required for AD conversion, and can be regarded as zero in practice.
  • the stacked solid-state imaging device according to the fifth embodiment can realize more complete random driving than the stacked solid-state imaging device according to the fourth embodiment.
  • the pixel configuration according to the first embodiment by a multi-gate structure reset transistor TR 2, and stores the selection information of the pixels specifying the selected pixel, the capacitance C FD of the floating diffusion FD (See FIG. 5A).
  • the multilayer solid-state imaging device according to the fifth embodiment as in the case of the multilayer solid-state imaging device according to the fourth embodiment, continuous processing is performed for each pixel column regarding AD conversion. Therefore , the selection information is not stored in the capacitor CFD of the floating diffusion FD.
  • FIG. 24B shows a pixel configuration when the pixel according to Example 1 is used in the solid-state imaging device of Example 6.
  • the selection transistor TR 4 is driven by an XY address method using a column selection signal S x and a row selection signal S y , thereby causing signals of a plurality of pixels 11 constituting one pixel unit 20. Select in order and output.
  • a signal of a plurality of pixels 11 constituting one pixel unit 20 by outputting in time division by the selection transistors TR 4, it is possible to obtain the following effects, effects.
  • the solid-state imaging device having the laminated structure according to the fifth embodiment wiring corresponding to the number of pixels of the pixel unit 20 is provided between the pixel unit 20 on the image sensor chip 51 side and the pixel memory unit 60 on the logic circuit chip 52 side. It was necessary to connect with.
  • the pixel unit 20 and the pixel memory unit 60 are For example, only one wiring by Cu-Cu connection is sufficient. Accordingly, it is possible to reduce the pixel size by greatly reducing the number of wirings while maintaining the same simultaneity as that of the solid-state imaging device of the fifth embodiment.
  • Modification 1 is an arrangement example of the AD converter 25.
  • the 3Tr configuration pixel according to the first embodiment and the 4Tr configuration pixel according to the second embodiment only one pixel signal can be simultaneously processed in one AD converter 25.
  • a plurality of AD converters are arranged for one pixel column, signals can be read from the same number of pixels and processed simultaneously. For example, as shown in FIG. 25A, two columns of ADCs 25A and 25B are arranged above and below the pixel array unit 12, and signal lines are divided into odd-numbered pixel rows and even-numbered pixel rows, and pixel signals are sent to the column ADCs 25A and 25B. Or a signal line is divided between odd and even rows of the same color and pixel signals are transmitted to the column ADCs 25A and 25B.
  • a so-called column ADC configuration in which the AD converter 25 is arranged for each pixel column, or as shown in FIG. 25C, the AD converter 25 is provided for each pixel row.
  • a so-called low ADC configuration may be employed.
  • the signal line for transmitting the signal of the pixel 11 to the column ADC 25 is a vertical signal line (column signal line)
  • the signal line for transmitting the signal of the pixel 11 to the row ADC 25C is a horizontal signal. It becomes a line (row signal line).
  • the shaded pixels 11 represent pixels that read out signals in the same one horizontal period (1H).
  • the second modification is a modification of the 4Tr configuration according to the second embodiment.
  • the configuration of the internal circuit of the pixel 11 according to Modification 2 is shown in FIG. Pixel 11 according to the second modification, in the pixel of 4Tr structure shown in FIG. 11A, a plurality of sets of selection transistors TR 4, for example, two pairs of selection transistors TR 4_1, has a configuration having a TR 4_2.
  • each one of the gate, X direction pixel selection control signal S 1x, S 2x is given from the pixel control unit 13 as a column selection signal, to each of the other gates , Y direction pixel selection control signals S 1y and S 2y are provided from the pixel control unit 14 as row selection signals. Then, the pixel selection control signal S 1x, S 2x, and the pixel selection control signal S 1y, (in this example, the high level state) S 2y is in an active state both by the selection transistor TR 4_1, TR 4_2 conductive state It becomes.
  • the selection of the pixel specifying the selected pixel information, the selection transistor TR 4_1, parasitic capacitance of each gate of the TR 4_2 C Q_1, are to be stored in C Q_2.
  • pixel selection control signal S 1x, S 2x, and the pixel selection control signal S 1y, the S 2y supplied from the outside of the solid-state imaging device configured
  • the third modification is a modification of the 3Tr configuration according to the first embodiment.
  • the configuration of the internal circuit of the pixel 11 according to Modification 3 is shown in FIGS. 27A and 27B.
  • a transfer gate unit 42 is provided in order to give priority to the synchronism of the exposure time within one horizontal period (1H).
  • the pixel configuration is divided from the end function.
  • the transfer gate portion 42 by providing the transfer gate portion 42 between the transfer transistor TR 1 and the floating diffusion FD, the transfer gate portion 42 operates. Priority can be given to the synchronism of the exposure time within the exposure time within 1H.
  • the transfer gate unit 42 may be provided between the photodiode PD and the transfer transistor TR 1 .
  • the solid-state imaging device uses an imaging device such as a digital still camera and a video camera, a portable terminal device having an imaging function such as a mobile phone, and a solid-state imaging device for an image reading unit. It can be used as an imaging unit (image capturing unit) in electronic devices such as copying machines.
  • the above-described module form mounted on an electronic device, that is, a camera module is used as an imaging device.
  • FIG. 28 is a block diagram illustrating a configuration of an imaging apparatus that is an example of the electronic apparatus of the present disclosure.
  • the imaging apparatus 100 includes an optical system 101 including a lens group and the like, an imaging unit 102, a DSP circuit 103 that is a camera signal processing unit, a frame memory 104, a display device 105, and a recording device 106. , An operation system 107, a power supply system 108, and the like.
  • the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, the operation system 107, and the power supply system 108 are connected to each other via a bus line 109.
  • the optical system 101 takes in incident light (image light) from a subject and forms an image on the imaging surface of the imaging unit 102.
  • the imaging unit 102 converts the amount of incident light imaged on the imaging surface by the optical system 101 into an electrical signal for each pixel and outputs the electrical signal as a pixel signal.
  • the DSP circuit 103 performs general camera signal processing, such as white balance processing, demosaic processing, and gamma correction processing.
  • the frame memory 104 is used for storing data as appropriate during the signal processing in the DSP circuit 103.
  • the display device 105 includes a panel type display device such as a liquid crystal display device or an organic EL (electroluminescence) display device, and displays a moving image or a still image captured by the imaging unit 102.
  • the recording device 106 records the moving image or still image captured by the imaging unit 102 on a recording medium such as a portable semiconductor memory, an optical disk, or an HDD (Hard Disk Disk Drive).
  • the operation system 107 issues operation commands for various functions of the imaging apparatus 100 under the operation of the user.
  • the power supply system 108 appropriately supplies various power supplies serving as operation power for the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, and the operation system 107 to these supply targets.
  • the solid-state imaging device according to the first and second embodiments described above can be used as the imaging unit 102.
  • Pixels including photoelectric conversion elements are arranged in a two-dimensional matrix in the first direction and the second direction,
  • the pixel includes a transfer transistor that transfers charge from the photoelectric conversion element to the charge storage unit, and a reset transistor that resets the charge storage unit,
  • the transfer transistor and the reset transistor have a multi-gate structure having a plurality of gates.
  • Solid-state image sensor [2] A pixel control unit that performs control of reading a signal from the pixel is provided.
  • the pixel controller performs random exposure in terms of space and time by selectively driving a plurality of gates of the transfer transistor and the reset transistor in units of pixels by addressing.
  • the solid-state imaging device according to [1] above.
  • the pixel control unit stores pixel selection information in the capacitor of the charge storage unit, and performs control to read a signal from the pixel in which the selection information is stored.
  • the solid-state imaging device according to the above [2].
  • a total of K ⁇ L pixels including K pixels in the first direction and L pixels in the second direction has I pixel units in the first direction and J pixels in the second direction. Are arranged, An analog-to-digital converter that performs analog-to-digital conversion of pixel signals is provided for each pixel unit.
  • the solid-state imaging device according to any one of [1] to [3] above.
  • Pixels including photoelectric conversion elements are arranged in a two-dimensional matrix in the first direction and the second direction,
  • the pixel includes a transfer transistor that transfers charge from the photoelectric conversion element to the charge storage unit, and a selection transistor that selectively outputs a pixel signal based on the charge in the charge storage unit,
  • the transfer transistor has a multi-gate structure having a plurality of gates
  • the selection transistor has a multi-gate structure having a plurality of gates or a structure in which the gates can be addressed.
  • Solid-state image sensor [6] A pixel control unit that performs control of reading a signal from the pixel is provided.
  • the pixel controller performs random exposure in terms of space and time by selectively driving a plurality of gates of the transfer transistor and the selection transistor on a pixel basis by addressing.
  • the solid-state imaging device according to [5] above.
  • the pixel control unit stores pixel selection information in the parasitic capacitance of the gate of the selection transistor, and performs control to read a signal from the pixel in which the selection information is stored.
  • a pixel unit composed of a total of K ⁇ L pixels, K in the first direction and L in the second direction, is I in the first direction and J in the second direction.
  • An analog-to-digital converter that performs analog-to-digital conversion of pixel signals is provided for each pixel unit.
  • the solid-state imaging device according to any one of [5] to [7] above.
  • Pixels including photoelectric conversion elements are arranged in a two-dimensional matrix in the first direction and the second direction,
  • the pixel includes a memory unit that temporarily holds charges read from the photoelectric conversion elements, a transfer gate unit that transfers charges from the photoelectric conversion elements to the memory unit, and a charge discharge gate unit that discharges charges of the photoelectric conversion elements.
  • Have The transfer gate portion and the charge discharge gate portion have a multi-gate structure having a plurality of gates.
  • a pixel control unit that performs control of reading a signal from the pixel is provided, The pixel control unit performs random exposure in terms of space and time by selectively driving a plurality of gates of the transfer gate unit and the charge discharge gate unit by addressing in units of pixels.
  • the solid-state imaging device according to [9] above.
  • the pixel control unit stores pixel selection information in the parasitic capacitance of each gate of the transfer gate unit and the charge discharge gate unit, and performs control to read a signal from the pixel in which the selection information is stored.
  • the solid-state imaging device according to [10] above.
  • An analog-to-digital converter that performs analog-to-digital conversion of pixel signals is provided for each pixel unit.
  • the solid-state imaging device according to any one of [9] to [11] above.
  • a first semiconductor chip and a second semiconductor chip are stacked, A pixel unit is provided on the first semiconductor chip side, and a memory portion of the pixel is provided on the second semiconductor chip side; One analog-digital converter is provided for one pixel unit on the second semiconductor chip side.
  • a first semiconductor chip and a second semiconductor chip are stacked, A pixel unit is provided on the first semiconductor chip side, and a memory portion of the pixel is provided on the second semiconductor chip side; One analog-digital converter is provided for one pixel column of the pixel unit on the second semiconductor chip side.
  • the solid-state imaging device according to [13] above.
  • Pixels including photoelectric conversion elements are arranged in a two-dimensional matrix in the first direction and the second direction, The pixel includes a transfer transistor that transfers charge from the photoelectric conversion element to the charge storage unit, and a reset transistor that resets the charge storage unit, The transfer transistor and the reset transistor have a multi-gate structure having a plurality of gates.
  • Pixels including photoelectric conversion elements are arranged in a two-dimensional matrix in the first direction and the second direction,
  • the pixel includes a transfer transistor that transfers charge from the photoelectric conversion element to the charge storage unit, and a selection transistor that selectively outputs a pixel signal based on the charge in the charge storage unit,
  • the transfer transistor has a multi-gate structure having a plurality of gates,
  • the selection transistor has a multi-gate structure having a plurality of gates or a structure in which the gates can be addressed.
  • Pixels including photoelectric conversion elements are arranged in a two-dimensional matrix in the first direction and the second direction, The pixel includes a memory unit that temporarily holds charges read from the photoelectric conversion elements, a transfer gate unit that transfers charges from the photoelectric conversion elements to the memory unit, and a charge discharge gate unit that discharges charges of the photoelectric conversion elements.
  • the transfer gate portion and the charge discharge gate portion have a multi-gate structure having a plurality of gates.
  • Solid-state image sensor By selectively driving a plurality of gates of the transfer gate portion and the charge discharge gate portion in units of pixels by addressing, pixel exposure is performed randomly in space and time.
  • a method for driving a solid-state imaging device [18] Pixels including photoelectric conversion elements are arranged in a two-dimensional matrix in the first direction and the second direction, The pixel includes a transfer transistor that transfers charge from the photoelectric conversion element to the charge storage unit, and a reset transistor that resets the charge storage unit, The transfer transistor and the reset transistor have a multi-gate structure having a plurality of gates.
  • Pixels including photoelectric conversion elements are arranged in a two-dimensional matrix in the first direction and the second direction,
  • the pixel includes a transfer transistor that transfers charge from the photoelectric conversion element to the charge storage unit, and a selection transistor that selectively outputs a pixel signal based on the charge in the charge storage unit,
  • the transfer transistor has a multi-gate structure having a plurality of gates
  • the selection transistor has a multi-gate structure having a plurality of gates or a structure in which the gates can be addressed.
  • An electronic device having a solid-state image sensor.
  • the pixels including the photoelectric conversion elements are arranged in a two-dimensional matrix in the first direction and the second direction,
  • the pixel includes a memory unit that temporarily holds charges read from the photoelectric conversion elements, a transfer gate unit that transfers charges from the photoelectric conversion elements to the memory unit, and a charge discharge gate unit that discharges charges of the photoelectric conversion elements.
  • Have The transfer gate portion and the charge discharge gate portion have a multi-gate structure having a plurality of gates.
  • An electronic device having a solid-state image sensor.
  • SYMBOLS 11 ... Pixel, 12 ... Pixel array part, 13, 14, 15 ... Pixel control part, 16 ... Signal processing part, 17 ... Sampling function data storage part, 18 ... Semiconductor chip , 20 ... Pixel unit, 21 (21 1 , 21 2 , 21 3 ) ... Row control line, 22 ... Column control line, 23 ... Column signal line, 24 ... Column selection switch, 25... AD converter (analog-digital converter), 26... Reference voltage generation unit, 41... Memory unit, 42... Transfer gate unit, 43. ..Image sensor chip, 52... Logic circuit chip, 60... Pixel memory unit, 61... Pixel memory, 251...
  • Comparator 252. ⁇ Floating diffusion , PD ⁇ ⁇ ⁇ photodiode, TR 1 ⁇ ⁇ ⁇ transfer transistor, TR 2 ⁇ ⁇ ⁇ reset transistor, TR 3 ⁇ ⁇ ⁇ amplifying transistor, TR 3 select transistor, V sig ⁇ ⁇ ⁇ signal level, V rst ⁇ ⁇ ⁇ Reset level

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Abstract

光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部をリセットするリセットトランジスタを有する画素構成において、転送トランジスタ及びリセットトランジスタを、複数のゲートを有するマルチゲート構造とする。あるいは又、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部の電荷に基づく画素信号を選択的に出力する選択トランジスタを有する画素構成において、転送トランジスタ及び選択トランジスタを、複数のゲートを有するマルチゲート構造とする。

Description

固体撮像素子、固体撮像素子の駆動方法、及び、電子機器
　本開示は、固体撮像素子、固体撮像素子の駆動方法、及び、電子機器に関する。
　近年、クラウド技術のコンセプトが盛んに議論され、撮像装置や撮像素子といったイメージングデバイスを搭載した電子機器のクラウド端末としての役割が期待されている。そして、近い将来には、様々な電子機器がクラウドと繋がり、これらの電子機器同士、電子機器と使用者、使用者とクラウドとが繋がる社会が実現されると予測されている。それ故、このような社会の流れに鑑み、クラウドを始めとするネットワーク社会で利用するための電子機器に搭載可能なイメージングデバイスの開発が求められている。
　ところで、クラウドに様々な電子機器が繋がる場合、膨大な通信量や消費電力の増加等、種々の課題を解決する必要がある。通信分野では通信量を増やす開発が行われているが、通信量の増加には限界があろう。また、無線通信等は、ネットワーク社会の発達に伴い使用者が増えると、直ちに通信量の取り合いとなり、通信帯域の不足が生じる。一方、イメージングデバイスにあっては、画素信号処理の部分での電力消費、通信時における電力消費が課題である。更に、イメージングデバイスによって得られた画像の通信を考えた場合、画像サイズとその通信量（通信レート）も課題とされる。
　撮像素子を含む撮像装置全体の消費電力を低減するための撮像素子の駆動方法や信号処理の開発が、鋭意、進められている。具体的には、例えば、固体撮像素子が有する全画素を複数のエリアに分割し、この分割エリアの画素を交互に読み出すことにより、低消費電力化を実現するようにしている（例えば、特許文献１参照）。また、単位素子が行列状に配された素子アレイ部における１行分の単位素子の内の一部の単位素子の情報のみを必要とする素子選択モード時には、必要とされない単位素子に対応する信号処理回路が通常動作モード時よりも低消費電力状態となるようにしている（例えば、特許文献２参照）。
　通常、イメージングデバイスによって得られる画像を圧縮して通信することにより、通信時の電力消費量を低減させている。これまで、画像圧縮信号処理については、幾つかの提案がなされている。例えば、撮像素子における露光制御に基づき、全画素（全撮像素子）を読み出すよりも少ない量のデータを得ることができ、しかも、アナログ－デジタル変換後にデータ圧縮のための処理回路が必要とされない信号処理技術が周知である（例えば、非特許文献１参照）。即ち、撮像素子からの画素信号を、マルチプレクサによってランダムに選択し、ランダムに選択されたアナログ－デジタル変換器に入力させるといった手法に基づき、最終的に撮像素子からの画素信号の圧縮を行う。
特開２００７－１３４８０５号公報 特開２０１２－１６５１６８号公報
Y. Oike and A. Ei. Gamal, A, "CMOS Image Sensor With Per-Column ΣΔ ADC and Programmable Compressed Sensing", Solid-State Circuits, IEEE Journal of Volume 48,  Issue 1
　しかしながら、上記の特許文献１，２に開示された技術では、全画素を複数に分割した各分割エリアの同じ画素列内で複数の画素を選択して露光する、所謂、完全なランダム露光の実現が困難であった。その原因は、画素内のトランジスタの構成にある。１つの画素列に対して複数の画素について露光選択できると、露光が空間的及び時間的にランダムとなるために、ランダム露光を行って間引いた信号を復元する際に復元の精度が上がる効果がある。また、上記の非特許文献１には、撮像素子を含む撮像装置全体の消費電力の低減に関しては、何ら、言及されていない。
　従って、本開示の目的は、消費電力の低減を図りつつ、全画素を複数に分割した各分割エリアの同じ画素列内で複数の画素を選択して露光する完全なランダム露光を可能とする固体撮像素子、その駆動方法、及び、当該固体撮像素子を有する電子機器を提供することにある。
　上記の目的を達成するための本開示の第１の態様に係る固体撮像素子は、
　光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
　画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部をリセットするリセットトランジスタを有し、
　転送トランジスタ及びリセットトランジスタは、複数のゲートを有するマルチゲート構造となっている。また、上記の目的を達成するための本開示の第１の態様に係る電子機器は、上記の構成の第１の態様に係る固体撮像素子を有する。
　上記の目的を達成するための本開示の第２の態様に係る固体撮像素子は、
　光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
　画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部の電荷に基づく画素信号を選択的に出力する選択トランジスタを有し、
　転送トランジスタは、複数のゲートを有するマルチゲート構造となっており、
　選択トランジスタは、複数のゲートを有するマルチゲート構造、又は、ゲートがアドレッシング可能な構造となっている。また、上記の目的を達成するための本開示の第２の態様に係る電子機器は、上記の構成の第２の態様に係る固体撮像素子を有する。
　上記の目的を達成するための本開示の第３の態様に係る固体撮像素子は、
　光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
　画素は、光電変換素子から読み出された電荷を一時的に保持するメモリ部、光電変換素子からメモリ部へ電荷を転送する転送ゲート部、及び、光電変換素子の電荷を排出する電荷排出ゲート部を有し、
　転送ゲート部及び電荷排出ゲート部は、複数のゲートを有するマルチゲート構造となっている。また、上記の目的を達成するための本開示の第３の態様に係る電子機器は、上記の構成の第３の態様に係る固体撮像素子を有する。
　上記の目的を達成するための本開示の第１の態様に係る固体撮像素子の駆動方法は、
　光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
　画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部をリセットするリセットトランジスタを有し、
　転送トランジスタ及びリセットトランジスタは、複数のゲートを有するマルチゲート構造となっている、
　固体撮像素子において、
転送トランジスタ及びリセットトランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う。
　上記の目的を達成するための本開示の第２の態様に係る固体撮像素子の駆動方法は、
　光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
　画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部の電荷に基づく画素信号を選択的に出力する選択トランジスタを有し、
　転送トランジスタは、複数のゲートを有するマルチゲート構造となっており、
　選択トランジスタは、複数のゲートを有するマルチゲート構造、又は、ゲートがアドレッシング可能な構造となっている、
　固体撮像素子において、
転送トランジスタ及び選択トランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う。
　上記の目的を達成するための本開示の第３の態様に係る固体撮像素子の駆動方法は、
　光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
　画素は、光電変換素子から読み出された電荷を一時的に保持するメモリ部、光電変換素子からメモリ部へ電荷を転送する転送ゲート部、及び、光電変換素子の電荷を排出する電荷排出ゲート部を有し、
　転送ゲート部及び電荷排出ゲート部は、複数のゲートを有するマルチゲート構造となっている、
　固体撮像素子において、
転送ゲート部及び電荷排出ゲート部の複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う。
　本開示の第１の態様～第３の態様に係る固体撮像素子、その駆動方法、あるいは、電子機器にあっては、画素を構成する特定の画素トランジスタがマルチゲート構造であることで、そのマルチゲートを適宜駆動することによって、各画素をランダムに選択することが可能となる。これにより、各画素に対して露光を空間的及び時間的にランダムに行うことができるために、同じ画素列内で複数の画素を選択して露光する完全なランダム露光を実現できる。
　尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。
図１は、本開示の第１実施形態に係る固体撮像素子の概念図である。 図２は、第１実施形態に係る固体撮像素子における画素アレイ部の概念図である。 図３は、第１実施形態に係る固体撮像素子における１つの画素ユニット等の概念図である。 図４は、シングルスロープ型アナログ－デジタル変換器の構成の一例を示すブロック図である。 図５Ａは、実施例１に係る画素の内部回路の構成を示す回路図であり、図５Ｂは、実施例１に係る画素の内部回路の他の構成を示す回路図である。 図６Ａは、ゲートが１つのＭＯＳＦＥＴの素子構造の断面図であり、図６Ｂは、ゲートが２つのマルチゲート構造のＭＯＳＦＥＴの素子構造の断面図である。 図７は、実施例１の固体撮像素子において１つの画素ユニットが４×４個の画素から成る場合の例を示す図である。 図８は、実施例１の固体撮像素子における画素信号の読出し動作のタイミングチャートである。 図９Ａ、図９Ｂは、サンプリング関数と、画素ユニットの出力値と、固体撮像素子の出力データフォーマットの関係について説明する図である。 図１０は、サンプリング関数によって任意に選択された４画素を順次読み出すための画素制御の手順を示す図である。 図１１Ａは、実施例２に係る画素の内部回路の構成を示す回路図であり、図１１Ｂは、実施例２の固体撮像素子において１つの画素ユニットが４×４個の画素から成る場合の例を示す図である。 図１２は、実施例２の固体撮像素子における画素信号の読出し動作のタイミングチャートである。 図１３Ａは、実施例３に係る画素の内部回路の構成を示す回路図であり、図１３Ｂは、実施例３に係る画素における露光時及び電荷転送時の各部のポテンシャルの遷移の様子を示すポテンシャル図である。 図１４は、実施例３に係る画素を有する固体撮像素子における垂直同期による１周期の動作例を示すタイミングチャートである。 図１５は、実施例３に係る画素を有する固体撮像素子における水平同期の場合の図１４の期間（１）の動作例を示すタイミングチャートである。 図１６は、実施例３に係る画素を有する固体撮像素子における水平同期の場合の図１４の期間（２）の動作例を示すタイミングチャートである。 図１７は、実施例３に係る画素を有する固体撮像素子における水平同期の場合の図１４の期間（３）の動作例を示すタイミングチャートである。 図１８は、実施例３に係る画素を有する固体撮像素子における水平同期の場合の図１４の期間（４）の動作例を示すタイミングチャートである。 図１９は、実施例３に係る画素を有する固体撮像素子における水平同期の場合の図１４の期間（５）の動作例を示すタイミングチャートである。 図２０は、本開示の第２実施形態に係る固体撮像素子の概念図である。 図２１Ａ及び図２１Ｂは、実施例４に係るイメージセンサチップ及びロジック回路チップの平面構造及び断面構造を示す図である。 図２２Ａ及び図２２Ｂは、実施例５に係るイメージセンサチップ及びロジック回路チップの平面構造及び断面構造を示す図である。 図２３Ａは、実施例５に係るロジック回路チップにおける画素メモリユニットの構成を示すブロック図であり、図２３Ｂは、画素メモリユニットを構成する画素メモリの構成を示す回路図である。 図２４Ａは、実施例１に係る画素を実施例５の固体撮像素子に用いる場合の画素構成を示す回路図であり、図２４Ｂは、実施例１に係る画素を実施例６の固体撮像素子に用いる場合の画素構成を示す回路図である。 図２５Ａは、１つの画素列に対してアナログ－デジタル変換器を２つ有する場合の概略構成図であり、図２５Ｂは、１つの画素列に対してアナログ－デジタル変換器を１つ有する場合の概略構成図であり、図２５Ｃは、１つの画素行に対してアナログ－デジタル変換器を１つ有する場合の概略構成図である。 図２６は、変形例２に係る画素の内部回路の構成を示す回路図である。 図２７Ａ及び図２７Ｂは、変形例３に係る画素１１の内部回路の構成を示す回路図である。 図２８は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。
　以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではなく、実施形態における種々の数値などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の第１の態様～第３の態様に係る固体撮像素子、固体撮像素子の駆動方法、及び、電子機器、全般に関する説明
２．第１実施形態（平置構造の固体撮像素子の例）
　２－１．実施例１（画素が３Ｔｒ構成の例）
　２－２．実施例２（画素が４Ｔｒ構成の例）
　２－３．実施例３（画素がメモリ部を有する構成の例）
３．第２実施形態（積層構造の固体撮像素子の例）
　３－１．実施例４（画素ユニットとＡＤ変換器とを一対一の対応関係で配置する例）
　３－２．実施例５（カラムＡＤＣの例）
　３－３．実施例６（実施例５の変形）
４．変形例
　４－１．変形例１（ＡＤ変換器の配置例）
　４－２．変形例２（実施例２に係る４Ｔｒ構成の変形）
　４－３．変形例３（実施例１に係る３Ｔｒ構成の変形）
５．本開示の電子機器（撮像装置の例）
＜本開示の第１の態様～第３の態様に係る固体撮像素子、固体撮像素子の駆動方法、及び、電子機器、全般に関する説明＞
　本開示の第１の態様～第２の態様に係る固体撮像素子において、画素は、裏面照射型の画素であってもよいし、表面照射型の画素であってもよい。ここで、『裏面照射型の画素』とは、配線層が配される側を表面側とするとき、その反対側、即ち裏面側から入射光を取り込む画素構造をいう。また、『表面照射型の画素』とは、配線層が配される表面側から入射光を取り込む画素構造をいう。
　また、固体撮像素子については、所謂、平置構造であってもよいし、所謂、積層構造であってもよい。ここで、『平置構造』とは、画素が２次元マトリクス状に配列されて成る画素アレイ部の周辺回路、即ち、画素アレイ部の各画素を駆動する駆動部や、画素から読み出される信号に対して所定の信号処理を施す信号処理部などを、画素アレイ部と同じ半導体チップ上に配置する構造である。また、『積層構造』とは、信号処理部などを画素アレイ部とは別の半導体チップに搭載し、これらの半導体チップを積層した構造である。
　本開示の第１の態様に係る固体撮像素子、固体撮像素子の駆動方法、及び、電子機器にあっては、画素から信号を読み出す制御を行う画素制御部について、転送トランジスタ及びリセットトランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う構成とすることができる。また、画素制御部について、画素の選択情報を電荷蓄積部の容量に記憶し、選択情報が記憶された画素から信号を読み出す制御を行う構成とすることができる。
　上述した好ましい構成を含む第１の態様に係る固体撮像素子、固体撮像素子の駆動方法、及び、電子機器にあっては、第１の方向にＫ個、第２の方向にＬ個の、合計、Ｋ×Ｌ個の画素によって構成された画素ユニットが、第１の方向にＩ個、第２の方向にＪ個配列されている。そして、この画素ユニット毎に、画素の信号をアナログ－デジタル変換するアナログ－デジタル変換器を設ける構成とすることができる。
　本開示の第２の態様に係る固体撮像素子、固体撮像素子の駆動方法、及び、電子機器にあっては、画素から信号を読み出す制御を行う画素制御部について、転送トランジスタ及び選択トランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う構成とすることができる。また、画素制御部について、画素の選択情報を選択トランジスタのゲートの寄生容量に記憶し、選択情報が記憶された画素から信号を読み出す制御を行う構成とすることができる。
　上述した好ましい構成を含む第２の態様に係る固体撮像素子、固体撮像素子の駆動方法、及び、電子機器にあっては、第１の方向にＫ個、第２の方向にＬ個の、合計、Ｋ×Ｌ個の画素によって構成された画素ユニットが、第１の方向にＩ個、第２の方向にＪ個配列されている。そして、この画素ユニット毎に、画素の信号をアナログ－デジタル変換するアナログ－デジタル変換器を設ける構成とすることができる。
　本開示の第３の態様に係る固体撮像素子、固体撮像素子の駆動方法、及び、電子機器にあっては、画素から信号を読み出す制御を行う画素制御部について、転送ゲート部及び電荷排出ゲート部の複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う構成とすることができる。また、画素制御部について、画素の選択情報を転送ゲート部及び電荷排出ゲート部の各ゲートの寄生容量に記憶し、選択情報が記憶された画素から信号を読み出す制御を行う構成とすることができる。
　上述した好ましい構成を含む第３の態様に係る固体撮像素子、固体撮像素子の駆動方法、及び、電子機器にあっては、第１の方向にＫ個、第２の方向にＬ個の、合計、Ｋ×Ｌ個の画素によって構成された画素ユニットが、第１の方向にＩ個、第２の方向にＪ個配列されている。そして、この画素ユニット毎に、画素の信号をアナログ－デジタル変換するアナログ－デジタル変換器を設ける構成とすることができる。
　更に、上述した好ましい構成を含む第３の態様に係る固体撮像素子、固体撮像素子の駆動方法、及び、電子機器にあっては、第１半導体チップと第２半導体チップとが積層されて成り、画素ユニットが第１半導体チップ側に設けられ、画素のメモリ部が第２半導体チップ側に設けられる構成とすることができる。このとき、アナログ－デジタル変換器について、第２半導体チップ側に、１つの画素ユニットに対して１つ設ける、あるいは、画素ユニットの１つの画素列に対して１つ設ける構成とすることができる。
＜第１実施形態に係る固体撮像素子＞
　第１実施形態は、所謂、平置構造の固体撮像素子及びその駆動方法に関する。本開示の第１実施形態に係る固体撮像素子の概念図を図１に示し、画素アレイ部の概念図を図２に示す。
　第１実施形態に係る固体撮像素子は、第１の方向及び第２の方向に画素１１が２次元マトリクス状に配列されて成る画素アレイ部１２、及び、画素アレイ部１２の各画素１１から信号を読み出す制御を行う画素制御部１３，１４，１５を備える、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。そして、このＣＭＯＳイメージセンサにおいて、画素１１を構成する特定の画素トランジスタが、複数のゲートを有するマルチゲート構造となっている（後述する実施例１～３参照）。
　第１実施形態に係る固体撮像素子において、画素１１は、第１の方向にＫ個配列され、第２の方向にＬ個配列され、合計、Ｋ×Ｌ個の画素１１によって画素ユニット２０を構成している。また、画素ユニット２０は、第１の方向にＩ個配列され、第２の方向にＪ個配列され、合計、Ｉ×Ｊ個の画素ユニット２０によって画素アレイ部１２を構成している。すなわち、画素ユニット２０は、画素アレイ部１２の全画素１１を複数（Ｉ×Ｊ個）に分割した分割エリア内の画素１１の集合である。画素ユニット２０i,jは、第（ｉ，ｊ）番目（但し、ｉ＝１，２，・・・，Ｉであり、ｊ＝１，２，・・・，Ｊである）の画素ユニットである。
　第１実施形態に係る固体撮像素子は更に、画素アレイ部１２の各画素１１から読み出される信号（画素信号）を処理する信号処理部１６、及び、画素制御部１３，１４，１５に与えるサンプリング関数データを格納するサンプリング関数データ格納部１７を備えている。画素制御部１３，１４，１５のうち、画素制御部１３，１４は、画素アレイ部１２の各画素１１から画素信号を読み出す制御を行う。
　図１及び図２において、第１の方向をＸ方向とし、第２の方向をＹ方向とするとき、画素制御部１３，１４は、Ｘ－Ｙアドレス方式により（Ｘ方向及びＹ方向のアドレッシングにより）、画素アレイ部１２内の各画素ユニット２０の選択（アドレス（位置）の指定）、及び、画素ユニット２０内の各画素１１の選択（アドレスの指定）を行う。より具体的には、画素制御部１３は、画素ユニット２０及び画素１１のＸ方向におけるアドレス指定を担い、画素制御部１４は、画素ユニット２０及び画素１１のＹ方向におけるアドレス指定を担う。画素制御部１５は、画素信号を処理する信号処理部１６の制御を行う。
　画素制御部１３，１４は、サンプリング関数データ格納部１７から与えられる所定のサンプリング関数データに基づいて、そのサンプリング関数が実現されるように、画素アレイ部１２の各画素１１を制御する。ここで、『サンプリング関数』とは、各時の信号読出しがどの画素からの読出しを示す行列データもしくは同等の意味を持つフォーマットのデータである。サンプリング関数の詳細及び具体例については後述する。
　ここでは、サンプリング関数データ格納部１７を固体撮像素子の構成要素として備え、当該サンプリング関数データ格納部１７にサンプリング関数データを格納するとしたが、サンプリング関数データを外部から取り込んで画素制御部１３，１４，１５に与えるようにしてもよい。あるいは又、何らかのノイズ源からのランダムなノイズをサンプリング関数データとして用いるようにすることも可能である。
　サンプリング関数データ格納部１７が画素制御部１３，１４に与えるサンプリング関数データは、画素アレイ部１２の各画素１１の露光を、空間的及び時間的に（時間軸上で）ランダムに選択するのに用いられる。そして、画素制御部１３，１４は、サンプリング関数データに基づくランダム露光を行う際に、画素１１内の所定の容量に選択情報を記憶することにより、ランダム露光の対象画素を指定する。そして、画素制御部１３，１４による制御の下に、画素１１内の所定の容量に選択情報が記憶された、ランダム露光の指定対象の画素からランダムに画素信号が信号線２３（図３参照）に読み出され、当該信号線２３を通して信号処理部１６に供給される。
　信号処理部１６は、画素アレイ部１２と同じ半導体チップ１８上に搭載されている。信号処理部１６で所定の信号処理が施された画素信号は、端子１９を介して半導体チップ１８外へ出力される。尚、図１では、簡易的には、画素１１が２次元マトリクス状に配列された画素アレイ部１２に対して信号処理部１６が１つ設けられた例を図示しているが、実際には、後述するように、信号処理部１６は、１つの画素ユニット２０毎に設けられることになる（図３参照）。すなわち、信号処理部１６は、画素ユニット２０に対応して、Ｉ×Ｊ個存在する。
　ここで、信号処理部１６を画素アレイ部１２と同じ半導体チップ１８上に搭載し、画素制御部１３，１４，１５及びサンプリング関数データ格納部１７を半導体チップ１８外に設ける構成を例示したが、これに限られるものではない。すなわち、信号処理部１６を半導体チップ１８外に設けてもよいし、画素制御部１３，１４，１５及びサンプリング関数データ格納部１７を信号処理部１６と共に、半導体チップ１８上に搭載するようにしてもよい。
　第１実施形態に係る固体撮像素子における１つの画素ユニット２０等の概念図を図３に示す。ここでは、一例として、１つの画素ユニット２０が、第１の方向に４個配列され、第２の方向に４個配列され、合計、４×４個の画素１１から成る場合を例示している。すなわち、図３の例では、Ｋ＝４，Ｌ＝４である。但し、Ｋ，Ｌの値は、これらの値に限定されるものではない。
　画素ユニット２０の画素１１の配列に対して、画素行毎に行制御線２１が配線され、画素列毎に列制御線２２と信号線２３とが配線されている。行制御線２１は、例えば３種類の行制御線２１1，２１2，２１3から成る。行制御線２１1，２１2，２１3は、画素制御部１４から出力される制御信号を、画素ユニット２０の各画素１１に対して画素行毎に伝送する。列制御線２２は、画素制御部１３から出力される制御信号を、画素ユニット２０の各画素１１に対して画素列毎に伝送する。信号線２３は、画素ユニット２０の各画素１１から読み出される画素信号を画素列毎に信号処理部１６に伝送する。
　図３に示すように、信号処理部１６は、１つの画素ユニット２０毎に設けられている。信号処理部１６は、例えば、信号線２３の一端に接続された、画素ユニット２０の画素列Ｋ分（本例の場合、Ｋ＝４）の列選択スイッチ（ＳＷ）２４と、各画素列に対して共通に設けられたアナログ－デジタル変換器（以下、『ＡＤ変換器』と呼ぶ場合がある）２５とから構成されている。
　列選択スイッチ２４は、画素制御部１５によって適宜駆動されることにより、画素１１から信号線２３に読み出された画素信号をＡＤ変換器（以下、『ＡＤＣ』と記述する場合がある）２５に供給する。画素制御部１５は、画素制御部１３，１４と同様に、サンプリング関数データ格納部１７から与えられる所定のサンプリング関数データに基づいて、そのサンプリング関数が実現されるように、列選択スイッチ２４を制御する。
　ＡＤ変換器２５は、周知のＡＤ変換器とすることができる。具体的には、ＡＤ変換器２５として、シングルスロープ型ＡＤ変換器、逐次比較型ＡＤ変換器、又は、デルタ－シグマ変調型（ΔΣ変調型）ＡＤ変換器を例示することができる。また、ＡＤ変換器２５は、グレイコードカウンタを備えていてもよい。但し、ＡＤ変換器２５としては、これらに限定されるものではなく、フラッシュ型、ハーフ・フラッシュ型、サブレンシング型、パイプライン型、ビット・パー・ステージ型、マグニチュード・アンプ型等のＡＤ変換器を挙げることもできる。
（シングルスロープ型ＡＤ変換器）
　ここでは、一例として、周知のシングルスロープ型ＡＤ変換器について具体的に説明する。シングルスロープ型ＡＤ変換器の構成の一例を図４に示す。ＡＤ変換器２５は、１つの画素ユニット２０毎に設けられている。
　シングルスロープ型カラムＡＤ変換器２５では、時間が経過するにつれて電圧値が階段状に変化する、所謂、ランプ（ＲＡＭＰ）波形（傾斜状の波形）の参照電圧Ｖrefが用いられる。ランプ波形の参照電圧Ｖrefは、参照電圧生成部２６で生成される。参照電圧生成部２６については、例えば、ＤＡＣ（デジタル－アナログ変換）回路を用いて構成することができる。
　ＡＤ変換器２５は、例えば、コンパレータ２５１、カウンタ２５２、及び、メモリ２５３等から成る。本例に係るＡＤ変換器２５では、カウンタ２５２として、アップ／ダウンカウンタ（図中、「Ｕ／ＤＣＮＴ」と記している）を用いている。
　コンパレータ２５１は、画素アレイ部１２の各画素１１から画素ユニット２０の単位で読み出される画素信号を比較入力とし、参照電圧生成部２６から供給されるランプ波の参照電圧Ｖrefを基準入力とし、両者を比較する。そして、コンパレータ２５１は、例えば、参照電圧Ｖrefが画素信号よりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照電圧Ｖrefが画素信号以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、コンパレータ２５１の出力信号は、画素信号のレベルの大きさに対応したパルス幅を持つパルス信号となる。
　アップ／ダウンカウンタ２５２には、コンパレータ２５１に対する参照電圧Ｖrefの供給開始タイミングと同じタイミングでクロックＣＫが与えられる。そして、アップ／ダウンカウンタ２５２は、クロックＣＫに同期してダウン（ＤＯＷＮ）カウント、又は、アップ（ＵＰ）カウントを行うことにより、コンパレータ２５１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの比較期間を計測する。このアップ／ダウンカウンタ２５２のカウント結果（カウント値）が、アナログの画素信号をデジタル化したデジタル値となり、メモリ２５３に一時的に格納される。そして、メモリ２５３からアナログの画素信号をＡＤ変換して得られるデジタル値が適宜読み出される。
　画素１１が２次元マトリクス状に配列されて成るＣＭＯＳイメージセンサでは、一般的に、画素１１のリセット動作時のノイズを除去するために、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）によるノイズ除去処理が行わる。画素１１からは、例えば、リセットレベルＶrst及び信号レベルＶsigの順に読み出される。リセットレベルＶrstは、画素１１の電荷蓄積部（後述するフローティング・ディフュージョンＦＤ）をリセットしたときの当該電荷蓄積部の電位に相当する。信号レベルＶsigは、光電変換素子に蓄積された電荷を電荷蓄積部へ転送したときの当該電荷蓄積部の電位に相当する。
　リセットレベルＶrstを先に読み出す読み出し方式においては、リセットしたときに発生するランダムノイズは電荷蓄積部で保持されているため、信号電荷を加えて読み出された信号レベルＶsigには、リセットレベルＶrstと同じノイズ量が保持されている。このため、信号レベルＶsigからリセットレベルＶrstを減算する相関二重サンプリング動作を行うことにより、これらのノイズを除去した信号を得ることが可能となる。
　信号処理部１６において、ＡＤ変換器２５によるＡＤ変換の際に、相関二重サンプリング処理が実行される。具体的には、ＡＤ変換器２５では、コンパレータ２５１での比較動作の開始から比較動作の終了までの比較期間の計測動作の際に、アップ／ダウンカウンタ２５２は、例えば、リセットレベルＶrstに対してはダウンカウントを行い、信号レベルＶsigに対してはアップカウントを行う。このダウンカウント／アップカウントの動作により、信号レベルＶsigとリセットレベルＶrstとの差分をとることができる。その結果、ＡＤ変換器２５によるＡＤ変換の際に、相関二重サンプリングによるノイズ除去処理が行われる。
　上述したように、第１実施形態に係る固体撮像素子では、画素１１を構成する特定の画素トランジスタがマルチゲート構造であることにより、そのマルチゲートに対するＸ－Ｙアドレス方式（アドレッシング）による駆動によって、画素アレイ部１２の各画素１１をランダムに選択することが可能となる。これにより、サンプリング関数に基づく画素制御部１３，１４による制御の下に、画素アレイ部１２の各画素１１に対して、露光を空間的及び時間的（時間軸上で）にランダムに行うことができる。その結果、画素アレイ部１２内の画素１１を複数に分割した各画素ユニット２０の同じ画素列内で複数の画素を選択して露光する完全なランダム露光を実現できる。そして、１つの画素列に対して複数の画素を露光選択できることにより、露光が空間的及び時間的（時間軸上で）にランダムとなり、ランダム露光を行って間引いた信号を復元する際に、復元の精度を向上できることになる。
　また、ランダム露光により、１つの画素ユニット２０毎に設けられた信号処理部１６には、画素信号が時間軸上でランダムに供給されることになる。これにより、全画素の信号が画素行単位で読み出されることで、全てのＡＤ変換器２５を作動させるのではなく、一部のＡＤ変換器２５を作動させることになるため、全てのＡＤ変換器２５を作動させる場合に比べて固体撮像素子の消費電力の低減を図ることができる。
　しかも、ＡＤ変換器２５からの画素信号（デジタル値）の出力が時間軸上でランダムに行われるが故に、全画素から画素信号を読み出す場合に比べてデータ量を少なくできる。また、画素信号を選択するのにマルチプレクサを配設する必要が無いため、回路構成の簡略化、固体撮像素子全体の消費電力のより一層の低減を図ることができる。更に、空間的及び時間的に（時間軸上で）完全なランダムアクセスによって画素選択を行うことによって、１つの画素列に対して複数の画素を選択して露光できるため、ランダム露光を行って間引いた信号を復元するときの画質劣化を大幅に低減できる。
　以下に、画素１１内の所定の容量に選択情報を記憶し、完全なランダム露光を実現する第１実施形態に係る固体撮像素子における画素１１の具体的な実施例について説明する。以下では、画素１１が３つのトランジスタ（Ｔｒ）から成る３Ｔｒ構成の場合を実施例１として、画素１１が４Ｔｒ構成の場合を実施例２として、画素１１が電荷を一時的に蓄積するメモリ部を有する構成の場合を実施例３として説明する。
［実施例１］
　実施例１は、第１実施形態に係る固体撮像素子における画素１１が３Ｔｒ構成の場合の例である。実施例１に係る画素１１の内部回路の構成を図５Ａに示す。実施例１に係る画素１１は、光電変換素子（受光素子）として例えばフォトダイオードＰＤを有している。画素１１は、フォトダイオードＰＤに加えて、例えば、転送トランジスタＴＲ1、リセットトランジスタＴＲ2、及び、増幅トランジスタＴＲ3を有する構成となっている。すなわち、実施例１に係る画素１１は、転送トランジスタＴＲ1、リセットトランジスタＴＲ2、及び、増幅トランジスタＴＲ3の３つのトランジスタ（Ｔｒ）から成る３Ｔｒ構成となっている。
　実施例１では、転送トランジスタＴＲ1、リセットトランジスタＴＲ2、及び、増幅トランジスタＴＲ3の３つのトランジスタとして、例えばＮ型ＭＯＳＦＥＴを用いている。但し、ここで例示した３つのトランジスタＴＲ1，ＴＲ2，ＴＲ3の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限定されるものではない。
　上記の３Ｔｒ構成の画素１１において、ＭＯＳＦＥＴから成る転送トランジスタＴＲ1及びリセットトランジスタＴＲ2は、複数のゲート、例えば２つのゲートを有するマルチゲート構造となっている。このように、転送トランジスタＴＲ1及びリセットトランジスタＴＲ2がマルチゲート構造であることにより、そのマルチゲートに対するＸ－Ｙアドレス方式による駆動によって、全画素１１を複数に分割した各画素ユニット２０の同じ画素列内で複数の画素を選択して露光する完全なランダム露光を実現できる。その詳細については後述する。
　ここで、ＭＯＳＦＥＴの素子構造について説明する。ゲートが１つの通常構造のＭＯＳＦＥＴの素子構造の断面図を図６Ａに示し、ゲートが２つのマルチゲート構造のＭＯＳＦＥＴの素子構造の断面図を図６Ｂに示す。ＭＯＳＦＥＴは、半導体基板３１の表層部にソース領域Ｓとドレイン領域Ｄとが形成され、ソース領域Ｓとドレイン領域Ｄとの間のチャネル領域の上方に、ゲート絶縁膜３２を介してゲート電極Ｇが配置された構造となっている。
　ＭＯＳＦＥＴは、ソース領域Ｓとドレイン領域Ｄとに同じ性質を持つ半導体、ゲート電極Ｇの真下にあるチャネル領域にその反対の性質を持つ半導体を配置することで形成される。そして、ソース領域Ｓ及びドレイン領域Ｄの上方に金属のゲート電極Ｇを設置することにより、ソース領域Ｓに電流の入口、ドレイン領域Ｄに出口、ゲート電極Ｇに電流の流れを制御する水門の機能を持たせている。
　ソース領域Ｓとドレイン領域Ｄとの間に性質の異なる半導体が挟まれる構造のため、ゲート電極Ｇに電圧を印加しないと、ソース領域Ｓとドレイン領域Ｄとの間が電気的に絶縁される。ゲート電極Ｇに電圧を印加すると、ゲート電極Ｇの真下にあるチャネル領域に自由電子が引き寄せられる。このため、ソース領域Ｓとドレイン領域Ｄとを結ぶすべての経路で自由電子が豊富な状態となり、電流が流れやすくなる。
　マルチゲート構造のＭＯＳＦＥＴにあっては、ゲート領域を２つ形成してそれぞれを別の金属電極（ゲート電極）Ｇ1，Ｇ2から印加する電圧で制御することにより、２つのゲート電極Ｇ1，Ｇ2の両方に同時に電圧が印加したときに電流が流れやすくなるようになっている。
　上述したように、転送トランジスタＴＲ1及びリセットトランジスタＴＲ2は、２つのゲートを有するマルチゲート構造となっている。そして、転送トランジスタＴＲ1及びリセットトランジスタＴＲ2は、列選択信号と行選択信号とによるＸ－Ｙアドレス方式（アドレッシング）によって駆動されることにより、各画素１１が読出し対象（選択対象）の画素かどうかが制御されるようになっている。
　具体的には、転送トランジスタＴＲ1において、一方のゲートには、Ｘ方向（第１の方向）の画素転送制御信号Ｔxが列選択信号として画素制御部１３から与えられ、他方のゲートには、Ｙ方向（第２の方向）の画素転送制御信号Ｔyが行選択信号として画素制御部１４から与えられる。そして、画素転送制御信号Ｔx及び画素転送制御信号Ｔyが共にアクティブ状態（本例では、高レベルの状態）となることにより、転送トランジスタＴＲ1が導通状態となる。
　リセットトランジスタＴＲ2において、一方のゲートには、Ｘ方向の画素リセット制御信号Ｒxが列選択信号として画素制御部１３から与えられ、他方のゲートには、Ｙ方向の画素リセット制御信号Ｒyが行選択信号として画素制御部１４から与えられる。そして、画素リセット制御信号Ｒx及び画素リセット制御信号Ｒyが共にアクティブ状態（本例では、高レベルの状態）となることにより、リセットトランジスタＴＲ2が導通状態となる。
　図３において、同一画素行の各画素１１に対して共通に配線される３種類の行制御線２１は、画素選択制御信号線２１1、画素転送制御信号線２１2、及び、画素リセット制御信号線２１3である。画素選択制御信号線２１1は、画素制御部１４から適宜出力される画素選択制御信号ＳＥＬＶDDを、増幅トランジスタＴＲ3に対して伝送する。
　画素転送制御信号線２１2は、画素制御部１４から適宜出力される画素転送制御信号Ｔyを、転送トランジスタＴＲ1の他方のゲートに伝送する。画素リセット制御信号線２１3は、画素制御部１４から適宜出力される画素リセット制御信号Ｒyを、リセットトランジスタＴＲ2の他方のゲートに伝送する。
　尚、図３には、画素制御部１３から適宜出力される画素転送制御信号Ｔx及び画素リセット制御信号Ｒxを、転送トランジスタＴＲ1及びリセットトランジスタＴＲ2の各一方のゲートに伝送する列制御線２２については、図面の簡略化のために、１本の制御線として図示している。実際には、列制御線２２は、画素転送制御信号Ｔxを伝送する画素転送制御信号と、画素リセット制御信号Ｒxを伝送する画素リセット制御信号線とから成る。
　図５Ａにおいて、フォトダイオードＰＤは、アノード電極が低電位側電源(例えば、グランドＧＮＤ)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオードＰＤのカソード電極は、転送トランジスタＴＲ1を介して増幅トランジスタＴＲ3のゲート電極と電気的に接続されている。増幅トランジスタＴＲ3のゲート電極と電気的に繋がった領域は、フローティング・ディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティング・ディフュージョンＦＤは、電荷蓄積部（電荷検出部）であり、蓄積した電荷を電圧に変換する電荷電圧変換部である。
　転送トランジスタＴＲ1は、フォトダイオードＰＤのカソード電極とフローティング・ディフュージョンＦＤとの間に接続されている。転送トランジスタＴＲ1は、２つのゲートに、高レベルがアクティブ状態となる画素転送制御信号Ｔx及び画素転送制御信号Ｔyが画素制御部１３及び画素制御部１４から与えられることで導通状態となり、フォトダイオードＰＤで光電変換され、蓄積された光電荷をフローティング・ディフュージョンＦＤに転送する。
　リセットトランジスタＴＲ2は、ドレインが画素リセット電位ＲＳＤに接続され、ソースがフローティング・ディフュージョンＦＤに接続されている。リセットトランジスタＴＲ2は、２つのゲートに、高レベルがアクティブ状態となる画素リセット制御信号Ｒx及び画素リセット制御信号Ｒyが画素制御部１３及び画素制御部１４から与えられることで導通状態となり、フローティング・ディフュージョンＦＤの電位を画素リセット電位ＲＳＤにリセットする。
　増幅トランジスタＴＲ3は、ゲートがフローティング・ディフュージョンＦＤに接続され、ソースが信号線２３に接続されている。本例に係る画素構成は、３Ｔｒ構成である。従って、増幅トランジスタＴＲ3は、画素１１を選択する機能（選択トランジスタの機能）を持っている。すなわち、増幅トランジスタＴＲ3は、ゲートに印加されるフローティング・ディフュージョンＦＤの電位がアクティブ状態（本例では、高レベルの状態）になることで増幅動作が可能な状態、即ち画素選択状態となる。尚、増幅トランジスタＴＲ3は、ソースフォロア動作をしているので、ドレイン電圧の変動は、殆ど出力信号に影響を及ぼさない。従って、電源数や配線数を削減するために、増幅トランジスタＴＲ3のドレイン電位を画素リセット電位ＲＳＤと共通化することができる。
　また、増幅トランジスタＴＲ3は、フォトダイオードＰＤでの光電変換によって得られる信号を読み出す読出し回路、具体的には、ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタＴＲ3は、ソースが信号線２３に接続されることにより、当該信号線２３の一端に接続される電流源（図示せず）とソースフォロワ回路を構成する。そして、増幅トランジスタＴＲ3は、画素選択制御信号ＳＥＬＶDDがアクティブ状態になることにより、フローティング・ディフュージョンＦＤに蓄積された電荷に応じた信号を増幅し、信号線２３に読み出す。
　上記の構成の３Ｔｒ構成の画素１１の場合、後述する４Ｔｒ構成の画素に比べて、内部回路を構成する素子数が少なくて済むため、画素１１の微細化を図ることができる利点がある。
　画素１１の内部回路の他の構成を図５Ｂに示す。この他の構成は、複数の画素１１間で内部回路の一部を共有する構成となっている。具体的には、例えば２つの画素１１，１１間で、リセットトランジスタＴＲ2、フローティング・ディフュージョンＦＤ、及び、増幅トランジスタＴＲ3を共有する。但し、転送トランジスタＴＲ1については、画素１１毎に設けられることになる。
　この他の構成の場合、内部回路の一部を共有する画素１１，１１間で、同じ期間にフォトダイオードＰＤから同時に電荷を読み出すことはできないが、内部回路の一部の共有によって画素１１のより微細化を図ることができる。
（圧縮センシング）
　上記の構成の実施例１に係る画素１１を有する固体撮像素子にあっては、圧縮センシング（Compressive Sensing）による信号読出しを行うことができる。本明細書において、『圧縮センシング』とは、画素１１をランダムに選択して画素信号を読み出す動作である。どの画素を選択するかは、先述したサンプリング関数に定義されており、ランダムに画素１１が選択されるようなサンプリング関数があらかじめ用意してある。実施例１の場合、サンプリング関数のデータは、サンプリング関数データ格納部１７（図１参照）に格納されている。
　画像に相関が無いように画素がランダムに選択されていれば、全ての画素の画素情報を読み出さなくても、周知の再構成信号処理によって、全画素の画素情報を読み出したときの画像情報を復元することが可能であることがわかっている。アーキテクチャにも異存するが、一般に、ＣＭＯＳイメージセンサは、画素信号を読み出す回数を減らすことによって消費電力を低減することができる。また、ネットワークを介してサーバと接続して用いるシステム構成において、サーバ側で再構成信号処理を行ってよい場合は、圧縮センシングによってデータ量を削減した状態の映像情報を伝送することができるため、ネットワーク帯域の削減にも効果がある。
　画素１１をランダムに選択して画素信号を読み出す動作、即ち圧縮センシングによる信号読出しを実現するために、実施例１の固体撮像素子では、選択画素を指定する画素の選択情報を、画素内の容量、図５Ａの構成の画素にあっては、フローティング・ディフュージョンＦＤの容量ＣFDに記憶する。具体的には、リセットトランジスタＴＲ2が導通状態になることにより、当該リセットトランジスタＴＲ2を通してリセット電位ＲＳＤがフローティング・ディフュージョンＦＤの容量ＣFDに選択情報として記憶される。その詳細については後述する。
（画素信号の読出し処理）
　上記の構成の固体撮像素子において実行される、圧縮センシングによる信号読出し動作について以下に説明する。ここでは、一例として、図７に示すように、１つの画素ユニット２０が、Ｘ方向に４個（図２のＫ＝４）配列され、Ｙ方向に４個（図２のＬ＝４）配列され、合計、４×４個の画素１１から成る場合を例示している。
　１つの画素ユニット２０において、第（ｋ，ｌ）番目（但し、ｋ＝１，２，３，４であり、ｌ＝１，２，３，４である）の画素１１k,lは、第ｋ列目の第ｌ行目の画素１１である。そして、第１列目の画素列において、画素１１1,1のアドレスを（１，１）、画素１１1,2のアドレスを（１，２）、画素１１1,3のアドレスを（１，３）、画素１１1,4のアドレスを（１，４）とする。第２列目の画素列において、画素１１2,1のアドレスを（２，１）、画素１１2,2のアドレスを（２，２）、画素１１2,3のアドレスを（２，３）、画素１１2,4のアドレスを（２，４）とする。第３列目の画素列において、画素１１3,1のアドレスを（３，１）、画素１１3,2のアドレスを（３，２）、画素１１3,3のアドレスを（３，３）、画素１１3,4のアドレスを（３，４）とする。第４列目の画素列において、画素１１4,1のアドレスを（４，１）、画素１１4,2のアドレスを（４，２）、画素１１4,3のアドレスを（４，３）、画素１１4,4のアドレスを（４，４）とする。
　上記の画素ユニット２０の画素配列において実行する、実施例１の固体撮像素子における画素信号の読出し動作のタイミングチャートを図８に示す。図８には、アドレスが（１，２）、（１，３）、（２，１）、（４，１）、（４，４）の各画素１１1,2，１１1,3，１１2,1，１１4,1，１１4,4に対して電子シャッタをかけ、アドレスが（１，１）、（２，２）、（３，１）、（４，３）の各画素１１1,1，１１2,2，１１3,1，１１4,3に対して信号読出しをかける場合のタイミング関係を示している。
　図８のタイミングチャートにおいて、ｔ11－ｔ15の期間が電子シャッタの期間となり、ｔ15－ｔ19の期間が行列選択（画素選択）の期間となり、ｔ19－ｔ20の期間がＰ相の読出し期間となる。また、ｔ20－ｔ24の期間が転送期間となり、ｔ24－ｔ25の期間がＤ相の読出し期間となり、ｔ25－ｔ26の期間が非選択期間となる。ここで、『Ｐ相』とは、フローティング・ディフュージョンＦＤをリセットしたときのフローティング・ディフュージョンＦＤの電位に相当するリセットレベルＶrstである。また、『Ｄ相』とは、フォトダイオードＰＤで光電変換された電荷をフローティング・ディフュージョンＦＤへ転送したときのフローティング・ディフュージョンＦＤの電位に相当する信号レベルＶsigである。
・電子シャッタ期間
　時刻ｔ11で画素転送制御信号Ｔy1と画素転送制御信号Ｔx2と画素転送制御信号Ｔx4とがアクティブ状態（高レベル）になることにより、画素１１2,1及び画素１１4,1の転送トランジスタＴＲ1が導通状態となる。同時に、画素リセット制御信号Ｒy1と画素リセット制御信号Ｒx2と画素リセット制御信号Ｒx4とがアクティブ状態になることにより、画素１１2,1及び画素１１4,1のリセットトランジスタＴＲ2が導通状態となる。このとき、画素リセット電位ＲＳＤ1が高レベルの状態にある。
　これにより、画素１１2,1及び画素１１4,1のフォトダイオードＰＤの電荷が転送トランジスタＴＲ1及びリセットトランジスタＴＲ2を通して画素リセット電位ＲＳＤ1に捨てられる（電子シャッタ動作）。フォトダイオードＰＤの電荷が捨てられた後、画素リセット電位ＲＳＤ1が低レベルになる。次いで、画素リセット制御信号Ｒy1と画素リセット制御信号Ｒx2と画素リセット制御信号Ｒx4とが非アクティブ状態になることにより、画素１１2,1及び画素１１4,1のリセットトランジスタＴＲ2が非導通状態となる。これにより、フローティング・ディフュージョンＦＤが低電位になる。
　次に、時刻ｔ12で画素転送制御信号Ｔy2と画素転送制御信号Ｔx1とがアクティブ状態になることにより、画素１１1,2の転送トランジスタＴＲ1が導通状態となる。同時に、画素リセット制御信号Ｒy2と画素リセット制御信号Ｒx1とがアクティブ状態になることにより、画素１１1,2のリセットトランジスタＴＲ2が導通状態となる。このとき、画素リセット電位ＲＳＤ2が高レベルの状態にある。これにより、画素１１1,2のフォトダイオードＰＤの電荷が転送トランジスタＴＲ1及びリセットトランジスタＴＲ2を通して画素リセット電位ＲＳＤ2に捨てられる。フォトダイオードＰＤの電荷が捨てられた後の動作は上記の場合と同じである。
　次に、時刻ｔ13で画素転送制御信号Ｔy3と画素転送制御信号Ｔx1とがアクティブ状態になることにより、画素１１1,3の転送トランジスタＴＲ1が導通状態となる。同時に、画素リセット制御信号Ｒy3と画素リセット制御信号Ｒx1とがアクティブ状態になることにより、画素１１1,3のリセットトランジスタＴＲ2が導通状態となる。このとき、画素リセット電位ＲＳＤ3が高レベルの状態にある。これにより、画素１１1,3のフォトダイオードＰＤの電荷が転送トランジスタＴＲ1及びリセットトランジスタＴＲ2を通して画素リセット電位ＲＳＤ3に捨てられる。フォトダイオードＰＤの電荷が捨てられた後の動作は上記の場合と同じである。
　次に、時刻ｔ14で画素転送制御信号Ｔy4と画素転送制御信号Ｔx4とがアクティブ状態になることにより、画素１１4,4の転送トランジスタＴＲ1が導通状態となる。同時に、画素リセット制御信号Ｒy4と画素リセット制御信号Ｒx4とがアクティブ状態になることにより、画素１１4,4のリセットトランジスタＴＲ2が導通状態となる。このとき、画素リセット電位ＲＳＤ4が高レベルの状態にある。これにより、画素１１4,4のフォトダイオードＰＤの電荷が転送トランジスタＴＲ1及びリセットトランジスタＴＲ2を通して画素リセット電位ＲＳＤ4に捨てられる。フォトダイオードＰＤの電荷が捨てられた後は上記の場合と同じである。
　上記の電子シャッタ期間での一連の動作により、電子シャッタをかける画素１１を空間的及び時間的にランダムに選択することができる。本実施例では、アドレスが（１，２）、（１，３）、（２，１）、（４，１）、（４，４）の画素１１1,2，１１1,3，１１2,1，１１4,1，１１4,4の各フォトダイオードＰＤの電荷を画素リセット電位ＲＳＤ1，ＲＳＤ2，ＲＳＤ3，ＲＳＤ4に捨てる電子シャッタ動作が行われる。
・行列選択期間
　時刻ｔ15で画素リセット制御信号Ｒy1と画素リセット制御信号Ｒx1と画素リセット制御信号Ｒx3とがアクティブ状態になることにより、画素１１1,1及び画素１１3,1の転送トランジスタＴＲ1が導通状態となる。このとき、画素リセット電位ＲＳＤ1が高レベルの状態にある。これにより、画素リセット電位ＲＳＤ1の高レベルが、転送トランジスタＴＲ1を通してフローティング・ディフュージョンＦＤの容量ＣFDに選択情報として記憶され、画素１１1,1及び画素１１3,1が選択画素として指定される。
　次に、時刻ｔ16で画素リセット制御信号Ｒy2と画素リセット制御信号Ｒx2とがアクティブ状態になることにより、画素１１2,2の転送トランジスタＴＲ1が導通状態となる。このとき、画素リセット電位ＲＳＤ2が高レベルの状態にある。これにより、画素リセット電位ＲＳＤ2の高レベルが、転送トランジスタＴＲ1を通してフローティング・ディフュージョンＦＤの容量ＣFDに選択情報として記憶され、画素１１2,2が選択画素として指定される。
　次に、時刻ｔ17で画素リセット制御信号Ｒy3と画素リセット制御信号Ｒx4とがアクティブ状態になることにより、画素１１4,3の転送トランジスタＴＲ1が導通状態となる。このとき、画素リセット電位ＲＳＤ3が高レベルの状態にある。これにより、画素リセット電位ＲＳＤ3の高レベルが、転送トランジスタＴＲ1を通してフローティング・ディフュージョンＦＤの容量ＣFDに選択情報として記憶され、画素１１4,3が選択画素として指定される。
　時刻ｔ18では、画素リセット制御信号Ｒy4がアクティブ状態になるものの、画素リセット制御信号Ｒxのいずれもアクティブ状態にならないため、画素の選択は行われない。
　このようにして、画素信号を読み出したい画素のみ、フローティング・ディフュージョンＦＤの容量ＣFDに選択情報として高レベルの電位を書き込むことにより、画素信号を読み出したい選択画素の指定（行列選択）が行われる。本例では、画素１１1,1、画素１１3,1、画素１１2,2、及び、画素１１4,3の４つの画素が、画素信号を読み出したい画素として選択されたことになる。
・Ｐ相期間
　ｔ19－ｔ20の期間では、画素信号を読み出したい画素として選択された４つの画素、即ち画素１１1,1、画素１１3,1、画素１１2,2、及び、画素１１4,3について、フローティング・ディフュージョンＦＤからのＰ相（リセットレベルＶrst）の読出しが行われる。
・転送期間
　時刻ｔ20で転送期間に入り、画素転送制御信号Ｔy1と画素転送制御信号Ｔx1と画素転送制御信号Ｔx3とがアクティブ状態になることにより、画素１１1,1及び画素１１3,1の転送トランジスタＴＲ1が導通状態となる。このとき、画素１１1,1及び画素１１3,1の各フローティング・ディフュージョンＦＤには高レベルの選択情報が記憶された状態にある。そのため、画素１１1,1及び画素１１3,1の各フォトダイオードＰＤで光電変換され、蓄積された光電荷（ここでは、光電子）が、転送トランジスタＴＲ1を通してフローティング・ディフュージョンＦＤへ転送される。
　次に、時刻ｔ21で画素転送制御信号Ｔy2と画素転送制御信号Ｔx2とがアクティブ状態になることにより、画素１１2,2の転送トランジスタＴＲ1が導通状態となる。このとき、画素１１2,2のフローティング・ディフュージョンＦＤには高レベルの選択情報が記憶された状態にある。そのため、画素１１2,2のフォトダイオードＰＤで光電変換され、蓄積された光電荷が、転送トランジスタＴＲ1を通してフローティング・ディフュージョンＦＤへ転送される。
　次に、時刻ｔ22で画素転送制御信号Ｔy3と画素転送制御信号Ｔx4とがアクティブ状態になることにより、画素１１4,3の転送トランジスタＴＲ1が導通状態となる。このとき、画素１１4,3のフローティング・ディフュージョンＦＤには高レベルの選択情報が記憶された状態にある。そのため、画素１１4,3のフォトダイオードＰＤで光電変換され、蓄積された光電荷が、転送トランジスタＴＲ1を通してフローティング・ディフュージョンＦＤへ転送される。
　時刻ｔ23では、画素転送制御信号Ｔy4がアクティブ状態になるものの、画素転送制御信号Ｔx1～Ｔx4のいずれもアクティブ状態にならないため、フォトダイオードＰＤからフローティング・ディフュージョンＦＤへの電荷の転送は行われない。
・Ｄ相期間
　ｔ24－ｔ25の期間では、フォトダイオードＰＤからフローティング・ディフュージョンＦＤへの電荷の転送が行われた４つの画素、即ち画素１１1,1、画素１１3,1、画素１１2,2、及び、画素１１4,3について、フローティング・ディフュージョンＦＤからのＤ相（信号レベルＶsig）の読出しが行われる。
・非選択期間
　時刻ｔ25で非選択期間に入り、画素リセット制御信号Ｒy1，Ｒy2，Ｒy3，Ｒy4及び画素リセット制御信号Ｒx1，Ｒx2，Ｒx3，Ｒx4が全てアクティブ状態になることにより、１つの画素ユニット２０内の全ての画素１１のリセットトランジスタＴＲ2が導通状態となる。このとき同時に、画素リセット電位ＲＳＤ1が低レベルとなる。これにより、１つの画素ユニット２０内の全ての画素１１において、フローティング・ディフュージョンＦＤの電位が画素リセット電位ＲＳＤ1，ＲＳＤ1，ＲＳＤ2，ＲＳＤ3，ＲＳＤ4にリセットされ、非選択状態となる。
　上述したように、実施例１に係る画素１１を有する固体撮像素子では、転送トランジスタＴＲ1及びリセットトランジスタＴＲ2がマルチゲート構造であることにより、画素制御部１３，１４による制御の下に、転送トランジスタＴＲ1及びリセットトランジスタＴＲ2の各マルチゲートを画素単位で選択的に駆動できる。具体的には、画素ユニット２０の各列に対して１行ずつ選択画素を決めていく。フォトダイオードＰＤからフローティング・ディフュージョンＦＤへの電荷の転送も１行ずつ行う。Ｐ相、Ｄ相サンプリングの時間のかかる処理は４行同時に行う。これにより、画素ユニット２０の画素１１を空間的及び時間的にランダムに選択できるため、全画素１１を複数に分割した各画素ユニット２０の同じ画素列内で複数の画素を選択して露光する完全なランダム露光を実現できる。
　完全なランダム露光を実現するに当たって、画素制御部１３，１４は、サンプリング関数データ格納部１７から与えられる所定のサンプリング関数に基づいて、選択画素を指定する画素の選択情報を、画素１１内の容量、例えばフローティング・ディフュージョンＦＤの容量ＣFDに記憶する。そして、フローティング・ディフュージョンＦＤの容量ＣFDに選択情報が記憶された画素から信号（画素信号）を読み出すようにする。
（サンプリング関数）
　画素制御部１３，１４は、サンプリング関数データ格納部１７から与えられる所定のサンプリング関数データに基づいて、そのサンプリング関数が実現されるように、画素アレイ部１２の各画素１１を制御する。図９Ａ、図９Ｂを用いて、サンプリング関数と、画素ユニット２０の出力値と、固体撮像素子の出力データフォーマットの関係について説明する。
　画素制御部１３，１４によってどの画素が選択されるかは、サンプリング関数データ格納部１７に格納されているサンプリング関数に定義されている。サンプリング関数データ格納部１７から、あるサンプリング関数が画素制御部１３，１４にロードされると、それに基づく行、列選択信号及び行、列リセット信号が画素制御部１３，１４において生成される。
　実施例１に係る３Ｔｒ構成の画素１１にあっては、列選択信号は画素転送制御信号Ｔxであり、行選択信号は画素転送制御信号Ｔyであり、列リセット信号は画素リセット制御信号Ｒxであり、行リセット信号は画素リセット制御信号Ｒyである。
　１つの画素ユニット２０内にＫ×Ｌ（上記の例では、Ｋ＝４，Ｌ＝４）の画素がある場合において、
ある画素ユニットの画素値をｘ＝［ｘ1・・・ｘ16］
とし、対するサンプリング関数をＡ＝［ａ1・・・ａ16］
とし、画素ユニット２０の出力値をｙ
としたとき、それらの関係は図９Ｂの数式で表される。このようにサンプリング関数の１つの行ベクトルに対応して画素ユニット２０の出力値ｙが１つ決まる。
　実施例１に係る画素１１を有する固体撮像素子（第１の態様に係る固体撮像素子）は、画素制御部１３，１４による制御の下に、ある時刻において、全ての画素ユニット２０に対して共通のサンプリング関数Ａが与えられるようにして、各画素ユニット２０からそのときの出力値ｙを得るように動作する。信号線（信号読出し線）２３は画素ユニット２０毎に分離しているために、全画素ユニット２０で同期した制御を行うことにより、全画素ユニット２０から同時に各１個、合計、Ｉ×Ｊ個の２次元配列状の出力値を得ることができる。
　ここで、サンプリング関数は、画素ユニット２０内の４×４画素に対する任意係数のリサンプリングフィルタとみなすことができるが、全ての画素ユニット２０に共通のサンプリング関数を適用しているので、Ｉ×Ｊ個の出力値はあたかも画像全体からＩ×Ｊ個の２次元格子点上である共通のリサンプリングを行ったデータを算出した結果でもある。すなわち、Ｉ×Ｊ個の縮小画像のようなデータが出力されている。
　実施例１に係る画素１１を有する固体撮像素子は、同様の動作をサンプリング関数を切り替えながら時系列的に連続して実施することができる。このときのサンプリング関数Ａは、出力値ｙの取得回数分だけ行を並べた行列の形式で表現することができる。例えば、式（１）に示すように、各画素ユニット２０から４個ずつの出力値を得る場合、サンプリング関数は４行×１６列の行列となる。対応する出力値ｙは、Ｉ×Ｊの２次元配列データが４個［ｙ1，ｙ2，ｙ3，ｙ4］となる。
Figure JPOXMLDOC01-appb-I000001
　サンプリング関数の各行ベクトルは、式（１）に示すように、ある１要素だけ１で残りは０であってよい。このときの画素ユニット２０の出力値ｙは、画素ユニット２０内の画素の１つを選択して出力したものとなる。例えば、式（１）のサンプリング関数は、４×４画素で１つの画素ユニット２０を構成する場合に、その中から任意に選択した４つの画素を順次読み出すようなサンプリング関数の一例である。
　式（１）のサンプリング関数によって任意に選択された４画素を順次読み出すための画素制御の手順を図１０に示す。
（１）サンプリング関数の第１行ベクトルの１に相当する画素位置が、対応する行、列選択信号によって選択され、当該画素の画素値が信号線２３から読み出される。そして、読み出された信号値は、信号処理部１６のＡＤ変換器２５によって離散化され、出力される（図９の左から一番目）。
（２）サンプリング関数の第２行ベクトルについて、（１）と同様の動作を行う（図９の左から二番目）。
（３）サンプリング関数の第３行ベクトルについて、（１）と同様の動作を行う（図９の右から二番目）。
（４）サンプリング関数の第４行ベクトルについて、（１）と同様の動作を行う（図９の右から一番目）。
［実施例２］
　実施例２は、第１実施形態に係る固体撮像素子における画素１１が４Ｔｒ構成の場合の例である。実施例２に係る画素１１の内部回路の構成を図１１Ａに示す。実施例２に係る画素１１は、フォトダイオードＰＤ、転送トランジスタＴＲ1、リセットトランジスタＴＲ2、及び、増幅トランジスタＴＲ3に加えて、選択トランジスタＴＲ4を有する構成となっている。
　すなわち、実施例２に係る画素１１は、転送トランジスタＴＲ1、リセットトランジスタＴＲ2、増幅トランジスタＴＲ3、及び、選択トランジスタＴＲ4の４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成となっている。４Ｔｒ構成の画素１１では、リセットトランジスタＴＲ2及び増幅トランジスタＴＲ3の各ドレインは、固定電位、例えば高電位側の電源電位ＶDDに接続されている。選択トランジスタＴＲ4は、増幅トランジスタＴＲ3のソースと信号線２３との間に接続されている。
　実施例２では、転送トランジスタＴＲ1、リセットトランジスタＴＲ2、増幅トランジスタＴＲ3、及び、選択トランジスタＴＲ4の４つのトランジスタとして、例えばＮ型ＭＯＳＦＥＴを用いている。但し、ここで例示した４つのトランジスタＴＲ1，ＴＲ2，ＴＲ3，ＴＲ4の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限定されるものではない。
　上述した実施例２に係る４Ｔｒ構成の画素１１において、ＭＯＳＦＥＴから成る転送トランジスタＴＲ1は、複数のゲート、例えば２つのゲートを有するマルチゲート構造となっている。選択トランジスタＴＲ4は、複数のゲート、例えば２つのゲートを有するマルチゲート構造、又は、ゲートがＸ－Ｙアドレス可能な構造となっている。そして、列選択信号と行選択信号とによるＸ－Ｙアドレス方式による駆動により、各画素１１が読出し対象（選択対象）の画素かどうかが制御されるようになっている。
　具体的には、転送トランジスタＴＲ1において、一方のゲートには、Ｘ方向（第１の方向）の画素転送制御信号Ｔxが列選択信号として画素制御部１３から与えられ、他方のゲートには、Ｙ方向（第２の方向）の画素転送制御信号Ｔyが行選択信号として画素制御部１４から与えられる。そして、画素転送制御信号Ｔx及び画素転送制御信号Ｔyが共にアクティブ状態（本例では、高レベルの状態）となることにより、転送トランジスタＴＲ1が導通状態となる。
　選択トランジスタＴＲ4において、ゲートには、Ｘ方向の画素選択制御信号Ｓxが列選択信号として画素制御部１３から与えられ、ドレインには、Ｙ方向の画素選択制御信号Ｓyが行選択信号として画素制御部１４から与えられる。そして、画素選択制御信号Ｓx及び画素選択制御信号Ｓyが共にアクティブ状態（本例では、高レベルの状態）となることにより、選択トランジスタＴＲ4が導通状態となる。
　尚、４Ｔｒ構成の画素１１の場合、リセットトランジスタＴＲ2を駆動する画素リセット制御信号Ｒstについては、列選択信号として画素制御部１３から与えるようにしてもよいし、行選択信号として画素制御部１４から与えるようにしてもよい。
　このように、転送トランジスタＴＲ1及び選択トランジスタＴＲ4をマルチゲート構造とし、これらトランジスタＴＲ1，ＴＲ4を、Ｘ－Ｙアドレス方式によって駆動することにより、全画素１１を複数に分割した各画素ユニット２０の同じ画素列内で複数の画素を選択して露光する完全なランダム露光を実現できる。
　画素１１をランダムに選択して画素信号を読み出す動作、即ち、圧縮センシングによる信号読出しを実現するために、４Ｔｒ構成の画素１１を有する固体撮像素子では、選択画素を指定する画素の選択情報を、選択トランジスタＴＲ4のゲートの寄生容量Ｃqに記憶するようにしている。
（画素信号の読出し処理）
　上記の構成の固体撮像素子（第２の態様に係る固体撮像素子）において実行される、圧縮センシングによる信号読出し動作について以下に説明する。ここでは、一例として、図１１Ｂに示すように、１つの画素ユニット２０が、Ｘ方向に４個（図２のＫ＝４）配列され、Ｙ方向に４個（図２のＬ＝４）配列され、合計、４×４個の画素１１から成る場合を例示している。
　この画素ユニット２０の画素配列において実行する、実施例２の固体撮像素子における画素信号の読出し動作のタイミングチャートを図１２に示す。図１２には、アドレスが（１，２）、（１，３）、（２，１）、（４，１）、（４，４）の各画素１１1,2，１１1,3，１１2,1，１１4,1，１１4,4に対して電子シャッタをかけ、アドレスが（１，１）、（２，２）、（３，１）、（４，３）の各画素１１1,1，１１2,2，１１3,1，１１4,3に対して信号読出しをかける場合のタイミング関係を示している。
　図１２のタイミングチャートにおいて、ｔ11－ｔ15の期間が電子シャッタの期間となり、ｔ15－ｔ19の期間が行列選択（画素選択）の期間となり、ｔ19－ｔ20の期間がＰ相の読出し期間となる。また、ｔ20－ｔ24の期間が転送期間となり、ｔ24－ｔ25の期間がＤ相の読出し期間となり、ｔ25－ｔ26の期間が非選択期間となる。
・電子シャッタ期間
　時刻ｔ11で画素転送制御信号Ｔy1と画素転送制御信号Ｔx2と画素転送制御信号Ｔx4とがアクティブ状態（高レベル）になることにより、画素１１2,1及び画素１１4,1の転送トランジスタＴＲ1が導通状態となる。同時に、画素リセット制御信号Ｒst1～Ｒst4がアクティブ状態になることにより、画素ユニット２０の全ての画素１１のリセットトランジスタＴＲ2が導通状態となる。これにより、画素１１2,1及び画素１１4,1のフォトダイオードＰＤの電荷が転送トランジスタＴＲ1及びリセットトランジスタＴＲ2を通して電源電位ＶDDに捨てられる（電子シャッタ動作）。
　次に、時刻ｔ12で画素転送制御信号Ｔy2と画素転送制御信号Ｔx1とがアクティブ状態になることにより、画素１１1,2の転送トランジスタＴＲ1が導通状態となる。このとき、画素リセット制御信号Ｒst1～Ｒst4がアクティブ状態にあることにより、画素１１2,1及び画素１１4,1のフォトダイオードＰＤの電荷が転送トランジスタＴＲ1及びリセットトランジスタＴＲ2を通して電源電位ＶDDに捨てられる。
　次に、時刻ｔ13で画素転送制御信号Ｔy3と画素転送制御信号Ｔx1とがアクティブ状態になることにより、画素１１1,3の転送トランジスタＴＲ1が導通状態となる。このとき、画素リセット制御信号Ｒst1～Ｒst4がアクティブ状態にあることにより、画素１１1,3のフォトダイオードＰＤの電荷が転送トランジスタＴＲ1及びリセットトランジスタＴＲ2を通して電源電位ＶDDに捨てられる。
　次に、時刻ｔ14で画素転送制御信号Ｔy4と画素転送制御信号Ｔx4とがアクティブ状態になることにより、画素１１4,4の転送トランジスタＴＲ1が導通状態となる。このとき、画素リセット制御信号Ｒst1～Ｒst4がアクティブ状態にあることにより、画素１１4,4のフォトダイオードＰＤの電荷が転送トランジスタＴＲ1及びリセットトランジスタＴＲ2を通して電源電位ＶDDに捨てられる。
　上記の電子シャッタ期間での一連の動作により、電子シャッタをかける画素１１を空間的及び時間的にランダムに選択することができる。本実施例では、アドレスが（１，２）、（１，３）、（２，１）、（４，１）、（４，４）の画素１１1,2，１１1,3，１１2,1，１１4,1，１１4,4の各フォトダイオードＰＤの電荷を電源電位ＶDDに捨てる電子シャッタ動作が行われる。
・行列選択期間
　時刻ｔ15では、電子シャッタ期間の後半で非アクティブ状態になった画素リセット制御信号Ｒst1～Ｒst4が再びアクティブ状態となる。このとき同時に、画素選択制御信号Ｓy1がアクティブ状態になり、この画素選択制御信号Ｓy1のアクティブ期間内に画素選択制御信号Ｓx1がアクティブ状態になる。そして、画素選択制御信号Ｓx1が非アクティブ状態になるタイミングの画素選択制御信号Ｓy1の高レベルの電位が、選択トランジスタＴＲ4の寄生容量Ｃqに選択情報として記憶され、画素１１1,1が選択画素として指定される。
　次に、時刻ｔ16で画素選択制御信号Ｓy2がアクティブ状態になり、この画素選択制御信号Ｓy2のアクティブ期間内に画素選択制御信号Ｓx2がアクティブ状態になる。そして、画素選択制御信号Ｓx2が非アクティブ状態になるタイミングの画素選択制御信号Ｓy2の高レベルの電位が、選択トランジスタＴＲ4の寄生容量Ｃqに選択情報として記憶され、画素１１2,2が選択画素として指定される。
　次に、時刻ｔ17で画素選択制御信号Ｓy1がアクティブ状態になり、この画素選択制御信号Ｓy1のアクティブ期間内に画素選択制御信号Ｓx3がアクティブ状態になる。そして、画素選択制御信号Ｓx3が非アクティブ状態になるタイミングの画素選択制御信号Ｓy1の高レベルの電位が、選択トランジスタＴＲ4の寄生容量Ｃqに選択情報として記憶され、画素１１3,1が選択画素として指定される。
　次に、時刻ｔ18で画素選択制御信号Ｓy3がアクティブ状態になり、この画素選択制御信号Ｓy3のアクティブ期間内に画素選択制御信号Ｓx4がアクティブ状態になる。そして、画素選択制御信号Ｓx4が非アクティブ状態になるタイミングの画素選択制御信号Ｓy3の高レベルの電位が、選択トランジスタＴＲ4の寄生容量Ｃqに選択情報として記憶され、画素１１4,3が選択画素として指定される。
　このようにして、画素信号を読み出したい画素のみ、選択トランジスタＴＲ4の寄生容量Ｃqに選択情報として高レベルの電位を書き込むことにより、画素信号を読み出したい選択画素の指定（行列選択）が行われる。本例では、画素１１1,1、画素１１3,1、画素１１2,2、及び、画素１１4,3の４つの画素が、画素信号を読み出したい画素として選択されたことになる。その後、時刻ｔ19で画素リセット制御信号Ｒst1～Ｒst4がアクティブ状態から非アクティブ状態に遷移する。
・Ｐ相期間
　ｔ19－ｔ20の期間では、画素信号を読み出したい画素として選択された４つの画素、即ち画素１１1,1、画素１１3,1、画素１１2,2、及び、画素１１4,3について、フローティング・ディフュージョンＦＤからのＰ相（リセットレベルＶrst）の読出しが行われる。
・転送期間
　時刻ｔ20で転送期間に入り、画素転送制御信号Ｔy1と画素転送制御信号Ｔx1と画素転送制御信号Ｔx3とがアクティブ状態になることにより、画素１１1,1及び画素１１3,1の転送トランジスタＴＲ1が導通状態となる。これにより、画素１１1,1及び画素１１3,1の各フォトダイオードＰＤで光電変換された光電荷が、転送トランジスタＴＲ1を通してフローティング・ディフュージョンＦＤへ転送される。
　次に、時刻ｔ21で画素転送制御信号Ｔy2と画素転送制御信号Ｔx2とがアクティブ状態になることにより、画素１１2,2の転送トランジスタＴＲ1が導通状態となる。これにより、画素１１2,2のフォトダイオードＰＤで光電変換された光電荷が、転送トランジスタＴＲ1を通してフローティング・ディフュージョンＦＤへ転送される。
　次に、時刻ｔ22で画素転送制御信号Ｔy3と画素転送制御信号Ｔx4とがアクティブ状態になることにより、画素１１4,3の転送トランジスタＴＲ1が導通状態となる。これにより、画素１１4,3のフォトダイオードＰＤで光電変換され、蓄積された光電荷が、転送トランジスタＴＲ1を通してフローティング・ディフュージョンＦＤへ転送される。
　時刻ｔ23では、画素転送制御信号Ｔy4がアクティブ状態になるものの、画素転送制御信号Ｔx1～Ｔx4のいずれもアクティブ状態にならないため、フォトダイオードＰＤからフローティング・ディフュージョンＦＤへの電荷の転送は行われない。
・Ｄ相期間
　ｔ24－ｔ25の期間では、フォトダイオードＰＤからフローティング・ディフュージョンＦＤへの電荷の転送が行われた４つの画素、即ち画素１１1,1、画素１１3,1、画素１１2,2、及び、画素１１4,3について、フローティング・ディフュージョンＦＤからのＤ相（信号レベルＶsig）の読出しが行われる。具体的には、画素１１1,1、画素１１3,1、画素１１2,2、及び、画素１１4,3では、選択トランジスタＴＲ4の寄生容量Ｃqには、高レベルの電位が選択情報として記憶された状態にある。従って、画素１１1,1、画素１１3,1、画素１１2,2、及び、画素１１4,3の各選択トランジスタＴＲ4が導通状態にあるため、当該選択トランジスタＴＲ4を通してＤ相の読出しが行われる。
・非選択期間
　時刻ｔ25で非選択期間に入り、画素リセット制御信号Ｒx1，Ｒx2，Ｒx3，Ｒx4が全てアクティブ状態になることにより、１つの画素ユニット２０内の全ての画素１１のリセットトランジスタＴＲ2が導通状態となる。これにより、１つの画素ユニット２０内の全ての画素１１において、フローティング・ディフュージョンＦＤの電位が電源電位ＶDDにリセットされ、非選択状態となる。また同時に、画素選択制御信号Ｓx1～Ｓx4が全てアクティブ状態になることにより、選択トランジスタＴＲ4の寄生容量Ｃqのリセットも行われる。
　上述したように、実施例２に係る画素１１を有する固体撮像素子では、転送トランジスタＴＲ1及び選択トランジスタＴＲ4がマルチゲート構造であることにより、画素制御部１３，１４による制御の下に、転送トランジスタＴＲ1及び選択トランジスタＴＲ4の各マルチゲートを画素単位で選択的に駆動できる。これにより、画素ユニット２０の画素１１を空間的及び時間的にランダムに選択できるため、全画素１１を複数に分割した各画素ユニット２０の同じ画素列内で複数の画素を選択して露光する完全なランダム露光を実現できる。
［実施例３］
　実施例３は、第１実施形態に係る固体撮像素子における画素１１が、グローバルシャッタを実現するために、電荷を一時的に蓄積するメモリ部を有する構成の場合の例である。実施例３に係る画素１１の内部回路の構成を図１３Ａに示す。実施例３に係る画素１１は、フォトダイオードＰＤ、転送トランジスタＴＲ1、リセットトランジスタＴＲ2、増幅トランジスタＴＲ3、及び、選択トランジスタＴＲ4に加えて、メモリ部４１、転送ゲート部４２、及び、電荷排出ゲート部（オーバーフローゲート部）４３を有する構成となっている。
　実施例３に係る画素１１において、メモリ部４１は、フォトダイオードＰＤと転送トランジスタＴＲ1との間において、フォトダイオードＰＤで光電変換された電荷を一時的に蓄積する。具体的には、メモリ部４１において、ゲート制御信号ＭＥＭ2によって駆動される、転送トランジスタＴＲ1側のゲート部分が電荷の蓄積部となる。そして、ゲート制御信号ＭＥＭ1によって駆動される、転送ゲート部４２側のゲート部分は、転送トランジスタＴＲ1側の蓄積部の電荷とフォトダイオードＰＤの電荷とを分離する作用をなす。
　転送ゲート部４２は、複数のゲート、例えば２つのゲートを有するマルチゲート構造となっており、列選択信号と行選択信号とによるＸ－Ｙアドレス方式によって駆動される。具体的には、転送ゲート部４２において、ドレインには、Ｘ方向（第１の方向）の画素転送制御信号Ｓxが列選択信号として画素制御部１３から与えられ、ゲートには、Ｙ方向（第２の方向）の画素転送制御信号Ｓyが行選択信号として画素制御部１４から与えられる。そして、画素転送制御信号Ｔx及び画素転送制御信号Ｔyが共にアクティブ状態（本例では、高レベルの状態）となることにより、転送ゲート部４２が導通状態となり、フォトダイオードＰＤで光電変換された電荷をメモリ部４１へ転送する。
　電荷排出ゲート部４３は、１撮像フレーム前の信号が影響を受けないように、リセットトランジスタＴＲ2のルートとは別ルートで、フォトダイオードＰＤの電荷を電源電位ＶDDに排出することによってフォトダイオードＰＤをリセットする。電荷排出ゲート部４３は、複数のゲート、例えば２つのゲートを有するマルチゲート構造となっている。具体的には、列選択信号と行選択信号とによるＸ－Ｙアドレス方式によって駆動される１つのゲートと、電荷排出制御信号（オーバーフローゲート制御信号）ＯＦＧによって駆動される１つのゲートとの２つのゲートを有している。Ｘ－Ｙアドレス方式による駆動に当たって、ドレインには、Ｘ方向の画素オーバーフロー制御信号Ｏxが列選択信号として画素制御部１３から与えられ、ゲートには、Ｙ方向（第２の方向）の画素オーバーフロー制御信号Ｏyが行選択信号として画素制御部１４から与えられる。
　このように、転送ゲート部４２及び電荷排出ゲート部４３をマルチゲート構造とし、これらゲート部４２，４３を、Ｘ－Ｙアドレス方式によって駆動することにより、全画素１１を複数に分割した各画素ユニット２０の同じ画素列内で複数の画素を選択して露光する完全なランダム露光を実現できる。そして、圧縮センシングによる信号読出しを実現するために、実施例３に係る画素１１では、選択画素を指定する画素の選択情報を、画素内の容量、図１３Ａの構成の画素にあっては、転送ゲート部４２及び電荷排出ゲート部４３の各ゲートの寄生容量Ｃs，Ｃoに記憶するようにしている。
　実施例３に係る画素１１における露光時及び電荷転送時の、電源電位ＶDD－電荷排出ゲート部４３－フォトダイオードＰＤ－転送ゲート部４２－メモリ部４１－転送トランジスタＴＲ1－フローティング・ディフュージョンＦＤのポテンシャルの遷移の様子を図１３Ｂに示す。電荷排出ゲート部４３のポテンシャルが、図の上側の実線から下側の実線に遷移する（ポテンシャルが深くなる）ことにより、フォトダイオードＰＤの電荷が、電荷排出ゲート部４３を通して電源電位ＶDDへ排出される。
　また、転送ゲート部４２－メモリ部４１－転送トランジスタＴＲ1が、図の下側の実線から上側の実線に順に遷移する（ポテンシャルが浅くなる）ことにより、フォトダイオードＰＤの電荷がフローティング・ディフュージョンＦＤへ転送される。図１３Ｂのポテンシャル図から明らかなように、メモリ部４１のゲート制御信号ＭＥＭ1，ＭＥＭ2が印加される各ゲートの下は、電荷の転送方向において例えば２段のポテンシャル段差を有する構造となっている。
　実施例３に係る画素１１を有する固体撮像素子における垂直同期による１周期の動作例のタイミングチャートを図１４に示す。ここでは、一例として、図１１Ｂに示すように、１つの画素ユニット２０が、Ｘ方向に４個（図２のＫ＝４）配列され、Ｙ方向に４個（図２のＬ＝４）配列され、合計、４×４個の画素１１から成る場合を例示している。
　図１４のタイミングチャートに示すように、実施例３に係る画素１１を有する固体撮像素子では、２垂直同期期間（２Ｖ）で１フレーム分の読出し動作が行われる。露光開始の制御は、電荷排出ゲート部４３によって行われ、露光終了の制御は、転送ゲート部４２によって行われる。このように、露光開始の機能と露光終了の機能とを分けた構成とすることにより、複数に分割した各画素ユニット２０内で複数の画素を選択して露光する完全なランダム露光とグローバルシャッタとを同時に実現できる。
　画素の選択は、転送ゲート部４２の画素転送制御信号Ｓx，Ｓy及び電荷排出ゲート部４３の画素オーバーフロー制御信号Ｏx，ＯyによるＸ－Ｙアドレス方式によって行われる。従って、転送ゲート部４２は、画素選択を行う選択トランジスタということもできる。
　メモリ部４１のゲート制御信号ＭＥＭ1，ＭＥＭ2及び電荷排出ゲート部４３の電荷排出制御信号ＯＦＧは全画素同時に動作し、画素オーバーフロー制御信号Ｏx，Ｏyによって選択されている画素のみ電子シャッタがかかる。そして、画素転送制御信号Ｓx，Ｓyで選択されている画素のみ、フォトダイオードＰＤで光電変換された電荷が、転送ゲート部４２によってメモリ部４１のゲート制御信号ＭＥＭ1のゲート下に読み出される。
　メモリ部４１では、１垂直同期期間（１Ｖ）の最後で、ゲート制御信号ＭＥＭ1のゲート下からゲート制御信号ＭＥＭ2のゲート下へ電荷が転送される。そして、次の１垂直同期期間で、メモリ部４１のゲート制御信号ＭＥＭ2のゲート下からフローティング・ディフュージョンＦＤへ順次電荷の読出し（転送）が行われる。図１４の下部に、画素（２，２）の場合を例に挙げて、１垂直同期期間前、今回の垂直同期期間、１垂直同期期間後の動作を示している。露光の１垂直同期期間中に、電荷排出ゲート部４３及びメモリ部４１を複数回動作状態にすることにより、複数の露光期間に分割することも可能である。
　実施例３に係る画素１１を有する固体撮像素子（第３の態様に係る固体撮像素子）における水平同期の場合の動作例のタイミングチャートを図１５乃至図１９に示す。図１５は、図１４の期間（１）の動作例を示し、図１６は、図１４の期間（２）の動作例を、図１７は、図１４の期間（３）の動作例を、図１８は、図１４の期間（４）の動作例を、図１９は、図１４の期間（５）の動作例をそれぞれ示している。ここでは、一例として、１つの画素ユニット２０が、図１１Ｂに示す４×４個の画素１１から成る場合を例示している。
　図１５乃至図１９の各タイミングチャートにおいて、画素転送制御信号ＴＧ1～ＴＧ4は、１行目～４行目の画素の転送トランジスタＴＲ1を駆動する転送制御信号である。画素リセット制御信号Ｒｓｔ1～Ｒｓｔ4は、１行目～４行目の画素のリセットトランジスタＴＲ2を駆動するリセット制御信号である。画素選択制御信号Ｓｅｌ1～Ｓｅｌ4は、１行目～４行目の画素の選択トランジスタＴＲ4を駆動する選択制御信号である。
　上述したように、実施例３に係る画素１１は、メモリ部４１、転送ゲート部４２、及び、電荷排出ゲート部４３を有する画素構成となっている。そして、この画素構成の画素１１を有する固体撮像素子では、露光開始の制御が電荷排出ゲート部４３で行われ、露光終了の制御が転送ゲート部４２で行われ、画素の選択が画素転送制御信号Ｓx，Ｓy及び画素オーバーフロー制御信号Ｏx，ＯyによるＸ－Ｙアドレス方式で行われる。これにより、画素ユニット２０の画素１１を空間的及び時間的にランダムに選択できるため、全画素１１を複数に分割した各画素ユニット２０の同じ画素列内で複数の画素を選択して露光する完全なランダム露光を実現できる。
＜第２実施形態に係る固体撮像素子＞
　第２実施形態に係る固体撮像素子は、所謂、積層構造の固体撮像素子及びその駆動方法に関する。本開示の第２実施形態に係る固体撮像素子の概念図を図２０に示す。
　第２実施形態に係る固体撮像素子は、第１半導体チップ（半導体基板）であるイメージセンサチップ５１と、第２半導体チップであるロジック回路チップ５２とが、例えば、イメージセンサチップ５１を上側のチップとし、ロジック回路チップ５２を下側のチップとして積層された構造（所謂、積層構造）となっている。
　この積層構造の第２実施形態に係る固体撮像素子において、イメージセンサチップ５１には、Ｋ×Ｌ個の画素１１を単位とする画素ユニット２０（図２参照）が２次元マトリクス状に配列されて成る画素アレイ部１２や、画素ユニット２０の各画素１１を駆動する駆動部などが搭載されている。ここで、駆動部としては、図１の構成を例に挙げると、画素制御部１３，１４やサンプリング関数データ格納部１７などを例示することができる。但し、図２０では、画素制御部１３，１４及びサンプリング関数データ格納部１７の図示を省略している。
　イメージセンサチップ５１の周縁部には、外部との電気的接続を行うためのパッド部５３及びパッド部５４や、ロジック回路チップ５２との間での電気的接続を行うためのビア（ＶＩＡ）５５及びビア５６が設けられている。ここでは、画素アレイ部１２を挟んで左右両側にパッド部５３とパッド部５４とを設ける構成を例示したが、左右の一方側にパッド部を設ける構成を採ることも可能である。また、画素アレイ部１２を挟んで上下両側にビア５５とビア５６とを設ける構成を例示したが、上下の一方側にビアを設ける構成を採ることも可能である。
　一方、ロジック回路チップ５２には、画素ユニット２０の各画素１１から読み出される信号に対して所定の信号処理を施する信号処理部１６や、信号処理部１６を制御する画素制御部１５等が搭載されている。信号処理部１６としては、例えば図３に示すように、画素１１から読み出される信号をＡＤ変換するＡＤ変換器２５などを有する構成のものを例示することができる。
　上述した第２実施形態に係る積層構造の固体撮像素子でも、実施例１、実施例２、あるいは、実施例３に係る画素構成の画素１１を用いることにより、第１実施形態に係る平置構造の固体撮像素子と同様に、画素アレイ部１２の各画素１１に対して、露光を空間的及び時間的にランダムに行うことができる。これにより、画素アレイ部１２内の画素１１を複数に分割した各画素ユニット２０の同じ画素列内で複数の画素を選択して露光する完全なランダム露光を実現できる。
　第２実施形態に係る積層構造の固体撮像素子では、画素１１の信号をＡＤ変換するＡＤ変換器２５を含む信号処理部１６を、ロジック回路チップ５２側に搭載する構成が採られる。このとき、ＡＤ変換器２５を、画素ユニット２０に対して一対一の対応関係をもって配置する態様や、画素ユニット２０の列毎に配置する態様などが考えられる。以下に、第２実施形態に係る固体撮像素子の具体的な実施例（実施例４乃至実施例６）について説明する。
［実施例４］
　実施例４は、画素ユニット２０に対して一対一の対応関係をもってＡＤ変換器２５を配置する例である。実施例４に係るイメージセンサチップ５１及びロジック回路チップ５２の平面構造を図２１Ａに示し、その断面構造を図２１Ｂに示す。
　イメージセンサチップ５１には、例えば４×４個の画素１１から成る画素ユニット２０が、２次元マトリクス状に配列されている。画素１１として、実施例１、実施例２、あるいは、実施例３に係る画素構成のものを用いることができる。この画素ユニット２０の２次元マトリクス状の配列に対して、第１実施形態の場合と同様に、画素制御部１３，１４及びサンプリング関数データ格納部１７が設けられている。
　一方、ロジック回路チップ５２には、画素ユニット２０に対して一対一の対応関係をもって、ＡＤ変換器２５が２次元マトリクス状に配列されて信号処理部１６を構成している。すなわち、１つのＡＤ変換器２５は、対応する画素ユニット２０の４×４個の画素１１に対してＡＤ変換処理を行うことになる。
　イメージセンサチップ５１上の画素ユニット２０において、４×４個の画素１１の信号線は共通に、１本の配線５７で例えばＣｕ－Ｃｕ接続されるとともに、ロジック回路チップ５２の対応する１つのＡＤ変換器２５と電気的に接続されている。すなわち、画素ユニット２０毎に１本の配線５７でＡＤ変換器２５とＣｕ－Ｃｕ接続される。これにより、画素ユニット２０の４×４個の画素１１のうちの任意の１画素の信号を独立に、対応する１つのＡＤ変換器２５でＡＤ変換処理を行うことが可能となる。
　尚、本実施例では、一例として、下側のロジック回路チップ５２にパッド部５８を設けるとともに、イメージセンサチップ５１のパッド部５８の対応する部位に開口部５９を形成し、当該開口部５９を通してパッド部５８へボンディングする構成が採られている。
　実施例４に係る固体撮像素子にあっては、画素１１として、実施例１、実施例２、あるいは、実施例３に係る画素構成のものを用いることにより、これらの実施例の場合と同様にして、画素１１をランダムに選択して画素信号を読み出す圧縮センシングの処理を行うことができる。
　実施例４に係る固体撮像素子では、１つの画素ユニット２０の例えば４×４個の画素１１の信号を１つのＡＤ変換器２５でＡＤ変換処理を行う。この場合、４×４個の画素１１から成る画素ユニット２０の各画素列に対して１つの画素が選択され、この選択された画素の情報が各時刻毎にＡＤ変換器２５でＡＤ変換処理されることになる。このように、各画素列毎に連続的な処理が行われるために、実施例４に係る固体撮像素子の場合、画素内の容量への選択情報の記憶（蓄積）は行わない。
［実施例５］
　実施例５は、画素ユニット２０に対してＡＤ変換器２５を画素ユニット２０の画素列毎に配置するカラムＡＤＣの例である。実施例５に係るイメージセンサチップ５１及びロジック回路チップ５２の平面構造を図２２Ａに示し、その断面構造を図２２Ｂに示す。
　イメージセンサチップ５１には、例えば４×４個の画素１１から成る画素ユニット２０が、２次元マトリクス状に配列されている。画素１１として、実施例１あるいは実施例２に係る画素構成のものを用いることができる。これにより、実施例１あるいは実施例２の場合と同様にして、画素１１をランダムに選択して画素信号を読み出す圧縮センシングの処理を行うことができる。画素ユニット２０の２次元マトリクス状の配列に対して、第１実施形態の場合と同様に、画素制御部１３Ａ，１４Ａ及びサンプリング関数データ格納部１７Ａが設けられている。
　一方、ロジック回路チップ５２には、画素ユニット２０に対して一対一の対応関係をもって、画素メモリユニット６０が２次元マトリクス状に配列されている。この画素メモリユニット６０は、ロジック回路チップ５２の各画素１１に対応して、２次元マトリクス状に配列された画素メモリから成る。図２に示すように、画素ユニット２０がＫ×Ｌ個の画素１１から成り、この画素ユニット２０が第１の方向（Ｘ方向）にＩ個配列され、第２の方向（Ｙ方向）にＪ個配列されるとき、画素メモリユニット６０も、Ｋ×Ｌ個の画素メモリから成り、２次元マトリクス状にＩ×Ｊ個配列される。
　実施例５に係るロジック回路チップ５２における画素メモリユニット６０の構成を図２３Ａに示し、画素メモリユニット６０を構成する画素メモリの構成を図２３Ｂに示す。ここでは、一例として、画素メモリユニット６０が例えば４×４個の画素メモリ６１から成る場合を示している。画素メモリ６１は、実施例３に係る画素構成におけるメモリ部４１に相当する。
　実施例３に係る固体撮像素子の場合、画素１１の各々がメモリ部４１を有することにより、画素サイズが大きくなり、イメージセンサチップ５１のチップサイズの小型化の妨げの一因となる。これに対して、実施例５に係る固体撮像素子では、メモリ部４１に相当する画素メモリ６１をロジック回路チップ５２側に搭載しているため、メモリ部４１が存在しない分だけ画素サイズを小さくできるため、イメージセンサチップ５１のチップサイズの小型化を図ることができる。
　画素メモリユニット６０の画素列毎にＡＤ変換器２５が配置されている（カラムＡＤＣ）。画素メモリユニット６０の画素列毎にＡＤ変換器２５が配置されているということは、画素ユニット２０の画素列毎にＡＤ変換器２５が配置されているということである。また、ＡＤ変換器２５を有効に駆動し、消費電力の低減を図るために、画素メモリユニット６０とＡＤ変換器２５との間に列選択スイッチ２４が設けられている。ここでは、列選択スイッチ２４によって消費電力の低減を図る構成を例示したが、列選択スイッチ２４を設けずに、必要なＡＤ変換器２５の電源をオン／オフ制御するようにしても、消費電力の低減を図ることが可能である。
　図２３Ｂに示すように、画素メモリ６１は、画素１１のＰ相であるリセットレベルＶrstを記憶するＰ相用メモリ容量Ｃpと、Ｄ相である信号レベルＶsigを記憶するＤ相用メモリ容量Ｃdとを有している。Ｐ相用メモリ容量Ｃp及びＤ相用メモリ容量Ｃdの各一端は接地されている。Ｐ相用メモリ容量Ｃp及びＤ相用メモリ容量Ｃdの各他端と画素側の信号線２３1との間には、Ｐ相用選択トランジスタＴＲ41p及びＤ相用選択トランジスタＴＲ41dが接続されている。また、Ｐ相用メモリ容量Ｃp及びＤ相用メモリ容量Ｃdの各他端と信号処理部側の信号線２３2との間には、Ｐ相用選択トランジスタＴＲ42p及びＤ相用選択トランジスタＴＲ42dが接続されている。
　上記の構成の画素メモリ６１において、Ｐ相用選択トランジスタＴＲ41p及びＤ相用選択トランジスタＴＲ41dは、複数のゲート、例えば２つのゲートを有するマルチゲート構造となっている。Ｐ相用選択トランジスタＴＲ41pは、列選択信号Ｓpxと行選択信号ＳpyとによるＸ－Ｙアドレス方式によって駆動されることにより、信号線２３1を通して供給されるリセットレベルＶrstのＰ相用メモリ容量Ｃpへの記憶の制御を行う。そして、Ｐ相用選択トランジスタＴＲ42pは、行選択信号Ｓelpyによって駆動されることにより、Ｐ相用メモリ容量Ｃpに保持されているリセットレベルＶrstの信号線２３2への読出し制御を行う。
　Ｄ相用選択トランジスタＴＲ41dは、列選択信号Ｓdxと行選択信号ＳdyとによるＸ－Ｙアドレス方式によって駆動されることにより、信号線２３1を通して供給される信号レベルＶsigのＤ相用メモリ容量Ｃdへの記憶の制御を行う。そして、Ｄ相用選択トランジスタＴＲ42dは、行選択信号Ｓeldyによって駆動されることにより、Ｄ相用メモリ容量Ｃdに保持されている信号レベルＶsigの信号線２３2への読出し制御を行う。
　これにより、画素メモリ６１に一時的に記憶（保持）された画素信号（リセットレベルＶrst及び信号レベルＶsig）が、画素メモリ６１から線順次で信号線２３2に読み出されることになる。そして、行選択信号Ｓelpy及び行選択信号Ｓeldyによって順に読み出されたリセットレベルＶrst及び信号レベルＶsigは、信号線２３2によってＡＤ変換器２５に伝送され、ＡＤ変換処理が行われる。ＡＤ変換器２５としては、例えば、第１実施形態に係る固体撮像素子で用いたシングルスロープ型ＡＤ変換器（図４参照）を用いることができる。これにより、ＡＤ変換器２５では、ＡＤ変換の際に、信号レベルＶsigとリセットレベルＶrstとの差分をとる相関二重サンプリングによるノイズ除去を行うことができる。
　実施例５に係る積層型の固体撮像素子では、例えば４×４個の画素１１から成る画素ユニット２０に対して、４×４個の画素メモリ６１から成る画素メモリユニット６０が一対一の対応関係で設けられていることにより、４画素×４画素のうちの任意の１画素の信号を独立にＡＤ変換することが可能である。
　実施例４に係る積層型の固体撮像素子の場合には、ある画素の信号を読み出してから、次の画素の信号を読み出すまでに、最低でも、ＡＤ変換に必要な時間分の時間ずれが生じる。これに対して、実施例５に係る積層型の固体撮像素子では、画素メモリユニット６０の画素列毎にＡＤ変換器２５が配置されているために、異なる画素列の２つの画素の信号を並行してＡＤ変換処理を行うことができる。そのため、２つの画素からの信号の読出し間隔は、ＡＤ変換に必要な時間に律則されず、事実上、ゼロと見なすことができる。これにより、実施例５に係る積層型の固体撮像素子では、実施例４に係る積層型の固体撮像素子よりも、より完全なランダム駆動を実現することができる。
　ところで、画素１１として用いる、実施例１に係る画素構成では、リセットトランジスタＴＲ2をマルチゲート構造することにより、選択画素を指定する画素の選択情報を、フローティング・ディフュージョンＦＤの容量ＣFDに記憶するようにしている（図５Ａ参照）。これに対して、実施例５に係る積層型の固体撮像素子では、実施例４に係る積層型の固体撮像素子の場合と同様に、ＡＤ変換に関して各画素列毎に連続的な処理が行われるために、フローティング・ディフュージョンＦＤの容量ＣFDへの選択情報の記憶は行わない。従って、実施例５に係る積層型の固体撮像素子において、画素１１として実施例１に係る画素構成のものを用いる場合、リセットトランジスタＴＲ2に関して、マルチゲート構造による選択情報の記憶制御が不要であるため、図２４Ａに示すように、リセットトランジスタＴＲ2としてシングルゲート構造のものを用いることになる。
［実施例６］
　実施例６は、実施例５の変形である。実施例１に係る画素を、実施例６の固体撮像素子に用いる場合の画素構成を図２４Ｂに示す。実施例６に係る画素構成は、図２４Ｂに示す画素構成に、選択トランジスタＴＲ4を追加し、当該選択トランジスタＴＲ4を複数のゲート、例えば２つのゲートを有するマルチゲート構造とした構成となっている。
　この画素構成において、選択トランジスタＴＲ4は、列選択信号Ｓxと行選択信号ＳyとによるＸ－Ｙアドレス方式によって駆動されることにより、１つの画素ユニット２０を構成する複数の画素１１の信号を順に選択して出力する。このように、１つの画素ユニット２０を構成する複数の画素１１の信号を、選択トランジスタＴＲ4によって時分割で出力することにより、次のような作用、効果を得ることができる。
　すなわち、実施例５に係る積層構造の固体撮像素子では、イメージセンサチップ５１側の画素ユニット２０と、ロジック回路チップ５２側の画素メモリユニット６０との間を、画素ユニット２０の画素数分の配線で接続する必要があった。これに対して、実施例６に係る積層構造の固体撮像素子では、１つの画素ユニット２０からは各画素１１の信号が時分割で出力されるため、画素ユニット２０と画素メモリユニット６０との間における例えばＣｕ－Ｃｕ接続による配線は１本で済む。これにより、実施例５の固体撮像素子と同等の同時性を維持しながら、配線本数の大幅な削減によって画素サイズを微細化することが可能となる。
＜変形例＞
　以上、本開示を好ましい実施例に基づき説明したが、本開示はこれらの実施例に限定するものではない。実施例において説明した固体撮像素子の構成、構造、固体撮像素子の駆動方法の構成は例示であり、適宜、変更することができる。以下に、種々の変形例を例示する。
［変形例１］
　変形例１は、ＡＤ変換器２５の配置例である。実施例１に係る３Ｔｒ構成の画素の場合や、実施例２に係る４Ｔｒ構成の画素の場合は、１つのＡＤ変換器２５において、１画素の信号しか同時に処理することができない。これに対して、１つの画素列に対してＡＤ変換器を複数配置するようにすれば、その数と同数の画素から信号を読み出して同時に処理することが可能になる。例えば、図２５Ａに示すように、画素アレイ部１２の上下に２系統のカラムＡＤＣ２５Ａ，２５Ｂを配置し、奇数の画素行と偶数の画素行とで信号線を分けてカラムＡＤＣ２５Ａ，２５Ｂに画素信号を伝送する、あるいは、同色の奇数行と偶数行とで信号線を分けてカラムＡＤＣ２５Ａ，２５Ｂに画素信号を伝送する等の構成が考えられる。
　因みに、ＡＤ変換器２５については、図２５Ｂに示すように、画素列毎にＡＤ変換器２５を配置する、所謂カラムＡＤＣ構成や、図２５Ｃに示すように、画素行毎にＡＤ変換器２５を配置する、所謂ローＡＤＣの構成とすることができる。カラムＡＤＣ構成の場合、画素１１の信号をカラムＡＤＣ２５に伝送する信号線が垂直信号線（列信号線）となり、ローＡＤＣ構成の場合、画素１１の信号をローＡＤＣ２５Ｃに伝送する信号線が水平信号線（行信号線）となる。ローＡＤＣ構成の場合にも、１つの画素行に対してＡＤ変換器を複数（例えば、２つ）配置する構成を採ることも可能である。図２５Ａ、図２５Ｂ、及び、図２５Ｃにおいて、網掛けの画素１１は、同じ１水平期間（１Ｈ）に信号を読み出す画素を表わしている。
［変形例２］
　変形例２は、実施例２に係る４Ｔｒ構成の変形である。変形例２に係る画素１１の内部回路の構成を図２６に示す。変形例２に係る画素１１は、図１１Ａに示す４Ｔｒ構成の画素において、選択トランジスタＴＲ4を複数組有する、例えば２組の選択トランジスタＴＲ4_1，ＴＲ4_2を有する構成となっている。
　２組の選択トランジスタＴＲ4_1，ＴＲ4_2において、各一方のゲートには、Ｘ方向の画素選択制御信号Ｓ1x，Ｓ2xが列選択信号として画素制御部１３から与えられ、各他方のゲートには、Ｙ方向の画素選択制御信号Ｓ1y，Ｓ2yが行選択信号として画素制御部１４から与えられる。そして、画素選択制御信号Ｓ1x，Ｓ2x及び画素選択制御信号Ｓ1y，Ｓ2yが共にアクティブ状態（本例では、高レベルの状態）となることにより、選択トランジスタＴＲ4_1，ＴＲ4_2が導通状態となる。
　また、画素１１をランダムに選択して画素信号を読み出す動作、即ち圧縮センシングによる信号読出しを実現するために、変形例２に係る画素１１を有する固体撮像素子では、選択画素を指定する画素の選択情報を、選択トランジスタＴＲ4_1，ＴＲ4_2の各ゲートの寄生容量Ｃq_1，Ｃq_2に記憶するようにしている。
　上記の構成の変形例２に係る画素１１を有する固体撮像素子にあっては、画素選択制御信号Ｓ1x，Ｓ2x及び画素選択制御信号Ｓ1y，Ｓ2yを、固体撮像素子の外部から与える構成を採ることにより、同じ画素列の画素の信号読出しに関して、制約無しに信号の読出しが可能となる。
［変形例３］
　変形例３は、実施例１に係る３Ｔｒ構成の変形である。変形例３に係る画素１１の内部回路の構成を図２７Ａ及び図２７Ｂに示す。
　メモリ部４１を有する実施例３に係る画素１１（図１３Ａ参照）では、１水平期間（１Ｈ）内の露光時間の同時性を優先するために転送ゲート部４２を設け、露光開始の機能と露光終了の機能とを分けた画素構成となっている。実施例１に係る３Ｔｒ構成の画素１１においても、図２７Ａに示すように、転送トランジスタＴＲ1とフローティング・ディフュージョンＦＤとの間に転送ゲート部４２を設けることにより、当該転送ゲート部４２の作用によって１Ｈ内の露光時間の露光時間の同時性を優先することができる。
　変形例３に係る画素１１については、図２７Ｂに示すように、転送ゲート部４２を、フォトダイオードＰＤと転送トランジスタＴＲ1との間に設ける構成とすることも可能である。また、ここでは、転送ゲート部４２の作用によって１Ｈ内の露光時間の同時性を優先する技術を、実施例１に係る３Ｔｒ構成の画素に適用した場合を例示したが、実施例２に係る４Ｔｒ構成の画素に対しても、転送ゲート部４２の作用によって１Ｈ内の露光時間の同時性を優先する技術を適用することが可能である。
＜本開示の電子機器＞
　上述した第１、第２実施形態に係る固体撮像素子は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機などの電子機器全般において、その撮像部（画像取込部）として用いることができる。尚、電子機器に搭載される上記モジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。
［撮像装置］
　図２８は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。図２８に示すように、本例に係る撮像装置１００は、レンズ群等を含む光学系１０１、撮像部１０２、カメラ信号処理部であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
　光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
　フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
　操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上記の構成の撮像装置１００において、撮像部１０２として、先述した第１、第２実施形態に係る固体撮像素子を用いることができる。
　尚、本開示は、以下のような構成をとることもできる。
［１］光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
　画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部をリセットするリセットトランジスタを有し、
　転送トランジスタ及びリセットトランジスタは、複数のゲートを有するマルチゲート構造となっている、
　固体撮像素子。
［２］画素から信号を読み出す制御を行う画素制御部を備えており、
　画素制御部は、転送トランジスタ及びリセットトランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
　上記［１］に記載の固体撮像素子。
［３］画素制御部は、画素の選択情報を電荷蓄積部の容量に記憶し、選択情報が記憶された画素から信号を読み出す制御を行う、
　上記［２］に記載の固体撮像素子。
［４］第１の方向にＫ個、第２の方向にＬ個の、合計、Ｋ×Ｌ個の画素によって構成された画素ユニットが、第１の方向にＩ個、第２の方向にＪ個配列されており、
　画素の信号をアナログ－デジタル変換するアナログ－デジタル変換器が、画素ユニット毎に設けられている、
　上記［１］～［３］のいずれかに記載の固体撮像素子。
［５］光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
　画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部の電荷に基づく画素信号を選択的に出力する選択トランジスタを有し、
　転送トランジスタは、複数のゲートを有するマルチゲート構造となっており、
　選択トランジスタは、複数のゲートを有するマルチゲート構造、又は、ゲートがアドレッシング可能な構造となっている、
　固体撮像素子。
［６］画素から信号を読み出す制御を行う画素制御部を備えており、
　画素制御部は、転送トランジスタ及び選択トランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
　上記［５］に記載の固体撮像素子。
［７］画素制御部は、画素の選択情報を選択トランジスタのゲートの寄生容量に記憶し、選択情報が記憶された画素から信号を読み出す制御を行う、
　上記［６］に記載の固体撮像素子。
［８］第１の方向にＫ個、第２の方向にＬ個の、合計、Ｋ×Ｌ個の画素によって構成された画素ユニットが、第１の方向にＩ個、第２の方向にＪ個配列されており、
　画素の信号をアナログ－デジタル変換するアナログ－デジタル変換器が、画素ユニット毎に設けられている、
　上記［５］～［７］のいずれかに記載の固体撮像素子。
［９］光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
　画素は、光電変換素子から読み出された電荷を一時的に保持するメモリ部、光電変換素子からメモリ部へ電荷を転送する転送ゲート部、及び、光電変換素子の電荷を排出する電荷排出ゲート部を有し、
　転送ゲート部及び電荷排出ゲート部は、複数のゲートを有するマルチゲート構造となっている、
　固体撮像素子。
［１０］画素から信号を読み出す制御を行う画素制御部を備えており、
　画素制御部は、転送ゲート部及び電荷排出ゲート部の複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
　上記［９］に記載の固体撮像素子。
［１１］画素制御部は、画素の選択情報を転送ゲート部及び電荷排出ゲート部の各ゲートの寄生容量に記憶し、選択情報が記憶された画素から信号を読み出す制御を行う、
　上記［１０］に記載の固体撮像素子。
［１２］第１の方向にＫ個、第２の方向にＬ個の、合計、Ｋ×Ｌ個の画素によって構成された画素ユニットが、第１の方向にＩ個、第２の方向にＪ個配列されており、
　画素の信号をアナログ－デジタル変換するアナログ－デジタル変換器が、画素ユニット毎に設けられている、
　上記［９］～［１１］のいずれかに記載の固体撮像素子。
［１３］第１半導体チップと第２半導体チップとが積層されて成り、
　画素ユニットが第１半導体チップ側に設けられ、画素のメモリ部が第２半導体チップ側に設けられており、
　アナログ－デジタル変換器は、第２半導体チップ側に、１つの画素ユニットに対して１つ設けられている、
　上記［１２］に記載の固体撮像素子。
［１４］第１半導体チップと第２半導体チップとが積層されて成り、
　画素ユニットが第１半導体チップ側に設けられ、画素のメモリ部が第２半導体チップ側に設けられており、
　アナログ－デジタル変換器は、第２半導体チップ側に、画素ユニットの１つの画素列に対して１つ設けられている、
　上記［１３］に記載の固体撮像素子。
［１５］光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
　画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部をリセットするリセットトランジスタを有し、
　転送トランジスタ及びリセットトランジスタは、複数のゲートを有するマルチゲート構造となっている、
　固体撮像素子において、
　転送トランジスタ及びリセットトランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
　固体撮像素子の駆動方法。
［１６］光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
　画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部の電荷に基づく画素信号を選択的に出力する選択トランジスタを有し、
　転送トランジスタは、複数のゲートを有するマルチゲート構造となっており、
　選択トランジスタは、複数のゲートを有するマルチゲート構造、又は、ゲートがアドレッシング可能な構造となっている、
　固体撮像素子において、
　転送トランジスタ及び選択トランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
　固体撮像素子の駆動方法。
［１７］光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
　画素は、光電変換素子から読み出された電荷を一時的に保持するメモリ部、光電変換素子からメモリ部へ電荷を転送する転送ゲート部、及び、光電変換素子の電荷を排出する電荷排出ゲート部を有し、
　転送ゲート部及び電荷排出ゲート部は、複数のゲートを有するマルチゲート構造となっている、
　固体撮像素子において、
　転送ゲート部及び電荷排出ゲート部の複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
　固体撮像素子の駆動方法。
［１８］光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
　画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部をリセットするリセットトランジスタを有し、
　転送トランジスタ及びリセットトランジスタは、複数のゲートを有するマルチゲート構造となっている、
　固体撮像素子を有する電子機器。
［１９］光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
　画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部の電荷に基づく画素信号を選択的に出力する選択トランジスタを有し、
　転送トランジスタは、複数のゲートを有するマルチゲート構造となっており、
　選択トランジスタは、複数のゲートを有するマルチゲート構造、又は、ゲートがアドレッシング可能な構造となっている、
　固体撮像素子を有する電子機器。
［２０］光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
　画素は、光電変換素子から読み出された電荷を一時的に保持するメモリ部、光電変換素子からメモリ部へ電荷を転送する転送ゲート部、及び、光電変換素子の電荷を排出する電荷排出ゲート部を有し、
　転送ゲート部及び電荷排出ゲート部は、複数のゲートを有するマルチゲート構造となっている、
　固体撮像素子を有する電子機器。
　１１・・・画素、１２・・・画素アレイ部、１３，１４，１５・・・画素制御部、１６・・・信号処理部、１７・・・サンプリング関数データ格納部、１８・・・半導体チップ、２０・・・画素ユニット、２１（２１1，２１2，２１3）・・・行制御線、２２・・・列制御線、２３・・・列信号線、２４・・・列選択スイッチ、２５・・・ＡＤ変換器（アナログ－デジタル変換器）、２６・・・参照電圧生成部、４１・・・メモリ部、４２・・・転送ゲート部、４３・・・電荷排出ゲート部、５１・・・イメージセンサチップ、５２・・・ロジック回路チップ、６０・・・画素メモリユニット、６１・・・画素メモリ、２５１・・・コンパレータ、２５２・・・カウンタ、２５３・・・メモリ、ＦＤ・・・フローティング・ディフュージョン、ＰＤ・・・フォトダイオード、ＴＲ1・・・転送トランジスタ、ＴＲ2・・・リセットトランジスタ、ＴＲ3・・・増幅トランジスタ、ＴＲ3選択トランジスタ、Ｖsig・・・信号レベル、Ｖrst・・・リセットレベル

Claims (20)

  1. 　光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
    　画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部をリセットするリセットトランジスタを有し、
    　転送トランジスタ及びリセットトランジスタは、複数のゲートを有するマルチゲート構造となっている、
    　固体撮像素子。
  2. 　画素から信号を読み出す制御を行う画素制御部を備えており、
    　画素制御部は、転送トランジスタ及びリセットトランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
    　請求項１に記載の固体撮像素子。
  3. 　画素制御部は、画素の選択情報を電荷蓄積部の容量に記憶し、選択情報が記憶された画素から信号を読み出す制御を行う、
    　請求項２に記載の固体撮像素子。
  4. 　第１の方向にＫ個、第２の方向にＬ個の、合計、Ｋ×Ｌ個の画素によって構成された画素ユニットが、第１の方向にＩ個、第２の方向にＪ個配列されており、
    　画素の信号をアナログ－デジタル変換するアナログ－デジタル変換器が、画素ユニット毎に設けられている、
    　請求項１に記載の固体撮像素子。
  5. 　光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
    　画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部の電荷に基づく画素信号を選択的に出力する選択トランジスタを有し、
    　転送トランジスタは、複数のゲートを有するマルチゲート構造となっており、
    　選択トランジスタは、複数のゲートを有するマルチゲート構造、又は、ゲートがアドレッシング可能な構造となっている、
    　固体撮像素子。
  6. 　画素から信号を読み出す制御を行う画素制御部を備えており、
    　画素制御部は、転送トランジスタ及び選択トランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
    　請求項５に記載の固体撮像素子。
  7. 　画素制御部は、画素の選択情報を選択トランジスタのゲートの寄生容量に記憶し、選択情報が記憶された画素から信号を読み出す制御を行う、
    　請求項６に記載の固体撮像素子。
  8. 　第１の方向にＫ個、第２の方向にＬ個の、合計、Ｋ×Ｌ個の画素によって構成された画素ユニットが、第１の方向にＩ個、第２の方向にＪ個配列されており、
    　画素の信号をアナログ－デジタル変換するアナログ－デジタル変換器が、画素ユニット毎に設けられている、
    　請求項５に記載の固体撮像素子。
  9. 　光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
    　画素は、光電変換素子から読み出された電荷を一時的に保持するメモリ部、光電変換素子からメモリ部へ電荷を転送する転送ゲート部、及び、光電変換素子の電荷を排出する電荷排出ゲート部を有し、
    　転送ゲート部及び電荷排出ゲート部は、複数のゲートを有するマルチゲート構造となっている、
    　固体撮像素子。
  10. 　画素から信号を読み出す制御を行う画素制御部を備えており、
    　画素制御部は、転送ゲート部及び電荷排出ゲート部の複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
    　請求項９に記載の固体撮像素子。
  11. 　画素制御部は、画素の選択情報を転送ゲート部及び電荷排出ゲート部の各ゲートの寄生容量に記憶し、選択情報が記憶された画素から信号を読み出す制御を行う、
    　請求項１０に記載の固体撮像素子。
  12. 　第１の方向にＫ個、第２の方向にＬ個の、合計、Ｋ×Ｌ個の画素によって構成された画素ユニットが、第１の方向にＩ個、第２の方向にＪ個配列されており、
    　画素の信号をアナログ－デジタル変換するアナログ－デジタル変換器が、画素ユニット毎に設けられている、
    　請求項９に記載の固体撮像素子。
  13. 　第１半導体チップと第２半導体チップとが積層されて成り、
    　画素ユニットが第１半導体チップ側に設けられ、画素のメモリ部が第２半導体チップ側に設けられており、
    　アナログ－デジタル変換器は、第２半導体チップ側に、１つの画素ユニットに対して１つ設けられている、
    　請求項１２に記載の固体撮像素子。
  14. 　第１半導体チップと第２半導体チップとが積層されて成り、
    　画素ユニットが第１半導体チップ側に設けられ、画素のメモリ部が第２半導体チップ側に設けられており、
    　アナログ－デジタル変換器は、第２半導体チップ側に、画素ユニットの１つの画素列に対して１つ設けられている、
    　請求項１３に記載の固体撮像素子。
  15. 　光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
    　画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部をリセットするリセットトランジスタを有し、
    　転送トランジスタ及びリセットトランジスタは、複数のゲートを有するマルチゲート構造となっている、
    　固体撮像素子において、
    　転送トランジスタ及びリセットトランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
    　固体撮像素子の駆動方法。
  16. 　光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
    　画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部の電荷に基づく画素信号を選択的に出力する選択トランジスタを有し、
    　転送トランジスタは、複数のゲートを有するマルチゲート構造となっており、
    　選択トランジスタは、複数のゲートを有するマルチゲート構造、又は、ゲートがアドレッシング可能な構造となっている、
    　固体撮像素子において、
    　転送トランジスタ及び選択トランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
    　固体撮像素子の駆動方法。
  17. 　光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
    　画素は、光電変換素子から読み出された電荷を一時的に保持するメモリ部、光電変換素子からメモリ部へ電荷を転送する転送ゲート部、及び、光電変換素子の電荷を排出する電荷排出ゲート部を有し、
    　転送ゲート部及び電荷排出ゲート部は、複数のゲートを有するマルチゲート構造となっている、
    　固体撮像素子において、
    　転送ゲート部及び電荷排出ゲート部の複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
    　固体撮像素子の駆動方法。
  18. 　光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
    　画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部をリセットするリセットトランジスタを有し、
    　転送トランジスタ及びリセットトランジスタは、複数のゲートを有するマルチゲート構造となっている、
    　固体撮像素子を有する電子機器。
  19. 　光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
    　画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部の電荷に基づく画素信号を選択的に出力する選択トランジスタを有し、
    　転送トランジスタは、複数のゲートを有するマルチゲート構造となっており、
    　選択トランジスタは、複数のゲートを有するマルチゲート構造、又は、ゲートがアドレッシング可能な構造となっている、
    　固体撮像素子を有する電子機器。
  20. 　光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
    　画素は、光電変換素子から読み出された電荷を一時的に保持するメモリ部、光電変換素子からメモリ部へ電荷を転送する転送ゲート部、及び、光電変換素子の電荷を排出する電荷排出ゲート部を有し、
    　転送ゲート部及び電荷排出ゲート部は、複数のゲートを有するマルチゲート構造となっている、
    　固体撮像素子を有する電子機器。
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