WO2020045373A1 - 固体撮像装置 - Google Patents

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WO2020045373A1
WO2020045373A1 PCT/JP2019/033396 JP2019033396W WO2020045373A1 WO 2020045373 A1 WO2020045373 A1 WO 2020045373A1 JP 2019033396 W JP2019033396 W JP 2019033396W WO 2020045373 A1 WO2020045373 A1 WO 2020045373A1
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pixel
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voltage
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和寿 冨田
慎一郎 江藤
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to a solid-state imaging device.
  • CMOS Complementary Metal-oxide Semiconductor
  • CCD Charge Coupled Device
  • CMOS image sensor In a CMOS image sensor, a certain row or a plurality of rows in a pixel array are selected for reading out a pixel signal, and the one or a plurality of rows are accessed at the same time, and the pixels for one row or a plurality of rows are simultaneously accessed. It is possible to adopt a so-called column-parallel or column-type reading method in which pixel signals are read from a pixel array in a simultaneous and parallel manner.
  • an analog pixel signal read from a pixel array is converted into digital data by an analog-to-digital converter (hereinafter, also referred to as an ADC (Analog Digital Converter)).
  • ADC Analog Digital Converter
  • the present disclosure proposes a solid-state imaging device capable of suppressing fixed pattern noise from appearing in an image.
  • a solid-state imaging device includes a plurality of unit pixels arranged in a row direction and a column direction, and a plurality of unit pixels each arranged in the column direction.
  • a plurality of vertical signal lines connected to at least one of the plurality of vertical signal lines, and an analog pixel appearing on the vertical signal line in reading of each unit pixel arranged in the row direction, wherein
  • a plurality of first converters that convert signals into digital pixel signals; an initialization voltage generator that outputs an initialization voltage for resetting the plurality of first converters; the initialization voltage generator;
  • the bias current (read current for a unit pixel) of the vertical signal line is randomly changed for each row and / or column, or the initialization voltage is And by randomly changing the control pulse width of the switch for applying the initialization voltage for each row and / or column, the pixel signal read from the unit pixel and appearing on the vertical signal line is two-dimensionally spatially converted. Since noise signals having different noise levels are superimposed, two-dimensional spatially different quantization errors, different AD conversion results, and different initialization potentials can be generated. As a result, it is possible to reduce the occurrence of noise in the row direction (horizontal direction) such as vertical stripe-shaped fixed pattern noise having column correlation and streaking.
  • FIG. 1 is a schematic configuration diagram of a CMOS solid-state imaging device according to a first embodiment.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a pixel array unit and a column processing unit according to the first embodiment.
  • FIG. 3 is a diagram illustrating a schematic configuration example of a pixel array unit and a column processing unit extracted from FIG. 2 in describing a first technique according to the first embodiment.
  • FIG. 4 is an operation waveform diagram for describing a first technique according to the first embodiment.
  • FIG. 4 is an operation waveform diagram for describing a first technique according to the first embodiment.
  • FIG. 2 is a circuit diagram illustrating a schematic configuration example of an initialization voltage generator according to a first example of a first technique according to the first embodiment.
  • FIG. 2 is a circuit diagram illustrating a schematic configuration example of an initialization voltage generator according to a second example of the first technique in the first embodiment.
  • FIG. 5 is an operation waveform diagram for explaining a second technique according to the first embodiment.
  • FIG. 3 is a diagram illustrating a schematic configuration example of a pixel array unit and a column processing unit extracted from FIG. 2 when describing a third technique according to the first embodiment.
  • FIG. 9 is a circuit diagram illustrating a configuration example of a pixel array unit and a column processing unit according to a second embodiment.
  • FIG. 13 is a diagram illustrating a schematic configuration example of a pixel array unit and a column processing unit extracted from FIG. 2 in describing a fixed pattern noise reduction technique according to a third embodiment.
  • FIG. 14 is an operation waveform diagram for explaining a fixed pattern noise reduction technique according to the third embodiment.
  • FIG. 14 is a circuit diagram illustrating an example of an offset adding circuit according to a third embodiment.
  • An example of the connection relationship of the Nth row and the Nth column in the capacitive DAC when the reset code given to the capacitive DAC at the time of AD conversion of the reset level according to the fourth embodiment is randomly switched for each row and column. It is a figure for explaining.
  • An example of the connection relationship of the (N + 1) th row and the Nth column in the capacitive DAC when the reset code given to the capacitive DAC at the time of AD conversion of the reset level according to the fourth embodiment is randomly switched for each row and column. It is a figure for explaining.
  • FIG. 14 is a circuit diagram illustrating a schematic configuration example of a capacitive DAC according to a first modification of the fourth embodiment.
  • FIG. 15 is a circuit diagram illustrating a schematic configuration example of a capacitive DAC according to a second modification of the fourth embodiment.
  • FIG. 15 is a circuit diagram illustrating an example of an intermediate reference voltage generation circuit according to a second modification of the fourth embodiment.
  • 1 is a block diagram illustrating an example of a system configuration of an indirect TOF range image sensor to which the technology according to the present disclosure is applied.
  • 1 is a circuit diagram illustrating an example of a circuit configuration of a pixel in an indirect TOF range image sensor to which the technology according to the present disclosure is applied.
  • CMOS solid-state imaging device which is an example of an XY address type solid-state imaging device, is used as a device will be described. Also, the CMOS solid-state imaging device will be described assuming that all pixels are formed of NMOS.
  • the target device is not limited to a MOS solid-state imaging device.
  • All of the semiconductor devices for detecting physical quantity distribution in which a plurality of unit components responsive to electromagnetic waves input from the outside such as light and radiation are arranged in a line or a matrix form, and all implementations described below are performed. The forms are equally applicable.
  • FIG. 1 is a schematic configuration diagram of a CMOS solid-state imaging device (hereinafter, simply referred to as a solid-state imaging device) according to the first embodiment.
  • the solid-state imaging device 10 includes a pixel array unit in which a plurality of unit pixels including a light receiving element (an example of a charge generation unit) that outputs a signal corresponding to the amount of incident light are arranged in rows and columns (ie, in a two-dimensional matrix). And a signal output from each unit pixel is a voltage signal, and a CDS (Correlated Double Sampling) processing function unit, a digital conversion unit (ADC; Analog Digital Converter), and the like are provided in column parallel. Is what it is.
  • a CDS Correlated Double Sampling
  • ADC Analog Digital Converter
  • a CDS processing function unit and a digital conversion unit are provided in parallel with a column means that a plurality of CDSs are arranged substantially in parallel with one or more vertical column vertical signal lines (an example of a column signal line) VSL. This means that a processing function unit and a digital conversion unit are provided.
  • Each of the plurality of functional units is arranged only on one edge side in the column direction with respect to the pixel array unit 13 (output side arranged on the lower side in the figure) when the device is viewed in plan. Or one edge side in the column direction with respect to the pixel array section 13 (the output side arranged on the lower side in the figure) and the other edge side opposite thereto (the upper side in the figure) ) May be used. In the latter case, it is preferable that a horizontal scanning circuit for performing readout scanning (horizontal scanning) in the row direction is also arranged on each edge side so that each can operate independently.
  • a CDS processing function section and a digital conversion section are provided in a column called a column area provided on the output side of the imaging section.
  • a column or a plurality of vertical columns and is of a column type which is sequentially read to the output side.
  • the column type (column parallel type) has a configuration in which one CDS processing function unit and one digital conversion unit are assigned to one vertical signal line VSL (vertical column) (corresponding to each vertical column).
  • one CDS processing function unit or digital conversion unit is allocated to a plurality of (for example, four) adjacent vertical signal lines VSL (vertical columns) (corresponding to each of a plurality of vertical columns), or every L lines
  • VSL vertical columns
  • L is a positive integer; , Etc.
  • one CDS processing function unit can be provided on the output circuit side or outside the device.
  • the signal processing unit can be operated at a lower speed than in the case where processing is performed by a digital converter or a digital converter, which is advantageous in terms of power consumption, band performance, noise, and the like. Conversely, when the power consumption and the band performance are the same, the entire sensor can operate at high speed.
  • the solid-state imaging device 10 of the present embodiment includes a pixel array unit 13 in which a plurality of unit pixels 131 are arranged in rows and columns, and a pixel signal readout unit unit 131 of the pixel array unit 13 for reading pixel signals.
  • a read current source unit 14 for supplying an operation current (hereinafter referred to as a read current); a column processing unit 15 having a column AD circuit arranged for each vertical column; and AD conversion (also referred to as sampling) to the column processing unit 15
  • a reference voltage generator 17 for supplying a reference voltage REF for use with the output unit 19.
  • a drive control unit for sequentially reading out signals from the pixel array unit 13 is provided outside the pixel array unit 13.
  • the drive control unit includes, for example, a horizontal scanning circuit (column scanning circuit) 18 for controlling column addresses and column scanning, a vertical scanning circuit (row scanning circuit) 12 for controlling row addresses and row scanning, and an internal clock. And a timing control unit 11 having a function of generating.
  • the solid-state imaging device 10 includes a noise adding unit 16 that adds noise to a pixel signal as a configuration for reducing fixed pattern noise (Fixed Pattern Noise: FPN).
  • FPN Fixed Pattern Noise
  • These functional units are provided, for example, on a single or stacked semiconductor substrate.
  • the bias current of the vertical signal line VSL read current for the unit pixel 131
  • the control pulse width (the length along the time axis; the same applies hereinafter) of the switch for giving the initialization voltage INT for initializing the internal node of the comparator in the column processing unit 15 is randomly changed for each row and / or column.
  • a noise signal having a two-dimensional spatially different noise level is included in the pixel signal supplied from the pixel array unit 13 to the column processing unit 15.
  • an AGC (Auto Gain Control) circuit having a signal amplification function or the like can be provided in the same semiconductor region as the column processing unit 15 as necessary before or after the column processing unit 15.
  • AGC Auto Gain Control
  • AGC Auto Gain Control
  • digital amplification is performed. If the n-bit digital data is simply amplified, the gradation may be lost. Therefore, it is preferable to convert the analog data into digital data after amplifying the analog data. .
  • the solid-state imaging device 10 is an example of a high-speed clock generation unit, and may include a clock conversion unit that generates a pulse having a clock frequency higher than the input clock frequency.
  • the timing control unit 11 generates an internal clock based on an input clock (for example, a master clock) input from the outside or a high-speed clock generated by a clock conversion unit.
  • each row or each column has tens to thousands of unit pixels 131. Is arranged.
  • Each of the unit pixels 131 is connected to the vertical scanning circuit 12 via a row control line RCL for row selection, and a column processing unit provided with a column AD circuit for each vertical column via a vertical signal line VSL. 15 is connected.
  • the row control line RCL indicates the entire wiring from the vertical scanning circuit 12 to the pixel.
  • an AD conversion unit that independently converts a reset level, which is a reference level of a pixel signal, and a signal level into digital data is provided. Also, by performing a difference process between the AD conversion result of the reset level and the AD conversion result of the signal level, a difference processing unit (CDS) that obtains digital data of a signal component indicated by the difference between the reset level and the signal level (Corresponding to the processing).
  • CDS difference processing unit
  • the horizontal scanning circuit 18 has a function of a reading scanning unit that reads digital data from the column processing unit 15.
  • the horizontal scanning circuit 18 and the vertical scanning circuit 12 include, for example, a decoder, and start a shift operation (scanning) in response to a control signal provided from the timing control unit 11. Therefore, the row control line RCL includes various pulse signals (for example, a pixel reset pulse, a transfer pulse, a connection control pulse with the vertical signal line VSL, and the like) for driving the unit pixel 131.
  • various pulse signals for example, a pixel reset pulse, a transfer pulse, a connection control pulse with the vertical signal line VSL, and the like
  • the timing control unit 11 includes a function block of a timing generator (an example of a read address control device) for supplying a clock necessary for the operation of each unit and a pulse signal of a predetermined timing, and a master clock and an operation mode from the outside. It includes a function block of a communication interface for receiving data to instruct and outputting data including information on the solid-state imaging device 10.
  • a timing generator an example of a read address control device
  • the timing controller 11 outputs the horizontal address signal to the horizontal decoder in the horizontal scanning circuit 18 and outputs the vertical address signal to the vertical decoder in the vertical scanning circuit 12.
  • Each decoder receives them and selects a corresponding row or column.
  • the timing control unit 11 outputs a clock having the same frequency as the master clock input from the outside, a high-speed clock generated internally, a clock obtained by dividing the clock by 2, or a low-speed clock obtained by further dividing the clock into the solid-state imaging device 10.
  • a clock divided by two or a clock having a lower frequency is generally referred to as a low-speed clock.
  • the vertical scanning circuit 12 selects a row of the pixel array section 13 and supplies a necessary pulse to the selected row. For example, a pulse is applied to a vertical decoder that defines a readout row in the vertical direction (selects a row of the pixel array unit 13) and a row control line RCL for a unit pixel 131 on a readout address (row direction) defined by the vertical decoder. And a vertical drive unit for supplying and driving. Note that the vertical decoder selects a row for an electronic shutter in addition to a row from which a signal is read.
  • the horizontal scanning circuit 18 sequentially selects the column AD circuits of the column processing unit 15 in synchronization with the low-speed clock, and guides the signal to a horizontal signal line (horizontal output line) HSL. For example, according to a horizontal decoder that defines a horizontal read column (selects an individual column AD circuit in the column processing unit 15) and a read address defined by the horizontal decoder, each signal of the column processing unit 15 is horizontally converted. And a horizontal drive unit for leading to the signal line HSL.
  • the pixel signal output from the unit pixel 131 is supplied to the column AD circuit of the column processing unit 15 via the vertical signal line VSL for each vertical column.
  • Each column AD circuit of the column processing unit 15 receives an analog signal of a pixel for one column and processes the analog signal of the pixel.
  • each column AD circuit has an ADC (Analog Digital Converter) circuit that converts an analog signal into, for example, a 10-bit digital signal using, for example, a low-speed clock.
  • ADC Analog Digital Converter
  • an analog pixel signal read in parallel in a row unit is converted into one or more rows by using a column AD circuit provided for one or more columns. And a method of performing A / D conversion in parallel. At this time, in this embodiment, a successive approximation (Successive @ Approximation @ Register: SAR) type AD conversion method is used.
  • an SAR reference voltage a reference voltage for successive approximation
  • a capacitive DAC Digital to Analog
  • a most significant bit (MSB) to a least significant bit (MSB) are used.
  • LSB bit values are specified in order.
  • an SAR reference voltage is input from a capacitive DAC to a comparator (voltage comparator), and based on the comparison result by the comparator, the capacitive DAC outputs the SAR reference voltage for the next bit. Is generated and applied to the comparator from the most significant bit (MSB) to the least significant bit (LSB). Thereby, an analog pixel signal is converted into a digital pixel signal.
  • a difference between a signal level immediately after pixel reset (a noise level or a reset level) and a true signal level according to the amount of received light is calculated.
  • a so-called CDS process is executed. This makes it possible to reduce or eliminate noise signal components called fixed pattern noise and reset noise.
  • the unit pixel 131 used in the solid-state imaging device 10 is a unit having a general 4TR (transistor) configuration as a CMOS sensor exemplified in, for example, JP-A-2008-60872.
  • a pixel or a unit pixel having a 3TR configuration including three transistors can be used.
  • these pixel configurations are merely examples, and any array configuration of a normal CMOS image sensor can be used.
  • the unit pixel 131 includes a photodiode as a light receiving element (charge generation unit) and an in-pixel amplifier having an amplifying semiconductor element (for example, a transistor).
  • a photodiode as a light receiving element (charge generation unit)
  • an in-pixel amplifier having an amplifying semiconductor element (for example, a transistor).
  • a floating diffusion amplifier configuration is used.
  • a readout selection transistor as an example of a charge readout unit (transfer gate unit / readout gate unit), a reset transistor as an example of a reset gate unit, a vertical selection transistor, and a floating diffusion
  • a CMOS sensor having an amplifying transistor having a source follower configuration which is an example of a detecting element for detecting a potential change of the CMOS sensor
  • a CMOS sensor having a configuration including four general-purpose transistors can be used.
  • an amplification transistor connected to the drain line for amplifying a signal voltage corresponding to the signal charge generated by the charge generation unit, a reset transistor for resetting the charge generation unit, and transfer from the vertical shift register It is also possible to use a transistor composed of three transistors having a read selection transistor (transfer gate section) scanned through the wiring.
  • the solid-state imaging device 10 can make the pixel array unit 13 compatible with color imaging by using a color separation (color separation) filter. That is, color separation including a combination of color filters of a plurality of colors for capturing a color image is performed on a light receiving surface of the pixel array unit 13 on which an electromagnetic wave (light in this example) of each charge generation unit (such as a photodiode) is incident.
  • color separation including a combination of color filters of a plurality of colors for capturing a color image is performed on a light receiving surface of the pixel array unit 13 on which an electromagnetic wave (light in this example) of each charge generation unit (such as a photodiode) is incident.
  • an electromagnetic wave light in this example
  • each charge generation unit such as a photodiode
  • FIG. 2 is a circuit diagram illustrating a configuration example of the pixel array unit and the column processing unit according to the present embodiment.
  • the read current source unit 14 is omitted for simplification of the description.
  • FIG. 2 shows an initialization voltage generator 161 as an example of the noise adding unit 16.
  • the pixel array unit 13 and the column processing unit 15 are provided in a portion called a column region in the solid-state imaging device 10.
  • the initialization voltage generator 161 and the reference voltage generator 17 are provided in an accessory area where peripheral circuits such as the timing control unit 11 are arranged.
  • the initialization voltage generator 161 is connected to a wiring to which the initialization voltage INT is applied (hereinafter, referred to as an initialization voltage line.
  • the initialization voltage line is denoted by INT). It may be provided at one end, or may be provided at both ends of the initialization voltage line INT.
  • the reference voltage generator 17 is connected to one end of a wiring to which the reference voltage REF is applied (hereinafter, referred to as a reference voltage line, and for simplicity of description, the reference voltage line is denoted by REF). It may be provided, or may be provided at both ends of the reference voltage line REF. By providing the initialization voltage generator 161 and the reference voltage generator 17 at both ends, more stable initialization voltage INT and reference voltage REF can be supplied. Although the area is increased, the initialization voltage generator 161 and the reference voltage generator 17 may be arranged in each column region.
  • the pixel array unit 13 has a configuration in which a plurality of unit pixels 131 arranged in a two-dimensional matrix are grouped into a plurality of pixel groups (for example, groups 13A to 13Z).
  • the column processing unit 15 includes a plurality of column AD circuits (for example, the column AD circuits 15A to 15Z, etc.) having a one-to-one relationship with the pixel groups 13A to 13Z.
  • the column AD circuits are also referred to as first converters. ). That is, the example shown in FIG. 2 has a configuration in which one column AD circuit is provided for four adjacent vertical signal lines VSL (vertical columns).
  • one column AD circuit is provided for one vertical signal line VSL (vertical column).
  • one column AD circuit is provided for a plurality of vertical signal lines VSL (vertical columns) every L lines.
  • the pixel groups 13A to 13Z in the pixel array section 13 are further divided into smaller groups 13a to 13d for each unit pixel 131 arranged in the row direction.
  • each of the pixel groups 13A to 13Z is formed by a total of 16 unit pixels 131 of 4 ⁇ 4, and further, each of the pixel groups 13A to 13Z is composed of four unit pixels 131 arranged in the row direction. It is divided into configured groups 13a to 13d.
  • the unit pixels 131 belonging to the group 13a and the unit pixels 131 belonging to the group 13c are connected to the common column AD circuit (for example, the column AD circuits 15A to 15Z) via the vertical signal lines VSL1 to VSL8.
  • the unit pixels 131 belonging to the remaining groups 13b and 13d are common to any of a plurality of column AD circuits in a column processing unit (not shown) provided on the opposite side of the pixel processing unit 15 from the column processing unit 15. It is connected to the.
  • a column processing unit (not shown) may have the same configuration as the column processing unit 15.
  • the correspondence between the groups 13a to 13d and the column processing unit 15 is not limited to the above, and various configurations such as a configuration in which all the groups 13a to 13d are connected to the column processing unit 15 provided on the same side with respect to the pixel array unit 13 are used. It may be deformed.
  • the vertical signal lines VSL1 to VSL8 of each of the pixel groups 13A to 13Z may be shared by one vertical signal line VSL, or may remain a bus of a plurality of lines. , May be connected to a corresponding column AD circuit (hereinafter, an arbitrary column AD circuit is referred to as 15X).
  • the column AD circuit 15X includes a capacitive DAC (second converter) 151, a comparator 152, a logic circuit 154, and two initialization switches (hereinafter simply referred to as switches) 153a and 153b.
  • the capacitive DAC 151 receives the reference voltage REF output from the reference voltage generator 17 and outputs a SAR reference voltage SARREF for successive comparison.
  • the capacitive DAC 151 see, for example, JP-A-2016-39586.
  • the configuration is not limited to the configuration disclosed in Japanese Patent Application Laid-Open No. 2016-39586.
  • the output of the capacitive DAC 151 is connected to the inverting input node of the comparator 152 via the wiring 156.
  • the inverting input node of the comparator 152 is also connected to an initialization voltage line INT via a wiring 158.
  • a switch 153b is provided on a wiring 158 between the initialization voltage line INT and the inverting input node of the comparator 152.
  • the vertical signal line VSL is connected to the non-inverting input node of the comparator 152 via the capacitor C. Further, an initialization voltage line INT is also connected to the non-inverting input node of the comparator 152 via a wiring 158. A switch 153a is provided on a wiring 158 between the initialization voltage line INT and the non-inverting input node of the comparator 152.
  • the comparator 152 compares the pixel signal input from the pixel group 13X via the vertical signal line VSL with the SAR reference voltage SARREF input from the capacitive DAC, and outputs the result to the logic circuit 154.
  • the logic circuit 154 sequentially switches the output SAR reference voltage SARREF by switching the internal connection based on the comparison result input from the comparator 152.
  • the logic circuit 154 is obtained by performing digital-to-analog conversion on the pixel signal at the reset level by the comparator 152 and performing digital-to-analog conversion by the comparator 152 on the pixel signal at the signal level. It has a holding (latch) function for transmitting the digital value to the subsequent stage. Also, a digital value obtained by AD conversion of the pixel signal of the reset level by the comparator 152 and a digital value obtained by AD conversion of the pixel signal of the signal level by the comparator 152 are obtained. A CDS process for obtaining a difference may be executed. The digital value of the difference obtained by the CDS processing may be temporarily stored in a memory (not shown) or the like. Alternatively, the digital value of each of the pixel signal at the reset level and the pixel signal at the signal level may be transmitted to the subsequent stage without performing the CDS process, and the CDS process may be performed at the subsequent stage.
  • the logic circuit 154 sequentially outputs digital values obtained by the CDS processing to the output unit 19 as pixel data ADCOUT based on a shift operation by a horizontal selection signal input from the horizontal scanning circuit 18 at a predetermined timing. .
  • the digital value of each of the reset level pixel signal and the signal level pixel signal is output to the output unit 19 as pixel data without performing the CDS processing.
  • a successive approximation (SAR) type AD conversion using a binary search algorithm is employed as a mechanism for converting an analog pixel signal detected by each unit pixel 131 of the pixel array unit 13 into a digital signal.
  • SAR successive approximation
  • Details of the successive approximation (SAR) type AD conversion are described in, for example, Japanese Patent Application Laid-Open No. 2016-39586.
  • the method is not limited to the method disclosed in Japanese Patent Application Laid-Open No. 2016-39586, and various successive approximation (SAR) AD conversions may be employed.
  • the pixel signal output from the vertical signal line VSL is such that the signal level appears as a time series after the reset level including noise of the pixel signal as a reference level.
  • the second processing is processing on a signal level obtained by adding a signal component to the reset level.
  • the timing control unit 11 For the first reading (P phase), the timing control unit 11 resets and compares the pixel unit (unit pixel 131) before the first reading from the unit pixel 131 in an arbitrary row to the vertical signal line VSL.
  • the inverting and non-inverting input nodes of the circuit 152 are initialized by activating the switches 153a and 153b.
  • the reset level variation of each unit pixel 131 and the offset voltage of the comparator 152 itself when the comparator 152 has an auto-zero configuration are used to determine whether the capacitor C and the capacitor C function as a sample / hold unit.
  • the data can be stored and absorbed in the capacitance element of the DAC 151.
  • the switches 153a and 153b are deactivated, and the first reading (P phase) is started.
  • “ variation in the reset level ” is a concept that includes reset noise and threshold variation in a pixel (correctly, a pixel signal).
  • the reset noise of the pixel is a concept including kTC noise at the time of reset generated in the pixel floating diffusion portion, kTC noise at the time of initialization at the non-inverting and inverting input nodes of the comparator 152, and the like.
  • the reference voltage generator 17 outputs a reference voltage REF to be supplied to the capacitive DAC 151 in each column AD circuit 15X.
  • the capacitive DAC 151 generates a SAR reference voltage SARREF for converting (sampling) the next bit by the logic circuit 154 via the control line 157 based on the comparison result of the comparator 152.
  • An appropriate voltage is selected and connected to the capacitive DAC 151, and the generated SAR reference voltage SARREF is input to the inverting input node of the comparator 152.
  • the comparator 152 repeatedly performs the operation of comparing the input SAR reference voltage SARREF with the pixel signal voltage of an arbitrary vertical signal line VSL supplied from the pixel array unit 13 from the MSB to the LSB, thereby obtaining the vertical signal line.
  • the pixel signal voltage appearing on VSL is converted into a digital value.
  • the reset component ⁇ V contains noise that varies for each unit pixel 131 as an offset.
  • the column AD circuit 15X performs a CDS process for obtaining a difference between the digital value of the reset level obtained in the first reading and the digital value of the signal level obtained in the second reading, thereby fixing the column AD circuit 15X.
  • Image data from which noise signal components called pattern noise and reset noise have been reduced or removed are acquired.
  • the digital signal of the reset level pixel signal and the digital value of the signal level pixel signal are transmitted to the subsequent stage without performing the CDS process, and the CDS process is performed in the subsequent stage, thereby reducing noise signal components called fixed pattern noise and reset noise.
  • the image data that has been removed is acquired.
  • the non-inversion of the comparator 152 before the first reading is performed.
  • the kTC noise generated by the sample / hold of the initialization pulse at the inverting input node can be removed by the CDS processing. That is, it is possible to obtain a pixel signal only for a signal component corresponding to the amount of incident light for each unit pixel 131 without being affected by kTC noise.
  • each column AD circuit 15X executes the successive approximation type AD conversion processing for each of the reset level (reset potential) and the signal level (signal potential), and the reset obtained by the execution.
  • a CDS process for obtaining a difference between the digital value of the level and the digital value of the signal level, digital pixel data for each unit pixel 131 is generated.
  • the inverting and non-inverting input nodes of the comparator 152 are initialized before the AD conversion, and the reset level variation of the pixel signal output from the unit pixel 131 and the internal
  • noise due to kTC noise or the like at the time of node initialization is removed, actually, in the operation of the comparator 152, not all noise can be completely removed, and some components remain. .
  • the noise caused by the initialization pulse includes a feed of a switch transistor for initializing a comparator inversion and a non-inversion input node generated when the comparator initialization pulse is inactive (OFF; in this example, L level).
  • OFF in this example, L level
  • a noise component in the time direction may be superimposed on the reference voltage REF due to noise through a control line that propagates the initialization pulse.
  • the initialization pulse Since the initialization pulse has a delay due to parasitic resistance and capacitance, the time during which the switch transistor for the initialization pulse in each vertical column is turned off is different. Therefore, the noise component generated when the comparator 152 is inverted and the non-inverted input node initialization pulse is turned off passes through the initialization voltage line INT, and the inversion of the comparator 152 whose comparator initialization pulse has not been turned off yet.
  • the potential may reach the gate of the transistor at the non-inverting input node and change the initialization potential of this transistor. This phenomenon appears in the form of a variation in the potential of the differential input gate end for each column at the time of initialization.
  • the quantization error will be described. If the input is analog and the output is digital, the value is rounded to the nearest 1 LSB. For example, it is assumed that a 4.5 LSB signal is uniformly input to the reset level. Since the fractional part cannot be expressed digitally, the input pixel signal is converted into a digital value rounded in units of 1 LSB. For example, when a signal of 4.5 LSB is input uniformly in all columns, the result of the difference processing in the digital domain has a quantization error, so that 4 or 5 LSB and a quantization error of ⁇ 0.5 LSB are added. Range.
  • the data in the column passing through the same comparator 152 is substantially constant, and the AD conversion result of the reset level in which only the variation between the columns exists and the AD conversion result of the signal level in which the uniform signal overlaps Consider what happens to the A / D conversion result when the difference processing is performed between.
  • the data in the column passing through the same comparator 152 always takes a constant value, so that the quantization error always overlaps in the same way.
  • the way of riding the error varies from row to row.
  • a quantization error of ⁇ 0.5 LSB is accumulated for each column in the result of performing the difference processing between the AD conversion result of the reset level and the AD conversion result of the signal level, and the resulting image includes: Vertical streak-like noise due to the quantization error will be seen.
  • noise variations due to quantization errors during the difference processing also appear during the AD conversion of each row, and appear in the image as vertical streak noise.
  • the generation of vertical streak noise due to the quantization error at the time of the difference processing is an unavoidable problem.
  • the width of 1LSB at the time of AD conversion is widened, in other words, at the time of a low gain where the resolution of AD conversion becomes rough (low), the image becomes stronger as much as the width of 1LSB is wider.
  • the vertical streak noise is caused by the quantization error generated at the time of the difference processing (CDS processing) in the digital domain and the difference processing in the digital domain.
  • CDS processing difference processing
  • the quantization error is essentially a problem as long as the AD conversion is executed, but the quantization point is shifted for each row (for example, the inverted and non-inverted input nodes of the comparator 152 during initialization). By changing the degree of settling), quantization vertical streaks can be avoided. Also, the variation in each column, which appears in the result of the difference processing between the AD conversion result of the reset level and the AD conversion result of the signal level, can be avoided by taking measures to prevent the variation from accumulating in each column. It is thought to get. Hereinafter, these avoidance methods will be specifically described.
  • the bias current of the vertical signal line VSL (read current for the unit pixel 131) is randomly changed, and the comparator 152 is initialized. And the settling state of the vertical signal line VSL at the time of completion of the pixel reset of the unit pixel 131 is randomly changed, so that the pixel signal supplied from the pixel array unit 13 to the column processing unit 15 is converted into a two-dimensional space.
  • Noise signals having different noise levels are included.
  • the noise level means randomization of the settling state.
  • the initialization potential at the initialization end time is changed by changing the settling involved in the initialization of the inverting and non-inverting input nodes of the comparator 152.
  • the initialization voltage INT is randomly changed so that the initialization potential level before the start of the P phase includes a noise signal having a two-dimensional spatially different noise level. I do. This makes it possible to randomly generate a different quantization error, a different AD conversion result, and a different initializing potential for each row, so that it is possible to reduce vertical stripe-shaped fixed pattern noise having column correlation. it can.
  • FIG. 3 is a diagram illustrating a schematic configuration example of a pixel array unit and a column processing unit extracted from FIG. 2 in describing the first technique.
  • FIG. 4 is an operation waveform diagram for explaining the first technique.
  • N is an integer of 1 or more
  • the pixel group 13N + 1 and the column AD circuit 15N + 1 on the (N + 1) th row are included.
  • the inversion and non-inversion input nodes of the comparator 152 before the precharge phase (P phase) when reading the reset level from each unit pixel 131 are initialized at initialization.
  • the voltage INT By changing the voltage INT, the settling is changed, for example, like the pixel signals P1 to P3 shown in FIG.
  • the pixel signals P1 to P3 are examples, and the present invention is not limited thereto.
  • the voltage value of the initialization voltage INT is randomly changed for each row so that the settling state at the timing of the control pulse end of the switch for applying the initialization voltage INT changes randomly for each row.
  • an initialization voltage INT for initializing the inverting and non-inverting input nodes of the comparator 152 before the start of the P phase of the unit pixels 131 belonging to the pixel group 13 ⁇ / b> N on the Nth row Before the start of the P phase of the unit pixels 131 belonging to the pixel group 13N + 1 on the (N + 1) th row, the initialization voltage INT used to initialize the inverting and non-inverting input nodes of the comparator 152 has a different voltage value.
  • the inverting and non-inverting input nodes of the comparator 152 are controlled using the initialization voltage INT.
  • the on-resistances of the switches 153a and 153b for initializing the initialization voltage line INT and the inverting and non-inverting input nodes of the comparator 152 change, and the time constant and the charge injection of the switches 153a and 153b also change.
  • the initialization potential before the start of the P phase is controlled for each row.
  • FIG. 5 shows an example when the initialization potential changes.
  • a pixel signal P1 input from the vertical signal line VSL to the non-inverting input node of the comparator 152 via the capacitor C is used when the reset level is read from the unit pixel 131 belonging to the pixel group 13N + 1 in the (N + 1) th row.
  • the initialization voltage INT has the same voltage value as the initialization voltage INT when the reset level is read from the unit pixels 131 belonging to the pixel group 13N in the Nth row.
  • the pixel signal P2 has an initialization voltage INT for reading the reset level from the unit pixel 131 belonging to the pixel group 13N + 1 on the (N + 1) th row, and an initializing voltage INT for reading the reset level from the unit pixel 131 belonging to the pixel group 13N on the Nth row.
  • the reset voltage INT for reading the reset level from the unit pixel 131 belonging to the pixel group 13N + 1 on the (N + 1) th row is used as the pixel signal P3, the reset level is read from the unit pixel 131 belonging to the pixel group 13N on the Nth row.
  • the initialization voltage for reading the reset level from the unit pixel 131 belonging to the pixel group 13N + 1 in the (N + 1) th row If INT is equal to or slightly changed from the initialization voltage INT when reading the reset level from the unit pixel 131 belonging to the pixel group 13N on the N-th row (pixel signals P1 and P2), the pixel group on the N + 1-th row No change occurs in the result of the comparison performed by the comparator 152 with respect to the reset level read from the unit pixel 131 belonging to 13N + 1.
  • the initialization voltage INT for reading the reset level from the unit pixels 131 belonging to the pixel group 13N + 1 on the (N + 1) th row is the same as the initialization voltage for reading the reset level from the unit pixels 131 belonging to the pixel group 13N on the Nth row.
  • the result of the comparison performed by the comparator 152 on the level has a quantization error and the AD conversion result has a difference.
  • the end of the control pulse of the switch that supplies the initialization voltage INT is controlled. It is possible to change the state of the initialization settling at the timing randomly for each row. In other words, a noise signal having a two-dimensional spatially different noise level can be superimposed on the initialization potential read from each unit pixel 131 and input to the comparator 152. As a result, it is possible to reduce vertical stripe-shaped fixed pattern noise having column correlation.
  • the settling of the vertical signal line VSL is changed at random by changing the operating current of the pixel source follower (read current source unit in FIG. 1) for each row at random, thereby improving the column correlation. It is also possible to reduce vertical streak-like fixed pattern noise.
  • FIG. 6 is a circuit diagram showing a schematic configuration example of the initialization voltage generator according to the first example.
  • a PMOS transistor 1621 whose source is connected to the power supply voltage VDD and whose gate and drain are short-circuited is connected via the variable current source 141. It has a configuration of a bias circuit connected to the ground GND.
  • a constant of the PMOS transistor 1621 for example, a finger or a multi number of the gate length is made variable for each row, and the finger or the multi number of the gate length is used as a random number or the like (may be a pseudo random number).
  • the voltage value of the initialization voltage INT can be randomly changed for each row.
  • the current value of the variable current source unit 141 can be switched using, for example, a random number or the like (may be a pseudo random number), and the voltage value of the initialization voltage INT is randomly set for each row. It can be changed.
  • the random number for example, information having no regularity such as a random number generated by a random number generator or the like (not shown) arranged in an accessory area or the like may be used.
  • FIG. 7 is a circuit diagram showing a schematic configuration example of the initialization voltage generator according to the second example.
  • the initialization voltage generator 163 according to the second example is configured such that the drain is connected to the power supply voltage VDD and the source is grounded through a plurality of resistors 1632-1 to 1632 -k connected in series.
  • An NMOS transistor 1631 connected to GND and an amplifier 1633 whose output is connected to the gate of the NMOS transistor 1631 are provided.
  • the voltage V_AMP output from a bias circuit (not shown) is input to one input terminal of the amplifier 1633.
  • the other input terminal of the amplifier 1633 receives, for example, the source potential of the NMOS transistor 1631.
  • the bias circuit that supplies the voltage V_AMP may be linked with the AD conversion gain.
  • the initialization voltage INT can be extracted from a connection portion of the series-connected resistors 1632-1 to 1632-k. Therefore, which of the voltages V_INT1 to V_INTk (k is an integer of 2 or more) to be output as the initialization voltage INT may be switched using, for example, a switch (not shown). For example, by using a configuration in which a switch is switched using a random number or the like (may be a pseudo random number), the voltage value of the initialization voltage INT can be changed randomly for each row.
  • the voltage V_AMP from the bias circuit input to one input terminal of the amplifier 1633 may be switched using, for example, a random number or the like (it may be a pseudo random number). Can be changed randomly for each row.
  • information having no regularity such as a random number generated by a random number generator (not shown) arranged in an accessory area or the like, may be used as the random number.
  • two initialization voltage generators 162 and 163 have been illustrated as specific examples of the initialization voltage generator 161.
  • the present invention is not limited to these, and it is possible to randomly change the voltage value.
  • various circuit configurations can be applied.
  • the initialization voltage INT is controlled to initialize the pixel signal input from the vertical signal line VSL to the non-inverting input node of the comparator 152 via the capacitor C in a state where the pixel signal is not sufficiently settled. was adjusted to terminate the process.
  • the second method the pixel input from the vertical signal line VSL to the non-inverting input node of the comparator 152 via the capacitor C by adjusting the control pulse width of the switch for applying the initialization voltage INT. Adjustment is made so that the initialization voltage INT terminates when the signal is not sufficiently settled.
  • the adjustment amount of the control pulse width of the switch for applying the initialization voltage INT is changed at random, so that the comparison is performed from the vertical signal line VSL via the capacitor C.
  • the pixel signal input to the non-inverting input node of the detector 152 includes a noise signal having a two-dimensional spatially different noise level. This makes it possible to randomly generate a different quantization error and a different initialization potential for each row, thereby reducing vertical streak-shaped fixed pattern noise having column correlation.
  • FIG. 8 is an operation waveform diagram for explaining the second technique. Note that the configuration of the column AD circuit 15X according to the second method may be the same as the column AD circuit 15X according to the first method shown in FIG.
  • the control pulse width of the switch for applying the initialization voltage INT to be input to the inverting input node and the non-inverting input node of the comparator 152 in the column AD circuit 15X is set to be sufficiently small.
  • the sufficiently narrow width is required until the control pulse width of the switch for applying the initialization voltage INT is sufficiently settled from the vertical signal line VSL to the inverting and non-inverting input nodes of the comparator 152 via the capacitor C. It means that the pulse width is narrow enough to be sufficiently shorter than the time.
  • the control pulse width of the switch for applying the initialization voltage INT is randomly changed for each row so that the row varies randomly for each row. In the example shown in FIG.
  • control pulse width of the switch for applying the initialization voltage INT may be set to a sufficiently narrow width, and the control pulse width of the switch for applying the initialization voltage INT may be set to a width that randomly changes for each row.
  • the same effect as in the first method can be obtained. Further, even if the settling of the vertical signal line VSL is changed by changing not only the initialization pulse but also the pulse width of the reset signal of the pixel array section 13, the effect of randomizing the settling state can be obtained.
  • the common initialization voltage generator 161 supplies different initialization voltages INT and initialization pulses randomly for each row to all the vertical columns.
  • the configuration is not limited to this.
  • FIG. 9 shows a configuration in which the initialization voltage generator 164 is provided in each column AD circuit 15X, the configuration is not limited to this.
  • the initializing voltage generator 164 of each vertical column controls the initializing voltage INT by controlling the initializing voltage INT, for example, in the same manner as in the first method, so that the initializing potential changed by feed-through of the switch transistor, charge injection, or the like is applied to each row. Randomly.
  • the inverted and non-inverted input nodes of the comparator 152 via the capacitor C from the vertical signal line VSL include noise signals having two-dimensional spatially different noise levels. Therefore, it is possible to generate a different quantization error and a different initialization potential, so that it is possible to reduce the vertical stripe-shaped fixed pattern noise having column correlation.
  • the initialization voltage generator 164 of each vertical column sufficiently narrows the control pulse width of the switch that provides the initialization voltage INT of the inverting and non-inverting input nodes of the comparator 152.
  • the adjustment amount of the pulse width is changed randomly for each row. This makes it possible to randomly generate a different quantization error and a different initialization potential for each row, thereby reducing vertical streak-shaped fixed pattern noise having column correlation.
  • the control pulse width of a switch that randomly applies a voltage value or the initialization voltage INT not only for each row but also for each column. Can also be supplied. This makes it possible to reduce not only vertical stripe-shaped fixed pattern noise having column correlation but also noise in the row direction (horizontal direction) such as streaking.
  • the initialization voltage INT is changed randomly for each row and / or column, and the control pulse width of the switch for applying the initialization voltage INT is set to the row and / or column. And / or change randomly for each column. Accordingly, noise signals having two-dimensionally different noise levels are superimposed on the inverted and non-inverted input nodes of the comparator 152 from the vertical signal line VSL via the capacitor C. It is possible to generate initialization errors and different initializations. As a result, it is possible to reduce the occurrence of noise in the row direction (horizontal direction) such as vertical stripe-shaped fixed pattern noise having column correlation and streaking.
  • the solid-state imaging device is similar to the solid-state imaging device 1 illustrated in FIG. 1, in which the pixel array unit 13 is provided in the pixel array unit 23, the column processing unit 15 is provided in the column processing unit 25, and the reference voltage generation unit is provided.
  • Each of the devices 17 is replaced by a DAC 27.
  • the DAC 27 is a reference voltage generator that outputs a sawtooth (also referred to as a ramp) reference voltage (comparison voltage) RAMP that increases or decreases stepwise in place of the constant reference voltage REF.
  • Other configurations may be the same as those of the solid-state imaging device 1 illustrated in FIG. 1, and thus detailed description is omitted here.
  • FIG. 10 is a circuit diagram illustrating a configuration example of the pixel array unit and the column processing unit according to the present embodiment.
  • the read current source unit 14 is omitted for simplification of the description.
  • FIG. 10 shows an initialization voltage generator 161 as an example of the noise adding unit 16.
  • the pixel array unit 23 and the column processing unit 25 are provided in a portion called a column region in the solid-state imaging device 10, as in the first embodiment.
  • the initialization voltage generator 161 and the DAC 27 are provided in an accessory area where peripheral circuits such as the timing control unit 11 are arranged.
  • the initialization voltage generator 161 may be provided at one end of the initialization voltage line INT, or may be provided at both ends.
  • the DAC 27 may be provided at one end of a reference voltage line to which the reference voltage RAMP is applied (hereinafter, the reference voltage line is referred to as RAMP for simplicity of description), or at both ends. It may be provided.
  • one column AD circuit 25 (first converter) X (one column AD circuit 25X is connected to one vertical signal line VSL) for one vertical signal line VSL.
  • the pixel array unit 23 has, for example, a configuration in which a plurality of unit pixels 131 are connected in parallel to each vertical signal line VSL.
  • the column AD circuit 25X includes a comparator 152, a logic circuit 254, and two switches 153a and 153b. That is, the column AD circuit 25X according to the present embodiment has the same configuration as the column AD circuit 15X according to the first embodiment except that the logic circuit 154 is replaced by the logic circuit 254 and the capacitive DAC 151 is omitted. Prepare.
  • the reference voltage RAMP output from the DAC 27 is input to the inverting input node of the comparator 152 instead of the SAR reference voltage SARREF output from the capacitive DAC 151.
  • the initialization voltage INT and the initialization voltage INT For example, the control pulse width of the switch for applying the initialization voltage INT is changed at random. Accordingly, noise signals having two-dimensionally different noise levels are superimposed on the inverted and non-inverted input nodes of the comparator 152 from the vertical signal line VSL via the capacitor C. It is possible to generate an initialization error and a different initialization potential. As a result, it is possible to reduce the occurrence of noise in the row direction (horizontal direction) such as vertical stripe-shaped fixed pattern noise having column correlation and streaking.
  • the SAR reference voltage SARREF supplied from the capacitive DAC 151 included in each column AD circuit 15X to the comparator 152 is randomly changed for each column. This makes it possible to reduce not only vertical stripe-shaped fixed pattern noise having column correlation but also noise in the row direction (horizontal direction) such as streaking.
  • a schematic configuration example of the solid-state imaging device according to the present embodiment may be the same as the solid-state imaging device 10 described with reference to FIG. 1 in the first embodiment.
  • the column AD circuit according to the present embodiment may have the same configuration as the column AD circuit 15X described in the first embodiment with reference to FIG. 2 and the like.
  • FIG. 11 is a diagram illustrating a schematic configuration example of a pixel array unit and a column processing unit extracted from FIG. 2 when describing the fixed pattern noise reduction method according to the third embodiment.
  • FIG. 12 is an operation waveform diagram for explaining a fixed pattern noise reduction method according to the third embodiment.
  • N is an integer of 1 or more
  • the pixel group 13N + 1 and the column AD circuit 15N + 1 in the (N + 1) th row are included.
  • the column AD circuit 15X according to the present embodiment has a configuration similar to that of the column AD circuit 15X according to the first embodiment, in which the column AD circuit 15X extends from the output of the capacitive DAC 151 to the inverting input node of the comparator 152. And a configuration to which an offset 351 is added.
  • the offset 351 is a function of randomly adding a different offset voltage for each row and each column to the SAR reference voltage SARREF output from the capacitive DAC 151, for example.
  • the quantization error and the different P-phase level which do not vary with time but differ in two-dimensional space depending on the pixel position are added. Can be generated.
  • an offset voltage that the offset 351 adds to the SAR reference voltage SARREF when the reset level S_RST read from the unit pixel 131 in the Nth row and the Nth column is AD-converted (sampled)
  • the offset voltage is different from N.
  • the AD conversion point in the row N column (see the area T31) and the AD conversion point in the (N + 1) th row and the (N + 1) th column (see the area T32) are changed.
  • the result of AD conversion (sampling) of the reset level S_RST read from the unit pixel 131 in the Nth row and the Nth column, and the N + 1th row and the N + 1th column Is different from the result of AD conversion (sampling) of the reset level S_RST read out from the unit pixel 131 of (1).
  • the quantization point of the comparator 152 can be changed for each row and column, the column correlation and the row correlation can be improved. It is possible to reduce vertical and horizontal streak-like fixed pattern noises.
  • FIG. 13 shows an example of an offset addition circuit according to the third embodiment.
  • FIG. 13 is a circuit diagram showing an example of the comparator 152. As shown in FIG. 13, for example, the comparator 152 is connected to the power supply voltage VDD via the variable current source 1525 after the source is shared, and the drain is connected to the ground GND via the resistor 1522 or 1524. It includes two PMOS transistors 1521 and 1523.
  • the addition circuit of the offset 351 is realized by using, for example, a PMOS transistor having a variable constant as an input terminal of the capacitive DAC 151 in the comparator 152, that is, a PMOS transistor 1521 forming an inverting input node. can do.
  • the constant of the PMOS transistor 1521 for example, a finger and a multi number variable for each row and / or column, and to switch the finger and the multi number using, for example, a random number or the like (which may be a pseudo random number).
  • the constant of the PMOS transistor 1521 forming the inverting input node that is, the offset voltage of the offset 351 can be changed randomly for each row and column.
  • a configuration is used in which a plurality of PMOS transistors 1521 having different constants (finger, multi-number, etc.) are provided, and any one of these is switched using a random number or the like (may be a pseudo random number).
  • the constant of the PMOS transistor 1521 forming the inverting input node that is, the offset voltage of the offset 351 can be changed randomly for each row and column.
  • the random number may be information having no regularity, such as a random number generated by a random number generator or the like (not shown) arranged in an accessory and / or a column area, for example.
  • a different offset voltage is randomly added to the SAR reference voltage SARREF for each row and / or column.
  • the inversion timing of the comparator 152 and the result of the AD conversion can be dispersed for each row and / or column, so that two-dimensional spatially different quantization errors and different P-phase levels can be generated.
  • the present invention is not limited to this, and only the row or column is applied.
  • a configuration in which a different offset voltage is randomly added to the SAR reference voltage SARREF may be adopted.
  • other configurations, operations, and effects may be the same as those of the above-described embodiment, and a detailed description thereof will not be repeated.
  • a reset level (P phase) is added by adding a different offset voltage randomly for each row and / or column between the output of the capacitive DAC 151 and the inverting input node of the comparator 152.
  • the SAR reference voltage SARREF at the time of AD conversion of the level is randomly changed for each row and / or column.
  • the SAR reference voltage SARREF itself output from the capacitive DAC 151 that sets the reset level (P-phase level) has a different voltage value randomly for each row and / or column.
  • a schematic configuration example of the solid-state imaging device according to the present embodiment may be the same as the solid-state imaging device 10 described with reference to FIG. 1 in the first embodiment.
  • the column AD circuit according to the present embodiment may have the same configuration as the column AD circuit 15X described in the first embodiment with reference to FIG. 2 and the like.
  • a code (hereinafter referred to as a reset code) given from the logic circuit 154 to the capacitive DAC 151 when setting the reset level is randomly switched for each row and / or column.
  • the SAR reference voltage SARREF itself output by the capacitive DAC 151 when the reset level is set becomes a reset code that is randomly different for each row and / or column.
  • FIGS. 14 to 16 are diagrams for explaining an example of the connection relationship in the capacitive DAC when the reset code given to the capacitive DAC at the time of AD conversion of the reset level is randomly switched for each row and column.
  • . 14 shows an example of a connection relationship in the Nth row and the Nth column
  • FIG. 14 shows an example of a connection relationship in the N + 1th row and the Nth column
  • FIG. 16 shows an example of a connection relationship in the Nth row and the N + 1th column. Is shown.
  • the capacitive DAC 151 includes a capacitor group 1511 including a plurality of capacitors connected in parallel.
  • the capacitance of each capacitor included in the capacitor group 1511 may be the same or different. In the examples shown in FIG. 14 to FIG. 16, five capacitors are included in the capacitor group 1511 and the capacitances thereof are different from each other.
  • “C” to “16C” given to each capacitor indicate the capacitance ratio of each capacitor. For example, the capacity 2C is twice the capacity C, the capacity 4C is four times the capacity C, the capacity 8C is eight times, and the capacity 16C is sixteen times the capacity C.
  • the logic circuit 154 when setting the reset level of the unit pixel 131 in the N-th row and the N-th column, the logic circuit 154 refers to the capacitive DAC 151 by referring to all the capacitors included in the capacitor group 1511. It is assumed that the reference voltage line REF for transmitting the voltage REF is connected.
  • the logical circuit 154 supplies the capacitive DAC 151 with the capacitors included in the capacitor group 1511 For example, a capacitor having a capacitance of 2C is connected to the ground GND, and the remaining capacitors are connected to the reference voltage line REF.
  • the reset level of the unit pixel 131 in the Nth row and the (N + 1) th column is set, for example, of the capacitors included in the capacitor group 1511 from the logic circuit 154 to the capacitive DAC 151,
  • the capacitor having the capacitance C is connected to the ground GND, and the remaining capacitors are connected to the reference voltage line REF.
  • the reset code of the SAR reference voltage SARREF can be randomly changed for each row and / or column. Becomes As a result, two-dimensional spatially different quantization errors and different P-phase levels can be generated, and as a result, a row direction (horizontal direction) such as vertical streak-like fixed pattern noise or streaking having column correlation is obtained. ) Can be reduced.
  • the reference voltage REF and the ground GND input to each capacitor are merely examples, and may be variously modified.
  • the range voltage of the unit pixel 131 is set to Drange_pix
  • the transmission gain from the vertical signal line VSL to the non-inverting input node of the comparator 152 is set to Gain_pix-to-cm
  • the reference voltage is generated.
  • REF (Dange_pix ⁇ Gain_pix-to-cm) / (Gain_ref-to-CM ⁇ AG) (1)
  • FIG. 17 is a circuit diagram illustrating a schematic configuration example of a capacitive DAC according to a first modification.
  • the capacitive DAC 451 according to the first modification includes more capacitors in the capacitor group 4511 as compared with the example of the capacitive DAC 151 illustrated in FIGS.
  • an intermediate reference voltage REF / 2 having a voltage level between the reference voltage REF and the ground GND is added in addition to the reference voltage REF and the ground GND.
  • the intermediate reference voltage REF / 2 may be, for example, half the voltage level of the reference voltage REF.
  • FIGS. 18 and 19 are circuit diagrams illustrating a schematic configuration example of a capacitive DAC according to a second modified example.
  • the capacitive DAC 551 according to the first modified example has intermediate reference voltages REF / 2 + REF / 8 and REF / 2 + REF / carved in finer steps as compared with the first modified example.
  • 32, REF / 2, REF / 2-REF / 32 and REF / 2-REF / 8 have been added.
  • FIG. 19 is a circuit diagram showing an example of the intermediate reference voltage generation circuit according to the second modification.
  • the drain is connected to the power supply voltage VDD, and the source is connected to the ground GND via a plurality of resistors 5523-1 to 5523-6 connected in series.
  • An NMOS transistor 2522 and a comparator 5521 having an output connected to the gate of the NMOS transistor 5522 are provided.
  • the reference voltage REF is input to one input terminal of the comparator 5521.
  • the other input terminal of the comparator 5521 receives, for example, the source potential of the NMOS transistor 5522.
  • the capacitive DACs 451 and 551 according to the first and second modifications are merely examples, and for example, a split-type capacitive DAC or a split-type capacitive DAC may be configured according to the above-described modification. It is also possible to use a hybrid capacitive DAC combining the above. In addition, other configurations, operations, and effects may be the same as those of the above-described embodiment, and a detailed description thereof will not be repeated.
  • the node potential and / or the settling state after the initialization of the inverting and non-inverting input nodes of the comparator 152 at the timing of the control pulse termination of the switch for applying the initialization voltage INT are randomly changed for each row and / or column.
  • the pixel reset pulse and / or the current value of the readout current source unit 14 and / or the auto-zero It can also be realized by adjusting the pulse (function similar to the function called initialization in this embodiment).
  • the first to third embodiments described in Japanese Patent Application Laid-Open No. 2008-60872 are not limited to the single-slope type (or ramp signal comparison type) column A / D conversion configuration. It can also be applied to a column type AD conversion configuration.
  • the configuration and operation of the solid-state imaging device according to the present embodiment may be basically the same as the configuration and operation described with reference to FIGS. 1 and 2 in the first embodiment. Detailed description is omitted.
  • WO 2014/132822 is not limited to a single-slope type (or ramp signal comparison type) column AD conversion configuration, but a successive approximation (SAR) type column as disclosed in the present disclosure.
  • the present invention can be applied to an AD conversion configuration. That is, also in the successive approximation (SAR) type column AD conversion configuration, the output of the source follower is separated by connecting the output of the source follower configured for each column, auto-zeroing and then disconnecting the output of the source follower again. Since the distribution can be broadened, the distribution of the reset level can be varied.
  • the configuration and operation of the solid-state imaging device according to the present embodiment may be basically the same as the configuration and operation described with reference to FIGS. 1 and 2 in the first embodiment. Detailed description is omitted.
  • An indirect TOF range image sensor is a sensor that measures the distance to an object by measuring light flight time based on detection of a phase difference of the reflected light that is emitted from a light source and reflected from the object. It is.
  • FIG. 20 is a block diagram illustrating an example of a system configuration of an indirect TOF range image sensor to which the technology according to the present disclosure is applied.
  • the indirect TOF range image sensor 10000 has a stacked structure including a sensor chip 10001 and a circuit chip 10002 stacked on the sensor chip 10001.
  • the sensor chip 10001 and the circuit chip 10002 are electrically connected to each other through a connection portion (not shown) such as a via (VIA) or a Cu—Cu connection.
  • a connection portion such as a via (VIA) or a Cu—Cu connection.
  • FIG. 20 illustrates a state in which the wiring of the sensor chip 10001 and the wiring of the circuit chip 10002 are electrically connected via the above-described connection portion.
  • a pixel array portion 10020 is formed over the sensor chip 10001.
  • the pixel array unit 10020 includes a plurality of pixels 10230 arranged on a sensor chip 10001 in a two-dimensional grid pattern in a matrix (array).
  • each of the pixels 10230 receives infrared light, performs photoelectric conversion, and outputs an analog pixel signal.
  • two vertical signal lines VSL 1 and VSL 2 are wired for each pixel column. Assuming that the number of pixel columns in the pixel array unit 10020 is M (M is an integer), a total of 2 ⁇ M vertical signal lines VSL are wired in the pixel array unit 10020.
  • Each of the plurality of pixels 10230 has two taps A and B (the details thereof will be described later).
  • Two vertical signal lines VSL 1, of the VSL 2, the vertical signal line VSL 1 are output pixel signal AIN P1 based on the electric charge of the tap A pixel 10230 of the corresponding pixel row, to the vertical signal line VSL 2
  • the pixel signals AIN P1 and AIN P2 will be described later.
  • a vertical drive circuit 10010 drives each pixel 10230 of the pixel array unit 10020 in a unit of a pixel row, and outputs pixel signals AIN P1 and AIN P2 .
  • the pixel signals AIN P1 and AIN P2 output from the pixels 10230 in the selected row are supplied to the column signal processing unit 10040 through the vertical signal lines VSL 1 and VSL 2 .
  • the column signal processing unit 10040 is configured to have, for example, a plurality of ADCs (corresponding to the above-described column AD circuit) provided for each pixel column, corresponding to the pixel columns of the pixel array unit 10020.
  • Each ADC performs an AD conversion process on the pixel signals AIN P1 and AIN P2 supplied through the vertical signal lines VSL 1 and VSL 2 , and outputs the result to the output circuit unit 10060.
  • the output circuit unit 10060 performs a CDS process or the like on the digitized pixel signals AIN P1 and AIN P2 output from the column signal processing unit 10040, and outputs the signals to the outside of the circuit chip 10002.
  • the timing control unit 10050 generates various timing signals, clock signals, control signals, and the like, and drives the vertical drive circuit 10010, the column signal processing unit 10040, the output circuit unit 10060, and the like based on these signals. Perform control.
  • FIG. 21 is a circuit diagram illustrating an example of a circuit configuration of a pixel in the indirect TOF range image sensor to which the technology according to the present disclosure is applied.
  • the pixel 10230 has, for example, a photodiode 10231 as a photoelectric conversion unit.
  • the pixel 10230 includes, in addition to the photodiode 10231, an overflow transistor 10242, two transfer transistors 10232 and 10237, two reset transistors 10233 and 10238, two floating diffusion layers 10234 and 10239, two amplification transistors 10235 and 10240, and
  • the configuration includes two selection transistors 10236 and 10241.
  • the two floating diffusion layers 10234 and 10239 correspond to taps A and B shown in FIG.
  • the photodiode 10231 photoelectrically converts the received light to generate electric charge.
  • the photodiode 10231 can have a back-illuminated pixel structure.
  • the back-illuminated structure is as described in the pixel structure of the CMOS image sensor.
  • the present invention is not limited to the back-illuminated structure, but may be a front-illuminated structure for taking in light emitted from the front surface side of the substrate.
  • the overflow transistor 10242 is connected between the cathode electrode of the photodiode 10231 and the power supply line of the power supply voltage VDD, and has a function of resetting the photodiode 10231. Specifically, the overflow transistor 10242 becomes conductive in response to the overflow gate signal OFG supplied from the vertical drive circuit 10010, and thereby sequentially discharges the charge of the photodiode 10231 to the power supply line.
  • the two transfer transistors 10232 and 10237 are connected between the cathode electrode of the photodiode 10231 and each of the two floating diffusion layers 10234 and 10239.
  • the transfer transistors 10232 and 10237 are turned on in response to the transfer signal TRG supplied from the vertical drive circuit 10010, so that the charges generated by the photodiodes 10231 are sequentially transferred to the floating diffusion layers 10234 and 10239, respectively. Transfer to
  • the floating diffusion layers 10234 and 10239 corresponding to the taps A and B accumulate the charges transferred from the photodiodes 10231, convert the charges into voltage signals having voltage values corresponding to the charge amounts, and convert the pixel signals AIN P1 and AIN P2 . Generate.
  • the two reset transistors 10233 and 10238 are connected between each of the two floating diffusion layers 10234 and 10239 and the power supply line of the power supply voltage VDD.
  • the reset transistors 10233 and 10238 are turned on in response to the reset signal RST supplied from the vertical drive circuit 10010, thereby extracting charges from the floating diffusion layers 10234 and 10239 and initializing the charge amounts. I do.
  • the two amplifying transistors 10235 and 10240 are connected between the power supply line of the power supply voltage VDD and each of the two select transistors 10236 and 10241, and are voltage signals that have been charge-voltage converted by the floating diffusion layers 10234 and 10239, respectively. Are amplified respectively.
  • the two selection transistors 10236 and 10241 are connected between each of the two amplification transistors 10235 and 10240 and each of the vertical signal lines VSL 1 and VSL 2 . Then, the selection transistors 10236 and 10241 are turned on in response to the selection signal SEL supplied from the vertical drive circuit 10010, so that the voltage signals amplified by the amplification transistors 10235 and 10240 respectively become pixel signals AIN P1 and AIN P1 . The signal is output to the two vertical signal lines VSL 1 and VSL 2 as AIN P2 .
  • the two vertical signal lines VSL 1 and VSL 2 are connected to the input terminal of one ADC in the column signal processing unit 10040 for each pixel column, and the pixel signal AIN P1 output from the pixel 10230 for each pixel column. , AIN P2 to the ADC.
  • circuit configuration of the pixel 10230 is not limited to the circuit configuration illustrated in FIG. 21 as long as it can generate the pixel signals AIN P1 and AIN P2 by photoelectric conversion.
  • the technology according to the present disclosure can be applied to each ADC provided in the column signal processing unit 10040. That is, the successive approximation type column AD circuit according to the first to sixth embodiments can be used as each ADC of the column signal processing unit 10040.
  • the present technology can also have the following configurations.
  • a plurality of vertical signal lines each connected to at least one of the plurality of unit pixels arranged in the column direction;
  • a plurality of first conversion units each of which is connected to each of the plurality of vertical signal lines and converts an analog pixel signal appearing on the vertical signal line into a digital pixel signal in reading for each unit pixel arranged in the row direction;
  • Vessels An initialization voltage generator that outputs an initialization voltage for initializing the input nodes of the plurality of unit pixels or the plurality of first converters;
  • An initialization voltage line connecting the initialization voltage generator and the plurality of first converters;
  • With The solid-state imaging device wherein the initialization voltage generator changes the initialization voltage output for each row and / or column to be processed by the plurality of first converters.
  • a first input terminal is connected to one of the plurality of vertical signal lines via a capacitor, and a comparison voltage is input to a second input terminal via the capacitor.
  • a vessel The solid-state imaging device according to (1), wherein the initialization voltage line is connected to at least one of the first input terminal and the second input terminal.
  • a second converter that outputs the voltage for comparison, Wiring for connecting the second converter and the second input terminal of the comparator; Further comprising The solid-state imaging device according to (2), wherein the second converter switches a voltage value of the comparison voltage output based on a comparison result output from the comparator.
  • a reference voltage generator that outputs a reference voltage having a constant voltage value, A reference voltage line connecting the reference voltage generator and the second converter in the plurality of first converters; Further comprising The solid-state imaging device according to (3), wherein the second converter generates the comparison voltage based on the reference voltage.
  • a reference voltage generator that outputs a reference voltage whose voltage value changes in a ramp shape, A reference voltage line connecting the reference voltage generator and the second input terminal of the comparator in the plurality of first converters via a capacitor; Further comprising, The solid-state imaging device according to (2).
  • the initialization voltage generator initializes a voltage value of the initialization voltage and an input node of the plurality of first converters for each row and / or column to be processed by the plurality of first converters.
  • the solid-state imaging device according to any one of (1) to (5), wherein at least one of a control pulse width of a switch for applying a voltage is changed.
  • the initialization voltage generator may set the settling state of each of the input nodes of the plurality of first converters at a timing at the end of a period for initializing each of the input nodes of the plurality of first converters to the row and / or Or changing at least one of a voltage value of the initialization voltage and a control pulse width of the switch for providing a voltage for initializing input nodes of the plurality of first converters so as to change for each column.
  • the solid-state imaging device according to (6).
  • a read current source unit that controls a read current flowing through each of the plurality of unit pixels; The solid-state imaging device according to any one of (1) to (5), wherein a current value of the read current is changed for each row to be processed by the plurality of first converters.
  • a mechanism for holding one pixel signal and a second pixel signal obtained by converting an analog pixel signal appearing on the vertical signal line after exposure of the unit pixel to digital, or appearing on the vertical signal line A first pixel signal obtained by converting an analog pixel signal to digital and a second pixel signal obtained by converting an analog pixel signal appearing on the vertical signal line after exposing the unit pixel to digital.
  • the solid-state imaging device according to any one of (1) to (9), further including a logic circuit that calculates a difference from the pixel signal.
  • the comparator changes the number of fingers and / or the number of multis of the transistors constituting the second input terminal for each row and / or column to be processed by the plurality of first converters.
  • the comparator includes a plurality of transistors forming the second input terminal, The plurality of transistors have different constants from each other, The comparator selectively uses one or more of the plurality of transistors for each row and / or column to be processed by the plurality of first converters, thereby providing the second input.
  • a second pixel obtained by converting an analog pixel signal appearing on the vertical signal line into a digital signal is obtained.
  • a mechanism for holding one pixel signal and a second pixel signal obtained by converting an analog pixel signal appearing on the vertical signal line after exposure of the unit pixel to digital, or appearing on the vertical signal line A first pixel signal obtained by converting an analog pixel signal to digital and a second pixel signal obtained by converting an analog pixel signal appearing on the vertical signal line after exposing the unit pixel to digital.
  • the solid-state imaging device according to any one of (10) to (13), further including a logic circuit that calculates a difference from the pixel signal.
  • the second converter includes a plurality of capacitors connected in parallel, and switches a connection destination of one end of each capacitor for each row and / or column to be processed by the plurality of first converters. And changing the output reset code for comparison.
  • the second converter includes a circuit that generates a plurality of intermediate reference voltages having different voltage values from a predetermined reference voltage, and the plurality of first converters processes a voltage applied to one end of each capacitor. By switching between the reference voltage, the plurality of intermediate reference voltages, and the ground voltage for each target row and / or column, the voltage value of the comparison voltage to be output is changed. (16) 3.
  • the solid-state imaging device according to item 1.
  • a reference voltage generator that outputs a reference voltage having a constant voltage value, A reference voltage line connecting the reference voltage generator and the second converter in the plurality of first converters;
  • a mechanism for holding one pixel signal and a second pixel signal obtained by converting an analog pixel signal appearing on the vertical signal line after exposure of the unit pixel into a digital signal, or appearing on the vertical signal line A first pixel signal obtained by converting an analog pixel signal to digital, and a second pixel signal obtained by converting an analog pixel signal appearing on the vertical signal line after exposing the unit pixel to digital.
  • the solid-state imaging device according to any one of (15) to (18), further including a logic circuit that calculates a difference from the pixel signal.

Landscapes

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Abstract

列相関性及び／又は横相関性を持った固定パターンノイズが画像に現れることを抑制する。実施形態に係る固体撮像装置（１０）は、行方向及び列方向に配列する複数の単位画素（１３１）と、それぞれが前記列方向に配列する複数の単位画素のうちの少なくとも１つに接続された複数の垂直信号線（ＶＳＬ）と、それぞれが前記複数の垂直信号線それぞれに接続され、前記行方向に配列する単位画素毎の読み出しにおいて、前記垂直信号線に出現したアナログの画素信号をデジタルの画素信号に変換する複数の第１変換器（１５Ａ～１５Ｚ）と、前記複数の単位画素又は前記複数の第１変換器の入力ノードを初期化するための初期化電圧を出力する初期化電圧生成器（１６１）と、前記初期化電圧生成器と前記複数の第１変換器とを接続する初期化電圧線（ＩＮＴ）とを備え、前記初期化電圧生成器は、前記複数の第１変換器が処理対象とする行及び／又は列毎に出力する前記初期化電圧を変化させる。

Description

固体撮像装置
　本開示は、固体撮像装置に関する。
　近年、ＣＣＤ（Charge　Coupled　Device）型の固体撮像装置に代わるイメージセンサとして、ＣＭＯＳ（Complementary　Metal-oxide　Semiconductor）型の固体撮像装置（以下、ＣＭＯＳイメージセンサ又はＣＭＯＳ固体撮像装置とも称する）が注目を集めている。
　ＣＭＯＳイメージセンサでは、画素信号の読出しに、画素アレイ中のある１行あるいは複数行を選択し、その１行分あるいは複数行を同時にアクセスして行単位で、つまり１行あるいは複数行分の画素について同時並列的に、画素信号を画素アレイから読み出す、いわゆる列並列型あるいはカラム型と称される読出し方式を採用することが可能である。
　また、ＣＭＯＳイメージセンサなどの固体撮像装置では、画素アレイから読み出されたアナログの画素信号を、アナログ－デジタル変換器（以下、ＡＤＣコンバータ（Analog　Digital　Converter）とも称する）にてデジタルデータに変換してから外部に出力する方式が採られる場合がある。
　この点については、列並列型のイメージセンサについても同様であり、その信号出力回路については実に様々なものが考案されているが、その最も進んだ形態の一例として、列ごとにＡＤコンバータを備え、デジタルデータとして画素信号を外部に取り出す方式が提案されている。
特開２０１１－５００４６号公報 特開２００８－６０８７２号公報 国際公開第２０１４／１３２８２２号
　ところで、列並列型などの、同じ列の単位画素から読み出された画像信号に対して同一の処理回路で信号処理を実行する構成では、バラツキやノイズが列相関性を持って現われ易いという特徴がある。そのため、バラツキやノイズが十分に抑制されていないと、列相関性を持った縦すじ状の固定パターンノイズ（以下、ＦＰＮとも称する）が画像に現われ易いという問題がある。
　そこで本開示では、固定パターンノイズが画像に現れることを抑制できる固体撮像装置を提案する。
　上記の課題を解決するために、本開示に係る一形態の固体撮像装置は、行方向及び列方向に配列する複数の単位画素と、それぞれが前記列方向に配列する複数の単位画素のうちの少なくとも１つに接続された複数の垂直信号線と、それぞれが前記複数の垂直信号線それぞれに接続され、前記行方向に配列する単位画素毎の読み出しにおいて、前記垂直信号線に出現したアナログの画素信号をデジタルの画素信号に変換する複数の第１変換器と、前記複数の第１変換器をリセットするための初期化電圧を出力する初期化電圧生成器と、前記初期化電圧生成器と前記複数の第１変換器とを接続する初期化電圧線と、を備え、前記初期化電圧生成器は、前記複数の第１変換器が処理対象とする行毎に出力する前記初期化電圧及び／又は初期化電圧を与えるスイッチの制御パルス幅を変化させる。
（作用）本開示に係る一形態の固体撮像装置によれば、垂直信号線のバイアス電流（単位画素に対しての読出電流）を行及び／又はカラム毎にランダムに変化させたり、初期化電圧および初期化電圧を与えるスイッチの制御パルス幅を行及び／又はカラム毎にランダムに変化させたりすることで、単位画素から読み出されて垂直信号線に出現する画素信号に、２次元空間的に異なるノイズレベルを持つノイズ信号が重畳されるため、２次元空間的に異なる量子化誤差、異なるＡＤ変換結果及び異なる初期化電位を発生させることが可能となる。その結果、列相関性を持った縦すじ状の固定パターンノイズやストリーキングなどの行方向（横方向）のノイズの発生を低減することが可能となる。
　本開示によれば、固定パターンノイズが画像に現れることを抑制することが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載された何れかの効果であってもよい。
第１の実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。 第１の実施形態に係る画素アレイ部及びカラム処理部の構成例を示す回路図である。 第１の実施形態に係る第１の手法を説明するにあたって図２から抽出した画素アレイ部及びカラム処理部の概略構成例を示す図である。 第１の実施形態に係る第１の手法を説明するための動作波形図である。 第１の実施形態に係る第１の手法を説明するための動作波形図である。 第１の実施形態における第１の手法の第１例に係る初期化電圧生成器の概略構成例を示す回路図である。 第１の実施形態における第１の手法の第２例に係る初期化電圧生成器の概略構成例を示す回路図である。 第１の実施形態に係る第２の手法を説明するための動作波形図である。 第１の実施形態に係る第３の手法を説明するにあたって図２から抽出した画素アレイ部及びカラム処理部の概略構成例を示す図である。 第２の実施形態に係る画素アレイ部及びカラム処理部の構成例を示す回路図である。 第３の実施形態に係る固定パターンノイズ低減手法を説明するにあたって図２から抽出した画素アレイ部及びカラム処理部の概略構成例を示す図である。 第３の実施形態に係る固定パターンノイズ低減手法を説明するための動作波形図である。 第３の実施形態に係るオフセット付加回路の一例を示す回路図である。 第４の実施形態に係るリセットレベルをＡＤ変換する際に容量性ＤＡＣに与えるリセットコードを行及びカラム毎にランダムに切り替えた場合の容量性ＤＡＣ内のＮ行Ｎカラム目の接続関係の例を説明するための図である。 第４の実施形態に係るリセットレベルをＡＤ変換する際に容量性ＤＡＣに与えるリセットコードを行及びカラム毎にランダムに切り替えた場合の容量性ＤＡＣ内のＮ＋１行Ｎカラム目の接続関係の例を説明するための図である。 第４の実施形態に係るリセットレベルをＡＤ変換する際に容量性ＤＡＣに与えるリセットコードを行及びカラム毎にランダムに切り替えた場合の容量性ＤＡＣ内のＮ行Ｎ＋１カラム目の接続関係の例を説明するための図である。 第４の実施形態の第１の変形例に係る容量性ＤＡＣの概略構成例を示す回路図である。 第４の実施形態の第２の変形例に係る容量性ＤＡＣの概略構成例を示す回路図である。 第４の実施形態の第２の変形例に係る中間参照電圧生成回路の一例を示す回路図である。 本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図である。 本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサにおける画素の回路構成の一例を示す回路図である。
　以下に、本開示の一実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
　また、以下に示す項目順序に従って本開示を説明する。
　　１．　はじめに
　　２．　第１の実施形態
　　　２．１　固体撮像装置の全体概要
　　　２．２　単位画素
　　　２．３　画素アレイ部及びカラム処理部
　　　２．４　固体撮像装置の動作
　　　２．５　カラムＡＤ変換の課題
　　　２．６　固定パターンノイズ低減手法
　　　　２．６．１　第１の手法
　　　　　２．６．１．１　初期化電圧生成器の例
　　　　　　２．６．１．１．１　第１例
　　　　　　２．６．１．１．２　第２例
　　　　２．６．２　第２の手法
　　　　２．６．３　第３の手法
　　　２．７　作用・効果
　　３．　第２の実施形態
　　４．　第３の実施形態
　　　４．１　オフセットの付加回路
　　　４．２　作用・効果
　　５．　第４の実施形態
　　　５．１　容量性ＤＡＣの変形例
　　　　５．１．１　第１の変形例
　　　　５．１．２　第２の変形例
　　６．　第５の実施形態
　　７．　第６の実施形態
　　８．　間接ＴＯＦ方式距離画像センサへの適用
　　　８．１　システム構成例
　　　８．２　画素の回路構成例
　１．　はじめに
　以下、図面を参照して本開示の実施形態について詳細に説明する。なお、以下においては、Ｘ－Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ固体撮像装置をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ固体撮像装置は、全ての画素がＮＭＯＳよりなるものであるとして説明する。
　ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
　２．　第１の実施形態
　まず、本開示の第１の実施形態について、図面を参照して詳細に説明する。
　２．１　固体撮像装置の全体概要
　図１は、第１の実施形態に係るＣＭＯＳ固体撮像装置（以下、単に固体撮像素子という）の概略構成図である。
　固体撮像装置１０は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の単位画素が行及び列に配列された（すなわち２次元マトリクス状の）画素アレイ部を有し、各単位画素からの信号出力が電圧信号であって、ＣＤＳ（Correlated　Double　Sampling；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ；Analog　Digital　Converter）などが列並列に設けられているものである。
　“列並列にＣＤＳ処理機能部やデジタル変換部が設けられている”とは、１又は複数の垂直列の垂直信号線（列信号線の一例）ＶＳＬに対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。
　複数の各機能部は、デバイスを平面視したときに、ともに画素アレイ部１３に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、画素アレイ部１３に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査回路も、各端縁側に配して、それぞれが独立に動作可能に構成するのがよい。
　例えば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やデジタル変換部を、垂直列毎、又は、複数の垂直列毎に設け、順次出力側に読み出すカラム型のものである。なお、本説明において、カラム型（列並列型）には、１つの垂直信号線ＶＳＬ（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態（垂直列毎に相当）の他、隣接する複数（例えば４つ分）の垂直信号線ＶＳＬ（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態（複数の垂直列毎に相当）や、Ｌ本おき（Ｌは正の整数；間にＬ－１本を配する）の複数の垂直信号線ＶＳＬ（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態（複数の垂直列毎に相当）などが含まれるものとする。
　複数の垂直信号線ＶＳＬ（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採用した場合、各画素信号の信号処理を複数の垂直信号線ＶＳＬ（垂直列）にアクセスして行なうことで、同様の信号処理を単位画素毎で行なうものに比べて、イメージセンサの多画素化、小型化、低コスト化などに対応できる。
　また、列並列に配された複数の信号処理部にて同一行から読み出された複数の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。
　図１に示すように、本実施形態の固体撮像装置１０は、複数の単位画素１３１が行及び列に配列された画素アレイ部１３と、画素アレイ部１３の単位画素１３１に画素信号読出用の動作電流（以下、読出電流という）を供給する読出電流源部１４と、垂直列毎に配されたカラムＡＤ回路を有するカラム処理部１５と、カラム処理部１５にＡＤ変換（標本化ともいう）用の参照電圧ＲＥＦを供給する参照電圧生成器１７と、出力部１９とを備えている。
　また、画素アレイ部１３の外側には、画素アレイ部１３の信号を順次読み出すための駆動制御部が設けられている。この駆動制御部には、例えば、列アドレスや列走査を制御する水平走査回路（列走査回路）１８と、行アドレスや行走査を制御する垂直走査回路（行走査回路）１２と、内部クロックを生成するなどの機能を持つタイミング制御部１１とが含まれ得る。
　さらに、本実施形態に係る固体撮像装置１０は、固定パターンノイズ（Fixed　Pattern　Noise：ＦＰＮ）の低減を図るための構成として、画素信号にノイズを付加するノイズ付加部１６を備えている。
　そして、これらの各機能部は、例えば、単一又は積層された半導体基板に設けられている。
　ここで、ノイズ付加部１６の詳細は後述するが、その機能において、垂直信号線ＶＳＬのバイアス電流（単位画素１３１に対しての読出電流）を行及び／又はカラム毎にランダムに変化させたり、カラム処理部１５内の比較器内部ノードを初期化するための初期化電圧ＩＮＴを与えるスイッチの制御パルス幅（時間軸に沿った長さ。以下同じ）を行及び／又はカラム毎にランダムに変化させたりすることで、画素アレイ部１３からカラム処理部１５に供給される画素信号に、２次元空間的に異なるノイズレベルを持つノイズ信号が含まれるようにする点に特徴を有する。
　なお、カラム処理部１５の前段又は後段には、必要に応じて信号増幅機能を持つＡＧＣ（Auto　Gain　Control）回路などをカラム処理部１５と同一の半導体領域に設けることも可能である。カラム処理部１５の前段でＡＧＣを行なう場合にはアナログ増幅、カラム処理部１５の後段でＡＧＣを行なう場合にはデジタル増幅となる。ｎビットのデジタルデータを単純に増幅してしまうと、階調が損なわれてしまう可能性があるため、どちらかというとアナログデータを増幅した後にこれをデジタルデータに変換するのが好ましいと考えられる。
　また、固体撮像装置１０には、高速クロック生成部の一例であって、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部を設けるようにしてもよい。タイミング制御部１１は、外部から入力される入力クロック（例えば、マスタークロック）やクロック変換部で生成された高速クロックに基づいて内部クロックを生成する。
　また、図１では、簡単のため、画素アレイ部１３における行及び列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素１３１が配置される。各単位画素１３１は、行選択のための行制御線ＲＣＬを介して垂直走査回路１２に接続されるとともに、垂直信号線ＶＳＬを介してカラムＡＤ回路が垂直列毎に設けられているカラム処理部１５に接続される。ここで、行制御線ＲＣＬは垂直走査回路１２から画素に入る配線全般を指す。
　カラム処理部１５のカラムＡＤ回路の詳細については後述するが、画素信号の基準レベルであるリセットレベルと信号レベルとを独立にデジタルデータに変換するＡＤ変換部を備えている。また、リセットレベルのＡＤ変換結果と信号レベルのＡＤ変換結果との間で差分処理を実行することで、リセットレベルと信号レベルの差で示される信号成分のデジタルデータを取得する差分処理部（ＣＤＳ処理に相当）の機能を備えていてもよい。
　水平走査回路１８は、カラム処理部１５からデジタルデータを読み出す読出走査部の機能を持つ。
　水平走査回路１８や垂直走査回路１２は、例えば、デコーダを含んで構成され、タイミング制御部１１から与えられる制御信号に応答してシフト動作（走査）を開始するようになっている。このため、行制御線ＲＣＬには、単位画素１３１を駆動するための種々のパルス信号（例えば、画素リセットパルス、転送パルス、垂直信号線ＶＳＬとの接続制御パルスなど）が含まれる。
　タイミング制御部１１は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータ（読出アドレス制御装置の一例）の機能ブロックや、外部からマスタークロックや動作モードなどを指令するデータを受け取ったり、固体撮像装置１０の情報を含むデータを出力したりする通信インタフェースの機能ブロックなどを備える。
　例えば、タイミング制御部１１は、水平アドレス信号を水平走査回路１８における水平デコーダへ出力するとともに、垂直アドレス信号を垂直走査回路１２における垂直デコーダへ出力する。各デコーダは、それらを受けて対応する行もしくは列を選択する。
　タイミング制御部１１では、外部から入力されるマスタークロックと同じ周波数のクロックや内部で生成した高速クロック、それらを２分周したクロックや、より分周した低速のクロック等を、固体撮像装置１０内の各部、例えば水平走査回路１８、垂直走査回路１２、カラム処理部１５などに供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックという。
　垂直走査回路１２は、画素アレイ部１３の行を選択し、その行に必要なパルスを供給するものである。例えば、垂直方向の読出行を規定する（画素アレイ部１３の行を選択する）垂直デコーダと、垂直デコーダにて規定された読出アドレス上（行方向）の単位画素１３１に対する行制御線ＲＣＬにパルスを供給して駆動する垂直駆動部とを有する。なお、垂直デコーダは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。
　水平走査回路１８は、低速クロックに同期してカラム処理部１５のカラムＡＤ回路を順番に選択し、その信号を水平信号線（水平出力線）ＨＳＬに導く。例えば、水平方向の読出列を規定する（カラム処理部１５内の個々のカラムＡＤ回路を選択する）水平デコーダと、水平デコーダにて規定された読出アドレスに従って、カラム処理部１５の各信号を水平信号線ＨＳＬに導く水平駆動部とを有する。
　このような構成の固体撮像装置１０において、単位画素１３１から出力された画素信号は、垂直列毎に、垂直信号線ＶＳＬを介して、カラム処理部１５のカラムＡＤ回路に供給される。
　カラム処理部１５の各カラムＡＤ回路は、１列分の画素のアナログ信号を受けて、その画素のアナログ信号を処理する。例えば、各カラムＡＤ回路は、アナログ信号を、例えば低速クロックを用いて、例えば１０ビットのデジタル信号に変換するＡＤＣ（Analog　Digital　Converter）回路を持つ。
　カラム処理部１５におけるＡＤ変換処理としては、行単位で並列に読み出されたアナログの画素信号を、１又は複数の列毎に設けられたカラムＡＤ回路を使用して、１又は複数の行毎に並列にＡＤ変換する方法を採る。この際、本実施形態では、逐次比較（Successive　Approximation　Register：ＳＡＲ）型のＡＤ変換の手法を使用する。
　逐次比較型のＡＤ変換では、容量性ＤＡＣ（Digital　to　Analog　Converter）から出力された逐次比較用の参照電圧（以下、ＳＡＲ参照電圧という）に基づいて、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）にかけて順にビット値が特定される。このための仕組みとしては、原理的には、容量性ＤＡＣから比較器（電圧比較器）にＳＡＲ参照電圧が入力され、比較器による比較結果に基づいて容量性ＤＡＣが次のビットに対するＳＡＲ参照電圧を生成してこれを比較器に印加する動作が、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）まで繰り返し実行される。これにより、アナログの画素信号がデジタルの画素信号に変換される。
　また、垂直信号線ＶＳＬを介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベル若しくはリセットレベル）と受光光量に応じた真の信号レベルとの差分をとる、いわゆるＣＤＳ処理を実行する。これにより、固定パターンノイズやリセットノイズといわれるノイズ信号成分を低減あるいは取り除くことができる。
　２．２　単位画素
　本実施形態において、固体撮像装置１０に使用される単位画素１３１には、例えば特開２００８－６０８７２号公報で例示された、ＣＭＯＳセンサとして汎用的な４ＴＲ（トランジスタ）構成の単位画素や、３つのトランジスタからなる３ＴＲ構成の単位画素を使用することができる。もちろん、これらの画素構成は一例であり、通常のＣＭＯＳイメージセンサのアレイ構成であれば、何れのものでも使用できる。
　典型的には、単位画素１３１は、受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（例えばトランジスタ）を有する画素内アンプとから構成される。
　画素内アンプとしては、例えばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、及びフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成のものを使用することができる。
　あるいは、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線に接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線を介して走査される読出選択用トランジスタ（転送ゲート部）を有する、３つのトランジスタからなる構成のものを使用することもできる。
　なお、固体撮像装置１０は、色分解（色分離）フィルタを使用することで、画素アレイ部１３をカラー撮像対応にすることができる。すなわち、画素アレイ部１３における各電荷生成部（フォトダイオードなど）の電磁波（本例では光）が入射される受光面に、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れかの色フィルタを、例えばいわゆるベイヤ（Ｂａｙｅｒ）配列などにして設けることで、カラー画像撮像対応とする。
　２．３　画素アレイ部及びカラム処理部
　つづいて、図１における画素アレイ部１３及びカラム処理部１５の具体例について、図面を参照して詳細に説明する。図２は、本実施形態に係る画素アレイ部及びカラム処理部の構成例を示す回路図である。なお、図２では、説明の簡略化のため、読出電流源部１４が省略されている。また、図２には、ノイズ付加部１６の一例として、初期化電圧生成器１６１が示されている。
　図２に示すように、画素アレイ部１３及びカラム処理部１５は、固体撮像装置１０におけるカラム領域と呼ばれる部分に設けられている。一方、初期化電圧生成器１６１及び参照電圧生成器１７は、タイミング制御部１１等の周辺回路が配されるアクセサリ領域に設けられている。ここで、初期化電圧生成器１６１は、初期化電圧ＩＮＴが印加される配線（以下、初期化電圧線という。また、説明の簡略化のため、初期化電圧線の符号をＩＮＴとする）の片方の端に設けられてもよいし、初期化電圧線ＩＮＴの両端に設けられてもよい。同様に、参照電圧生成器１７は、参照電圧ＲＥＦが印加される配線（以下、参照電圧線という。また、説明の簡略化のため、参照電圧線の符号をＲＥＦとする）の片方の端に設けられてもよいし、参照電圧線ＲＥＦの両端に設けられてもよい。初期化電圧生成器１６１及び参照電圧生成器１７をそれぞれ両端に設けることで、より安定した初期化電圧ＩＮＴ及び参照電圧ＲＥＦを供給することが可能となる。面積が大きくなるが、初期化電圧生成器１６１及び参照電圧生成器１７は各カラム領域に配置してもよい。
　本説明において、画素アレイ部１３は、２次元マトリクス状に配列する複数の単位画素１３１が、複数の画素グループ（例えば、グループ１３Ａ～１３Ｚなど）にグループ分けされた構成を備える。一方、カラム処理部１５は、画素グループ１３Ａ～１３Ｚに対して一対一の関係となる複数のカラムＡＤ回路（例えば、カラムＡＤ回路１５Ａ～１５Ｚなど。以下、カラムＡＤ回路を第１変換器ともいう）を備える。すなわち、図２に示す例では、隣接する４つの垂直信号線ＶＳＬ（垂直列）に対して１つのカラムＡＤ回路が設けられた構成を備える。ただし、垂直列とカラムＡＤ回路１５Ａ～１５Ｚとの対応関係は、これに限定されず、例えば上述したように、１つの垂直信号線ＶＳＬ（垂直列）に対して１つのカラムＡＤ回路が設けられた構成や、Ｌ本おきの複数の垂直信号線ＶＳＬ（垂直列）に対して１つのカラムＡＤ回路が設けられた構成など、種々変形されてよい。
　画素アレイ部１３における各画素グループ１３Ａ～１３Ｚは、行方向に並ぶ単位画素１３１毎にさらに小規模のグループ１３ａ～１３ｄに区分けされている。例えば、図２に示す例では、４×４の計１６個の単位画素１３１で各画素グループ１３Ａ～１３Ｚが形成され、さらに各画素グループ１３Ａ～１３Ｚが行方向に並ぶ４個の単位画素１３１で構成されたグループ１３ａ～１３ｄに区分けされている。グループ１３ａ～１３ｄのうち、グループ１３ａに属する単位画素１３１、及び、グループ１３ｃに属する単位画素１３１は、例えば、垂直信号線ＶＳＬ１～ＶＳＬ８を介して共通のカラムＡＤ回路（カラムＡＤ回路１５Ａ～１５Ｚのいずれか）に接続されている。残りのグループ１３ｂ及び１３ｄに属する単位画素１３１は、画素アレイ部１３を挟んでカラム処理部１５と反対側に設けられた不図示のカラム処理部における複数のカラムＡＤ回路のうちのいずれかに共通に接続されている。なお、不図示のカラム処理部は、カラム処理部１５と同様の構成を備えてよい。ただし、グループ１３ａ～１３ｄとカラム処理部１５の対応関係は上記に限定されず、グループ１３ａ～１３ｄすべてを画素アレイ部１３に対して同一辺に設けたカラム処理部１５に接続する構成など、種々変形されてよい。
　各画素グループ１３Ａ～１３Ｚ（以下、任意の画素グループの符号を１３Ｘとする）の垂直信号線ＶＳＬ１～ＶＳＬ８は、１つの垂直信号線ＶＳＬに共通化されてもよいし、複数線のバスのまま、対応するカラムＡＤ回路（以下、任意のカラムＡＤ回路の符号を１５Ｘとする）に接続されてもよい。
　カラムＡＤ回路１５Ｘは、容量性ＤＡＣ（第２変換器）１５１と、比較器１５２と、論理回路１５４と、２つの初期化用スイッチ（以下、単にスイッチという）１５３ａ及び１５３ｂとを備える。容量性ＤＡＣ１５１は、参照電圧生成器１７から出力された参照電圧ＲＥＦを入力として逐次比較用のＳＡＲ参照電圧ＳＡＲＲＥＦを出力する。なお、容量性ＤＡＣ１５１の詳細については、例えば、特開２０１６－３９５８６号公報を参照されたい。ただし、特開２０１６－３９５８６号公報に開示された構成に限定されるものではない。
　比較器１５２の反転入力ノードには、容量性ＤＡＣ１５１の出力が配線１５６を介して接続される。また、比較器１５２の反転入力ノードには、配線１５８を介して初期化電圧線ＩＮＴも接続される。初期化電圧線ＩＮＴと比較器１５２の反転入力ノードとの間の配線１５８上には、スイッチ１５３ｂが設けられている。
　比較器１５２の非反転入力ノードには、キャパシタＣを介して垂直信号線ＶＳＬが接続される。また、比較器１５２の非反転入力ノードには、配線１５８を介して初期化電圧線ＩＮＴも接続される。初期化電圧線ＩＮＴと比較器１５２の非反転入力ノードとの間の配線１５８上には、スイッチ１５３ａが設けられている。
　比較器１５２は、垂直信号線ＶＳＬを介して画素グループ１３Ｘから入力された画素信号と、容量性ＤＡＣから入力されたＳＡＲ参照電圧ＳＡＲＲＥＦとを比較し、その結果を論理回路１５４へ出力する。
　論理回路１５４は、比較器１５２から入力された比較結果に基づいて内部の接続関係を切り替えることで、出力するＳＡＲ参照電圧ＳＡＲＲＥＦを逐次切り替える。
　また、論理回路１５４は、リセットレベルの画素信号に対して比較器１５２がＡＤ変換することで得られたデジタル値と、信号レベルの画素信号に対して比較器１５２がＡＤ変換することで得られたデジタル値を後段に伝搬するための保持（ラッチ）機能を持つ。また、リセットレベルの画素信号に対して比較器１５２がＡＤ変換することで得られたデジタル値と、信号レベルの画素信号に対して比較器１５２がＡＤ変換することで得られたデジタル値との差分をとるＣＤＳ処理を実行してもよい。このＣＤＳ処理で得られた差分のデジタル値は、不図示のメモリ等に一時的に保持されてもよい。もしくは、ＣＤＳ処理を実行せず、リセットレベルの画素信号と信号レベルの画素信号の各々のデジタル値を後段に伝送し、後段でＣＤＳ処理してもよい。
　その後、論理回路１５４は、所定のタイミングで水平走査回路１８から入力される水平選択信号によるシフト動作に基づいて、ＣＤＳ処理で得られたデジタル値を順次、画素データＡＤＣＯＵＴとして出力部１９へ出力する。もしくは、ＣＤＳ処理を実行せず、リセットレベルの画素信号と信号レベルの画素信号との各々のデジタル値を画素データとして出力部１９へ出力する。
　なお、本実施形態の説明としては直接関連しないため特に図示しないが、その他の各種信号処理回路なども、固体撮像装置１０の構成要素に含まれる場合がある。
　２．４　固体撮像装置の動作
　次に、固体撮像装置１０のカラムＡＤ回路１５Ｘにおける基本動作である信号取得差分処理について説明する。
　本実施形態において、画素アレイ部１３の各単位画素１３１で感知されたアナログの画素信号をデジタル信号に変換する仕組みとしては、バイナリ探索アルゴリズムを利用した逐次比較（ＳＡＲ）型のＡＤ変換を採用する。逐次比較（ＳＡＲ）型ＡＤ変換の詳細については、例えば、特開２０１６－３９５８６号公報等に記載されている。ただし、特開２０１６－３９５８６号公報に開示されている手法に限定されず、種々の逐次比較（ＳＡＲ）型のＡＤ変換が採用されてよい。
　ここで、垂直信号線ＶＳＬから出力される画素信号は、時間系列として、基準レベルとしての画素信号の雑音を含むリセットレベルの後に信号レベルが現れるものである。１回目の処理を基準レベル（リセットレベル・事実上リセット成分ΔＶと等価）について行なう場合、２回目の処理はリセットレベルに信号成分を加えた信号レベルについての処理となる。以下、具体的に説明する。
　１回目の読出し（Ｐ相）のため、タイミング制御部１１は、任意の行の単位画素１３１から垂直信号線ＶＳＬへの１回目の読出し前に、画素部（単位画素１３１）のリセットと、比較器１５２の反転および非反転入力ノードの初期化とを、スイッチ１５３ａおよび１５３ｂをアクティブにして実行する。この動作により、各単位画素１３１のリセットレベルのバラツキ、及び、比較器１５２がオートゼロの構成をしている場合は比較器１５２自身のオフセット電圧を、サンプル／ホールド部として機能するキャパシタＣおよび容量性ＤＡＣ１５１の容量素子へと記憶、吸収することができる。初期化完了後、スイッチ１５３ａおよび１５３ｂを非アクティブにして、１回目の読出し（Ｐ相）が開始される。
　なお、「リセットレベルのバラツキ」とは、画素（正しくは画素信号）のリセットノイズと閾値バラツキとを含む概念である。また、画素のリセットノイズは、画素フローティングディフュージョン部で発生するリセット時のｋＴＣ雑音と比較器１５２の非反転および反転入力ノードにおける初期化時のｋＴＣ雑音などを含む概念である。
　参照電圧生成器１７は、各カラムＡＤ回路１５Ｘにおける容量性ＤＡＣ１５１へ供給する参照電圧ＲＥＦを出力する。容量性ＤＡＣ１５１は、比較器１５２の比較結果に基づいて論理回路１５４が制御線１５７を介して、次ビットを変換（標本化）するためのＳＡＲ参照電圧ＳＡＲＲＥＦを生成するために、参照電圧ＲＥＦから適切な電圧を選択して容量性ＤＡＣ１５１と接続し、生成したＳＡＲ参照電圧ＳＡＲＲＥＦを比較器１５２の反転入力ノードに入力する。比較器１５２は、入力されたＳＡＲ参照電圧ＳＡＲＲＥＦと画素アレイ部１３から供給される任意の垂直信号線ＶＳＬの画素信号電圧とを比較する動作をＭＳＢからＬＳＢまで繰り返し実行することで、垂直信号線ＶＳＬに出現した画素信号電圧をデジタル値に変換する。
　この１回目の読出し時は、画素信号電圧におけるリセットレベルを比較器１５２で検知してＡＤ変換しているので、単位画素１３１のリセット成分ΔＶを読み出していることになる。
　このリセット成分ΔＶ内には、単位画素１３１毎にばらつく雑音がオフセットとして含まれている。
　加えて、比較器１５２の非反転および反転入力ノードを初期化パルスにより初期化することで、１回目の読出電位の動作点が設定される。
　続いての２回目の読出し（Ｄ相）では、リセット成分ΔＶに加えて、単位画素１３１毎の入射光量に応じた信号成分を読み出し、１回目の読出しと同様の動作を行なう。
　そして、カラムＡＤ回路１５Ｘは、１回目の読出しで得られたリセットレベルのデジタル値と、２回目の読出しで得られた信号レベルのデジタル値との差分をとるＣＤＳ処理を実行することで、固定パターンノイズやリセットノイズといわれるノイズ信号成分が低減あるいは除去された画像データを取得する。もしくはＣＤＳ処理を実行せず、リセットレベルの画素信号と信号レベルの画素信号の各々のデジタル値を後段に伝送し、後段でＣＤＳ処理することで固定パターンノイズやリセットノイズといわれるノイズ信号成分が低減あるいは除去された画像データを取得する。
　このように、比較器１５２の反転および非反転入力ノードを初期化後にスイッチ１５３aおよび１５３ｂを非アクティブ状態にしてＡＤ変換処理する構成とすることで、１回目の読出し前の比較器１５２の非反転および反転入力ノードにおける初期化パルスのサンプル／ホールドにより生じたｋＴＣ雑音をＣＤＳ処理により除去することが可能となる。すなわち、ｋＴＣ雑音の影響を受けることなく、単位画素１３１毎の入射光量に応じた信号成分のみについての画素信号を取得することが可能となる。
　２．５　カラムＡＤ変換の課題
　つづいて、上述した逐次比較型のカラムＡＤ変換の課題について説明する。上述したように、本実施形態に係る各カラムＡＤ回路１５Ｘは、リセットレベル（リセット電位）及び信号レベル（信号電位）のそれぞれについて逐次比較型のＡＤ変換処理を実行し、それにより得られたリセットレベルのデジタル値と信号レベルのデジタル値との差分をとるＣＤＳ処理を実行することで、各単位画素１３１についてのデジタルの画素データを生成する。
　ここで、逐次比較型のＡＤ変換方式では、ＡＤ変換前に比較器１５２の反転および非反転入力ノードを初期化し、単位画素１３１から出力される画素信号のリセットレベルのバラツキや比較器１５２の内部ノード初期化時のｋＴＣ雑音などに起因するノイズを除去しているが、実際には、比較器１５２の動作においては、全てのノイズを完全に除去できるというものではなく、残ってしまう成分もある。
　ここで、比較器１５２の反転および非反転入力ノードの初期化パルスによる初期化動作後にも残るノイズ成分について考察してみると、初期化パルスがオフになるときに生じるフィードスルーばらつきや比較器１５２の列間トランジスタバラツキ、容量性ＤＡＣ１５１の列間バラツキなどが挙げられる。
　また、初期化パルスを通じた雑音には、比較器初期化パルスをインアクティブ（オフ；本例ではＬレベル）にしたときに発生する比較器反転および非反転入力ノード初期化用のスイッチトランジスタのフィードスルーやチャージインジェクション、あるいはｋＴＣ雑音で決まる固定点バラツキが存在する。
　このため、初期化パルスを伝搬する制御線を通じた雑音により、参照電圧ＲＥＦに時間方向の雑音成分が重畳される場合がある。
　また、初期化パルスは寄生抵抗や容量により遅延を持つので、各垂直列の初期化パルス用のスイッチトランジスタがオフになる時間が異なる。そのため、比較器１５２の反転および非反転入力ノード初期化パルスのオフで発生した雑音成分が、初期化電圧線ＩＮＴを経由して、未だ比較器初期化パルスがオフされていない比較器１５２の反転および非反転入力ノードのトランジスタのゲートに達し、このトランジスタの初期化電位を変えてしまう可能性がある。この現象は、初期化時の列毎の差動入力ゲート端電位バラツキという形で表れてくる。
　このようなバラツキは列毎に異なる量子化誤差、異なるＡＤ変換結果及び異なる初期化電位を発生させる原因となる。ＡＤ変換のゲインが低いときには、１ＬＳＢの値が大きく量子化ノイズも多くなる。
　このときのＡＤ変換結果を画像にして出力すると、縦すじ状のノイズが現れた画像となる。
　これは、各列に配されている比較器１５２の列間トランジスタのバラツキおよび容量性ＤＡＣ１５１のバラツキなどが各行の読出時に同じように現われるため、差分処理の基準となるリセットレベルのＡＤ変換結果が、同一列内では特に低ゲイン時にほぼ一定の値しか取らないことに起因する。また、量子化だけでなく、列間のトランジスタバラツキや容量性ＤＡＣ１５１のバラツキなど、同一列内でほぼ一定の値しか取らない成分も固定パターンノイズの原因となり得る。
　ここで、量子化誤差について説明する。入力がアナログであり、出力がデジタルである場合、値は１ＬＳＢ単位で丸められる。例えば、リセットレベルに対して、４．５ＬＳＢ分の信号が一様に入力されたとする。小数点以下はデジタルでは表現できないので、入力された画素信号は、１ＬＳＢ単位で丸められたデジタル値に変換される。例えば、全列一様に４．５ＬＳＢ分の信号が入力された場合、デジタル領域で差分処理した結果は、量子化誤差を持つため、４又は５ＬＳＢと、±０．５ＬＳＢの量子化誤差を加えた範囲に分布する。
　このように、デジタル領域で差分処理を実行する場合、量子化誤差の問題が必ず表れてしまう。
　つづいて、同じ比較器１５２を通過してくる列内のデータはほぼ一定で、列間のバラツキのみが存在するリセットレベルのＡＤ変換結果と、一様な信号が重複した信号レベルのＡＤ変換結果との間で差分処理を実行した場合に、ＡＤ変換結果がどうなるかについて考察する。
　取り扱う信号レベルが同じであれば、同じ比較器１５２を通過してくる列内のデータについては、常に一定の値を取るため、量子化誤差も常に同じように重複してくるが、その量子化誤差の乗り方は、列毎に見れば、ばらばらである。
　したがって、リセットレベルのＡＤ変換結果と信号レベルのＡＤ変換結果との間で差分処理を実行した結果には±０．５ＬＳＢの量子化誤差が列毎に蓄積し、その結果得られる画像には、量子化誤差に起因する縦すじ状のノイズが見えることになる。
　つまり、差分処理時の量子化誤差を起因とするノイズのバラツキも、各行のＡＤ変換時に同じように現われ、縦すじ状のノイズとして画像に現われる。
　このように、デジタル領域で差分処理を実行する本実施形態のカラムＡＤ回路１５Ｘでは、この差分処理時の量子化誤差を起因とする縦すじ状のノイズの発生は、避けることのできない問題である。特にＡＤ変換時の１ＬＳＢの幅が広くなる、換言すればＡＤ変換の分解能が荒く（低く）なる低ゲイン時においては、１ＬＳＢの幅が広い分だけ画像としても強く表れる。
　このように、本実施形態で採用しているカラムＡＤ回路１５Ｘにおいては、縦すじ状のノイズは、デジタル領域での差分処理（ＣＤＳ処理）時に発生する量子化誤差と、デジタル領域での差分処理の基準となるリセットレベルについてのＡＤ変換結果が同一列内では一定もしくはほとんど差分がない値しか取らない、という２つの要因が重なって起こっている。
　この内、量子化誤差に関しては、ＡＤ変換を実行する限り本質的につきまとう問題であるが、行毎に量子化ポイントをずらすこと（例えば初期化時の比較器１５２の反転及び非反転入力ノードのセトリング程度を変える）で量子化縦筋を回避することができる。また、リセットレベルのＡＤ変換結果と信号レベルのＡＤ変換結果との間での差分処理結果に表れる列毎のバラツキに関しては、そのバラツキが列毎に蓄積しないようにする対処を施すことで回避し得ると考えられる。以下、これらの回避手法について具体的に説明する。
　２．６　固定パターンノイズ低減手法
　次に、本実施形態に係る固定パターンノイズ低減手法について説明する。なお、本実施形態に係る固定パターンノイズ低減手法により画素信号のリセットレベルに付加される２次元空間的なノイズの質については、例えば、上述した非特許文献１を参照されたい。
　本実施形態では、固定パターンノイズを低減する手法として、上述したように、垂直信号線ＶＳＬのバイアス電流（単位画素１３１に対しての読出電流）をランダムに変化させたり、比較器１５２の初期化にかかるセトリングや単位画素１３１の画素リセット完了時における垂直信号線ＶＳＬのセトリング状態をランダムに変化させたりすることで、画素アレイ部１３からカラム処理部１５に供給される画素信号に、２次元空間的に異なるノイズレベルを持つノイズ信号が含まれるようにする。ここでいうノイズレベルとは、セトリング状態のランダム化をいう。以下に、具体例を挙げて説明する。
　２．６．１　第１の手法
　まず、固定パターンノイズを低減する第１の手法について、図面を参照して詳細に説明する。第１の手法では、比較器１５２の反転および非反転入力ノードの初期化にかかるセトリングを変化させることで、初期化終了時刻における初期化電位を変える。
　加えて、第１の手法では、この初期化電圧ＩＮＴをランダムに変化させることで、Ｐ相開始前の初期化電位レベルに、２次元空間的に異なるノイズレベルを持つノイズ信号が含まれるようにする。これにより、行毎にランダムに異なる量子化誤差、異なるＡＤ変換結果及び異なる初期化電位を発生させることが可能となるため、列相関性を持った縦すじ状の固定パターンノイズを低減することができる。
　図３は、第１の手法を説明するにあたって図２から抽出した画素アレイ部及びカラム処理部の概略構成例を示す図である。図４は、第１の手法を説明するための動作波形図である。図３及び図４に示すように、本説明では、Ｎ行目（Ｎは１以上の整数）の画素グループ１３Ｎ及びカラムＡＤ回路１５Ｎと、Ｎ＋１行目の画素グループ１３Ｎ＋１及びカラムＡＤ回路１５Ｎ＋１とに着目している。
　図４に示すように、第１の手法では、各単位画素１３１からリセットレベルを読み出す際のプリチャージ相（Ｐ相）の前の比較器１５２の反転および非反転入力ノードを初期化時に初期化電圧ＩＮＴを変えることで、例えば図４で示す画素信号Ｐ１～Ｐ３のように、セトリングを変化させる。ここで、画素信号Ｐ１～Ｐ３は例であり、これに限定されるものではない。
　第１の手法では、初期化電圧ＩＮＴを与えるスイッチの制御パルス終端のタイミングでのセトリングの状態が、行毎にランダムに変化するように、初期化電圧ＩＮＴの電圧値を行毎にランダムに変化させる。図３及び図４に示す例では、Ｎ行目の画素グループ１３Ｎに属する単位画素１３１のＰ相開始前に比較器１５２の反転および非反転入力ノードを初期化する際の初期化電圧ＩＮＴと、Ｎ＋１行目の画素グループ１３Ｎ＋１に属する単位画素１３１のＰ相開始前に比較器１５２の反転および非反転入力ノードを初期化する際の初期化電圧ＩＮＴとを異なる電圧値とする。
　具体的には本実施形態では、比較器１５２の反転および非反転入力ノードを初期化電圧ＩＮＴを用いて制御する。これにより、初期化電圧線ＩＮＴと比較器１５２の反転および非反転入力ノードを初期化するためのスイッチ１５３ａおよび１５３ｂのオン抵抗が変化し、時定数やスイッチ１５３ａおよび１５３ｂのチャージインジェクションなども変化する。これによりＰ相開始前の初期化電位を行毎に制御する。初期化電位が変化した際の例を図５に示す。
　図４において、垂直信号線ＶＳＬからキャパシタＣを介して比較器１５２の非反転入力ノードに入力される画素信号Ｐ１は、Ｎ＋１行目の画素グループ１３Ｎ＋１に属する単位画素１３１からリセットレベルを読み出す際の初期化電圧ＩＮＴが、Ｎ行目の画素グループ１３Ｎに属する単位画素１３１からリセットレベルを読み出す際の初期化電圧ＩＮＴと同じ電圧値となった場合の例である。画素信号Ｐ２は、Ｎ＋１行目の画素グループ１３Ｎ＋１に属する単位画素１３１からリセットレベルを読み出す際の初期化電圧ＩＮＴが、Ｎ行目の画素グループ１３Ｎに属する単位画素１３１からリセットレベルを読み出す際の初期化電圧ＩＮＴに対して微小に変化した場合の例である。そして、画素信号Ｐ３は、Ｎ＋１行目の画素グループ１３Ｎ＋１に属する単位画素１３１からリセットレベルを読み出す際の初期化電圧ＩＮＴが、Ｎ行目の画素グループ１３Ｎに属する単位画素１３１からリセットレベルを読み出す際の初期化電圧ＩＮＴに対して大きく変化した場合の例である。
　図４における画素信号Ｐ１～Ｐ３と、容量性ＤＡＣ１５１から出力された参照電圧ＳＡＲＲＥＦとを参照すると分かるように、Ｎ＋１行目の画素グループ１３Ｎ＋１に属する単位画素１３１からリセットレベルを読み出す際の初期化電圧ＩＮＴが、Ｎ行目の画素グループ１３Ｎに属する単位画素１３１からリセットレベルを読み出す際の初期化電圧ＩＮＴと同じか若しくは微小に変化した場合（画素信号Ｐ１及びＰ２）では、Ｎ＋１行目の画素グループ１３Ｎ＋１に属する単位画素１３１から読み出されたリセットレベルに対して比較器１５２が実行した比較の結果に変化は生じていない。これに対し、Ｎ＋１行目の画素グループ１３Ｎ＋１に属する単位画素１３１からリセットレベルを読み出す際の初期化電圧ＩＮＴが、Ｎ行目の画素グループ１３Ｎに属する単位画素１３１からリセットレベルを読み出す際の初期化電圧ＩＮＴに対して大きく変化した場合（画素信号Ｐ３）では、図４の領域Ｔ１において破線で示されているように、Ｎ＋１行目目の画素グループ１３Ｎ＋１に属する単位画素１３１から読み出されたリセットレベルに対して比較器１５２が実行した比較の結果に量子化誤差及びＡＤ変換結果に差分が生じている。
　これは、初期化電圧ＩＮＴを行毎にランダムに変化させることで、２次元空間的に異なるノイズレベルを持つノイズ信号がリセットレベルに重畳されたことを意味している。そして、このようなノイズ信号をリセットレベルに重畳することで、列相関性を持った縦すじ状の固定パターンノイズを低減することが可能となる。
　このように、初期化電圧ＩＮＴの電圧値を制御し、且つ、初期化電圧ＩＮＴの電圧値を行毎にランダムに変化する値とすることで、初期化電圧ＩＮＴを与えるスイッチの制御パルス終端のタイミングでの初期化セトリングの状態を行毎にランダムに変化させることが可能となる。言い換えれば、各単位画素１３１から読み出されて比較器１５２に入力される初期化電位に、２次元空間的に異なるノイズレベルを持つノイズ信号を重畳させることが可能となる。その結果、列相関性を持った縦すじ状の固定パターンノイズを低減することが可能となる。
　また、第１の手法に加え、画素ソースフォロワの動作電流（図１の読出電流源部）の電流を行毎にランダムに変えることで垂直信号線ＶＳＬのセトリングをランダムに変え、列相関性を持った縦すじ状の固定パターンノイズを低減することも可能である。
　２．６．１．１　初期化電圧生成器の例
　ここで、第１の手法に係る初期化電圧生成器１６１の例について、以下に図面を用いて詳細に説明する。
　２．６．１．１．１　第１例
　図６は、第１例に係る初期化電圧生成器の概略構成例を示す回路図である。図６に示すように、第１例に係る初期化電圧生成器１６２は、ソースが電源電圧ＶＤＤに接続され、ゲート－ドレイン間が短絡されたＰＭＯＳトランジスタ１６２１が、可変電流源部１４１を介してグランドＧＮＤに接続された、バイアス回路の構成を備える。
　このような構成において、ＰＭＯＳトランジスタ１６２１の定数、例えばゲート長のフィンガーやマルチ数を行毎に可変とし、そのゲート長のフィンガーやマルチ数を例えば乱数等（疑似乱数であってもよい）を用いて切り替えることが可能な構成とすることで、初期化電圧ＩＮＴの電圧値を行毎にランダムに変化させることが可能となる。
　もしくは、可変電流源部１４１の電流値を例えば乱数等（疑似乱数であってもよい）を用いて切り替えることが可能な構成とすることでも、初期化電圧ＩＮＴの電圧値を行毎にランダムに変化させることが可能となる。
　なお、ＰＭＯＳトランジスタ１６２１の定数と可変電流源部１４１とのいずれかを行毎にランダムに変更するか、又は、その両方を行毎にランダムに変更するかについては、必要に応じて適宜選択されてよい。また、乱数には、例えば、アクセサリ領域等に配置された不図示の乱数生成器等で生成された乱数などの規則性のない情報が用いられてよい。
　２．６．１．１．２　第２例
　図７は、第２例に係る初期化電圧生成器の概略構成例を示す回路図である。図７に示すように、第２例に係る初期化電圧生成器１６３は、ドレインが電源電圧ＶＤＤに接続され、ソースが直列に接続された複数の抵抗１６３２－１～１６３２－ｋを介してグランドＧＮＤに接続されたＮＭＯＳトランジスタ１６３１と、出力がＮＭＯＳトランジスタ１６３１のゲートに接続された増幅器１６３３とを備える。増幅器１６３３の一方の入力端子には、不図示のバイアス回路から出力された電圧Ｖ＿ＡＭＰが入力される。また、増幅器１６３３の他方の入力端子には、例えば、ＮＭＯＳトランジスタ１６３１のソース電位が入力される。なお、電圧Ｖ＿ＡＭＰを供給するバイアス回路は、ＡＤ変換ゲインに連動させてもよい。
　このような構成において、初期化電圧ＩＮＴは、直列接続された複数段の抵抗１６３２－１～１６３２－ｋにおける接続部分から取り出すことが可能である。そこで、いずれの段の電圧Ｖ＿ＩＮＴ１～Ｖ＿ＩＮＴｋ（ｋは２以上の整数）を初期化電圧ＩＮＴとして出力するかは、例えば、不図示のスイッチを用いて切り替えられてもよい。例えば、乱数等（疑似乱数であってもよい）を用いてスイッチを切り替える構成とすることで、初期化電圧ＩＮＴの電圧値を行毎にランダムに変化させることが可能となる。
　もしくは、増幅器１６３３の一方の入力端子に入力するバイアス回路からの電圧Ｖ＿ＡＭＰを、例えば、乱数等（疑似乱数であってもよい）を用いて切り替える構成とすることでも、初期化電圧ＩＮＴの電圧値を行毎にランダムに変化させることが可能となる。
　なお、乱数には、例えば、アクセサリ領域等に配置された不図示の乱数生成器等で生成された乱数などの規則性のない情報が用いられてよい。
　以上では、初期化電圧生成器１６１の具体例として、２つの初期化電圧生成器１６２及び１６３を例示したが、これらに限定されるものではなく、電圧値をランダムに変化させることが可能であれば、種々の回路構成を適用することが可能である。
　２．６．２　第２の手法
　次に、固定パターンノイズを低減する第２の手法について、図面を参照して詳細に説明する。上述した第１の手法では、初期化電圧ＩＮＴを制御して垂直信号線ＶＳＬからキャパシタＣを介して比較器１５２の非反転入力ノードに入力される画素信号が十分にセトリングしていない状態で初期化が終端するように調整した。これに対し、第２の手法では、初期化電圧ＩＮＴを与えるスイッチの制御パルス幅を調整することで、垂直信号線ＶＳＬからキャパシタＣを介して比較器１５２の非反転入力ノードに入力される画素信号が十分にセトリングしていない状態で初期化電圧ＩＮＴが終端するように調整する。その際、第２の手法でも、第１の手法と同様に、初期化電圧ＩＮＴを与えるスイッチの制御パルス幅の調整量をランダムに変化させることで、垂直信号線ＶＳＬからキャパシタＣを介して比較器１５２の非反転入力ノードに入力される画素信号に、２次元空間的に異なるノイズレベルを持つノイズ信号が含まれるようにする。これにより、行毎にランダムに異なる量子化誤差及び異なる初期化電位を発生させることが可能となるため、列相関性を持った縦すじ状の固定パターンノイズを低減することができる。
　図８は、第２の手法を説明するための動作波形図である。なお、第２の手法に係るカラムＡＤ回路１５Ｘ構成は、図３に示す第１の手法に係るカラムＡＤ回路１５Ｘと同様であってよい。
　第２の手法では、各単位画素１３１からリセットレベルを読み出す際のプリチャージ相（Ｐ相）の前の初期化時において、Ｘ行目の画素グループ１３Ｘに属する単位画素１３１のリセットレベルを読み出す前に、カラムＡＤ回路１５Ｘにおける比較器１５２の反転入力ノード及び非反転入力ノードに入力する初期化電圧ＩＮＴを与えるスイッチの制御パルス幅を十分に狭い幅とする。ここで、十分に狭い幅とは、初期化電圧ＩＮＴを与えるスイッチの制御パルス幅が垂直信号線ＶＳＬからキャパシタＣを介して比較器１５２の反転および非反転入力ノードが十分にセトリングするまでに要する時間よりも十分に短くなる程度に狭いパルス幅であることを意味する。
　また、第２の手法では、初期化電圧ＩＮＴを与えるスイッチの制御パルス終端のタイミングでの垂直信号線ＶＳＬからキャパシタＣを介して比較器１５２の非反転入力ノードに入力される画素信号のセトリング状態が、行毎にランダムに変化するように、初期化電圧ＩＮＴを与えるスイッチの制御パルス幅を行毎にランダムに変化させる。図８に示す例では、Ｎ行目の画素グループ１３Ｎに属する単位画素１３１のＰ相開始前に比較器１５２の反転および非反転入力ノードを初期化する際の初期化電圧ＩＮＴと、Ｎ＋１行目の画素グループ１３Ｎ＋１に属する単位画素１３１のＰ相開始前に比較器１５２の反転および非反転入力ノードを初期化する際の初期化電圧ＩＮＴとを異なるパルス幅で制御したとする。
　このように、初期化電圧ＩＮＴを与えるスイッチの制御パルス幅を十分に狭い幅とし、且つ、初期化電圧ＩＮＴを与えるスイッチの制御パルス幅を行毎にランダムに変化する幅とすることでも、第１の手法と同様の効果を奏することが可能となる。また、初期化パルスだけでなく画素アレイ部１３のリセット信号のパルス幅を変えて垂直信号線ＶＳＬのセトリングを変えても、セトリング状態をランダム化する効果を奏することが可能となる。
　２．６．３　第３の手法
　次に、固定パターンノイズを低減する第３の手法について、図面を参照して詳細に説明する。上述した第１～第２の手法では、全ての垂直列に対して共通の初期化電圧生成器１６１から行毎にランダムに異なる初期化電圧ＩＮＴおよび初期化パルスを供給していたが、このような構成に限定されない。例えば、図９に示すように、垂直列毎に初期化電圧生成器１６４を設けた構成とすることも可能である。なお、図９には、各カラムＡＤ回路１５Ｘに初期化電圧生成器１６４が設けられた構成が示されているが、このような構成に限定されるものではない。
　各垂直列の初期化電圧生成器１６４は、例えば、第１の手法と同様に、初期化電圧ＩＮＴで制御することで、スイッチトランジスタのフィードスルーやチャージインジェクション等によって変化する初期化電位を行毎にランダムに変化させる。これにより、垂直信号線ＶＳＬからキャパシタＣを介して比較器１５２の反転および非反転入力ノードに、２次元空間的に異なるノイズレベルを持つノイズ信号が含まれることとなり、その結果、行毎にランダムに異なる量子化誤差及び異なる初期化電位を発生させることが可能となるため、列相関性を持った縦すじ状の固定パターンノイズを低減することができる。
　又は、各垂直列の初期化電圧生成器１６４は、例えば、第２の手法と同様に、比較器１５２の反転および非反転入力ノードの初期化電圧ＩＮＴを与えるスイッチの制御パルス幅を十分に狭くするとともに、そのパルス幅の調整量を行毎にランダムに変化させる。これにより、行毎にランダムに異なる量子化誤差及び異なる初期化電位を発生させることが可能となるため、列相関性を持った縦すじ状の固定パターンノイズを低減することができる。
　なお、第３の手法のように、垂直列毎に初期化電圧生成器１６４を設けた場合、行毎だけでなく、列毎にランダムに電圧値又は初期化電圧ＩＮＴを与えるスイッチの制御パルス幅を供給することも可能である。これにより、列相関性を持った縦すじ状の固定パターンノイズだけでなく、ストリーキングなどの行方向（横方向）のノイズを低減することも可能となる。
　ただし、行毎だけでなく、列毎にランダムに電圧値又はパルス幅を供給する構成は、一例であり、この構成に限られるものではない。
　２．７　作用・効果
　以上のように、本実施形態によれば、初期化電圧ＩＮＴを行及び／又はカラム毎にランダムに変化させたり、初期化電圧ＩＮＴを与えるスイッチの制御パルス幅を行及び／又はカラム毎にランダムに変化させたりする。それにより、垂直信号線ＶＳＬからキャパシタＣを介して比較器１５２の反転および非反転入力ノードに、２次元空間的に異なるノイズレベルを持つノイズ信号が重畳されるため、２次元空間的に異なる量子化誤差及び異なる初期化を発生させることが可能となる。その結果、列相関性を持った縦すじ状の固定パターンノイズやストリーキングなどの行方向（横方向）のノイズの発生を低減することが可能となる。
　３．　第２の実施形態
　次に、本開示の第２の実施形態について、図面を参照して詳細に説明する。上述した第１の実施形態では、カラムＡＤ回路１５Ｘを逐次比較（ＳＡＲ）型とした場合を例示したが、第１の実施形態に係る固定パターンノイズ低減手法は、シングルスロープ型のカラムＡＤ回路に対しても適用することが可能である。なお、以下の説明において、第１の実施形態に係る構成と同様の構成については、同一の符号を付し、その重複する説明を省略する。
　第２の実施形態に係る固体撮像素子は、図１に示した固体撮像素子１と同様において、画素アレイ部１３が画素アレイ部２３に、カラム処理部１５がカラム処理部２５に、参照電圧生成器１７がＤＡＣ２７に、それぞれ置き換えられている。ＤＡＣ２７は、一定の参照電圧ＲＥＦに代えて、階段状に昇圧又は降圧する鋸波状（ランプ状ともいう）の参照電圧（比較用の電圧）ＲＡＭＰを出力する参照電圧生成器である。その他の構成は、図１に示す固体撮像素子１と同様であってよいため、ここでは詳細な説明を省略する。
　図１０は、本実施形態に係る画素アレイ部及びカラム処理部の構成例を示す回路図である。なお、図１０では、説明の簡略化のため、読出電流源部１４が省略されている。また、図１０には、ノイズ付加部１６の一例として、初期化電圧生成器１６１が示されている。
　図１０に示す構成において、画素アレイ部２３及びカラム処理部２５は、第１の実施形態と同様に、固体撮像装置１０におけるカラム領域と呼ばれる部分に設けられている。一方、初期化電圧生成器１６１及びＤＡＣ２７は、タイミング制御部１１等の周辺回路が配されるアクセサリ領域に設けられている。ここで、初期化電圧生成器１６１は、初期化電圧線ＩＮＴの片方の端に設けられてもよいし、両端に設けられてもよい。同様に、ＤＡＣ２７は、参照電圧ＲＡＭＰが印加される参照電圧線（以下、説明の簡略化のため、参照電圧線の符号をＲＡＭＰとする）の片方の端に設けられてもよいし、両端に設けられてもよい。初期化電圧生成器１６１及びＤＡＣ２７をそれぞれ両端に設けることで、より安定した初期化電圧ＩＮＴ及び参照電圧ＲＡＭＰを供給することが可能となる。
　図１０に示すように、第２の実施形態では、１本の垂直信号線ＶＳＬに対して１つのカラムＡＤ回路２５（第１変換器）Ｘ（カラムＡＤ回路２５Ｘは、カラムＡＤ回路２５Ａ～２５Ｚのうちの任意の１つ）が接続されている。画素アレイ部２３は、例えば、各垂直信号線ＶＳＬに対して複数の単位画素１３１が並列に接続された構成を備える。
　カラムＡＤ回路２５Ｘは、比較器１５２と、論理回路２５４と、２つのスイッチ１５３ａ及び１５３ｂとを備える。すなわち、本実施形態に係るカラムＡＤ回路２５Ｘは、第１の実施形態に係るカラムＡＤ回路１５Ｘと同様の構成において、論理回路１５４が論理回路２５４に置き換えられ、容量性ＤＡＣ１５１が省略された構成を備える。比較器１５２の反転入力ノードには、容量性ＤＡＣ１５１から出力されたＳＡＲ参照電圧ＳＡＲＲＥＦの代わりに、ＤＡＣ２７から出力された参照電圧ＲＡＭＰが入力される。
　シングルスロープ型のＡＤ変換に当たっては、ＡＤ変換を開始した後、参照電圧ＲＡＭＰと垂直信号線ＶＳＬを介して比較器１５２に入力された画素信号の信号レベルとが一致するまでの時間に基づいて、アナログの画素信号をデジタル信号に変換する。なお、その詳細な仕組みについては、例えば、特開２００８－６０８７２号公報を参照されたい。ただし、特開２００８－６０８７２公報に開示された構成に限定されるものではない。簡単には、比較器１５２にランプ状の参照電圧ＲＡＭＰを供給すると同時にクロック信号でのカウント（計数）を開始し、垂直信号線ＶＳＬを介して入力されたアナログの画素信号が参照電圧ＲＡＭＰの電位を超えた際のカウント値を画素信号のデジタル値とする。
　このような、シングルスロープ型のカラムＡＤ変換を実行する構成においても、第１の実施形態に係る固定パターンノイズ低減手法（例えば、第１～第３の手法）と同様に、初期化電圧ＩＮＴや初期化電圧ＩＮＴを与えるスイッチの制御パルス幅をランダムに変化させたりする。それにより、垂直信号線ＶＳＬからキャパシタＣを介して比較器１５２の反転および非反転入力ノードに、２次元空間的に異なるノイズレベルを持つノイズ信号が重畳されるため、２次元空間的に異なる量子化誤差及び異なる初期化電位を発生させることが可能となる。その結果、列相関性を持った縦すじ状の固定パターンノイズやストリーキングなどの行方向（横方向）のノイズの発生を低減することが可能となる。
　なお、その他の構成、動作及び効果は、上述した第１の実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　４．　第３の実施形態
　次に、本開示の第３の実施形態について、図面を参照して詳細に説明する。本実施形態では、各カラムＡＤ回路１５Ｘが備える容量性ＤＡＣ１５１から比較器１５２に供給するＳＡＲ参照電圧ＳＡＲＲＥＦを行毎にランダムに変化させる。これにより、上述した実施形態と同様に、２次元空間的に異なる量子化誤差及び異なるＰ相レベルを発生させることが可能となり、その結果、列相関性を持った縦すじ状の固定パターンノイズを低減することが可能となる。
　加えて、本実施形態では、各カラムＡＤ回路１５Ｘが備える容量性ＤＡＣ１５１から比較器１５２に供給するＳＡＲ参照電圧ＳＡＲＲＥＦをカラム毎にもランダムに変化させる。これにより、列相関性を持った縦すじ状の固定パターンノイズだけでなく、ストリーキングなどの行方向（横方向）のノイズを低減することも可能となる。
　本実施形態に係る固体撮像装置の概略構成例は、第１の実施形態において図１を用いて説明した固体撮像装置１０と同様であってよい。また、本実施形態に係るカラムＡＤ回路も、第１の実施形態において図２等を用いて説明したカラムＡＤ回路１５Ｘと同様の構成であってよい。
　図１１は、第３の実施形態に係る固定パターンノイズ低減手法を説明するにあたって図２から抽出した画素アレイ部及びカラム処理部の概略構成例を示す図である。図１２は、第３の実施形態に係る固定パターンノイズ低減手法を説明するための動作波形図である。図１１及び図１２に示すように、本説明では、Ｎ行目（Ｎは１以上の整数）の画素グループ１３Ｎ及びカラムＡＤ回路１５Ｎと、Ｎ＋１行目の画素グループ１３Ｎ＋１及びカラムＡＤ回路１５Ｎ＋１とに着目している。
　図１１に示すように、本実施形態に係るカラムＡＤ回路１５Ｘは、第１の実施形態におけるカラムＡＤ回路１５Ｘと同様の構成において、容量性ＤＡＣ１５１の出力から比較器１５２の反転入力ノードまでの間に、オフセット３５１が追加された構成を備える。
　オフセット３５１は、例えば、容量性ＤＡＣ１５１から出力されたＳＡＲ参照電圧ＳＡＲＲＥＦに、行及びカラム毎にランダムに異なるオフセット電圧を付加する機能である。このように、ＳＡＲ参照電圧ＳＡＲＲＥＦに行及びカラム毎にランダムに異なるオフセット電圧を付加することで、時間的には変動しないが２次元空間的には画素位置によって異なる量子化誤差及び異なるＰ相レベルを発生させることが可能となる。その結果、列相関性を持った縦すじ状の固定パターンノイズやストリーキングなどの行方向（横方向）のノイズの発生を低減することが可能となる。
　例えば、図１２に示す例では、Ｎ行Ｎカラム目の単位画素１３１から読み出されたリセットレベルＳ＿ＲＳＴをＡＤ変換（標本化）する際のＳＡＲ参照電圧ＳＡＲＲＥＦにオフセット３５１が付加するオフセット電圧と、Ｎ＋１行Ｎ＋１カラム目の単位画素１３１から読み出されたリセットレベルＳ＿ＲＳＴをＡＤ変換（標本化）する際のＳＡＲ参照電圧ＳＡＲＲＥＦにオフセット３５１が付加するオフセット電圧とを異なるオフセット電圧とすることで、Ｎ行Ｎカラム目のＡＤ変換ポイント（領域Ｔ３１参照）と、Ｎ＋１行Ｎ＋１カラム目のＡＤ変換ポイント（領域Ｔ３２参照）とを変化させている。その結果、領域Ｔ３１と領域Ｔ３２とに示されているように、Ｎ行Ｎカラム目の単位画素１３１から読み出されたリセットレベルＳ＿ＲＳＴをＡＤ変換（標本化）した結果と、Ｎ＋１行Ｎ＋１カラム目の単位画素１３１から読み出されたリセットレベルＳ＿ＲＳＴをＡＤ変換（標本化）した結果とでは、異なる結果となっている。
　このように、第２の実施形態に係る固定パターンノイズ低減手法によれば、比較器１５２の量子化ポイントを行及びカラム毎に変化させることが可能となるため、列相関性及び行相関性を持った縦及び横すじ状の固定パターンノイズを低減することが可能となる。
　４．１　オフセットの付加回路
　図１３に、第３の実施形態に係るオフセットの付加回路の一例を示す。図１３は、比較器１５２の一例を示す回路図である。図１３に示すように、比較器１５２は、例えば、ソースが共通化された後に可変電流源１５２５を介して電源電圧ＶＤＤに接続され、ドレインが抵抗１５２２又は１５２４を介してグランドＧＮＤに接続された２つのＰＭＯＳトランジスタ１５２１及び１５２３を備える。
　図１３に示す構成において、オフセット３５１の付加回路は、例えば、比較器１５２における容量性ＤＡＣ１５１の入力端、すなわち反転入力ノードを構成するＰＭＯＳトランジスタ１５２１に、定数が可変のＰＭＯＳトランジスタを用いることで実現することができる。
　例えば、ＰＭＯＳトランジスタ１５２１の定数、例えばフィンガー及びマルチ数を行及び／又はカラム毎に可変とし、そのフィンガー及びマルチ数を例えば乱数等（疑似乱数であってもよい）を用いて切り替えることが可能な構成とすることで、反転入力ノードを構成するＰＭＯＳトランジスタ１５２１の定数、すなわち、オフセット３５１のオフセット電圧を行及びカラム毎にランダムに変更することができる。
　もしくは、異なる定数（フィンガー及びマルチ数等）のＰＭＯＳトランジスタ１５２１を複数持っておき、これらのうちのいずれかを乱数等（疑似乱数であってもよい）を用いて切り替えて使用する構成とすることでも、反転入力ノードを構成するＰＭＯＳトランジスタ１５２１の定数、すなわち、オフセット３５１のオフセット電圧を行及びカラム毎にランダムに変更することができる。
　なお、乱数には、例えば、アクセサリ及び／又はカラム領域等に配置された不図示の乱数生成器等で生成された乱数などの規則性のない情報が用いられてよい。
　４．２　作用・効果
　以上のように、本実施形態によれば、ＳＡＲ参照電圧ＳＡＲＲＥＦに行及び／又はカラム毎にランダムに異なるオフセット電圧が付加される。それにより、比較器１５２の反転タイミングやＡＤ変換の結果を行及び／又はカラム毎に散らすことが可能となるため、２次元空間的に異なる量子化誤差及び異なるＰ相レベルを発生させることが可能となる。その結果、列相関性を持った縦すじ状の固定パターンノイズだけでなく、ストリーキングなどの行方向（横方向）のノイズを低減することも可能となる。
　なお、第３の実施形態では、ＳＡＲ参照電圧ＳＡＲＲＥＦに対して行及びカラム毎にランダムに異なるオフセット電圧を付加する場合を例示したが、これに限定されず、行毎のみ、若しくは、カラム毎のみに、ＳＡＲ参照電圧ＳＡＲＲＥＦに対してランダムに異なるオフセット電圧を付加する構成とすることも可能である。また、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　５．　第４の実施形態
　次に、本開示の第４の実施形態について、図面を参照して詳細に説明する。上述した第３の実施形態では、容量性ＤＡＣ１５１の出力から比較器１５２の反転入力ノードまでの間に、行及び／又はカラム毎にランダムに異なるオフセット電圧を付加することで、リセットレベル（Ｐ相レベル）をＡＤ変換する際のＳＡＲ参照電圧ＳＡＲＲＥＦを行及び／又はカラム毎にランダムに変化させていた。これに対し、第４の実施形態では、リセットレベル（Ｐ相レベル）を設定する容量性ＤＡＣ１５１が出力するＳＡＲ参照電圧ＳＡＲＲＥＦ自体を、行及び／又はカラム毎にランダムに異なる電圧値とする。これにより、上述した実施形態と同様に、２次元空間的に異なる量子化誤差及び異なるＰ相レベルを発生させることが可能となり、その結果、列相関性を持った縦すじ状の固定パターンノイズやストリーキングなどの行方向（横方向）のノイズの発生を低減することが可能となる。ここではリセットレベルとＰ相レベルとを同様の定義で用いている。
　本実施形態に係る固体撮像装置の概略構成例は、第１の実施形態において図１を用いて説明した固体撮像装置１０と同様であってよい。また、本実施形態に係るカラムＡＤ回路も、第１の実施形態において図２等を用いて説明したカラムＡＤ回路１５Ｘと同様の構成であってよい。
　ただし、本実施形態では、リセットレベルを設定する際に論理回路１５４から容量性ＤＡＣ１５１に与えるコード（以下、リセットコードという）が、行及び／又はカラム毎にランダムに切り替えられている。これにより、リセットレベルが設定される際に容量性ＤＡＣ１５１が出力するＳＡＲ参照電圧ＳＡＲＲＥＦ自体が、行及び／又はカラム毎にランダムに異なるリセットコードとなる。
　図１４～図１６は、リセットレベルをＡＤ変換する際に容量性ＤＡＣに与えるリセットコードを行及びカラム毎にランダムに切り替える場合の容量性ＤＡＣ内の接続関係の例を説明するための図である。なお、図１４は、Ｎ行Ｎカラム目の接続関係の一例を示し、図１４は、Ｎ＋１行Ｎカラム目の接続関係の一例を示し、図１６は、Ｎ行Ｎ＋１カラム目の接続関係の一例を示す。
　図１４～図１６に示すように、容量性ＤＡＣ１５１は、並列に接続された複数のキャパシタよりなるキャパシタ群１５１１を備えている。キャパシタ群１５１１に含まれる各キャパシタの容量は、同一であってもよいし、異なっていてもよい。図１４～図１６に示す例では、キャパシタ群１５１１に、５つのキャパシタが含まれており、それぞれの容量が互いに異なっている。図面中、各キャパシタに付された‘Ｃ’～‘１６Ｃ’は、それぞれのキャパシタの容量比を示している。例えば、容量Ｃに対し、容量２Ｃは２倍であり、容量４Ｃは４倍であり、容量８Ｃは８倍であり、容量１６Ｃは１６倍である。
　図１４に示すように、例えば、Ｎ行Ｎカラム目の単位画素１３１のリセットレベルを設定する際には、論理回路１５４から容量性ＤＡＣ１５１には、キャパシタ群１５１１に含まれる全てのキャパシタを、参照電圧ＲＥＦを伝播する参照電圧線ＲＥＦに接続したとする。これに対し、図１５に示すように、Ｎ＋１行Ｎカラム目の単位画素１３１のリセットレベルを設定する際には、論理回路１５４から容量性ＤＡＣ１５１には、キャパシタ群１５１１に含まれるキャパシタのうち、例えば、容量２ＣのキャパシタをグランドＧＮＤに接続し、残りのキャパシタを参照電圧線ＲＥＦに接続する。さらに、図１６に示すように、Ｎ行Ｎ＋１カラム目の単位画素１３１のリセットレベルを設定する際には、論理回路１５４から容量性ＤＡＣ１５１には、キャパシタ群１５１１に含まれるキャパシタのうち、例えば、容量ＣのキャパシタをグランドＧＮＤに接続し、残りのキャパシタを参照電圧線ＲＥＦに接続する。
　このように、容量性ＤＡＣ１５１内の各キャパシタの接続先の組合せを行及びカラム毎にランダムに切り替えることで、ＳＡＲ参照電圧ＳＡＲＲＥＦのリセットコードを行及び／又はカラム毎にランダムに変化させることが可能となる。それにより、２次元空間的に異なる量子化誤差及び異なるＰ相レベルを発生させることが可能となり、その結果、列相関性を持った縦すじ状の固定パターンノイズやストリーキングなどの行方向（横方向）のノイズの発生を低減することが可能となる。
　なお、図１４～図１６に示す構成において、各キャパシタに入力される参照電圧ＲＥＦ及びグランドＧＮＤは単なる例に過ぎず、種々変形されてよい。
　参照電圧ＲＥＦの電圧値については、一例として、単位画素１３１のレンジ電圧をＤｒａｎｇｅ＿ｐｉｘとし、垂直信号線ＶＳＬから比較器１５２の非反転入力ノードへの伝達ゲインをＧａｉｎ＿ｐｉｘ－ｔｏ－ｃｍとし、参照電圧生成器１７から比較器１５２の反転入力ノードへの伝達ゲインをＧａｉｎ＿ｒｅｆ－ｔｏ－ｃｍとし、アナログゲインをＡＧとした場合、以下の式（１）にて求めることができる。
ＲＥＦ＝（Ｄｒａｎｇｅ＿ｐｉｘ×Ｇａｉｎ＿ｐｉｘ－ｔｏ－ｃｍ）／（Ｇａｉｎ＿ｒｅｆ－ｔｏ－ＣＭ×ＡＧ）　　…（１）
　５．１　容量性ＤＡＣの変形例
　つづいて、容量性ＤＡＣ１５１の変形について、幾つか例を挙げて説明する。
　５．１．１　第１の変形例
　図１７は、第１の変形例に係る容量性ＤＡＣの概略構成例を示す回路図である。図１７に示すように、第１の変形例に係る容量性ＤＡＣ４５１は、図１４～図１６に例示した容量性ＤＡＣ１５１の例と比較して、キャパシタ群４５１１により多くのキャパシタが含まれている。また、各キャパシタの接続先として、参照電圧ＲＥＦとグランドＧＮＤとに加え、例えば、参照電圧ＲＥＦとグランドＧＮＤとの間の電圧レベルを持つ中間参照電圧ＲＥＦ／２が追加されている。中間参照電圧ＲＥＦ／２は、例えば、参照電圧ＲＥＦの電圧レベルの半分であってもよい。
　５．１．２　第２の変形例
　図１８及び図１９は、第２の変形例に係る容量性ＤＡＣの概略構成例を示す回路図である。図１８に示すように、第１の変形例に係る容量性ＤＡＣ５５１には、第１の変形例と比較して、より細かいステップで刻まれた中間参照電圧ＲＥＦ／２＋ＲＥＦ／８、ＲＥＦ／２＋ＲＥＦ／３２、ＲＥＦ／２、ＲＥＦ／２－ＲＥＦ／３２及びＲＥＦ／２－ＲＥＦ／８が追加されている。
　このように、参照電圧ＲＥＦとグランドＧＮＤとの間の中間参照電圧をより細かいステップで刻むことで、容量と電圧レベルとの組合せパターンを増加させることが可能となる。また、この場合には、図１８に示されているように、キャパシタ群５５１１にキャパシタの一部を他のキャパシタの容量と同じ容量としたとしても、容量と電圧レベルとの組合せパターン数を十分に確保することが可能となる。これにより、小面積化の効果が得られる。
　図１９は、第２の変形例に係る中間参照電圧生成回路の一例を示す回路図である。図１９に示すように、中間参照電圧生成回路５５２は、ドレインが電源電圧ＶＤＤに接続され、ソースが直列に接続された複数の抵抗５５２３－１～５５２３－６を介してグランドＧＮＤに接続されたＮＭＯＳトランジスタ２５２２と、出力がＮＭＯＳトランジスタ５５２２のゲートに接続された比較器５５２１とを備える。比較器５５２１の一方の入力端子には、参照電圧ＲＥＦが入力される。また、比較器５５２１の他方の入力端子には、例えば、ＮＭＯＳトランジスタ５５２２のソース電位が入力される。
　このような構成において、図１８に例示する中間参照電圧ＲＥＦ／２＋ＲＥＦ／８、ＲＥＦ／２＋ＲＥＦ／３２、ＲＥＦ／２、ＲＥＦ／２－ＲＥＦ／３２及びＲＥＦ／２－ＲＥＦ／８は、例えば、各段の抵抗５５２３－１～５５２３－６の接続部分から取り出すことができる。
　以上で説明した第１及び第２の変形例のように、より多くのキャパシタとキャパシタに入力する電圧レベルとを設けることで、容量と電圧レベルとの組合せパターンの数を増加させることが可能となる。それにより、よりランダム性に富んだＳＡＲ参照電圧ＳＡＲＲＥＦを出力できる容量性ＤＡＣ４５１／５５１を実現することが可能となる。
　なお、上記の第１及び第２の変形例に係る容量性ＤＡＣ４５１及び５５１は、単なる例に過ぎず、例えば、スプリット型の容量性ＤＡＣや、スプリット型の容量性ＤＡＣに上記変形例に係る構成を合わせたハイブリッド型の容量性ＤＡＣを用いることも可能である。また、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　６．　第５の実施形態
　次に、本開示の第５の実施形態について、図面を参照して詳細に説明する。上述した第１の実施形態に係る第１～第３の手法では、初期化電圧ＩＮＴを与えるスイッチの制御パルス終端のタイミングでの比較器１５２の反転および非反転入力ノードの初期化後のノード電位及び／又はセトリング状態が行及び／又はカラム毎にランダムに変化するように、初期化電圧ＩＮＴの電圧値やスイッチの制御パルス幅を調整していた。ただし、初期化電圧ＩＮＴを与えるスイッチの制御パルス終端のタイミングでの比較器１５２の反転および非反転入力ノードの初期化後のノード電位及び／又はセトリング状態を行及び／又はカラム毎にランダムに変化させることは、例えば、特開２００８－６０８７２号公報において第１～第３実施形態として記載されているように、画素リセットパルス及び／又は読出電流源部１４の電流値及び／又は比較器のオートゼロパルス（本実施形態では初期化と呼んでいる機能と類似の機能）を調整することでも実現することが可能である。言い換えれば、特開２００８－６０８７２号公報における第１～第３実施形態は、シングルスロープ型（あるいはランプ信号比較型）のカラムＡＤ変換構成に限られず、本開示のような、逐次比較（ＳＡＲ）型のカラムＡＤ変換構成に対しても適用することが可能である。
　なお、本実施形態に係る固体撮像装置の構成及び動作は、基本的には、第１の実施形態において図１及び図２を用いて説明した構成及び動作と同様であってよいため、ここでは詳細な説明を省略する。
　７．　第６の実施形態
　次に、本開示の第６の実施形態について、図面を参照して詳細に説明する。例えば、国際公開第２０１４／１３２８２２号に記載されている技術は、シングルスロープ型（あるいはランプ信号比較型）のカラムＡＤ変換構成に限られず、本開示のような、逐次比較（ＳＡＲ）型のカラムＡＤ変換構成に対しても適用することが可能である。すなわち、逐次比較（ＳＡＲ）型のカラムＡＤ変換構成においても、列毎に構成されるソースフォロアの出力同士を接続してオートゼロした後に再度ソースフォロアの出力同士を切り離すことで、ソースフォロアの出力の分布を広げることが可能となるため、リセットレベルの分布をばらつかせることが可能となる。換言すれば、垂直信号線ＶＳＬ間をショートさせることで、垂直信号線ＶＳＬを通じて伝送される画素信号に、カラム毎にランダムなノイズを付加することが可能となる。その結果、量子化縦筋などの行方向及び／又はストリーキングなどの横方向のノイズを低減することが可能となる。
　なお、本実施形態に係る固体撮像装置の構成及び動作は、基本的には、第１の実施形態において図１及び図２を用いて説明した構成及び動作と同様であってよいため、ここでは詳細な説明を省略する。
　８．　間接ＴＯＦ方式距離画像センサへの適用
　本開示に係る技術は、前述したＣＭＯＳイメージセンサ等の撮像素子の他に、間接ＴＯＦ(Indirect-Time　of　Flight)方式距離画像センサに対しても適用することができる。間接ＴＯＦ方式距離画像センサは、光源から発した光が対象物で反射し、その反射光の到達位相差の検出に基づいて光飛行時間を計測することによって、対象物までの距離を測定するセンサである。
　８．１　システム構成例
　図２０は、本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図である。
　図２０に示すように、間接ＴＯＦ方式距離画像センサ１００００は、センサチップ１０００１、及び、当該センサチップ１０００１に対して積層された回路チップ１０００２を含む積層構造を有している。この積層構造において、センサチップ１０００１と回路チップ１０００２とは、ビア（ＶＩＡ）やＣｕ－Ｃｕ接続などの接続部（図示せず）を通して電気的に接続される。尚、図２０では、センサチップ１０００１の配線と回路チップ１０００２の配線とが、上記の接続部を介して電気的に接続された状態を図示している。
　センサチップ１０００１上には、画素アレイ部１００２０が形成されている。画素アレイ部１００２０は、センサチップ１０００１上に２次元のグリッドパターンで行列状（アレイ状）に配置された複数の画素１０２３０を含んでいる。画素アレイ部１００２０において、複数の画素１０２３０はそれぞれ、赤外光を受光し、光電変換を行ってアナログ画素信号を出力する。画素アレイ部１００２０には、画素列毎に２本の垂直信号線ＶＳＬ1，ＶＳＬ2が配線されている。画素アレイ部１００２０の画素列の数をＭ（Ｍは、整数）とすると、合計で２×Ｍ本の垂直信号線ＶＳＬが画素アレイ部１００２０に配線されている。
　複数の画素１０２３０はそれぞれ、２つのタップＡ，Ｂ（その詳細については後述する）を有している。２本の垂直信号線ＶＳＬ1，ＶＳＬ2のうち、垂直信号線ＶＳＬ1には、対応する画素列の画素１０２３０のタップＡの電荷に基づく画素信号ＡＩＮP1が出力され、垂直信号線ＶＳＬ2には、対応する画素列の画素１０２３０のタップＢの電荷に基づく画素信号ＡＩＮP2が出力される。画素信号ＡＩＮP1，ＡＩＮP2については後述する。
　回路チップ１０００２上には、垂直駆動回路１００１０、カラム信号処理部１００４０、出力回路部１００６０、及び、タイミング制御部１００５０が配置されている。垂直駆動回路１００１０は、画素アレイ部１００２０の各画素１０２３０を画素行の単位で駆動し、画素信号ＡＩＮP1，ＡＩＮP2を出力させる。垂直駆動回路１００１０による駆動の下に、選択行の画素１０２３０から出力された画素信号ＡＩＮP1，ＡＩＮP2は、垂直信号線ＶＳＬ1，ＶＳＬ2を通してカラム信号処理部１００４０に供給される。
　カラム信号処理部１００４０は、画素アレイ部１００２０の画素列に対応して、例えば、画素列毎に設けられた複数のＡＤＣ（上述のカラムＡＤ回路に相当）を有する構成となっている。各ＡＤＣは、垂直信号線ＶＳＬ1，ＶＳＬ2を通して供給される画素信号ＡＩＮP1，ＡＩＮP2に対して、ＡＤ変換処理を施し、出力回路部１００６０に出力する。出力回路部１００６０は、カラム信号処理部１００４０から出力されるデジタル化された画素信号ＡＩＮP1，ＡＩＮP2に対してＣＤＳ処理などを実行し、回路チップ１０００２外へ出力する。
　タイミング制御部１００５０は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これらの信号を基に、垂直駆動回路１００１０、カラム信号処理部１００４０、及び、出力回路部１００６０等の駆動制御を行う。
　８．２　画素の回路構成例
　図２１は、本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサにおける画素の回路構成の一例を示す回路図である。
　本例に係る画素１０２３０は、光電変換部として、例えば、フォトダイオード１０２３１を有している。画素１０２３０は、フォトダイオード１０２３１に加えて、オーバーフロートランジスタ１０２４２、２つの転送トランジスタ１０２３２，１０２３７、２つのリセットトランジスタ１０２３３，１０２３８、２つの浮遊拡散層１０２３４，１０２３９、２つの増幅トランジスタ１０２３５、１０２４０、及び、２つの選択トランジスタ１０２３６，１０２４１を有する構成となっている。２つの浮遊拡散層１０２３４，１０２３９は、図２０に示すタップＡ，Ｂに相当する。
　フォトダイオード１０２３１は、受光した光を光電変換して電荷を生成する。フォトダイオード１０２３１については、裏面照射型の画素構造とすることができる。裏面照射型の構造については、ＣＭＯＳイメージセンサの画素構造で述べた通りである。但し、裏面照射型の構造に限られるものではなく、基板表面側から照射される光を取り込む表面照射型の構造とすることもできる。
　オーバーフロートランジスタ１０２４２は、フォトダイオード１０２３１のカソード電極と電源電圧ＶＤＤの電源ラインとの間に接続されており、フォトダイオード１０２３１をリセットする機能を持つ。具体的には、オーバーフロートランジスタ１０２４２は、垂直駆動回路１００１０から供給されるオーバーフローゲート信号ＯＦＧに応答して導通状態になることで、フォトダイオード１０２３１の電荷をシーケンシャルに電源ラインに排出する。
　２つの転送トランジスタ１０２３２，１０２３７は、フォトダイオード１０２３１のカソード電極と２つの浮遊拡散層１０２３４，１０２３９のそれぞれとの間に接続されている。そして、転送トランジスタ１０２３２，１０２３７は、垂直駆動回路１００１０から供給される転送信号ＴＲＧに応答して導通状態になることで、フォトダイオード１０２３１で生成された電荷を、浮遊拡散層１０２３４，１０２３９にそれぞれシーケンシャルに転送する。
　タップＡ，Ｂに相当する浮遊拡散層１０２３４，１０２３９は、フォトダイオード１０２３１から転送された電荷を蓄積し、その電荷量に応じた電圧値の電圧信号に変換し、画素信号ＡＩＮP1，ＡＩＮP2を生成する。
　２つのリセットトランジスタ１０２３３，１０２３８は、２つの浮遊拡散層１０２３４，１０２３９のそれぞれと電源電圧ＶＤＤの電源ラインとの間に接続されている。そして、リセットトランジスタ１０２３３，１０２３８は、垂直駆動回路１００１０から供給されるリセット信号ＲＳＴに応答して導通状態になることで、浮遊拡散層１０２３４，１０２３９のそれぞれから電荷を引き抜いて、電荷量を初期化する。
　２つの増幅トランジスタ１０２３５、１０２４０は、電源電圧ＶＤＤの電源ラインと２つの選択トランジスタ１０２３６，１０２４１のそれぞれとの間に接続されており、浮遊拡散層１０２３４，１０２３９のそれぞれで電荷電圧変換された電圧信号をそれぞれ増幅する。
　２つの選択トランジスタ１０２３６，１０２４１は、２つの増幅トランジスタ１０２３５、１０２４０のそれぞれと垂直信号線ＶＳＬ1，ＶＳＬ2のそれぞれとの間に接続されている。そして、選択トランジスタ１０２３６，１０２４１は、垂直駆動回路１００１０から供給される選択信号ＳＥＬに応答して導通状態になることで、増幅トランジスタ１０２３５、１０２４０のそれぞれで増幅された電圧信号を画素信号ＡＩＮP1，ＡＩＮP2として２の垂直信号線ＶＳＬ1，ＶＳＬ2に出力する。
　２の垂直信号線ＶＳＬ1，ＶＳＬ2は、画素列毎に、カラム信号処理部１００４０内の１つのＡＤＣの入力端に接続されており、画素列毎に画素１０２３０から出力される画素信号ＡＩＮP1，ＡＩＮP2をＡＤＣに伝送する。
　尚、画素１０２３０の回路構成については、光電変換によって画素信号ＡＩＮP1，ＡＩＮP2を生成することができる回路構成であれば、図２１に例示した回路構成に限定されるものではない。
　上記の構成の間接ＴＯＦ方式距離画像センサ１００００において、カラム信号処理部１００４０に設けられた各ＡＤＣに対して、本開示に係る技術を適用することができる。すなわち、カラム信号処理部１００４０の各ＡＤＣとして、第１から第６の実施形態に係る逐次比較型のカラムＡＤ回路を用いることができる。
　以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の各実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
　また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
　さらに、上述した各実施形態は、それぞれ単独で使用されてもよいし、他の実施形態と組み合わせて使用されてもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　行方向及び列方向に配列する複数の単位画素と、
　それぞれが前記列方向に配列する複数の単位画素のうちの少なくとも１つに接続された複数の垂直信号線と、
　それぞれが前記複数の垂直信号線それぞれに接続され、前記行方向に配列する単位画素毎の読み出しにおいて、前記垂直信号線に出現したアナログの画素信号をデジタルの画素信号に変換する複数の第１変換器と、
　前記複数の単位画素又は前記複数の第１変換器の入力ノードを初期化するための初期化電圧を出力する初期化電圧生成器と、
　前記初期化電圧生成器と前記複数の第１変換器とを接続する初期化電圧線と、
　を備え、
　前記初期化電圧生成器は、前記複数の第１変換器が処理対象とする行及び／又は列毎に出力する前記初期化電圧を変化させる固体撮像装置。
（２）
　前記複数の第１変換器それぞれは、第１入力端子が容量を介して前記複数の垂直信号線のいずれかに接続され、第２入力端子に比較用の電圧が容量を介して入力される比較器を含み、
　前記初期化電圧線は、前記第１入力端子及び前記第２入力端子のうち少なくとも１つに接続される
　前記（１）に記載の固体撮像装置。
（３）
　前記比較用の電圧を出力する第２変換器と、
　前記第２変換器と前記比較器の前記第２入力端子とを接続する配線と、
　をさらに備え、
　前記第２変換器は、前記比較器から出力された比較結果に基づいて出力する前記比較用の電圧の電圧値を切り替える
　前記（２）に記載の固体撮像装置。
（４）
　電圧値が一定の参照電圧を出力する参照電圧生成器と、
　前記参照電圧生成器と前記複数の第１変換器における前記第２変換器とを接続する参照電圧線と、
　をさらに備え、
　前記第２変換器は、前記参照電圧に基づいて前記比較用の電圧を生成する
　前記（３）に記載の固体撮像装置。
（５）
　電圧値がランプ状に変化する参照電圧を出力する参照電圧生成器と、
　前記参照電圧生成器と前記複数の第１変換器における前記比較器の前記第２入力端子とを容量を介して接続する参照電圧線と、
　をさらに備える、
　前記（２）に記載の固体撮像装置。
（６）
　前記初期化電圧生成器は、前記複数の第１変換器が処理対象とする行及び／又は列毎に、前記初期化電圧の電圧値及び前記複数の第１変換器の入力ノードを初期化する電圧を与えるスイッチの制御パルス幅のうちの少なくとも１つを変化させる前記（１）～（５）の何れか１項に記載の固体撮像装置。
（７）
　前記初期化電圧生成器は、前記複数の第１変換器の入力ノードそれぞれを初期化する期間の終端のタイミングでの前記複数の第１変換器の入力ノードそれぞれのセトリング状態が、前記行及び／又は列毎に変化するように、前記初期化電圧の電圧値及び前記複数の第１変換器の入力ノードを初期化する電圧を与える前記スイッチの制御パルス幅のうちの少なくとも１つを変化させる前記（６）に記載の固体撮像装置。
（８）
　前記複数の単位画素それぞれに流れる読出電流を制御する読出電流源部をさらに備え、
　前記複数の第１変換器が処理対象とする行毎に、前記読出電流の電流値を変化させる
　前記（１）～（５）の何れか１項に記載の固体撮像装置。
（９）
　前記複数の単位画素それぞれを初期化する期間の終端のタイミングでのセトリング状態が、前記行及び／又は列毎に変化するように、前記複数の単位画素それぞれに前記複数の単位画素をリセットするためのリセットゲートのパルス幅を変化させる前記（６）に記載の固体撮像装置。
（１０）
　前記複数の第１変換器それぞれは、前記単位画素又は当該第１変換器の入力ノードを初期化した後、前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第１画素信号と、前記単位画素を露光した後に前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第２画素信号を保持する機構、もしくは前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第１画素信号と、前記単位画素を露光した後に前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第２画素信号との差分を算出する論理回路をさらに備える前記（１）～（９）の何れか１項に記載の固体撮像装置。
（１１）
　行方向及び列方向に配列する複数の単位画素と、
　それぞれが前記列方向に配列する複数の単位画素のうちの少なくとも１つに接続された複数の垂直信号線と、
　それぞれが前記複数の垂直信号線それぞれに接続され、前記行方向に配列する単位画素毎の読み出しにおいて、前記垂直信号線に出現したアナログの画素信号をデジタルの画素信号に変換する複数の第１変換器と、
　を備え、
　前記複数の第１変換器それぞれは、
　　比較用の電圧を出力する第２変換器と、
　　第１入力端子が容量を介して前記複数の垂直信号線のいずれかに接続され、第２入力端子が前記第２変換器に接続された比較器と、
　を含み、
　前記比較器は、前記第２入力端子を構成するトランジスタの定数を、前記複数の第１変換器が処理対象とする行及び／又は列毎に変化させる
　固体撮像装置。
（１２）
　前記比較器は、前記第２入力端子を構成する前記トランジスタのフィンガー及び／又はマルチ数を、前記複数の第１変換器が処理対象とする行及び／又は列毎に変化させることで、前記第２入力端子を構成するトランジスタの前記定数を変化させる
　前記（１１）に記載の固体撮像装置。
（１３）
　前記比較器は、前記第２入力端子を構成する複数のトランジスタを備え、
　前記複数のトランジスタは、互いに定数が異なり、
　前記比較器は、前記複数の第１変換器が処理対象とする行及び／又は列毎に、前記複数のトランジスタのうちの何れか１つ以上を選択的に使用することで、前記第２入力端子を構成するトランジスタの前記定数を変化させる
　前記（１１）に記載の固体撮像装置。
（１４）
　前記複数の第１変換器それぞれは、前記単位画素又は当該第１変換器の入力ノードを初期化した後、前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第１画素信号と、前記単位画素を露光した後に前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第２画素信号を保持する機構、もしくは前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第１画素信号と、前記単位画素を露光した後に前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第２画素信号との差分を算出する論理回路をさらに備える前記（１０）～（１３）の何れか１項に記載の固体撮像装置。
（１５）
　行方向及び列方向に配列する複数の単位画素と、
　それぞれが前記列方向に配列する複数の単位画素のうちの少なくとも１つに接続された複数の垂直信号線と、
　それぞれが前記複数の垂直信号線それぞれに接続され、前記行方向に配列する単位画素毎の読み出しにおいて、前記垂直信号線に出現したアナログの画素信号をデジタルの画素信号に変換する複数の第１変換器と、
　を備え、
　前記複数の第１変換器それぞれは、
　　比較用の電圧を出力する第２変換器と、
　　第１入力端子が容量を介して前記複数の垂直信号線のいずれかに接続され、第２入力端子が前記第２変換器に接続された比較器と、
　を含み、
　前記第２変換器は、出力する前記比較用のリセットコードを、前記複数の第１変換器が処理対象とする行及び／又は列毎に変化させる固体撮像装置。
（１６）
　前記第２変換器は、並列に接続された複数のキャパシタを備え、各キャパシタの一方の端の接続先を前記複数の第１変換器が処理対象とする行及び／又は列毎に切り替えることで、出力する前記比較用のリセットコードを変化させる
　前記（１５）に記載の固体撮像装置。
（１７）
　前記第２変換器は、所定の参照電圧から電圧値の異なる複数の中間参照電圧を生成する回路を含み、各キャパシタの一方の端に印加される電圧を、前記複数の第１変換器が処理対象とする行及び／又は列毎に、前記参照電圧と前記複数の中間参照電圧と接地電圧との何れかに切り替えることで、出力する前記比較用の電圧の電圧値を変化させる
　前記（１６）に記載の固体撮像装置。
（１８）
　電圧値が一定の参照電圧を出力する参照電圧生成器と、
　前記参照電圧生成器と前記複数の第１変換器における前記第２変換器とを接続する参照電圧線と、
　をさらに備える前記（１７）に記載の固体撮像装置。
（１９）
　前記複数の第１変換器それぞれは、前記単位画素又は当該第１変換器の入力ノードを初期化した後、前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第１画素信号と、前記単位画素を露光した後に前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第２画素信号を保持する機構、もしくは前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第１画素信号と、前記単位画素を露光した後に前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第２画素信号との差分を算出する論理回路をさらに備える前記（１５）～（１８）の何れか１項に記載の固体撮像装置。
　１０　固体撮像装置
　１１　タイミング制御部
　１２　垂直走査回路
　１３、２３　画素アレイ部
　１３Ａ～１３Ｚ、２３Ａ～２３Ｚ　画素グループ
　１３ａ～１３ｄ　グループ
　１３１　単位画素
　１４　読出電流源部
　１４１　可変電流源部
　１５、２５　カラム処理部
　１５Ａ～１５Ｚ、２５Ａ～２５Ｚ　カラムＡＤ回路
　１６　ノイズ付加部
　１７　参照電圧生成器
　２７　ＤＡＣ
　１８　水平走査回路
　１９　出力部
　１５１、４５１、５５１　容量性ＤＡＣ
　１５２　比較器
　１５３ａ、１５３ｂ　スイッチ
　１５４　論理回路
　１５６、１５８　配線
　１５７　制御線
　１６１、１６２、１６３、１６４　初期化電圧生成器
　１６２１　ＰＭＯＳトランジスタ
　１６３１　ＮＭＯＳトランジスタ
　１６３２－１～１６３２－ｋ　抵抗
　１６３３　増幅器
　３５１　オフセット
　１５１１、４５１１、５５１１　キャパシタ群
　１５２１、１５２３　ＰＭＯＳトランジスタ
　１５２２、１５２４　抵抗
　１５２５　可変電流源
　５５２　中間参照電圧生成回路
　５５２１　比較器
　５５２２　ＮＭＯＳトランジスタ
　５５２３－１～５５２３－６　抵抗
　１００００　間接ＴＯＦ方式距離画像センサ
　１０００１　センサチップ
　１０００２　回路チップ
　１００１０　垂直駆動回路
　１００２０　画素アレイ部
　１００４０　カラム信号処理部
　１００５０　タイミング制御部
　１００６０　出力回路部
　１０２３０　画素
　１０２３１　フォトダイオード
　１０２３２，１０２３７　転送トランジスタ
　１０２３３，１０２３８　リセットトランジスタ
　１０２３４　浮遊拡散層（タップＡ）
　１０２３５，１０２４０　増幅トランジスタ
　１０２３６，１０２４１　選択トランジスタ
　１０２３９　浮遊拡散層（タップＢ）
　１０２４２　オーバーフロートランジスタ
　ＩＮＴ　初期化電圧（線）
　ＲＥＦ　参照電圧（線）
　Ｐ１～Ｐ３　画素信号
　ＨＳＬ　水平信号線
　ＲＣＬ　行制御線
　ＶＳＬ、ＶＳＬ１～ＶＳＬ８、ＶＳＬ１，ＶＳＬ２　垂直信号線

Claims (19)

  1. 　行方向及び列方向に配列する複数の単位画素と、
    　それぞれが前記列方向に配列する複数の単位画素のうちの少なくとも１つに接続された複数の垂直信号線と、
    　それぞれが前記複数の垂直信号線それぞれに接続され、前記行方向に配列する単位画素毎の読み出しにおいて、前記垂直信号線に出現したアナログの画素信号をデジタルの画素信号に変換する複数の第１変換器と、
    　前記複数の単位画素又は前記複数の第１変換器の入力ノードを初期化するための初期化電圧を出力する初期化電圧生成器と、
    　前記初期化電圧生成器と前記複数の第１変換器とを接続する初期化電圧線と、
    　を備え、
    　前記初期化電圧生成器は、前記複数の第１変換器が処理対象とする行及び／又は列毎に出力する前記初期化電圧を変化させる固体撮像装置。
  2. 　前記複数の第１変換器それぞれは、第１入力端子が容量を介して前記複数の垂直信号線のいずれかに接続され、第２入力端子に比較用の電圧が容量を介して入力される比較器を含み、
    　前記初期化電圧線は、前記第１入力端子及び前記第２入力端子のうち少なくとも１つに接続される
    　請求項１に記載の固体撮像装置。
  3. 　前記比較用の電圧を出力する第２変換器と、
    　前記第２変換器と前記比較器の前記第２入力端子とを接続する配線と、
    　をさらに備え、
    　前記第２変換器は、前記比較器から出力された比較結果に基づいて出力する前記比較用の電圧の電圧値を切り替える
    　請求項２に記載の固体撮像装置。
  4. 　電圧値が一定の参照電圧を出力する参照電圧生成器と、
    　前記参照電圧生成器と前記複数の第１変換器における前記第２変換器とを接続する参照電圧線と、
    　をさらに備え、
    　前記第２変換器は、前記参照電圧に基づいて前記比較用の電圧を生成する
    　請求項３に記載の固体撮像装置。
  5. 　電圧値がランプ状に変化する参照電圧を出力する参照電圧生成器と、
    　前記参照電圧生成器と前記複数の第１変換器における前記比較器の前記第２入力端子とを容量を介して接続する参照電圧線と、
    　をさらに備える、
    　請求項２に記載の固体撮像装置。
  6. 　前記初期化電圧生成器は、前記複数の第１変換器が処理対象とする行及び／又は列毎に、前記初期化電圧の電圧値及び前記複数の第１変換器の入力ノードを初期化する電圧を与えるスイッチの制御パルス幅のうちの少なくとも１つを変化させる請求項１に記載の固体撮像装置。
  7. 　前記初期化電圧生成器は、前記複数の第１変換器の入力ノードそれぞれを初期化する期間の終端のタイミングでの前記複数の第１変換器の入力ノードそれぞれのセトリング状態が、前記行及び／又は列毎に変化するように、前記初期化電圧の電圧値及び前記複数の第１変換器の入力ノードを初期化する電圧を与える前記スイッチの制御パルス幅のうちの少なくとも１つを変化させる請求項６に記載の固体撮像装置。
  8. 　前記複数の単位画素それぞれに流れる読出電流を制御する読出電流源部をさらに備え、
    　前記複数の第１変換器が処理対象とする行毎に、前記読出電流の電流値を変化させる
    　請求項１に記載の固体撮像装置。
  9. 　前記複数の単位画素それぞれを初期化する期間の終端のタイミングでのセトリング状態が、前記行及び／又は列毎に変化するように、前記複数の単位画素それぞれに前記複数の単位画素をリセットするためのリセットゲートのパルス幅を変化させる請求項６に記載の固体撮像装置。
  10. 　前記複数の第１変換器それぞれは、前記単位画素又は当該第１変換器の入力ノードを初期化した後、前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第１画素信号と、前記単位画素を露光した後に前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第２画素信号を保持する機構、もしくは前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第１画素信号と、前記単位画素を露光した後に前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第２画素信号との差分を算出する論理回路をさらに備える請求項１に記載の固体撮像装置。
  11. 　行方向及び列方向に配列する複数の単位画素と、
    　それぞれが前記列方向に配列する複数の単位画素のうちの少なくとも１つに接続された複数の垂直信号線と、
    　それぞれが前記複数の垂直信号線それぞれに接続され、前記行方向に配列する単位画素毎の読み出しにおいて、前記垂直信号線に出現したアナログの画素信号をデジタルの画素信号に変換する複数の第１変換器と、
    　を備え、
    　前記複数の第１変換器それぞれは、
    　　比較用の電圧を出力する第２変換器と、
    　　第１入力端子が容量を介して前記複数の垂直信号線のいずれかに接続され、第２入力端子が前記第２変換器に接続された比較器と、
    　を含み、
    　前記比較器は、前記第２入力端子を構成するトランジスタの定数を、前記複数の第１変換器が処理対象とする行及び／又は列毎に変化させる
    　固体撮像装置。
  12. 　前記比較器は、前記第２入力端子を構成する前記トランジスタのフィンガー及び／又はマルチ数を、前記複数の第１変換器が処理対象とする行及び／又は列毎に変化させることで、前記第２入力端子を構成するトランジスタの前記定数を変化させる
    　請求項１１に記載の固体撮像装置。
  13. 　前記比較器は、前記第２入力端子を構成する複数のトランジスタを備え、
    　前記複数のトランジスタは、互いに定数が異なり、
    　前記比較器は、前記複数の第１変換器が処理対象とする行及び／又は列毎に、前記複数のトランジスタのうちの何れか１つ以上を選択的に使用することで、前記第２入力端子を構成するトランジスタの前記定数を変化させる
    　請求項１１に記載の固体撮像装置。
  14. 　前記複数の第１変換器それぞれは、前記単位画素又は当該第１変換器の入力ノードを初期化した後、前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第１画素信号と、前記単位画素を露光した後に前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第２画素信号を保持する機構、もしくは前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第１画素信号と、前記単位画素を露光した後に前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第２画素信号との差分を算出する論理回路をさらに備える請求項１０に記載の固体撮像装置。
  15. 　行方向及び列方向に配列する複数の単位画素と、
    　それぞれが前記列方向に配列する複数の単位画素のうちの少なくとも１つに接続された複数の垂直信号線と、
    　それぞれが前記複数の垂直信号線それぞれに接続され、前記行方向に配列する単位画素毎の読み出しにおいて、前記垂直信号線に出現したアナログの画素信号をデジタルの画素信号に変換する複数の第１変換器と、
    　を備え、
    　前記複数の第１変換器それぞれは、
    　　比較用の電圧を出力する第２変換器と、
    　　第１入力端子が容量を介して前記複数の垂直信号線のいずれかに接続され、第２入力端子が前記第２変換器に接続された比較器と、
    　を含み、
    　前記第２変換器は、出力する前記比較用のリセットコードを、前記複数の第１変換器が処理対象とする行及び／又は列毎に変化させる固体撮像装置。
  16. 　前記第２変換器は、並列に接続された複数のキャパシタを備え、各キャパシタの一方の端の接続先を前記複数の第１変換器が処理対象とする行及び／又は列毎に切り替えることで、出力する前記比較用のリセットコードを変化させる
    　請求項１５に記載の固体撮像装置。
  17. 　前記第２変換器は、所定の参照電圧から電圧値の異なる複数の中間参照電圧を生成する回路を含み、各キャパシタの一方の端に印加される電圧を、前記複数の第１変換器が処理対象とする行及び／又は列毎に、前記参照電圧と前記複数の中間参照電圧と接地電圧との何れかに切り替えることで、出力する前記比較用の電圧の電圧値を変化させる
    　請求項１６に記載の固体撮像装置。
  18. 　電圧値が一定の参照電圧を出力する参照電圧生成器と、
    　前記参照電圧生成器と前記複数の第１変換器における前記第２変換器とを接続する参照電圧線と、
    　をさらに備える請求項１７に記載の固体撮像装置。
  19. 　前記複数の第１変換器それぞれは、前記単位画素又は当該第１変換器の入力ノードを初期化した後、前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第１画素信号と、前記単位画素を露光した後に前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第２画素信号を保持する機構、もしくは前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第１画素信号と、前記単位画素を露光した後に前記垂直信号線に出現したアナログの画素信号をデジタルに変換することで得られた第２画素信号との差分を算出する論理回路をさらに備える請求項１５に記載の固体撮像装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220232185A1 (en) * 2021-01-20 2022-07-21 SK Hynix Inc. Image sensing device and method for operating the same
WO2022210380A1 (ja) * 2021-03-31 2022-10-06 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器
WO2022244293A1 (ja) * 2021-05-20 2022-11-24 ソニーセミコンダクタソリューションズ株式会社 アナログデジタル変換回路、固体撮像素子、および、アナログデジタル変換回路の制御方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11445137B2 (en) * 2019-07-17 2022-09-13 Semiconductor Components Industries, Llc Systems and methods for reference settling
CN114765212A (zh) * 2021-01-13 2022-07-19 京东方科技集团股份有限公司 一种驱动背板及其制作方法、探测基板及探测装置
KR102479291B1 (ko) * 2021-07-09 2022-12-20 주식회사 키파운드리 아날로그 디지털 변환기 및 그의 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014132822A1 (ja) * 2013-02-27 2014-09-04 ソニー株式会社 固体撮像素子、駆動方法、及び、電子機器
WO2016167290A1 (ja) * 2015-04-16 2016-10-20 ブリルニクスインク 固体撮像装置、固体撮像装置の駆動方法、および電子機器
WO2017119166A1 (ja) * 2016-01-06 2017-07-13 ソニー株式会社 固体撮像素子、固体撮像素子の駆動方法、及び、電子機器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4238900B2 (ja) 2006-08-31 2009-03-18 ソニー株式会社 固体撮像装置、撮像装置
US8310580B2 (en) 2009-07-27 2012-11-13 Sony Corporation Solid-state imaging device and camera system for suppressing occurrence of quantization vertical streaks
JP5524028B2 (ja) * 2010-11-22 2014-06-18 株式会社東芝 固体撮像装置
JP6579771B2 (ja) * 2015-03-26 2019-09-25 キヤノン株式会社 撮像装置
US10284213B2 (en) * 2017-04-21 2019-05-07 Analog Devices, Inc. Analog-to-digital converter reusing comparator for residue amplifier for noise shaping

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014132822A1 (ja) * 2013-02-27 2014-09-04 ソニー株式会社 固体撮像素子、駆動方法、及び、電子機器
WO2016167290A1 (ja) * 2015-04-16 2016-10-20 ブリルニクスインク 固体撮像装置、固体撮像装置の駆動方法、および電子機器
WO2017119166A1 (ja) * 2016-01-06 2017-07-13 ソニー株式会社 固体撮像素子、固体撮像素子の駆動方法、及び、電子機器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220232185A1 (en) * 2021-01-20 2022-07-21 SK Hynix Inc. Image sensing device and method for operating the same
WO2022210380A1 (ja) * 2021-03-31 2022-10-06 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器
WO2022244293A1 (ja) * 2021-05-20 2022-11-24 ソニーセミコンダクタソリューションズ株式会社 アナログデジタル変換回路、固体撮像素子、および、アナログデジタル変換回路の制御方法

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