KR102479291B1 - 아날로그 디지털 변환기 및 그의 동작 방법 - Google Patents

아날로그 디지털 변환기 및 그의 동작 방법 Download PDF

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Abstract

본 게시물의 다양한 실시 예들은 아날로그 디지털 변환기 및 그의 동작 방법에 관한 것이다. 아날로그 디지털 변환기(ADC)는, 제1 입력 단, 제2 입력 단 및 출력 단을 구비하고, 상기 제1 입력 단으로 입력되는 신호와 상기 제2 입력 단으로 입력되는 신호를 비교하고, 상기 비교 결과에 따라 0 또는 1의 출력 값(Vout)을 상기 출력단으로 출력하는 비교기(COMP), 상기 비교기의 상기 출력 값(Vout)을 받아, 최상위 비트부터 최하위 비트의 디지털 신호 값을 설정하고, 상기 디지털 신호 값을 출력하는 축차 비교 레지스터(SAR), 및 기준 전압(Vref)에 기초하여 상기 디지털 신호 값을 받아 아날로그 신호 (Vdac')로 변환하여 상기 제2 입력 단으로 출력하는 디지털 아날로그 변환기(DAC)를 포함하고, 상기 디지털 아날로그 변환기(DAC)는, 상기 디지털 신호 값을 상기 아날로그 신호(Vdac')로 변환할 때 상기 아날로그 신호 (Vdac')에 부가된 잡음 성분(ΔVnoise)을 상기 제1 입력 단에 제공함으로써, 디지털 값으로 변환하고자 하는 아날로그 입력 신호(Vin)에 상기 잡음 성분(ΔVnoise)이 부가된 신호가 상기 제1 입력 단에 입력되도록 하여 상기 비교기(COMP)에서 상기 잡음 성분(ΔVnoise)이 상쇄되도록 할 수 있다.

Description

아날로그 디지털 변환기 및 그의 동작 방법{ANALOG TO DIGITAL CONVERTER AND OPERATION METHOD THEREOF}
본 게시물의 다양한 실시 예들은 아날로그 디지털 변환기 및 그의 동작 방법에 관한 것이다.
아날로그 디지털 변환기(Analog-to-Digital Converter, 이하 'ADC'라 칭함)는 아날로그 신호를 디지털 신호로 변환시키는 장치로, 모바일 기기, 가전, 자동차 산업 등과 같은 다양한 분야에서 사용되고 있다. ADC에는 다양한 종류가 있으며, 최근에는 축차 비교 레지스터(successive approximation register, 이하 'SAR'이라 칭함) 타입의 ADC가 가장 많이 사용되고 있다.
SAR 타입 ADC는 이진 탐색을 통해 양자화하는 변환 장치로, 디지털 아날로그 변환기(Digital-to-Analog Converter, 이하 'DAC'라 칭함)와 비교기를 이용하여, 최상위 비트부터 최하위 비트까지 연속적으로 디지털 신호 값을 결정 및 출력한다.
SAR 타입 ADC의 정확도를 향상시키기 위해서는, SAR 타입 ADC에 포함된 DAC의 출력 값이 잡음 등의 외부 영향을 받지 않는 것이 중요하다. 그러나, 현실 상황에서는 다양한 잡음 성분(예: 전원(power) 잡음, 그라운드(ground) 잡음, 및 기타 외부 영향에 의한 잡음)에 의해 DAC의 출력 값에 영향을 미칠 수 있다.
따라서, 본 게시물의 다양한 실시 예들에서는 잡음 환경에서도 높은 성능을 가지는 아날로그 디지털 변환기 및 그의 동작 방법에 대해 게시한다.
본 문서에서 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 게시물이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 게시물의 다양한 실시 예들에 따르면, 아날로그 디지털 변환기(ADC)는, 제1 입력 단, 제2 입력 단 및 출력 단을 구비하고, 상기 제1 입력 단으로 입력되는 신호와 상기 제2 입력 단으로 입력되는 신호를 비교하고, 상기 비교 결과에 따라 0 또는 1의 출력 값(Vout)을 상기 출력단으로 출력하는 비교기(COMP), 상기 비교기의 상기 출력 값(Vout)을 받아, 최상위 비트부터 최하위 비트의 디지털 신호 값을 설정하고, 상기 디지털 신호 값을 출력하는 축차 비교 레지스터(SAR), 및 기준 전압(Vref)에 기초하여 상기 디지털 신호 값을 받아 아날로그 신호 (Vdac')로 변환하여 상기 제2 입력 단으로 출력하는 디지털 아날로그 변환기(DAC)를 포함하고, 상기 디지털 아날로그 변환기(DAC)는, 상기 디지털 신호 값을 상기 아날로그 신호(Vdac')로 변환할 때 상기 아날로그 신호 (Vdac')에 부가된 잡음 성분(ΔVnoise)을 상기 제1 입력 단에 제공함으로써, 디지털 값으로 변환하고자 하는 아날로그 입력 신호(Vin)에 상기 잡음 성분(ΔVnoise)이 부가된 신호가 상기 제1 입력 단에 입력되도록 하여 상기 비교기(COMP)에서 상기 잡음 성분(ΔVnoise)이 상쇄되도록 할 수 있다.
본 게시물의 일 실시 예에 따르면, 상기 디지털 아날로그 변환기(DAC)는, 상기 잡음 성분(ΔVnoise)이 포함된 상기 아날로그 신호(Vdac')를 상기 제2 입력 단에 제공하는 제1 기준 전압 사다리, 상기 잡음 성분(ΔVnoise)을 상기 제1 입력 단에 제공하는 제2 기준 전압 사다리, 및 상기 제1 기준 전압 사다리와 상기 제2 기준 전압 사다리를 연결하는 콘덴서를 포함할 수 있다.
본 게시물의 일 실시 예에 따르면, 상기 제2 기준 전압 사다리는, 상기 콘덴서를 통해 상기 잡음 성분(ΔVnoise)을 전달받고, 상기 전달받은 상기 잡음 성분(ΔVnoise)을 상기 제1 입력 단으로 제공할 수 있다,
본 게시물의 일 실시 예에 따르면, 상기 제2 기준 전압 사다리는, 상기 기준 전압에 대응하는 가상 접지(virtual ground)를 포함할 수 있다.
본 게시물의 일 실시 예에 따르면, 상기 제2 기준 전압 사다리는, 상기 제1 기준 전압 사다리와 동일한 수동 소자를 갖는 동일한 구조의 기준 전압 사다리이며, 상기 수동 소자는, 저항 소자, 또는 콘덴서 중 적어도 하나를 포함할 수 있다.
본 게시물의 일 실시 예에 따르면, 상기 제1 기준 전압 사다리의 일단은 접지에 연결되고, 상기 제2 기준 전압 사다리의 일단은 플로팅될 수 있다.
본 게시물의 일 실시 예에 따르면, 상기 제1 기준 전압 사다리는, 복수의 저항 소자들로 구성되어 상기 축차 비교 레지스터의 일부 비트들의 디지털 신호 값을 아날로그 신호로 변환하는 제1 부분, 및 복수의 콘덴서들로 구성되어 상기 축차 비교 레지스터의 나머지 비트들의 디지털 신호 값을 아날로그 신호로 변환하는 제2 부분을 포함하며, 상기 제2 기준 전압 사다리는, 상기 제1 기준 전압 사다리와 동일한 구조로 구비될 수 있다.
본 게시물의 다양한 실시 예들에 따르면, 아날로그 디지털 변환기(ADC)의 동작 방법은, 축차 비교 레지스터(SAR)에서 최상위 비트부터 최하위 비트 들 중 적어도 하나의 비트에 대한 값을 사전 설정하는 동작, 상기 축차 비교 레지스터(SAR)에서 디지털 신호 값을 출력하는 동작, 디지털 아날로그 변환기(DAC)에서 기준 전압(Vref)에 기초하여, 상기 디지털 신호 값을 아날로그 신호(Vdac')로 변환하는 동작, 상기 디지털 아날로그 변환기(DAC)에서, 상기 디지털 신호 값을 상기 아날로그 신호(Vdac')로 변환할 때 상기 아날로그 신호(Vdac')에 부가된 잡음 성분(ΔVnoise)을 출력하는 동작, 상기 디지털 아날로그 변환기(DAC)에서 상기 아날로그 신호(Vdac')를 출력하는 동작, 제1 입력 단, 제2 입력 단, 및 출력 단을 갖는 비교기(COMP)에서 상기 제1 입력 단, 및 상기 제2 입력 단 각각을 통해 디지털 값으로 변환하고자 하는 아날로그 입력 신호(Vin)에 상기 잡음 성분(ΔVnoise)이 부가된 신호, 및 상기 아날로그 신호(Vdac')를 입력 받아 비교하는 동작, 상기 비교기(COMP)에서 상기 비교 결과에 따라 0 또는 1의 출력 값(Vout)을 출력하는 동작을 포함할 수 있다.
본 게시물의 일 실시 예에 따르면, 상기 축차 비교 레지스터(SAR)에서 상기 출력 값(Vout)을 기반으로 상기 최상위 비트부터 상기 최하위 비트 중 어느 하나의 비트의 값을 고정하는 동작을 더 포함하며, 상기 고정된 비트를 제외한 남은 적어도 하나의 하위 비트를 설정하기 위해, 상기 사전 설정하는 동작부터 상기 출력 값(Vout)을 출력하는 동작을 반복적으로 수행할 수 있다.
본 게시물의 일 실시 예에 따르면, 상기 디지털 아날로그 변환기(DAC)에서 상기 아날로그 신호(Vdac')로 변환하는 동작은, 제1 기준 전압 사다리에서 상기 잡음 성분(ΔVnoise)이 포함된 상기 아날로그 신호(Vdac')를 상기 비교기(COMP)의 상기 제2 입력 단으로 제공하는 동작, 및 상기 제1 기준 전압 사다리와 콘덴서를 통해 연결된 제2 기준 전압 사다리에서, 상기 잡음 성분(ΔVnoise)을 상기 비교기(COMP)의 상기 제1 입력 단으로 제공하는 동작을 포함할 수 있다.
본 게시물의 일 실시 예에 따르면, 상기 제2 기준 전압 사다리에서 상기 잡음 성분(ΔVnoise)을 상기 비교기(COMP)의 상기 제1 입력 단으로 제공하는 동작은, 상기 제2 기준 전압 사다리가 상기 콘덴서를 통해 상기 제1 기준 전압 사다리로부터 상기 잡음 성분(ΔVnoise)을 전달받는 동작, 및 상기 전달받은 잡음 성분(ΔVnoise)을 상기 비교기(COMP)의 상기 제1 입력 단으로 제공하는 동작을 포함할 수 있다.
본 게시물의 일 실시 예에 따르면, 상기 제2 기준 전압 사다리에서 상기 잡음 성분(ΔVnoise)을 상기 비교기(COMP)의 상기 제1 입력 단으로 제공하는 동작은, 상기 제2 기준 전압 사다리에서 상기 제2 기준 전압 사다리와 상기 콘덴서 사이의 가상 접지의 값을 출력하는 동작을 포함할 수 있다.
본 게시물의 일 실시 예에 따르면, 상기 제2 기준 전압 사다리는, 상기 제1 기준 전압 사다리와 동일한 수동 소자를 갖는 동일한 구조의 기준 전압 사다리이며, 상기 수동 소자는, 저항 소자, 또는 콘덴서 중 적어도 하나를 포함할 수 있다.
본 게시물의 일 실시 예에 따르면, 상기 제1 기준 전압 사다리의 일단은 접지에 연결되고, 상기 제2 기준 전압 사다리의 일단은 플로팅될 수 있다.
본 게시물의 일 실시 예에 따르면, 상기 제1 기준 전압 사다리는, 복수의 저항 소자들로 구성되어 상기 축차 비교 레지스터(SAR)의 일부 비트들의 디지털 신호 값을 아날로그 신호로 변환하는 제1 부분, 및 복수의 콘덴서들로 구성되어 상기 축차 비교 레지스터(SAR)의 나머지 비트들의 디지털 신호 값을 아날로그 신호로 변환하는 제2 부분을 포함하며, 상기 제2 기준 전압 사다리는, 상기 제1 기준 전압 사다리와 동일한 구조로 구비될 수 있다.
본 게시물의 다양한 실시 예들에 따른 축차 비교 레지스터 타입의 아날로그 디지털 변환기에서, 내부의 디지털 아날로그 변환기의 출력 값에 적용된 잡음 성분을 비교기의 아날로그 신호 입력 단에 적용함으로써, 다양한 잡음 환경에서도 잡음이 없는 환경과 동일한 성능을 얻을 수 있다.
도 1은 일반적인 SAR 타입 ADC의 구조를 도시한다.
도 2는 본 게시물의 다양한 실시 예들에 따른 SAR 타입 ADC의 구조를 도시한다.
도 3a는 본 게시물의 다양한 실시 예들에 따른 N비트 SAR 타입 ADC의 구조에 대한 예시도이다.
도 3b는 본 게시물의 다양한 실시 예들에 따른 3비트 SAR 타입 ADC에서 DAC의 구조에 대한 예시도이다.
도 4는 본 게시물의 다양한 실시 예들에 따른 10비트 SAR 타입 ADC에서 DAC의 구조에 대한 예시도이다.
도 5는 본 게시물의 다양한 실시 예들에 따른 SAR 타입 ADC에서 아날로그 신호를 디지털 신호로 변환하는 흐름도이다.
도면의 설명과 관련하여, 동일 또는 유사한 구성요소에 대해서는 동일 또는 유사한 참조 부호가 사용될 수 있다.
본 게시물의 이점 및 특징, 그리고 그것들을 달성하는 장치 및 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 게시물은 이하에서 게시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 게시물의 게시가 완전하도록 하며, 본 게시물이 속하는 기술분야에서 통상의 지식을 가진 자에게 게시물의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 게시물은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 게시물을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다.
따라서, 이하에서 언급되는 제 1 구성 요소는 본 게시물의 기술적 사상 내에서 제2 구성 요소 일 수도 있음은 물론이다. 다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 게시물이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 실시 예에서 사용되는 '부' 또는 '모듈'이라는 용어는 소프트웨어 또는 FPGA또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '부' 또는 '모듈'은 어떤 역할들을 수행한다. 그렇지만 '부' 또는 '모듈'은 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '부' 또는 '모듈'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '부' 또는 '모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성 요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. 구성요소들과 '부' 또는 '모듈'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '부' 또는 '모듈'들로 결합되거나 추가적인 구성요소들과 '부' 또는 '모듈'들로 더 분리될 수 있다.
본 게시물의 몇몇 실시 예들과 관련하여 설명되는 방법 또는 알고리즘의 단계는 프로세서에 의해 실행되는 하드웨어, 소프트웨어 모듈, 또는 그 2 개의 결합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 기록 매체에 상주할 수도 있다. 예시적인 기록 매체는 프로세서에 커플링되며, 그 프로세서는 기록 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기입할 수 있다. 다른 방법으로, 기록 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 기록 매체는 주문형 집적회로(ASIC) 내에 상주할 수도 있다.
도 1은 일반적인 SAR 타입 ADC(100)의 구조를 도시한다.
도 1을 참조하면, 일반적인 SAR 타입 ADC(100)는 비교기(comparator, 110), SAR(successive approximation register, 120), 및 DAC(Digital-to-Analog Converter, 130)를 포함할 수 있다.
비교기(110)는 제1 입력 단을 통해 입력되는 아날로그 입력 신호(또는 아날로그 입력 전압, Vin)와 제2 입력 단을 통해 입력되는 신호(Vdac)를 비교하고, 비교 결과에 따라 하이(high) 또는 로우(low) 형태의 디지털 신호(Vout)를 출력할 수 있다. 제2 입력 단을 통해 입력되는 신호(Vdac)는, DAC(130)로부터 출력되는 아날로그 신호(또는 아날로그 전압)일 수 있다. 예를 들어, 비교기(110)는 아날로그 입력 신호(Vin)가 DAC(130)의 출력 신호(Vdac)보다 큰 경우, 하이(high) 신호를 출력하고, 아날로그 입력 신호(Vin)가 DAC(130)의 출력 신호(Vdac)보다 작은 경우, 로우(low) 신호를 출력할 수 있다.
SAR(120)은 비교기(110)로부터 출력되는 디지털 신호를 기반으로 최상위 비트(MSB, Most Significant Bit)부터 최하위 비트(LSB, Least Significant Bit)까지 연속적으로 디지털 신호 값을 저장하고, 저장된 값을 디지털 신호 데이터(digital output data)로 출력할 수 있다.
DAC(130)는 기준 전압(Vref)에 따라 SAR(120)에 저장된 디지털 신호 값을 아날로그 신호로 변환하여 출력할 수 있다. 예를 들어, DAC(130)는 기준 전압 사다리(reference voltage ladder, 132)를 기반으로, 디지털 신호 값에 대응되는 아날로그 신호를 출력할 수 있다. DAC(130)에서 출력되는 아날로그 신호는, 비교기(110)의 제2 입력 단으로 제공될 수 있다.
상술한 바와 같이 SAR 타입 ADC(100)는, DAC(130)와 비교기(110)를 기반으로 아날로그 신호를 디지털 신호로 변환할 수 있다. 그러나, 실제 환경에서 다양한 잡음 성분이 존재하여, DAC(130)의 출력 신호에 영향을 미칠 수 있으며, 이는 SAR 타입 ADC(100)의 성능을 저하시킬 수 있다. 예를 들어, DAC(130)의 기준 전압 사다리에서 출력되는 아날로그 신호는 전원(power) 잡음, 그라운드(ground) 잡음, 또는 외부 영향에 의한 잡음 등과 같이 다양한 잡음 성분이 반영된 신호일 수 있으며, SAR 타입 ADC(100)는 잡음 성분이 반영된 DAC(130)의 출력 신호를 기반으로 잘못된 디지털 신호 데이터를 출력할 수 있다.
예컨대, 잡음이 없는 이상적인 상황에서, 아날로그 입력 신호가 "4.5mV"이고, 3비트의 SAR(120)에 저장된 디지털 신호 값이 "101"인 경우, DAC(130)는 기준 전압 사다리를 기반으로 디지털 신호 값 "101"에 대응되는 "5mV"의 아날로그 신호를 출력할 수 있다. 이때, 비교기(110)는 제1 입력 단을 통해 입력되는 "4.5mV"의 아날로그 입력 신호가, 제2 입력 단을 통해 입력되는 "5mV" DAC(130)의 출력 신호보다 작으므로, 로우 신호를 출력할 수 있다.
그러나, 잡음이 존재하는 상황에서, 아날로그 입력 신호가 "4.5mV"이고, 3비트의 SAR(120)에 저장된 디지털 신호 값이 "101"인 경우, DAC(130)는 기준 전압 사다리를 기반으로 디지털 신호 값 "100"에 대응되는 "5mV"의 아날로그 신호가 아닌, 잡음 성분(ΔVnoise=-1mV)이 반영된 "4mV"의 아날로그 신호를 출력할 수 있다. 이때, 비교기(110)는 제1 입력 단을 통해 입력되는 "4.5mV"의 아날로그 입력 신호가, 제2 입력 단을 통해 입력되는 "4mV" DAC(130)의 출력 신호보다 크므로, 하이 신호를 출력하게 된다. 즉, DAC가 잡음 성분이 반영된 아날로그 신호를 출력함으로써, 비교기는 잡음이 없는 이상적인 경우와 반대되는 결과를 출력하게 되며, 이는 SAR 타입 ADC의 성능 저하로 이어지게 된다.
따라서, 본 게시물의 다양한 실시 예들에서는, 잡음이 존재하는 환경에서도 높은 성능을 가지는 아날로그 디지털 변환기 및 그의 동작 방법에 대해 게시한다.
도 2는 본 게시물의 다양한 실시 예들에 따른 SAR 타입 ADC(200)의 구조를 도시한다. 이하에서, SAR 타입 ADC(200)의 일부 구성 요소는 도 3a, 및 도 3b를 참조하여 설명할 것이다. 도 3a는 본 게시물의 다양한 실시 예들에 따른 N비트 SAR 타입 ADC의 구조에 대한 예시도이고, 도 3b는 본 게시물의 다양한 실시 예들에 따른 3비트 SAR 타입 ADC(350)에서 DAC의 구조에 대한 예시도이다.
도 2를 참조하면, 본 게시물의 다양한 실시 예들에 따른 SAR 타입 ADC(200)는 비교기(comparator, 210), SAR(successive approximation register, 220), 및 DAC(Digital-to-Analog Converter, 230)를 포함할 수 있다.
다양한 실시 예들에 따르면, 비교기(210)는 제1 입력 단을 통해 입력되는 아날로그 신호(또는 전압)와 제2 입력 단을 통해 입력되는 아날로그 신호를 비교하고, 비교 결과에 따라 하이(high) 또는 로우(low) 형태의 디지털 신호(Vout)를 출력할 수 있다. 일 실시 예에 따르면, 비교기(210)의 제1 입력 단을 통해 입력되는 아날로그 신호는, 아날로그 입력 신호(Vin)에 DAC(230)로부터 출력된 잡음 성분의 아날로그 신호(ΔVnoise)가 더해진 신호(Vin +ΔVnoise)일 수 있다. 아날로그 입력 신호(Vin)는, SAR 타입 ADC(200)의 입력 단을 통해 입력되는 아날로그 신호를 의미할 수 있다. 일 실시 예에 따르면, 비교기(210)의 제2 입력 단을 통해 입력되는 신호(Vdac')는, DAC(230)에서 출력되는 신호로, 잡음 성분이 반영된 아날로그 신호(Vdac + ΔVnoise)일 수 있다. 비교기(210)는 제1 입력 단을 통해 입력되는 아날로그 신호(Vin + ΔVnoise)가 제2 입력 단을 통해 입력되는 아날로그 신호(Vdac + ΔVnoise)보다 큰 경우(Vin + ΔVnoise > Vdac + ΔVnoise), 하이(high) 신호를 출력하고, 제1 입력 단을 통해 입력되는 아날로그 신호(Vin + ΔVnoise)가 제2 입력 단을 통해 입력되는 아날로그 신호(Vdac + ΔVnoise)보다 작은 경우(Vin + ΔVnoise < Vdac + ΔVnoise), 로우(low) 신호를 출력할 수 있다.
다양한 실시 예들에 따르면, SAR(220)은 N비트 레지스터를 포함하여, 비교기(210)로부터 출력되는 디지털 신호를 기반으로 최상위 비트(MSB, Most Significant Bit)부터 최하위 비트(LSB, Least Significant Bit)까지 연속적으로 디지털 신호 값을 저장하고, 저장된 값을 디지털 신호 데이터(digital output data)로 출력할 수 있다.
다양한 실시 예들에 따르면, DAC(230)는 기준 전압에 따라 SAR(220)에 저장된 디지털 신호 값을 아날로그 신호로 변환하여 출력할 수 있다. 일 실시 예에 따르면, DAC(230)는 제1 기준 전압 사다리(reference voltage ladder1, 231)를 기반으로, 기준 전압에 따라 디지털 신호 값에 대응되는 아날로그 신호를 출력할 수 있다. 이때, 출력되는 아날로그 신호(Vdac')는 제1 기준 전압 사다리에 가해진 잡음 성분이 적용된 신호(Vdac + ΔVnoise)일 수 있다. 여기서, Vdac는 제1 기준 전압 사다리에 잡음 성분이 가해지지 않는 이상적인 상황에서, DAC(230)가 제1 기준 전압 사다리를 이용하여 제1 디지털 신호 값에 대해 출력하는 아날로그 신호를 의미한다.
ΔVnoise는 잡음 성분이 존재하는 실제 상황에서 제1 기준 전압 사다리에 가해진 잡음 성분에 대응되는 아날로그 신호일 수 있다. 일 실시 예에 따르면, 제1 기준 전압 사다리(231)는 복수의 저항 소자들을 포함하는 저항 타입이거나, 복수의 콘덴서들을 포함하는 콘덴서 타입이거나, 이들이 조합된 형태로 구성될 수 있다.
다양한 실시 예들에 따르면, DAC(230)는 제2 기준 전압 사다리(reference voltage ladder2, 233)를 기반으로 제1 기준 전압 사다리에 가해진 잡음 성분에 대응되는 아날로그 신호(ΔVnoise)를 출력할 수 있다. 제2 기준 전압 사다리(233)를 기반으로 출력되는 잡음 성분의 아날로그 신호(ΔVnoise)는 비교기의 제1 입력 단으로 제공되어, 아날로그 입력 신호에 더해질 수 있다. 일 실시 예에 따르면, 잡음 성분의 아날로그 신호(ΔVnoise)는 가산기를 통해 SAR 타입 DAC(200)에 입력되는 아날로그 입력 신호에 더해질 수 있다. 일 실시 예에 따르면, 제2 기준 전압 사다리(233)는, 제1 기준 전압 사다리(231)와 동일한 저항 값을 갖도록 동일한 구조로 구성될 수 있다. 예를 들어, 제1 기준 전압 사다리(231)가 복수의 저항 소자들로 구성된 경우, 제2 기준 전압 사다리(233)는 제1 기준 전압 사다리(231)와 동일하게 복수의 저항 소자들로 구성될 수 있다. 다른 예로, 제1 기준 전압 사다리(231)가 복수의 콘덴서들로 구성된 경우, 제2 기준 전압 사다리(233)는 제1 기준 전압 사다리(231)와 동일하게 복수의 콘덴서들로 구성될 수 있다. 또 다른 예로, 제1 기준 전압 사다리(231)가 복수의 저항 소자들과 복수의 콘덴서들이 조합된 형태로 구성된 경우, 제2 기준 전압 사다리(233)는 제1 기준 전압 사다리(231)와 동일하게 복수의 저항 소자들과 복수의 콘덴서들이 조합된 형태로 구성될 수 있다.
다양한 실시 예들에 따르면, 제1 기준 전압 사다리(231)와 제2 기준 전압 사다리(233)는 도 3a에 도시된 바와 같이, 콘덴서(301)를 통해 연결될 수 있다. 제2 기준 전압 사다리(233)는 제1 기준 전압 사다리(231)와 콘덴서(301)를 통해 연결됨으로써, 콘덴서(301)를 통해 제1 기준 전압 사다리(231)에 가해진 잡음 성분을 전달받을 수 있다. 일 실시 예에 따르면, 제2 기준 전압 사다리(233)와 콘덴서(301) 사이의 노드는 가상 접지(virtual ground)가 될 수 있다.
일 실시 예에 따르면, 제1 기준 전압 사다리(231)와 제2 기준 전압 사다리(233)는 동일한 소자들로 동일한 구조를 갖도록 구성되나, 제1 기준 전압 사다리의 일단은 접지(ground)에 연결되나, 제2 기준 전압 사다리(233)의 일단은 오픈될 수 있다. 여기서 오픈의 의미는 플로팅(floating) 상태를 말한다. 예를 들어, 도 3b에 도시된 바와 같이, 제1 기준 전압 사다리(231)와 제2 기준 전압 사다리(233)는 복수의 저항 소자들을 포함하는 동일한 구조이나, 제1 기준 전압 사다리(231)의 일단은 접지에 연결되고, 제2 기준 전압 사다리(233)의 일단은 오픈되도록 구성될 수 있다. 여기서 오픈의 의미는 플로팅(floating) 상태를 말한다.
일 실시 예에 따르면, 제2 기준 전압 사다리(233)는 제1 기준 전압 사다리(231)에 잡음 성분이 가해지지 않은 상태에서, 가상 접지 값에 대응되는 아날로그 신호를 출력할 수 있다. 일 실시 예에 따르면, 제2 기준 전압 사다리(233)는, 제1 기준 전압 사다리(231)에 잡음 성분이 가해지는 경우, 콘덴서(301)를 통해 제1 기준 전압 사다리(231)에 가해진 잡음 성분을 전달받음으로써, 잡음 성분에 대응되는 아날로그 신호(ΔVnoise)를 출력할 수 있다.
이하에서, 도 3b를 참조하여 본 게시물에서 제안하는 SAR 타입 ADC의 동작을 예를 들어 설명하면 다음과 같다. 여기서는, 설명의 편의를 위해, SAR이 3비트의 레지스터를 포함하는 경우를 가정하여 설명할 것이다. 또한, 설명의 편의를 위해, 3비트 SAR의 최상위 비트부터 최하위 비트의 값을 결정하는 각 단계들 중, 최하위 비트의 값을 결정하는 단계에서 잡음이 가해지는 경우를 가정하여 설명할 것이다. 그러나, 본 게시물의 다양한 실시 예들은, 최상위 비트부터 최하위 비트의 값을 결정하는 모든 단계들에서 잡음이 가해지는 경우에도 동일하게 적용될 수 있다.
먼저, 4.5mV의 아날로그 입력 신호(Vin)가 SAR 타입 ADC(200, 350)에 입력될 수 있다. 이때, SAR(220)은 최상위 비트 D2의 값을 "high"로 설정하고, 나머지 하위비트들 D1, 및 D0의 값을 "low"로 설정하는 사전 설정(preset) 동작을 수행할 수 있다. 사전 설정 동작에 따라, SAR(200)에 저장된 디지털 신호 값은 "100"이 될 수 있다.
DAC(230)는 내부 디코더를 이용하여 SAR(220)에 저장된 디지털 신호 값 "100"에 대응되는 값(de4)를 지정함으로써, 제1 기준 전압 사다리(231)를 통해 "100"에 대응되는 아날로그 신호를 출력할 수 있다. 제1 기준 전압 사다리(231)에 잡음 성분이 가해지지 않음으로써, DAC(230)는 제1 기준 전압 사다리(231)를 통해 "100"에 대응되는 4mV의 아날로그 신호(Vdac = 4mV)를 출력할 수 있다. 이때, DAC(230)의 제2 기준 전압 사다리(233)는 가상 접지 값에 대응되는 아날로그 신호를 출력할 수 있으며, 제1 기준 전압 사다리(231)에 잡음 성분이 가해지지 않았으므로, 제2 기준 전압 사다리(233)는 0mV의 아날로그 신호를 출력할 수 있다.
비교기(210)는 입력되는 제1 입력 단을 통해 입력되는 4.5mV의 아날로그 신호와 제2 입력 단을 통해 입력되는, DAC(230)의 출력 신호인 4mV의 아날로그 신호를 비교할 수 있다. 비교기(210)는 제1 입력 단을 통해 입력되는 아날로그 신호 값이 더 크므로, "high"를 출력할 수 있다.
SAR(220)는 비교기(210)의 출력이 "high"인 것을 기반으로, 최상위 비트 D2의 값을 "high"로 고정(set)할 수 있다.
다음으로, SAR(220)은 고정된 최상위 비트를 제외한 나머지 비트들에 대한 값을 사전 설정(preset)할 수 있다. SAR(200)은 차상위 비트 D1값을 결정하기 위해, 차상위 비트 D1의 값을 "high"로, 최하위 비트 D0의 값을 "low"로 사전 설정할 수 있다.
최상위 비트의 고정 및 그 외 비트들에 대한 사전 설정 동작에 따라, SAR(200)에 저장된 디지털 신호 값은 "110"이 될 수 있다.
DAC(230)는 내부 디코더를 이용하여 SAR(220)에 저장된 디지털 신호 값 "110"에 대응되는 값(de6)를 지정함으로써, 제1 기준 전압 사다리(231)를 통해 "110"에 대응되는 아날로그 신호를 출력할 수 있다. 제1 기준 전압 사다리(231)에 잡음 성분이 가해지지 않음으로써, DAC(230)는 제1 기준 전압 사다리(231)를 통해 "110"에 대응되는 6mV의 아날로그 신호(Vdac = 6mV)를 출력할 수 있다. 이때, DAC(230)의 제2 기준 전압 사다리(233)는 가상 접지 값에 대응되는 아날로그 신호를 출력할 수 있으며, 제1 기준 전압 사다리(231)에 잡음 성분이 가해지지 않았으므로, 제2 기준 전압 사다리(233)는 0mV의 아날로그 신호를 출력할 수 있다.
비교기(210)는 입력되는 제1 입력 단을 통해 입력되는 4.5mV의 아날로그 신호와 제2 입력 단을 통해 입력되는, DAC(230)의 출력 신호인 6mV의 아날로그 신호를 비교할 수 있다. 비교기(210)는 제1 입력 단을 통해 입력되는 아날로그 신호 값이 제2 입력 단을 통해 입력되는 신호 값보다 더 작으므로, "low"를 출력할 수 있다.
SAR(220)는 비교기(210)의 출력이 "low"인 것을 기반으로, 차상위 비트 D1의 값을 "low"로 고정(set)할 수 있다.
다음으로, SAR(220)은 고정된 최상위 비트 D2와 차상위 비트 D1을 제외한 나머지 비트인 최하위 비트 D0에 대한 값을 사전 설정(preset)할 수 있다. SAR(200)은 최하위 비트 D0값을 결정하기 위해, 최하위 비트 D0의 값을 "high"로 사전 설정할 수 있다.
최상위 비트와 차상위 비트의 고정 및 최하위 비트에 대한 사전 설정 동작에 따라, SAR(200)에 저장된 디지털 신호 값은 "101"이 될 수 있다.
DAC(230)는 내부 디코더를 이용하여 SAR(220)에 저장된 디지털 신호 값 "101"에 대응되는 값(de5)을 지정함으로써, 제1 기준 전압 사다리(231)를 통해 "101"에 대응되는 아날로그 신호를 출력할 수 있다. 이때, 제1 기준 전압 사다리(231)에 잡음 성분이 가해짐으로써, DAC(230)는 제1 기준 전압 사다리(231)를 통해 "101"에 대응되는 5mV의 아날로그 신호가 아닌, 잡음 성분의 영향으로 변경된 4mV(5mV(Vdac) + (-1mV(ΔVnoise)))의 아날로그 신호 출력할 수 있다. 이때, DAC(230)의 제2 기준 전압 사다리(233)는 콘덴서(301)를 통해, 제1 기준 전압 사다리(231)에 가해진 잡음 성분을 전달받음으로써, 잡음 성분에 대응되는 -1mV의 아날로그 신호를 출력할 수 있다. 제2 기준 전압 사다리(233)에서 출력된 -1mV의 잡음 성분의 아날로그 신호는, 아날로그 입력 신호(Vin)에 더해져 비교기(210)의 제1 입력 단에 입력될 수 있다.
비교기(210)는 제1 입력 단을 통해, 4.5mV의 아날로그 입력 신호와 DAC(230)에서 출력된 잡음 성분의 1mV의 아날로그 신호가 더해진 3.5mV (4.5mV(Vin) + (-1mV(ΔVnoise)))의 아날로그 신호를 입력 받을 수 있다. 비교기(210)는 제2 입력 단을 통해 입력되는 3.5mV의 아날로그 신호와 DAC(230)의 출력 신호인 4mV(5mV(Vdac) + (- 1mV(ΔVnoise)))의 아날로그 신호를 비교할 수 있다. 비교기(210)는 제1 입력 단을 통해 입력되는 아날로그 신호 값이 제2 입력 단을 통해 입력되는 아날로그 신호 값보다 더 작으므로(Vin + ΔVnoise < Vdac + ΔVnoise), "low"를 출력할 수 있다.
SAR(220)는 비교기(210)의 출력이 "low"인 것을 기반으로, 최하위 비트 D0의 값을 "low"로 고정(set)할 수 있다.
최종적으로, SAR(220)는 "100"의 최종 디지털 데이터를 출력할 수 있다.
상술한 바와 같이, 본 게시물의 다양한 실시 예들에 따른 SAR 타입 ADC에서는, 비교기(210)의 양 단에 입력되는 아날로그 신호들에 동일한 잡음 성분이 적용되도록 동작함으로써, 비교기(210)에서 잡음 성분에 의한 영향을 상쇄시킬 수 있다. 즉, 본 게시물의 다양한 실시 예들에 따른 SAR 타입 ADC에서는 DAC에 잡음이 발생되더라도, 비교기(210)가 잡음에 영향을 받지 않고, 아날로그 입력 신호(Vin)와 내부 DAC의 출력 신호(Vdac)의 차이를 기반으로 결과 신호를 출력할 수 있다.
상술한 도 3b에서는 DAC(230)가 저항 소자들로 구성된 기준 전압 사다리들(231, 233)을 포함하는 RDAC(resistor type DAC)인 경우를 가정하여 설명하였다. 그러나, 다양한 실시 예들에 따르면, DAC의 제1 및 제2 기준 전압 사다리(231, 233)는 콘덴서와 저항 소자들을 모두 포함하는 형태로 구성될 수 있다. 일 실시 예에 따르면, n비트 SAR 타입의 ADC에서, DAC는 상위 a비트를 담당하는 RDAC(resistor type DAC)와 하위 b(n-a)비트를 담당하는 CDAC(capacitor type DAC)로 구성될 수 있다. 반대로, n비트 SAR 타입의 ADC에서, DAC는 상위 a비트를 담당하는 CDAC와 하위 b(n-a)비트를 담당하는 RDAC로 구성될 수 있다.
도 4는 본 게시물의 다양한 실시 예들에 따른 10비트 SAR 타입 ADC에서 DAC의 구조에 대한 예시도이다.
도 4에 도시된 바와 같이, DAC(401)는 상위 7비트를 담당하는 RDAC1(413)와 하위 3비트를 담당하는 CDAC1(411)로 구성된 제1 기준 전압 사다리(431), 및 상위 7비트를 담당하는 RDAC2(423)와 하위 3비트를 담당하는 CDAC2(421)로 구성된 제2 기준 전압 사다리(433)를 포함할 수 있다. 도 4에 도시된 SAR 타입의 ADC는 제1 및 제2 기준 전압 사다리가 저항 소자와 콘덴서로 구성된다는 점에서 도 3b의 실시 예와 상이할 뿐, 그 외 구조 및/또는 동작 방식은 도 2 내지 도 3b에서 설명한 바와 동일할 수 있다. 예를 들어, 제1 기준 전압 사다리(431)와 제2 기준 전압 사다리(433)는 도 2 내지 도 3b에서 설명한 바와 같이, 콘덴서(301)를 통해 연결되고, 제1 기준 전압 사다리(431)의 일단은 접지에 연결되고 제2 기준 전압 사다리(433)의 일단은 오픈될 수 있다. 또한, 제2 기준 전압 사다리(433)는 제1 기준 전압 사다리(431)에 가해진 전압 성분을 콘덴서(301)를 통해 전달받음으로써, 잡음 성분에 대응되는 아날로그 신호를 출력할 수 있다.
도 5는 본 게시물의 다양한 실시 예들에 따른 SAR 타입 ADC에서 아날로그 신호를 디지털 신호로 변환하는 흐름도이다. 이하 실시 예에서 각 동작들은 순차적으로 수행될 수도 있으나, 반드시 순차적으로 수행되는 것은 아니다. 예를 들어, 각 동작들의 순서가 변경될 수도 있으며, 적어도 두 동작들이 병렬적으로 수행될 수도 있다. 여기서, SAR 타입의 ADC는, 도 2, 도 3a, 도 3b, 및/또는 도 4에서 설명한 SAR 타입 ADC일 수 있다.
도 5를 참조하면, 동작 501에서, SAR 타입 ADC는 아날로그 입력 신호(Vin)를 수신할 수 있다. 아날로그 입력 신호는 비교기(210)의 제1 입력 단으로 제공될 수 있다.
동작 503에서, SAR 타입 ADC의 SAR(220)은 N비트의 레지스터의 최상위 비트부터 최하위 비트에 대한 사전 설정(preset) 동작을 수행할 수 있다. 일 실시 예에 따르면, SAR(220)은 설정하고자 하는 비트의 값을 "high"로 사전 설정하고, 그 다음 하위 비트들은 "low"로 설정할 수 있다. 예를 들어, 최상위 비트(MSB)에 대한 설정 단계인 경우, 최상위 비트(MSB)의 값을 "high"로 사전 설정하고, 그 외 비트들을 "low"로 사전 설정할 수 있다. 다른 예로, 차상위 비트에 대한 설정 단계인 경우, 차상위 비트의 값을 "high"로 사전설정하고, 그 다음 하위비트들을 "low"로 사전 설정할 수 있다.
동작 505에서, SAR 타입 ADC의 DAC(230, 401)는 잡음 성분이 반영된 아날로그 신호(Vdac + ΔVnoise)를 비교기의 제2 입력 단으로 출력할 수 있다. 일 실시 예에 따르면, DAC(230, 401)는 제1 기준 전압 사다리(231, 431)를 이용하여 기준 전압에 따라 SAR에 설정된 디지털 신호 값을 아날로그 신호로 변환할 수 있다. 이때, 제1 기준 전압 사다리(231, 431)에는 잡음 성분이 가해질 수 있으며, 제1 기준 전압 사다리(231, 431) 잡음 성분이 반영되어 변환된 아날로그 신호를 출력할 수 있다.
동작 507에서, SAR 타입 ADC의 DAC(230, 401)는 잡음 성분의 신호(ΔVnoise)를 출력할 수 있다. 일 실시 예에 따르면, DAC(230, 401)는 제1 기준 전압 사다리(231, 431)와 콘덴서(301)를 통해 제2 기준 전압 사다리(233, 433)를 이용하여 잡음 성분에 대응되는 아날로그 신호를 출력할 수 있다. 예를 들어, 제2 기준 전압 사다리(233, 433)는 제1 기준 전압 사다리(231, 431)에 가해진 잡음 성분을 콘덴서(301)를 통해 전달받음으로써, 잡음 성분에 대응되는 아날로그 신호를 출력할 수 있다. 제1 기준 전압 사다리(231, 431)에 잡음 성분이 가해지지 않은 경우, 제2 기준 전압 사다리(233, 433)는 가상 접지의 값을 출력할 수 있다.
동작 509에서, SAR 타입 ADC는 DAC(230, 401)로부터 출력된 잡음 성분의 신호(ΔVnoise)를 동작 501에서 수신된 아날로그 신호에 더하여 비교기(210)의 제1 입력 단에 입력할 수 있다.
동작 511에서, SAR 타입 ADC의 비교기(210)는 제1 입력 단 및 제2 입력 단의 신호를 비교하고, 그 결과 신호를 SAR(220)로 출력할 수 있다.
동작 513에서, SAR 타입 ADC의 SAR(220)은 비교기(210)의 출력 신호를 기반으로 해당 비트의 값을 설정(set)(또는 고정)할 수 있다.
동작 515에서, SAR 타입 ADC의 SAR(220)은 N개의 비트 모두에 대한 값 설정이 완료되었는지 여부를 확인할 수 있다. SAR(220)은 N개의 비트 모두에 대한 값 설정이 완료되지 않은 경우, 다음 하위 비트의 값을 설정하기 위해 동작 503으로 되돌아갈 수 있다. SAR(220)은 N개의 비트 모두에 대한 값 설정이 완료된 경우, 예컨대, 최상위 비트부터 최하위 비트까지 값이 설정된 경우, 동작 517에서, N개의 비트들에 대한 값을 디지털 데이터로 출력할 수 있다. 예를 들어, SAR(220)은 N개의 비트들에 대한 값을 동작 501에서 수신된 아날로그 신호에 대한 디지털 신호로 출력할 수 있다.
하기 표 1은 종래 제공된 SAR 타입 ADC와 본 게시물에서 제안하는 SAR 타입 ADC에 대한 성능 평과 결과이다. 하기 표 1에서 종래 구조는 도 1에 도시된 바와 같은 종래에 제공된 일반적인 10 비트의 SAR 타입 ADC를 의미하며, 제안 구조는 도 2 내지 도 4에 도시된 본 게시물에서 제안한 10 비트의 SAR 타입 ADC를 의미할 수 있다.
performance SNR(dB) SNDR(dB) THD(-dB) ENOB(bit)
종래 구조 54 49 51 7.98
제안 구조 60 59 67 9.57
표 1의 성능 평과 결과를 살펴보면, 잡음 성분을 제거한 본 게시물의 제안 구조의 ADC 특성이 종래 구조의 ADC 특성보다 월등히 좋은 것을 알 수 있다. 여기서, SNR(Signal-to-Noise Ratio)은 아날로그 신호 대 잡음 비를 의미하고 SNDR(Signal-to-Noise Distortion Ratio)는 아날로그 신호 대 잡음과 고조파 왜곡비를 의미하고, THD(Total Harmonic Distortion)는 전체 고조파 왜곡 비를 의미하고, ENB(Effective Number Of Bit)는 잡음과 고조파 왜곡을 제외한 유효한 비트 수를 의미한다.
표 1의 성능 평과 결과를 살펴보면, 잡음 성분을 제거한 본 게시물의 제안 구조의 ADC 특성이 종래 구조의 ADC 특성보다 월등히 좋은 것을 알 수 있다. 여기서, SNR(Signal-to-Noise Ratio)은 아날로그 신호 대 잡음 비를 의미하고 SNDR(Signal-to-Noise Distortion Ratio)는 아날로그 신호 대 잡음과 고조파 왜곡 비를 의미하고, THD(Total Harmonic Distortion)는 전체 고조파 왜곡 비를 의미하고, ENOB(Effective Number Of Bit)는 잡음과 고조파 왜곡을 제외한 유효한 비트 수를 의미한다.
여기서, SNR은 아래와 같이 정의될 수 있다.
Figure 112021079363195-pat00001
수학식 1에서 Ps은 원하는 신호의 파워(desired signal power)를 의미하고, Pnoise는 원하지 않는 신호인 파워(undesired signal power)로 잡음(noise)을 의미할 수 있다.
아날로그 신호 대 잡음 비(Signal to Noise Ratio)가 높다는 것은, 인가된 아날로그 신호를 보다 세부적인 디지털 신호로 변환 가능하다는 것을 의미한다. 예를 들어, 9bit ADC는 아날로그 신호를 512(=29)code로 세분화할 수 있고, 10bit ADC는 아날로그 신호를 1024(=210)code로 세분화할 수 있다. 이를 SNR 특성 관점에서 살펴보면, 하기 수학식과 같이 나타낼 수 있다.
수학식 2는 9비트 ADC의 SNR이고, 수학식 3은 10비트 ADC의 SNR이다.
Figure 112021079363195-pat00002
Figure 112021079363195-pat00003
수학식 2 및 3에서 나타낸 같이, 종래 구조 대신 본 게시물에서 제안한 ADC를 이용하는 경우, ADC 특성이 상승됨을 알 수 있다.

Claims (15)

  1. 아날로그 디지털 변환기(ADC)에 있어서,
    제1 입력 단, 제2 입력 단 및 출력 단을 구비하고, 상기 제1 입력 단으로 입력되는 신호와 상기 제2 입력 단으로 입력되는 신호를 비교하고, 상기 비교 결과에 따라 0 또는 1의 출력 값(Vout)을 상기 출력 단으로 출력하는 비교기(COMP);
    상기 비교기의 상기 출력 값(Vout)을 받아, 최상위 비트부터 최하위 비트의 디지털 신호 값을 설정하고, 상기 디지털 신호 값을 출력하는 축차 비교 레지스터(SAR); 및
    기준 전압(Vref)에 기초하여 상기 디지털 신호 값을 받아 아날로그 신호 (Vdac')로 변환하여 상기 제2 입력 단으로 출력하는 디지털 아날로그 변환기(DAC)를 포함하고,
    상기 디지털 아날로그 변환기(DAC)는,
    잡음 성분(ΔVnoise)이 포함된 상기 아날로그 신호(Vdac')를 생성하여 상기 제2 입력단으로 제공하고,
    상기 잡음 성분(ΔVnoise)을 상기 제1 입력단으로 제공하며,
    상기 제1 입력단으로 제공되는 상기 잡음 성분(ΔVnoise)은, 디지털 값으로 변환하고자 하는 아날로그 입력 신호(Vin)에 더해져 상기 제1 입력단을 통해 상기 비교기에 입력되는, 아날로그 디지털 변환기.
  2. 제1항에 있어서,
    상기 디지털 아날로그 변환기(DAC)는,
    상기 잡음 성분(ΔVnoise)이 포함된 상기 아날로그 신호(Vdac')를 상기 제2 입력 단에 제공하는 제1 기준 전압 사다리;
    상기 잡음 성분(ΔVnoise)을 상기 제1 입력 단에 제공하는 제2 기준 전압 사다리; 및
    상기 제1 기준 전압 사다리와 상기 제2 기준 전압 사다리를 연결하는 콘덴서를 포함하는, 아날로그 디지털 변환기.
  3. 제2항에 있어서,
    상기 제2 기준 전압 사다리는, 상기 콘덴서를 통해 상기 잡음 성분(ΔVnoise)을 전달받고, 상기 전달받은 상기 잡음 성분(ΔVnoise)을 상기 제1 입력 단으로 제공하는, 아날로그 디지털 변환기.
  4. 제2항에 있어서,
    상기 제2 기준 전압 사다리는, 상기 기준 전압에 대응하는 가상 접지(virtual ground)를 포함하는, 아날로그 디지털 변환기.
  5. 제2항에 있어서,
    상기 제2 기준 전압 사다리는, 상기 제1 기준 전압 사다리와 동일한 수동 소자를 갖는 동일한 구조의 기준 전압 사다리이며,
    상기 수동 소자는, 저항 소자, 또는 콘덴서 중 적어도 하나를 포함하는 아날로그 디지털 변환기.
  6. 제2항에 있어서,
    상기 제1 기준 전압 사다리의 일단은 접지에 연결되고,
    상기 제2 기준 전압 사다리의 일단은 플로팅되는, 아날로그 디지털 변환기.
  7. 제2항에 있어서,
    상기 제1 기준 전압 사다리는,
    복수의 저항 소자들로 구성되어 상기 축차 비교 레지스터의 일부 비트들의 디지털 신호 값을 아날로그 신호로 변환하는 제1 부분; 및
    복수의 콘덴서들로 구성되어 상기 축차 비교 레지스터의 나머지 비트들의 디지털 신호 값을 아날로그 신호로 변환하는 제2 부분을 포함하며,
    상기 제2 기준 전압 사다리는, 상기 제1 기준 전압 사다리와 동일한 구조로 구비되는, 아날로그 디지털 변환기.
  8. 아날로그 디지털 변환기(ADC)의 동작 방법에 있어서,
    축차 비교 레지스터(SAR)에서 최상위 비트부터 최하위 비트 들 중 적어도 하나의 비트에 대한 값을 사전 설정하는 동작;
    상기 축차 비교 레지스터(SAR)에서 디지털 신호 값을 출력하는 동작;
    디지털 아날로그 변환기(DAC)에서 기준 전압(Vref)에 기초하여, 상기 디지털 신호 값을 잡음 성분(ΔVnoise)이 포함된 아날로그 신호(Vdac')로 변환하는 동작;
    상기 디지털 아날로그 변환기(DAC)에서, 상기 잡음 성분(ΔVnoise) 및 상기 잡음 성분(ΔVnoise)이 포함된 상기 아날로그 신호(Vdac')를 각각 출력하는 동작;
    제1 입력 단, 제2 입력 단, 및 출력 단을 갖는 비교기(COMP)에서 상기 제1 입력 단, 및 상기 제2 입력 단 각각을 통해 디지털 값으로 변환하고자 하는 아날로그 입력 신호(Vin)에 상기 잡음 성분(ΔVnoise)이 부가된 신호, 및 상기 아날로그 신호(Vdac')를 입력 받아 비교하는 동작;
    상기 비교기(COMP)에서 상기 비교 결과에 따라 0 또는 1의 출력 값(Vout)을 출력하는 동작을 포함하는, 아날로그 디지털 변환기의 동작 방법.
  9. 제8항에 있어서, 상기 축차 비교 레지스터(SAR)에서 상기 출력 값(Vout)을 기반으로 상기 최상위 비트부터 상기 최하위 비트 중 어느 하나의 비트의 값을 고정하는 동작을 더 포함하며,
    상기 고정된 비트를 제외한 남은 적어도 하나의 하위 비트를 설정하기 위해, 상기 사전 설정하는 동작부터 상기 출력 값(Vout)을 출력하는 동작을 반복적으로 수행하는, 아날로그 디지털 변환기의 동작 방법.
  10. 제8항에 있어서,
    상기 디지털 아날로그 변환기(DAC)에서 상기 잡음 성분(ΔVnoise) 및 상기 잡음 성분(ΔVnoise)이 포함된 상기 아날로그 신호(Vdac')를 각각 출력하는 동작은,
    제1 기준 전압 사다리에서 상기 잡음 성분(ΔVnoise)이 포함된 상기 아날로그 신호(Vdac')를 상기 비교기(COMP)의 상기 제2 입력 단으로 제공하는 동작; 및
    상기 제1 기준 전압 사다리와 콘덴서를 통해 연결된 제2 기준 전압 사다리에서, 상기 잡음 성분(ΔVnoise)을 상기 비교기(COMP)의 상기 제1 입력 단으로 제공하는 동작을 포함하는, 아날로그 디지털 변환기의 동작 방법.
  11. 제10항에 있어서,
    상기 제2 기준 전압 사다리에서 상기 잡음 성분(ΔVnoise)을 상기 비교기(COMP)의 상기 제1 입력 단으로 제공하는 동작은,
    상기 제2 기준 전압 사다리가 상기 콘덴서를 통해 상기 제1 기준 전압 사다리로부터 상기 잡음 성분(ΔVnoise)을 전달받는 동작; 및
    상기 전달받은 잡음 성분(ΔVnoise)을 상기 비교기(COMP)의 상기 제1 입력 단으로 제공하는 동작을 포함하는, 아날로그 디지털 변환기의 동작 방법.
  12. 제10항에 있어서,
    상기 제2 기준 전압 사다리에서 상기 잡음 성분(ΔVnoise)을 상기 비교기(COMP)의 상기 제1 입력 단으로 제공하는 동작은,
    상기 제2 기준 전압 사다리에서 상기 제2 기준 전압 사다리와 상기 콘덴서 사이의 가상 접지의 값을 출력하는 동작을 포함하는, 아날로그 디지털 변환기의 동작 방법.
  13. 제10항에 있어서,
    상기 제2 기준 전압 사다리는, 상기 제1 기준 전압 사다리와 동일한 수동 소자를 갖는 동일한 구조의 기준 전압 사다리이며,
    상기 수동 소자는, 저항 소자, 또는 콘덴서 중 적어도 하나를 포함하는, 아날로그 디지털 변환기의 동작 방법.
  14. 제10항에 있어서,
    상기 제1 기준 전압 사다리의 일단은 접지에 연결되고,
    상기 제2 기준 전압 사다리의 일단은 플로팅되는, 아날로그 디지털 변환기의 동작 방법.
  15. 제10항에 있어서,
    상기 제1 기준 전압 사다리는,
    복수의 저항 소자들로 구성되어 상기 축차 비교 레지스터(SAR)의 일부 비트들의 디지털 신호 값을 아날로그 신호로 변환하는 제1 부분; 및
    복수의 콘덴서들로 구성되어 상기 축차 비교 레지스터(SAR)의 나머지 비트들의 디지털 신호 값을 아날로그 신호로 변환하는 제2 부분을 포함하며,
    상기 제2 기준 전압 사다리는, 상기 제1 기준 전압 사다리와 동일한 구조로 구비되는, 아날로그 디지털 변환기의 동작 방법.






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