KR101603892B1 - 연속 근사 아날로그 디지털 변환기의 변환 방법 - Google Patents

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Abstract

본 발명은 아날로그 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기 및 그 변환 방법에 관한 것이다.
본 발명에서는 p 비트 저해상도 아날로그 디지털 변환기와 n 비트 고해상도 아날로그 디지털 변환기를 구비하고, p 비트 저해상도 아날로그 디지털 변환기의 출력을 이용하여 n 비트 고해상도 아날로그 디지털 변환기의 MSB 비트부터 p개의 비트를 초기화하여 n 비트의 디지털 신호로 변환하는 변환기 및 변환 방법이 제시된다.
본 발명에 따른 연속 근사 아날로그 디지털 변환기는 단위 커패시터의 수를 줄여 면적을 줄일 수 있으며, 종래 디지털 아날로그 스위치 제어 방식보다 스위칭 에너지를 현저하게 줄일 수 있어 저 전력 설계에 적합하다.

Description

연속 근사 아날로그 디지털 변환기의 변환 방법{SUCCESSIVE APPROXIAMTION ANALOG DIGITAL CONVERTER AND CONVERTING METHOD}
본 발명은 연속 근사 아날로그 디지털 변환기(A/D 변환기)의 변환 방법에 관한 것으로, 보다 구체적으로는 연속 근사 아날로그 디지털 변환기에서 사용되는 디지털-아날로그 변환기(D/A 변환기)를 상위 비트를 결정할 때 발생하는 스위칭 에너지를 줄이기 위해 저 해상도의 연속 근사 A/D 변환기를 이용하여 상위비트에서 발생하는 스위칭 에너지 및 전력 소모를 줄일 수 있는 연속 근사 아날로그 디지털 변환기의 변환 방법에 관한 것이다.
아날로그-디지털 변환(ADC: analog-to-digital conversion)은 아날로그 신호를 샘플링해서 디지털화하는 데에 사용될 수 있다. 아날로그 신호의 디지털화는 디지털 통신 수신기 등의 다양한 애플리케이션에서 필요하다.
ADC를 수행하는 다양한 기술이 주지되어 있다. 그 중에서, 연속 근사(SA: successive approximation) 방식이 일반적으로 알려져 있다. 연속 근사 아날로그-디지털 변환(SA ADC) 회로는 일반적으로 아날로그 입력 신호를 연속 단계에 의해 처리함으로써 디지털 표현을 생성하는 것으로서, 각 단계에서는 비교(comparison) 과정에 의해, 아날로그 입력 신호의 더 정확한 디지털 표현을 연속해서 얻을 수 있다.
도 1은 종래 연속 근사 ADC의 회로 블록도이다. 도 1에 도시된 바와 같이 연속 근사 ADC는 입력되는 아날로그입력값(Vin)을 샘플링 및 홀딩한 후, 이를 D/A 변환기의 MSB 비트값부터 크기를 각각 비교하여 가장 근사한 디지털 값을 출력하는 아날로그 디지털 변환기이다.
일반적으로 12비트 고해상도 연속 근사 아날로그 디지털 변환기에 사용되는 이진 배열 차동 디지털 아날로그 변환기는 도 2와 같이 구성된다. 연속 근사 아날로그 디지털 변환기에 사용되는 디지털 아날로그 변환기의 총 커패시터의 수를 수학식 1과 같이 구할 수 있으며, 12 비트의 연속 근사 아날로그 디지털 변환기를 설계할 시 총 8192개의 단위 커패시터를 사용해야된다. 8192개의 단위 커패시터를 사용하게 된다면 칩의 면적 및 전력 소모가 굉장히 커지게 된다.
Figure 112014128169815-pat00001
특허문헌 1: 공개번호 10-2013-0045803 (2013.05.06. 공개)
상기 문제점들을 해결하기 위하여, 본 발명은 적은 에너지를 소모한 스위칭 기법과 6-비트의 연속 근사 아날로그-디지털 변환기를 이용하여 상위 6-비트에서 발생하는 스위칭 에너지 및 전력 소모를 줄이는 연속 근사 디지털-아날로그 변환기 및 변환 방법을 제시하는 것을 목적으로 한다.
상기 본 발명의 목적은 아날로그 입력 신호를 차동 입력 신호로 증폭하여 출력하는 차동 신호 증폭기를 이용하고, 상기 차동 신호 증폭기로부터 출력되는 + 차동 입력 신호(VIP)와 - 차동 입력 신호(VIN)을 이용하여 n 비트 디지털 신호로 변환하는 연속 근사 아날로그 디지털 변환기에 있어서, 아날로그 입력 신호를 p 비트 디지털 신호로 변환하는 p 비트 저해상도 연속 근사 아날로그 디지털 변환기와, 아날로그 입력 신호를 n 비트의 디지털 신호로 변환하는 n 비트 고해상도 연속 근사 아날로그 변환기 및 p 비트 저해상도 연속 근사 아날로그 디지털 변환기의 출력값을 이용하여 상기 n 비트 고행상도 연속 근사 아날로그 변환기를 초기화하는 정렬 제어 회로를 포함하는 것을 특징으로 하는 n 비트 연속 근사 아날로그 디지털 변환기에 의해서 달성 가능하다.
본 발명의 또 다른 목적은 p 비트 저해상도 연속 근사 아날로그 디지털 변환기 및 n 비트 고해상도 연속 근사 아날로그 디지털 변환기를 구비하고, 아날로그 입력 신호를 차동 입력 신호로 증폭하여 출력하는 차동 신호 증폭기를 이용하고, 상기 차동 신호 증폭기로부터 출력되는 + 차동 입력 신호(VIP)와 - 차동 입력 신호(VIN)를 이용하여 n 비트 디지털 신호로 변환하는 연속 근사 아날로그 디지털 변환 방법에 있어서, 아날로그 입력 신호를 샘플링하여 샘플링 신호를 생성하는 제1단계와, 샘플링 신호를 상기 p 비트 저해상도 연속 근사 아날로그 디지털 변환기를 이용하여 p 비트 디지털 신호로 변환하는 제2단계와, p 비트 저해상도 연속 근사 아날로그 디지털 변환기의 출력 신호를 이용하여 상기 n 비트 고해상도 연속 근사 아날로그 디지털 변환기를 초기화하는 제3단계 및 샘플링 신호를 상기 제3단계에서 초기화된 상기 n 비트 고해상도 연속 근사 아날로그 디지털 변환기를 이용하여 n 비트의 디지털 신호로 변환하는 제4단계를 포함하고, p는 n보다 작은 자연수인 것을 특징으로 하는 아날로그 입력 신호를 n 비트 디지털 신호로 변환하는 연속 근사 아날로그 디지털 변환 방법에 의해 달성 가능하다.
본 발명에 따른 연속 근사 아날로그 디지털 변환기는 사용되는 디지털 아날로그 변환기를 구성함에 있어서 단위 커패시터의 수를 줄여 면적을 줄일 수 있으며, 종래 디지털 아날로그 스위치 제어 방식보다 스위칭 에너지를 현저하게 줄일 수 있어 저 전력 설계에 적합하다. 또한 종래 단일 12-비트 연속 근사 아날로그-디지털 변환기에서 상위 비트를 결정할 때 소모하는 많은 스위칭 에너지 및 전력 소모를 저 전력의 6-비트 연속 근사 아날로그-디지털 변환기를 이용하여 대신 처리하여 상위 비트에서 발생하는 스위칭 에너지 및 전력 소모를 줄일 수 있게 되었다.
도 1은 종래 연속 근사 ADC의 회로 블록도.
도 2는 종래 연속 근사 ADC에 사용되는 종래 이진 배열 차동 디지털 아날로그 변환기의 회로도.
도 3은 도 2의 D/A 회로도를 변형하여 감쇄 커패시터를 사용하여 이중 배열 구조를 2개의 구역으로 분할시킨 변형된 D/A 회로도의 3비트 동작도.
도 4는 도 2의 D/A 회로도를 변형하여 감쇄 커패시터를 사용하여 이중 배열 구조를 2개의 구역으로 분할시킨 변형된 D/A 회로를 적용한 연속 근사 A/D 변환기의 변환 동작을 나타내는 파형도.
도 5는 연속 근사 A/D 변환기에 사용되는 본 발명에 따른 D/A 변환기의 개념도.
도 6은 12-비트 연속 근사 A/D 변환기와 6-비트 연속 근사 A/D 변환기의 상위 비트 결정할 때의 스위칭 에너지를 비교한 예시 도면.
도 7은 본 발명에 따른 일 실시예의 아날로그-디지털 변환기의 블록도 및 타이밍도.
도 8은 종래 순차 스위칭 기법과 본 발명에 의한 정렬 스위칭 기법에서의 각각 스위칭 에너지를 비교한 도면.
도 9는 본 발명에 따른 정렬 스위칭 기법을 이용한 연속 근사 A/D 변환기를 구성하는 일부 회로도.
도 10a 및 도 10b는 도 9에 제시된 저해상도 연속 근사 DAC 회로의 일 예시도.
도 11a 및 도 11b는 도 9에 제시된 고해상도 연속 근사 DAC 회로의 일 예시도.
도 12는 종래 연속 근사 ADC와 본 발명에 따른 연속 근사 ADC를 50번의 변환 동작을 하여 50개의 데이터 코드를 얻었을 때의 평균 전력 소모를 구한 모의실험 결과.
도 13은 본 발명에 제시된 정렬 스위칭 기법을 적용한 6-비트 D/A 변환기와 12-비트 D/A 변환기의 출력파형도.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.
이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
종래 연속 근사 ADC에 사용되는 도 2에 제시된 종래 이진 배열 차동 디지털 아날로그 변환기의 회로도의 문제점을 해결하기 위해 감쇄 커패시터를 이용한 이중 배열 구조로 2개의 구역으로 분할시켜 총 커패시터의 수를 줄이는 분할 기법을 적용하고 적은 에너지를 소모하는 스위칭 기법을 적용하여 전체적인 커패시터의 수를 줄일 수 있다. 예시로 12 비트 연속 근사 A/D 변환기에 이 기법을 적용함으로써 총 필요한 단위 커패시터의 수를 8192개에서 160개로 현저하게 줄일 수 있다. 수학식 2를 통하여 적용한 D/A 변환기의 총 커패시터의 수를 구할 수 있다.
Figure 112014128169815-pat00002
도 3은 도 2의 D/A 회로도를 변형하여 감쇄 커패시터를 사용하여 이중 배열 구조를 2개의 구역으로 분할시킨 변형된 D/A 회로도의 3비트 동작도이다. 감쇄 커패시터를 적용한 방식으로 D/A 변환기의 스위치를 제어하게 된다면 최대 1개의 스위치만이 변환 및 제어되어 스위칭 에너지의 발생을 현저하게 줄일 수 있다. 도 4는 도 2의 D/A 회로도를 변형하여 감쇄 커패시터를 사용하여 이중 배열 구조를 2개의 구역으로 분할시킨 변형된 D/A 회로를 적용한 연속 근사 A/D 변환기의 변환 동작을 나타내는 파형도이다. 하지만 이러한 기법들을 적용한다고 하여도 상위 비트에 해당하는 커패시터의 크기가 크므로 많은 스위칭 에너지를 발생시킨다. 또한 12-비트 연속 근사 아날로그-디지털 변환기의 해상도에 맞는 분해능을 가지는 비교기는 많은 전력 소모를 필요로 하게 된다.
도 5는 연속 근사 A/D 변환기에 사용되는 본 발명에 따른 D/A 변환기의 개념도이다. 도 2 및 감쇄 커패시터를 사용하는 변형례를 단일 12 비트 연속 근사 A/D 변환기라 칭하기로 하고, 이와 대비되는 본 발명을 정렬 스위치 기법 12 비트 연속 근사 A/D 변환기라고 칭하기로 한다.
단일 12-비트의 연속 근사 A/D 변환기로 상위 비트를 변환하게 된다면 해당하는 커패시터의 사이즈가 32C, 16C, 8C 등으로 단위 커패시터의 수가 많기 때문에 많은 스위칭 에너지를 발생하고 전력소모가 크게 된다. 따라서 본 발명에서는 저해상도의 연속 근사 D/A 변환기(110a)를 포함하는 저해상도 연속 근사 A/D변환기를 이용하여 상위 비트를 변환하고 변환된 데이터를 가지고 12-비트의 고해상도의 연속 근사 D/A 변환기(120a)를 포함하는 고해상도 연속 근사 A/D 변환기에 전달하여 남은 하위 비트를 변환 동작하여 총 12-비트의 데이터를 얻는 것이 기법이다.
도 6은 12-비트 연속 근사 A/D 변환기와 6-비트 연속 근사 A/D 변환기의 상위 비트 결정할 때의 스위칭 에너지를 비교한 예시 도면이다. 도 6을 참조하면 동일한 상위 비트를 얻을 때 12-비트 연속 근사 A/D 변환기에 상위 비트에 해당하는 32C, 16C, 8C와 같이 단위 커패시터의 수가 많은 곳에서 스위칭 동작을 하게 된다. 그래서 도 6과 같이 스위치를 제어했을 시에 4*C*VRT2만큼 스위칭 에너지가 발생하고 6-비트의 연속 근사 A/D 변환기의 상위 비트에 해당하는 8C, 4C, 2C에서 발생하는 스위칭 에너지가 C*VRT2만큼 발생하는 것을 수학식 3과 수학식 4를 통하여 구할 수 있다. 단순하게 비교하면 저 해상도의 A/D 변환기가 스위칭 에너지가 적다는 것을 확인할 수 있다.
Figure 112014128169815-pat00003
Figure 112014128169815-pat00004
도 7은 수학식 1과 수학식 2와 같은 결과를 가지고 낮은 해상도의 6-비트 연속 근사 A/D 변환기를 12-비트 고해상도 연속 근사 A/D변환기에 적용하여 구성한 전체 A/D 변환기의 블록도 및 타이밍도이다. 전체적인 구성으로는 상위 비트를 결정할 저해상도 6-비트 D/A 변환기를 포함하는 저해상도 6-비트 A/D 변환기(110)와, 상위 비트의 결과를 이용하여 초기화되는 12-비트 고해상도 D/A 변환기를 포함하는 12-비트 고해상도 A/D 변환기(120)와, 저해상도 6-비트 D/A 변환기의 출력값을 이용하여 12-비트 고해상도 D/A 변환기를 초기값을 설정하는 정렬 제어 회로(aligned control circuit, 130)로 구성된다. 전체 동작으로는 샘플 신호를 받아 저해상도 6-비트 A/D 변환기(110)와 고해상도 12-비트 A/D 변환기(120)는 동시에 샘플링 동작을 하게 된다. 그 후 먼저 상위 6-비트를 저 해상도를 가지는 6-비트 A/D 변환기(110)가 변환 동작을 하며, 고해상도 12-비트 A/D 변환기(120)는 홀드 동작을 유지하며 상위 비트가 결정될 때까지 대기하게 된다. 이어서 저 해상도 6-비트 A/D 변환기(110)에 의해 6비트의 출력 데이터를 얻게 된다면 해당 출력 데이터를 정렬 제어 회로(130)로 입력하고, 정렬 제어 회로(130)는 지연 시간을 가지면서 12비트 고해상도 A/D 변환기(120)의 초기값을 설정한다. 이러한 초기값 정은 고해상도 A/D 변환기(120)의 MSB를 포함한 6비트에 대해 이루어지며, 남은 하위 비트를 12비트 고해상도 A/D 변환기(120)가 결정하여 총 12-비트의 데이터를 얻게 되는 것이다. 하위 비트를 결정하는 와중에는 저해상도 6비트 A/D 변환기(110)는 다음 샘플 신호가 감지될 때까지 대기하게 된다.
종래 단일 12-비트 연속 근사 A/D 변환기를 구현한다면 비교기의 성능은 12-비트의 해당하는 전압까지 비교할 수 있는 분해능이 필요하게 되므로 비교기를 고성능으로 설계하여야 하므로 많은 전력이 필요하다. 그리고 12번의 동작을 해당 비교기로 하게 된다면 많은 전력 소모가 일어난다. 하지만 본 발명에 제시된 바와 같이 정렬 스위칭 기법을 이용할 경우 낮은 해상도를 가지는 저해상도 6-비트 연속 근사 A/D 변환기를 이용하여 상위 비트를 변환하게 된다면 굳이 12-비트까지 비교할 수 있는 비교기의 성능을 요구하지는 않는다. 그래서 상위비트를 결정할 때에는 저전력의 비교기를 사용하고 하위 비트를 결정할 때에는 고성능의 비교기를 사용한다면 전력 소모를 줄일 수 있게 되는 것이다.
도 8은 종래 순차 스위칭 기법과 본 발명에 의한 정렬 스위칭 기법에서의 각각 스위칭 에너지를 비교한 도면이다. 상위 6비트가 결정날 때마다 12-비트 D/A 변환기를 변환하게 된다면 변환 동작을 할 때마다 스위칭 에너지가 누적되게 된다. 그러면 역시나 많은 스위칭 에너지를 소모하게 되는데 그것을 방지하고자 정렬 제어 회로(130)를 통하여 정렬 스위칭 기법을 적용하여 한번에 변환하게 된다면 순차적인 방법에 비한다면 스위칭 에너지를 절약할 수 있게 된다.
도 9는 본 발명에 따른 정렬 스위칭 기법을 이용한 연속 근사 A/D 변환기를 구성하는 일부 회로도이다. 아날로그 입력 신호를 차동 신호 증폭기를 이용하여 차동 입력 신호(VIN, VIP)로 변환한다. 정렬 스위칭 기법을 이용한 연속 근사 A/D 변환기는 차동 입력 신호를 이용하는 6 비트 저해상도 연속 근사 D/A 변환기를 구성하는 6 비트 저해상도 연속 근사 D/A 변환기(110a)와, 12 비트 고해상도 연속 근사 A/D 변환기를 구성하는 12 비트 고해상도 연속 근사 D/A 변환기(120a)를 포함하는 구성을 보여준다. 종래 단일 12-비트 연속 근사 A/D 변환기에 사용된 총 커패시터의 수 160C보다 32개만큼 늘어나 192C만큼 필요하게 되는 것이 단점이다.
Figure 112014128169815-pat00005
도 10a 및 도 10b는 도 9에 제시된 저해상도 연속 근사 DAC 회로의 일 례이다. 도 10a는 - 차동 입력 신호(VIN)를 입력으로 하는 저해상도 음의 DAC 회로를 도시한 것이며, 도 10b는 + 차동 입력 신호(VIP)를 입력으로 하는 저해상도 양의 DAC 회로를 도시한 것이다. 저해상도 DAC 회로는 8C, 4C, 2C, 1C, 1C로 구성되는 커패시터로 형성되어 있음을 알 수 있다.
여기서 VRT는 상단 기준 전압을 나타내며 상단 기준 전압(VRT)은 DAC에 인가되는 전압 중에서 가장 높은 전압값을 의미하고, VRB는 하단 기준 전압을 나타내며 하단 기준 전압(VRB)은 DAC에 인가되는 전압 중에서 가장 낮은 전압값을 의미하며, VCM은 중앙 전압을 의미하며 중앙 전압(VCM)은 상단 기준 전압(VRT)와 하단 기준 전압(VRB)의 중앙에 위치하는 전압값을 의미한다. 예를 들어, DAC에 5V가 인가되면, 상단 기준 전압(VRT)는 5V가 되고, 하단 기준 전압(VRB)은 0V가 되고, 중앙 전압(VCM)은 2.5V가 된다.
도 11a 및 도 11b는 도 9에 제시된 고해상도 연속 근사 DAC 회로의 일 례이다. 도 11a는 - 차동 입력 신호(VIN)를 입력으로 하는 고해상도 음의 DAC 회로를 도시한 것이며, 도 11b는 + 차동 입력 신호(VIP)를 입력으로 하는 고해상도 양의 DAC 회로를 도시한 것이다. 고해상도 DAC 회로는 32C, 16C, 8C, ..., 1C, 1C로 구성되는 커패시터로 형성되어 있음을 알 수 있다.
먼저 고해상도 음의 DAC(DACn)에 대해 설명하기로 한다. DACn은 일 단이 - 차동 입력 신호(VIN)와 연결되는 32C, 16C, 8C, 4C, 2C, 및 1C 크기로 구성되는 메인 커패시터(10)와, - 차동 입력 신호(VIN)에 1.07C 커패시터 크기를 갖는 감쇄 커패시터(30)가 연결된다. 메인 커패시터(10)의 타 단에는 각각의 스위치가 구비되고, 각 스위치는 상단 기준 전압(VRT) 및 하단 기준 전압(VRB) 중에서 하나를 선택적으로 스위칭한다. 감쇄 캐패시터(30)의 타 단에는 8C, 4C, 2C, 1C 크기로 구성되는 서브 캐패시터(20)의 일 단이 연결되며, 서브 캐패시터(20)를 구성하는 각 캐패시터의 타 단에는 스위치(61)가 연결되고, 스위치(61)를 통해 상단 기준 전압(VRT) 및 하단 기준 전압(VRB) 중에서 선택된 하나와 연결된다. 감쇄 캐패시터(30)의 타 단에는 단위 크기를 갖는 더미 캐패시터(50)의 일 단이 연결되고, 더미 캐패시터(50)의 타 단은 더미 스위치(63)를 통하여 상단 기준 전압(VRT) 및 중앙 전압(VCM) 중에서 하나를 선택적으로 스위칭하도록 구성된다.
다음으로 고해상도 양의 DAC(DACp)에 대해 설명하기로 한다. DACp는 일 단이 + 차동 입력 신호(VIP)와 연결되는 32C, 16C, 8C, 4C, 2C, 및 1C 크기로 구성되는 메인 커패시터(10)와, + 차동 입력 신호(VIP)에 1.07C 커패시터 크기를 갖는 감쇄 커패시터(30)가 연결된다. 메인 커패시터(10)의 타 단에는 각각의 스위치가 구비되고, 각 스위치는 상단 기준 전압(VRT) 및 하단 기준 전압(VRB) 중에서 하나를 선택적으로 스위칭한다. 감쇄 캐패시터(30)의 타 단에는 8C, 4C, 2C, 1C 크기로 구성되는 서브 캐패시터(20)의 일 단이 연결되며, 서브 캐패시터(20)를 구성하는 각 캐패시터의 타 단에는 스위치(61)가 연결되고, 스위치(61)를 통해 상단 기준 전압(VRT) 및 하단 기준 전압(VRB) 중에서 선택된 하나와 연결된다. 감쇄 캐패시터(30)의 타 단에는 단위 크기를 갖는 더미 캐패시터(50)의 일 단이 연결되고, 더미 캐패시터(50)의 타 단은 더미 스위치(63)를 통하여 상단 기준 전압(VRT) 및 중앙 전압(VCM) 중에서 하나를 선택적으로 스위칭하도록 구성된다.
도 12는 종래 연속 근사 ADC와 본 발명에 따른 연속 근사 ADC를 50번의 변환 동작을 하여 50개의 데이터 코드를 얻었을 때의 평균 전력 소모를 구한 모의실험 결과이다. 첫 번째 모의실험 결과는 단일 12-비트 연속 근사 A/D 변환기로만 했을 때의 평균 전력은 6.33uW 만큼 소모한다. 하지만 본 발명의 정렬 스위칭 기법에 따라 6-비트 연속 근사 A/D 변환기를 이용하여 상위비트를 대신 처리하게 된다면 소모하는 평균 전력은 2.16uW까지 줄어들어 전력소모량을 66%만큼 줄일 수 있는 것을 도 12를 통하여 확인할 수 있다.
도 13은 본 발명에 제시된 정렬 스위칭 기법을 적용한 6-비트 D/A 변환기와 12-비트 D/A 변환기의 출력파형이다. 하위 비트 동작을 시작할 때 6-비트 D/A 변환기의 최종 출력 값이 12-비트 D/A 변환기에 정렬 스위칭 기법을 통하여 그대로 전달됨을 알 수 있다.
이상에서 본 발명에 따라서 연속 근사 A/D 변환기의 D/A 변환기에서의 스위칭 에너지를 줄이고 저전력 설계에 대한 설명을 하였다. 이처럼, 낮은 해상도를 가지는 A/D 변환기를 이용하여 상위 비트를 대신 처리하게 된다면 저 전력 설계에 사용될 수 있다. 따라서, 본 발명의 보호범위는 이하의 특허 청구 범위에 의해서 정해져야 할 것이다.
본 발명에서는 아날로그 입력신호를 12 비트 디지털 신호로 변환하는 회로 및 방법에 대해 설명하였으나, 이는 n 비트 신호로 디지털 신호로 일반화할 수 있음은 물론이고, 이중 저해상도 연속 근사 DAC를 통해 p 비트를 디지털화한 후 이를 고해상도 연속 근사 DAC의 초기화에 적용할 수 있다. 물론 이때 초기화는 고해상도 연속 근사 DAC의 MSB 부터 수행한다.
본 명세서의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 명세서의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한 본 발명의 실시예에 나타나는 구성부들은 서로 다른 특징적인 기능들을 나타내기 위해 독립적으로 도시되는 것으로, 각 구성부들이 분리된 하드웨어나 하나의 소프트웨어 구성단위로 이루어짐을 의미하지 않는다. 즉, 각 구성부는 설명의 편의상 각각의 구성부로 나열하여 포함한 것으로 각 구성부 중 적어도 두 개의 구성부가 합쳐져 하나의 구성부로 이루어지거나, 하나의 구성부가 복수 개의 구성부로 나뉘어져 기능을 수행할 수 있고 이러한 각 구성부의 통합된 실시예 및 분리된 실시예도 본 발명의 본질에서 벗어나지 않는 한 본 발명의 권리범위에 포함된다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
10: 메인 캐패시터 20: 서브 캐패시터
30: 감쇄 캐패시터 50: 더미 캐패시터
61: 스위치 63: 더미 스위치
110: 저해상도 연속 근사 A/D 변환기
110a: 저해상도 연속 근사 D/A 변환기
120: 고해상도의 연속 근사 A/D 변환기
120a: 고해상도의 연속 근사 D/A 변환기
130: 정렬 제어 회로

Claims (11)

  1. 아날로그 입력 신호를 차동 입력 신호로 증폭하여 출력하는 차동 신호 증폭기를 이용하고, 상기 차동 신호 증폭기로부터 출력되는 + 차동 입력 신호(VIP)와 - 차동 입력 신호(VIN)를 이용하여 n 비트 디지털 신호로 변환하는 연속 근사 아날로그 디지털 변환기에 있어서,
    상기 아날로그 입력 신호를 p 비트 디지털 신호로 변환하는 p 비트 저해상도 연속 근사 아날로그 디지털 변환기와,
    상기 아날로그 입력 신호를 n 비트의 디지털 신호로 변환하는 n 비트 고해상도 연속 근사 아날로그 디지털 변환기 및
    상기 p 비트 저해상도 연속 근사 아날로그 디지털 변환기의 출력값을 이용하여 상기 n 비트 고해상도 연속 근사 아날로그 디지털 변환기를 초기화하는 정렬 제어 회로를 포함하고, p는 n보다 작은 자연수인 것을 특징으로 하는 n 비트 연속 근사 아날로그 디지털 변환기.
  2. 제1항에 있어서,
    상기 정렬 제어 회로는 상기 p 비트 저해상도 연속 근사 아날로그 디지털 변환기의 출력값을 이용하여 상기 n 비트 고해상도 연속 근사 아날로그 디지털 변환기를 초기화함에 있어서, 상기 n 비트 고해상도 연속 근사 아날로그 디지털 변환기의 MSB(Most Significant Bit)부터 p 비트를 초기화하는 것을 특징으로 하는 n 비트 연속 근사 아날로그 디지털 변환기.
  3. 제1항에 있어서,
    상기 p 비트 저해상도 연속 근사 아날로그 디지털 변환기 및 상기 n 비트 고해상도 연속 근사 아날로그 디지털 변환기는 상기 아날로그 입력을 동일한 시간에 샘플링하는 것을 특징으로 하는 n 비트 연속 근사 아날로그 디지털 변환기.
  4. 제1항 내지 제3항 중에서 선택된 어느 한 항에 있어서,
    상기 n 비트 고해상도 연속 근사 아날로그 디지털 변환기는 상기 + 차동 입력 신호(VIP)를 입력으로 하는 양(positive)의 DAC와 - 차동 입력 신호(VIN)를 입력으로 하는 음(negative)의 DAC를 포함하도록 구성되며,
    상기 양의 DAC는
    일 단이 각각 아날로그 입력값(Vin)가 연결되는
    Figure 112014128169815-pat00006
    , ..., 20 단위 크기를 갖는 양의 DAC 메인 캐패시터와,
    일 단이 상기 아날로그 입력값(Vin)에 연결되는 양의 감쇄 캐패시터와,
    상기 양의 감쇄 캐패시터의 타 단과 각각의 일 단이 연결되는
    Figure 112014128169815-pat00007
    , ..., 20 단위 크기를 갖는 양의 DAC 서브 캐패시터와,
    상기 양의 감쇄 캐패시터의 타 단과 일 단이 연결되는 단위 크기를 갖는 양의 더미 캐패시터를 포함하는 것을 특징으로 하는 n 비트 연속 근사 아날로그 디지털 변환기.
  5. 제4항에 있어서,
    상기 양의 DAC 메인 캐패시터 각각의 타 단은 각각의 스위치 소자와 연결되어, 상단 기준 전압(VRT)과 하단 기준 전압(VRB) 중에서 선택된 어느 하나와 연결되도록 스위칭되는 것을 특징으로 하는 n 비트 연속 근사 아날로그 디지털 변환기.
  6. 제5항에 있어서,
    상기 양의 더미 캐패시터의 타 단은 더미 스위치와 연결되어, 상기 상단 기준 전압(VRT)과 중앙 전압(VCM, 상단 기준 전압과 하단 기순 전압의 중앙에 위치하는 전압값) 중에서 어느 하나와 선택적으로 연결되도록 스위칭되는 것을 특징으로 하는 n 비트 연속 근사 아날로그 디지털 변환기.
  7. 제1항 내지 제3항 중에서 선택된 어느 한 항에 있어서,
    상기 n 비트 고해상도 연속 근사 아날로그 디지털 변환기는 상기 + 차동 입력 신호(VIP)를 입력으로 하는 양(positive)의 DAC와 - 차동 입력 신호(VIN)를 입력으로 하는 음(negative)의 DAC를 포함하도록 구성되며,
    상기 음의 DAC는
    일 단이 각각 아날로그 입력값(Vin)가 연결되는
    Figure 112014128169815-pat00008
    , ..., 20 단위 크기를 갖는 음의 DAC 메인 캐패시터와,
    일 단이 상기 아날로그 입력값(Vin)에 연결되는 음의 감쇄 캐패시터와,
    상기 음의 감쇄 캐패시터의 타 단과 각각의 일 단이 연결되는
    Figure 112014128169815-pat00009
    , ..., 20 단위 크기를 갖는 음의 DAC 서브 캐패시터와,
    상기 음의 감쇄 캐패시터의 타 단과 일 단이 연결되는 단위 크기를 갖는 음의 더미 캐패시터를 포함하는 것을 특징으로 하는 n 비트 연속 근사 아날로그 디지털 변환기.
  8. 제7항에 있어서,
    상기 음의 DAC 메인 캐패시터 각각의 타 단은 각각의 스위치 소자와 연결되어, 상단 기준 전압(VRT)과 하단 기준 전압(VRB) 중에서 선택된 어느 하나와 연결되도록 스위칭되는 것을 특징으로 하는 n 비트 연속 근사 아날로그 디지털 변환기.
  9. 제8항에 있어서,
    상기 음의 더미 캐패시터의 타 단은 더미 스위치와 연결되어, 상기 상단 기준 전압(VRT)과 중앙 전압(VCM, 상단 기준 전압과 하단 기순 전압의 중앙에 위치하는 전압값) 중에서 어느 하나와 선택적으로 연결되도록 스위칭되는 것을 특징으로 하는 n 비트 연속 근사 아날로그 디지털 변환기.
  10. p 비트 저해상도 연속 근사 아날로그 디지털 변환기 및 n 비트 고해상도 연속 근사 아날로그 디지털 변환기를 구비하고, 아날로그 입력 신호를 차동 입력 신호로 증폭하여 출력하는 차동 신호 증폭기를 이용하고, 상기 차동 신호 증폭기로부터 출력되는 + 차동 입력 신호(VIP)와 - 차동 입력 신호(VIN)를 이용하여 n 비트 디지털 신호로 변환하는 연속 근사 아날로그 디지털 변환 방법에 있어서,
    상기 아날로그 입력 신호를 샘플링하여 샘플링 신호를 생성하는 제1단계와,
    상기 샘플링 신호를 상기 p 비트 저해상도 연속 근사 아날로그 디지털 변환기를 이용하여 p 비트 디지털 신호로 변환하는 제2단계와,
    상기 p 비트 저해상도 연속 근사 아날로그 디지털 변환기의 출력 신호를 이용하여 상기 n 비트 고해상도 연속 근사 아날로그 디지털 변환기를 초기화하는 제3단계 및
    상기 샘플링 신호를 상기 제3단계에서 초기화된 상기 n 비트 고해상도 연속 근사 아날로그 디지털 변환기를 이용하여 n 비트의 디지털 신호로 변환하는 제4단계를 포함하고, p는 n보다 작은 자연수인 것을 특징으로 하는 아날로그 입력 신호를 n 비트 디지털 신호로 변환하는 연속 근사 아날로그 디지털 변환 방법.
  11. 제10항에 있어서,
    상기 제3단계는 상기 p 비트 저해상도 연속 근사 아날로그 디지털 변환기의 출력 신호를 이용하여 상기 n 비트 고해상도 연속 근사 아날로그 디지털 변환기의 MSB(Most Significant Bit)부터 초기화하는 것을 특징으로 하는 아날로그 입력 신호를 n 비트 디지털 신호로 변환하는 연속 근사 아날로그 디지털 변환 방법.
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